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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024080391
(43)【公開日】2024-06-13
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 43/40 20230101AFI20240606BHJP
H10B 43/27 20230101ALI20240606BHJP
H01L 21/336 20060101ALI20240606BHJP
H01L 25/07 20060101ALI20240606BHJP
【ＦＩ】
H10B43/40
H10B43/27
H01L29/78 371
H01L25/08 Y
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2022193540
(22)【出願日】2022-12-02
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】齋藤 広翔
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP42
5F083EP47
5F083EP48
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083JA03
5F083JA04
5F083JA05
5F083JA19
5F083JA36
5F083JA37
5F083KA01
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA20
5F083MA06
5F083MA16
5F083MA19
5F083PR03
5F083PR40
5F083ZA29
5F083ZA30
5F101BA45
5F101BB04
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
5F101BH14
(57)【要約】
【課題】半導体記憶装置のサイズの増大を抑制する。
【解決手段】実施形態の半導体記憶装置は、基板を含む第１チップ１－１と、Ｚ方向に第１チップ１－１と並び、第１チップ１－１に接する第２チップ１－２と、を備え、第２チップ１－２はメモリセルアレイ１０を含み、第１チップ１－１に設けられる複数の第１貼合パッド３９Ｂと、第２チップ１－２に設けられ、下面が複数の第１貼合パッド３９Ｂの上面に接する複数の第２貼合パッド４０Ｂと、基板に平行な面内において複数の第１貼合パッド３９Ｂと並ぶ第１電極パッド３９Ｅ－１と、基板に平行な面内において複数の第２貼合パッド４０Ｂと並び、第１電極パッド３９Ｅ－１とＺ方向に互いに離れて並ぶ第２電極パッド４０Ｅ－１と、第１電極パッド３９Ｅ－１及び第２電極パッド４０Ｅ－１によって挟まれる第１絶縁体層５８－１、６０－１と、を含む。
【選択図】図４
【解決手段】実施形態の半導体記憶装置は、基板を含む第１チップ１－１と、Ｚ方向に第１チップ１－１と並び、第１チップ１－１に接する第２チップ１－２と、を備え、第２チップ１－２はメモリセルアレイ１０を含み、第１チップ１－１に設けられる複数の第１貼合パッド３９Ｂと、第２チップ１－２に設けられ、下面が複数の第１貼合パッド３９Ｂの上面に接する複数の第２貼合パッド４０Ｂと、基板に平行な面内において複数の第１貼合パッド３９Ｂと並ぶ第１電極パッド３９Ｅ－１と、基板に平行な面内において複数の第２貼合パッド４０Ｂと並び、第１電極パッド３９Ｅ－１とＺ方向に互いに離れて並ぶ第２電極パッド４０Ｅ－１と、第１電極パッド３９Ｅ－１及び第２電極パッド４０Ｅ－１によって挟まれる第１絶縁体層５８－１、６０－１と、を含む。
【選択図】図４
【特許請求の範囲】
【請求項1】
基板を含む第１チップと、
前記基板の上面に垂直な第１方向に前記第１チップと並び、前記第１チップに接する第２チップと、
を備え、
前記第２チップは、
前記第１方向に互いに離れて並ぶ複数の第１配線層、及び前記複数の第１配線層を貫通し、前記第１方向に延伸するメモリピラー、を有するメモリセルアレイ、
を含み、
前記第１チップに設けられる複数の第１貼合パッドと、
前記第２チップに設けられ、下面が前記複数の第１貼合パッドの上面に接する複数の第２貼合パッドと、
前記基板の上面に平行な面内で、前記複数の第１貼合パッドと並んで設けられる第１電極パッドと、
前記基板の上面に平行な面内で、前記複数の第２貼合パッドと並んで設けられ、前記第１電極パッドと前記第１方向に互いに離れて並ぶ第２電極パッドと、
前記第１電極パッド、及び前記第２電極パッドによって前記第１方向に挟まれる第１絶縁体層と、
を含む、
半導体記憶装置。
前記基板の上面に垂直な第１方向に前記第１チップと並び、前記第１チップに接する第２チップと、
を備え、
前記第２チップは、
前記第１方向に互いに離れて並ぶ複数の第１配線層、及び前記複数の第１配線層を貫通し、前記第１方向に延伸するメモリピラー、を有するメモリセルアレイ、
を含み、
前記第１チップに設けられる複数の第１貼合パッドと、
前記第２チップに設けられ、下面が前記複数の第１貼合パッドの上面に接する複数の第２貼合パッドと、
前記基板の上面に平行な面内で、前記複数の第１貼合パッドと並んで設けられる第１電極パッドと、
前記基板の上面に平行な面内で、前記複数の第２貼合パッドと並んで設けられ、前記第１電極パッドと前記第１方向に互いに離れて並ぶ第２電極パッドと、
前記第１電極パッド、及び前記第２電極パッドによって前記第１方向に挟まれる第１絶縁体層と、
を含む、
半導体記憶装置。
【請求項2】
前記基板の上面に平行な面内で、第１の絶縁体部分を介して、前記第１電極パッドと隣り合う第１ダミーパッドと、
前記基板の上面に平行な面内で、第２の絶縁体部分を介して、前記第２電極パッドと隣り合う第２ダミーパッドと、
をさらに備え、
前記第１ダミーパッドは、上方から見て、前記第１電極パッドの周囲を囲むように設けられ、
前記第２ダミーパッドは、上方から見て、前記第２電極パッドの周囲を囲むように設けられる、
請求項１記載の半導体記憶装置。
前記基板の上面に平行な面内で、第２の絶縁体部分を介して、前記第２電極パッドと隣り合う第２ダミーパッドと、
をさらに備え、
前記第１ダミーパッドは、上方から見て、前記第１電極パッドの周囲を囲むように設けられ、
前記第２ダミーパッドは、上方から見て、前記第２電極パッドの周囲を囲むように設けられる、
請求項１記載の半導体記憶装置。
【請求項3】
前記第１ダミーパッドの上面は、前記第１電極パッドに隣接する側で、前記第１チップの上面よりも下方に位置する部分を含み、
前記第２ダミーパッドの下面は、前記第２電極パッドに隣接する側で、前記第２チップの下面よりも上方に位置する部分を含み、
前記第１電極パッドの上面は、前記第１チップの上面よりも下方に位置し、
前記第２電極パッドの下面は、前記第２チップの下面よりも上方に位置する、
請求項２記載の半導体記憶装置。
前記第２ダミーパッドの下面は、前記第２電極パッドに隣接する側で、前記第２チップの下面よりも上方に位置する部分を含み、
前記第１電極パッドの上面は、前記第１チップの上面よりも下方に位置し、
前記第２電極パッドの下面は、前記第２チップの下面よりも上方に位置する、
請求項２記載の半導体記憶装置。
【請求項4】
上方から見て、前記第１電極パッドのサイズと、前記第２電極パッドのサイズとが異なる、
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項5】
前記基板には回路が設けられ、
前記第１電極パッドの下面、及び前記第２電極パッドの上面はそれぞれ、前記回路に電気的に接続される、
請求項１記載の半導体記憶装置。
前記第１電極パッドの下面、及び前記第２電極パッドの上面はそれぞれ、前記回路に電気的に接続される、
請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
データを不揮発に記憶することが可能な半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られる。ＮＡＮＤ型フラッシュメモリにおいては、高集積化及び大容量化のために３次元のメモリ構造が採用される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－０５７５３２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体記憶装置のサイズの増大を抑制する。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、基板を含む第１チップと、上記基板の上面に垂直な第１方向に上記第１チップと並び、上記第１チップに接する第２チップと、を備え、上記第２チップは、上記第１方向に互いに離れて並ぶ複数の第１配線層、及び上記複数の第１配線層を貫通し、上記第１方向に延伸するメモリピラー、を有するメモリセルアレイ、を含み、上記第１チップに設けられる複数の第１貼合パッドと、上記第２チップに設けられ、下面が上記複数の第１電極パッドの上面に接する複数の第２貼合パッドと、上記基板に平行な面内で、上記複数の第１貼合パッドと並んで設けられる第１電極パッドと、上記基板に平行な面内で、上記複数の第２貼合パッドと並んで設けられ、上記第１電極パッドと上記第１方向に互いに離れて並ぶ第２電極パッドと、上記第１電極パッド、及び上記第２電極パッドによって上記第１方向に挟まれる第１絶縁体層と、を含む。
【図面の簡単な説明】
【0006】
【図1】実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図。
【図2】実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図。
【図3】実施形態に係る半導体記憶装置が備えるメモリセルアレイのＸＺ平面における断面構造の一例を示す断面図。
【図4】実施形態に係る半導体記憶装置のＸＺ平面における断面構造の一例を示す断面図。
【図6】実施形態に係る半導体記憶装置が備える貼合パッド及び容量素子のＸＺ平面における断面構造の一例を示す断面図。
【図7】実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
【図8】実施形態に係る半導体記憶装置の製造方法の一例を説明するための上面図。
【図9】実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
【図10】実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
【図11】実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
【図12】実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
【図13】実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
【図14】実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
【図15】実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
【図16】第１変形例に係る半導体記憶装置のＸＺ平面における断面構造の一例を示す断面図。
【図18】第２変形例に係る半導体記憶装置のＸＺ平面における断面構造の一例を示す断面図。
【図20】第２変形例に係る半導体記憶装置の製造方法の一例を説明するための上面図。
【図21】第２変形例に係る半導体記憶装置の製造方法の一例を説明するための断面図。
【図22】第２変形例に係る半導体記憶装置の製造方法の一例を説明するための断面図。
【図23】第２変形例に係る半導体記憶装置の製造方法の一例を説明するための断面図。
【図24】第２変形例に係る半導体記憶装置の製造方法の一例を説明するための断面図。
【図25】第２変形例に係る半導体記憶装置の製造方法の一例を説明するための断面図。
【図26】第３変形例に係る半導体記憶装置のＸＺ平面における断面構造の一例を示す断面図。
【図27】第４変形例に係る半導体記憶装置のＸＺ平面における断面構造の一例を示す断面図。
【図28】第４変形例に係る半導体記憶装置のＸＺ平面における断面構造の一例を示す断面図。
【発明を実施するための形態】
【0007】
以下に、実施形態について図面を参照して説明する。なお、図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。また、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。また、同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。
【0008】
１ 実施形態
以下に、実施形態に係る半導体記憶装置について説明する。
以下に、実施形態に係る半導体記憶装置について説明する。
【0009】
１．１ 構成
実施形態に係る半導体記憶装置の構成について説明する。
実施形態に係る半導体記憶装置の構成について説明する。
【0010】
【0011】
メモリシステム３は、例えばＳＳＤ（solid state drive）やＳＤＴＭカードである。メモリシステム３は、例えば図示しない外部のホスト機器に接続される。メモリシステム３は、ホスト機器からのデータを記憶する。また、メモリシステム３は、データをホスト機器に読出す。
【0012】
メモリシステム３は、半導体記憶装置１及びメモリコントローラ２を備える。
【0013】
半導体記憶装置１は、例えばＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、データを不揮発に記憶する。以下では、半導体記憶装置１がＮＡＮＤ型フラッシュメモリである場合を例に説明する。
【0014】
メモリコントローラ２は、例えば、ＳｏＣ（system-on-a-chip）のような集積回路で構成される。メモリコントローラ２は、例えばホスト機器からの要求に基づいて、データを半導体記憶装置１に書込む。また、メモリコントローラ２は、例えばホスト機器からの要求に基づいて、データを半導体記憶装置１から読出す。また、メモリコントローラ２は、半導体記憶装置１から読出したデータをホスト機器に送信する。
【0015】
半導体記憶装置１とメモリコントローラ２との通信は、例えば、ＳＤＲ（single data rate）インタフェース、トグルＤＤＲ（double data rate）インタフェース、又はＯＮＦＩ（Open NAND flash interface）に準拠する。
【0016】
１．１．２ 半導体記憶装置
引き続き、図１を用いて、半導体記憶装置１の内部構成について説明する。半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を含む。
引き続き、図１を用いて、半導体記憶装置１の内部構成について説明する。半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を含む。
【0017】
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合である。ブロックＢＬＫは、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。１つのメモリセルは、例えば１本のビット線と１本のワード線とに関連付けられる。
【0018】
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読出し動作、書込み動作、及び消去動作等を実行させる命令を含む。
【0019】
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばページアドレスＰＡ、ブロックアドレスＢＡ、及びカラムアドレスＣＡを含む。例えば、ページアドレスＰＡ、ブロックアドレスＢＡ、及びカラムアドレスＣＡはそれぞれ、ワード線、ブロックＢＬＫ、及びビット線の選択に使用される。
【0020】
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。シーケンサ１３は、コマンドレジスタ１１に記憶されたコマンドＣＭＤに基づいて、読出し動作、書込み動作、及び消去動作を実行する。
【0021】
ドライバモジュール１４は、読出し動作、書込み動作、及び消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
【0022】
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
【0023】
センスアンプモジュール１６は、メモリコントローラ２とメモリセルアレイ１０との間で、データＤＡＴを転送する。データＤＡＴは、書込みデータ及び読出しデータを含む。より具体的に、センスアンプモジュール１６は、書込み動作において、メモリコントローラ２から受信した書込みデータＤＡＴをメモリセルアレイ１０に転送する。また、センスアンプモジュール１６は、読出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータの判定を実行する。センスアンプモジュール１６は、当該判定の結果を読出しデータＤＡＴとしてメモリコントローラ２に転送する。
【0024】
１．１．３ メモリセルアレイの回路構成
メモリセルアレイ１０の回路構成の一例について、図２を用いて説明する。図２は、実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図である。図２では、メモリセルアレイ１０に含まれる複数のブロックＢＬＫのうちの１つのブロックＢＬＫが示される。図２に示す例では、ブロックＢＬＫは、４つのストリングユニットＳＵ０、ＳＵ１、ＳＵ２、及びＳＵ３を含む。
メモリセルアレイ１０の回路構成の一例について、図２を用いて説明する。図２は、実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図である。図２では、メモリセルアレイ１０に含まれる複数のブロックＢＬＫのうちの１つのブロックＢＬＫが示される。図２に示す例では、ブロックＢＬＫは、４つのストリングユニットＳＵ０、ＳＵ１、ＳＵ２、及びＳＵ３を含む。
【0025】
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｋ（ｋは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。メモリセルトランジスタＭＴ０～ＭＴ７の各々は、制御ゲート及び電荷蓄積膜を含む。メモリセルトランジスタＭＴ０～ＭＴ７の各々は、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２は、各種動作時におけるストリングユニットＳＵの選択に使用される。なお、以下の説明において、ビット線ＢＬ０～ＢＬｋを区別しない場合には、ビット線ＢＬ０～ＢＬｋの各々を、単にビット線ＢＬと呼ぶ。また、メモリセルトランジスタＭＴ０～ＭＴ７を区別しない場合には、メモリセルトランジスタＭＴ０～ＭＴ７の各々を、単にメモリセルトランジスタＭＴと呼ぶ。
【0026】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列に接続される。選択トランジスタＳＴ１の第１端は、当該選択トランジスタＳＴ１に関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴ１の第２端は、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端に接続される。選択トランジスタＳＴ２の第１端は、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端に接続される。選択トランジスタＳＴ２の第２端は、ソース線ＳＬに接続される。
【0027】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に接続される。ストリングユニットＳＵ０～ＳＵ３内の選択トランジスタＳＴ１のゲートはそれぞれ、選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。これに対して、複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通に接続される。しかしながら、これに限られるものではなく、複数の選択トランジスタＳＴ２のゲートはそれぞれ、ストリングユニットＳＵ毎に異なる複数の選択ゲート線ＳＧＳに接続されてもよい。なお、以下の説明において、ワード線ＷＬ０～ＷＬ７を区別しない場合には、ワード線ＷＬ０～ＷＬ７の各々を、単にワード線ＷＬと呼ぶ。また、選択ゲート線ＳＧＤ０～ＳＧＤ３を区別しない場合には、選択ゲート線ＳＧＤ０～ＳＧＤ３の各々を、単に選択ゲート線ＳＧＤと呼ぶ。
【0028】
ビット線ＢＬ０～ＢＬｋには、それぞれ異なるカラムアドレスが割り当てられる。各ビット線ＢＬは、複数のブロックＢＬＫ間で同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ワード線ＷＬ０～ＷＬ７は、それぞれブロックＢＬＫ毎に設けられる。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
【0029】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと呼ばれる。それぞれが１ビットデータを記憶する複数のメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量は、例えば「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
【0030】
なお、メモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数であってよい。各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１及びＳＴ２の個数はそれぞれ、任意の個数であってよい。
【0031】
１．１．４ メモリセルアレイの構造
次に、メモリセルアレイ１０の構造について、図３を用いて説明する。図３は、実施形態に係る半導体記憶装置が備えるメモリセルアレイのＸＺ平面における断面構造の一例を示す断面図である。
次に、メモリセルアレイ１０の構造について、図３を用いて説明する。図３は、実施形態に係る半導体記憶装置が備えるメモリセルアレイのＸＺ平面における断面構造の一例を示す断面図である。
【0032】
なお、以下で参照される図面において、Ｘ方向はビット線ＢＬの延伸方向に対応し、Ｙ方向はワード線ＷＬの延伸方向に対応する。Ｚ１方向は半導体記憶装置１の電極パッドから半導体基板に向かう方向に対応し、Ｚ２方向は半導体記憶装置１の半導体基板から電極パッドに向かう方向に対応する。Ｚ１方向及びＺ２方向のいずれかを限定しない場合は、Ｚ方向と記載する。なお、以降の説明において、Ｚ方向における、ある構成要素の電極パッド側の面及び端をそれぞれ、第１面及び第１端とも呼ぶ。また、Ｚ方向における、ある構成要素の半導体基板側の面及び端をそれぞれ、第２面及び第２端とも呼ぶ。
【0033】
メモリセルアレイ１０は、導電体層３０Ａ、３１、３３、３４、及び３５、複数の導電体層３２、絶縁体層５０、５１、５３、複数の絶縁体層５２、並びに複数のメモリピラーＭＰを含む。図３では、複数のメモリピラーＭＰのうち４つのメモリピラーＭＰが示される。また、図３では、複数の導電体層３２、及び複数の絶縁体層５２として、８層の導電体層３２、及び８層の絶縁体層５２が含まれる場合が示される。メモリセルアレイ１０は、Ｚ方向において半導体記憶装置１の電極パッドと半導体基板との間に設けられる。
【0034】
導電体層３０Ａは、例えばＸＹ平面に沿って広がった板状に形成される。導電体層３０Ａは、ソース線ＳＬとして使用される。導電体層３０Ａは、導電材料により構成される。導電材料は、例えば不純物が添加されたＮ型半導体、又は金属材料である。
【0035】
導電体層３０Ａの第２面上には、絶縁体層５０が積層される。絶縁体層５０の第２面上には、導電体層３１が積層される。導電体層３１は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層３１は、選択ゲート線ＳＧＳとして使用される。導電体層３１は、例えばタングステンを含む。
【0036】
導電体層３１の第２面上には、絶縁体層５１が積層される。絶縁体層５１の第２面上には、８層の導電体層３２及び８層の絶縁体層５２が、Ｚ１方向に向かって導電体層３２、絶縁体層５２、・・・、導電体層３２、絶縁体層５２の順に積層される。導電体層３２は、例えばＸＹ平面に沿って広がった板状に形成される。８層の導電体層３２は、Ｚ１方向に向かって導電体層３１側から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。導電体層３２は、例えばタングステンを含む。
【0037】
８層の絶縁体層５２のうち最も半導体基板側の絶縁体層５２の第２面上には、導電体層３３が積層される。導電体層３３は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層３３は、選択ゲート線ＳＧＤとして使用される。導電体層３３は、例えばタングステンを含む。導電体層３３は、例えば複数の部材ＳＨＥによって、ストリングユニットＳＵ毎に電気的に絶縁される。
【0038】
導電体層３３の第２面上には、絶縁体層５３が積層される。絶縁体層５３の第２面上には、導電体層３４が積層される。導電体層３４は、Ｘ方向に沿って延伸して設けられる。導電体層３４は、ビット線ＢＬとして機能する。
【0039】
以上のような導電体層３０Ａ、３１、３３、及び３４、８層の導電体層３２、絶縁体層５０、５１、及び５３、並びに８層の絶縁体層５２を含む積層構造は、絶縁体層５４及び５５に囲まれるように設けられる。図３では、導電体層３０Ａの第１面に接する絶縁体層５４、及び導電体層３４の第２面に接する絶縁体層５５が示される。絶縁体層５４及び５５については後述する。
【0040】
導電体層３４より電極パッド側において、複数のメモリピラーＭＰが、Ｚ方向に沿って延伸して設けられる。複数のメモリピラーＭＰは、導電体層３１及び３３、並びに８層の導電体層３２を貫通する。
【0041】
複数のメモリピラーＭＰの各々は、例えばコア部材９０、半導体膜９１、トンネル絶縁膜９２、電荷蓄積膜９３、ブロック絶縁膜９４、及び半導体部９５を含む。
【0042】
コア部材９０はＺ方向に沿って延伸して設けられる。Ｚ方向において、コア部材９０の第１端は、例えば導電体層３０Ａよりも半導体基板側に位置する。Ｚ方向において、コア部材９０の第２端は、例えば導電体層３３よりも半導体基板側に位置する。コア部材９０は、例えば酸化シリコンを含む。
【0043】
半導体膜９１は、コア部材９０の側面を覆うように設けられる。Ｚ方向において、半導体膜９１の第１端は、コア部材９０の第１端を覆う。Ｚ方向において、半導体膜９１の第１端は導電体層３０Ａに接する。Ｚ方向において、半導体膜９１の第２端は、コア部材９０の第２端よりも半導体基板側に位置する。半導体膜９１は、例えばポリシリコンを含む。
【0044】
トンネル絶縁膜９２は、半導体膜９１の側面を覆う。Ｚ方向において、トンネル絶縁膜９２の第２端は、半導体膜９１の第２端と同等の高さに位置する。トンネル絶縁膜９２は、例えば酸化シリコンを含む。
【0045】
電荷蓄積膜９３は、トンネル絶縁膜９２の側面を覆う。Ｚ方向において、電荷蓄積膜９３の第２端は、半導体膜９１の第２端、及びトンネル絶縁膜９２の第２端と同等の高さに位置する。電荷蓄積膜９３は、電荷を蓄積することが可能な絶縁体を含む。当該絶縁体は、例えば窒化シリコンである。
【0046】
ブロック絶縁膜９４は、電荷蓄積膜９３の側面を覆う。Ｚ方向において、ブロック絶縁膜９４の第２端は、半導体膜９１の第２端、トンネル絶縁膜９２の第２端、及び電荷蓄積膜９３の第２端と同等の高さに位置する。ブロック絶縁膜９４は、例えば酸化シリコンを含む。
【0047】
半導体部９５は、Ｚ方向において、コア部材９０の第２面を覆うように設けられる。半導体部９５の側面は、半導体膜９１の第２端に覆われる。
【0048】
導電体層３５は、Ｚ方向に沿った半導体部９５及び導電体層３４の間において、半導体部９５及び導電体層３４のそれぞれに接する。
【0049】
また、複数のメモリピラーＭＰの各々と導電体層３１とが交差した部分は、選択トランジスタＳＴ２として機能する。複数のメモリピラーＭＰの各々と複数の導電体層３２の各々とが交差した部分は、メモリセルトランジスタＭＴとして機能する。複数のメモリピラーＭＰの各々と導電体層３３とが交差した部分は、選択トランジスタＳＴ１として機能する。半導体膜９１は、メモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして機能する。電荷蓄積膜９３は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。
【0050】
１．１．５ 半導体記憶装置の構造
以下に、実施形態に係る半導体記憶装置１の構造の一例について説明する。
以下に、実施形態に係る半導体記憶装置１の構造の一例について説明する。
【0051】
１．１．５．１ 半導体記憶装置の断面構造
実施形態に係る半導体記憶装置１の断面構造について、図４を用いて説明する。図４は、実施形態に係る半導体記憶装置のＸＺ平面における断面構造の一例を示す断面図である。図４では、半導体記憶装置１の一部分の断面構造が示される。
実施形態に係る半導体記憶装置１の断面構造について、図４を用いて説明する。図４は、実施形態に係る半導体記憶装置のＸＺ平面における断面構造の一例を示す断面図である。図４では、半導体記憶装置１の一部分の断面構造が示される。
【0052】
半導体記憶装置１は、回路チップ１－１とメモリチップ１－２とが貼合わせられた構造を有する。
【0053】
まず、回路チップ１－１の断面構造について説明する。
【0054】
回路チップ１－１は、半導体基板７０、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、及びＴｒ５、複数の導電体層３６、３７、３８、３９Ｂ、３９Ｄ、及び３９Ｅ、絶縁体層５６及び５７、並びに複数の絶縁体層５８を含む。トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、及びＴｒ５は、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を含む周辺回路内の素子である。トランジスタＴｒ１、Ｔｒ２、及びＴｒ３はそれぞれ、例えばビット線ＢＬ、ソース線ＳＬ、及び電極パッドＰＤに電気的に接続される。トランジスタＴｒ４及びＴｒ５は、例えば後述する容量素子に電気的に接続される。
【0055】
半導体基板７０の第１面上には、絶縁体層５６が設けられる。絶縁体層５６は、例えば酸化シリコンを含む。絶縁体層５６内には、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、及びＴｒ５、並びに複数の導電体層３６、３７、及び３８が設けられる。
【0056】
複数の導電体層３６は、導電体層３６－１、３６－２、３６－３、３６－４、及び３６－５を含む。導電体層３６－１、３６－２、３６－３、３６－４、及び３６－５はそれぞれ、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、及びＴｒ５に接続される。複数の導電体層３６の各々は、柱状のコンタクトとして機能する。
【0057】
複数の導電体層３７は、導電体層３７－１、３７－２、３７－３、３７－４、及び３７－５を含む。導電体層３７－１、３７－２、３７－３、３７－４、及び３７－５はそれぞれ、導電体層３６－１、３６－２、３６－３、３６－４、及び３６－５の第１面に接続される。
【0058】
複数の導電体層３８は、導電体層３８－１、３８－２、３８－３、３８－４、及び３８－５を含む。導電体層３８－１、３８－２、３８－３、３８－４、及び３８－５はそれぞれ、導電体層３７－１、３７－２、３７－３、３７－４、及び３７－５の第１面に接続される。複数の導電体層３８の第１面は、絶縁体層５６の第１面と面一になるように設けられる。
【0059】
絶縁体層５６及び複数の導電体層３８の第１面上には、絶縁体層５７が設けられる。絶縁体層５７は、例えば酸化シリコンを含む。
【0060】
絶縁体層５７と同層には、複数の導電体層３９Ｂ、３９Ｄ、及び３９Ｅが設けられる。複数の導電体層３９Ｂ、３９Ｄ、及び３９Ｅはそれぞれ、例えば銅を含む。
【0061】
複数の導電体層３９Ｂは、導電体層３９Ｂ－１、３９Ｂ－２、３９Ｂ－３、及び３９Ｂ－４を含む。導電体層３９Ｂ－１、３９Ｂ－２、３９Ｂ－３、及び３９Ｂ－４はそれぞれ、導電体層３８－１、３８－２、３８－３、及び３８－４の第１面に接続される。複数の導電体層３９Ｂの各々は、当該導電体層３９Ｂの第１面と、回路チップ１－１の第１面とが面一になるように設けられる。複数の導電体層３９Ｂは、回路チップ１－１とメモリチップ１－２とを電気的に接続するための複数の貼合パッドＢＰとして機能する。
【0062】
複数の導電体層３９Ｅは、導電体層３９Ｅ－１を含む。導電体層３９Ｅ－１は、導電体層３８－５の第１面に接続される。複数の導電体層３９Ｅの第１面は、複数の導電体層３９Ｂの第１面よりも半導体基板７０側に位置する。複数の導電体層３９Ｅの第２面は、複数の導電体層３９Ｂの第２面と略同等の高さに位置する。
【0063】
なお、図４に示す断面では、複数の導電体層３９Ｅのうち導電体層３９Ｅ－１のみが図示されるが、これに限られない。半導体記憶装置１は、ＸＺ平面において、２つ以上の導電体層３９Ｅを含み得る。
【0064】
複数の導電体層３９Ｄは、複数の導電体層３９Ｅに対応して設けられる。複数の導電体層３９Ｄは、導電体層３９Ｅ－１に対応する導電体層３９Ｄ－１を含む。ＸＺ平面において、複数の導電体層３９Ｄの各々は、当該導電体層３９Ｄに対応する導電体層３９ＥをＸ方向に挟む、Ｘ方向に沿った一端側の部分と他端側の部分とを含む。複数の導電体層３９Ｄの各々は、当該導電体層３９Ｄに対応する導電体層３９Ｅと互いに離間して設けられる。例えば、ＸＺ平面において、当該導電体層３９ＤのＸ方向に沿った一端側の部分、及び当該導電体層３９Ｅ、並びに当該導電体層３９ＤのＸ方向に沿った他端側の部分、及び当該導電体層３９Ｅはそれぞれ、絶縁体層５７の第１部分によって離間する。
【0065】
複数の導電体層３９Ｄの各々のＸ方向に沿った一端側の部分及び他端側の部分の第１面はそれぞれ、例えばＸ方向に沿って当該導電体層３９Ｄに対応する導電体層３９Ｅに隣接する側で、回路チップ１－１の第１面よりも半導体基板７０側に位置する部分を有する。これにより、複数の導電体層３９Ｅの各々の第１面、当該導電体層３９Ｅに対応する導電体層３９Ｄの第１面のうち回路チップ１－１の第１面よりも半導体基板７０側に位置する部分、並びに絶縁体層５７の第１部分の第１面は、回路チップ１－１の第１面よりも半導体基板７０側に凹んだ皿状の構造を形成する。複数の導電体層３９Ｄの第２面は、複数の導電体層３９Ｂの第２面、及び複数の導電体層３９Ｅの第２面と略同等の高さに位置する。
【0066】
なお、図４に示す断面では、複数の導電体層３９Ｄのうち導電体層３９Ｅ－１に対応する導電体層３９Ｄ－１のみが図示されるが、これに限られない。半導体記憶装置１は、ＸＺ平面において、導電体層３９Ｅの数に応じて、２つ以上の導電体層３９Ｄを含み得る。
【0067】
また、図４には図示されないが、ＹＺ平面における複数の導電体層３９Ｅの各々、及び当該導電体層３９Ｅに対応する導電体層３９Ｄを含む断面構造は、例えばＸＺ平面における導電体層３９Ｄ及び３９Ｅを含む断面構造と同様である。より具体的には、ＹＺ平面において、複数の導電体層３９Ｄの各々は、当該導電体層３９Ｄに対応する導電体層３９ＥをＹ方向に挟む、Ｙ方向に沿った一端側の部分と他端側の部分とを含む。ＹＺ平面において、当該導電体層３９ＤのＹ方向に沿った一端側の部分、及び当該導電体層３９Ｅ、並びに当該導電体層３９ＤのＹ方向に沿った他端側の部分、及び当該導電体層３９Ｅはそれぞれ、絶縁体層５７の第１部分によって離間する。また、複数の導電体層３９Ｄの各々のＹ方向に沿った一端側の部分及び他端側の部分の第１面はそれぞれ、例えばＹ方向に沿って当該導電体層３９Ｄに対応する導電体層３９Ｅに隣接する側で、回路チップ１－１の第１面よりも半導体基板７０側に位置する部分を有する。また、ＹＺ平面において、複数の導電体層３９Ｅの各々の第１面、当該導電体層３９Ｅに対応する導電体層３９Ｄの第１面のうち回路チップ１－１の第１面よりも半導体基板７０側に位置する部分、並びに絶縁体層５７の第１部分の第１面は、ＸＺ平面における構造と同様に、回路チップ１－１の第１面よりも半導体基板７０側に凹んだ皿状の構造を形成する。
【0068】
複数の絶縁体層５８は、複数の導電体層３９Ｅに対応して設けられる。図４に示す断面では、複数の絶縁体層５８は、導電体層３９Ｅ－１に対応する絶縁体層５８－１を含む。複数の絶縁体層５８は、上述の半導体基板７０側に凹んだ皿状の構造を埋め込むように設けられる。例えば絶縁体層５８－１は、ＸＺ平面及びＹＺ平面において、導電体層３９Ｄ－１の第１面のうち回路チップ１－１の第１面よりも半導体基板７０側の部分、導電体層３９Ｅ－１の第１面、並びに導電体層３９Ｄ－１及び３９Ｅ－１を離間する絶縁体層５７の第１部分の第１面により形成される皿状の構造を埋め込むように設けられる。複数の絶縁体層５８の各々は、当該絶縁体層５８の第１面と、回路チップ１－１の第１面とが面一になるように設けられる。複数の絶縁体層５８は、絶縁材料により構成される。当該絶縁材料は、例えば酸化シリコン、窒化シリコン、又は窒素が添加された炭化シリコン（ＳｉＣＮ）を含む。上記絶縁材料が窒化シリコン、又は窒素が添加された炭化シリコンであれば、例えば複数の導電体層３９Ｄ及び３９Ｅからの銅の拡散を抑制することができる。
【0069】
なお、図４に示す断面では、複数の絶縁体層５８のうち導電体層３９Ｅ－１に対応する絶縁体層５８－１のみが図示されるが、これに限られない。半導体記憶装置１は、ＸＺ平面において、導電体層３９Ｅの数に応じて、２つ以上の絶縁体層５８を含み得る。
【0070】
以上のような構成により、複数の導電体層３９Ｅの各々は、当該導電体層３９Ｅに対応する絶縁体層５８によって、メモリチップ１－２の第２面から離間する。
【0071】
次に、メモリチップ１－２の断面構造について説明する。
【0072】
メモリチップ１－２は、導電体層３０Ｂ、４２、４３、及び４４、複数の導電体層４０Ｂ、４０Ｄ、４０Ｅ、及び４１、絶縁体層５４、５５、５９、及び６１、複数の絶縁体層６０、並びにメモリセルアレイ１０を含む。
【0073】
メモリチップ１－２において、回路チップ１－１の第１面上に、絶縁体層５９が設けられる。絶縁体層５９は、例えば酸化シリコンを含む。
【0074】
絶縁体層５９と同層には、複数の導電体層４０Ｂ、４０Ｄ、及び４０Ｅが設けられる。複数の導電体層４０Ｂ、４０Ｄ、及び４０Ｅはそれぞれ、例えば銅を含む。
【0075】
複数の導電体層４０Ｂは、複数の導電体層３９Ｂに対応して設けられる。複数の導電体層４０Ｂは、導電体層４０Ｂ－１、４０Ｂ－２、４０Ｂ－３、及び４０Ｂ－４を含む。導電体層４０Ｂ－１、４０Ｂ－２、４０Ｂ－３、及び４０Ｂ－４はそれぞれ、導電体層３９Ｂ－１、３９Ｂ－２、３９Ｂ－３、及び３９Ｂ－４の第１面に接続される。複数の導電体層４０Ｂは、回路チップ１－１とメモリチップ１－２とを電気的に接続するための複数の貼合パッドＢＰとして機能する。これらの構成により、回路チップ１－１とメモリチップ１－２とが、複数の導電体層３９Ｂ及び４０Ｂによって、電気的に接続される。
【0076】
複数の導電体層４０Ｅは、複数の導電体層３９Ｅに対応して設けられる。複数の導電体層４０Ｅの各々は、当該導電体層４０Ｅに対応する導電体層３９ＥとＺ方向に並ぶ。複数の導電体層４０Ｅの第１面は、複数の導電体層４０Ｂの第１面と略同等の高さに位置する。複数の導電体層４０Ｅの第２面は、複数の導電体層４０Ｂの第２面よりも電極パッドＰＤ側に位置する。
【0077】
なお、図４に示す断面では、複数の導電体層４０Ｅのうち導電体層３９Ｅ－１に対応する導電体層４０Ｅ－１のみが図示されるが、これに限られない。半導体記憶装置１は、ＸＺ平面において、導電体層３９Ｅの数に応じて、２つ以上の導電体層４０Ｅを含み得る。
【0078】
複数の導電体層４０Ｄは、複数の導電体層４０Ｅに対応して設けられる。複数の導電体層４０Ｄは、導電体層４０Ｅ－１に対応する導電体層４０Ｄ－１を含む。ＸＺ平面において、複数の導電体層４０Ｄの各々は、当該導電体層４０Ｄに対応する導電体層４０ＥをＸ方向に挟む、Ｘ方向に沿った一端側の部分と他端側の部分とを含む。複数の導電体層４０Ｄの各々は、当該導電体層４０Ｄに対応する導電体層４０Ｅと互いに離間して設けられる。例えば、ＸＺ平面において、当該導電体層４０ＤのＸ方向に沿った一端側の部分、及び当該導電体層４０Ｅ、並びに当該導電体層４０ＤのＸ方向に沿った他端側の部分、及び当該導電体層４０Ｅはそれぞれ、絶縁体層５９の部分によって離間する。
【0079】
複数の導電体層４０Ｄの各々のＸ方向に沿った一端側の部分及び他端側の部分の第２面はそれぞれ、例えばＸ方向に沿って当該導電体層４０Ｄに対応する導電体層４０Ｅに隣接する側で、メモリチップ１－２の第２面よりも電極パッドＰＤ側に位置する部分を有する。これにより、複数の導電体層４０Ｅの各々の第２面、当該導電体層４０Ｅに対応する導電体層４０Ｄの第２面のうちメモリチップ１－２の第２面よりも電極パッドＰＤ側に位置する部分、並びに当該導電体層４０Ｄ及び４０Ｅを離間する絶縁体層５９の部分の第２面は、メモリチップ１－２の第２面よりも電極パッドＰＤ側に凹んだ皿状の構造を形成する。複数の導電体層４０Ｄの第１面は、複数の導電体層４０Ｂの第１面、及び複数の導電体層４０Ｅの第１面と略同等の高さに位置する。
【0080】
なお、図４に示す断面では、複数の導電体層４０Ｄのうち導電体層３９Ｅ－１及び４０Ｅ－１に対応する導電体層４０Ｄ－１のみが図示されるが、これに限られない。半導体記憶装置１は、ＸＺ平面において、導電体層３９Ｅ及び４０Ｅの数に応じて、２つ以上の導電体層４０Ｄを含み得る。
【0081】
また、図４には図示されないが、ＹＺ平面における複数の導電体層４０Ｄの各々、及び当該導電体層４０Ｄに対応する導電体層４０Ｅを含む断面構造は、例えばＸＺ平面における導電体層４０Ｄ及び４０Ｅを含む断面構造と同様である。より具体的には、ＹＺ平面において、複数の導電体層４０Ｄの各々は、当該導電体層４０Ｄに対応する導電体層４０ＥをＹ方向に挟む、Ｙ方向に沿った一端側の部分と他端側の部分とを含む。ＹＺ平面において、当該導電体層４０ＤのＹ方向に沿った一端側の部分、及び当該導電体層４０Ｅ、並びに当該導電体層４０ＤのＹ方向に沿った他端側の部分、及び当該導電体層４０Ｅはそれぞれ、絶縁体層５９の部分によって離間する。また、複数の導電体層４０Ｄの各々のＹ方向に沿った一端側の部分及び他端側の部分の第２面はそれぞれ、例えばＹ方向に沿って当該導電体層４０Ｄに対応する導電体層４０Ｅに隣接する側で、メモリチップ１－２の第２面よりも電極パッドＰＤ側に位置する部分を有する。また、ＹＺ平面において、複数の導電体層４０Ｅの各々の第２面、当該導電体層４０Ｅに対応する導電体層４０Ｄの第２面のうちメモリチップ１－２の第２面よりも電極パッドＰＤ側に位置する部分、並びに当該導電体層４０Ｄ及び４０Ｅを離間する絶縁体層５９の部分の第２面は、ＸＺ平面における構造と同様に、メモリチップ１－２の第２面よりも電極パッドＰＤ側に凹んだ皿状の構造を形成する。
【0082】
複数の絶縁体層６０は、複数の導電体層３９Ｅ及び４０Ｅに対応して設けられる。図４に示す断面では、複数の絶縁体層６０は、導電体層３９Ｅ－１及び４０Ｅ－１に対応する絶縁体層６０－１を含む。複数の絶縁体層６０は、上述の電極パッドＰＤ側に凹んだ皿状の構造を埋め込むように設けられる。例えば絶縁体層６０－１は、ＸＺ平面及びＹＺ平面において、導電体層４０Ｄ－１の第２面のうちメモリチップ１－２の第２面よりも電極パッドＰＤ側の部分、導電体層４０Ｅ－１の第２面、並びに導電体層４０Ｄ－１及び４０Ｅ－１を離間する絶縁体層５９の部分の第２面により形成される皿状の構造を埋め込むように設けられる。複数の絶縁体層６０の各々は、当該絶縁体層６０の第２面と、メモリチップ１－２の第２面とが面一になるように設けられる。複数の絶縁体層６０は、絶縁材料により構成される。当該絶縁材料は、例えば酸化シリコン、窒化シリコン、又は窒素が添加された炭化シリコンを含む。上記絶縁材料が窒化シリコン、又は窒素が添加された炭化シリコンであれば、例えば複数の導電体層４０Ｄ及び４０Ｅからの銅の拡散を抑制することができる。
【0083】
なお、図４に示す断面では、複数の絶縁体層６０のうち導電体層３９Ｅ－１及び４０Ｅ－１に対応する絶縁体層６０－１のみが図示されるが、これに限られない。半導体記憶装置１は、ＸＺ平面において、導電体層３９Ｅ及び４０Ｅの数に応じて、２つ以上の絶縁体層６０を含み得る。
【0084】
以上のような構成により、複数の導電体層４０Ｅの各々は、当該導電体層４０Ｅに対応する絶縁体層６０によって、回路チップ１－１の第１面から離間する。また、複数の絶縁体層６０はそれぞれ、複数の絶縁体層５８の第１面と接する。
【0085】
絶縁体層５９、並びに複数の導電体層４０Ｂ、４０Ｄ、及び４０Ｅの第１面上には、絶縁体層５５が設けられる。絶縁体層５５は、例えば酸化シリコンを含む。絶縁体層５５内には、複数の導電体層４１及び４２、並びにメモリセルアレイ１０の部分が設けられる。
【0086】
メモリセルアレイ１０は、導電体層３４が半導体基板７０側に配置され、導電体層３０Ａが電極パッドＰＤ側に配置されるように設けられる。メモリセルアレイ１０は、例えば導電体層３０Ａの第２面が、絶縁体層５５の第１面と同等の高さに位置するように設けられる。すなわち、絶縁体層５５内には、メモリセルアレイ１０のうち、導電体層３１、及び３３～３５、８層の導電体層３２、絶縁体層５０、５１、及び５３、８層の絶縁体層５２、複数の部材ＳＨＥ、並びに複数のメモリピラーＭＰの部分等が設けられる。
【0087】
複数の導電体層４１は、導電体層４１－１、４１－２、４１－３、４１－４、及び４１－５を含む。
【0088】
導電体層４１－１は、導電体層４０Ｂ－１の第１面上に設けられる。導電体層４１－１は、柱状のコンタクトとして機能する。導電体層４１－１の第１面は、導電体層３４の第２面に接続される。これにより、ビット線ＢＬが、導電体層３６－１、３７－１、３８－１、３９Ｂ－１、４０Ｂ－１、及び４１－１を介してトランジスタＴｒ１に電気的に接続される。
【0089】
導電体層４１－２は、導電体層４０Ｂ－２の第１面上に設けられる。導電体層４１－２は、柱状のコンタクトとして機能する。導電体層４１－２は、絶縁体層５５をＺ方向に貫通する。
【0090】
導電体層４１－３は、導電体層４０Ｂ－３の第１面上に設けられる。導電体層４１－３は、柱状のコンタクトとして機能する。導電体層４１－３は、絶縁体層５５をＺ方向に貫通する。
【0091】
導電体層４１－４は、導電体層４０Ｂ－４の第１面上に設けられる。導電体層４１－４は、柱状のコンタクトとして機能する。
【0092】
導電体層４０Ｅ－１の第１面上には、導電体層４１－５が設けられる。導電体層４１－５は、柱状のコンタクトとして機能する。
【0093】
導電体層４１－４及び４１－５の第１面上には、導電体層４１－４及び４１－５を接続する導電体層４２が設けられる。このような構成により、導電体層４０Ｅ－１が、導電体層３６－４、３７－４、３８－４、３９Ｂ－４、４０Ｂ－４、４１－４、４２、及び４１－５を介して、トランジスタＴｒ４に電気的に接続される。
【0094】
メモリセルアレイ１０に含まれる導電体層３０Ａは、例えばメモリセルアレイ１０の絶縁体層５０の第１面上、複数のメモリピラーＭＰの第１面上、及び絶縁体層５５の第１面上に設けられる部分を含む。
【0095】
導電体層３０Ｂは、導電体層３０Ａと同層において、絶縁体層５５の第１面上に設けられる。導電体層３０Ａ及び３０Ｂは、互いに離間する。
【0096】
導電体層４３は、絶縁体層５５よりも電極パッドＰＤ側に設けられる。導電体層４３は、配線層として機能する。導電体層４３は、例えばアルミニウムを含む。導電体層４３は、Ｘ方向に沿って延伸する。導電体層４３は、部分Ｃ１、Ｃ２、及びＪを含む。部分Ｃ１、Ｊ、及びＣ２は、Ｘ方向に沿ってこの順に並ぶ。部分Ｃ１は、導電体層４１－２の第１面、及び絶縁体層５５の第１面のうち導電体層４１－２の第１面を囲む領域に接する。部分Ｃ２は、導電体層３０Ａの第１面のうち少なくとも一部に接する。部分Ｊは、導電体層３０Ａの第１面よりも電極パッドＰＤ側において、部分Ｃ１及びＣ２を電気的に接続する。このような構成により、ソース線ＳＬが、導電体層３６－２、３７－２、３８－２、３９Ｂ－２、４０Ｂ－２、４１－２、及び４３を介してトランジスタＴｒ２に電気的に接続される。
【0097】
導電体層４４は、導電体層４１－３の第１面、及び絶縁体層５５の第１面のうち導電体層４１－３の第１面を囲む領域に接する。導電体層４４は、電極パッドＰＤとして機能する。電極パッドＰＤは、例えばボンディングワイヤ、はんだボール、金属バンプ等により実装基板や外部機器等に接続され得る。電極パッドＰＤは、例えば銅を含む。このような構成により、電極パッドＰＤが、導電体層３６－３、３７－３、３８－３、３９Ｂ－３、４０Ｂ－３、及び４１－３を介してトランジスタＴｒ３に電気的に接続される。
【0098】
絶縁体層５５、並びに導電体層３０Ａ及び３０Ｂの第１面上のうち導電体層４３及び４４と接しない領域において、例えば導電体層４３の部分Ｊの第２面の高さまで、絶縁体層５４が設けられる。絶縁体層５４は、例えば酸化シリコンを含む。絶縁体層５４は、例えば導電体層３０Ａ及び３０Ｂの間、導電体層３０Ａ及び４４の間、導電体層３０Ｂ及び４３の間、導電体層３０Ｂ及び４４の間、並びに導電体層４３及び４４の間をそれぞれ電気的に絶縁する。
【0099】
導電体層４３の第１面上、導電体層４４の第１面上、並びに絶縁体層５４の第１面上のうち導電体層４３及び４４に接しない領域には、導電体層４４の第１面上のうち電極パッドＰＤとして機能する部分を除いて、絶縁体層６１が設けられる。絶縁体層６１は、パッシベーション膜として機能する。絶縁体層６１は、例えば窒化シリコンや樹脂材料等を含む。
【0100】
以上の構成において、複数の導電体層３９Ｅの各々、当該導電体層３９Ｅに対応する絶縁体層５８、当該導電体層３９Ｅに対応する絶縁体層６０、及び当該導電体層３９Ｅに対応する導電体層４０Ｅは、この順にＺ２方向に並ぶ。複数の導電体層３９Ｅの各々と、当該導電体層３９Ｅに対応する導電体層４０Ｅ、並びに絶縁体層５８及び６０とは、容量素子として機能する。複数の導電体層３９Ｅ及び４０Ｅは、容量素子の電極として機能する複数の電極パッドＥＰである。また、複数の絶縁体層５８の各々、及び当該絶縁体層５８に対応する絶縁体層６０は、２つの電極パッドＥＰによってＺ方向に挟まれる絶縁体である。上記容量素子は、例えばコマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等の周辺回路内の素子である。導電体層３９Ｅ－１及び４０Ｅ－１、並びに絶縁体層５８－１及び６０－１を含む容量素子は、例えば、上述のような構成により、周辺回路において、トランジスタＴｒ４及びＴｒ５の間に設けられる。
【0101】
なお、複数の導電体層３９Ｄ及び４０Ｄは、電極として機能しない複数のダミーパッドＤＰである。複数のダミーパッドＤＰは、後述する半導体記憶装置１の製造方法において、回路チップ１－１側の上記皿状の構造、及びメモリチップ１－２側の上記皿状の構造を形成するために設けられる。
【0102】
１．１．５．２ 貼合パッド及び容量素子の構造
［ＸＹ平面における構造］
貼合パッドＢＰ、及び貼合パッドＢＰと同層に含まれる容量素子の構造について、図５を用いて説明する。図５は、実施形態に係る半導体記憶装置のＸＹ平面における断面構造の一例を示す、図４のＺ方向に沿ったＶ－Ｖ線と同等の高さにおける半導体記憶装置の断面図である。図５では、半導体記憶装置１全体の断面構造が示される。
［ＸＹ平面における構造］
貼合パッドＢＰ、及び貼合パッドＢＰと同層に含まれる容量素子の構造について、図５を用いて説明する。図５は、実施形態に係る半導体記憶装置のＸＹ平面における断面構造の一例を示す、図４のＺ方向に沿ったＶ－Ｖ線と同等の高さにおける半導体記憶装置の断面図である。図５では、半導体記憶装置１全体の断面構造が示される。
【0103】
【0104】
領域ＣＲは、複数の導電体層３９Ｂが設けられる領域である。領域ＣＲには、例えば複数の導電体層３９Ｂ、及び絶縁体層５７の第２部分が設けられる。絶縁体層５７の第２部分は、絶縁体層５７の第１部分とは異なる部分である。絶縁体層５７の第２部分は、複数の導電体層３９Ｂの各々の周囲を囲む。これにより、複数の導電体層３９Ｂの各々は、当該導電体層３９Ｂと同層において、当該導電体層３９Ｂの他の複数の導電体層３９Ｂ、並びに複数の導電体層３９Ｄ及び３９Ｅと離間する。
【0105】
複数の領域ＯＲは、図５に示す半導体記憶装置１の断面のうち、領域ＣＲを除く領域である。また、複数の領域ＯＲは、複数の導電体層３９Ｄ及び３９Ｅが設けられる領域である。
【0106】
複数の領域ＯＲは、例えば領域ＯＲ１、ＯＲ２、ＯＲ３、及びＯＲ４を含む。各領域ＯＲ１、ＯＲ２、及びＯＲ３は、領域ＣＲによって囲まれる。各領域ＯＲ１、ＯＲ２、及びＯＲ３は、例えばＸ方向に平行な辺、及びＹ方向に平行な辺を有する矩形状に設けられる。領域ＯＲ４は、領域ＣＲを囲む領域である。
【0107】
各領域ＯＲ１、ＯＲ２、及びＯＲ３は、複数の領域ＥＲを含む。複数の領域ＥＲはそれぞれ、複数の導電体層３９Ｄ及び３９Ｅに対応する。複数の領域ＥＲの各々には、当該領域ＥＲに対応する導電体層３９Ｄ及び３９Ｅが設けられる。当該領域ＥＲに対応する導電体層３９Ｄは、例えば当該領域ＥＲに対応する導電体層３９Ｅの周囲をリング状に囲むように設けられる。複数の導電体層３９Ｄの各々のサイズは、当該導電体層３９Ｄに対応する導電体層３９Ｅのサイズに応じて決定することができる。複数の領域ＥＲの各々に対応する導電体層３９Ｄ及び３９Ｅの間には、当該導電体層３９Ｄ及び３９Ｅを離間する絶縁体層５７の第１部分が設けられる。このような構成により、複数の導電体層３９Ｄの各々は、当該導電体層３９Ｄに対応する導電体層３９Ｅと、絶縁体層５７によって電気的に絶縁される。
【0108】
各領域ＯＲ１、ＯＲ２、及びＯＲ３には、例えば４つの領域ＥＲがＹ方向に並ぶように配置される。すなわち、各領域ＯＲ１、ＯＲ２、及びＯＲ３において、４つの導電体層３９Ｄ及び３９Ｅの組がＹ方向に並ぶように配置される。複数の領域ＥＲの各々は、当該領域ＥＲと隣り合う領域ＥＲと、絶縁体層５７の第３部分によって離間する。絶縁体層５７の第３部分は、絶縁体層５７の第１部分及び第２部分と異なる部分である。
【0109】
なお、図５に示す例では、半導体記憶装置１が１つの領域ＣＲを含む場合を示したが、これに限られない。半導体記憶装置１は、２つ以上の領域ＣＲを含んでもよい。
【0110】
また、図５に示す例では、半導体記憶装置１が領域ＣＲによって囲まれる３つの領域ＯＲ１、ＯＲ２、及びＯＲ３を含む場合を示したが、これに限られない。半導体記憶装置１は、領域ＣＲによって囲まれる領域ＯＲを含まなくてもよいし、領域ＣＲによって囲まれる１つ、２つ、又は４つ以上の領域ＯＲを含んでもよい。
【0111】
また、図５に示す例では、各領域ＯＲ１、ＯＲ２、及びＯＲ３の形状が矩形状である場合を示したが、これに限られない。各領域ＯＲ１、ＯＲ２、及びＯＲ３は、例えばその他の多角形状に設けられてもよい。
【0112】
また、図５に示す例では、領域ＯＲ４に複数の導電体層３９Ｄ及び３９Ｅが含まれない場合を示したが、これに限られない。領域ＯＲ４には、１つ以上の導電体層３９Ｄ及び３９Ｅが設けられてもよい。
【0113】
また、図５に示す例では、各領域ＯＲ１、ＯＲ２、及びＯＲ３において、４つの導電体層３９Ｅ（４つの領域ＥＲ）がＹ方向に並ぶ場合を示したが、これに限られない。導電体層３９ＥはＸ方向に並ぶように設けられてもよいし、Ｘ方向及びＹ方向に並ぶ導電体層３９Ｅの数はそれぞれ、１つ～３つ、又は５つ以上としてもよい。また、複数の領域ＯＲの各々における複数の導電体層３９Ｅの配置は、任意の配置とすることができる。例えば、複数の領域ＯＲの各々において、複数の導電体層３９Ｅは、格子状に設けられてもよい。すなわち、Ｘ方向及びＹ方向にそれぞれ導電体層３９Ｅが２つ以上並んでもよい。
【0114】
また、図５に示す例では、Ｚ方向に見て、複数の導電体層３９Ｅのサイズがそれぞれ同等である場合を示したが、これに限られない。Ｚ方向に見て、複数の導電体層３９Ｅのサイズはそれぞれ、異なってもよい。
【0115】
また、図示が省略されるが、複数の導電体層４０Ｂ、４０Ｄ、及び４０Ｅ、並びに絶縁体層５９を含むＸＹ平面における断面構造は、図５に示される断面構造と実質的に同等である。また、上方から見て、複数の導電体層３９Ｅの各々のサイズと、当該導電体層３９Ｅに対応する導電体層４０Ｅのサイズとは、例えば互いに略同等である。
【0116】
［ＸＺ平面における構造］
次に、図６を用いて、貼合パッドＢＰ、及び貼合パッドＢＰと同層に含まれる容量素子のＸＺ平面における断面構造について説明する。図６は、実施形態に係る半導体記憶装置が備える貼合パッド及び容量素子のＸＺ平面における断面構造の一例を示す断面図である。
次に、図６を用いて、貼合パッドＢＰ、及び貼合パッドＢＰと同層に含まれる容量素子のＸＺ平面における断面構造について説明する。図６は、実施形態に係る半導体記憶装置が備える貼合パッド及び容量素子のＸＺ平面における断面構造の一例を示す断面図である。
【0117】
なお、以下では、貼合パッドＢＰについて、導電体層３９Ｂ－２及び４０Ｂ－２が接続される部分の断面構造が説明される。しかしながら、その他の複数の導電体層３９Ｂの各々、及び当該導電体層３９Ｂに対応する導電体層４０Ｂが接続される部分の断面構造に関しても同様である。
【0118】
また、以下では、容量素子について、導電体層３９Ｅ－１及び４０Ｅ－１、並びに絶縁体層５８－１及び６０－１を含む容量素子の断面構造が説明される。しかしながら、その他の複数の導電体層３９Ｅの各々と、当該導電体層３９Ｅに対応する導電体層４０Ｅ、並びに絶縁体層５８及び６０と、を含む容量素子の断面構造に関しても同様である。
【0119】
回路チップ１－１とメモリチップ１－２とが貼合わせられる貼合面において、導電体層３９Ｂ－２の面積と導電体層４０Ｂ－２の面積とは、例えば略同等である。導電体層３９Ｂ－２及び４０Ｂ－２は、例えば、ＸＺ平面において、導電体層３９Ｂ－２及び４０Ｂ－２を含む断面構造の第１面、側面、及び第２面が、図示しないバリアメタルによって覆われるように設けられる。導電体層３９Ｂ－２及び４０Ｂ－２はそれぞれ、例えばダマシン法によって形成される。この場合、導電体層３９Ｂ－２の側面は、Ｚ１方向に向かって細くなるテーパー形状を有する。また、導電体層４０Ｂ－２の側面は、Ｚ２方向に向かって細くなるテーパー形状を有する。
【0120】
導電体層３９Ｅ－１は、例えば、ＸＺ平面において、導電体層３９Ｅ－１の第２面及び側面が、図示しないバリアメタルによって覆われるように設けられる。また、導電体層４０Ｅ－１は、例えば、ＸＺ平面において、導電体層４０Ｅ－１の第１面及び側面が、図示しないバリアメタルによって覆われるように設けられる。導電体層３９Ｅ－１及び４０Ｅ－１はそれぞれ、導電体層３９Ｂ－２及び４０Ｂ－２と同様に、例えばダマシン法によって形成される。この場合、導電体層３９Ｅ－１の側面は、導電体層３９Ｂ－２と同様に、Ｚ１方向に向かって細くなるテーパー形状を有する。また、導電体層４０Ｅ－１の側面は、導電体層４０Ｂ－２と同様に、Ｚ２方向に向かって細くなるテーパー形状を有する。
【0121】
導電体層３９Ｄ－１は、例えば、ＸＺ平面において、導電体層３９Ｄ－１の第２面及び側面が、図示しないバリアメタルによって覆われるように設けられる。導電体層４０Ｄ－１は、例えば、ＸＺ平面において、導電体層４０Ｄ－１の第１面及び側面が、図示しないバリアメタルによって覆われるように設けられる。導電体層３９Ｄ－１及び４０Ｄ－１はそれぞれ、導電体層３９Ｂ－２及び３９Ｅ－１と同様に、例えばダマシン法によって形成される。この場合、Ｘ方向に沿った導電体層３９Ｄ－１の一端側の部分及び他端側の部分の各々の側面は、導電体層３９Ｂ－２及び３９Ｅ－１と同様に、Ｚ１方向に向かって細くなるテーパー形状を有する。また、Ｘ方向に沿った導電体層４０Ｄ－１の一端側の部分及び他端側の部分の各々の側面は、導電体層４０Ｂ－２及び４０Ｅ－１と同様に、Ｚ２方向に向かって細くなるテーパー形状を有する。
【0122】
以上のような構成において、導電体層３９Ｂ－２及び４０Ｂ－２が一体化することによって、導電体層３９Ｂ－２及び４０Ｂ－２の境界を確認することが困難となり得る。しかしながら、このような場合であっても、貼合わせの位置ずれによる導電体層３９Ｂ－２及び４０Ｂ－２を含む断面構造の歪みによって、導電体層３９Ｂ－２及び４０Ｂ－２の貼合わせを確認することができる。また、例えば導電体層３９Ｂ－２の側面のバリアメタル、及び導電体層４０Ｂ－２の側面のバリアメタルの位置ずれによって発生する不連続箇所によって、導電体層３９Ｂ－２及び４０Ｂ－２の貼合わせを確認することができる。
【0123】
また、導電体層３９Ｂ－２の側面、及び導電体層４０Ｂ－２の側面がそれぞれ、テーパー形状を有する場合、ＸＺ平面において、導電体層３９Ｂ－２の側面、及び導電体層４０Ｂ－２の側面によって形成される境界線は、直線状にはならない。このため、貼合わせの位置ずれがあるかどうかに関わらず、導電体層３９Ｂ－２及び４０Ｂ－２を含む断面構造は、非矩形状となる。したがって、導電体層３９Ｂ－２及び４０Ｂ－２の貼合わせを確認することができる。
【0124】
また、上述のようにバリアメタルが形成される場合、ＸＺ平面において、導電体層３９Ｂ－２の第２面、導電体層３９Ｂ－２の側面、導電体層４０Ｂ－２の側面、及び導電体層４０Ｂ－２の第１面がバリアメタルによって覆われる。これに対し、銅を用いた一般的な配線層では、銅の上面に銅の酸化防止機能を有する絶縁体層（窒化シリコンまたは窒素を有する炭化シリコン等）が設けられ、バリアメタルは設けられない。このため、貼合わせの位置ずれが発生していなくても、一般的な配線層との区別は可能である。なお、図６には図示されないが、ＹＺ平面における導電体層３９Ｂと導電体層４０Ｂが接続される部分の断面構造、並びに導電体層３９Ｅ及び４０Ｅと絶縁体層５８及び６０を含む容量素子の断面構造についても、例えば図６に示すＸＺ平面における各断面構造と同様である。
【0125】
１．２ 半導体記憶装置の製造方法
半導体記憶装置１の製造方法について、図７～図１５を用いて説明する。図７、及び図９～図１５は、実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図である。図７、及び図９～図１５に示す断面図は、図４に示される領域に対応する。図８は、実施形態に係る半導体記憶装置の製造方法の一例を説明するための上面図である。図８に示す上面図は、図５に示される領域を形成するためのマスクを示すための図である。
半導体記憶装置１の製造方法について、図７～図１５を用いて説明する。図７、及び図９～図１５は、実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図である。図７、及び図９～図１５に示す断面図は、図４に示される領域に対応する。図８は、実施形態に係る半導体記憶装置の製造方法の一例を説明するための上面図である。図８に示す上面図は、図５に示される領域を形成するためのマスクを示すための図である。
【0126】
まず、図７に示すように、半導体基板７０の第１面上にトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、及びＴｒ５、並びに複数の導電体層３６、３７、及び３８が形成される。また、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、及びＴｒ５、並びに複数の導電体層３６、３７、及び３８を埋めるように、複数の導電体層３８の第１面と同等の高さまで絶縁体層５６が形成される。また、複数の導電体層３８の第１面上、及び絶縁体層５６の第１面上に、絶縁体層５７が形成される。
【0127】
次に、図８に示すように、形成された絶縁体層５７の第１面上に、複数の開口部ＢＯＰ、ＥＯＰ、及びＤＯＰを有するマスクＭ１が形成される。複数の開口部ＢＯＰ、ＥＯＰ、及びＤＯＰはそれぞれ、複数の貼合パッドＢＰ、複数の電極パッドＥＰ、及び複数のダミーパッドＤＰに対応して設けられる。これにより、複数の開口部ＤＯＰの各々は、当該開口部ＤＯＰに対応する開口部ＥＯＰの周囲を囲むように配置される。
【0128】
そして、図９に示すように、形成されたマスクＭ１を用いた異方性エッチングによって、絶縁体層５７のうち、複数の貼合パッドＢＰ、複数の電極パッドＥＰ、及び複数のダミーパッドＤＰに対応する領域が除去される。本工程における異方性エッチングは、例えば、ＲＩＥ（Reactive Ion Etching）である。その後、マスクＭ１は除去される。
【0129】
それから、図１０に示すように、マスクＭ１を用いた異方性エッチングによって除去された空間を埋め込むように、複数の導電体層３８の第１面上、絶縁体層５６の第１面のうち絶縁体層５７が設けられない部分上、及び絶縁体層５７の第１面上に、導電体層３９が形成される。
【0130】
次に、図１１に示すように、例えばＣＭＰ（Chemical Mechanical Polishing）によって、導電体層３９の第１端側の部分が除去される。これにより、複数の導電体層３９Ｂ、３９Ｄ、及び３９Ｅが形成される。本工程において、導電体層３９のうち複数の開口部ＥＯＰ及びＤＯＰに埋め込まれた部分、並びに複数の開口部ＥＯＰの各々と当該開口部ＥＯＰを囲む開口部ＤＯＰとの間に配置された絶縁体層５７の部分において、ディッシング及びエロ－ジョンが発生する。このようなディッシング及びエロ－ジョンによって、絶縁体層５８が埋め込まれる半導体基板７０側に凹んだ皿状の構造が形成される。実施形態に係る半導体記憶装置１のように、複数の電極パッドＥＰの各々の周囲を囲むように当該電極パッドＥＰに対応するダミーパッドＤＰが配置されていれば、本工程において、複数の電極パッドＥＰの第１面が、貼合パッドＢＰの第１面よりも十分に半導体基板７０側に位置するように、ディッシング及びエロ－ジョンを発生させることができる。
【0131】
そして、絶縁体層５７、並びに複数の導電体層３９Ｂ、３９Ｄ、及び３９Ｅの第１面上に、絶縁体が堆積される。それから、例えばＣＭＰによって、当該堆積された絶縁体のうち、Ｚ方向において、絶縁体層５７よりも第１端側の部分が除去される。これにより、図１２に示すように、複数の絶縁体層５８が形成される。
【0132】
以上の工程により、回路チップ１－１が形成される。
【0133】
次に、図１３に示すように、半導体基板１００の第２面上に導電体層３０、メモリセルアレイ１０のうち導電体層３０Ａを除く部分、複数の導電体層４０Ｂ、４０Ｄ、４０Ｅ、及び４１、導電体層４２、絶縁体層５５及び５９、並びに複数の絶縁体層６０が形成される。導電体層３０は、導電体層３０Ａ及び３０Ｂに対応する部分を含む。本工程により、メモリチップ１－２の部分が形成される。なお、複数の導電体層４０Ｂ、４０Ｄ、及び４０Ｅ、絶縁体層５９、並びに複数の絶縁体層６０を形成する工程は、図８～図１２を用いて説明される複数の導電体層３９Ｂ、３９Ｄ、及び３９Ｅ、絶縁体層５７、並びに複数の絶縁体層５８を形成する工程と実質的に同様である。
【0134】
そして、図１４に示すように、回路チップ１－１とメモリチップ１－２との貼合処理、及び半導体基板１００の除去が実行される。より具体的には、回路チップ１－１に含まれ、貼合パッドＢＰとして機能する複数の導電体層３９Ｂと、メモリチップ１－２に含まれ、貼合パッドＢＰとして機能する複数の導電体層４０Ｂとが対向するように配置される。また、熱処理によって対向する貼合パッドＢＰ同士が接合される。このような貼合処理により、回路チップ１－１に含まれ、容量素子の電極として機能する複数の導電体層３９Ｅと、メモリチップ１－２に含まれ、容量素子の電極として機能する複数の導電体層４０Ｅとが、複数の絶縁体層５８及び６０を介して、Ｚ方向に並ぶように配置される。その後、半導体基板１００が除去される。
【0135】
それから、図１５に示すように、導電体層３０Ａ及び３０Ｂ、並びに絶縁体層５４が形成される。より具体的には、例えばリソグラフィ及びエッチングを用いた処理等によって、導電体層３０が、導電体層３０Ａ及び３０Ｂに分離される。また、導電体層３０Ａ及び３０Ｂの第１面上、絶縁体層５５の第１面上のうち導電体層３０Ａ及び３０Ｂが設けられない部分、並びに導電体層４１－２及び４１－３の第１面上に絶縁体が堆積される。
【0136】
次に、導電体層４３及び４４、並びに絶縁体層６１が形成される。これにより、図４に示す半導体記憶装置１が形成される。より具体的には、例えばリソグラフィ及びエッチングを用いた処理等によって、絶縁体層５４のうち、導電体層４３の部分Ｃ１及びＣ２、並びに導電体層４４と導電体層４１－３とが接続される部分がそれぞれ形成される予定の領域が除去される。そして、導電体層４１－２及び４１－３の第１面上、導電体層３０Ａの部分の第１面上、絶縁体層５４の第１面上、並びに絶縁体層５５の第１面のうち導電体層４１－２及び４１－３を囲む部分上に、導電体が、例えばＺ方向に沿った厚さが略一様となるように形成される。それから、例えばリソグラフィ及びエッチングを用いた処理等によって、当該形成された導電体が導電体層４３及び４４に分離される。また、電極パッドＰＤとして機能する導電体層４４の少なくとも一部分を除いて、絶縁体層６１が形成される。
【0137】
なお、以上で説明した製造方法はあくまで一例であり、各工程の間にはその他の工程が挿入されてもよいし、工程の順番が入れ替えられてもよい。例えば、回路チップ１－１及びメモリチップ１－２は、互いに異なる半導体基板７０及び１００を用いて形成されるため、図７～図１２に示される回路チップ１－１を形成する工程と、図１３に示されるメモリチップ１－２の部分を形成する工程とは、並行して進められ得る。
【0138】
１．３ 効果
実施形態によれば、半導体記憶装置１のサイズの増大を抑制することができる。実施形態の効果について、以下に説明する。
実施形態によれば、半導体記憶装置１のサイズの増大を抑制することができる。実施形態の効果について、以下に説明する。
【0139】
実施形態によれば、半導体記憶装置１は、回路チップ１－１及びメモリチップ１－２を備える。半導体記憶装置１は、回路チップ１－１及びメモリチップ１－２の境界領域において、回路チップ１－１に設けられる複数の導電体層３９Ｂ、及びメモリチップ１－２に設けられ、下面が複数の導電体層３９Ｂの上面に接する複数の導電体層４０Ｂを含む。また、半導体記憶装置１は、複数の導電体層３９Ｂと同層において、複数の導電体層３９Ｂと並んで設けられる複数の導電体層３９Ｅを含む。また、半導体記憶装置１は、複数の導電体層４０Ｂと同層において、複数の導電体層４０Ｂと並んで設けられる複数の導電体層４０Ｅを含む。複数の導電体層３９Ｅと複数の導電体層４０Ｅとは、対応して設けられる。複数の導電体層３９Ｅの各々と、当該導電体層３９Ｅに対応する導電体層４０Ｅとは、Ｚ方向に互いに離れて並ぶ。また、半導体記憶装置１は、回路チップ１－１及びメモリチップ１－２の境界領域において、複数の絶縁体層５８及び６０を含む。複数の絶縁体層５８及び６０は、複数の導電体層３９Ｅ及び４０Ｅに対応して設けられる。複数の導電体層３９Ｅの各々と、当該導電体層３９Ｅに対応する導電体層４０Ｅとは、当該導電体層３９Ｅ及び４０Ｅに対応する絶縁体層５８及び６０をＺ方向に挟む。このような構成により、複数の導電体層３９Ｅ及び４０Ｅ、並びに複数の絶縁体層５８及び６０は、回路チップ１－１及びメモリチップ１－２の境界領域において、複数の容量素子を構成する。これにより、容量素子を、半導体基板７０上に形成する代わりに、半導体基板７０の上方に形成することができる。このため、半導体基板７０上に形成される素子の数の増加、及び半導体基板７０のサイズの増大が抑制される。したがって、半導体記憶装置１のサイズの増大を抑制することができる。
【0140】
また、実施形態に係る半導体記憶装置１によれば、例えば容量素子が絶縁体層５５内に設けられる場合、及び容量素子が絶縁体層５６内に設けられる場合と比べて、容量素子の配置が容易である。補足すると、例えば絶縁体層５６内に設けられる配線は、回路チップ１－１とメモリチップ１－２とを電気的に接続する際に、回路チップ１－１内における電気的な接続が効率的になるように配置される。また、例えば絶縁体層５５内に設けられる配線は、絶縁体層５６内に設けられる配線と同様に、メモリチップ１－２内における電気的な接続が効率的になるように配置される。これらのことから、絶縁体層５５及び５６内に設けられる配線は複雑に配置され得る。このため、容量素子が絶縁体層５５内に設けられる場合、及び容量素子が絶縁体層５６内に設けられる場合にそれぞれ、容量素子を配置する領域の確保が困難になる可能性がある。一方、貼合パッドＢＰとして機能する複数の導電体層３９Ｂ及び４０Ｂは、例えば回路チップ１－１とメモリチップ１－２との貼合わせを容易にするために、絶縁体層５５及び５６内に設けられる配線と比べて、単純に配置される。これにより、実施形態に係る半導体記憶装置１によれば、複数の導電体層３９Ｅ及び４０Ｅが複数の導電体層３９Ｂ及び４０Ｂと同層に設けられるため、容量素子を配置する領域の確保が困難になることがない。
【0141】
また、実施形態に係る半導体記憶装置１は、ＸＹ平面において、複数の導電体層３９Ｅをそれぞれ囲み、ダミーパッドＤＰとして機能する複数の導電体層３９Ｄを含む。このような構成によれば、製造方法の図１１に示す工程において説明されるように、複数の絶縁体層５８が埋め込まれる皿状の構造は、ディッシング及びエロ－ジョンによって、複数の導電体層３９Ｂ、３９Ｄ、及び３９Ｅと同じ工程において形成される。これにより、複数の絶縁体層５８が埋め込まれる皿状の構造を形成するために、複数の導電体層３９Ｂ、３９Ｄ、及び３９Ｅを形成する工程と異なる工程を実行する必要がない。また、複数の絶縁体層６０が埋め込まれる皿状の構造は、複数の絶縁体層５８が埋め込まれる皿状の構造と同様に、複数の導電体層４０Ｂ、４０Ｄ、及び４０Ｅと同じ工程において形成される。これらのことから、半導体記憶装置１の歩留まりの低下を抑制することができる。
【0142】
また、実施形態に係る半導体記憶装置１によれば、複数の導電体層３９Ｄの各々は、当該導電体層３９Ｄに対応する導電体層３９Ｅの周囲をリング状に囲むように配置される。このような複数の導電体層３９Ｄの配置であれば、複数の導電体層３９Ｄの面積の増加を抑制しつつ、製造方法の図１１に示す工程におけるＣＭＰによるディッシング及びエロ－ジョンを効率的に発生させることができる。また、複数の導電体層４０Ｄ及び４０Ｅについても同様に、複数の導電体層４０Ｄの面積の増加を抑制しつつ、メモリチップ１－２の部分を形成する工程において、ＣＭＰにおけるディッシング及びエロ－ジョンを効率的に発生させることができる。これらの構成によっても、半導体記憶装置１のサイズの増大を抑制することができる。
【0143】
２ 変形例
上述の実施形態は、種々の変形が可能である。以下に、変形例に係る半導体記憶装置について説明する。
上述の実施形態は、種々の変形が可能である。以下に、変形例に係る半導体記憶装置について説明する。
【0144】
２．１ 第１変形例
上述の実施形態では、電極パッドＥＰの各々が、Ｚ方向に見て、当該電極パッドＥＰに対応する１つのダミーパッドＤＰによって囲まれる場合を示したが、これに限られない。半導体記憶装置は、電極パッドＥＰの各々が、Ｚ方向に見て、複数のダミーパッドＤＰによって囲まれるように構成されてもよい。以下の説明では、第１変形例に係る半導体記憶装置１の構成及び製造方法について、実施形態に係る半導体記憶装置の構成及び製造方法と異なる点について主に説明する。
上述の実施形態では、電極パッドＥＰの各々が、Ｚ方向に見て、当該電極パッドＥＰに対応する１つのダミーパッドＤＰによって囲まれる場合を示したが、これに限られない。半導体記憶装置は、電極パッドＥＰの各々が、Ｚ方向に見て、複数のダミーパッドＤＰによって囲まれるように構成されてもよい。以下の説明では、第１変形例に係る半導体記憶装置１の構成及び製造方法について、実施形態に係る半導体記憶装置の構成及び製造方法と異なる点について主に説明する。
【0145】
第１変形例に係る半導体記憶装置１の断面構造について、図１６を用いて説明する。図１６は、第１変形例に係る半導体記憶装置のＸＺ平面における断面構造の一例を示す断面図である。図１６は、図４に示される実施形態に係る半導体記憶装置の断面構造に対応する。
【0146】
回路チップ１－１の構造について説明する。
【0147】
ＸＺ平面において、複数の導電体層３９Ｅの各々は、当該導電体層３９Ｅに対応する２つの導電体層３９Ｄによって挟まれる。図１６では、導電体層３９Ｅ－１をＸ方向に挟む２つの導電体層３９Ｄ－１及び３９Ｄ－２のみが図示される。ＸＺ平面において、複数の導電体層３９Ｅの各々は、当該導電体層３９Ｅに対応する２つの導電体層３９Ｄとそれぞれ、絶縁体層５７の第１部分によって離間する。
【0148】
図１６に示す断面において、複数の導電体層３９Ｅの各々をＸ方向に挟む２つの導電体層３９Ｄの第１面はそれぞれ、例えば当該２つの導電体層３９Ｄに対応する導電体層３９Ｅに隣接する側で、回路チップ１－１の第１面よりも半導体基板７０側に位置する部分を有する。これにより、複数の導電体層３９Ｅの各々の第１面、当該導電体層３９Ｅに対応する２つの導電体層３９Ｄの第１面のうち回路チップ１－１の第１面よりも半導体基板７０側に位置する部分、並びに絶縁体層５７の第１部分の第１面は、回路チップ１－１の第１面よりも半導体基板７０側に凹んだ皿状の構造を形成する。
【0149】
なお、図１６には図示されないが、ＹＺ平面において、複数の導電体層３９Ｅの各々は、例えば当該導電体層３９ＥをＸ方向に挟む２つの導電体層３９Ｄとは異なる、当該導電体層３９Ｅに対応する２つの導電体層３９ＤによってＹ方向に挟まれる。ＹＺ平面において、複数の導電体層３９Ｅの各々は、当該導電体層３９ＥをＹ方向に挟む２つの導電体層３９Ｄとそれぞれ、絶縁体層５７の第１部分によって離間する。また、複数の導電体層３９ＥをＹ方向に挟む２つの導電体層３９Ｄの第１面はそれぞれ、例えば当該２つの導電体層３９Ｄに対応する導電体層３９Ｅに隣接する側で、回路チップ１－１の第１面よりも半導体基板７０側に位置する部分を有する。また、ＹＺ平面において、複数の導電体層３９Ｅの各々の第１面、当該導電体層３９Ｅに対応する２つの導電体層３９Ｄの第１面のうち回路チップ１－１の第１面よりも半導体基板７０側に位置する部分、並びに絶縁体層５７の第１部分の第１面は、ＸＺ平面における構造と同様に、回路チップ１－１の第１面よりも半導体基板７０側に凹んだ皿状の構造を形成する。
【0150】
メモリチップ１－２の構造について説明する。
【0151】
ＸＺ平面において、複数の導電体層４０Ｅの各々は、当該導電体層４０Ｅに対応する２つの導電体層４０Ｄによって挟まれる。図１６では、導電体層４０Ｅ－１をＸ方向に挟む２つの導電体層４０Ｄ－１及び４０Ｄ－２のみが図示される。ＸＺ平面において、複数の導電体層４０Ｅの各々は、当該導電体層４０Ｅと当該導電体層４０Ｅに対応する２つの導電体層４０Ｄとそれぞれ、絶縁体層５９の部分によって離間する。
【0152】
図１６に示す断面において、複数の導電体層４０Ｅの各々をＸ方向に挟む２つの導電体層４０Ｄの第２面はそれぞれ、例えば当該２つの導電体層４０Ｄに対応する導電体層４０Ｅに隣接する側で、メモリチップ１－２の第２面よりも電極パッドＰＤ側に位置する部分を有する。これにより、複数の導電体層４０Ｅの各々の第２面、当該導電体層４０Ｅに対応する２つの導電体層４０Ｄの第２面のうちメモリチップ１－２の第２面よりも電極パッドＰＤ側に位置する部分、並びに絶縁体層５９の部分の第２面は、メモリチップ１－２の第２面よりも電極パッドＰＤ側に凹んだ皿状の構造を形成する。
【0153】
なお、図１６には図示されないが、ＹＺ平面において、複数の導電体層４０Ｅの各々は、例えば当該導電体層４０ＥをＸ方向に挟む２つの導電体層４０Ｄとは異なる、当該導電体層４０Ｅに対応する２つの導電体層４０ＤによってＹ方向に挟まれる。ＹＺ平面において、複数の導電体層４０Ｅの各々は、当該導電体層４０ＥをＹ方向に挟む２つの導電体層４０Ｄとそれぞれ、絶縁体層５９の部分によって離間する。また、複数の導電体層４０ＥをＹ方向に挟む２つの導電体層４０Ｄの第２面はそれぞれ、例えば当該２つの導電体層４０Ｄに対応する導電体層４０Ｅに隣接する側で、メモリチップ１－２の第２面よりも電極パッドＰＤ側に位置する部分を有する。また、ＹＺ平面において、複数の導電体層４０Ｅの各々の第２面、当該導電体層４０Ｅに対応する２つの導電体層４０Ｄの第２面のうちメモリチップ１－２の第２面よりも電極パッドＰＤ側に位置する部分、並びに絶縁体層５９の部分の第２面は、ＸＺ平面における構造と同様に、メモリチップ１－２の第２面よりも電極パッドＰＤ側に凹んだ皿状の構造を形成する。
【0154】
次に、貼合パッドＢＰ、及び貼合パッドＢＰと同層に含まれる容量素子の構造について、図１７を用いて説明する。図１７は、第１変形例に係る半導体記憶装置のＸＹ平面における断面構造の一例を示す、図１６のＺ方向に沿ったＸＶＩＩ－ＸＶＩＩ線と同等の高さにおける半導体記憶装置の断面図である。図１７は、図５に示される実施形態に係る半導体記憶装置全体の断面構造に対応する。
【0155】
図１７では、各領域ＯＲ１、ＯＲ２、及びＯＲ３において、３つの領域ＥＲがＹ方向に並ぶように配置される例が示される。すなわち、各領域ＯＲ１、ＯＲ２、及びＯＲ３において、３つの導電体層３９ＥがＹ方向に並ぶ。しかしながら、複数の領域ＥＲ、及び複数の導電体層３９Ｅの数及び配置は、これに限られない。複数の領域ＥＲ、及び複数の導電体層３９Ｅの数及び配置は、実施形態と同様に任意の数及び配置とすることができる。
【0156】
複数の領域ＥＲの各々には複数の導電体層３９Ｄ及び導電体層３９Ｅが設けられる。図１７に示す例では、複数の領域ＥＲの各々において、８つの導電体層３９Ｄが設けられる。複数の導電体層３９Ｄの各々のサイズは、例えば複数の導電体層３９Ｅの各々のサイズと同等である。
【0157】
複数の領域ＥＲの各々において、８つの導電体層３９Ｄは、当該領域ＥＲに対応する導電体層３９Ｅの周囲を囲むように設けられる。複数の領域ＥＲの各々において、８つの導電体層３９Ｄ、及び導電体層３９Ｅは、例えば格子状に配置される。なお、図示しないが、複数の領域ＥＲの各々において、複数の導電体層３９Ｄの各々は、例えば導電体層３９Ｅに隣接する側で、回路チップ１－１の上面よりも半導体基板７０側に位置する部分を有する。
【0158】
なお、図１７に示す例では、複数の領域ＥＲの各々において、８つの導電体層３９Ｄが設けられる例を示したが、複数の領域ＥＲの各々に設けられる導電体層３９Ｄの数は８つに限られない。複数の導電体層３９Ｄは、複数の領域ＥＲの各々において、当該領域ＥＲに対応する導電体層３９Ｅの周囲を囲むように設けられていればよく、複数の領域ＥＲの各々に設けられる導電体層３９Ｄの数は、２つ以上７つ以下、又は９つ以上とすることができる。
【0159】
また、図１７に示す例では、複数の導電体層３９Ｄ及び３９Ｅの各々が正方形状であり、かつ複数の導電体層３９Ｄの各々のサイズが、複数の導電体層３９Ｅの各々のサイズと同等である場合を示した。このような複数の導電体層３９Ｄ及び３９Ｅのサイズ及び形状であれば、複数の導電体層３９Ｄ及び３９Ｅの配置を単純にすることができる。これにより、複数の導電体層３９Ｄ及び３９Ｅの配置が複雑化して、製造が困難になること、及び工程が複雑になることを抑制することができる。
【0160】
しかしながら、複数の導電体層３９Ｄ及び３９Ｅのサイズ及び形状は、上述のようなサイズ及び形状に限られない。例えば、複数の導電体層３９Ｄの各々のサイズは、複数の導電体層３９Ｅの各々のサイズと異なってもよい。また、複数の導電体層３９Ｄのサイズがそれぞれ異なっていてもよい。また、複数の導電体層３９Ｄ及び導電体層３９Ｅの形状は、正方形状に限られず、Ｘ方向又はＹ方向に長い矩形状であってもよい。
【0161】
複数の領域ＥＲの各々において、絶縁体層５７の第１部分は、当該領域ＥＲに設けられる導電体層３９Ｅ及び複数の導電体層３９Ｄの各々の間と、当該領域ＥＲに設けられる複数の導電体層３９Ｄのうち隣り合う２つの導電体層３９Ｄの間と、に設けられる。これにより、複数の領域ＥＲの各々において、導電体層３９Ｅは、複数の導電体層３９Ｄの各々と離間する。また、複数の領域ＥＲの各々において、複数の導電体層３９Ｄは互いに離間する。
【0162】
また、図示が省略されるが、複数の導電体層４０Ｂ、４０Ｄ、及び４０Ｅ、並びに絶縁体層５９を含む断面構造は、図１７に示される断面構造と実質的に同等である。
【0163】
第１変形例に係る半導体記憶装置１の製造方法について、実施形態に係る半導体記憶装置の製造方法と異なる点について説明する。
【0164】
第１変形例に係る半導体記憶装置１では、複数の領域ＥＲの各々に、複数の導電体層３９Ｄが設けられる。これにより、実施形態の図１１に相当する工程において、マスクＭ１を用いた異方性エッチングによって除去された空間を埋め込むように形成される導電体層３９のうち複数の開口部ＤＯＰ及びＥＯＰに対応する部分、複数の開口部ＥＯＰの各々と当該開口部ＥＯＰを囲む複数の開口部ＤＯＰとの間に設けられる絶縁体層５７の部分、並びに当該複数の開口部ＤＯＰのうち隣り合う２つの開口部ＤＯＰの間に配置された絶縁体層５７の部分において、ディッシング及びエロ－ジョンが発生する。これにより、半導体基板７０側に凹んだ皿状の構造が形成される。第１変形例のダミーパッドＤＰの配置によっても、本工程において、複数の電極パッドＥＰの第１面が、貼合パッドＢＰの第１面よりも十分に半導体基板７０側に位置するように、ディッシング及びエロ－ジョンを発生させることができる。
【0165】
第１変形例によっても、実施形態と同様に、半導体記憶装置１のサイズの増大を抑制することができる。また、第１変形例によっても、実施形態と同様に、容量素子を配置する領域の確保が困難になることがない。また、第１変形例によっても、実施形態と同様に、半導体記憶装置の歩留まりの低下を抑制することができる。
【0166】
２．２ 第２変形例
上述の実施形態及び第１変形例では、複数の導電体層３９Ｅと同層に、ダミーパッドＤＰである複数の導電体層３９Ｄが設けられる例を示したが、これに限られない。半導体記憶装置は、複数の導電体層３９Ｅと同層にダミーパッドＤＰを含まなくてもよい。以下の説明では、第２変形例に係る半導体記憶装置１の構成及び製造方法について、実施形態に係る半導体記憶装置１の構成及び製造方法、並びに第１変形例に係る半導体記憶装置１の構成及び製造方法と異なる点について主に説明する。
上述の実施形態及び第１変形例では、複数の導電体層３９Ｅと同層に、ダミーパッドＤＰである複数の導電体層３９Ｄが設けられる例を示したが、これに限られない。半導体記憶装置は、複数の導電体層３９Ｅと同層にダミーパッドＤＰを含まなくてもよい。以下の説明では、第２変形例に係る半導体記憶装置１の構成及び製造方法について、実施形態に係る半導体記憶装置１の構成及び製造方法、並びに第１変形例に係る半導体記憶装置１の構成及び製造方法と異なる点について主に説明する。
【0167】
第２変形例に係る半導体記憶装置１の断面構造について、図１８及び図１９を用いて説明する。図１８は、第２変形例に係る半導体記憶装置のＸＺ平面における断面構造の一例を示す断面図である。図１９は、第２変形例に係る半導体記憶装置のＸＹ平面における断面構造の一例を示す断面図である。図１８は、図４及び図１６に示される半導体記憶装置の断面構造に対応する。図１９は、図５及び図１７に示される半導体記憶装置の断面構造に対応する。
【0168】
図１８に示すように、回路チップ１－１において、半導体記憶装置１は、複数の導電体層３９Ｄを含まない。
【0169】
絶縁体層５７の第１面は、回路チップ１－１の第１面と面一になるように設けられる。
【0170】
複数の導電体層３９Ｅの各々の第１面、及び絶縁体層５７のうち当該導電体層３９Ｅを囲む部分の側面は、半導体基板７０側に凹む構造を形成する。複数の絶縁体層５８の各々は、当該半導体基板７０側に凹む構造を埋め込むように設けられる。
【0171】
メモリチップ１－２において、半導体記憶装置１は、複数の導電体層４０Ｄを含まない。
【0172】
絶縁体層５９の第２面は、メモリチップ１－２の第２面と面一になるように設けられる。
【0173】
複数の導電体層４０Ｅの第２面、及び絶縁体層５９のうち当該導電体層４０Ｅを囲む部分の側面は、電極パッドＰＤ側に凹む構造を形成する。複数の絶縁体層６０の各々は、当該電極パッドＰＤ側に凹む構造を埋め込むように設けられる。
【0174】
【0175】
次に、第２変形例に係る半導体記憶装置１の製造方法について、図２０～図２５を用いて説明する。図２０は、第２変形例に係る半導体記憶装置の製造方法の一例を説明するための上面図である。図２０は、図１９に対応する領域を形成するためのマスクを示すための図である。図２１～図２５は、第２変形例に係る半導体記憶装置の製造方法の一例を説明するための断面図である。図２１～図２５に示す断面図は、図１８に示される領域に対応する。
【0176】
回路チップ１－１の形成において、実施形態の図７に示す工程と同様に、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、及びＴｒ５、複数の導電体層３６、３７、及び３８、並びに絶縁体層５６及び５７が形成される。
【0177】
次に、図２０に示すように、形成された絶縁体層５７の第１面上に、複数の開口部ＢＯＰ及びＥＯＰを有するマスクＭ１が形成される。複数の開口部ＢＯＰ及びＥＯＰはそれぞれ、複数の貼合パッドＢＰ及び複数の電極パッドＥＰに対応して設けられる。
【0178】
【0179】
【0180】
次に、図２３に示すように、例えばＣＭＰによって、導電体層３９のうち、Ｚ方向において、絶縁体層５７よりも第１端側の部分が除去される。これにより、複数の導電体層３９Ｂ及び３９Ｅが形成される。なお、第２変形例に係る半導体記憶装置１において、実施形態及び第１変形例と異なり、複数の電極パッドＥＰの各々の周囲にはダミーパッドが配置されない。このため、本工程において、ディッシング及びエロ－ジョンは発生しない。
【0181】
そして、複数の導電体層３９Ｂ及び絶縁体層５７の第１面上に、複数の導電体層３９Ｅに対応する開口部を有するマスクＭ２が形成される。それから、図２４に示すように、形成されたマスクＭ２を用いた異方性エッチングによって、複数の導電体層３９Ｅの第１端側の部分が除去される。本工程により、複数の導電体層３９Ｅの第１面が、複数の導電体層３９Ｂの第１面よりも半導体基板７０側に位置することになる。また、複数の導電体層３９Ｅの第１面、及び当該導電体層３９Ｅを囲む絶縁体層５７の第１部分の側面により形成される半導体基板７０側に凹んだ構造が得られる。
【0182】
それから、絶縁体層５７、複数の導電体層３９Ｂ及び３９Ｅの第１面上に、絶縁体が堆積される。次に、例えばＣＭＰによって、当該堆積された絶縁体のうち、Ｚ方向において、絶縁体層５７よりも第１端側の部分が除去される。これにより、図２５に示すように、複数の絶縁体層５８が形成される。
【0183】
以上の工程により、回路チップ１－１が形成される。
【0184】
次に、半導体基板１００の第２面上に導電体層３０、メモリセルアレイ１０のうち導電体層３０Ａを除く部分、複数の導電体層４０Ｂ、４０Ｅ、及び４１、導電体層４２、絶縁体層５５及び５９、並びに複数の絶縁体層６０が形成される。本工程により、メモリチップ１－２の部分が形成される。なお、複数の導電体層４０Ｂ及び４０Ｅ、絶縁体層５９、並びに複数の絶縁体層６０を形成する工程は、図２０～図２５を用いて説明される複数の導電体層３９Ｂ及び３９Ｅ、絶縁体層５７、並びに複数の絶縁体層５８を形成する工程と実質的に同様である。
【0185】
その他の工程は、実施形態に係る半導体記憶装置の製造方法と同様である。
【0186】
第２変形例によっても、実施形態及び第１変形例と同様に、半導体記憶装置１のサイズの増大を抑制することができる。また、第２変形例によっても、実施形態及び第１変形例と同様に、容量素子を配置する領域の確保が困難になることがない。
【0187】
また、第２変形例によれば、複数の導電体層３９Ｅの周囲にダミーパッドを設けなくてもよい。このような構成によっても、半導体記憶装置１のサイズの増大を抑制することができる。
【0188】
２．３ 第３変形例
上述の実施形態、第１変形例、及び第２変形例では、複数の導電体層３９Ｅの各々のサイズと、当該導電体層３９Ｅに対応する導電体層４０Ｅのサイズと、が互いに同等である場合を例に示したが、これに限られない。複数の導電体層３９Ｅの各々のサイズと、当該導電体層３９Ｅに対応する導電体層４０Ｅのサイズと、は異なっていてもよい。以下の説明では、第３変形例に係る半導体記憶装置１の構成について、第２変形例に係る半導体記憶装置の構成と異なる点について主に説明する。なお、第３変形例に係る半導体記憶装置１の製造方法は、第２変形例に係る半導体記憶装置の製造方法と同様とすることができるため、その説明を省略する。
上述の実施形態、第１変形例、及び第２変形例では、複数の導電体層３９Ｅの各々のサイズと、当該導電体層３９Ｅに対応する導電体層４０Ｅのサイズと、が互いに同等である場合を例に示したが、これに限られない。複数の導電体層３９Ｅの各々のサイズと、当該導電体層３９Ｅに対応する導電体層４０Ｅのサイズと、は異なっていてもよい。以下の説明では、第３変形例に係る半導体記憶装置１の構成について、第２変形例に係る半導体記憶装置の構成と異なる点について主に説明する。なお、第３変形例に係る半導体記憶装置１の製造方法は、第２変形例に係る半導体記憶装置の製造方法と同様とすることができるため、その説明を省略する。
【0189】
第３変形例に係る半導体記憶装置１の構成について、図２６を用いて説明する。図２６は、第３変形例に係る半導体記憶装置のＸＺ平面における断面構造の一例を示す断面図である。図２６は、図４、図１６、及び図１８に示される半導体記憶装置の断面構造に対応する。
【0190】
第３変形例において、上方から見て、複数の導電体層３９Ｅの各々と、当該導電体層３９Ｅに対応する導電体層４０Ｅとは、サイズが異なる。例えば、複数の導電体層３９Ｅの各々のサイズは、当該導電体層３９Ｅに対応する導電体層４０Ｅのサイズより大きい。これにより、図２６に示されるように、Ｘ方向に沿った導電体層３９Ｅ－１の長さは、Ｘ方向に沿った導電体層４０Ｅ－１の長さより長い。なお、図２６に示す例では、一例として、導電体層３９Ｅ－１のサイズが導電体層４０Ｅ－１のサイズより大きい場合を示したが、これに限られない。半導体記憶装置１は、複数の導電体層３９Ｅの各々のサイズと、当該導電体層３９Ｅに対応する導電体層４０Ｅのサイズとが異なるものであればよい。例えば、複数の導電体層３９Ｅの各々のサイズは、当該導電体層３９Ｅに対応する導電体層４０Ｅのサイズより小さくてもよい。
【0191】
複数の絶縁体層５８の各々のサイズは、上方から見て、例えば当該絶縁体層５８に対応する導電体層３９のサイズと同等である。複数の絶縁体層６０の各々のサイズは、例えば当該絶縁体層６０に対応する導電体層４０のサイズと同等である。これにより、複数の導電体層３９Ｅの各々のサイズが当該導電体層３９Ｅに対応する導電体層４０Ｅのサイズより大きい場合、当該導電体層３９Ｅに対応する絶縁体層５８のサイズは、例えば当該導電体層４０Ｅに対応する絶縁体層６０のサイズより大きい。また、複数の導電体層３９Ｅの各々のサイズが当該導電体層３９Ｅに対応する導電体層４０Ｅのサイズより小さい場合、当該導電体層３９Ｅに対応する絶縁体層５８のサイズは、例えば当該導電体層４０Ｅに対応する絶縁体層６０のサイズより小さい。
【0192】
第３変形例によっても、第２変形例と同等の効果が奏される。
【0193】
また、第３変形例によれば、複数の導電体層３９Ｅの各々のサイズと、当該導電体層３９Ｅに対応する導電体層４０Ｅのサイズと、は異なる。これにより、製造方法の貼合処理における、回路チップ１－１及びメモリチップ１－２の位置ずれによる容量素子の容量の変化を抑制することができる。
【0194】
なお、第３変形例は、別の変形例と組み合わせられることも可能である。すなわち、例えば、実施形態及び第１変形例において、複数の導電体層３９Ｅのサイズと、当該導電体層３９Ｅに対応する導電体層４０Ｅのサイズと、が異なるように設けられてもよい。この場合、半導体記憶装置の製造方法は、実施形態及び第１変形例に係る半導体記憶装置の製造方法と同様とすることができる。また、この場合、実施形態及び第１変形例と同等の効果が奏される。
【0195】
２．４ 第４変形例
上述の実施形態、第１変形例、第２変形例、及び第３変形例では、複数の絶縁体層５８及び６０がいずれも設けられる場合を例に示したが、これに限られない。半導体記憶装置は、複数の絶縁体層５８、又は複数の絶縁体層６０のいずれか一方を含むものであってもよい。以下の説明では、第４変形例に係る半導体記憶装置１の構成及び製造方法について、第２変形例に係る半導体記憶装置の構成及び製造方法と異なる点について主に説明する。
上述の実施形態、第１変形例、第２変形例、及び第３変形例では、複数の絶縁体層５８及び６０がいずれも設けられる場合を例に示したが、これに限られない。半導体記憶装置は、複数の絶縁体層５８、又は複数の絶縁体層６０のいずれか一方を含むものであってもよい。以下の説明では、第４変形例に係る半導体記憶装置１の構成及び製造方法について、第２変形例に係る半導体記憶装置の構成及び製造方法と異なる点について主に説明する。
【0196】
第４変形例に係る半導体記憶装置１の構成について、図２７を用いて説明する。図２７は、第４変形例に係る半導体記憶装置のＸＺ平面における断面構造の一例を示す断面図である。図２７は、図４、図１６、図１８、及び図２６に示される半導体記憶装置の断面構造に対応する。
【0197】
図２７に示す例において、メモリチップ１－２に含まれる複数の導電体層４０Ｅの第２面は、複数の導電体層４０Ｂの第２面と同等の高さに位置する。これにより、複数の導電体層４０Ｅの第２面は、メモリチップ１－２の第２面と面一になる。すなわち、半導体記憶装置１は、複数の絶縁体層６０を含まない。複数の導電体層４０Ｅの第２面は、当該導電体層４０Ｅに対応する絶縁体層５８の第１面に接する。
【0198】
以上のような構成において、複数の導電体層３９Ｅの各々、当該導電体層３９Ｅに対応する導電体層４０Ｅ、並びに当該導電体層３９Ｅ及び４０Ｅに挟まれる絶縁体層５８は、容量素子を形成する。
【0199】
なお、図２７に示す例では、半導体記憶装置１が複数の絶縁体層５８を含む場合について説明したが、これに限られない。半導体記憶装置１は、例えば図２８に示すように、複数の絶縁体層６０を含んでいてもよい。図２８は、第４変形例に係る半導体記憶装置のＸＺ平面における断面構造の一例を示す断面図である。図２８に示す例では、複数の絶縁体層６０のうち、導電体層３９Ｅ－１及び４０Ｅ－１に対応する絶縁体層６０－１のみが示される。この場合、回路チップ１－１において、複数の導電体層３９Ｅの第１面は、複数の導電体層３９Ｂの第１面と同等の高さに位置する。これにより、複数の導電体層３９Ｅの第１面は、回路チップ１－１の第１面と面一になる。すなわち、半導体記憶装置１は、複数の絶縁体層５８を含まない。複数の導電体層３９Ｅの第１面は、当該導電体層３９Ｅに対応する絶縁体層６０の第２面に接する。
【0200】
この場合、複数の導電体層３９Ｅの各々、当該導電体層３９Ｅに対応する導電体層４０Ｅ、並びに当該導電体層３９Ｅ及び４０Ｅに挟まれる絶縁体層６０は、容量素子を形成する。
【0201】
次に、第４変形例に係る半導体記憶装置１の製造方法について説明する。
【0202】
半導体記憶装置１が複数の絶縁体層６０を含まない場合、回路チップ１－１の製造方法は、第２変形例及び第３変形例に係る半導体記憶装置の製造方法と同等である。
【0203】
また、この場合、メモリチップ１－２の部分の製造方法は、第２変形例及び第３変形例のように、複数の絶縁体層６０を形成する工程が実行されないことを除き、第２変形例及び第３変形例に係る半導体記憶装置のメモリチップの部分の製造方法と同様である。
【0204】
半導体記憶装置１が複数の絶縁体層５８を含まない場合、回路チップ１－１の製造方法は、第２変形例及び第３変形例のように、複数の絶縁体層５８を形成する工程が実行されないことを除き、第２変形例及び第３変形例に係る半導体記憶装置の回路チップの部分の製造方法と同様である。
【0205】
また、この場合、メモリチップ１－２の製造方法は、第２変形例及び第３変形例に係る半導体記憶装置の製造方法と同等である。
【0206】
第４変形例によっても、第２変形例と同等の効果が奏される。
【0207】
また、第４変形例によれば、容量素子に含まれる絶縁体は回路チップ１－１及びメモリチップ１－２のうちいずれかのチップのみに形成される。これにより、半導体記憶装置１の歩留まりの低下を抑制することができる。
【0208】
また、第４変形例は、別の変形例と組み合わせられることも可能である。すなわち、例えば、実施形態、第１変形例、及び第３変形例において、半導体記憶装置が複数の絶縁体層５８及び６０のうちいずれか一方を含まないものとすることができる。実施形態及び第１変形例と組み合わせる場合、例えば回路チップ１－１及びメモリチップ１－２のうち容量素子の絶縁体として機能する複数の絶縁体層を含まないチップには、例えばダミーパッドＤＰに相当する複数の導電体層が設けられない。この場合、実施形態及び第１変形例と同等の効果が奏される。
【0209】
３ その他
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0210】
１…半導体記憶装置、２…メモリコントローラ、３…メモリシステム、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、７０、１００…半導体基板、３０～４４…導電体層、５０～６１…絶縁体層、Ｍ１、Ｍ２…マスク、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＮＳ…ＮＡＮＤストリング、ＭＴ…メモリセルトランジスタ、ＳＴ１、ＳＴ２…選択トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＳ、ＳＧＤ…選択ゲート線、ＳＨＥ…部材。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
