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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024008044
(43)【公開日】2024-01-19
(54)【発明の名称】電流ドライバ
(51)【国際特許分類】
H03K 17/10 20060101AFI20240112BHJP
H03K 17/687 20060101ALI20240112BHJP
【ＦＩ】
H03K17/10
H03K17/687 A
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2022109551
(22)【出願日】2022-07-07
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】北原 崇博
(72)【発明者】
【氏名】齊藤 弘治
【テーマコード（参考）】
5J055
【Ｆターム（参考）】
5J055AX07
5J055AX14
5J055BX16
5J055CX07
5J055DX13
5J055EY01
5J055EY12
5J055EY21
5J055EZ03
5J055EZ04
(57)【要約】
【課題】低耐圧トランジスタにて電流ドライバ用の回路を形成する。
【解決手段】駆動電圧（ＶＤＲＶ）が加わる端子と出力端子（ＯＵＴ）との間に設けられる負荷（２）に対し、駆動電流を供給する電流ドライバであって、出力端子及びグランド間において互いに直列接続された第１トランジスタ（Ｍ１）及び第２トランジスタ（Ｍ２）と、各トランジスタの状態を制御する制御回路と、を備える。第１トランジスタが第２トランジスタよりも低電位側に配置される。各トランジスタがオンとされることで駆動電流が各トランジスタを通じて負荷に供給される。出力端子に加わる出力端子電圧（ＶＯＵＴ）を複数の抵抗（Ｒ１～Ｒ４）を用いて分圧することで得た第１電圧（Ｖ１）及び第２電圧（Ｖ２）により、第１トランジスタ及び第２トランジスタ間の接続ノード、並びに、第２トランジスタの制御電極をバイアスする。
【選択図】図３
【解決手段】駆動電圧（ＶＤＲＶ）が加わる端子と出力端子（ＯＵＴ）との間に設けられる負荷（２）に対し、駆動電流を供給する電流ドライバであって、出力端子及びグランド間において互いに直列接続された第１トランジスタ（Ｍ１）及び第２トランジスタ（Ｍ２）と、各トランジスタの状態を制御する制御回路と、を備える。第１トランジスタが第２トランジスタよりも低電位側に配置される。各トランジスタがオンとされることで駆動電流が各トランジスタを通じて負荷に供給される。出力端子に加わる出力端子電圧（ＶＯＵＴ）を複数の抵抗（Ｒ１～Ｒ４）を用いて分圧することで得た第１電圧（Ｖ１）及び第２電圧（Ｖ２）により、第１トランジスタ及び第２トランジスタ間の接続ノード、並びに、第２トランジスタの制御電極をバイアスする。
【選択図】図３
【特許請求の範囲】
【請求項1】
駆動電圧が加わる端子と出力端子との間に設けられる負荷に対し、駆動電流を供給するよう構成される電流ドライバであって、
前記出力端子とグランドとの間において互いに直列接続された第１トランジスタ及び第２トランジスタと、
前記第１トランジスタ及び前記第２トランジスタの状態を制御するよう構成された制御回路と、を備え、
前記第１トランジスタが前記第２トランジスタよりも低電位側に配置され、前記第１トランジスタ及び前記第２トランジスタがオンとされることで前記駆動電流が前記第１トランジスタ及び前記第２トランジスタを通じて前記負荷に供給され、
前記出力端子に加わる出力端子電圧を複数の抵抗を用いて分圧することで得た第１電圧及び第２電圧により、前記第１トランジスタ及び前記第２トランジスタ間の接続ノード、並びに、前記第２トランジスタの制御電極をバイアスする
、電流ドライバ。
前記出力端子とグランドとの間において互いに直列接続された第１トランジスタ及び第２トランジスタと、
前記第１トランジスタ及び前記第２トランジスタの状態を制御するよう構成された制御回路と、を備え、
前記第１トランジスタが前記第２トランジスタよりも低電位側に配置され、前記第１トランジスタ及び前記第２トランジスタがオンとされることで前記駆動電流が前記第１トランジスタ及び前記第２トランジスタを通じて前記負荷に供給され、
前記出力端子に加わる出力端子電圧を複数の抵抗を用いて分圧することで得た第１電圧及び第２電圧により、前記第１トランジスタ及び前記第２トランジスタ間の接続ノード、並びに、前記第２トランジスタの制御電極をバイアスする
、電流ドライバ。
【請求項2】
前記第１トランジスタは、前記第１トランジスタ及び前記第２トランジスタ間の接続ノードに相当する第１ノードとグランドとの間に設けられ、
前記第２トランジスタは、前記出力端子に接続された第１電極、前記第１ノードに接続された第２電極、及び、第２ノードに接続された制御電極を有し、
前記出力端子電圧を前記複数の抵抗を用いて分圧することで、前記第１ノード及び前記第２ノードに、前記第１電圧及び前記第２電圧を発生させる
、請求項１に記載の電流ドライバ。
前記第２トランジスタは、前記出力端子に接続された第１電極、前記第１ノードに接続された第２電極、及び、第２ノードに接続された制御電極を有し、
前記出力端子電圧を前記複数の抵抗を用いて分圧することで、前記第１ノード及び前記第２ノードに、前記第１電圧及び前記第２電圧を発生させる
、請求項１に記載の電流ドライバ。
【請求項3】
第３ノードと所定電圧が加わるべき第４ノードとの間に設けられた第３トランジスタを更に備え、
前記複数の抵抗は、
前記第２トランジスタの前記第１電極及び前記第２電極間を接続する第１抵抗と、
前記第２トランジスタの前記第２電極及び前記制御電極間を接続する第２抵抗と、
前記第２ノード及び前記第３ノード間を接続する第３抵抗と、
前記第３ノード及び前記グランド間を接続する第４抵抗と、を有する
、請求項２に記載の電流ドライバ。
前記複数の抵抗は、
前記第２トランジスタの前記第１電極及び前記第２電極間を接続する第１抵抗と、
前記第２トランジスタの前記第２電極及び前記制御電極間を接続する第２抵抗と、
前記第２ノード及び前記第３ノード間を接続する第３抵抗と、
前記第３ノード及び前記グランド間を接続する第４抵抗と、を有する
、請求項２に記載の電流ドライバ。
【請求項4】
前記制御回路は、前記第１トランジスタ及び前記第３トランジスタをオンとすることで前記第２抵抗に生じた電圧降下により前記第２トランジスタをオンさせ、これによって前記出力端子を前記第２トランジスタを介して前記第１トランジスタに導通させる
、請求項３に記載の電流ドライバ。
、請求項３に記載の電流ドライバ。
【請求項5】
前記電流ドライバを含む装置に対して電源電圧が供給されているとき、前記第４ノードに前記所定電圧が加わり、前記制御回路は、前記第１トランジスタ及び前記第２トランジスタの状態を第１状態、第２状態及び第３状態の何れかに制御し、
前記第１状態では、前記第１トランジスタがオフ且つ前記第３トランジスタがオンとされ、
前記第２状態では、前記第１トランジスタ及び前記第３トランジスタが共にオンとされ、
前記第３状態では、前記第１トランジスタ及び前記第３トランジスタが共にオフとされ、
前記駆動電圧は前記第１トランジスタ～前記第３トランジスタの耐圧よりも高く、
前記第１状態～前記第３状態の何れにおいても、前記複数の抵抗により、前記第１トランジスタ～前記第３トランジスタの夫々における電極間電圧は前記耐圧以下とされる
、請求項３に記載の電流ドライバ。
前記第１状態では、前記第１トランジスタがオフ且つ前記第３トランジスタがオンとされ、
前記第２状態では、前記第１トランジスタ及び前記第３トランジスタが共にオンとされ、
前記第３状態では、前記第１トランジスタ及び前記第３トランジスタが共にオフとされ、
前記駆動電圧は前記第１トランジスタ～前記第３トランジスタの耐圧よりも高く、
前記第１状態～前記第３状態の何れにおいても、前記複数の抵抗により、前記第１トランジスタ～前記第３トランジスタの夫々における電極間電圧は前記耐圧以下とされる
、請求項３に記載の電流ドライバ。
【請求項6】
前記装置に対する前記電源電圧の供給が途絶えることで前記第４ノード、前記第１トランジスタの制御電極及び前記第３トランジスタの制御電極にグランドの電位が加わる第４状態において、前記出力端子に前記駆動電圧が加わるとき、前記複数の抵抗により、前記第１トランジスタ～前記第３トランジスタの夫々における電極間電圧は前記耐圧以下とされる
、請求項５に記載の電流ドライバ。
、請求項５に記載の電流ドライバ。
【請求項7】
前記出力端子とグランドとの間において互いに直列接続された第１静電保護素子及び第２静電保護素子を更に備え、
前記第１静電保護素子が前記第２静電保護素子よりも低電位側に配置され、
前記第１電圧により、又は、前記出力端子電圧を他の複数の抵抗を用いて分圧することで得た電圧により、前記第１静電保護素子及び前記第２静電保護素子間の接続ノードをバイアスする
、請求項１～６の何れかに記載の電流ドライバ。
前記第１静電保護素子が前記第２静電保護素子よりも低電位側に配置され、
前記第１電圧により、又は、前記出力端子電圧を他の複数の抵抗を用いて分圧することで得た電圧により、前記第１静電保護素子及び前記第２静電保護素子間の接続ノードをバイアスする
、請求項１～６の何れかに記載の電流ドライバ。
【請求項8】
各静電保護素子は、グランドから前記出力端子に向かう向きに順方向を有するダイオードである、又は、グランドから前記出力端子に向かう向きに順方向を有する寄生ダイオードを含むＭＯＳＦＥＴである
、請求項７に記載の電流ドライバ。
、請求項７に記載の電流ドライバ。
【請求項9】
前記負荷は発光素子である
、請求項１～６の何れかに記載の電流ドライバ。
、請求項１～６の何れかに記載の電流ドライバ。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、電流ドライバに関する。
【背景技術】
【0002】
駆動電圧に基づく駆動電流を負荷に供給する回路として、電流ドライバがある。電流ドライバは負荷に接続され、必要なタイミングにおいて駆動電流を負荷に供給する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００７－１２７９１２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
この種の電流ドライバをトランジスタを用いて構成することができる。この際、電流ドライバ内のトランジスタに駆動電圧が加わり得ることを考慮して、駆動電圧以上の耐圧を持つトランジスタを用いることが一般的である。但し、駆動電圧未満の耐圧のトランジスタにて様々な回路が構成された装置において、駆動電圧以上の耐圧を持つトランジスタを別途に形成することは、コストアップに繋がる。また、トランジスタにおける耐圧の増大はトランジスタのサイズ増大を招く。
【0005】
本開示は、低耐圧トランジスタ（具体的には例えば負荷の駆動電圧よりも低い耐圧のトランジスタ）にて負荷の電流駆動を実現する電流ドライバを提供することを目的とする。
【課題を解決するための手段】
【0006】
本開示に係る電流ドライバは、駆動電圧が加わる端子と出力端子との間に設けられる負荷に対し、駆動電流を供給するよう構成される電流ドライバであって、前記出力端子とグランドとの間において互いに直列接続された第１トランジスタ及び第２トランジスタと、前記第１トランジスタ及び前記第２トランジスタの状態を制御するよう構成された制御回路と、を備え、前記第１トランジスタが前記第２トランジスタよりも低電位側に配置され、前記第１トランジスタ及び前記第２トランジスタがオンとされることで前記駆動電流が前記第１トランジスタ及び前記第２トランジスタを通じて前記負荷に供給され、前記出力端子に加わる出力端子電圧を複数の抵抗を用いて分圧することで得た第１電圧及び第２電圧により、前記第１トランジスタ及び前記第２トランジスタ間の接続ノード、並びに、前記第２トランジスタの制御電極をバイアスするである。
【発明の効果】
【0007】
本開示によれば、低耐圧トランジスタ（具体的には例えば負荷の駆動電圧よりも低い耐圧のトランジスタ）にて負荷の電流駆動を実現する電流ドライバを提供することが可能となる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。
【0010】
まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体を用いて形成されて良い。０Ｖの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧はグランドから見た電位を表す。
【0011】
ＭＯＳＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。また、特に記述なき限り、任意のＭＯＳＦＥＴにおいて、バックゲートはソースに短絡されていると考えて良い。
【0012】
ＭＯＳＦＥＴの電気的特性にはゲート閾電圧が含まれる。Ｎチャネル型且つエンハンスメント型のＭＯＳＦＥＴである任意のトランジスタについて、当該トランジスタのゲート電位が当該トランジスタのソース電位よりも高く、且つ、当該トランジスタのゲート－ソース間電圧（ソース電位から見たゲート電位）の大きさが当該トランジスタのゲート閾電圧以上であるとき、当該トランジスタはオン状態となり、そうでないとき、当該トランジスタはオフ状態となる。Ｐチャネル型且つエンハンスメント型のＭＯＳＦＥＴである任意のトランジスタについて、当該トランジスタのゲート電位が当該トランジスタのソース電位よりも低く、且つ、当該トランジスタのゲート－ソース間電圧（ソース電位から見たゲート電位）の大きさが当該トランジスタのゲート閾電圧以上であるとき、当該トランジスタはオン状態となり、そうでないとき、当該トランジスタはオフ状態となる。任意のＦＥＴについて、ゲート閾電圧とは、所定の周辺温度環境下において、当該ＦＥＴのドレイン及びソース間に所定電圧を印加している際に所定の大きさのドレイン電流を流すために必要なゲート－ソース間電圧として定義される。
【0013】
以下、任意のトランジスタについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。任意の回路素子、配線、ノードなど、回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指すと解して良い。
【0014】
図１に本開示の実施形態に係るセンサシステムＳＹＳの全体構成図を示す。センサシステムＳＹＳは、半導体装置１と、負荷２と、ＭＰＵ（Micro Processing Unit）３、を備える。
【0015】
半導体装置１は、半導体基板上に形成された半導体集積回路を有する半導体チップと、半導体チップを収容する筐体（パッケージ）と、筐体から半導体装置１の外部に対して露出する複数の外部端子と、を備えた電子部品である。半導体チップを樹脂にて構成された筐体（パッケージ）内に封入することで半導体装置１が形成される。上記複数の外部端子の一部として図１には電源端子ＰＷ、グランド端子ＧＮＤ、出力端子ＯＵＴ、通信端子ＳＣＬ及びＳＤＡが示されるが、この他の外部端子も半導体装置１に設けられていて良い。
【0016】
負荷２は駆動電流ＩＤＲＶの供給を受けて発光する発光素子である。故に、以下では、負荷２を主として発光素子２と称する。発光素子２として、ＬＥＤ（発光ダイオード）又は半導体レーザを用いることができる。半導体レーザは、例えば、垂直共振器型面発光レーザ（Vertical Cavity Surface Emitting Laser）であって良い。発光素子２は第１端及び第２端を有し、発光素子２の第１端は駆動電圧ＶＤＲＶが加わる端子ＴＶＤＲＶに接続される。発光素子２の第２端は出力端子ＯＵＴに接続される。発光素子２の第１端から第２端へ駆動電流ＩＤＲＶが流れることで発光素子２が発光する。例えば発光素子２がＬＥＤであれば、ＬＥＤのアノードが端子ＴＶＤＲＶに接続され、ＬＥＤのカソードが出力端子ＯＵＴに接続される。発光素子２から出射される光の波長は任意である。発光素子２から出射される光は、可視光であっても良いし、赤外線であっても良い。
【0017】
半導体装置１と発光素子２とで近接センサが形成される。但し、ＭＰＵ３も近接センサの構成要素に含まれると解しても良い。半導体装置１は、駆動回路１０、受光回路２０及び制御回路３０を備える。駆動回路１０は出力端子ＯＵＴに接続され、制御回路３０の制御の下、必要なタイミングにて発光素子２に駆動電流ＩＤＲＶを供給する。発光素子２から出射された光が対象物ＯＢＪにて反射する。対象物ＯＢＪからの反射光が受光回路２０にて受光され、受光結果を示す信号（以下、受光結果信号と称する）が受光回路２０から制御回路３０に出力される。
【0018】
受光回路２０は、受光素子２１、ＩＶ変換回路２２及びＡＤＣ２３を備える。受光素子２１は対象物ＯＢＪからの反射光を受け、当該反射光の受光強度に応じた電流を発生させる。フォトダイオード又はフォトトランジスタにて受光素子２１を形成できる。ＩＶ変換回路２２は、受光素子２１にて発生された電流を電圧に変換し、変換により得られた電圧を出力する。ＩＶ変換回路２２の出力電圧は、受光素子２１での受光強度が増大するにつれて高くなる。ＩＶ変換回路２２の出力電圧はアナログ電圧である。ＡＤＣ２３は、アナログ／デジタル変換回路であって、ＩＶ変換回路２２の出力電圧をデジタル信号に変換するＡＤ変換処理を実行する。ＡＤ変換処理により得られたデジタル信号が受光結果信号として、受光回路２０から制御回路３０に出力される。尚、受光結果信号が得られる限り、受光回路２０の構成は様々に変形され得る。
【0019】
制御回路３０は通信端子ＳＣＬ及びＳＤＡを通じてＭＰＵ３に接続され、通信端子ＳＣＬ及びＳＤＡを通じてＭＰＵ３と双方向通信を行う。制御回路３０はＭＰＵ３と双方向通信を実現するためのインターフェース回路を含む。ここでは、Ｉ２Ｃの規格に従う２線式シリアル通信にて制御回路３０及びＭＰＵ３間の双方交通信が実現されることを例示している。但し、制御回路３０及びＭＰＵ３間の双方向通信が実現できる限り、制御回路３０及びＭＰＵ３間の接続方法及び通信方式は任意である。ＭＰＵ３から受信したコマンドに基づき制御回路３０は駆動回路１０の状態を制御することができる。駆動回路１０の状態の制御は、駆動電流ＩＤＲＶの大きさの制御、及び、発光素子２に対する駆動電流ＩＤＲＶの供給有無の制御などを含む。また、制御回路３０は、受光回路２０からの受光結果信号そのもの又は受光結果信号に基づく信号をＭＰＵ３に送信することができる。
【0020】
電源端子ＰＷには基本的に電源電圧ＶＤＤが供給される。電源端子ＰＷに対する電源電圧ＶＤＤの供給が途絶えることもあるが、以下では、特に記述無き限り、電源端子ＰＷに対して電源電圧ＶＤＤが供給されているものとする。半導体装置１内の各回路は電源電圧ＶＤＤに基づいて駆動する。グランド端子ＧＮＤはグランドに接続される。電源電圧ＶＤＤ及び駆動電圧ＶＤＲＶは正の直流電圧である。但し、駆動電圧ＶＤＲＶは電源電圧ＶＤＤよりも高い。
【0021】
消費電力の削減等を目的とし、超音波センサ用の半導体装置１の電源電圧ＶＤＤは比較的低く設定されることを多い。これに対し、発光素子２の特性を考慮して発光素子２の駆動電圧ＶＤＲＶは電源電圧ＶＤＤよりも高く設定されることが多い。例えば、電源電圧ＶＤＤは１．７Ｖ以上且つ３．６Ｖ以下の電圧に設定され、駆動電圧ＶＤＲＶは３．８Ｖ以上且つ４．５Ｖ以下の電圧に設定される。
【0022】
電源電圧ＶＤＤの大きさに基づき、半導体装置１内の各ＭＯＳＦＥＴの耐圧を設定することができる。本実施形態では、以下、説明の具体化のため、３Ｖ耐圧のＭＯＳＦＥＴを用いて半導体装置１が形成されるものとする。
【0023】
図２に参考構成に係る駆動回路１０ｒｅｆを示す。駆動回路１０ｒｅｆは、カレントミラー回路の出力側素子として機能するトランジスタ９０１と、出力端子ＯＵＴとトランジスタ９０１との間を導通又は非導通とするスイッチ用のトランジスタ９０２と、静電保護用のトランジスタ９０３と、を備える。トランジスタ９０１～９０３はＮチャネル型のＭＯＳＦＥＴである。トランジスタ９０２をトランジスタ９０１の高電位側に配置した状態で、出力端子ＯＵＴとグランドとの間にトランジスタ９０１及び９０２が直接接続される。トランジスタ９０２をオンとすることで、上記カレントミラー回路にて設定された電流が発光素子２並びにトランジスタ９０１及び９０２を通じて流れる。
【0024】
図２の駆動回路１０ｒｅｆにおいて、駆動電圧ＶＤＲＶが３．８Ｖ以上且つ４．５Ｖ以下であると、トランジスタ９０１～９０３の夫々における電極間に３Ｖを超える電圧が、常時加わる又は加わるタイミングがある。このため、駆動回路１０ｒｅｆでは各トランジスタ（９０１～９０３）として５Ｖ耐圧のＭＯＳＦＥＴが用いられる。従って仮に、駆動回路１０ｒｅｆを半導体装置１の駆動回路１０として用いたならば、３Ｖ耐圧のＭＯＳＦＥＴと５Ｖ耐圧のＭＯＳＦＥＴの双方を半導体基板に形成する必要がある。これは半導体装置１を作成するときのマスクの種類を増大させ、コストアップに繋がる。またトランジスタにおける耐圧の増大はトランジスタのサイズ増大を招く。
【0025】
本実施形態では、以下に示す構成を採用することで、５Ｖ耐圧のＭＯＳＦＥＴを要することなく３Ｖ耐圧のＭＯＳＦＥＴにて駆動回路１０を形成できる。結果、半導体装置１の全体を５Ｖ耐圧のＭＯＳＦＥＴを要することなく３Ｖ耐圧のＭＯＳＦＥＴにて形成することができる。
【0026】
尚、３Ｖ耐圧のＭＯＳＦＥＴとは電極間耐圧が３ＶのＭＯＳＦＥＴを指し、５Ｖ耐圧のＭＯＳＦＥＴとは電極間耐圧が５ＶのＭＯＳＦＥＴを指す。電極間耐圧として６種類の耐圧がある。６種類の耐圧は、ゲート－ソース間耐圧と、ゲート－ドレイン間耐圧と、ドレイン－ソース間耐圧と、ドレイン－バックゲート間耐圧と、ソース－バックゲート間耐圧と、ゲート－バックゲート間耐圧である。３Ｖ耐圧のＭＯＳＦＥＴでは、６種類の電極間電圧の大きさを、全て３Ｖ以下で使用する必要がある。６種類の電極間電圧は、ゲート－ソース間電圧、ゲート－ドレイン間電圧、ドレイン－ソース間電圧、ドレイン－バックゲート間電圧、ソース－バックゲート間電圧、及び、ゲート－バックゲート間電圧である。５Ｖ耐圧のＭＯＳＦＥＴでも同様である。
【0027】
以下、複数の実施例の中で、センサシステムＳＹＳ（特に駆動回路１０）に関わる具体的な構成例、動作例、応用技術、変形技術等を説明する。本実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の各実施例に適用される。各実施例において、上述の事項と矛盾する事項がある場合には、各実施例での記載が優先されて良い。また矛盾無き限り、以下に示す複数の実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
【0028】
＜＜第１実施例＞＞
第１実施例を説明する。図３に第１実施例に係る駆動回路１０ａを示す。駆動回路１０ａを図１の駆動回路１０として用いることができる。駆動回路１０ａは、トランジスタＭ１～Ｍ３と、抵抗Ｒ１～Ｒ６と、ダイオードＤ１及びＤ２を備える。トランジスタＭ１及びＭ２はＮチャネル型のＭＯＳＦＥＴであり、トランジスタＭ３はＰチャネル型のＭＯＳＦＥＴである。第１実施例において駆動電圧ＶＤＲＶは３．８Ｖ以上且つ４．５Ｖ以下の電圧であるとする。トランジスタＭ１～Ｍ３は全て３Ｖ耐圧のＭＯＳＦＥＴである。尚、以下では、出力端子ＯＵＴに加わる電圧を出力端子電圧ＶＯＵＴと称する。制御回路３０は、トランジスタＭ１～Ｍ３のゲート電位を直接的に又は間接的に制御することで、トランジスタＭ１～Ｍ３のオン、オフを制御する。
第１実施例を説明する。図３に第１実施例に係る駆動回路１０ａを示す。駆動回路１０ａを図１の駆動回路１０として用いることができる。駆動回路１０ａは、トランジスタＭ１～Ｍ３と、抵抗Ｒ１～Ｒ６と、ダイオードＤ１及びＤ２を備える。トランジスタＭ１及びＭ２はＮチャネル型のＭＯＳＦＥＴであり、トランジスタＭ３はＰチャネル型のＭＯＳＦＥＴである。第１実施例において駆動電圧ＶＤＲＶは３．８Ｖ以上且つ４．５Ｖ以下の電圧であるとする。トランジスタＭ１～Ｍ３は全て３Ｖ耐圧のＭＯＳＦＥＴである。尚、以下では、出力端子ＯＵＴに加わる電圧を出力端子電圧ＶＯＵＴと称する。制御回路３０は、トランジスタＭ１～Ｍ３のゲート電位を直接的に又は間接的に制御することで、トランジスタＭ１～Ｍ３のオン、オフを制御する。
【0029】
出力端子ＯＵＴはトランジスタＭ２のドレイン及び抵抗Ｒ１の第１端に接続される。トランジスタＭ２のソース及び抵抗Ｒ１の第２端はノードＮＤ１に接続される。トランジスタＭ１のドレイン及び抵抗Ｒ２の第１端はノードＮＤ１に接続される。トランジスタＭ１のソースはグランドに接続される。トランジスタＭ２のゲート及び抵抗Ｒ２の第２端はノードＮＤ２に接続される。抵抗Ｒ３の第１端はノードＮＤ２に接続され、抵抗Ｒ３の第２端はノードＮＤ３に接続される。トランジスタＭ３のドレイン及び抵抗Ｒ４の第１端はノードＮＤ３に接続される。抵抗Ｒ４の第２端はグランドに接続される。トランジスタＭ３のソースはノードＮＤ４に接続される。尚、ノードＮＤ１、ＮＤ２、ＮＤ３における電圧を、以下、夫々、電圧Ｖ１、Ｖ２、Ｖ３と称する。
【0030】
ダイオードＤ１のアノードはグランドに接続される。ダイオードＤ１のカソードはダイオードＤ２のアノードに接続され、ダイオードＤ２のカソードは出力端子ＯＵＴに接続される。抵抗Ｒ６の第１端は出力端子ＯＵＴに接続される。抵抗Ｒ６の第２端及び抵抗Ｒ５の第１端は、ダイオードＤ１のカソード及びダイオードＤ２のアノードに接続される。抵抗Ｒ５の第２端はグランドに接続される。ノードＮＤ４には所定の内部電圧ＶＲＥＧが加わる。内部電圧ＶＲＥＧは電源電圧ＶＤＤに基づき半導体装置１の内部にて生成される正の直流電圧である。内部電圧ＶＲＥＧは駆動電圧ＶＤＲＶよりも低く、且つ、トランジスタＭ１～Ｍ３の耐圧（３Ｖ）よりも低い。
【0031】
トランジスタＭ１は駆動電流ＩＤＲＶの大きさを決定する駆動用トランジスタである。トランジスタＭ１と他の１以上のＭＯＳＦＥＴにてカレントミラー回路が形成され、トランジスタＭ２がオンであるときに当該カレントミラー回路にて定められた大きさを持つ電流が駆動電流ＩＤＲＶとしてトランジスタＭ１のドレイン－ソース間に流れる。
【0032】
例えば、図４に示すカレントミラー回路１１及び定電流源１２をドライバ回路１０ａに設けておくことができる。カレントミラー回路１１はＮチャネル型のＭＯＳＦＥＴであるトランジスタＭ１１と、トランジスタＭ１とを備える。定電流源１２は、内部電圧ＶＲＥＧを元に駆動し、内部電圧ＶＲＥＧが加わる端子からトランジスタＭ１１のドレインに向けて流れる定電流ＩＣＣを発生させる。トランジスタＭ１１のドレイン及びゲートとトランジスタＭ１のゲートは互いに共通接続される。トランジスタＭ１１のソースはグランドに接続される。トランジスタＭ１１及び定電流源１２に含まれる各ＭＯＳＦＥＴは全て３Ｖ耐圧のＭＯＳＦＥＴである。トランジスタＭ２がオンであるとき、トランジスタＭ１１のドレイン電流（即ち定電流ＩＣＣ）に比例する電流がトランジスタＭ１のドレイン電流として流れ、トランジスタＭ１のドレイン電流が駆動電流ＩＤＲＶとして発光素子２に流れる。
【0033】
制御回路３０は定電流源１２を作動状態又は非作動状態に制御できる。定電流源１２が作動状態であるときに、上述の如く、定電流源１２は、内部電圧ＶＲＥＧが加わる端子からトランジスタＭ１１のドレインに向けて流れる定電流ＩＣＣを発生させる。結果、定電流源１２が作動状態であるときにトランジスタＭ１はオンとなる。定電流源１２の非作動状態において、定電流源１２は定電流ＩＣＣを発生させない。定電流源１２の非作動状態において、トランジスタＭ１のゲート及びグランド間に設けられたプルダウン抵抗（不図示）を通じて、トランジスタＭ１のゲート電圧は０Ｖとなる。結果、定電流源１２が非作動状態であるときにトランジスタＭ１はオフとなる。このように、制御回路３０は定電流源１２の状態制御を通じてトランジスタＭ１のゲート電位を制御し、これによってトランジスタＭ１をオン、オフとする。但し、制御回路３０によるトランジスタＭ１のゲート電位の制御方法は任意であり、制御回路３０がトランジスタＭ１のゲート電位を直接制御するようにしても良い。以下では説明の具体化のため、定電流源１２を作動状態、非作動状態に制御することを通じて、トランジスタＭ１がオン、オフに制御されるものとする。
【0034】
トランジスタＭ２は、出力端子ＯＵＴとトランジスタＭ１との間を導通又は非導通とするためのスイッチ用トランジスタである。
【0035】
トランジスタＭ３はトランジスタＭ２をオン、オフするための制御トランジスタである。制御回路３０によりトランジスタＭ３のゲート電位が制御される。
【0036】
図５に基本駆動状態における駆動回路１０ａの様子を示す。基本駆動状態では、トランジスタＭ３のゲート電位が十分に低く設定されることで、トランジスタＭ３がオンとなり、且つ、定電流源１２が作動状態とされることでトランジスタＭ１がオンとなる。より具体的には例えば、基本駆動状態ではトランジスタＭ３のゲート電位は０Ｖとされ、結果、トランジスタＭ３のゲート－ソース間電圧の大きさがトランジスタＭ３のゲート閾電圧を超えることでトランジスタＭ３がオンとなる。また例えば、基本駆動状態では制御回路３０により定電流源１２が作動状態とされることで、トランジスタＭ１のゲート電位はトランジスタＭ１のゲート閾電圧よりも高い１Ｖとなり、結果、トランジスタＭ１がオンとなる。
【0037】
トランジスタＭ３がオンとなることで、ノードＮＤ４から、トランジスタＭ３、抵抗Ｒ３、抵抗Ｒ２及びトランジスタＭ１を通じて電流が流れ、結果、抵抗Ｒ２にノードＮＤ１を低電位側とした電圧Ｖ２が発生する。即ち、“Ｖ２＞Ｖ１”を成立させる電圧降下が抵抗Ｒ２に発生し、抵抗Ｒ２にて発生した電圧降下がトランジスタＭ２のゲート閾電圧を超えることでトランジスタＭ２がオンとなる。
【0038】
このように制御回路３０は、基本駆動状態においてトランジスタＭ１及びＭ３をオンに制御し、この結果、抵抗Ｒ２に発生する電圧降下によりトランジスタＭ２をオンさせる。トランジスタＭ２がオンであるとき、出力端子ＯＵＴとトランジスタＭ１のドレインが導通する。結果、端子ＴＶＤＲＶから、発光素子２、出力端子ＯＵＴ、トランジスタＭ２のチャネル（ドレイン－ソース間）、トランジスタＭ１のチャネル（ドレイン－ソース間）を経由してグランドに向かう駆動電流ＩＤＲＶが発生し、これによって発光素子２が発光する。
【0039】
ここで、図３の回路構成から理解されるよう、駆動回路１０ａでは、出力端子電圧ＶＯＵＴが複数の抵抗（Ｒ１～Ｒ４）を用いて分圧され、分圧によって得られた電圧Ｖ１によりノードＮＤ１（従ってトランジスタＭ２のソース及びトランジスタＭ１のドレイン）がバイアスされると共に、分圧によって得られた電圧Ｖ２によりノードＮＤ２（従ってトランジスタＭ２のゲート）がバイアスされる。このため、各抵抗の抵抗値を適正に設定することで、トランジスタＭ１～Ｍ３の夫々における電極間電圧が全て３Ｖ以下に抑えられる。故に、トランジスタＭ１～Ｍ３として３Ｖ耐圧のＭＯＳＦＥＴを用いることができる。
【0040】
他方、ダイオードＤ１及びＤ２は静電保護素子であり、ダイオードＤ１及びＤ２により静電保護回路が形成される。抵抗Ｒ６及びＲ７も静電保護回路の構成要素であると解して良い。出力端子ＯＵＴが開放状態にあるときに出力端子ＯＵＴに、静電気等による短時間の過大電圧（以下、ＥＳＤパルスと称する）が加わることがある。出力端子ＯＵＴにＥＳＤパルスが加わったとき、出力端子ＯＵＴの電圧がダイオードＤ１の逆方向降伏電圧及びダイオードＤ２の逆方向降伏電圧の和を超えることで、ＥＳＤパルスによる電流がダイオードＤ２及びＤ１を通じてグランドに流れ、保護対象回路がＥＳＤパルスから保護される。ここで、保護対象回路はトランジスタＭ１～Ｍ３及び抵抗Ｒ１～Ｒ４を有する回路であり、静電保護回路は保護対象回路（特にトランジスタＭ１及びＭ２）よりも出力端子ＯＵＴに近い位置に設けられる。
【0041】
ここで、図３の回路構成から理解されるよう、駆動回路１０ａでは、出力端子電圧ＶＯＵＴが複数の抵抗（Ｒ５及びＲ６）を用いて分圧され、分圧によって得られた電圧よりダイオードＤ１及びＤ２間の接続ノードがバイアスされる。このため、各抵抗の抵抗値を適正に設定することで、ダイオードＤ１及びＤ２の夫々の電極間電圧（アノード及びカソード間電圧）が３Ｖ以下に抑えられる。
【0042】
＜＜第２実施例＞＞
第２実施例を説明する。図３の駆動回路１０ａを図６の駆動回路１０ｂへと変形することもできる。第２実施例に係る駆動回路１０ｂを図１の駆動回路１０として用いることができる。駆動回路１０ａにおいて、抵抗Ｒ５及びＲ６を削除する第１回路変形と、ダイオードＤ１のカソード及びダイオードＤ２のアノードをノードＮＤ１に接続する第２回路変形とを施すことで、駆動回路１０ｂが得られる。第１回路変形及び第２回路変形以外、駆動回路１０ｂは駆動回路１０ａと同様の構成を有し、且つ、第２実施例の動作は第１実施例の動作と同様である
第２実施例を説明する。図３の駆動回路１０ａを図６の駆動回路１０ｂへと変形することもできる。第２実施例に係る駆動回路１０ｂを図１の駆動回路１０として用いることができる。駆動回路１０ａにおいて、抵抗Ｒ５及びＲ６を削除する第１回路変形と、ダイオードＤ１のカソード及びダイオードＤ２のアノードをノードＮＤ１に接続する第２回路変形とを施すことで、駆動回路１０ｂが得られる。第１回路変形及び第２回路変形以外、駆動回路１０ｂは駆動回路１０ａと同様の構成を有し、且つ、第２実施例の動作は第１実施例の動作と同様である
【0043】
図３の駆動回路１０ａにおける抵抗Ｒ６が、図６の駆動回路１０ｂでは抵抗Ｒ１にて代用され、且つ、図３の駆動回路１０ａにおける抵抗Ｒ５が、図６の駆動回路１０ｂでは抵抗Ｒ２～Ｒ４にて代用されている。第２実施例においても、静電保護回路（Ｄ１、Ｄ２）は保護対象回路（特にトランジスタＭ１及びＭ２）よりも出力端子ＯＵＴに近い位置に設けられる。
【0044】
＜＜第３実施例＞＞
第３実施例を説明する。図３の駆動回路１０ａを図７の駆動回路１０ｃへと変形することもできる。第３実施例に係る駆動回路１０ｃを図１の駆動回路１０として用いることができる。駆動回路１０ａにおいて、ダイオードＤ１及びＤ２並びに抵抗Ｒ５及びＲ６をトランジスタＭａ及びＭｂ並びに抵抗Ｒａ及びＲｂへと置換する第３回路変形を施すことで、駆動回路１０ｃが得られる。第３回路変形以外、駆動回路１０ｃは駆動回路１０ａと同様の構成を有し、且つ、第３実施例の動作は第１実施例の動作と同様である。但し、第３回路変形の適用に伴い、駆動回路１０ｃではノードＮＤ１がトランジスタＭａ及びＭｂ及び抵抗Ｒｂに接続される。
第３実施例を説明する。図３の駆動回路１０ａを図７の駆動回路１０ｃへと変形することもできる。第３実施例に係る駆動回路１０ｃを図１の駆動回路１０として用いることができる。駆動回路１０ａにおいて、ダイオードＤ１及びＤ２並びに抵抗Ｒ５及びＲ６をトランジスタＭａ及びＭｂ並びに抵抗Ｒａ及びＲｂへと置換する第３回路変形を施すことで、駆動回路１０ｃが得られる。第３回路変形以外、駆動回路１０ｃは駆動回路１０ａと同様の構成を有し、且つ、第３実施例の動作は第１実施例の動作と同様である。但し、第３回路変形の適用に伴い、駆動回路１０ｃではノードＮＤ１がトランジスタＭａ及びＭｂ及び抵抗Ｒｂに接続される。
【0045】
具体的には、トランジスタＭａ及びＭｂはＮチャネル型のＭＯＳＦＥＴである。トランジスタＭａ及びＭｂは、トランジスタＭ１～Ｍ３と同様、３Ｖ耐圧のＭＯＳＦＥＴである。トランジスタＭｂのドレインは出力端子ＯＵＴに接続される。トランジスタＭｂのソース及びトランジスタＭａのドレインはノードＮＤ１に接続される。トランジスタＭａのソースはグランドに接続される。抵抗ＲａはトランジスタＭａのゲート及びソース間に接続される。即ち、抵抗Ｒａの第１端はトランジスタＭａのゲートに接続され、抵抗Ｒａの第２端はトランジスタＭａのソースに接続される（従ってグランドに接続される）。抵抗ＲｂはトランジスタＭｂのゲート及びソース間に接続される。即ち、抵抗Ｒｂの第１端はトランジスタＭｂのゲートに接続され、抵抗Ｒｂの第２端はトランジスタＭｂのソースに接続される（従ってノードＮＤ１に接続される）。トランジスタＭａのドレイン及びソース間には、ソースからドレインに向かう向きに順方向を有する寄生ダイオードが付加される（付加の様子は図示せず）。トランジスタＭｂのドレイン及びソース間には、ソースからドレインに向かう向きに順方向を有する寄生ダイオードが付加される（付加の様子は図示せず）。
【0046】
トランジスタＭａ及びＭｂは静電保護素子であり、トランジスタＭａ及びＭｂにより静電保護回路が形成される。抵抗Ｒａ及びＲｂも静電保護回路の構成要素であると解して良い。出力端子ＯＵＴにＥＳＤパルスが加わったとき、出力端子ＯＵＴの電圧がトランジスタＭｂの寄生ダイオードの逆方向降伏電圧及びトランジスタＭａの寄生ダイオードの逆方向降伏電圧の和を超えることで、ＥＳＤパルスによる電流が各寄生ダイオードを通じてグランドに流れ、保護対象回路がＥＳＤパルスから保護される。第３実施例においても、静電保護回路（Ｍａ、Ｍｂ）は保護対象回路（特にトランジスタＭ１及びＭ２）よりも出力端子ＯＵＴに近い位置に設けられる。
【0047】
ここで、図７の回路構成から理解されるよう、駆動回路１０ｃでは、出力端子電圧ＶＯＵＴが複数の抵抗（Ｒ１～Ｒ４）を用いて分圧され、分圧によって得られた電圧によりトランジスタＭａ及びＭｂ間の接続ノードがバイアスされる。このため、各抵抗の抵抗値を適正に設定することで、トランジスタＭａ及びＭｂの夫々における電極間電圧が全て３Ｖ以下に抑えられる。故に、トランジスタＭａ及びＭｂとして３Ｖ耐圧のＭＯＳＦＥＴを用いることができる。
【0048】
＜＜第４実施例＞＞
第４実施例を説明する。第４実施例では、第３実施例に係る駆動回路１０ｃの構成を例にとって、駆動回路１０ｃの各状態における電圧値の具体例を挙げる。尚、第４実施例では、トランジスタＭ１～Ｍ３のゲート閾電圧の大きさは０．５Ｖであるとする。更に、第４実施例では、駆動電圧ＶＤＲＶが４．０Ｖであって、且つ、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の抵抗値が、夫々、１５ＭΩ（メガオーム）、１０ＭΩ、５ＭΩ、１０ＭΩであるとする（図８～図１１参照）。上述したようにトランジスタＭ１～Ｍ３、Ｍａ及びＭｂは３Ｖ耐圧のＭＯＳＦＥＴである。故に駆動電圧ＶＤＲＶ（４．０Ｖ）はトランジスタＭ１～Ｍ３、Ｍａ及びＭｂの耐圧よりも高い。
第４実施例を説明する。第４実施例では、第３実施例に係る駆動回路１０ｃの構成を例にとって、駆動回路１０ｃの各状態における電圧値の具体例を挙げる。尚、第４実施例では、トランジスタＭ１～Ｍ３のゲート閾電圧の大きさは０．５Ｖであるとする。更に、第４実施例では、駆動電圧ＶＤＲＶが４．０Ｖであって、且つ、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の抵抗値が、夫々、１５ＭΩ（メガオーム）、１０ＭΩ、５ＭΩ、１０ＭΩであるとする（図８～図１１参照）。上述したようにトランジスタＭ１～Ｍ３、Ｍａ及びＭｂは３Ｖ耐圧のＭＯＳＦＥＴである。故に駆動電圧ＶＤＲＶ（４．０Ｖ）はトランジスタＭ１～Ｍ３、Ｍａ及びＭｂの耐圧よりも高い。
【0049】
半導体装置１の状態は、電源端子ＰＷに電源電圧ＶＤＤが供給される電源オン状態と、電源端子ＰＷへの電源電圧ＶＤＤの供給が遮断される電源オフ状態と、に大別される。電源オフ状態において電源端子ＰＷの電位は０Ｖである。また電源オン状態及び電源オフ状態の何れにおいても駆動電圧ＶＤＲＶは４．０Ｖに維持されているものとする。電源オン状態において、制御回路３０は、駆動回路１０ｃの状態をスタンバイ状態、基本駆動状態及びパワーダウン状態の何れかに設定することができる。
【0050】
図８、図９、図１０に、夫々、スタンバイ状態、基本駆動状態、パワーダウン状態における駆動回路１０ｃの様子を示す。電源オン状態では半導体装置１における内部電圧ＶＲＥＧを生成する回路が動作し、ノードＮＤ４に内部電圧ＶＲＥＧが加わる。スタンバイ状態、基本駆動状態及びパワーダウン状態において、内部電圧ＶＲＥＧは１．８Ｖである。
【0051】
図８のスタンバイ状態は、発光素子２への駆動電流ＩＤＲＶの供給を準備している状態である。スタンバイ状態において、制御回路３０によりトランジスタＭ３のゲート電位が０Ｖに設定されることでトランジスタＭ３がオンとされる。またスタンバイ状態において、制御回路３０により定電流源１２（図４参照）が非作動状態とされることでトランジスタのゲート電位が０Ｖに設定され、トランジスタＭ１がオフとなる。故に、オン状態のトランジスタＭ３により電圧Ｖ３が１．８Ｖになる一方で、出力端子ＯＵＴから抵抗Ｒ１～Ｒ３の直列回路を通じて微小電流が流れ、この微小電流により電圧Ｖ１及びＶ２が定まる。尚、当該微小電流は端子ＴＶＤＲＶから発光素子２を介して流れるが、これは駆動電流ＩＤＲＶではなく、極めて小さい電流であるため発光素子２は発光しない（又は発光量を無視できる）。また、微小電流による発光素子２での電圧降下を無視する。
【0052】
そうすると、スタンバイ状態において、出力端子電圧ＶＯＵＴは４．０Ｖであり、且つ、電圧Ｖ１、Ｖ２は、夫々、約２．９Ｖ、約２．２Ｖとなる。スタンバイ状態において、“Ｖ２＜Ｖ１”であるから、トランジスタＭ２はオフである。スタンバイ状態において、トランジスタＭ１～Ｍ３、Ｍａ及びＭｂの夫々における電極間電圧が全て耐圧以下（３Ｖ以下）に抑えられることが分かる。
【0053】
図９の基本駆動状態は、発光素子２へ駆動電流ＩＤＲＶを供給している状態である。基本駆動状態において、制御回路３０によりトランジスタＭ３のゲート電位が０Ｖに設定されることでトランジスタＭ３がオンとされる。また基本駆動状態において制御回路３０により定電流源１２（図４参照）が作動状態とされることでトランジスタのゲート電位が１．０Ｖとなり、トランジスタＭ１がオンとなる。オン状態のトランジスタＭ３により電圧Ｖ３が１．８Ｖになる一方で、ノードＮＤ４から、トランジスタＭ３、抵抗Ｒ３、抵抗Ｒ２、トランジスタＭ１を経由して流れる電流により、電圧Ｖ２が約１．３Ｖ、電圧Ｖ１が約０．３Ｖとなる。結果、トランジスタＭ２がオンとなる。
【0054】
そうすると、端子ＴＶＤＲＶから、発光素子２、出力端子ＯＵＴ、トランジスタＭ２及びトランジスタＭ１を通じて、定電流ＩＣＣ（図４参照）に比例する駆動電流ＩＤＲＶが流れて発光素子２が発光する。この際の発光素子２の電圧降下が約２．０Ｖであるとする。結果、基本駆動状態における出力端子電圧ＶＯＵＴは約２．０Ｖとなる。基本駆動状態において、トランジスタＭ１～Ｍ３、Ｍａ及びＭｂの夫々における電極間電圧が全て耐圧以下（３Ｖ以下）に抑えられることが分かる。
【0055】
図１０のパワーダウン状態は、発光素子２へ駆動電流ＩＤＲＶを供給せず、半導体装置１の全体の消費電力を極力抑えた状態である。パワーダウン状態において、制御回路３０によりトランジスタＭ３のゲート電位が１．８Ｖに設定されることでトランジスタＭ３がオフとされる。またパワーダウン状態において、制御回路３０により定電流源１２（図４参照）が非作動状態とされることでトランジスタのゲート電位が０Ｖに設定され、トランジスタＭ１がオフとなる。故に、出力端子ＯＵＴから抵抗Ｒ１～Ｒ４の直列回路を通じて微小電流が流れ、この微小電流により電圧Ｖ１～Ｖ３が定まる。尚、当該微小電流は端子ＴＶＤＲＶから発光素子２を介して流れるが、これは駆動電流ＩＤＲＶではなく、極めて小さい電流であるため発光素子２は発光しない（又は発光量を無視できる）。また、微小電流による発光素子２での電圧降下を無視する。
【0056】
そうすると、パワーダウン状態において、出力端子電圧ＶＯＵＴは４．０Ｖであり、且つ、電圧Ｖ１、Ｖ２、Ｖ３は、夫々、２．５Ｖ、１．５Ｖ、１．０Ｖとなる。パワーダウン状態において、“Ｖ２＜Ｖ１”であるから、トランジスタＭ２はオフである。パワーダウン状態において、トランジスタＭ１～Ｍ３、Ｍａ及びＭｂの夫々における電極間電圧が全て耐圧以下（３Ｖ以下）に抑えられることが分かる。
【0057】
図１１に、電源オフ状態における駆動回路１０ｃの様子を示す。電源オフ状態では制御回路３０を含む半導体装置１内の各回路が動作しない。そうすると、電源オフ状態においてノードＮＤ４の電位は０Ｖであり、トランジスタＭ１及びＭ３の各ゲート電位も０ＶであるのでトランジスタＭ１及びＭ３はオフである。但し、図１１の電源オフ状態では端子ＴＶＤＲＶに４．０Ｖの駆動電圧ＶＤＲＶが加わることで出力端子ＯＵＴにも４．０Ｖの駆動電圧ＶＤＲＶが加わる。このため、図１１の電源オフ状態では、出力端子ＯＵＴより抵抗Ｒ１～Ｒ３を経由してから、抵抗Ｒ４を経由してグランドに向かう電路とトランジスタＭ３の寄生ダイオードを経由してノードＮＤ４に向かう電路とが形成される。それら２つの電路を経由して微小電流が流れ、この微小電流により電圧Ｖ１～Ｖ３が定まる。尚、当該微小電流は端子ＴＶＤＲＶから発光素子２を介して流れるが、これは駆動電流ＩＤＲＶではなく、極めて小さい電流であるため発光素子２は発光しない（又は発光量を無視できる）。また、微小電流による発光素子２での電圧降下を無視する。
【0058】
そうすると、電源オフ状態において、出力端子電圧ＶＯＵＴは４．０Ｖであり、且つ、電圧Ｖ１、Ｖ２、Ｖ３は、トランジスタＭ３の寄生ダイオードの特性にもよるが、例えば、夫々、約２．２５Ｖ、１．１Ｖ、０．５Ｖとなる。電源オフ状態において、“Ｖ２＜Ｖ１”であるから、トランジスタＭ２はオフである。電源オフ状態において、トランジスタＭ１～Ｍ３、Ｍａ及びＭｂの夫々における電極間電圧が全て３Ｖ以下に抑えられることが分かる。
【0059】
＜＜第５実施例＞＞
第５実施例を説明する。第５実施例では、上述の各事項に対する変形技術、補足事項等を説明する。
第５実施例を説明する。第５実施例では、上述の各事項に対する変形技術、補足事項等を説明する。
【0060】
本実施形態に係る駆動回路１０と制御回路３０とで、負荷２に対して駆動電流ＩＤＲＶを供給する電流ドライバが形成されると考えることができる。上述の例では電流ドライバが近接センサに適用されている。
【0061】
但し、本開示に係る電流ドライバの適用先は近接センサに限定されない。負荷２としての発光素子は照明用の発光素子であっても良い。負荷２は電流（ＩＤＲＶ）が供給されることで任意の機能を実現する負荷であれば任意である。
【0062】
各実施形態に示されたＦＥＴ（電界効果トランジスタ）のチャネルの種類は例示である。上述の主旨を損なわない形で、任意のＦＥＴのチャネルの種類はＰチャネル型及びＮチャネル型間で変更され得る。
【0063】
不都合が生じない限り、上述の任意のトランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述された任意のトランジスタを、不都合が生じない限り、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
【0064】
本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
【0065】
＜＜付記＞＞
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
【0066】
本開示の一側面に係る電流ドライバは、駆動電圧（ＶＤＲＶ）が加わる端子（ＴＶＤＲＶ）と出力端子（ＯＵＴ）との間に設けられる負荷（２）に対し、駆動電流（ＩＤＲＶ）を供給するよう構成される電流ドライバであって、前記出力端子とグランドとの間において互いに直列接続された第１トランジスタ（Ｍ１）及び第２トランジスタ（Ｍ２）と、前記第１トランジスタ及び前記第２トランジスタの状態を制御するよう構成された制御回路（３０）と、を備え、前記第１トランジスタが前記第２トランジスタよりも低電位側に配置され、前記第１トランジスタ及び前記第２トランジスタがオンとされることで前記駆動電流が前記第１トランジスタ及び前記第２トランジスタを通じて前記負荷に供給され、前記出力端子に加わる出力端子電圧を複数の抵抗（Ｒ１～Ｒ４）を用いて分圧することで得た第１電圧（Ｖ１）及び第２電圧（Ｖ２）により、前記第１トランジスタ及び前記第２トランジスタ間の接続ノード、並びに、前記第２トランジスタの制御電極をバイアスする構成（第１の構成）である。
【0067】
これにより、各トランジスタの電極間電圧を駆動電圧より小さい電圧に抑えることができる。結果、駆動電圧よりも低い耐圧のトランジスタにて電流ドライバを形成できる。
【0068】
上記第１の構成に係る電流ドライバにおいて、前記第１トランジスタは、前記第１トランジスタ及び前記第２トランジスタ間の接続ノードに相当する第１ノード（ＮＤ１）とグランドとの間に設けられ、前記第２トランジスタは、前記出力端子に接続された第１電極、前記第１ノードに接続された第２電極、及び、第２ノード（ＮＤ２）に接続された制御電極を有し、前記出力端子電圧を前記複数の抵抗を用いて分圧することで、前記第１ノード及び前記第２ノードに、前記第１電圧及び前記第２電圧を発生させる構成（第２の構成）であっても良い。
【0069】
上記第２の構成に係る電流ドライバにおいて、第３ノード（ＮＤ３）と所定電圧（ＶＲＥＧ）が加わるべき第４ノード（ＮＤ４）との間に設けられた第３トランジスタ（Ｍ３）を更に備え、前記複数の抵抗は、前記第２トランジスタの前記第１電極及び前記第２電極間を接続する第１抵抗（Ｒ１）と、前記第２トランジスタの前記第２電極及び前記制御電極間を接続する第２抵抗（Ｒ２）と、前記第２ノード及び前記第３ノード間を接続する第３抵抗（Ｒ３）と、前記第３ノード及び前記グランド間を接続する第４抵抗（Ｒ４）と、を有する構成（第３の構成）であっても良い。
【0070】
これにより、各トランジスタの電極間電圧を駆動電圧より小さい電圧に抑えることができる。結果、駆動電圧よりも低い耐圧のトランジスタにて電流ドライバを形成できる。
【0071】
上記第３の構成に係る電流ドライバにおいて、前記制御回路は、前記第１トランジスタ及び前記第３トランジスタをオンとすることで前記第２抵抗に生じた電圧降下により前記第２トランジスタをオンさせ、これによって前記出力端子を前記第２トランジスタを介して前記第１トランジスタに導通させる構成（第４の構成）であっても良い。
【0072】
上記第３又は第４の構成に係る電流ドライバにおいて、前記電流ドライバを含む装置（１）に対して電源電圧（ＶＤＤ）が供給されているとき、前記第４ノードに前記所定電圧が加わり、前記制御回路は、前記第１トランジスタ及び前記第２トランジスタの状態を第１状態（スタンバイ状態）、第２状態（基本駆動状態）及び第３状態（パワーダウン状態）の何れかに制御し、前記第１状態では、前記第１トランジスタがオフ且つ前記第３トランジスタがオンとされ、前記第２状態では、前記第１トランジスタ及び前記第３トランジスタが共にオンとされ、前記第３状態では、前記第１トランジスタ及び前記第３トランジスタが共にオフとされ、前記駆動電圧は前記第１トランジスタ～前記第３トランジスタの耐圧よりも高く、前記第１状態～前記第３状態の何れにおいても、前記複数の抵抗により、前記第１トランジスタ～前記第３トランジスタの夫々における電極間電圧は前記耐圧以下とされる構成（第５の構成）であっても良い。
【0073】
これにより、駆動電圧よりも低い耐圧のトランジスタにて電流ドライバを形成できる。
【0074】
上記第５の構成に係る電流ドライバにおいて、前記装置に対する前記電源電圧の供給が途絶えることで前記第４ノード、前記第１トランジスタの制御電極及び前記第３トランジスタの制御電極にグランドの電位が加わる第４状態（電源オフ状態）において、前記出力端子に前記駆動電圧が加わるとき、前記複数の抵抗により、前記第１トランジスタ～前記第３トランジスタの夫々における電極間電圧は前記耐圧以下とされる構成（第６の構成）であっても良い。
【0075】
これにより、駆動電圧よりも低い耐圧のトランジスタにて電流ドライバを形成できる。
【0076】
上記第１～第６の構成の何れかに係る電流ドライバにおいて、前記出力端子とグランドとの間において互いに直列接続された第１静電保護素子（Ｄ１又はＭａ）及び第２静電保護素子（Ｄ２又はＭｂ）を更に備え、前記第１静電保護素子が前記第２静電保護素子よりも低電位側に配置され、前記第１電圧により前記第１静電保護素子及び前記第２静電保護素子間の接続ノードをバイアスする（図６、図７参照）、又は、前記出力端子電圧を他の複数の抵抗（Ｒ５、Ｒ６）を用いて分圧することで得た電圧により前記第１静電保護素子及び前記第２静電保護素子間の接続ノードをバイアスする（図３参照）構成（第７の構成）であっても良い。
【0077】
これにより、駆動電圧よりも低い耐圧の静電保護素子を電流ドライバにて用いることができる。
【0078】
上記第７の構成に係る電流ドライバにおいて、各静電保護素子は、グランドから前記出力端子に向かう向きに順方向を有するダイオード（Ｄ１、Ｄ２）である、又は、グランドから前記出力端子に向かう向きに順方向を有する寄生ダイオードを含むＭＯＳＦＥＴ（Ｍａ、Ｍｂ）である構成（第８の構成）であっても良い。
【0079】
上記第１～第８の構成の何れかに係る電流ドライバにおいて、前記負荷は発光素子である構成（第９の構成）であっても良い。
【符号の説明】
【0080】
ＳＹＳ センサシステム
１ 半導体装置
２ 負荷（発光素子）
３ ＭＰＵ
１０、１０ａ、１０ｂ、１０ｃ 駆動回路
２０ 受光回路
２１ 受光素子
２２ ＩＶ変換回路
２３ ＡＤＣ
ＰＷ 電源端子
ＯＵＴ 出力端子
ＧＮＤ グランド端子
ＳＣＬ、ＳＤＡ 通信端子
ＶＤＤ 電電減圧
ＶＤＲＶ 駆動電圧
ＩＤＲＶ 駆動電流
ＶＲＥＧ 内部電圧
ＴＶＤＲＶ 端子
Ｍ１～Ｍ３、Ｍ１１、Ｍａ、Ｍｂ トランジスタ
Ｒ１～Ｒ６、Ｒａ、Ｒｂ 抵抗
Ｄ１、Ｄ２ ダイオード
ＮＤ１～ＮＤ４ ノード
１１ カレントミラー回路
１２ 定電流源
１ 半導体装置
２ 負荷（発光素子）
３ ＭＰＵ
１０、１０ａ、１０ｂ、１０ｃ 駆動回路
２０ 受光回路
２１ 受光素子
２２ ＩＶ変換回路
２３ ＡＤＣ
ＰＷ 電源端子
ＯＵＴ 出力端子
ＧＮＤ グランド端子
ＳＣＬ、ＳＤＡ 通信端子
ＶＤＤ 電電減圧
ＶＤＲＶ 駆動電圧
ＩＤＲＶ 駆動電流
ＶＲＥＧ 内部電圧
ＴＶＤＲＶ 端子
Ｍ１～Ｍ３、Ｍ１１、Ｍａ、Ｍｂ トランジスタ
Ｒ１～Ｒ６、Ｒａ、Ｒｂ 抵抗
Ｄ１、Ｄ２ ダイオード
ＮＤ１～ＮＤ４ ノード
１１ カレントミラー回路
１２ 定電流源
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】