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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024008046
(43)【公開日】2024-01-19
(54)【発明の名称】電源用半導体装置及び電源装置
(51)【国際特許分類】
H02M 7/06 20060101AFI20240112BHJP
H02M 3/28 20060101ALI20240112BHJP
【ＦＩ】
H02M7/06 H
H02M3/28 C
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2022109553
(22)【出願日】2022-07-07
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】山本 夏輝
(72)【発明者】
【氏名】名手 智
【テーマコード（参考）】
5H006
5H730
【Ｆターム（参考）】
5H006CA07
5H006CB01
5H006DC05
5H006FA04
5H730AA17
5H730AS01
5H730BB23
5H730BB43
5H730BB57
5H730CC01
5H730DD04
5H730EE02
5H730EE07
5H730EE13
5H730EE59
5H730FD01
5H730FD11
5H730FF05
5H730FG01
5H730XC00
(57)【要約】
【課題】停電発生時における相間コンデンサ及びメインコンデンサの放電を実現する。
【解決手段】相間コンデンサ（ＣＸ）及びメインコンデンサ（ＣＩＮ）が設けられる電源装置において、交流電圧の全波整流電圧を対象配線（ＷＲＩＮ）に発生させ、他の整流電圧（ＶＨ）を第１入力端子に入力する。第２入力端子は対象配線に接続される。電位制御端子及び対象配線間にメインコンデンサが設けられ、電位制御端子及びグランド間に第１スイッチング素子（ＳＷ１）が設けられる。各コンデンサを放電させるための第２スイッチング素子（ＳＷ２）が設けられる。制御回路は、交流電圧の供給期間において第１入力端子及び電位制御端子の各電圧に基づき第１スイッチング素子のオン、オフを制御し、停電検出時には第１入力端子及び第２スイッチング素子経由で相間コンデンサを放電させてから第１及び第２スイッチング素子経由でメインコンデンサを放電させる。
【選択図】図１
【解決手段】相間コンデンサ（ＣＸ）及びメインコンデンサ（ＣＩＮ）が設けられる電源装置において、交流電圧の全波整流電圧を対象配線（ＷＲＩＮ）に発生させ、他の整流電圧（ＶＨ）を第１入力端子に入力する。第２入力端子は対象配線に接続される。電位制御端子及び対象配線間にメインコンデンサが設けられ、電位制御端子及びグランド間に第１スイッチング素子（ＳＷ１）が設けられる。各コンデンサを放電させるための第２スイッチング素子（ＳＷ２）が設けられる。制御回路は、交流電圧の供給期間において第１入力端子及び電位制御端子の各電圧に基づき第１スイッチング素子のオン、オフを制御し、停電検出時には第１入力端子及び第２スイッチング素子経由で相間コンデンサを放電させてから第１及び第２スイッチング素子経由でメインコンデンサを放電させる。
【選択図】図１
【特許請求の範囲】
【請求項1】
一対の入力端子に加わる交流電圧をダイオードブリッジに供給することで対象配線に全波整流電圧を生じさせる電源装置に用いられる電源用半導体装置であって、
前記一対の入力端子に加わる前記交流電圧を前記ダイオードブリッジと異なる両波整流回路に供給することで得られる整流電圧を受けるよう構成された第１入力端子と、
前記対象配線に接続されるよう構成された第２入力端子と、
前記対象配線に対しメインコンデンサを通じて接続されるよう構成された電位制御端子と、
前記電位制御端子とグランドとの間に設けられた第１スイッチング素子と、
前記第１入力端子における電圧に基づき、前記一対の入力端子への前記交流電圧の供給が途絶える停電を検出するよう構成された停電検出回路と、
前記停電が検出されたときに前記一対の入力端子間に設けられる相間コンデンサを放電させるための電流及び前記メインコンデンサを放電させるための電流をグランドへと流すよう構成された第２スイッチング素子と、
前記第１スイッチング素子及び前記第２スイッチング素子を制御するよう構成された制御回路と、を備え、
前記制御回路は、前記一対の入力端子に対する前記交流電圧の供給期間において、前記第１入力端子における電圧と前記電位制御端子における電圧に基づき前記第１スイッチング素子のオン、オフを制御し、
前記制御回路は、前記停電が検出されたとき第１放電処理を行ってから第２放電処理を行い、
前記第１放電処理において、前記第１スイッチング素子をオフとしつつ前記第２スイッチング素子をオンとすることで前記両波整流回路、前記第１入力端子及び前記第２スイッチング素子を経由し且つグランドを含む第１放電経路で前記相間コンデンサを放電させ、
前記第２放電処理において、前記第２スイッチング素子及び前記第１スイッチング素子をオンとすることで前記第１スイッチング素子、前記第２入力端子及び前記第２スイッチング素子を経由し且つグランドを含む第２放電経路で前記メインコンデンサを放電させる
、電源用半導体装置。
前記一対の入力端子に加わる前記交流電圧を前記ダイオードブリッジと異なる両波整流回路に供給することで得られる整流電圧を受けるよう構成された第１入力端子と、
前記対象配線に接続されるよう構成された第２入力端子と、
前記対象配線に対しメインコンデンサを通じて接続されるよう構成された電位制御端子と、
前記電位制御端子とグランドとの間に設けられた第１スイッチング素子と、
前記第１入力端子における電圧に基づき、前記一対の入力端子への前記交流電圧の供給が途絶える停電を検出するよう構成された停電検出回路と、
前記停電が検出されたときに前記一対の入力端子間に設けられる相間コンデンサを放電させるための電流及び前記メインコンデンサを放電させるための電流をグランドへと流すよう構成された第２スイッチング素子と、
前記第１スイッチング素子及び前記第２スイッチング素子を制御するよう構成された制御回路と、を備え、
前記制御回路は、前記一対の入力端子に対する前記交流電圧の供給期間において、前記第１入力端子における電圧と前記電位制御端子における電圧に基づき前記第１スイッチング素子のオン、オフを制御し、
前記制御回路は、前記停電が検出されたとき第１放電処理を行ってから第２放電処理を行い、
前記第１放電処理において、前記第１スイッチング素子をオフとしつつ前記第２スイッチング素子をオンとすることで前記両波整流回路、前記第１入力端子及び前記第２スイッチング素子を経由し且つグランドを含む第１放電経路で前記相間コンデンサを放電させ、
前記第２放電処理において、前記第２スイッチング素子及び前記第１スイッチング素子をオンとすることで前記第１スイッチング素子、前記第２入力端子及び前記第２スイッチング素子を経由し且つグランドを含む第２放電経路で前記メインコンデンサを放電させる
、電源用半導体装置。
【請求項2】
前記停電検出回路は、前記第１入力端子における電圧の変動状態に基づき前記停電の発生有無を検出して、検出結果を示す停電検出信号を前記制御回路に出力し、前記停電の検出期間において前記停電検出信号をアサート状態に設定する一方、前記停電の非検出期間において前記停電検出信号をネゲート状態に設定し、
前記制御回路は、前記停電検出信号が前記ネゲート状態から前記アサート状態に切り替わった後、前記停電検出信号が前記アサート状態にて維持されたまま所定の待機時間が経過すると前記第１放電処理を開始する
、請求項１に記載の電源用半導体装置。
前記制御回路は、前記停電検出信号が前記ネゲート状態から前記アサート状態に切り替わった後、前記停電検出信号が前記アサート状態にて維持されたまま所定の待機時間が経過すると前記第１放電処理を開始する
、請求項１に記載の電源用半導体装置。
【請求項3】
前記制御回路は、前記第１放電処理を開始すると、前記第１放電処理を所定の放電時間だけ行い、その後に前記第２放電処理を開始する
、請求項２に記載の電源用半導体装置。
、請求項２に記載の電源用半導体装置。
【請求項4】
前記待機時間は第１待機時間であり、
前記制御回路は、前記第１放電処理を経て前記第２放電処理を行う際、前記停電検出信号が前記ネゲート状態から前記アサート状態に切り替わった後、所定の第２待機時間が経過したときに前記第２放電処理を開始し、
前記第２待機時間は、前記第１待機時間と前記第１放電処理における前記放電時間との和よりも長い又は前記和と一致する
、請求項３に記載の電源用半導体装置。
前記制御回路は、前記第１放電処理を経て前記第２放電処理を行う際、前記停電検出信号が前記ネゲート状態から前記アサート状態に切り替わった後、所定の第２待機時間が経過したときに前記第２放電処理を開始し、
前記第２待機時間は、前記第１待機時間と前記第１放電処理における前記放電時間との和よりも長い又は前記和と一致する
、請求項３に記載の電源用半導体装置。
【請求項5】
前記制御回路は、前記第１放電処理の開始後、前記第１入力端子における電圧の分圧値が基準値未満となることを受けて前記第１放電処理を終了させ、その後に前記第２放電処理を開始する
、請求項２に記載の電源用半導体装置。
、請求項２に記載の電源用半導体装置。
【請求項6】
前記制御回路は、前記第２入力端子における電圧に基づき動作し、
前記制御回路は、前記第２放電処理の開始後、前記第２入力端子における電圧が所定の下限電圧以下になると前記第２放電処理を終了させる
、請求項１に記載の電源用半導体装置。
前記制御回路は、前記第２放電処理の開始後、前記第２入力端子における電圧が所定の下限電圧以下になると前記第２放電処理を終了させる
、請求項１に記載の電源用半導体装置。
【請求項7】
前記制御回路は、
前記第１入力端子における電圧を分圧するよう構成された第１分圧回路と、
前記電位制御端子における電圧を分圧するよう構成された第２分圧回路と、
前記第１分圧回路の分圧にて得られる第１対比電圧と、前記第２分圧回路の分圧にて得られる第２対比電圧との差に応じた差分信号を生成するよう構成された差動増幅回路と、を備え、
前記一対の入力端子に対する前記交流電圧の供給期間において、前記差分信号に応じて前記第１スイッチング素子のオン、オフを制御する
、請求項１に記載の電源用半導体装置。
前記第１入力端子における電圧を分圧するよう構成された第１分圧回路と、
前記電位制御端子における電圧を分圧するよう構成された第２分圧回路と、
前記第１分圧回路の分圧にて得られる第１対比電圧と、前記第２分圧回路の分圧にて得られる第２対比電圧との差に応じた差分信号を生成するよう構成された差動増幅回路と、を備え、
前記一対の入力端子に対する前記交流電圧の供給期間において、前記差分信号に応じて前記第１スイッチング素子のオン、オフを制御する
、請求項１に記載の電源用半導体装置。
【請求項8】
請求項１～７の何れかに記載の電源用半導体装置と、
前記ダイオードブリッジと、
前記両波整流回路と、
前記相間コンデンサと、
前記メインコンデンサと、を備える
、電源装置。
前記ダイオードブリッジと、
前記両波整流回路と、
前記相間コンデンサと、
前記メインコンデンサと、を備える
、電源装置。
【請求項9】
前記対象配線及び前記電位制御端子に接続され、前記メインコンデンサの両端間電圧を他の電圧に変換するよう構成された電力変換回路を更に備える
、請求項８に記載の電源装置。
、請求項８に記載の電源装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、電源用半導体装置及び電源装置に関する。
【背景技術】
【0002】
交流電圧から直流電圧を生成可能な電源装置に、相間コンデンサ及びメインコンデンサが設けられることが多い。相間コンデンサは一般にＸコンデンサと称されることもある。相間コンデンサは交流電圧を受ける一対の入力端子間に接続される。メインコンデンサは交流電圧の全波整流電圧が加わる配線に接続される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１５－１７７６８７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
電源装置に対する交流電圧の供給が途絶えたとき、安全性確保等の観点から相間コンデンサ及びメインコンデンサの放電が要求される。しかしながら、相間コンデンサ及びメインコンデンサの双方を放電させる技術の実現は難しい点が多く、実用性の高い放電技術の開発が期待される。
【0005】
本開示は、停電発生時における相間コンデンサ及びメインコンデンサの放電を実現する（特に例えば簡素な構成で放電を実現する）電源用半導体装置及び電源装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
本開示に係る電源用半導体装置は、一対の入力端子に加わる交流電圧をダイオードブリッジに供給することで対象配線に全波整流電圧を生じさせる電源装置に用いられる電源用半導体装置であって、前記一対の入力端子に加わる前記交流電圧を前記ダイオードブリッジと異なる両波整流回路に供給することで得られる整流電圧を受けるよう構成された第１入力端子と、前記対象配線に接続されるよう構成された第２入力端子と、前記対象配線に対しメインコンデンサを通じて接続されるよう構成された電位制御端子と、前記電位制御端子とグランドとの間に設けられた第１スイッチング素子と、前記第１入力端子における電圧に基づき、前記一対の入力端子への前記交流電圧の供給が途絶える停電を検出するよう構成された停電検出回路と、前記停電が検出されたときに前記一対の入力端子間に設けられる相間コンデンサを放電させるための電流及び前記メインコンデンサを放電させるための電流をグランドへと流すよう構成された第２スイッチング素子と、前記第１スイッチング素子及び前記第２スイッチング素子を制御するよう構成された制御回路と、を備え、前記制御回路は、前記一対の入力端子に対する前記交流電圧の供給期間において、前記第１入力端子における電圧と前記電位制御端子における電圧に基づき前記第１スイッチング素子のオン、オフを制御し、前記制御回路は、前記停電が検出されたとき第１放電処理を行ってから第２放電処理を行い、前記第１放電処理において、前記第１スイッチング素子をオフとしつつ前記第２スイッチング素子をオンとすることで前記両波整流回路、前記第１入力端子及び前記第２スイッチング素子を経由し且つグランドを含む第１放電経路で前記相間コンデンサを放電させ、前記第２放電処理において、前記第２スイッチング素子及び前記第１スイッチング素子をオンとすることで前記第１スイッチング素子、前記第２入力端子及び前記第２スイッチング素子を経由し且つグランドを含む第２放電経路で前記メインコンデンサを放電させる構成である。
【発明の効果】
【0007】
本開示によれば、停電発生時における相間コンデンサ及びメインコンデンサの放電を実現する（特に例えば簡素な構成で放電を実現する）電源用半導体装置及び電源装置を提供することが可能となる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。例えば、後述の“１４０”によって参照されるシュミットトリガ回路は（図１参照）、シュミットトリガ回路１４０と表記されることもあるし、回路１４０と略記されることもあり得るが、それらは全て同じものを指す。
【0010】
まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の注目した信号又は電圧について、信号又は電圧がハイレベルにあるとは厳密には信号又は電圧のレベルがハイレベルにあることを意味し、信号又は電圧がローレベルにあるとは厳密には信号又は電圧のレベルがローレベルにあることを意味する。
【0011】
任意の注目した信号又は電圧において、ローレベルからハイレベルへの切り替わりをアップエッジと称することがある。アップエッジをライジングエッジに読み替えて良い。同様に、任意の注目した信号又は電圧において、ハイレベルからローレベルへの切り替わりをダウンエッジと称することがある。ダウンエッジをフォーリングエッジに読み替えて良い。
【0012】
ＭＯＳＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。また、特に記述なき限り、任意のＭＯＳＦＥＴにおいて、バックゲートはソースに短絡されていると考えて良い。
【0013】
以下、任意のトランジスタについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。任意のトランジスタについて、オフ状態からオン状態への切り替わりをターンオンと表現し、オン状態からオフ状態への切り替わりをターンオフと表現する。任意のスイッチング素子についても同様である。また、任意のトランジスタ又はスイッチング素子について、トランジスタ又はスイッチング素子がオン状態となっている期間をオン期間と称することがあり、トランジスタ又はスイッチング素子がオフ状態となっている期間をオフ期間と称することがある。
【0014】
任意の回路素子、配線、ノードなど、回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指すと解して良い。
【0015】
図１に本開示の実施形態に係る電源装置ＡＡの構成図を示す。電源装置ＡＡは交流電圧から直流電圧を生成するＡＣ／ＤＣコンバータである。
【0016】
電源装置ＡＡは、主たる構成部品として、電源用半導体装置である半導体装置１と、ダイオードブリッジ２と、両波整流回路３と、フィルタ４と、電力変換回路５と、コンデンサＣＸ、ＣＩＮ及びＣＶＣＣを備える。電源装置ＡＡの構成部品間を接続するための配線（例えば後述の配線ＷＲＬ、ＷＲＮ及びＷＲＩＮ）も電源装置ＡＡの構成要素に含まれる。
【0017】
半導体装置１は、半導体基板上に形成された半導体集積回路を有する半導体チップと、半導体チップを収容する筐体（パッケージ）と、筐体から半導体装置１の外部に対して露出する複数の外部端子と、を備えた電子部品である。半導体チップを樹脂にて構成された筐体（パッケージ）内に封入することで半導体装置１が形成される。図１には、上記複数の外部端子の一部として端子ＴＭ１～ＴＭ５が示されているが、これら以外の外部端子も半導体装置１に設けられる。
【0018】
電源装置ＡＡに一対の入力端子（一対の電源入力端子）が設けられ、電源装置ＡＡに供給される交流電圧ＶＡＣは一対の入力端子に加わる。一対の入力端子は入力端子ＴＭＬ及びＴＭＮから成る。電源装置ＡＡに対して交流電圧ＶＡＣが供給される期間を交流電圧ＶＡＣの供給期間と称する。電源装置ＡＡに対する交流電圧ＶＡＣの供給が途絶えることを停電と称する。電源装置ＡＡに対して交流電圧ＶＡＣが供給されない期間、即ち、電源装置ＡＡに対する交流電圧ＶＡＣの供給が途絶えている期間を、交流電圧ＶＡＣの非供給期間又は停電期間と称する。交流電圧ＶＡＣは図示されない商用電源から出力される商用交流電圧であって良く、交流電圧ＶＡＣの実効値は例えば９０Ｖ～２６４Ｖの範囲内の何れかの値を持つ。交流電圧ＶＡＣの供給期間において、電源装置ＡＡは、交流電圧ＶＡＣをダイオードブリッジ２により全波整流することで全波整流電圧を配線ＷＲＩＮ（対象配線）に発生させる。そして、全波整流電圧に基づくコンデンサＣＩＮの両端間電圧を電力変換回路５により他の電圧（後述の出力電圧ＶＯＵＴ）に変換する。
【0019】
フィルタ４はコモンモードフィルタであり、交流電圧ＶＡＣに重畳し得るコモンモードノイズを低減する。フィルタ４は互いに磁気結合された第１コイル及び第２コイルを有する。フィルタ４において、第１コイルの第１端は配線ＷＲＬを介して入力端子ＴＭＬに接続され、第１コイルの第２端はダイオードブリッジ２に接続される。フィルタ４において、第２コイルの第１端は配線ＷＲＮを介して入力端子ＴＭＮに接続され、第２コイルの第２端はダイオードブリッジ２に接続される。配線ＷＲＬは入力端子ＴＭＬとフィルタ４の第１コイルとの間の配線を指し、配線ＷＲＮは入力端子ＴＭＮとフィルタ４の第２コイルとの間の配線を指す。フィルタ４によるコモンモードノイズの低減後の交流電圧ＶＡＣがダイオードブリッジ２に入力される。
【0020】
ダイオードブリッジ２は、交流電圧ＶＡＣの供給期間において、フィルタ４を通じて供給される交流電圧ＶＡＣの全波整流を行う。ダイオードブリッジ２の全波整流により得られる全波整流電圧が配線ＷＲＩＮに加わる。具体的には、ダイオードブリッジ２は整流ダイオード２ａ～２ｄを有する。フィルタ４の第１コイルの第２端が整流ダイオード２ａのアノード及び整流ダイオード２ｃのカソードに接続される。フィルタ４の第２コイルの第２端が整流ダイオード２ｂのアノード及び整流ダイオード２ｄのカソードに接続される。整流ダイオード２ｃ及び２ｄの各アノードはグランドに接続される。整流ダイオード２ａ及び２ｂの各カソードは配線ＷＲＩＮに接続される。
【0021】
コンデンサＣＸは配線ＷＲＬ及びＷＲＮに接続される相間コンデンサである。相間コンデンサは一般にＸコンデンサと称されることもある。相間コンデンサＣＸの一端は配線ＷＲＬに接続され、相間コンデンサＣＸの他端は配線ＷＲＮに接続される。相間コンデンサＣＸは高周波のノーマルノードノイズの低減に寄与する。
【0022】
両波整流回路３は、ダイオードブリッジ２とは別に設けられた、交流電圧ＶＡＣの整流回路である。両波整流回路３は整流ダイオード３ａ及び３ｂ並びに抵抗３ｃを有する。整流ダイオード３ａのアノードは配線ＷＲＬに接続される。整流ダイオード３ｂのアノードは配線ＷＲＮに接続される。整流ダイオード３ａ及び３ｂのカソードは互いに共通接続され且つ抵抗３ｃを介して端子ＴＭ１に接続される。即ち、整流ダイオード３ａ及び３ｂの各カソードは抵抗３ｃの一端に接続され、抵抗３ｃの他端は端子ＴＭ１に接続される。交流電圧ＶＡＣの供給期間において、整流ダイオード３ａ及び３ｂの各カソードには（従って端子ＴＭ１には）、交流電圧ＶＡＣの両波整流電圧が加わる。両波整流電圧は全波整流電圧と等価である。但し、ここでは、ダイオードブリッジ２により生成される整流電圧と、両波整流回路３により生成される整流電圧とを、文言上、区別するべく、後者の整流電圧を両波整流電圧と称する（前者の整流電圧を第１全波整流電圧、後者の整流電圧を第２全波整流電圧と称しても良い）。
【0023】
以下、端子ＴＭ１における電圧を電圧ＶＨと称する。交流電圧ＶＡＣの供給期間における任意のタイミングにおいて、交流電圧ＶＡＣの両波整流電圧の値（即ち電圧ＶＨの値）は交流電圧ＶＡＣの瞬時値の絶対値と等しい（但しここでは、整流ダイオード３ａ及び３ｂの順方向電圧及び抵抗３ｃの電圧降下は十分に小さいと仮定して無視）。
【0024】
配線ＷＲＩＮに加わる電圧を電圧ＶＩＮと称する。端子ＴＭ２は配線ＷＲＩＮに接続され、電圧ＶＩＮを受ける。コンデンサＣＩＮは配線ＷＲＩＮ及び端子ＴＭ３間に接続されるメインコンデンサ（入力コンデンサ）である。即ち、配線ＷＲＩＮに対してメインコンデンサＣＩＮの一端（陽極）が接続され、端子ＴＭ３に対してメインコンデンサＣＩＮの他端（陰極）が接続される。メインコンデンサＣＩＮの両端間電圧をコンデンサ電圧ＶＣＩＮと称する。コンデンサ電圧ＶＣＩＮは、端子ＴＭ３の電位から見た配線ＷＲＩＮの電位を指すものとする。メインコンデンサＣＩＮはダイオードブリッジ２から配線ＷＲＩＮに供給される電圧を平滑化する機能を有し、平滑化された電圧が実際に配線ＷＲＩＮに加わる。端子ＴＭ３における電圧を、以下、電圧ＶＤと称する。また端子ＴＭ４はグランドに接続される。
【0025】
電力変換回路５は配線ＷＲＩＮ及び端子ＴＭ３に接続される。後にも述べられるが、交流電圧ＶＡＣの供給期間においてコンデンサ電圧ＶＣＩＮは概ね一定の電圧値を持ち、厳密には一定電圧近辺に保たれた脈流電圧となる。電力変換回路５はコンデンサ電圧ＶＣＩＮに基づいて動作し、コンデンサ電圧ＶＣＩＮを他の電圧ＶＯＵＴに変換する電力変換を実行する。電圧ＶＯＵＴは電力変換回路５の出力電圧ＶＯＵＴである。
【0026】
図１の構成例において、電力変換回路５はフライバック方式のスイッチング電源回路であり、トランス５ａ、Ｎチャネル型のＭＯＳＦＥＴであるパワートランジスタ５ｂ、スイッチング制御装置５ｃ、整流ダイオード５ｄ及び出力コンデンサ５ｅを有する。トランス５ａは一次側巻線及び二次側巻線を有する。トランス５ａにおいて一次側巻線と二次側巻線とは電気的に絶縁されつつ互いに逆極性にて磁気結合されている。一次側巻線の一端は配線ＷＲＩＮに接続され、一次側巻線の他端はパワートランジスタ５ｂのドレインに接続される。パワートランジスタ５ｂのソースは端子ＴＭ３に接続される。スイッチング制御装置５ｃは配線ＷＲＩＮ及び端子ＴＭ３に接続され、コンデンサ電圧ＶＣＩＮを電源電圧として動作する。或いは、トランス５ａに設けられた補助巻線（不図示）での発生電圧に基づきスイッチング制御装置５ｃの電源電圧が生成されても良い。スイッチング制御装置５ｃはパワートランジスタ５ｂのゲートに接続され、パワートランジスタ５ｂのゲート電位の制御を通じ所定のスイッチング周波数でパワートランジスタ５ｂをスイッチングさせる（即ち交互にオン、オフとする）。
【0027】
トランス５ａの二次側巻線の第１端は整流ダイオード５ｄのアノードに接続される。整流ダイオード５ｄのカソード及び出力コンデンサ５ｅの第１端は出力端子ＴＭＯＵＴに接続される。トランス５ａの二次側巻線の第２端及び出力コンデンサ５ｅの第２端は所定の二次側基準電位点に接続される。二次側基準電位点はトランス５ａの二次側に設けられた回路の基準電位点であり、二次側基準電位点の電位から見て出力電圧ＶＯＵＴだけ高い電圧が出力端子ＴＭＯＵＴに加わる。本実施形態においてグランドとは、トランス５ａの一次側に設けられた回路の基準電位点である一次側基準電位点を指し、一次側基準電位点は０Ｖの電位を有する。本実施形態において特に基準を設けずに示される電圧は当該グランドから見た電位を表す。一次側基準電位点における電位はグランド電位と称され得る。二次側基準電位点は一次側基準電位点から絶縁される（但し一次側及び二次側基準電位点は共通の電位点であっても良い）。
【0028】
パワートランジスタ５ｂのオン期間においてコンデンサ電圧ＶＣＩＮに基づく電流がトランス５ａの一次側巻線に流れることで当該電流に基づくエネルギがトランス５ａに蓄積される。パワートランジスタ５ｂのオフ期間においてトランス５ａの蓄積エネルギに基づく電流が二次側巻線から整流ダイオード５ｄを通じ出力端子ＴＭＯＵＴに向けて流れる。これにより出力コンデンサ５ｅの両端間に直流電圧として出力電圧ＶＯＵＴが発生する。特に図示しないが、電力変換回路５において出力電圧ＶＯＵＴを一定に保つ帰還制御が行われて良い。
【0029】
尚、ここでは電力変換回路５がフライバック方式の絶縁型ＤＣ／ＤＣコンバータとして構成されているが、電力変換回路５はフォワード方式の絶縁型ＤＣ／ＤＣコンバータであっても良いし、二次側においてダイオード整流方式ではなく同期整流方式が採用されても良い。また、電力変換回路５がトランスを有することは必須ではなく、電力変換回路５は非絶縁型ＤＣ／ＤＣコンバータであっても良い。電力変換回路５がコンデンサ電圧ＶＣＩＮに基づき他の直流電圧を出力電圧ＶＯＵＴとして生成することができる限り、電力変換回路５の構成は任意である。出力電圧ＶＯＵＴは、図１の構成例の如く二次側基準電位点の電位を基準とする直流電圧であっても良いし、端子ＴＭ３の電位又はグランドの電位を基準とする直流電圧であっても良い。
【0030】
半導体装置１は、主たる構成部品として、スイッチング素子ＳＷ１及びＳＷ２と、制御回路１０、停電検出回路２０、及び、放電機能付きのレギュレータ回路３０を備える。ここでは、スイッチング素子ＳＷ１及びＳＷ２はＮチャネル型のＭＯＳＦＥＴにより構成され、以下、スイッチング素子ＳＷ１、ＳＷ２はトランジスタＳＷ１、ＳＷ２と称され得る。
【0031】
半導体装置１はトランジスタＳＷ１のオン、オフ制御を通じて端子ＴＭ３の電位を制御し、これによってコンデンサ電圧ＶＣＩＮを所定の制限電圧ＶＬＩＭ以下に抑える機能を持つ。このため、端子ＴＭ３を電位制御端子と称することもできる。制限電圧ＶＬＩＭは交流電圧ＶＡＣの最大の波高値より小さい。交流電圧ＶＡＣの実効値の最大値が２６４Ｖであれば、交流電圧ＶＡＣの実効値が２６４Ｖであるときの交流電圧ＶＡＣの波高値が、交流電圧ＶＡＣの最大の波高値である。仮にメインコンデンサＣＩＮの負極がグランドに常時接続されていたならば、メインコンデンサＣＩＮの両端間には最大で４００Ｖ程度の電圧が加わり、それを超える耐圧をメインコンデンサＣＩＮに持たせる必要がある。電源装置ＡＡでは半導体装置１の上記機能により、制限電圧ＶＬＩＭに合わせた耐圧にまでメインコンデンサＣＩＮの耐圧を抑えることができる。
【0032】
トランジスタＳＷ１は端子ＴＭ３とグランドとの間に設けられる。具体的には、トランジスタＳＷ１のドレインが端子ＴＭ３に接続され、トランジスタＳＷ１のソースが端子ＴＭ４に接続される。上述したように端子ＴＭ４はグランドに接続される。トランジスタＳＷ１のゲートに加わる信号をゲート信号Ｇ１と称する。ゲート信号Ｇ１は後述のドライブ回路１６０からトランジスタＳＷ１のゲートに供給される。トランジスタＳＷ１は、ゲート信号Ｇ１がハイレベルであるときにオン状態となり、ゲート信号Ｇ１がローレベルであるときにオフ状態となる。
【0033】
トランジスタＳＷ２のドレインはノードＮＤ１に接続され、トランジスタＳＷ２のソースはグランドに接続される。ノードＮＤ１は放電機能付きのレギュレータ回路３０に設けられたノードである。停電が検出されたときにトランジスタＳＷ２がオンとされ、相間コンデンサＣＸを放電させるための電流及びメインコンデンサＣＩＮを放電させるための電流が、ノードＮＤ１を介してトランジスタＳＷ２のドレイン及びソース間に流れる（詳細は後述）。トランジスタＳＷ２のゲートに加わる信号をゲート信号Ｇ２と称する。ゲート信号Ｇ２は後述の制御ロジック回路１５０からトランジスタＳＷ２のゲートに供給される。トランジスタＳＷ２は、ゲート信号Ｇ２がハイレベルであるときにオン状態となり、ゲート信号Ｇ２がローレベルであるときにオフ状態となる。
【0034】
放電機能付きのレギュレータ回路３０は端子ＴＭ１、ＴＭ２及びＴＭ５に接続される。半導体装置１の外部において端子ＴＭ５はコンデンサＣＶＣＣを介してグランドに接続される。端子ＴＭ５における電圧を内部電源電圧ＶＣＣと称する。レギュレータ回路３０は端子ＴＭ２に加わる電圧ＶＩＮに基づき内部電源電圧ＶＣＣを生成する。レギュレータ回路３０による内部電源電圧ＶＣＣの生成動作が行われるとき、内部電源電圧ＶＣＣは所定の正の直流電圧値である規定電圧値を持つ。但し、電圧ＶＩＮが所定の下限電圧ＶＵＶＬＯ以下であるとき、レギュレータ回路３０による内部電源電圧ＶＣＣの生成動作は停止し、内部電源電圧ＶＣＣはゼロとなる又はゼロに向かう。内部電源電圧ＶＣＣの生成動作が行われて内部電源電圧ＶＣＣが規定電圧値を持つとき、半導体装置１内の各回路（制御回路１０及び停電検出回路２０を含む）は内部電源電圧ＶＣＣに基づいて動作する。以下、特に記述無き限り、内部電源電圧ＶＣＣは規定電圧値を持つものとする。
【0035】
制御回路１０は、分圧回路１１０及び１２０と、差動増幅回路１３０と、シュミットトリガ回路１４０と、制御ロジック回路１５０と、ドライブ回路１６０と、バッファ回路ＢＦ１及びＢＦ２と、を備える。
【0036】
分圧回路１１０は、端子ＴＭ１及びグランドに接続された複数の抵抗の直列回路から成り、電圧ＶＨを分圧する。ここでは、分圧回路１１０は抵抗１１１及び１１２の直列回路から成る。抵抗１１１の第１端は端子ＴＭ１に接続され、抵抗１１１の第２端は抵抗１１２の第１端に接続され、抵抗１１２の第２端はグランドに接続される。抵抗１１１及び１１２間の接続ノードに、電圧ＶＨの分圧（電圧ＶＨに比例し且つ電圧ＶＨより低い電圧）である電圧Ｖ１’が発生する。バッファ回路ＢＦ１は電圧Ｖ１’を低インピーダンスで出力するボルテージフォロアである。即ち、バッファ回路ＢＦ１は電圧Ｖ１’を受ける非反転入力端子を有するオペアンプから成り、当該オペアンプの反転入力端子及び出力端子が互いに接続される。バッファ回路ＢＦ１におけるオペアンプの出力端子（以下、バッファ回路ＢＦ１の出力端子とも称する）から電圧Ｖ１が出力される。電圧Ｖ１は電圧Ｖ１’と同じ電圧値を有する（但し誤差を無視）。電圧Ｖ１及びＶ１’は分圧回路１１０での分圧によって得られる電圧（第１対比電圧）である。
【0037】
分圧回路１２０は、端子ＴＭ３及びグランドに接続された複数の抵抗の直列回路から成り、電圧ＶＤを分圧する。ここでは、分圧回路１２０は抵抗１２１及び１２２の直列回路から成る。抵抗１２１の第１端は端子ＴＭ３に接続され、抵抗１２１の第２端は抵抗１２２の第１端に接続され、抵抗１２２の第２端はグランドに接続される。抵抗１２１及び１２２間の接続ノードに、電圧ＶＤの分圧（電圧ＶＤに比例し且つ電圧ＶＤより低い電圧）である電圧Ｖ２’が発生する。バッファ回路ＢＦ２は電圧Ｖ２’を低インピーダンスで出力するボルテージフォロアである。即ち、バッファ回路ＢＦ２は電圧Ｖ２’を受ける非反転入力端子を有するオペアンプから成り、当該オペアンプの反転入力端子及び出力端子が互いに接続される。バッファ回路ＢＦ２におけるオペアンプの出力端子（以下、バッファ回路ＢＦ２の出力端子とも称する）から電圧Ｖ２が出力される。電圧Ｖ２は電圧Ｖ２’と同じ電圧値を有する（但し誤差を無視）。電圧Ｖ２及びＶ２’は分圧回路１２０での分圧によって得られる電圧（第２対比電圧）である。
【0038】
差動増幅回路１３０はバッファ回路ＢＦ１及びＢＦ２の出力端子に接続され、それらから電圧Ｖ１及びＶ２を受ける。差動増幅回路１３０は電圧Ｖ１及びＶ２間の差を増幅し、電圧Ｖ１及びＶ２間の差に応じた差分信号ＳＤＩＦを出力する。具体的には、差動増幅回路１３０はオペアンプ（演算増幅器）１３１と抵抗１３２～１３５を備える。抵抗１３２の第１端はバッファ回路ＢＦ１の出力端子に接続され電圧Ｖ１を受ける。抵抗１３２の第２端はオペアンプ１３１の非反転入力端子に接続される一方で抵抗１３３を介してグランドに接続される。抵抗１３４の第１端はバッファ回路ＢＦ２の出力端子に接続され電圧Ｖ２を受ける。抵抗１３４の第２端はオペアンプ１３１の反転入力端子に接続される一方で抵抗１３５を介してオペアンプ１３１の出力端子に接続される。オペアンプ１３１の出力端子から差分信号ＳＤＩＦが出力される。
【0039】
差分信号ＳＤＩＦの電位は、電圧Ｖ２が一定であるという条件の下、電圧Ｖ１の上昇につれて上昇し、電圧Ｖ１の低下につれて低下する。差分信号ＳＤＩＦの電位は、電圧Ｖ１が一定であるという条件の下、電圧Ｖ２の上昇につれて低下し、電圧Ｖ２の低下につれて上昇する。
【0040】
シュミットトリガ回路１４０は、アナログ信号である差分信号ＳＤＩＦをヒステリシス付きでデジタルの信号ＳＳＭＴに変換し且つ出力する。信号ＳＳＭＴはハイレベル又はローレベルの何れかの信号レベルを有する。信号ＳＳＭＴがローレベルであるときを起点にして回路１４０の動作を説明する。差分信号ＳＤＩＦの電位が所定の上方閾電圧ＶＨ＿ＳＭＴより低い状態から上方閾電圧ＶＨ＿ＳＭＴより高い状態に遷移すると、回路１４０は信号ＳＳＭＴのレベルをローレベルからハイレベルに切り替える。その後、差分信号ＳＤＩＦの電位が所定の下方閾電圧ＶＬ＿ＳＭＴより高い状態から下方閾電圧ＶＬ＿ＳＭＴより低い状態に遷移すると、回路１４０は信号ＳＳＭＴのレベルをハイレベルからローレベルに切り替える。ここで、上方閾電圧ＶＨ＿ＳＭＴは下方閾電圧ＶＬ＿ＳＭＴより高く、下方閾電圧ＶＬ＿ＳＭＴは正である。
【0041】
制御ロジック回路１５０は、シュミットトリガ回路１４０から信号ＳＳＭＴを受けると共に停電検出回路２０から停電検出信号ＳＦＥを受ける。停電検出信号ＳＦＥ及び後述の制御信号ＳＣＮＴは“１”又は“０”の値を有する二値化信号である。交流電圧ＶＡＣが安定して電源装置ＡＡに供給される定常状態において、停電検出信号ＳＦＥの値は“０”に維持される。停電検出信号ＳＦＥが“０”の値を有する期間において、制御ロジック回路１５０はローレベルのゲート信号Ｇ２をトランジスタＳＷ２に供給することでトランンジスタＳＷ２をオフに保ち、且つ、信号ＳＳＭＴに基づく制御信号ＳＣＮＴをドライブ回路１６０に供給することでトランジスタＳＷ１をオン又はオフに制御する。ドライブ回路１６０はトランジスタＳＷ１のゲートに接続され、制御信号ＳＣＮＴに応じてトランジスタＳＷ１にゲート信号Ｇ１を供給することで、トランジスタＳＷ１をオン又はオフとする。
【0042】
具体的には、停電検出信号ＳＦＥが“０”の値を有する期間において、信号ＳＳＭＴがハイレベルであるとき、制御ロジック回路１５０は“０”の制御信号ＳＣＮＴをドライブ回路１６０に供給する。ドライブ回路１６０は“０”の制御信号ＳＣＮＴを受けてローベルのゲート信号Ｇ１をトランジスタＳＷ１に供給し、これによってトランジスタＳＷ１をオフとする。停電検出信号ＳＦＥが“０”の値を有する期間において、信号ＳＳＭＴがローレベルであるとき、制御ロジック回路１５０は“１”の制御信号ＳＣＮＴをドライブ回路１６０に供給する。ドライブ回路１６０は“１”の制御信号ＳＣＮＴを受けてハイベルのゲート信号Ｇ１をトランジスタＳＷ１に供給し、これによってトランジスタＳＷ１をオンとする。
【0043】
停電検出回路２０は端子ＴＭ１における電圧ＶＨに基づき停電を検出する（詳細には停電の発生有無を判断及び検出する）。図１の構成例では、電圧ＶＨに応じた電圧である電圧Ｖ１が停電検出回路２０に入力され、停電検出回路２０は電圧Ｖ１に基づき停電を検出する（詳細には停電の発生有無を判断及び検出する）。停電検出回路２０による検出の結果を示す信号が停電検出信号ＳＦＥとして停電検出回路２０から制御ロジック回路１５０に出力される。“１”の停電検出信号ＳＦＥはアサート状態の信号（有効な信号）であり、停電が発生していることを示す。“０”の停電検出信号ＳＦＥはネゲート状態の信号（無効な信号）であり、停電が発生していることを示さない又は停電が発生していないことを示す。
【0044】
交流電圧ＶＡＣの供給期間において、電圧ＶＨは交流電圧ＶＡＣの両波整流電圧であるから、電圧ＶＨが変動し、従って電圧Ｖ１も変動する。このときの電圧ＶＨ及び電圧Ｖ１の変動周期は交流電圧ＶＡＣの半周期と一致する。この性質を利用し、停電検出回路２０は電圧ＶＨの変動状態に基づき停電の発生有無を検出する（実際には、電圧Ｖ１の変動状態に基づき停電の発生有無を検出する）。停電検出回路２０において、停電検出信号ＳＦＥに“１”の値が設定される期間（即ち停電が発生していると検出される期間）を停電の検出期間と称する。停電検出回路２０において、停電検出信号ＳＦＥに“０”の値が設定される期間（即ち停電の発生が検出されない期間）を停電の非検出期間と称する。交流電圧ＶＡＣの供給期間と交流電圧ＶＡＣの非供給期間とが切り替わる過渡期を除けば、交流電圧ＶＡＣの供給期間は停電の非検出期間と一致し（即ち交流電圧ＶＡＣの供給期間において停電検出信号ＳＦＥは“０”となり）、停電の検出期間は交流電圧ＶＡＣの非供給期間と一致する（即ち交流電圧ＶＡＣの非供給期間において停電検出信号ＳＦＥは“１”となる）。
【0045】
図２に停電検出回路２０の内部構成例を示す。停電検出回路２０は２以上のコンパレータ２１と各コンパレータ２１の出力信号を受ける判定回路２２とを備える。図２に示す停電検出回路２０には３つのコンパレータ２１としてコンパレータ２１［１］～２１［３］が設けられる。コンパレータ２１［１］～２１［３］の夫々の非反転入力端子に電圧Ｖ１が入力される。コンパレータ２１［１］～２１［３］の反転入力端子に、夫々、所定の判定電圧ＶＴＨ［１］～ＶＴＨ［３］が入力される。ここで、“ＶＴＨ［１］＞ＶＴＨ［２］＞ＶＴＨ［３］＞０”が成立する。任意の整数ｉに関し、コンパレータ２１［ｉ］は電圧Ｖ１を判定電圧ＶＴＨ［ｉ］と比較し、電圧Ｖ１が判定電圧ＶＴＨ［ｉ］よりも高いときにハイレベルの信号ＣＭＰ［ｉ］を出力し、電圧Ｖ１が判定電圧ＶＴＨ［ｉ］よりも低いときにローレベルの信号ＣＭＰ［ｉ］を出力する。電圧Ｖ１が判定電圧ＶＴＨ［ｉ］とちょうど一致するとき、コンパレータ２１［ｉ］の出力信号ＣＭＰ［ｉ］はハイレベル又はローレベルとなる。
【0046】
判定回路２２はコンパレータ２１［１］～２１［３］の各出力信号に基づき停電検出信号ＳＦＥを生成及び出力する。交流電圧ＶＡＣの大きさ並びに端子ＴＨ１及びグランド間の寄生容量等に依存するが、交流電圧ＶＡＣの供給期間においては、第１～第３出力トグルの内、１以上の出力トグルが発生する。図３に、第１～第３出力トグルが全て発生している状態を示す。任意の整数ｉに関し、第ｉ出力トグルとは、交流電圧ＶＡＣの半周期においてコンパレータ２１［ｉ］の出力信号ＣＭＰ［ｉ］にアップエッジとダウンエッジが１回ずつ発生することを指す。
【0047】
判定回路２２は、コンパレータ２１［１］～２１［３］の各出力信号に基づき第１～第３出力トグルの発生有無を監視する。所定の判定時間ｔＴＨ内において、第１～第３出力トグルの内、１以上の出力トグルが発生するとき、判定回路２２は停電検出信号ＳＦＥの値を“０”に設定する。第１～第３出力トグルの何れもが発生しない状態が所定の判定時間ｔＴＨ以上継続するとき、判定回路２２は停電が発生したと判断して停電検出信号ＳＦＥの値を“１”に設定する。
【0048】
判定時間ｔＴＨは交流電圧ＶＡＣの半周期以上の時間長さを有する。ここで、半導体装置１にとって交流電圧ＶＡＣの半周期は既知であるとする。交流電圧ＶＡＣの半周期は交流電圧ＶＡＣの周期の半分を指す。交流電圧ＶＡＣの周波数が所定の周波数範囲内の何れかとなる場合には、当該周波数範囲の最小周波数（例えば５０Ｈｚ）に基づき判定時間ｔＴＨが設定される。即ち、上記最小周波数（例えば５０Ｈｚ）の逆数の１／２以上の長さを判定時間ｔＴＨに持たせれば良い。停電検出信号ＳＦＥの初期値は“０”であるとする。停電検出信号ＳＦＥの値に“１”が設定された後でも、第１、第２又は第３出力トグルが検出された場合には、判定回路２２は停電検出信号ＳＦＥの値を“０”に戻す。
【0049】
制御ロジック回路１５０は停電が検出されたときコンデンサＣＸ及びＣＩＮを放電させるための放電処理を実行する。
【0050】
当該放電処理の説明の前に、定常状態における制御回路１０の動作を説明する。まず制御回路１０の初期状態において、信号ＳＳＭＴはローレベルであり、トランジスタＳＷ１はオンとされるものとする。このとき電圧ＶＤは実質的にグランド電位を有する。
【0051】
まず、交流電圧ＶＡＣの大きさが十分に小さい第１状況を考える。第１状況では交流電圧ＶＡＣの供給期間においてトランジスタＳＷ１を常時オンにしていたとしても、“Ｖ１＞Ｖ２”ではあるが電圧Ｖ１及びＶ２間の差があまり大きくならない。結果、差分信号ＳＤＩＦはシュミットトリガ回路１４０の上方閾電圧ＶＨ＿ＳＭＴを上回らずに信号ＳＳＭＴはローレレベルに維持される。故に、トランジスタＳＷ１はオンに維持される。ここで、交流電圧ＶＡＣの大きさが十分に小さいとは、交流電圧ＶＡＣの供給期間においてトランジスタＳＷ１をオンに維持していてもコンデンサ電圧ＶＣＩＮが所定の制限電圧ＶＬＩＭ以下に維持される程度に交流電圧ＶＡＣの大きさが小さいことを意味する。
【0052】
次に第２状況を考える。第２状況では交流電圧ＶＡＣの供給期間においてトランジスタＳＷ１をオンに維持したならばコンデンサ電圧ＶＣＩＮが所定の制限電圧ＶＬＩＭを上回る程度に交流電圧ＶＡＣの大きさが大きい。例えば、第２状況では交流電圧ＶＡＣの実効値が２４０Ｖである。図４を参照する。図４は第２状況における電圧波形等が示される。図４において、上から下に向けて順番に、電圧ＶＬ－Ｎ、電圧ＶＨ、電圧ＶＩＮ、電圧ＶＣＩＮ、ゲート信号Ｇ１、ゲート信号Ｇ２の波形が示される。それらの波形の内、コンデンサ電圧ＶＣＩＮの波形だけ破線にて表され、他の波形は実線にて表される。電圧ＶＬ－Ｎは、入力端子ＴＭＮの電位から見た入力端子ＴＭＬの電位を表す。図４では、ゲート信号Ｇ２の波形の下に第１タイマ及び第２タイマの動作が図示される。各タイマの機能については後述される。
【0053】
時間が経過するにつれて、時刻Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６が、この順番で訪れるものとする。時刻Ｔ１より前から時刻Ｔ２の直前まで第２状況における交流電圧ＶＡＣが電源装置ＡＡに供給されている（従って入力端子ＴＭＬ及びＴＭＮ間に供給されている）。時刻Ｔ２の直前までにおいて停電検出信号ＳＦＥの値は“０”に維持され、結果、ゲート信号Ｇ２はローレベルに維持される。
【0054】
時刻Ｔ１及びＴ２間の動作を信号ＳＳＭＴがローレベルである状態（従ってゲート信号Ｇ１がハイレベルであり、トランジスタＳＷ１がオンの状態）を起点に説明する。トランジスタＳＷ１のオン期間において電圧ＶＨが上昇すると差分信号ＳＤＩＦが上昇する。第２状況では、トランジスタＳＷ１のオン期間中における電圧ＶＨの上昇過程で差分信号ＳＤＩＦの電位がシュミットトリガ回路１４０の上方閾電圧ＶＨ＿ＳＭＴを上回って信号ＳＳＭＴにアップエッジが生じ、結果、ゲート信号Ｇ１にダウンエッジが生じてトランジスタＳＷ１がターンオフする。
【0055】
電圧ＶＨの上昇過程において電圧ＶＩＮも上昇し、トランジスタＳＷ１がオフであれば電圧ＶＤも電圧ＶＩＮの上昇に連動して上昇する。但し、電圧ＶＨも上昇するので差分信号ＳＤＩＦは比較的高いレベルに維持され、信号ＳＳＭＴはハイレベルに維持される。その後、トランジスタＳＷ１がオフのままで電圧ＶＨの変化方向が上昇方向から低下方向に転じる。トランジスタＳＷ１がオフの状態で電圧ＶＨが低下するとき電圧ＶＩＮも低下するが、電圧ＶＩＮはコンデンサ電圧ＶＣＩＮ以下にまで下がることは無い。トランジスタＳＷ１がオフの状態での電圧ＶＨの低下過程において電圧Ｖ１の低下に伴って差分信号ＳＤＩＦが低下する。そして、差分信号ＳＤＩＦの電位が下方閾電圧ＶＬ＿ＳＭＴを下回ると信号ＳＳＭＴにダウンエッジが生じて、ゲート信号Ｇ１にアップエッジが生じ、結果、トランジスタＳＷ１がターンオンする。その後、電圧ＶＨの変化方向が低下方向から上昇方向に転じ、以後は上述と同様の動作が繰り返される。これにより、交流電圧ＶＡＣの供給期間においてコンデンサ電圧ＶＣＩＮが所定の制限電圧ＶＬＩＭ以下であって且つ制限電圧ＶＬＩＭ近辺に保たれることになる。
【0056】
図４に示す例において、時刻Ｔ２にて交流電圧ＶＡＣの供給期間から交流電圧ＶＡＣの非供給期間に遷移する。このため、時刻Ｔ２にて停電検出回路２０により停電の発生が検出され、停電検出信号ＳＦＥの値が“０”から“１”に変化する。尚、停電の発生検出には一定時間が必要であるため、実際には、交流電圧ＶＡＣの供給期間から交流電圧ＶＡＣの非供給期間への遷移後、当該一定時間が経過してから停電検出信号ＳＦＥの値が“０”から“１”に変化する。但し、ここでは、説明の便宜上、時刻Ｔ２にて停電検出信号ＳＦＥの値が“０”から“１”に変化したと考える。
【0057】
制御ロジック回路１５０は、停電検出信号ＳＦＥの値の“０”から“１”への変化に応答して、自身が所持又は管理する第１タイマ及び第２タイマを起動させる。第１タイマは第１待機時間ｔＡを計測し、第２タイマは第２待機時間ｔＢを計測する。第２待機時間ｔＢは第１待機時間ｔＡよりも長い。第１タイマは基準時刻からの経過時間を計測し、基準時刻からの経過時間が第１待機時間ｔＡに達したときに第１タイマアクティブ信号を発生する。第２タイマは基準時刻からの経過時間を計測し、基準時刻からの経過時間が第２待機時間ｔＢに達したときに第２タイマアクティブ信号を発生する。基準時刻は、停電検出信号ＳＦＥの値が“０”から“１”に変化した時刻であり、図４の例では時刻Ｔ２である。
【0058】
図４の例において、時刻Ｔ３は時刻Ｔ２より第１待機時間ｔＡだけ後の時刻であり、時刻Ｔ５は時刻Ｔ２より第２待機時間ｔＢだけ後の時刻である。故に、時刻Ｔ３にて第１タイマアクティブ信号が発生し、時刻Ｔ５にて第２タイマアクティブ信号が発生する。尚、図４の例では時刻Ｔ２以後、時刻Ｔ６を超えて停電が継続するものとする。このため、半導体装置１が動作し続ける限り、時刻Ｔ２以後も停電検出信号ＳＦＥの値が“１”に維持される。
【0059】
制御ロジック回路１５０は、第１タイマアクティブ信号の発生を受けて第１放電処理を実行し、第２タイマアクティブ信号の発生を受けて第２放電処理を実行する。図４の例において、第１放電処理は時刻Ｔ３及びＴ４間にて実行され、第２放電処理は時刻Ｔ５及びＴ６間にて実行される。
【0060】
第１放電処理において、制御ロジック回路１５０は、制御信号ＳＣＮＴの値を“０”に維持することでゲート信号Ｇ１をローレベルに保つ（即ちトランジスタＳＷ１をオフに維持する）。また、第１放電処理において、制御ロジック回路１５０はゲート信号Ｇ２をハイレベルに保つことでトランジスタＳＷ２をオンに維持する。故に、図４の例では、時刻Ｔ３及びＴ４間において、トランジスタＳＷ１がオフに且つトランジスタＳＷ２がオンに維持される。
【0061】
尚、図４の例とは異なるが、仮に、時刻Ｔ２の後、第１タイマアクティブ信号が発生する前に、電源装置ＡＡに対する交流電圧ＶＡＣの供給が復帰して停電検出信号ＳＦＥの値が“１”から“０”に戻れば、制御ロジック回路１５０は第１放電処理を実行しない。この場合、停電検出信号ＳＦＥの値が“０”に戻った後は、時刻Ｔ２以前と同様の動作が行われることになる。
【0062】
このように、制御ロジック回路１５０は、停電検出信号ＳＦＥの値が“０”から“１”に切り替わった後、停電検出信号ＳＦＥの値が“１”に維持されたまま第１待機時間ｔＡが経過したときに第１放電処理を実行する。実際には停電が発生していないのにも関わらず、ノイズ等の影響により停電検出信号ＳＦＥの値が短時間だけ“１”になることもある。第１待機時間ｔＡを設けておくことで、このような誤検出に基づく第１放電処理の実行を抑制できる。
【0063】
第１放電処理により相間コンデンサＣＸが放電される。図５に第１放電処理にて相間コンデンサＣＸが放電される様子を示す。図５において、電流ＩＤＩＳ１が第１放電処理での相間コンデンサＣＸの放電電流を表す。第１放電処理において、両波整流回路３、端子ＴＭ１及びスイッチング素子ＳＷ２を経由する第１放電経路で相間コンデンサＣＸが放電される（即ち放電電流ＩＤＩＳ１が流れる）。第１放電経路中にグランドが含まれ、第１放電処理により相間コンデンサＣＸの両端電位はグランド電位に向かう。
【0064】
第１放電処理は所定の放電時間ｔＤＩＳ１だけ行われる。即ち、時刻Ｔ３より放電時間ｔＤＩＳ１だけ後の時刻が時刻Ｔ４となる。、ここでは、放電時間ｔＤＩＳ１は予め定められた固定時間であるとする。放電時間ｔＤＩＳ１分の第１放電処理により、相間コンデンサＣＸの両端間電圧が十分に低くなることが保証されるよう、放電時間ｔＤＩＳ１を定めておけば良い。図４の例において、第２待機時間ｔＢは第１待機時間ｔＡと放電時間ｔＤＩＳ１との和よりも長い。このため時刻Ｔ５は時刻Ｔ４よりも後の時刻となる。
【0065】
出力電圧ＶＯＵＴに基づいて動作する負荷（不図示；マイクロコンピュータ等）が出力端子ＴＭＯＵＴに接続される。停電の発生後、出力電圧ＶＯＵＴの供給が途絶える前に、負荷は必要な電断対応処理を実行する。電断対応処理が完了するまで、必要な出力電圧ＶＯＵＴの供給が確保されるよう、時刻Ｔ４の後、第２放電処理の開始までに間隔を設けている。尚、半導体装置１は、時刻Ｔ３又はＴ４において停電が発生したことを示す信号を上記負荷に伝達するようにしても良く、この場合、当該信号を受けて負荷は電断対応処理を開始できる。
【0066】
但し、第２待機時間ｔＢが第１待機時間ｔＡと放電時間ｔＤＩＳ１との和と一致するように、それらの時間を設定しておいても良い。この場合、時刻Ｔ５と時刻Ｔ４は同じ時刻となる。何れにせよ、第２放電処理は第１放電処理の後に実行されることになる。
【0067】
第２放電処理において、制御ロジック回路１５０は、制御信号ＳＣＮＴの値を“１”に維持することでゲート信号Ｇ１をハイレベルに保つ（即ちトランジスタＳＷ１をオンに維持する）。また、第２放電処理において、制御ロジック回路１５０はゲート信号Ｇ２をハイレベルに保つことでトランジスタＳＷ２をオンに維持する。故に、図４の例では、時刻Ｔ５及びＴ６間において、トランジスタＳＷ１及びＳＷ２が共にオンに維持される。
【0068】
第２放電処理によりメインコンデンサＣＩＮが放電される。図６に第２放電処理にてメインコンデンサＣＩＮが放電される様子を示す。図６において、電流ＩＤＩＳ２が第２放電処理でのメインコンデンサＣＩＮの放電電流を表す。第２放電処理において、スイッチング素子ＳＷ１、端子ＴＭ３、端子ＴＭ２及びスイッチング素子ＳＷ２を経由する第２放電経路でメインコンデンサＣＩＮが放電される（即ち放電電流ＩＤＩＳ２が流れる）。第２放電経路中にグランドが含まれ、第２放電処理によりメインコンデンサＣＩＮの両端電位はグランド電位に向かう。
【0069】
時刻Ｔ５の後、電圧ＶＩＮ及びＶＣＩＮが低下してゆく。電圧ＶＩＮが上述の下限電圧ＶＵＶＬＯ以下となると、半導体装置１内でリセット信号が発生し、リセット信号を受けて制御回路１０にてリセット処理が実行される。リセット処理において、制御回路１０により（制御ロジック回路１５０及びドライブ回路１６０の協働により）ゲート信号Ｇ１及びＧ２が共にローレベルに切り替えられる。時刻Ｔ６はリセット信号が発生する時刻であり、第２放電処理の終了時刻に相当する。時刻Ｔ６にてトランジスタＳＷ１及びＳＷ２が共にターンオフすることで第２放電処理が終了する。
【0070】
尚、スイッチング制御装置５ｃは、時刻Ｔ５の後、コンデンサ電圧ＶＣＩＮがスイッチング制御装置５ｃの動作下限電圧以下になるまでは、パワートランジスタ５ｂのスイッチングを継続する。コンデンサ電圧ＶＣＩＮが当該動作下限電圧以下になると、スイッチング制御装置５ｃの動作が停止する。スイッチング制御装置５ｃの動作が停止した後は、パワートランジスタ５ｂはオフに維持される。
【0071】
従来、停電の発生時に、相間コンデンサとメインコンデンサの双方を放電させることは、必要な外付け部品の増大をもたらすこと等を理由に、難しいことが多かった。特に、メインコンデンサは耐圧が高いこともあり、相間コンデンサと同時に放電させることは技術的に難しかった。これに対し、本実施形態に係る構成によれば、停電の発生時に相間コンデンサとメインコンデンサの双方を放電させることが可能となる。
【0072】
図１の構成では、メインコンデンサＣＩＮの必要耐圧低減のために必要なスイッチング素子ＳＷ１を用いつつ、スイッチング素子ＳＷ２を追加するだけで、相間コンデンサＣＸとメインコンデンサＣＩＮの放電が可能となる。つまり、それらの放電を簡素な構成で実現することができる。
【0073】
以下、複数の実施例の中で、幾つかの具体的な動作例、応用技術、変形技術等を説明する。本実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の各実施例に適用される。各実施例において、上述の事項と矛盾する事項がある場合には、各実施例での記載が優先されて良い。また矛盾無き限り、以下に示す複数の実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
【0074】
＜＜第１実施例＞＞
第１実施例を説明する。放電時間ｔＤＩＳ１は固定時間ではなく、第１放電処理の開始後の電圧ＶＨに基づき動的に変化する時間であっても良い。具体的には、以下のようにしても良い。
第１実施例を説明する。放電時間ｔＤＩＳ１は固定時間ではなく、第１放電処理の開始後の電圧ＶＨに基づき動的に変化する時間であっても良い。具体的には、以下のようにしても良い。
【0075】
図７に示す如く、電圧Ｖ１を所定の終了判定電圧ＶＴＨ＿ＤＩＳ１と比較するコンパレータ６０を半導体装置１に設けておく。コンパレータ６０の非反転入力端子には電圧Ｖ１が入力され、コンパレータ６０の反転入力端子には終了判定電圧ＶＴＨ＿ＤＩＳ１が入力される。終了判定電圧ＶＴＨ＿ＤＩＳ１は所定の正の電圧値（基準値）を有する。コンパレータ６０は図２のコンパレータ２１［３］であっても良く、この場合、終了判定電圧ＶＴＨ＿ＤＩＳ１は上述の判定電圧ＶＴＨ［３］に等しい。
【0076】
コンパレータ６０は、電圧Ｖ１が終了判定電圧ＶＴＨ＿ＤＩＳ１よりも高いときにハイレベルの信号を出力し、電圧Ｖ１が終了判定電圧ＶＴＨ＿ＤＩＳ１よりも低いときにローレベルの信号を出力する。“Ｖ１＝ＶＴＨ＿ＤＩＳ１”であるとき、コンパレータ６０の出力信号はハイレベル又はローレベルとなる。コンパレータ６０の出力信号は制御ロジック回路１５０に入力される。
【0077】
第１実施例に係る制御ロジック回路１５０は、第１放電処理の開始後、コンパレータ６０の出力信号を監視し、コンパレータ６０の出力信号がハイレベルからローレベルに遷移したこと受けて（即ち電圧ＶＨの分圧値が基準値未満になることを受けて）第１放電処理を終了させる。このため、第１実施例において、放電時間ｔＤＩＳ１は、時刻Ｔ３での電圧ＶＨ等に依存して様々に変化しうることになる。
【0078】
但し、常に“（ｔＡ＋ｔＤＩＳ１）＜ｔＢ”となるよう、即ち第１待機時間ｔＡと放電時間ｔＤＩＳ１との和よりも第２待機時間ｔＢの方が長くなるよう、コンパレータ６０の出力信号に依らず第１放電処理の実行時間（即ち放電時間ｔＤＩＳ１）に上限が設けられていて良い。或いは、時刻Ｔ３での電圧ＶＨの如何によらず、常に“（ｔＡ＋ｔＤＩＳ１）＜ｔＢ”となるよう、十分に長い時間を第２待機時間ｔＢに設定しておいても良い。何れにせよ、第１放電処理の終了後に第２放電処理が開始される。第２放電処理の開始後の動作は上述した通りである。
【0079】
＜＜第２実施例＞＞
第２実施例を説明する。第２実施例では、放電機能付きのレギュレータ回路３０の内部構成例を示す。図８は、第２実施例に係る電源装置ＡＡの構成図である。第２実施例に係るレギュレータ回路３０は、内部レギュレータ３１、トランジスタ３２及び３３、スイッチング素子ＳＷ３を備える。
第２実施例を説明する。第２実施例では、放電機能付きのレギュレータ回路３０の内部構成例を示す。図８は、第２実施例に係る電源装置ＡＡの構成図である。第２実施例に係るレギュレータ回路３０は、内部レギュレータ３１、トランジスタ３２及び３３、スイッチング素子ＳＷ３を備える。
【0080】
トランジスタ３２及び３３は、Ｎチャネル型のＪＦＥＴ（接合型電界効果トランジスタ）である。トランジスタ３２及び３３はノーマリオンの電界効果トランジスタ、即ちゲート－ソース間電圧が０Ｖであってもドレイン及びソース間が導通状態となるトランジスタである。
【0081】
トランジスタ３２のドレインは端子ＴＭ１に接続され、トランジスタ３２のソースはノードＮＤ１に接続される。トランジスタ３２のゲート及びバックゲートはグランドに接続される。トランジスタ３３のドレインは端子ＴＭ２に接続され、トランジスタ３３のソースはスイッチング素子ＳＷ３の第１端に接続される。トランジスタ３３のゲート及びバックゲートはグランドに接続される。スイッチング素子ＳＷ３の第２端はノードＮＤ１に接続される。制御ロジック回路１５０によりスイッチング素子ＳＷ３のオン、オフが制御される。上述したように、ノードＮＤ１はトランジスタＳＷ２のドレインに接続され、トランジスタＳＷ２のソースはグランドに接続される。
【0082】
内部レギュレータ３１はノードＮＤ１における電圧に基づき内部電源電圧ＶＣＣを生成する。内部電源電圧ＶＣＣは端子ＴＭ５に加わる。スイッチング素子ＳＷ３は１以上の任意のトランジスタにより構成されて良い。例えば、Ｎチャネル型のＭＯＳＦＥＴにてスイッチング素子ＳＷ３を構成できる。この場合、スイッチング素子ＳＷ３としてのＭＯＳＦＥＴのドレイン、ソースがスイッチング素子ＳＷ３の第１端、第２端として機能し、制御ロジック回路１５０が当該ＭＯＳＦＥＴのゲート電位を制御することによりスイッチング素子ＳＷ３のオン、オフを制御する。尚、制御回路１０の起動前において“ＶＩＮ＞０”となったときに端子ＴＭ２の電圧を内部レギュレータ３１に与えて内部レギュレータ３１に内部電源電圧ＶＣＣを生成させるスタータ回路が半導体装置１に設けられていて良い。
【0083】
制御ロジック回路１５０は第１放電処理の実行期間だけスイッチング素子ＳＷ３をオフ状態に設定し、それ以外の期間ではスイッチング素子ＳＷ３をオン状態に保つ。このため、図４の例では、時刻Ｔ１から時刻Ｔ３の直前までスイッチング素子ＳＷ３はオンであり、時刻Ｔ３及びＴ４間においてスイッチング素子ＳＷ３はオフであり、その後、時刻Ｔ６までスイッチング素子ＳＷ３はオンである。
【0084】
図９に第１放電処理にて相間コンデンサＣＸが放電される様子を示す。トランジスタ３２はノーマリオンのＪＦＥＴであるため、第１放電処理の実行期間においてスイッチング素子ＳＷ２がオンとされると、両波整流回路３、端子ＴＭ１、トランジスタ３２及びスイッチング素子ＳＷ２を経由する第１放電経路で相間コンデンサＣＸが放電される（即ち放電電流ＩＤＩＳ１が流れる）。この際、放電電流ＩＤＩＳ１の増大に伴いノードＮＤ１の電位が上昇すると、トランジスタ３２は自身のチャネル（ドレイン及びソース間）に流れる電流を減ずるように作用する。このため、第１放電処理において放電電流ＩＤＩＳ１が過大となることが抑制される。
【0085】
図１０に第２放電処理にてメインコンデンサＣＩＮが放電される様子を示す。上述の説明から明らかなように、第２放電処理の実行期間においてスイッチング素子ＳＷ３はオンである。トランジスタ３３はノーマリオンのＪＦＥＴであるため、第２放電処理の実行期間においてスイッチング素子ＳＷ１及びＳＷ２がオンとされると、スイッチング素子ＳＷ１、端子ＴＭ３、端子ＴＭ２、トランジスタ３３、スイッチング素子ＳＷ３及びスイッチング素子ＳＷ２を経由する第２放電経路でメインコンデンサＣＩＮが放電される（即ち放電電流ＩＤＩＳ２が流れる）。この際、放電電流ＩＤＩＳ２の増大に伴いノードＮＤ１の電位が上昇すると、トランジスタ３３は自身のチャネル（ドレイン及びソース間）に流れる電流を減ずるように作用する。このため、第２放電処理において放電電流ＩＤＩＳ２が過大となることが抑制される。
【0086】
尚、第１放電処理の開始前と比べて第１放電処理又は第２放電処理の実行期間ではノードＮＤ１の電位が低くなり、内部電源電圧ＶＣＣの値が規定電圧値よりも低くなることが懸念される。この懸念を払拭すべく、第１放電処理又は第２放電処理の実行期間内に、スイッチング素子ＳＷ３をオンとしつつトランジスタＳＷ２をオフとする再充電期間を挿入しても良い。再充電期間においてノードＮＤ１の電圧に基づきコンデンサＣＶＣＣの充電電圧が上記の規定電圧値まで引き上げられる。
【0087】
或いは、図１１に示されるよう整流ダイオード３４をレギュレータ回路３０に追加しても良い。整流ダイオード３４のアノードはノードＮＤ１に接続され、整流ダイオード３４のカソードは内部レギュレータ３１の入力端に接続される。図１１の構成において、内部レギュレータ３１は整流ダイオード３４のカソードにおける電圧に基づき内部電源電圧ＶＣＣを生成する。更に或いは、特に図示しないが、内部レギュレータ３１を端子ＴＭ３に直接接続する構成が採用されても良く、この場合、内部レギュレータ３１は端子ＴＭ３の電圧に基づき内部電源電圧ＶＣＣを生成する。
【0088】
＜＜第３実施例＞＞
第３実施例を説明する。第３実施例では、幾つかの変形例又は補足事項等を説明する。
第３実施例を説明する。第３実施例では、幾つかの変形例又は補足事項等を説明する。
【0089】
任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係は上述したものの逆とされ得る。
【0090】
各実施形態に示されたＦＥＴ（電界効果トランジスタ）のチャネルの種類は例示である。上述の主旨を損なわない形で、任意のＦＥＴのチャネルの種類はＰチャネル型及びＮチャネル型間で変更され得る。
【0091】
不都合が生じない限り、上述の任意のトランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述された任意のトランジスタを、不都合が生じない限り、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
【0092】
本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
【0093】
＜＜付記＞＞
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
【0094】
本開示の一側面に係る電源用半導体装置（１）は、一対の入力端子（ＴＭＬ及びＴＭＮ）に加わる交流電圧（ＶＡＣ）をダイオードブリッジ（２）に供給することで対象配線（ＷＲＩＮ）に全波整流電圧を生じさせる電源装置（ＡＡ）に用いられる電源用半導体装置であって、前記一対の入力端子に加わる前記交流電圧を前記ダイオードブリッジと異なる両波整流回路（３）に供給することで得られる整流電圧（ＶＨ）を受けるよう構成された第１入力端子（ＴＭ１）と、前記対象配線に接続されるよう構成された第２入力端子（ＴＭ２）と、前記対象配線に対しメインコンデンサ（ＣＩＮ）を通じて接続されるよう構成された電位制御端子（ＴＭ３）と、前記電位制御端子とグランドとの間に設けられた第１スイッチング素子（ＳＷ１）と、前記第１入力端子における電圧に基づき、前記一対の入力端子への前記交流電圧の供給が途絶える停電を検出するよう構成された停電検出回路（２０）と、前記停電が検出されたときに前記一対の入力端子間に設けられる相間コンデンサ（ＣＸ）を放電させるための電流及び前記メインコンデンサを放電させるための電流をグランドへと流すよう構成された第２スイッチング素子（ＳＷ２）と、前記第１スイッチング素子及び前記第２スイッチング素子を制御するよう構成された制御回路（１０）と、を備え、前記制御回路は、前記一対の入力端子に対する前記交流電圧の供給期間において、前記第１入力端子における電圧と前記電位制御端子における電圧に基づき前記第１スイッチング素子のオン、オフを制御し、前記制御回路は、前記停電が検出されたとき第１放電処理を行ってから第２放電処理を行い、前記第１放電処理において、前記第１スイッチング素子をオフとしつつ前記第２スイッチング素子をオンとすることで前記両波整流回路、前記第１入力端子及び前記第２スイッチング素子を経由し且つグランドを含む第１放電経路（図５参照）で前記相間コンデンサを放電させ、前記第２放電処理において、前記第２スイッチング素子及び前記第１スイッチング素子をオンとすることで前記第１スイッチング素子、前記第２入力端子及び前記第２スイッチング素子を経由し且つグランドを含む第２放電経路（図６参照）で前記メインコンデンサを放電させる構成（第１の構成）である。
【0095】
これにより、停電の発生時に相間コンデンサとメインコンデンサの双方を放電させることが可能となる（それらの放電を簡素な構成で実現することができる）。
【0096】
上記第１の構成に係る電源用半導体装置において、前記停電検出回路は、前記第１入力端子における電圧の変動状態に基づき前記停電の発生有無を検出して、検出結果を示す停電検出信号（ＳＦＥ）を前記制御回路に出力し、前記停電の検出期間において前記停電検出信号をアサート状態に設定する一方、前記停電の非検出期間において前記停電検出信号をネゲート状態に設定し、前記制御回路は、前記停電検出信号が前記ネゲート状態から前記アサート状態に切り替わった後、前記停電検出信号が前記アサート状態にて維持されたまま所定の待機時間（ｔＡ）が経過すると前記第１放電処理を開始する構成（第２の構成）であっても良い。
【0097】
これにより、停電の誤検出により相間コンデンサが放電されることが抑制される。
【0098】
上記第２の構成に係る電源用半導体装置において、前記制御回路は、前記第１放電処理を開始すると、前記第１放電処理を所定の放電時間（ｔＤＩＳ１）だけ行い、その後に前記第２放電処理を開始する構成（第３の構成）であっても良い。
【0099】
上記第３の構成に係る電源用半導体装置において、前記待機時間は第１待機時間（ｔＡ）であり、前記制御回路は、前記第１放電処理を経て前記第２放電処理を行う際、前記停電検出信号が前記ネゲート状態から前記アサート状態に切り替わった後、所定の第２待機時間（ｔＢ）が経過したときに前記第２放電処理を開始し、前記第２待機時間は、前記第１待機時間と前記第１放電処理における前記放電時間との和よりも長い又は前記和と一致する構成（第４の構成）であっても良い。
【0100】
これにより、相間コンデンサに対する放電処理（第１放電処理）が終了してからメインコンデンサに対する放電処理（第２放電処理）が開始されるというシーケンスが担保される。
【0101】
上記第２の構成に係る電源用半導体装置において（図７参照）、前記制御回路は、前記第１放電処理の開始後、前記第１入力端子における電圧の分圧値が基準値（ＶＴＨ＿ＤＩＳ１）未満となることを受けて前記第１放電処理を終了させ、その後に前記第２放電処理を開始する構成（第５の構成）であっても良い。
【0102】
これによっても、相間コンデンサに対する放電処理（第１放電処理）が終了してからメインコンデンサに対する放電処理（第２放電処理）が開始されるというシーケンスが担保される。
【0103】
上記第１～第５の構成の何れかに係る電源用半導体装置において、前記制御回路は、前記第２入力端子における電圧に基づき動作し、前記制御回路は、前記第２放電処理の開始後、前記第２入力端子における電圧が所定の下限電圧（ＶＵＶＬＯ）以下になると前記第２放電処理を終了させる構成（第６の構成）であっても良い。
【0104】
上記第１～第６の構成の何れかに係る電源用半導体装置において、前記制御回路は、前記第１入力端子における電圧を分圧するよう構成された第１分圧回路（１１０）と、前記電位制御端子における電圧を分圧するよう構成された第２分圧回路（１２０）と、前記第１分圧回路の分圧にて得られる第１対比電圧と、前記第２分圧回路の分圧にて得られる第２対比電圧との差に応じた差分信号（ＳＤＩＦ）を生成するよう構成された差動増幅回路（１３０）と、を備え、前記一対の入力端子に対する前記交流電圧の供給期間において、前記差分信号に応じて前記第１スイッチング素子のオン、オフを制御する構成（第７の構成）であっても良い。
【0105】
これにより、メインコンデンサの両端間電圧を所定電圧（ＶＬＩＭ）以下に抑えることが可能となる。結果、メインコンデンサの必要耐圧を低く抑えることが可能となる。
【0106】
本開示の一側面に係る電源装置は、上記第１～第７の構成の何れかに係る電源用半導体装置と、前記ダイオードブリッジと、前記両波整流回路と、前記相間コンデンサと、前記メインコンデンサと、を備える構成（第８の構成）である。
【0107】
上記第８の構成に係る電源装置において、前記対象配線及び前記電位制御端子に接続され、前記メインコンデンサの両端間電圧を他の電圧に変換するよう構成された電力変換回路を更に備える構成（第９の構成）であっても良い。
【符号の説明】
【0108】
ＡＡ 電源装置
１ 半導体装置
２ ダイオードブリッジ
３ 両波整流回路
４ フィルタ
５ 電力変換回路
ＣＸ 相間コンデンサ
ＣＩＮ メインコンデンサ
ＣＶＣＣ コンデンサ
ＴＭ１～ＴＭ５ 端子
２ａ～２ｄ、３ａ、３ｂ、５ｄ 整流ダイオード
５ａ トランス
５ｂ パワートランジスタ
５ｃ スイッチング制御装置
５ｅ 出力コンデンサ
１０ 制御回路
２０ 停電検出回路
２１［１］～２１［３］、６０ コンパレータ
２２ 判定回路
３０ レギュレータ回路
３１ 内部レギュレータ
３２、３３ トランジスタ
３４ ダイオード
ＳＷ１～ＳＷ３ スイッチング素子
１１０、１２０ 分圧回路
１３０ 差動増幅回路
１４０ シュミットトリガ回路
１５０ 制御ロジック回路
１６０ ドライブ回路
ＢＦ１、ＢＦ２ バッファ回路
１ 半導体装置
２ ダイオードブリッジ
３ 両波整流回路
４ フィルタ
５ 電力変換回路
ＣＸ 相間コンデンサ
ＣＩＮ メインコンデンサ
ＣＶＣＣ コンデンサ
ＴＭ１～ＴＭ５ 端子
２ａ～２ｄ、３ａ、３ｂ、５ｄ 整流ダイオード
５ａ トランス
５ｂ パワートランジスタ
５ｃ スイッチング制御装置
５ｅ 出力コンデンサ
１０ 制御回路
２０ 停電検出回路
２１［１］～２１［３］、６０ コンパレータ
２２ 判定回路
３０ レギュレータ回路
３１ 内部レギュレータ
３２、３３ トランジスタ
３４ ダイオード
ＳＷ１～ＳＷ３ スイッチング素子
１１０、１２０ 分圧回路
１３０ 差動増幅回路
１４０ シュミットトリガ回路
１５０ 制御ロジック回路
１６０ ドライブ回路
ＢＦ１、ＢＦ２ バッファ回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】