特開 2024-80529 ＮＡＮＤフラッシュメモリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024080529

(43)【公開日】2024-06-13

(54)【発明の名称】ＮＡＮＤフラッシュメモリ

(51)【国際特許分類】

   G11C 29/50 20060101AFI20240606BHJP

   G11C 29/02 20060101ALI20240606BHJP

【ＦＩ】

G11C29/50 120

G11C29/02 110

【審査請求】有

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022193807

(22)【出願日】2022-12-02

(71)【出願人】

【識別番号】391016358

【氏名又は名称】東芝情報システム株式会社

(74)【代理人】

【識別番号】100156199

【弁理士】

【氏名又は名称】神崎 真

(74)【代理人】

【識別番号】100124497

【弁理士】

【氏名又は名称】小倉 洋樹

(74)【代理人】

【識別番号】100074147

【弁理士】

【氏名又は名称】本田 崇

(72)【発明者】

【氏名】高田 浩

(72)【発明者】

【氏名】佐藤 聡治

(72)【発明者】

【氏名】加藤 正樹

(72)【発明者】

【氏名】宮城 和彦

(72)【発明者】

【氏名】小倉 理愛

【テーマコード（参考）】

5L206

【Ｆターム（参考）】

5L206AA10

5L206EE03

5L206GG03

5L206HH05

(57)【要約】

【課題】ＮＡＮＤフラッシュメモリへ送出した信号の観測を適切に行う。
【解決手段】信号取込期間の始まりを指示する信号取込期間スタート情報と、信号取込期間に取り込み選択する対象信号を指示する取込選択対象信号情報を設定しておくための情報保持部３１０と、ＮＡＮＤコントローラ１から到来する信号を前記信号取込期間に記憶する記憶回路３２０と、前記記憶回路３２０に記憶された信号について前記内部コントロール回路１０を介して前記ＮＡＮＤコントローラ１へ取り込ませる経路とを具備する。
【選択図】図２

【特許請求の範囲】

【請求項1】

ＮＡＮＤメモリセルと内部コントロール回路とを備え、ＮＡＮＤコントローラから前記内部コントロール回路へ信号を送って前記ＮＡＮＤメモリセルのアクセスを行うようにしたＮＡＮＤフラッシュメモリにおいて、
前記ＮＡＮＤコントローラから送られる信号取込期間の始まりを指示する信号取込期間スタート情報と、前記信号取込期間に取り込み選択する対象信号を指示する取込選択対象信号情報を設定しておくための情報保持部と、
前記ＮＡＮＤコントローラから前記信号取込期間に到来する信号を記憶する記憶回路と、
前記記憶回路に記憶された信号について前記内部コントロール回路を介して前記ＮＡＮＤコントローラへ取り込ませる経路と、
前記情報保持部に設定された信号取込期間スタート情報に基づき信号取込期間スタートを検出して前記ＮＡＮＤコントローラからの信号を取込んで前記記憶回路へ記憶し、前記情報保持部に保持されている取込選択対象信号情報に従って前記記憶回路に記憶された信号から取込選択対象信号を取り出して、この信号を前記経路を介して前記ＮＡＮＤコントローラへ与える制御回路と
を具備することを特徴とするＮＡＮＤフラッシュメモリ。

【請求項2】

前記制御回路は、前記ＮＡＮＤコントローラから波形観測モード時の指示を受けたときに、前記情報保持部に設定された信号取込期間スタート情報に基づき信号取込期間スタートを検出して前記ＮＡＮＤコントローラからの信号を取込んで前記記憶回路へ記憶し、前記情報保持部に保持されている取込選択対象信号情報に従って前記記憶回路に記憶された信号から取込選択対象信号を取り出して、この信号を前記経路を介して前記ＮＡＮＤコントローラへ与える制御を行うことを特徴とする請求項１に記載のＮＡＮＤフラッシュメモリ。

【請求項3】

前記情報保持部は、
信号取込期間の始まりを指示する信号取込期間スタート情報が設定されると共に、前記信号取込期間に取り込み選択する対象信号を指示する取込選択対象信号情報が設定される条件設定レジスタ、
により構成されることを特徴とする請求項２に記載のＮＡＮＤフラッシュメモリ。

【請求項4】

前記記憶回路は、
前記ＮＡＮＤコントローラから到来する信号を一時記憶するラッチ回路と、
前記取込選択対象信号を保持する信号レジスタと、
により構成され、
前記制御回路は、前記信号取込期間に前記ＮＡＮＤコントローラから到来する信号を全て前記ラッチ回路へ記憶する制御を行い、
前記制御回路は、前記ラッチ回路の記憶された信号から前記取込選択対象信号情報に合致した信号を選択して、前記信号レジスタに移して保持する制御を行うことを特徴とする請求項３に記載のＮＡＮＤフラッシュメモリ。

【請求項5】

前記記憶回路は、
前記ＮＡＮＤコントローラから到来する信号を一時記憶するラッチ回路と、
前記取込選択対象信号を保持する信号レジスタと、
により構成され、
前記ラッチ回路は、前記信号取込期間に前記ＮＡＮＤコントローラから到来する信号を全てラッチ回路へ記憶する前記制御回路の機能を有し、
前記ラッチ回路は、前記ラッチ回路に記憶された信号が前記取込選択対象信号情報に合致すると、当該信号を選択して、前記信号レジスタに移して保持させる前記制御回路の機能を有する、ことを特徴とする請求項４に記載のＮＡＮＤフラッシュメモリ。

【請求項6】

前記条件設定レジスタは、前記ＮＡＮＤコントローラからのいくつかの所定信号のＨレベルとＬレベルのパターンが所定パターンとなったときに、波形観測モード時の指示を受け、設定を受け付けることを特徴とする請求項３に記載のＮＡＮＤフラッシュメモリ。

【請求項7】

前記ラッチ回路に一時記憶された信号と前記条件設定レジスタに設定された情報とを比較する比較回路を具備し、
前記制御回路は、
前記条件設定レジスタに設定された信号取込期間スタート情報に基づき信号取込期間スタートを検出し、前記ラッチ回路への信号取込及び一時記憶を制御し、前記比較回路による比較結果に基づき上記ラッチ回路から取込選択対象信号情報を取り出して前記信号レジスタへ保持させる制御を行うことを特徴とする請求項４に記載のＮＡＮＤフラッシュメモリ。

【請求項8】

前記信号レジスタは、所定容量の信号を保持できるものであることを特徴とする請求項１に記載のＮＡＮＤフラッシュメモリ。

【請求項9】

前記信号レジスタに所定量の信号が保持されると、前記経路を介して、前記信号レジスタに保持された信号について前記内部コントロール回路を介して前記ＮＡＮＤコントローラへ取り込ませる波形観測可通知回路、を具備することを特徴とする請求項８に記載のＮＡＮＤフラッシュメモリ。

【請求項10】

上記ラッチ回路が信号を取り込む場合のクロック周波数を設定可能であることを特徴とする請求項２に記載のＮＡＮＤフラッシュメモリ。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、ＮＡＮＤフラッシュメモリに関するものである。

【背景技術】

【0002】

Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（以降ＭＣＰと記述）製品では、ＭＣＰの外で使用される信号に対してのみ、外部端子を用意している。そのため、ＭＣＰではコントローラとＮＡＮＤ Ｆｌａｓｈメモリ間の信号を観測することができない。

【0003】

特許文献１には、パッケージ基板に内部信号観測用の外部接続端子を用いることが開示されている。この特許文献１に記載の技術では外部接続端子による基板面積の増大および配線容量による波形品質の劣化が問題となる。また、コントローラとＮＡＮＤ信号間の経路に故障がある場合、信号を直接観測出来ず、故障箇所を特定することが困難である。

【0004】

特許文献２には、オシロスコープによって信号波形の観測を行うシステムが開示されている。

【0005】

特許文献３には、ＮＡＮＤフラッシュメモリがＲｅａｄｙ信号を出力するまで、ＮＡＮＤフラッシュメモリのＲｅａｄｙ／Ｂｕｓｙ端子に出力される信号を観測することが開示されている。この発明では、不揮発性半導体装置に発生するカラム不良に対応可能な、半導体記憶装置およびシステムを提供するものである。例えば、コントローラは、書き込みエラーのあったカラムアドレスを格納する不良アドレスレジスタを有する。そして、書き込み時や読み出し時にＥＣＣエラーが検出されるとエラーのあったカラムアドレスを不良アドレスレジスタに格納する。コントローラは、この不良アドレスレジスタに格納されたカラムアドレスの一致により書き込みや読み出し時のエラーをカラム不良によるものと判断する。

【0006】

特許文献４には、実装基板における任意の信号を観測する実装基板上にモニタポイントを配置することなく、適切な位置で信号を観測することができる半導体パッケージ、半導体装置及び観測信号生成方法を提供することが開示されている。この発明に係る半導体パッケージは、半導体装置に実装され、当該半導体装置に実装された他の半導体パッケージから伝送路を介して入力された入力信号に応じた処理を実行する半導体パッケージである。しかして、半導体パッケージは、入力信号に応じた処理を実行する処理回路と、処理回路の前段から入力信号を取得し、取得した入力信号を、当該入力信号を観測するテスト信号として半導体装置の外部に対して出力する転送回路とを備える。

【0007】

特許文献５の発明は、半導体チップの構造によらず、正確に信号波形を測定可能な構造の半導体装置を提供するものである。この半導体装置は、配線基板と、配線基板の一方の面上に搭載され、第１の電極パッドを有する半導体チップを有する。半導体チップの上方には評価用基板が設けられ、評価用基板には第１の電極パッドと電気的に接続され、半導体チップの入出力信号波形を検査する装置と接続可能な評価用パッドが備えられる。評価用パッド、半導体チップ、評価用基板を覆うように配線基板上封止体が形成されている。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開昭５６－１６４５９３号公報

【特許文献2】特開２０１４－２３８６７０号公報

【特許文献3】特開２００６－４８７７７号公報

【特許文献4】特開２０１１－１４９７９８号公報

【特許文献5】特開２０１６－５７１１６号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

上記のようにメモリや半導体の信号観測には、様々な工夫がなされているが、外部のＮＡＮＤコントローラからＮＡＮＤフラッシュメモリへ送出した信号がどのような状態で伝送されているかを観測できるようにはなっていない。

【0010】

本発明はこのような現状に鑑みなされたもので、その目的は、ＮＡＮＤコントローラからＮＡＮＤフラッシュメモリへ送出した信号の観測を適切に行うことができるＮＡＮＤフラッシュメモリを提供することである。

【課題を解決するための手段】

【0011】

本発明の実施形態に係るＮＡＮＤフラッシュメモリは、ＮＡＮＤメモリセルと内部コントロール回路とを備え、ＮＡＮＤコントローラから前記内部コントロール回路へ信号を送って前記ＮＡＮＤメモリセルのアクセスを行うようにしたＮＡＮＤフラッシュメモリにおいて、前記ＮＡＮＤコントローラから送られる信号取込期間の始まりを指示する信号取込期間スタート情報と、前記信号取込期間に取り込み選択する対象信号を指示する取込選択対象信号情報を設定しておくための情報保持部と、前記ＮＡＮＤコントローラから到来する信号を前記信号取込期間に記憶する記憶回路と、前記記憶回路に記憶された信号について前記内部コントロール回路を介して前記ＮＡＮＤコントローラへ取り込ませる経路と、前記情報保持部に設定された信号取込期間スタート情報に基づき信号取込期間スタートを検出して前記ＮＡＮＤコントローラからの信号を取込んで前記記憶回路へ記憶し、前記情報保持部に保持されている取込選択対象信号情報に従って前記記憶回路に記憶された信号から取込選択対象信号を取り出して、この信号を前記経路を介して前記ＮＡＮＤコントローラへ与える制御回路とを具備することを特徴とする。

【0012】

本発明の実施形態に係るＮＡＮＤフラッシュメモリでは、前記制御回路は、前記ＮＡＮＤコントローラから波形観測モード時の指示を受けたときに、前記情報保持部に設定された信号取込期間スタート情報に基づき信号取込期間スタートを検出して前記ＮＡＮＤコントローラからの信号を取込んで前記記憶回路へ記憶し、前記情報保持部に保持されている取込選択対象信号情報に従って前記記憶回路に記憶された信号から取込選択対象信号を取り出して、この信号を前記経路を介して前記ＮＡＮＤコントローラへ与える制御を行うことを特徴とする。

【0013】

本発明の実施形態に係るＮＡＮＤフラッシュメモリでは、前記情報保持部は、信号取込期間の始まりを指示する信号取込期間スタート情報が設定されると共に、前記信号取込期間に取り込み選択する対象信号を指示する取込選択対象信号情報が設定される条件設定レジスタ、により構成されることを特徴とする。

【0014】

本発明の実施形態に係るＮＡＮＤフラッシュメモリでは、前記記憶回路は、前記ＮＡＮＤコントローラから到来する信号を一時記憶するラッチ回路と、前記取込選択対象信号を保持する信号レジスタと、により構成され、前記制御回路は、前記信号取込期間に前記ＮＡＮＤコントローラから到来する信号を全て前記ラッチ回路へ記憶する制御を行い、前記制御回路は、前記ラッチ回路の記憶された信号から前記取込選択対象信号情報に合致した信号を選択して、前記信号レジスタに移して保持する制御を行うことを特徴とする。

【0015】

本発明の実施形態に係るＮＡＮＤフラッシュメモリでは、前記記憶回路は、前記ＮＡＮＤコントローラから到来する信号を一時記憶するラッチ回路と、前記取込選択対象信号を保持する信号レジスタと、により構成され、前記ラッチ回路は、前記信号取込期間に前記ＮＡＮＤコントローラから到来する信号を全てラッチ回路へ記憶する前記制御回路の機能を有し、前記ラッチ回路は、前記ラッチ回路に記憶された信号が前記取込選択対象信号情報に合致した信号を選択して、前記信号レジスタに移して保持する前記制御回路の機能を有する、ことを特徴とする。

【0016】

本発明の実施形態に係るＮＡＮＤフラッシュメモリでは、前記条件設定レジスタは、前記ＮＡＮＤコントローラからのいくつかの所定信号のＨレベルとＬレベルのパターンが所定パターンとなったときに、設定を受け付けることを特徴とする。

【0017】

本発明の実施形態に係るＮＡＮＤフラッシュメモリでは、前記ラッチ回路に一時記憶された信号と前記条件設定レジスタに設定された情報とを比較する比較回路を具備し、前記制御回路は、前記条件設定レジスタに設定された信号取込期間スタート情報に基づき信号取込期間スタートを検出し、前記ラッチ回路への信号取込及び一時記憶を制御し、前記比較回路による比較結果に基づき上記ラッチ回路から取込選択対象信号情報を取り出して前記信号レジスタへ保持させる制御を行うことを特徴とする。

【0018】

本発明の実施形態に係るＮＡＮＤフラッシュメモリでは、前記信号レジスタは、所定容量の信号を保持できるものであることを特徴とする。

【0019】

本発明の実施形態に係るＮＡＮＤフラッシュメモリでは、前記信号レジスタに所定量の信号が保持されると、前記経路を介して、前記信号レジスタに保持された信号について前記内部コントロール回路を介して前記ＮＡＮＤコントローラへ取り込ませる波形観測可通知回路、を具備することを特徴とする。

【0020】

本発明の実施形態に係るＮＡＮＤフラッシュメモリでは、上記ラッチ回路が信号を取り込む場合のクロック周波数を設定可能であることを特徴とする。

【図面の簡単な説明】

【0021】

【図1】ＮＡＮＤフラッシュメモリを用いた一般的なＭＣＰの構成を示す図。

【図2】本発明の実施形態に係るＮＡＮＤフラッシュメモリの構成図。

【図3】本発明の実施形態に係るＮＡＮＤフラッシュメモリの動作を示すフローチャート。

【図4】本発明の実施形態に係るＮＡＮＤフラッシュメモリの動作を示すタイミングチャート。

【図5】本発明の実施形態に係るＮＡＮＤフラッシュメモリの動作を示すタイミングチャート。

【図6】本発明の実施形態に係るＮＡＮＤフラッシュメモリの波形観測モード時に用いられる取込選択対象信号情報のデータ例を示す図。

【図7】本発明の実施形態に係るＮＡＮＤフラッシュメモリの波形観測モード時に用いられるクロック周波数選択データの一例を示す図。

【図8】本発明の実施形態に係るＮＡＮＤフラッシュメモリの波形観測モード時に観測可能な信号の一例を示す図。

【発明を実施するための形態】

【0022】

以下、添付図面を参照して本発明の実施形態に係るＮＡＮＤフラッシュメモリを説明する。各図において、同一の構成には同一の符号を付して重複する説明を省略する。図１にＭＣＰの一例のブロック図を示す。ＭＣＰは、ＮＡＮＤフラッシュメモリ２００とＮＡＮＤコントローラ１を備え、ホスト装置から上記ＮＡＮＤコントローラ１へ信号を送って上記ＮＡＮＤフラッシュメモリ２００の制御を行うように構成されている。図１のＭＣＰでは、ＮＡＮＤコントローラ１が２チャネル分の制御を行い、１チャネルにバンクＡとバンクＢを備え、各バンクに４ブロックのＮＡＮＤフラッシュメモリ２００を有している。

【0023】

本実施形態では、図２に示すように、ＮＡＮＤフラッシュメモリ２００において、１つの内部コントロール回路１０が１ブロックのメモリセル２０を制御する構成として説明を行うが、これは１バンク分の構成である。本実施形態では、ホスト装置側のＮＡＮＤコントローラ１からＮＡＮＤフラッシュメモリ２００を制御する構成である。通常の動作では、図示しないホスト装置の制御下でＮＡＮＤコントローラ１が、ＮＡＮＤフラッシュメモリ２００へ制御信号を送出してメモリセル２０をアクセスしてデータの書き込みや読出しを行うことができる。このとき、ＮＡＮＤフラッシュメモリ２００内においては、内部コントロール回路１０がＮＡＮＤコントローラ１の指示を受けて、メモリセル２０からデータを読み出し、或いはメモリセル２０へデータを書き込む。このとき、データレジスタ２１が読み出したデータの一時格納場所として用いられる。

【0024】

本実施形態では、上記構成に対しデータ観測制御部３００が追加される。データ観測制御部３００には、情報保持部３１０と、記憶回路３２０と、経路３３０と、制御回路３４０とが備えられている。情報保持部３１０は、上記ＮＡＮＤコントローラ１から送られる信号取込期間の始まりを指示する信号取込期間スタート情報と、上記信号取込期間に取り込み選択する対象信号を指示する取込選択対象信号情報を設定しておくためのものである。情報保持部３１０は、信号取込期間の始まりを指示する信号取込期間スタート情報が設定されると共に、前記信号取込期間に取り込み選択する対象信号を指示する取込選択対象信号情報が設定される条件設定レジスタ３１１により構成することができる。

【0025】

記憶回路３２０は、上記ＮＡＮＤコントローラ１から前記信号取込期間に到来する信号を記憶するものである。上記記憶回路３２０は、上記ＮＡＮＤコントローラ１から到来する信号を一時記憶するラッチ回路３２１と、上記取込選択対象信号を保持する信号レジスタ３２２と、により構成される。

【0026】

経路３３０は、上記記憶回路３２０に記憶された信号について上記内部コントロール回路１０を介して上記ＮＡＮＤコントローラ１へ取り込ませる信号路である。制御回路３４０は、上記情報保持部３１０に設定された信号取込期間スタート情報に基づき信号取込期間スタートを検出して上記ＮＡＮＤコントローラ１からの信号を取込んで上記記憶回路３２０へ記憶する制御を行い、上記情報保持部３１０に保持されている取込選択対象信号情報に従って上記記憶回路３２０に記憶された信号から取込選択対象信号を取り出して、この信号を上記経路３３０を介して上記ＮＡＮＤコントローラ１へ与える制御を行うものである。この制御回路３４０による制御は、上記ＮＡＮＤコントローラ１から波形観測モード時の指示を受けたときに行われる。本実施形態では、この波形観測モード時の指示は、ＮＡＮＤコントローラ１から出力されているチップイネーブル信号（／ＣＥ）が０であり、コマンドラッチイネーブル信号（ＣＬＥ）が１であり、アドレスラッチイネーブル信号（ＡＬＥ）が１であることにより出力される。これにより、上記条件設定レジスタ３１１は、上記ＮＡＮＤコントローラ１からのいくつかの所定信号のＨレベルとＬレベルのパターンが所定パターンとなったものとして、波形観測モード時の指示を受け、設定を受け付ける。

【0027】

本実施形態では、上記ラッチ回路３２１は、上記信号取込期間に上記ＮＡＮＤコントローラ１から到来する信号を全てラッチ回路３２１へ記憶制御する上記制御回路３４０の機能を有し、更に、上記ラッチ回路３２１は、上記ラッチ回路３２１に記憶された信号が上記取込選択対象信号情報に合致すると、当該信号を選択して、上記信号レジスタ３２２に移して保持させる制御を行う上記制御回路３４０の機能を有する。

【0028】

本実施形態では、上記ラッチ回路３２１に一時記憶された信号と上記条件設定レジスタ３１１に設定された取込選択対象情報とを比較する比較回路３１２を具備している。この構成を有することにより、上記制御回路３４０は、上記条件設定レジスタ３１１に設定された信号取込期間スタート情報に基づき信号取込期間スタートを検出し、上記ラッチ回路３２１への信号取込及び一時記憶を制御し、上記比較回路３１２による比較結果に基づき上記ラッチ回路３２１から取込選択対象データを取り出して上記信号レジスタ３２２へ保持させる制御を行う。

【0029】

上記信号レジスタ３２２は、所定容量の信号を保持できるものである。本実施形態では、上記信号レジスタ３２２に所定量の信号が保持されると、上記経路３３０を介して、上記信号レジスタ３２２に保持された信号について上記内部コントロール回路１０を介して上記ＮＡＮＤコントローラ１へ取り込ませる波形観測可通知回路３３１を具備する。

【0030】

更に、本実施形態では、上記ラッチ回路３２１が信号を取り込む場合のクロック周波数を設定可能である。この場合のクロックは、サンプリングクロック回路３２３からラッチ回路３２１へ出力される。取込選択対象信号情報に対応する取込選択対象データがラッチされたときに、サンプリングクロック回路３２３からレジスタアドレスデコーダ３２４に対して通知がなされ、信号レジスタ３２２のデータ格納先のアドレスが歩進されて信号レジスタ３２２へ取込選択対象データが出力され記憶されることになる。

【0031】

以上のように構成された本実施形態に係るＮＡＮＤフラッシュメモリの動作を、図３のフローチャートと、図４及び図５においてのタイミングチャートを参照して説明する。この図４と図５は一連の連続するタイミングチャートであるが、図示の関係上、一部をダブらせて２つに分割したものである。なお、本実施形態では、実際的には制御回路３４０の機能を各回路が実行するので、制御回路３４０の動作は入らない。まず、波形観測モードへ移行させると共に、条件設定レジスタ３１１へ必要条件情報を設定する（Ｓ１１）。具体的には、波形観測モード時の指示を出すために、ＮＡＮＤコントローラ１からチップイネーブル信号（／ＣＥ）を０とし、コマンドラッチイネーブル信号（ＣＬＥ）を１とし、アドレスラッチイネーブル信号（ＡＬＥ）を１とした信号を出力する（図４のタイミングチャートの最初の部分）。また、ＮＡＮＤコントローラ１から送られる信号取込期間の始まりを指示する信号取込期間スタート情報と、上記信号取込期間に取り込み選択する対象信号を指示する取込選択対象信号情報を設定する（図４の「設定１０１」）。

【0032】

「設定１０１」を行うために、ライトイネーブル信号（／ＷＥ）を７回トグルしたときに図４のＳＰＬ＿ＣＬＫの発振をスタートさせる指示を設定するデータは図６（ｃ）の矢印により示すようにビット７で７回トグルを示し、トリガレジスタデータ（Trigger Reg.）は、図６（ａ）に示し、トリガマスクレジスタデータ（Trigger Mask Reg.）は、図６（ｂ）に示し、クロック周波数選択データは図６（ｃ）のアドレス０のビット０～２を用いて示される。トリガレジスタデータ（Trigger Reg.）、トリガマスクレジスタデータ（Trigger Mask Reg.）、クロック周波数選択データは、それぞれ、図６（ａ）、図６（ｂ）、図６（ｃ）に示すように１クロック分のデータで３アドレスを使用する。また、クロック周波数選択データは、図６（ｃ）に示すようにアドレス０だけに値が設定されるもので、図７に示すようにＣＬＫ２、ＣＬＫ１、ＣＬＫ０の０と１の組み合わせで、Ａ～Ｅの５通りの周波数を選択することができる。

【0033】

以上のような条件設定レジスタ３１１へ設定される図４の「設定１０１」に係るデータを説明すると、トリガレジスタデータ（Trigger Reg.）は、アドレス０において０５ｈ、アドレス１において００ｈ、アドレス２において０２ｈである。アドレス０における０５ｈの内容は、ＷＰ＝０，ＲＥ＝０，／ＲＥ＝０，／ＣＥ＝０，／ＷＥ＝１，ＡＬＥ＝０，ＣＬＥ＝１である。アドレス１における００ｈの内容は、Ｒ／Ｂ＝０，／ＤＱＳ＝０，ＤＱＳ＝０である。アドレス２における０２ｈの内容は、ＤＱ７～ＤＱ０＝０２ｈである。

【0034】

また、トリガマスクレジスタデータ（Trigger Mask Reg.）は、アドレス０においてＦ０ｈ、アドレス１においてＦＦｈ、アドレス２において００ｈである。アドレス０におけるＦ０ｈの内容は、ＷＰ，ＲＥ，／ＲＥはマスクするである。このため、波形取得対象は、トリガレジスタデータ（Trigger Reg.）の／ＣＥ＝０，／ＷＥ＝１，ＡＬＥ＝０，ＣＬＥ＝１の４ピンである。アドレス１におけるＦＦｈの内容は、Ｒ／Ｂ，／ＤＱＳ，ＤＱＳをマスクするである。このため、波形取得対象は無いことになる。アドレス２における００ｈの内容は、マスク無しである。このため、ＤＱ７～ＤＱ０のデータを取得することになる。

【0035】

クロック周波数選択データは、８０ｈである。このため、クロック周波数は周波数Ａが選択される。

【0036】

上記データが条件設定レジスタ３１１にセットされると、条件設定レジスタ３１１はサンプリングクロック回路３２３に指示を与えてクロック周波数Ａによりクロックが出力されるようにセットすると共に、サンプリングクロックの発振スタート条件が到来したかを検出する（Ｓ１２）。即ち、ライトイネーブル信号（／ＷＥ）が７回トグルしたかを検出する。

【0037】

上記ステップＳ１２においてＹＥＳとなると、条件設定レジスタ３１１の出力によりサンプリングクロック回路３２３は発振を開始し（図４の「発振スタート１０２」）、レジスタアドレスデコーダ３２４が初期化され、上記ラッチ回路３２１にＮＡＮＤコントローラ１から到来する信号が一時記憶される（Ｓ１３）。次に、上記ラッチ回路３２１に一時記憶された信号と上記条件設定レジスタ３１１に設定された取込選択対象情報との比較が比較回路３１２により行われる（Ｓ１４）。比較回路３１２が一致を検出した場合に信号レジスタ３２２のアドレスを歩進しながら取込選択対象信号を信号レジスタ３２２にセットする（Ｓ１５、Ｓ１６）。図４においては、「対象信号保持１０３」と表示されている。

【0038】

上記ステップＳ１５、ステップＳ１６に続いてレジスタアドレスデコーダ３２４のアドレス値が上限を超えているかが検出される（Ｓ１７）。即ち、上記信号レジスタ３２２は、所定容量の信号（データ）を保持できるものである（容量に限界がある）ことから、このステップＳ１７が実行される。
上記ステップＳ１７においてＹＥＳへ分岐した場合には、信号レジスタ３２２から波形観測可通知回路３３１へ蓄積完了の通知が出力される。これを受けて波形観測可通知回路３３１は、波形観測可通知信号を内部コントロール回路１０へ出力する。波形観測可通知信号を受けた内部コントロール回路１０では、レディービジィー信号Ｒ／Ｂなどを使用してデータレジスタ２１に観測すべき信号が格納されたことなど、波形観測可となったことをＮＡＮＤコントローラ１へ出力し、データレジスタ２１からの信号の取出しを促す。これにより、ラッチ回路３２１にラッチされ、選択されて信号レジスタ３２２へ格納された取込選択対象信号をホスト装置が観測できることになる。

【0039】

上記ステップＳ１７においてＹＥＳへ分岐すると、サンプリングクロック回路３２３が停止する（Ｓ１８）。図４と図５においては、「クロック停止１０４」と表示されている。このとき、図４と図５のＰＬ＿ＣＬＫの発振が停止し、ＣＬＫ＿Ｓｔｏｐ＝１となる。

【0040】

ステップＳ１８に続いて、信号レジスタ３２２のデータを経路３３０を介してデータレジスタ２１へ転送し、内部コントロール回路１０を介してＮＡＮＤコントローラ１へ与える（Ｓ１９）。データレジスタ２１への転送に際し、波形観測可通知回路３３１から信号レジスタ３２２へ読出クロックＲＥ＿ＣＬＫが出力され、信号の読み出しが行われる。データ転送が行われた後には、読出クロックＲＥ＿ＣＬＫがＬレベルとなる。また、データレジスタ２１→内部コントロール回路→ＮＡＮＤコントローラ１というデータ転送がなされる。図５では、「観測用信号転送１０５」と表示されている。

【0041】

本実施形態では、取込選択対象信号（トリガレジスタデータ（Trigger Reg.））は、「ＷＰ，ＲＥ，／ＲＥ，／ＣＥ，／ＷＥ，ＡＬＥ，ＣＬＥ，Ｒ／Ｂ，／ＤＱＳ，ＤＱＳ，ＤＱ７，ＤＱ６，ＤＱ５，ＤＱ４，ＤＱ３，ＤＱ２，ＤＱ１，ＤＱ０」である。これらを適宜所望のクロック周波数に選択して取り込んで観測することにより、期待通りに動作してないタイミングやコマンド等を容易に特定できることになる。

【0042】

例えば、図８に示すように、基準信号ＤＱＳ，／ＤＱＳが観測できた場合に、データバスの信号ＤＱが適正なタイミングとなっているかを観測できる。即ち、ＮＡＮＤフラッシュメモリでは、ＤＱをセットアップし、ＤＱＳのエッジで処理を行うことになるが、システムの時間制約（セットアップ時間、ホールド時間）とＩＣの内部動作遅延を引いた時間がタイミングマージンとなることから、データバスの配線遅延のバラツキを、このタイミングマージン以下に抑える必要性を満たす場合に役立つものである。

【0043】

また、本実施形態の信号観測によって、場合によっては故障原因の想定ないしは特定にも繋がることになり、本実施形態による効果は極めて大きい。

【0044】

図４、図５では、以上のように第１回目の波形観測モード時の処理として、「設定１０１」、「発振スタート１０２」、「対象信号保持１０３」、「クロック停止１０４」、「観測用信号転送１０５」が行われることが表示され、更に、取込選択対象情報「０５ｈ」に対する信号が選択保持された場面を示す「対象信号保持１０３その２」以降の第２回目の波形観測モード時の処理が行われることが表示されている。本実施形態のＮＡＮＤフラッシュメモリでは、必要に応じてこのようにして波形観測モード時の処理が進行して行く。

【符号の説明】

【0045】

１０ 内部コントロール回路 ２０ メモリセル
２１ データレジスタ ２００ ＮＡＮＤフラッシュメモリ
３００ データ観測制御部 ３１０ 情報保持部
３１１ 条件設定レジスタ ３１２ 比較回路
３２０ 記憶回路 ３２１ ラッチ回路
３２２ 信号レジスタ ３２３ サンプリングクロック回路
３２４ レジスタアドレスデコーダ ３３０ 経路
３３１ 波形観測可通知回路 ３４０ 制御回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】