(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024008056
(43)【公開日】2024-01-19
(54)【発明の名称】加速度センサ
(51)【国際特許分類】
G01P 15/08 20060101AFI20240112BHJP
G01P 15/125 20060101ALI20240112BHJP
【FI】
G01P15/08 102C
G01P15/125 Z
【審査請求】未請求
【請求項の数】10
【出願形態】OL
(21)【出願番号】P 2022109575
(22)【出願日】2022-07-07
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】野口 洋一郎
(72)【発明者】
【氏名】田中 智士
(57)【要約】
【課題】加速度センサの組み立て時における静電破壊リスクを低減しつつ、高温領域まで特性誤差の少ないリニアリティの取れた特性を実現する。
【解決手段】例えば、加速度センサ1は、加速度信号S10を生成するように構成されたセンサ装置10と、加速度信号S10を処理するように構成された信号処理装置20と、を単一のパッケージに封止して成る。信号処理装置20は、加速度信号S10の外部入力を受け付けるように構成された信号入力端子P2と、信号入力端子P2と第1電圧VDDが印加される第1ノードとの間に接続されるように構成された第1静電保護素子D1と、信号入力端子P2と第2電圧GNDが印加される第2ノードとの間に接続されるように構成された第2静電保護素子D2と、を備える。第1静電保護素子D1及び第2静電保護素子D2は、いずれも同一の構造であり、同一のリーク電流特性を持つ。
【選択図】
図9
【特許請求の範囲】
【請求項1】
加速度信号を生成するように構成されたセンサ装置と、
前記加速度信号を処理するように構成された信号処理装置と、
を単一のパッケージに封止した加速度センサであって、
前記信号処理装置は、
前記加速度信号の外部入力を受け付けるように構成された信号入力端子と、
前記信号入力端子と第1電圧が印加される第1ノードとの間に接続されるように構成された第1静電保護素子と、
前記信号入力端子と第2電圧が印加される第2ノードとの間に接続されるように構成された第2静電保護素子と、
を備え、
前記第1静電保護素子及び前記第2静電保護素子は、いずれも同一の構造であり、同一のリーク電流特性を持つ、加速度センサ。
【請求項2】
前記加速度信号は、アナログ信号である、請求項1に記載の加速度センサ。
【請求項3】
前記第1静電保護素子及び前記第2静電保護素子は、いずれもPN構造の静電保護ダイオードである、請求項1に記載の加速度センサ。
【請求項4】
前記第1静電保護素子は、第1P型ウェルをアノードとして前記第1P型ウェルに形成される第1N型半導体領域をカソードとし、前記第2静電保護素子は、第2P型ウェルをアノードとして前記第2P型ウェルに形成される第2N型半導体領域をカソードとする、請求項3に記載の加速度センサ。
【請求項5】
前記第1P型ウェルと前記第1N型半導体領域との間における第1接合面積は、前記第2P型ウェルと前記第2N型半導体領域との間における第2接合面積と等しい、請求項4に記載の加速度センサ。
【請求項6】
前記信号入力端子は、前記第1電圧及び前記第2電圧の中点電圧にバイアスされる、請求項1に記載の加速度センサ。
【請求項7】
前記信号処理装置は、
前記加速度信号を増幅して増幅加速度信号を生成するように構成された入力アンプと、
前記増幅加速度信号をデジタル信号に変換するように構成されたA/Dコンバータと、
前記デジタル信号からセンサ出力信号を生成するように構成されたプロセッサと、
前記センサ出力信号を外部出力するように構成されたインタフェイスと、
を含む、請求項1に記載の加速度センサ。
【請求項8】
前記センサ出力信号を外部出力するように構成された信号出力端子と、
前記信号出力端子と前記第1ノードとの間に接続されるように構成された第3静電保護素子と、
前記信号出力端子と前記第2ノードとの間に接続されるように構成された第4静電保護素子と、
をさらに備える、請求項7に記載の加速度センサ。
【請求項9】
前記信号処理装置は、
前記加速度信号が持つオフセットの温度傾斜を小さくするように構成されたオフセット補正部と、
前記オフセットをトリミング調整するように構成されたオフセット調整部と、
をさらに含む、請求項7に記載の加速度センサ。
【請求項10】
前記センサ装置は、固定電極と、前記センサ装置に加わる加速度に応じて前記固定電極との相対位置が変化するように構成された可変電極と、を含み、前記固定電極と前記可変電極との電極間距離の変化に応じた電圧を前記加速度信号として出力する、請求項1~9のいずれか一項に記載の加速度センサ。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、加速度センサに関する。
【背景技術】
【0002】
加速度センサは、物体の姿勢、動き又は振動状態などを把握する手段として、車載機器及び産業機器などを始めとする様々なアプリケーションで利用されている。
【0003】
なお、上記に関連する従来技術の一例としては、特許文献1を挙げることができる。
【先行技術文献】
【特許文献】
【0004】
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、従来の加速度センサは、組み立て時における静電破壊リスクの低減しつつ、高温領域まで特性誤差の少ないリニアリティの取れた特性を実現することについて、検討の余地があった。
【課題を解決するための手段】
【0006】
例えば、本明細書中に開示されている加速度センサは、加速度信号を生成するように構成されたセンサ装置と、前記加速度信号を処理するように構成された信号処理装置と、を単一のパッケージに封止した加速度センサであって、前記信号処理装置は、前記加速度信号の外部入力を受け付けるように構成された信号入力端子と、前記信号入力端子と第1電圧が印加される第1ノードとの間に接続されるように構成された第1静電保護素子と、前記信号入力端子と第2電圧が印加される第2ノードとの間に接続されるように構成された第2静電保護素子と、を備え、前記第1静電保護素子及び前記第2静電保護素子は、いずれも同一の構造であり、同一のリーク電流特性を持つ。
【0007】
なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。
【発明の効果】
【0008】
本開示によれば、組み立て時における静電破壊リスクを低減しつつ、高温領域まで特性誤差の少ないリニアリティの取れた特性を実現することのできる加速度センサを提供することが可能となる。
【図面の簡単な説明】
【0009】
【
図1】
図1は、加速度センサの全体構成を示す図である。
【
図2】
図2は、センサ装置の一構成例を示す図である。
【
図3】
図3は、信号処理装置の一構成例を示す図である。
【
図4】
図4は、入力アンプの一構成例を示す図である。
【
図5】
図5は、入力アンプの一動作例を示す図である。
【
図6】
図6は、信号処理装置の静電破壊対策(第1実施形態)を示す図である。
【
図7】
図7は、信号処理装置の静電破壊対策(第2実施形態)を示す図である。
【
図8】
図8は、信号処理装置の静電破壊対策(第3実施形態)を示す図である。
【
図9】
図9は、信号処理装置の静電破壊対策(第4実施形態)を示す図である。
【
図10】
図10は、静電保護ダイオードの縦構造を示す図である。
【
図11】
図11は、入力オフセットの温度特性を示す図である。
【発明を実施するための形態】
【0010】
<加速度センサ>
図1は、加速度センサの全体構成を示す図である。本構成例の加速度センサ1は、これが搭載されるアプリケーション(車載機器及び産業機器など)の姿勢、動き又は振動状態などを検知するためのモジュールであり、センサ装置10と信号処理装置20とを単一のパッケージに封止して成る。
【0011】
センサ装置10は、X軸センサ部11と、Y軸センサ部12と、Z軸センサ部13を含み、3軸の加速度信号S10を生成する。加速度信号S10は、例えば、アナログ電圧信号でもあってもよい。なお、センサ装置10の小型化を図るためには、加速度の検出方式として、MEMS[micro electro mechanical system]技術を利用した静電容量方式を採用してもよい(詳細は後述)。
【0012】
信号処理装置20は、加速度信号S10を各種アルゴリズムで処理する半導体集積回路装置(ASIC[application specific integrated circuit]など)である。本図に即して述べると、信号処理装置20は、入力アンプ21と、A/D[analog-to-digital]コンバータ22と、プロセッサ23と、インタフェイス24と、を含む。
【0013】
入力アンプ21は、加速度信号S10を増幅して増幅加速度信号S21を生成する。
【0014】
A/Dコンバータ22は、増幅加速度信号S21をデジタル信号S22に変換する。
【0015】
プロセッサ23は、デジタル信号S22からセンサ出力信号S23を生成する。プロセッサ23としては、DSP[digital signal processor]及びバッファを用いてもよい。
【0016】
インタフェイス24は、所定のプロトコル(I2C[inter-integrated circuit]及びSPI[serial peripheral interface]など)に準拠してセンサ出力信号S23を外部出力する。また、インタフェイス24は、各種制御信号の外部入力を受けてプロセッサ23に伝達する。本図に即して述べると、インタフェイス24は、例えば、I2Cプロトコルに準拠した入出力ポートとして、SDAポート及びSCLポートを備えている。
【0017】
<センサ装置>
図2は、センサ装置10(特にX軸センサ部11、Y軸センサ部12及びZ軸センサ部13としてそれぞれ用いられるMEMSエレメント)の一構成例を示す図である。本構成例のMEMSエレメント100は、固定電極101と、可変電極102と、弾性支持部材103と、を備える。
【0018】
固定電極101は、センサ装置10に加わる加速度に依ることなく、その位置が不変であるように構成されている。なお、本図で示すように、固定電極101は複数でもよい。
【0019】
可変電極102は、固定電極101と相対するように延びる突起部102aを備えており、センサ装置10に加わる加速度に応じて突起部102aと固定電極101との相対位置(延いては電極間距離d)が変化するように弾性支持されている。
【0020】
弾性支持部材103(例えば板バネ)は、可変電極102を弾性支持する。
【0021】
MEMSエレメント100に加速度が加わると、可変電極102が紙面左右方向に動くので、固定電極101と可変電極102(=突起部102a)との電極間距離dが変化する。その結果、固定電極101と可変電極102との間に形成される静電容量の大きさが変化する。従って、固定電極101と可変電極102との間に生じる電圧を加速度信号S10として出力することにより、加速度をリニアに計測することができる。
【0022】
<信号処理装置>
図3は、信号処理装置20の一構成例(特に、センサ装置10を含むフロントエンド周辺)を示す図である。
【0023】
センサ装置10は、キャパシタCa及びCbを含むMEMS容量モデルとして描写されている。本図に即して述べると、キャパシタCaの第1端は、第1駆動電圧Vaの印加端に接続されている。キャパシタCaの第2端とキャパシタCbの第1端は、いずれもパッドP1に接続されている。キャパシタCbの第2端は、第2駆動電圧Vbの印加端に接続されている。なお、キャパシタCa及びCbそれぞれの容量値は、センサ装置10に加わる加速度に応じて変化する。
【0024】
信号処理装置20は、先出の入力アンプ21及びA/Dコンバータ22に加えて、パッドP2と、オフセット補正部26と、オフセット調整部27と、を含む。
【0025】
パッドP2は、加速度信号S10の外部入力を受け付ける信号入力端子に相当する。なお、センサ装置10に設けられるパッドP1と、信号処理装置20に設けられるパッドP2との間には、ワイヤW1がボンディングされる。
【0026】
入力アンプ21は、先にも述べたように、加速度信号S10を増幅して増幅加速度信号S21を生成する。本図に即して述べると、入力アンプ21は、アンプA1及びA2と、キャパシタC1~C3と、抵抗R1と、を含む。
【0027】
アンプA1の反転入力端(-)とキャパシタC1の第1端は、いずれもパッドP2に接続されている。アンプA1の出力端(=アンプ出力信号SA1の印加端)とキャパシタC1の第2端は、いずれも抵抗R1の第1端に接続されている。抵抗R1の第2端は、キャパシタC3の第1端に接続されている。アンプA2の反転入力端(-)とキャパシタC2の第1端は、いずれもキャパシタC3の第2端に接続されている。アンプA2の出力端とキャパシタC2の第2端は、いずれも増幅加速度信号S21の印加端に接続されている。アンプA1及びA2それぞれの非反転入力端(+)は、いずれもバイアス電圧Vmの印加端に接続されている。
【0028】
なお、キャパシタC1の容量値を調整することにより、加速度レンジを任意にユーザ設定することが可能である。また、キャパシタC2の容量値を調整することにより、入力アンプ21のゲインをトリミングすることが可能である。
【0029】
オフセット補正部26は、加速度信号S10が持つ入力オフセットの温度傾斜を小さくするように補正する。
【0030】
オフセット調整部27は、加速度信号S10が持つ入力オフセットをトリミングなどにより調整する。
【0031】
<入力アンプ>
図4は、入力アンプ21の一構成例を示す図である。本構成例の入力アンプ21は、先出のアンプA1及びキャパシタC1に加えて、キャパシタC4とスイッチSW1及びSW2を含む。
【0032】
スイッチSW1の第1端は、アンプA1の反転入力端(-)に接続されている。スイッチSW1の第2端とスイッチSW2の第1端は、いずれもアンプA1の出力端に接続されている。スイッチSW2の第2端とキャパシタC4の第1端は、いずれもアンプ出力信号SA1の印加端に接続されている。キャパシタC4の第2端は、バイアス電圧Vmの印加端に接続されている。
【0033】
図5は、入力アンプ21(特にアンプA1)の一動作例を示す図であり、上から順に、第1駆動電圧Va、第2駆動電圧Vb、及び、スイッチSW1並びにSW2それぞれの動作状態(H=オン、L=オフ)が描写されている。
【0034】
第1フェイズφ1(=時刻t1~t3)では、第1駆動電圧Vaがハイレベル(例えばVa=VDD)とされて、第2駆動電圧Vbがローレベル(例えばVb=GND)とされる。すなわち、センサ装置10に用いられるMEMSエレメント100の固定電極101と可変電極102との間に印加される電極間電圧(Va-Vb)が正極性となる。このとき、加速度信号S10(φ1)としては、正極性の電極間電圧(Va-Vb)をキャパシタCa及びCbにより容量分圧した電圧信号が出力される。なお、スイッチSW1は、第1フェイズφ1の途中(=時刻t2)でオン状態からオフ状態に切り替えられる。一方、スイッチSW2は、第1フェイズφ1では常にオフ状態に維持される。
【0035】
第2フェイズφ2(=時刻t3~t5)では、第1駆動電圧Vaがローレベル(例えばVa=GND)とされて、第2駆動電圧Vbがハイレベル(例えばVb=VDD)とされる。すなわち、センサ装置10に用いられるMEMSエレメント100の固定電極101と可変電極102との間に印加される電極間電圧(Va-Vb)が負極性となる。このとき、加速度信号S10(φ2)としては、負極性の電極間電圧(Va-Vb)をキャパシタCa及びCbにより容量分圧した電圧信号が出力される。なお、スイッチSW1は、第2フェイズφ2では常にオフ状態に維持される。一方、スイッチSW2は、第2フェイズφ2の途中(=時刻t4)でオフ状態からオン状態に切り替えられる。
【0036】
第3フェイズφ3(=時刻t5~t7)では、第1駆動電圧Va及び第2駆動電圧Vbがいずれもミドルレベル(例えばVa=Vb=Vm=VDD/2)とされる。すなわち、センサ装置10に用いられるMEMSエレメント100の固定電極101と可変電極102との間に印加される電極間電圧(Va-Vb)が0Vとなり、延いては、加速度信号S10(φ3)も0Vとなる。なお、スイッチSW1は、第3フェイズφ3の途中(=時刻t6)でオフ状態からオン状態に切り替えられる。一方、スイッチSW2は、第3フェイズφ3では常にオフ状態に維持される。
【0037】
上記一連の動作により、入力アンプ21では、第1フェイズφ1で得られる加速度信号S10(φ1)と第2フェイズφ2で得られる加速度信号S10(φ2)との差分に応じたアンプ出力信号SA1(=VDD×(Ca-Cb)/C1)が生成される。従って、アンプ出力信号SA1は、キャパシタCa及びCbの相対ばらつき及びノイズ重畳の影響を受け難くなる。
【0038】
<静電破壊対策(第1実施形態)>
図6は、信号処理装置20の静電破壊対策(第1実施形態)を示す図である。本実施形態の信号処理装置20は、既出の構成要素に加えて、パッドP3と静電保護ダイオードD3及びD4を含む。
【0039】
パッドP3は、センサ出力信号S23を外部出力する信号出力端子に相当する。なお、信号処理装置20に設けられるパッドP3と、加速度センサ1のパッケージ外部に引き出されるリードフレームLFとの間には、ワイヤW2がボンディングされる。
【0040】
静電保護ダイオードD3(=第3静電保護素子に相当)のアノードは、パッドP3に接続されている。静電保護ダイオードD3のカソードは、電源電圧VDDの印加端(=第1ノードに相当)に接続されている。このように接続された静電保護ダイオードD3は、パッドP3に正サージ(>VDD)が印加されたときに、この正サージを電源電圧VDDの印加端に逃がすように機能する。なお、静電保護ダイオードD3としては、PMOSFET[P-channel type metal oxide semiconductor field effect transistor]のボディダイオードが一般に用いられる。
【0041】
静電保護ダイオードD4(=第4静電保護素子に相当)のカソードは、パッドP3に接続されている。静電保護ダイオードD4のアノードは、接地電圧GNDの印加端(=第2ノードに相当)に接続されている。このように接続された静電保護ダイオードD4は、パッドP3に負サージ(<GND)が印加されたときに、この負サージを接地電圧GNDの印加端に逃がすように機能する。なお、静電保護ダイオードD4としては、NMOSFET[N-channel type MOSFET]のボディダイオードが一般に用いられる。
【0042】
このように、本実施形態の信号処理装置20では、リードフレームLFに接続されるパッドP3にのみ静電保護ダイオードD3及びD4が設けられており、センサ装置10のパッドP1に接続されるパッドP2には、何ら静電保護素子が設けられていない。従って、加速度センサ1の組み立て時における静電破壊リスクが懸念される。
【0043】
<静電破壊対策(第2実施形態)>
図7は、信号処理装置の静電破壊対策(第2実施形態)を示す図である。本実施形態の信号処理装置20は、先出の第1実施形態(
図6)を基本としつつ、パッドP2とアンプA1との間に電流制限用の抵抗R2が追加されている。
【0044】
本実施形態によれば、先出の第1実施形態(
図6)と比べて、パッドP2の静電破壊耐性を僅かに高めることができる。しかしながら、静電破壊リスクの低減効果については、必ずしも十分ではなく、パッドP2に印加されるサージの大きさによっては、信号処理装置20が破壊に至るおそれも否めない。
【0045】
<静電破壊対策(第3実施形態)>
図8は、信号処理装置の静電破壊対策(第3実施形態)を示す図である。本実施形態の信号処理装置20は、先出の第1実施形態(
図6)を基本としつつ、静電保護ダイオードD5及びD6が追加されている。
【0046】
静電保護ダイオードD5のアノードは、パッドP2に接続されている。静電保護ダイオードD5のカソードは、電源電圧VDDの印加端に接続されている。このように接続された静電保護ダイオードD5は、パッドP2に正サージ(>VDD)が印加されたときに、この正サージを電源電圧VDDの印加端に逃がすように機能する。なお、静電保護ダイオードD5としては、先出の静電保護ダイオードD3と同じく、PMOSFETのボディダイオードが一般に用いられる。
【0047】
静電保護ダイオードD6のカソードは、パッドP2に接続されている。静電保護ダイオードD6のアノードは、接地電圧GNDの印加端に接続されている。このように接続された静電保護ダイオードD6は、パッドP2に負サージ(<GND)が印加されたときに、この負サージを接地電圧GNDの印加端に逃がすように機能する。なお、静電保護ダイオードD6としては、先出の静電保護ダイオードD4と同じく、NMOSFETのボディダイオードが一般に用いられる。
【0048】
本実施形態によれば、先の第1実施形態(
図6)及び第2実施形態(
図7)と比べて、パッドP2の静電破壊耐性を十分に高めることができる。
【0049】
しかし、静電保護ダイオードD5及びD6は、それぞれの構造が大きく異なるので、それぞれのリーク電流特性がばらつきやすい。従って、静電保護ダイオードD5及びD6それぞれに流れるリーク電流の差分が誤差電流IerrとしてパッドP2に流れ得る。このような誤差電流Ierrが流れると、加速度信号S10に不要な入力オフセットが重畳するので、加速度の検出精度が悪化してしまう。
【0050】
また、MOS構造の静電保護ダイオードD5及びD6には、MOSFETを介するリーク電流経路とボディダイオードを介するリーク電流経路の2系統が存在する。そのため、静電保護ダイオードD5及びD6それぞれに流れるリーク電流が比較的大きい。従って、誤差電流Ierrも比較的大きくなりやすく、延いては、加速度信号S10の入力オフセットが大きくなりやすい。
【0051】
特に、センサ装置10(より具体的にはMEMSエレメント100)で生成される加速度信号S10は、微小なアナログ電圧信号である。そのため、加速度の検出精度を高めるためには、できるだけ誤差電流Ierrを低減することが重要となる。
【0052】
また、静電保護ダイオードD5及びD6それぞれの構造が異なると、それぞれに付随する寄生容量も大きく異なる。このことも加速度の検出精度を悪化させる要因となり得る。
【0053】
<静電破壊対策(第4実施形態)>
図9は、信号処理装置の静電破壊対策(第4実施形態)を示す図である。本実施形態の信号処理装置20は、先出の第3実施形態(
図8)を基本としつつ、先出の静電保護ダイオードD5及びD6がそれぞれ静電保護ダイオードD1及びD2に置き換えられている。
【0054】
静電保護ダイオードD1(=第1静電保護素子に相当)のアノードは、パッドP2に接続されている。静電保護ダイオードD1のカソードは、電源電圧VDDの印加端に接続されている。このように接続された静電保護ダイオードD1は、パッドP2に正サージ(>VDD)が印加されたときに、この正サージを電源電圧VDDの印加端に逃がすように機能する。この点については、先出の静電保護ダイオードD5と何ら変わらない。なお、静電保護ダイオードD1としては、先出の静電保護ダイオードD3及びD5と異なり、PN構造(詳細は後述)のダイオードが用いられている。
【0055】
静電保護ダイオードD2(=第2静電保護素子に相当)のカソードは、パッドP2に接続されている。静電保護ダイオードD2のアノードは、接地電圧GNDの印加端に接続されている。このように接続された静電保護ダイオードD2は、パッドP2に負サージ(<GND)が印加されたときに、この負サージを接地電圧GNDの印加端に逃がすように機能する。この点については、先出の静電保護ダイオードD6と何ら変わらない。なお、静電保護ダイオードD2としては、先出の静電保護ダイオードD4及びD6と異なり、PN構造(詳細は後述)のダイオードが一般に用いられる。
【0056】
このように、本実施形態の信号処理装置20において、静電保護ダイオードD1及びD2は、いずれも同一の構造(例えばPN構造)とされているので、基本的に同一のリーク電流特性を持つ。従って、静電保護ダイオードD1及びD2それぞれに流れるリーク電流が基本的に同値となるので、その差分に相当する誤差電流Ierrが流れにくくなる。その結果、加速度信号S10の入力オフセットを低減することができるので、加速度の検出精度を向上することが可能となる。
【0057】
また、PN構造の静電保護ダイオードD1及びD2には、先述のMOS構造と異なり、MOSFETを介するリーク電流経路が存在しない。そのため、静電保護ダイオードD1及びD2それぞれに流れるリーク電流がそもそも小さい上、それぞれが互いに相殺し合うので、誤差電流Ierrがほぼ0となる。従って、加速度信号S10の入力オフセットもほぼ0となる。
【0058】
なお、パッドP2のバイアス点を決定するためのバイアス電圧Vmは、電源電圧VDDと接地電圧GNDの中点電圧(=(VDD-GND)/2)に設定するとよい。このようなバイアス設定によれば、静電保護ダイオードD1及びD2それぞれのアノード・カソード間に印加される電圧が一致する。従って、静電保護ダイオードD1及びD2それぞれに流れるリーク電流が同値に近付くので、その差分に相当する誤差電流Ierr(延いては加速度信号S10の入力オフセット)を低減することが可能となる。
【0059】
<静電保護ダイオード>
図10は、静電保護ダイオードD1及びD2それぞれの縦構造を示す図である。静電保護ダイオードD1及びD2がそれぞれ形成される半導体装置200(=先出の信号処理装置20に相当)は、フローティングN型半導体領域210及び220を備える。
【0060】
フローティングN型半導体領域210の表面近傍には、P型ウェル211が形成されている。P型ウェル211には、高濃度N型半導体領域212と、高濃度N型半導体領域212を取り囲む高濃度P型半導体領域213がそれぞれ形成されている。高濃度P型半導体領域213は、少なくとも一部が保護層230に被覆されることなく表面に露出しており、パッド電位PAD(=パッドP2の加速度信号S10)が印加されている。高濃度N型半導体領域212は、少なくとも一部が保護層230に被覆されることなく表面に露出しており、電源電圧VDDが印加されている。
【0061】
また、フローティングN型半導体領域210の表面近傍には、P型ウェル211に隣接してこれを取り囲む高濃度N型半導体領域214が形成されている。高濃度N型半導体領域214は、少なくとも一部が保護層230に被覆されることなく表面に露出しており、不図示の第1フローティング電位FL1が印加されている。
【0062】
フローティングN型半導体領域220の表面近傍には、P型ウェル221が形成されている。P型ウェル221には、高濃度N型半導体領域222と、高濃度N型半導体領域222を取り囲む高濃度P型半導体領域223がそれぞれ形成されている。高濃度P型半導体領域223は、少なくとも一部が保護層230に被覆されることなく表面に露出しており、接地電圧GNDが印加されている。高濃度N型半導体領域222は、少なくとも一部が保護層230に被覆されることなく表面に露出しており、先出のパッド電位PADが印加されている。
【0063】
また、フローティングN型半導体領域220の表面近傍には、P型ウェル221に隣接してこれを取り囲む高濃度N型半導体領域224が形成されている。高濃度N型半導体領域224は、少なくとも一部が保護層230に被覆されることなく表面に露出しており、不図示の第2フローティング電位FL2が印加されている。
【0064】
なお、静電保護ダイオードD1は、P型ウェル211(=第1P型ウェルに相当)をアノードとし、P型ウェル211に形成される高濃度N型半導体領域212(=第1N型半導体領域に相当)をカソードとするように形成されている。
【0065】
また、静電保護ダイオードD2は、P型ウェル221(=第2P型ウェルに相当)をアノードとし、P型ウェル221に形成される高濃度N型半導体領域222(=第2N型半導体領域に相当)をカソードとするように形成されている。
【0066】
さらに、P型ウェル211と高濃度N型半導体領域212との間における第1接合面積と、P型ウェル221と高濃度N型半導体領域222との間における第2接合面積とは、互いに同一なるように設計することが望ましい。このような素子設計によれば、静電保護ダイオードD1及びD2それぞれに流れるリーク電流、及び、静電保護ダイオードD1及びD2それぞれの付随する寄生容量が等しくなる。従って、加速度信号S10の入力オフセットを低減して、加速度の検出精度を高めることが可能となる。
【0067】
<入力オフセット改善>
図11は、信号処理装置20における入力オフセットの温度特性を示す図である。実線は第4実施形態(
図9)の温度特性を示しており、破線は第3実施形態(
図8)の温度特性を示している。
【0068】
本図の破線で示すように、第3実施形態(
図8)の加速度センサ1では、静電保護ダイオードD5及びD6それぞれの構造(延いてはリーク電流特性)が大きく異なるので、特に高温域での入力オフセットが大きくなる。
【0069】
これに対して、本図の実線で示すように、第4実施形態(
図9)の加速度センサ1であれば、静電保護ダイオードD1及びD2それぞれの構造(延いてはリーク電流特性)が同一なので、低温域から高温域まで入力オフセットがほぼ0でフラットとなる。従って、高温環境下でも加速度を正しく検出する必要のあるアプリケーション(例えば車載機器及び産業機器など)に好適である。
【0070】
<総括>
以下では、上記で説明した種々の実施形態について総括的に述べる。
【0071】
例えば、本明細書中に開示されている加速度センサは、加速度信号を生成するように構成されたセンサ装置と、前記加速度信号を処理するように構成された信号処理装置と、を単一のパッケージに封止した加速度センサであって、前記信号処理装置は、前記加速度信号の外部入力を受け付けるように構成された信号入力端子と、前記信号入力端子と第1電圧が印加される第1ノードとの間に接続されるように構成された第1静電保護素子と、前記信号入力端子と第2電圧が印加される第2ノードとの間に接続されるように構成された第2静電保護素子と、を備え、前記第1静電保護素子及び前記第2静電保護素子は、いずれも同一の構造であり、同一のリーク電流特性を持つ構成(第1の構成)とされている。
【0072】
上記第1の構成による加速度センサにおいて、前記加速度信号は、アナログ信号である構成(第2の構成)にしてもよい。
【0073】
上記第1又は第2の構成による加速度センサにおいて、前記第1静電保護素子及び前記第2静電保護素子は、いずれもPN構造の静電保護ダイオードである構成(第3の構成)にしてもよい。
【0074】
上記第3の構成による加速度センサにおいて、前記第1静電保護素子は、第1P型ウェルをアノードとして前記第1P型ウェルに形成される第1N型半導体領域をカソードとし、前記第2静電保護素子は、第2P型ウェルをアノードとして前記第2P型ウェルに形成される第2N型半導体領域をカソードとする構成(第4の構成)にしてもよい。
【0075】
上記第4の構成による加速度センサにおいて、前記第1P型ウェルと前記第1N型半導体領域との間における第1接合面積は、前記第2P型ウェルと前記第2N型半導体領域との間における第2接合面積と等しい構成(第5の構成)としてもよい。
【0076】
上記第1~第5いずれかの構成による加速度センサにおいて、前記信号入力端子は、前記第1電圧及び前記第2電圧の中点電圧にバイアスされる構成(第6の構成)でもよい。
【0077】
上記第1~第6いずれかの構成による加速度センサにおいて、前記信号処理装置は、前記加速度信号を増幅して増幅加速度信号を生成するように構成された入力アンプと、前記増幅加速度信号をデジタル信号に変換するように構成されたA/Dコンバータと、前記デジタル信号からセンサ出力信号を生成するように構成されたプロセッサと、前記センサ出力信号を外部出力するように構成されたインタフェイスと、を含む構成(第7の構成)にしてもよい。
【0078】
上記第7の構成による加速度センサは、前記センサ出力信号を外部出力するように構成された信号出力端子と、前記信号出力端子と前記第1ノードとの間に接続されるように構成された第3静電保護素子と、前記信号出力端子と前記第2ノードとの間に接続されるように構成された第4静電保護素子と、をさらに備える構成(第8の構成)にしてもよい。
【0079】
上記第7又は第8の構成による加速度センサにおいて、前記信号処理装置は、前記加速度信号が持つオフセットの温度傾斜を小さくするように構成されたオフセット補正部と、前記オフセットをトリミング調整するように構成されたオフセット調整部と、をさらに含む構成(第9の構成)にしてもよい。
【0080】
上記第1~第9いずれかの構成による加速度センサにおいて、前記センサ装置は、固定電極と、前記センサ装置に加わる加速度に応じて前記固定電極との相対位置が変化するように構成された可変電極と、を含み、前記固定電極と前記可変電極との電極間距離の変化に応じた電圧を前記加速度信号として出力する構成(第10の構成)にしてもよい。
【0081】
<その他の変形例>
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【符号の説明】
【0082】
1 加速度センサ
10 センサ装置
11 X軸センサ部
12 Y軸センサ部
13 Z軸センサ部
20 信号処理装置(ASIC)
21 入力アンプ
22 A/Dコンバータ
23 プロセッサ
24 インタフェイス
25 電源及び基準生成部
26 オフセット補正部
27 オフセット調整部
100 MEMSエレメント
101 固定電極
102 可変電極
102a 突起部
103 弾性支持部材
210、220 フローティングN型半導体領域
211、221 P型ウェル
212、222 高濃度N型半導体領域
213、223 高濃度P型半導体領域
214、224 高濃度N型半導体領域
230 保護層
A1、A2 アンプ
C1~C4、Ca、Cb キャパシタ
D1、D2 静電保護ダイオード(PN構造)
D3、D5 静電保護ダイオード(PMOSボディ)
D4、D6 静電保護ダイオード(NMOSボディ)
LF リードフレーム
P1~P3 パッド
R1、R2 抵抗
SW1、SW2 スイッチ
W1、W2 ワイヤ