特開 2024-80619 画素回路及びこれを含む表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024080619

(43)【公開日】2024-06-13

(54)【発明の名称】画素回路及びこれを含む表示装置

(51)【国際特許分類】

   G09G 3/3233 20160101AFI20240606BHJP

   G09G 3/20 20060101ALI20240606BHJP

   G09F 9/30 20060101ALI20240606BHJP

   H10K 59/123 20230101ALI20240606BHJP

【ＦＩ】

G09G3/3233

G09G3/20 611E

G09G3/20 624B

G09G3/20 642A

G09F9/30 338

G09F9/30 365

H10K59/123

G09G3/20 624E

G09G3/20 621A

【審査請求】有

【請求項の数】22

【出願形態】ＯＬ

(21)【出願番号】P 2023191006

(22)【出願日】2023-11-08

(31)【優先権主張番号】10-2022-0165388

(32)【優先日】2022-12-01

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】501426046

【氏名又は名称】エルジー ディスプレイ カンパニー リミテッド

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】キム， ギュジン

(72)【発明者】

【氏名】キム， テフン

【テーマコード（参考）】

3K107

5C080

5C094

5C380

【Ｆターム（参考）】

3K107AA01

3K107BB01

3K107CC33

3K107EE03

3K107HH05

5C080AA06

5C080DD02

5C080DD05

5C080DD06

5C080EE19

5C080FF11

5C080JJ03

5C080JJ04

5C080JJ05

5C094AA03

5C094BA03

5C094BA27

5C094CA19

5C094DB04

5C380AA01

5C380BA19

5C380BA39

5C380BB02

5C380BB09

5C380BE11

5C380CB31

5C380CC06

5C380CC07

5C380CC26

5C380CC33

5C380CC39

5C380CC66

5C380CC72

5C380CC80

5C380CD038

5C380CE19

5C380DA02

5C380DA42

5C380DA49

5C380DA58

5C380EA16

(57)【要約】      （修正有）

【課題】リフレッシュ期間のうち初期化期間に、駆動トランジスタの寄生キャパシタを一定電圧で充電することにより、以前のフレームによる影響性を完全に排除することができる画素回路、及びこれを含む表示装置を開示する。
【解決手段】画素回路は、駆動電流によって発光する発光素子；駆動電流を制御し、ゲート電極、ソース電極及びドレイン電極を含み、ソース電極にデータ電圧が印加され、ドレイン電極に発光素子のアノード電極がカップリングされる駆動トランジスタ；及び一電極が高電位電圧に連結され、他電極が前記駆動トランジスタのゲート電極にカップリングされるストレージキャパシタ；を含む。表示装置のリフレッシュ期間のうち初期化期間に、ストレージキャパシタの他電極に第１初期化電圧を印加し、発光素子のアノード電極に第２初期化電圧を印加し、駆動トランジスタのソース電極にオンバイアスストレス電圧を印加する。
【選択図】図６

【特許請求の範囲】

【請求項1】

駆動電流に基づいて発光する発光素子；
前記駆動電流を制御し、ゲート電極、ソース電極及びドレイン電極を含み、前記ドレイン電極に前記発光素子のアノード電極がカップリングされる駆動トランジスタ；及び
一電極が高電位電圧に連結され、他電極が前記駆動トランジスタのゲート電極にカップリングされるストレージキャパシタ；を含み、
表示装置のリフレッシュ期間のうち初期化期間に、前記ストレージキャパシタの前記他電極に第１初期化電圧を印加し、前記駆動トランジスタの前記ソース電極にオンバイアスストレス電圧を印加する、
画素回路。

【請求項2】

前記リフレッシュ期間の前記初期化期間の間、前記画素回路は、前記発光素子のアノード電極に第２初期化電圧を印加する、
請求項１に記載の画素回路。

【請求項3】

前記リフレッシュ期間の前記初期化期間の間、前記駆動トランジスタの寄生キャパシタが初期化される、
請求項１に記載の画素回路。

【請求項4】

前記リフレッシュ期間の前記初期化期間の間、前記駆動トランジスタは、ターンオンされる、
請求項１に記載の画素回路。

【請求項5】

前記リフレッシュ期間のうちサンプリング期間に、前記第１初期化電圧と前記第２初期化電圧の印加を遮断して、前記駆動トランジスタの前記ゲート電極と前記ドレイン電極とを連結し、前記駆動トランジスタの前記ソース電極にデータ電圧を印加する、
請求項２に記載の画素回路。

【請求項6】

前記駆動トランジスタの前記ゲート電極に前記第１初期化電圧を印加する第５トランジスと、
前記発光素子の前記アノード電極に前記第２初期化電圧を印加する第６トランジスタと、
前記駆動トランジスタの前記ソース電極に前記オンバイアスストレス電圧を印加する第７トランジスタと、をさらに含む、
請求項５に記載の画素回路。

【請求項7】

前記駆動トランジスタの前記ゲート電極と前記ドレイン電極との間にカップリングされる第１トランジスタと、
前記駆動トランジスタの前記ソース電極に前記データ電圧を印加する第２トランジスタと、をさらに含む、
請求項６に記載の画素回路。

【請求項8】

前記リフレッシュ期間のうちストレス期間に、前記駆動トランジスタの前記ゲート電極と前記ドレイン電極との連結を遮断して、前記発光素子の前記アノード電極に前記第２初期化電圧を印加し、前記駆動トランジスタの前記ソース電極に前記オンバイアスストレス電圧を印加する、
請求項５に記載の画素回路。

【請求項9】

前記表示装置のエミッション期間に、前記第２初期化電圧の印加と前記オンバイアスストレス電圧の印加を遮断して、前記駆動トランジスタの前記ソース電極に前記高電位電圧を印加し、前記駆動トランジスタと前記発光素子との間の電流パスを形成する、
請求項８に記載の画素回路。

【請求項10】

前記駆動トランジスタの前記ソース電極に前記高電位電圧を印加する第３トランジスタと、
前記駆動トランジスタと前記発光素子との間の前記電流パスを形成する第４トランジスタと、をさらに含む、
請求項９に記載の画素回路。

【請求項11】

前記表示装置のホールディング期間のうちストレス期間に、前記発光素子の前記アノード電極に前記第２初期化電圧を印加し、前記駆動トランジスタの前記ソース電極に前記オンバイアスストレス電圧を印加する、
請求項９に記載の画素回路。

【請求項12】

複数の画素回路を含む表示パネルを含み、
前記複数の画素回路は、それぞれ請求項１に記載の画素回路である、
表示装置。

【請求項13】

複数の画素回路を含む表示装置において、
前記複数の画素回路は、それぞれ
駆動電流に基づいて発光する発光素子；
前記駆動電流を制御し、ゲート電極、ソース電極及びドレイン電極を含む駆動トランジスタ；
前記駆動トランジスタの前記ゲート電極と前記ドレイン電極との間にカップリングされる第１トランジスタ；
前記駆動トランジスタの前記ソース電極にデータ電圧を印加する第２トランジスタ；
前記駆動トランジスタの前記ソース電極に高電位電圧を印加する第３トランジスタ；
前記駆動トランジスタと前記発光素子との間の電流パスを形成する第４トランジスタ；
前記駆動トランジスタの前記ゲート電極に第１初期化電圧を印加する第５トランジスタ；
一電極が前記高電位電圧に連結され、他電極が前記駆動トランジスタの前記ゲート電極にカップリングされるストレージキャパシタ；及び
前記駆動トランジスタの前記ソース電極にオンバイアスストレス電圧を印加する第７トランジスタ；を含む、表示装置。

【請求項14】

前記複数の画素回路は、それぞれ前記発光素子のアノード電極に第２初期化電圧を印加する第６トランジスタをさらに含む、
請求項１３に記載の表示装置。

【請求項15】

前記表示装置のリフレッシュ期間のうち初期化期間に、前記複数の画素回路は、それぞれ前記第１初期化電圧を前記ストレージキャパシタの前記他電極に印加し、前記オンバイアスストレス電圧を前記駆動トランジスタの前記ソース電極に印加する、
請求項１３に記載の表示装置。

【請求項16】

前記リフレッシュ期間の前記初期化期間の間、前記複数の画素回路は、それぞれ前記発光素子のアノード電極に第２初期化電圧を印加する、
請求項１５に記載の表示装置。

【請求項17】

前記リフレッシュ期間の前記初期化期間の間、前記駆動トランジスタの寄生キャパシタが初期化される、
請求項１５に記載の表示装置。

【請求項18】

前記リフレッシュ期間の前記初期化期間の間、前記駆動トランジスタは、ターンオンされる、
請求項１５に記載の表示装置。

【請求項19】

前記リフレッシュ期間のうちサンプリング期間に、前記複数の画素回路は、それぞれ前記第１初期化電圧と前記第２初期化電圧の印加を遮断して、前記駆動トランジスタの前記ゲート電極と前記ドレイン電極とを連結し、前記駆動トランジスタの前記ソース電極に前記データ電圧を印加する、
請求項１６に記載の表示装置。

【請求項20】

前記リフレッシュ期間のうちストレス期間に、前記複数の画素回路は、それぞれ前記駆動トランジスタの前記ゲート電極と前記ドレイン電極との連結を遮断して、前記発光素子の前記アノード電極に前記第２初期化電圧を印加し、前記駆動トランジスタの前記ソース電極に前記オンバイアスストレス電圧を印加する、
請求項１９に記載の表示装置。

【請求項21】

前記表示装置のエミッション期間に、前記複数の画素回路は、それぞれ前記第２初期化電圧の印加と前記オンバイアスストレス電圧の印加を遮断して、前記駆動トランジスタの前記ソース電極に前記高電位電圧を印加し、前記駆動トランジスタと前記発光素子との間の電流パスを形成する、
請求項２０に記載の表示装置。

【請求項22】

前記表示装置のホールディング期間のうちストレス期間に、前記複数の画素回路は、それぞれ前記発光素子の前記アノード電極に前記第２初期化電圧を印加し、前記駆動トランジスタの前記ソース電極に前記オンバイアスストレス電圧を印加する、
請求項２１に記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書は、表示装置に関し、より詳細は、画素回路及びこれを含む表示装置に関する。

【背景技術】

【0002】

情報化社会の発展に伴い、画像を表示するための表示装置に対する要求が様々な形態に増えつつあり、液晶表示装置、有機発光表示装置といった様々な表示装置が活用されている。

【0003】

このうち、別途光源を要求することなく、鮮やかなカラーを表示するための手段として注目されるいる有機発光表示装置は、自ら発光する有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ，ＯＬＥＤ）を用いることで、応答速度が早いし、明暗比（Ｃｏｎｔｒａｓｔ Ｒａｔｉｏ）、発光効率、輝度、および視野角等が大きいという長所がある。

【0004】

有機発光表示装置の場合、画素内発光素子から生成した光を基に映像を表示するため、様々な長所を有しているものの、駆動に際して、画素内部の配線間のカップリング、又は駆動信号の動作条件などによるフリッカー（Ｆｌｉｃｋｅｒ）及び染み等の斑（ムラ）による均一度不良現象が発生し得る。これは、表示装置の画像品質満足度を低下させる要因となり得る。

【発明の概要】

【発明が解決しようとする課題】

【0005】

有機発光表示装置は、画素構造の問題により輝度が急激に変化するとき、直ちに変換せず、中間輝度を経てから変換する現象が発生して、第一フレームのリフレッシュ（Ｆｉｒｓｔ Ｆｒａｍｅ Ｒｅｆｒｅｓｈ，ＦＦＲ）測定数値が良くないことがある。これにより、動画応答時間（Ｍｏｖｉｎｇ Ｐｉｃｔｕｒｅ Ｒｅｓｐｏｎｓｅ Ｔｉｍｅ，ＭＰＲＴ）が遅くなり、スミア（Ｓｍｅａｒｉｎｇ）現象が発生する問題点がある。

【0006】

また、第一フレームの輝度が大きく減少する場合、第二フレーム、第三フレームまで影響をする場合が多くなり、画質品質満足度を低下させる問題点がある。

【0007】

本明細書の発明者らは、第一フレームのリフレッシュを改善して、画質品質満足度を向上させることができる表示装置を発明した。

【0008】

本明細書の一実施形態によって解決しようとする課題は、リフレッシュ期間のうち初期化期間に、駆動トランジスタの寄生キャパシタを一定電圧で充電することにより、以前のフレームによる影響性を完全に排除することができる画素回路、及びこれを含む表示装置を提供することにある。

【0009】

本明細書の一実施形態によって解決しようとする課題は、以上で言及した課題に制限されず、言及していないさらに他の課題は、下記の記載から当業者にとって明確に理解することができる。

【課題を解決するための手段】

【0010】

本明細書の一実施形態による画素回路は、駆動電流によって発光する発光素子；駆動電流を制御し、ゲート電極、ソース電極及びドレイン電極を含み、ソース電極にデータ電圧が印加され、ドレイン電極に発光素子のアノード電極がカップリングされる駆動トランジスタ；及び一電極が高電位電圧に連結され、他電極が前記駆動トランジスタのゲート電極にカップリングされるストレージキャパシタ；を含む。表示装置のリフレッシュ期間のうち初期化期間に、ストレージキャパシタの他電極に第１初期化電圧を印加し、発光素子のアノード電極に第２初期化電圧を印加し、駆動トランジスタのソース電極にオンバイアスストレス電圧を印加する。

【0011】

本明細書の一実施形態による表示装置は、複数の画素回路を含む表示パネルと、表示パネルを駆動するドライバとを含む。複数の画素回路は、それぞれ駆動電流によって発光する発光素子；駆動電流を制御し、ゲート電極、ソース電極及びドレイン電極を含み、ソース電極にデータ電圧が印加され、ドレイン電極に前記発光素子のアノード電極がカップリングされる駆動トランジスタ；及び一電極が高電位電圧に連結され、他電極が前記駆動トランジスタのゲート電極にカップリングされるストレージキャパシタ；を含む。表示装置のリフレッシュ期間のうち初期化期間に、ストレージキャパシタの他電極に第１初期化電圧を印加し、発光素子のアノード電極に第２初期化電圧を印加し、駆動トランジスタのソース電極にオンバイアスストレス電圧を印加する。

【0012】

本明細書の一実施形態による複数の画素回路を含む表示装置において、複数の画素回路は、それぞれ駆動電流によって発光する発光素子；駆動電流を制御し、ゲート電極、ソース電極及びドレイン電極を含む駆動トランジスタ；駆動トランジスタのゲート電極とドレイン電極との間にカップリングされる第１トランジスタ；駆動トランジスタのソース電極にデータ電圧を印加する第２トランジスタ；駆動トランジスタのソース電極に高電位電圧を印加する第３トランジスタ；駆動トランジスタと発光素子との間の電流パスを形成する第４トランジスタ；駆動トランジスタのゲート電極に第１初期化電圧を印加する第５トランジスタ；発光素子のアノード電極に第２初期化電圧を印加する第６トランジスタ；一電極が高電位電圧に連結され、他電極が駆動トランジスタのゲート電極にカップリングされるストレージキャパシタ；および駆動トランジスタのソース電極にオンバイアスストレス電圧を印加する第７トランジスタ；を含む。

【発明の効果】

【0013】

実施形態によれば、リフレッシュ期間のうち初期化期間に、駆動トランジスタの寄生キャパシタを一定電圧で充電することにより、以前のフレームによる影響性を完全に排除することができる。

【0014】

また、リフレッシュ期間のうち初期化期間に、駆動トランジスタのソース電極に一定電圧を印加して寄生キャパシタを初期化し、第一フレームの輝度を改善することができる。

【0015】

また、第一フレームの輝度を改善して、第二フレーム、第三フレームの輝度まで影響をしないように防止して、画質品質を向上させることができる。

【0016】

上述した効果並びに本発明の具体的な効果は、以下の発明を実施するための形態を説明するとともに記述する。

【図面の簡単な説明】

【0017】

【図1】本明細書の第１実施形態による表示装置の画素回路を示す回路図である。

【図2】本明細書の第１実施形態による表示装置において、リフレッシュ期間のタイミング図である。

【図3】本明細書の第１実施形態による表示装置において、フレームスキップ期間のタイミング図である。

【図4】本明細書の第１実施形態による表示装置において、リフレッシュ期間のフレーム別リフレッシュ測定数値を示す図面である。

【図5】本明細書の第２実施形態による表示装置の画素回路を示す回路図である。

【図6】本明細書の第２実施形態による表示装置において、リフレッシュ期間のタイミング図である。

【図7】本明細書の第２実施形態による表示装置において、フレームスキップ期間のタイミング図である。

【図8】本明細書の第２実施形態による表示装置において、リフレッシュ期間の初期化動作を示す回路図である。

【図9】本明細書の第２実施形態による表示装置において、リフレッシュ期間の初期化動作を示すタイミング図である。

【図10】本明細書の第２実施形態による表示装置において、リフレッシュ期間のサンプリング動作を示す回路図である。

【図11】本明細書の第２実施形態による表示装置において、リフレッシュ期間のサンプリング動作を示すタイミング図である。

【図12】本明細書の第２実施形態による表示装置において、リフレッシュ期間のオンバイアスストレス動作を示す回路図である。

【図13】本明細書の第２実施形態による表示装置において、リフレッシュ期間のオンバイアスストレス動作を示すタイミング図である。

【図14】本明細書の第２実施形態による表示装置において、エミッション期間の動作を示す回路図である。

【図15】本明細書の第２実施形態による表示装置において、エミッション期間の動作を示すタイミング図である。

【図16】本明細書の第２実施形態による表示装置において、ホールディング期間のオンバイアスストレス動作を示す回路図である。

【図17】本明細書の第２実施形態による表示装置において、ホールディング期間のオンバイアスストレス動作を示すタイミング図である。

【図18】本明細書の第２実施形態による表示装置において、ＯＰＲ（Ｏｎ Ｐｉｘｅｌ Ｒａｔｉｏ）１％におけるＦＦＲ性能を比較した図面である。

【図19】本明細書の第２実施形態による表示装置において、ＯＰＲ１００％におけるＦＦＲ性能を比較した図面である。

【発明を実施するための形態】

【0018】

本明細書の利点及び特徴、そしてそれらを達成する方法は、添付の図面と共に詳細に後述する実施形態を参照すれば明確になる。しかし、本明細書は、以下で開示の実施形態に限定されるものではなく、相異する様々な形態に具現されるものである。但し、本実施形態は、本明細書の開示を完全にして、本明細書の属する技術分野における通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本明細書は、請求項の範疇によって定義されるだけである。

【0019】

本明細書の実施形態を説明するために図面に開示の形状、大きさ、割合、角度、本数などは、例示的なものであり、本明細書は、図示の事項に限定されるものではない。全明細書における同じ参照符号は、同じ構成要素を称する。また、本明細書を説明するにあたり、関連する公知の技術に関する具体的な説明が、本明細書の要旨を曖昧にすると判断される場合には、それの詳説を省略する。本明細書上に言及されている「含む」、「有する」、「なる」などが使われる場合、「～のみ」が使われていない限り、他部分を加えることができる。構成要素を単数で示した場合、特に明示的な記載事項がない限り、複数を含む場合を含む。

【0020】

構成要素を解釈するにあたり、別途明示的記載がなくても、誤差範囲を含むものと解釈する。

【0021】

時間関係に関する説明の場合、例えば、「～後に」、「～に引き継づき」、「～次に」、「～前に」などと、時間の先後関係を説明する場合、「直ちに」又は「直接」が使われていない限り、連続的でない場合も含むことができる。

【0022】

信号の流れ関係に関する説明の場合、例えば、「ＡノードからＢノードに信号が伝達される」場合も、「直ちに」又は「直接」が使われていない限り、Ａノードから他ノードを経由してＢノードに信号が伝達される場合を含むことができる。

【0023】

第１、第２などは、様々な構成要素を述べるために使われるものの、これら構成要素は、これらの用語によって制限されない。これらの用語は、単に一構成要素を他構成要素と区別するために使うものである。よって、以下で言及する第１構成要素は、本明細書の技術的思想内における第２構成要素であってもよい。

【0024】

本明細書の複数の実施形態の特徴は、それぞれ部分的に或いは全体的に相互結合又は組み合わせが可能であり、技術的に様々な連動及び駆動が可能であり、各実施形態を相互独立に実施することもでき、連関関係で共に実施することもできる。

【0025】

以下では、幾つかの実施形態による画素回路及びこれを含む表示装置を説明することとする。

【0026】

図１は、本明細書の第１実施形態による表示装置の画素回路を示す回路図である。

【0027】

本明細書の第１実施形態による表示装置は、複数の画素回路を含む。複数の画素回路は、それぞれ発光素子（ＯＬＥＤ）、駆動トランジスタ（ＤＴＲ）、第１トランジスタ（Ｔ１）、第２トランジスタ（Ｔ２）、第３トランジスタ（Ｔ３）、第４トランジスタ（Ｔ４）、第５トランジスタ（Ｔ５）、第６トランジスタ（Ｔ６）、および第７トランジスタ（Ｔ７）を含む。

【0028】

発光素子（ＯＬＥＤ）は、駆動電流によって発光する。発光素子（ＯＬＥＤ）は、アノード電極と、カソード電極と、アノード電極とカソード電極との間の有機発光層と、からなる。

【0029】

駆動トランジスタ（ＤＴＲ）は、駆動電流を制御し、ゲート電極、ソース電極及びドレイン電極を含む。駆動トランジスタ（ＤＴＲ）は、ソース電極にデータ電圧（ＶＤＡＴＡ）を印加し、ドレイン電極に発光素子（ＯＬＥＤ）のアノード電極がカップリングされる。

【0030】

第１トランジスタ（Ｔ１）は、駆動トランジスタ（ＤＴＲ）のゲート電極とドレイン電極との間にカップリングされる。第２トランジスタ（Ｔ２）は、駆動トランジスタ（ＤＴＲ）のソース電極にデータ電圧（ＶＤＡＴＡ）を印加する。第３トランジスタ（Ｔ３）は、駆動トランジスタ（ＤＴＲ）のソース電極に高電位電圧（ＥＬＶＤＤ）を印加する。

【0031】

第４トランジスタ（Ｔ４）は、駆動トランジスタ（Ｔ３）と発光素子（ＯＬＥＤ）との間の電流パスを形成する。第５トランジスタ（Ｔ５）は、駆動トランジスタ（ＤＴＲ）のゲート電極に第１初期化電圧（ＶＩＮＩ１）を印加する。第６トランジスタ（Ｔ６）は、発光素子（ＯＬＥＤ）のアノード電極に第２初期化電圧（ＶＩＮＩ２）を印加する。

【0032】

ストレージキャパシタ（Ｃｓｔ）は、一電極が高電位電圧（ＥＬＶＤＤ）に連結され、他電極が駆動トランジスタ（ＤＴＲ）のゲート電極にカップリングされる。第７トランジスタ（Ｔ７）は、駆動トランジスタ（ＤＴＲ）のソース電極にオンバイアスストレス電圧（ＶＯＢＳ）を印加する。

【0033】

図２は、本明細書の第１実施形態による表示装置において、リフレッシュ期間のタイミング図である。図３は、本明細書の第１実施形態による表示装置において、フレームスキップ期間のタイミング図である。図４は、本明細書の第１実施形態による表示装置において、リフレッシュ期間のフレーム別リフレッシュ測定数値を示す図面である。

【0034】

図２～図４を参照すると、本明細書の第１実施形態による表示装置は、リフレッシュ期間とフレームスキップ期間に分離駆動することができる。リフレッシュ期間では、画素回路を初期化して、データ電圧（ＶＤＡＴＡ）をプログラミングする。本明細書におけるリフレッシュ、フレームスキップは、時間的な期間（Ｐｅｒｉｏｄ）の概念であってもよく、場合によって、イメージ又は駆動モードなどの意味も有することができる。

【0035】

本明細書の第１実施形態による表示装置において、リフレッシュ期間は、ストレス期間、初期化期間、サンプリング期間に区分することができる。

【0036】

ストレス期間は、駆動トランジスタ（ＤＴＲ）のソース電極にオンバイアス電圧を印加して、バイアスストレスを与える期間である。ストレス期間に、発光素子（ＯＬＥＤ）のアノード電極に第２初期化電圧（ＶＩＮＩ２）を印加して初期化する。

【0037】

初期化期間は、ストレージキャパシタ（Ｃｓｔ）と駆動トランジスタ（ＤＴＲ）のゲート電極に第１初期化電圧（ＶＩＮＩ１）を印加して初期化する期間である。サンプリング期間は、駆動トランジスタ（ＤＴＲ）の閾値電圧（Ｖｔｈ）をサンプリングして、データ電圧（ＶＤＡＴＡ）をプログラミングする期間である。

【0038】

エミッション期間は、リフレッシュ期間後、プログラミングされた駆動トランジスタ（ＤＴＲ）のソース－ゲート間の電圧による駆動電流に従って発光素子（ＯＬＥＤ）を発光させる期間である。

【0039】

本明細書の第１実施形態による表示装置は、フレームスキップ期間にデータ電圧のプログラミングをスキップする。フレームスキップ期間は、ストレス期間を含む。ストレス期間には、駆動トランジスタ（ＤＴＲ）のソース電極にオンバイアス電圧を印加してバイアスストレスを与え、発光素子（ＯＬＥＤ）のアノード電極を第２初期化電圧（ＶＩＮＩ２）に初期化する。

【0040】

本明細書の第１実施形態による表示装置の駆動タイミングは、駆動トランジスタ（ＤＴＲ）のソース電極とゲート電極に電圧を印加する目的であり、駆動トランジスタ（ＤＴＲ）の寄生キャパシタの充電のために使われるものではない。

【0041】

有機発光表示装置は、画素構造の問題により輝度が急激に変化するとき、直ちに変換せず、中間輝度を経てから変換する現象が発生して、第一フレームのリフレッシュ（ＦＦＲ）測定数値が良くない。当該現象により動画応答時間（ＭＰＲＴ）が遅くなり、スミア（Ｓｍｅａｒｉｎｇ）現象が発生する。第一フレームの輝度の減少は、第二フレーム及び第三フレームまで影響を及ぼし得る。

【0042】

本明細書の第２実施形態による表示装置は、リフレッシュ期間のうち初期化期間に、駆動トランジスタの寄生キャパシタを一定電圧で充電することにより、以前のフレームによる影響性を完全に排除しようとする。

【0043】

図５は、本明細書の第２実施形態による表示装置の画素回路を示す回路図である。図６は、本明細書の第２実施形態による表示装置において、リフレッシュ期間のタイミング図である。図７は、本明細書の第２実施形態による表示装置において、フレームスキップ期間のタイミング図である。

【0044】

図５～図６を参照すると、本明細書の第２実施形態による表示装置は、複数の画素回路を含み、複数の画素回路は、それぞれ発光素子（ＯＬＥＤ）、駆動トランジスタ（ＤＴＲ）、第１トランジスタ（Ｔ１）、第２トランジスタ（Ｔ２）、第３トランジスタ（Ｔ３）、第４トランジスタ（Ｔ４）、第５トランジスタ（Ｔ５）、第６トランジスタ（Ｔ６）、および第７トランジスタ（Ｔ７）を含む。発光素子（ＯＬＥＤ）は、駆動電流によって発光する。発光素子（ＯＬＥＤ）は、アノード電極と、カソード電極と、アノード電極とカソード電極との間の有機発光層と、からなる。駆動トランジスタ（ＤＴＲ）は、駆動電流を制御し、ゲート電極、ソース電極及びドレイン電極を含む。駆動トランジスタ（ＤＴＲ）は、ソース電極にデータ電圧（ＶＤＡＴＡ）を印加し、ドレイン電極に発光素子（ＯＬＥＤ）のアノード電極がカップリングされる。

【0045】

第１トランジスタ（Ｔ１）は、第１スキャン信号（ＳＣ１）に応答して動作し、駆動トランジスタ（ＤＴＲ）のゲート電極とドレイン電極との間にカップリングされる。第２トランジスタ（Ｔ２）は、第２スキャン信号（ＳＣ２）に応答して動作し、駆動トランジスタ（ＤＴＲ）のソース電極にデータ電圧（ＶＤＡＴＡ）を印加する。第３トランジスタ（Ｔ３）は、エミッション信号（ＥＭ（ｎ））に応答して動作し、駆動トランジスタ（ＤＴＲ）のソース電極に高電位電圧（ＥＬＶＤＤ）を印加する。第４トランジスタ（Ｔ４）は、エミッション信号（ＥＭ（ｎ））に応答して動作し、駆動トランジスタ（Ｔ３）と発光素子（ＯＬＥＤ）との間の電流パスを形成する。第５トランジスタ（Ｔ５）は、第４スキャン信号（ＳＣ４）に応答して動作し、駆動トランジスタ（ＤＴＲ）のゲート電極とストレージキャパシタ（Ｃｓｔ）の他電極に第１初期化電圧（ＶＩＮＩ１）を印加する。第６トランジスタ（Ｔ６）は、第３スキャン信号（ＳＣ３）に応答して動作し、発光素子（ＯＬＥＤ）のアノード電極に第２初期化電圧（ＶＩＮＩ２）を印加する。ストレージキャパシタ（Ｃｓｔ）は、一電極が高電位電圧（ＥＬＶＤＤ）に連結され、他電極が駆動トランジスタ（ＤＴＲ）のゲート電極にカップリングされる。第７トランジスタ（Ｔ７）は、第３スキャン信号（ＳＣ３）に応答して動作し、駆動トランジスタ（ＤＴＲ）のソース電極にオンバイアスストレス電圧（ＶＯＢＳ）を印加する。

【0046】

一例では、駆動トランジスタ（ＤＴＲ）、第２トランジスタ（Ｔ２）、第３トランジスタ（Ｔ３）、第４トランジスタ（Ｔ４）、第６トランジスタ（Ｔ６）、および第７トランジスタ（Ｔ７）は、ＰＭＯＳトランジスタから構成することができ、第１トランジスタ（Ｔ１）と第５トランジスタ（Ｔ５）は、ＮＭＯＳトランジスタから構成することができる。

【0047】

本明細書の第２実施形態による表示装置は、リフレッシュ期間とフレームスキップ期間に分離駆動することができる。リフレッシュ期間では、画素回路を初期化して、データ電圧（ＶＤＡＴＡ）をプログラミングする。フレームスキップ期間では、データ電圧のプログラミングをスキップする。フレームスキップ期間は、ストレス期間を含む。エミッション期間では、リフレッシュ期間又はフレームスキップ期間後、駆動トランジスタ（ＤＴＲ）のソース－ゲート間の電圧による駆動電流に従って発光素子（ＯＬＥＤ）を発光させる。

【0048】

本明細書の第２実施形態による表示装置において、リフレッシュ期間は、初期化期間と、サンプリング期間と、ストレス期間と、に区分することができる。初期化期間では、ストレージキャパシタ（Ｃｓｔ）と駆動トランジスタ（ＤＴＲ）のゲート電極に第１初期化電圧（ＶＩＮＩ１）を印加し、駆動トランジスタ（ＤＴＲ）のソース電極にオンバイアス電圧（ＶＯＢＳ）を印加し、発光素子（ＯＬＥＤ）のアノード電極に第２初期化電圧（ＶＩＮＩ２）を印加する。

【0049】

サンプリング期間では、駆動トランジスタ（ＤＴＲ）のドレイン電極とゲート電極とを連結して、データ電圧（ＶＤＡＴＡ）を駆動トランジスタ（ＤＴＲ）のソース電極に印加して、駆動トランジスタ（ＤＴＲ）の閾値電圧（Ｖｔｈ）をサンプリングし、データ電圧（ＶＤＡＴＡ）をプログラミングする。ストレス期間では、駆動トランジスタ（ＤＴＲ）のソース電極にオンバイアス電圧（ＶＯＢＳ）を印加してバイアスストレスを与え、発光素子（ＯＬＥＤ）のアノード電極に第２初期化電圧（ＶＩＮＩ２）を印加する。

【0050】

本明細書の第２実施形態による表示装置において、初期化期間、サンプリング期間及びストレス期間に区分されるリフレッシュ期間、エミッション期間及びリフレッシュスキップ期間を具体的に説明すれば、次のとおりである。

【0051】

図８は、本明細書の第２実施形態による表示装置において、リフレッシュ期間の初期化動作を示す回路図である。図９は、本明細書の第２実施形態による表示装置において、リフレッシュ期間の初期化動作を示すタイミング図である。

【0052】

図８及び図９を参照すると、表示装置は、リフレッシュ期間のうち初期化期間に、ストレージキャパシタ（Ｃｓｔ）の一電極に高電位電圧（ＥＬＶＤＤ）を印加し、他電極に第１初期化電圧（ＶＩＮＩ１）を印加し、発光素子（ＯＬＥＤ）のアノード電極に第２初期化電圧（ＶＩＮＩ２）を印加し、駆動トランジスタ（ＤＴＲ）のソース電極にオンバイアスストレス電圧（ＶＯＢＳ）を印加する。

【0053】

第５トランジスタ（Ｔ１）は、第４スキャン信号（ＳＣ４）に応答して、駆動トランジスタ（ＤＴＲ）のゲート電極とストレージキャパシタ（Ｃｓｔ）に第１初期化電圧（ＶＩＮＩ１）を印加する。第６トランジスタ（Ｔ６）は、第３スキャン信号（ＳＣ３）に応答して、発光素子（ＯＬＥＤ）のアノード電極に第２初期化電圧（ＶＩＮＩ２）を印加する。第７トランジスタ（Ｔ７）は、駆動トランジスタ（ＤＴＲ）のソース電極にオンバイアスストレス電圧（ＶＯＢＳ）を印加する。

【0054】

表示装置は、オンバイアスストレス電圧（ＶＯＢＳ）と、第１初期化電圧（ＶＩＮＩ１）と、第２初期化電圧（ＶＩＮＩ２）とを同時に印加して、ストレージキャパシタ（Ｃｓｔ）を初期化すると共に、駆動トランジスタ（ＤＴＲ）の寄生キャパシタ（Ｃｇｓ，Ｃｇｄ）を初期化する。

【0055】

オンバイアスストレス電圧（ＶＯＢＳ）が駆動トランジスタ（ＤＴＲ）のソース電極に印加される場合、駆動トランジスタ（ＤＴＲ）は、ターンオン状態となり、何ら以前のデータに影響されることなく、同じ状態の駆動トランジスタ（ＤＴＲ）準備状態となる。

【0056】

このように、リフレッシュ期間のうち初期化期間に、駆動トランジスタの寄生キャパシタを一定電圧で充電することにより、以前のフレームによる影響性を完全に排除することができる。また、リフレッシュ期間のうち初期化期間に、駆動トランジスタのソース電極に一定電圧を印加して寄生キャパシタを初期化し、第一フレームの輝度を改善することができる。

【0057】

図１０は、本明細書の第２実施形態による表示装置において、リフレッシュ期間のサンプリング動作を示す回路図である。図１１は、本明細書の第２実施形態による表示装置において、リフレッシュ期間のサンプリング動作を示すタイミング図である。

【0058】

図１０及び図１１を参照すると、表示装置は、リフレッシュ期間のうちサンプリング期間に、第１初期化電圧（ＶＩＮＩ１）と第２初期化電圧（ＶＩＮＩ２）の印加を遮断して、駆動トランジスタ（ＤＴＲ）のゲート電極とドレイン電極とを連結し、駆動トランジスタ（ＤＴＲ）のソース電極にデータ電圧（ＶＤＡＴＡ）を印加する。

【0059】

第１トランジスタ（Ｔ１）は、第１スキャン信号（ＳＣ１）に応答して、駆動トランジスタ（ＤＴＲ）のゲート電極とドレイン電極とを連結する。第２トランジスタ（Ｔ２）は、第２スキャン信号（ＳＣ２）に応答して、駆動トランジスタ（ＤＴＲ）のソース電極にデータ電圧（ＶＤＡＴＡ）を印加する。

【0060】

ダイオード連結を利用して、駆動トランジスタ（ＤＴＲ）の閾値電圧（Ｖｔｈ）をセンシングするステップであって、閾値電圧（Ｖｔｈ）とデータ電圧（ＶＤＡＴＡ）とを含む電圧がストレージキャパシタ（Ｃｓｔ）に印加される。このとき、駆動トランジスタ（ＤＴＲ）のゲート－ソース電圧（Ｖｇｓ）が低くなり、駆動トランジスタ（ＤＴＲ）がターンオフされる。

【0061】

図１２は、本明細書の第２実施形態による表示装置において、リフレッシュ期間のオンバイアスストレス動作を示す回路図である。図１３は、本明細書の第２実施形態による表示装置において、リフレッシュ期間のオンバイアスストレス動作を示すタイミング図である。

【0062】

図１２及び図１３を参照すると、表示装置は、リフレッシュ期間のうちストレス期間に、駆動トランジスタ（ＤＴＲ）のゲート電極とドレイン電極との連結を遮断して、発光素子（ＯＬＥＤ）のアノード電極に第２初期化電圧（ＶＩＮＩ２）を印加し、駆動トランジスタ（ＤＴＲ）のソース電極にオンバイアスストレス電圧（ＶＯＢＳ）を印加する。

【0063】

駆動トランジスタ（ＤＴＲ）のゲート電極の電圧は、ストレージキャパシタ（Ｃｓｔ）によって固定され、駆動トランジスタ（ＤＴＲ）のソース電極にオンバイアスストレス電圧（ＶＯＢＳ）が印加されて、駆動トランジスタ（ＤＴＲ）は、ターンオンされる。

【0064】

図１４は、本明細書の第２実施形態による表示装置において、エミッション期間の動作を示す回路図である。図１５は、本明細書の第２実施形態による表示装置において、エミッション期間の動作を示すタイミング図である。

【0065】

図１４及び図１５を参照すると、表示装置は、エミッション期間に、第２初期化電圧（ＶＩＮＩ２）の印加とオンバイアスストレス電圧（ＶＯＢＳ）の印加を遮断して、駆動トランジスタ（ＤＴＲ）のソース電極に高電位電圧（ＥＬＶＤＤ）を印加し、駆動トランジスタ（ＤＴＲ）と発光素子（ＯＬＥＤ）との間の電流パスを形成する。

【0066】

第３トランジスタ（Ｔ３）は、エミッション信号（ＥＭ（ｎ））に応答して、駆動トランジスタ（ＤＴＲ）のソース電極に高電位電圧（ＥＬＶＤＤ）を印加する。第４トランジスタ（Ｔ４）は、エミッション信号（ＥＭ（ｎ））に応答して、駆動トランジスタ（ＤＴＲ）と発光素子（ＯＬＥＤ）との間の電流パスを形成する。

【0067】

第３トランジスタ（Ｔ３）と第４トランジスタ（Ｔ４）をターンオンして、発光素子（ＯＬＥＤ）を発光させる。

【0068】

図１６は、本明細書の第２実施形態による表示装置において、ホールディング期間のオンバイアスストレス動作を示す回路図である。図１７は、本明細書の第２実施形態による表示装置において、ホールディング期間のオンバイアスストレス動作を示すタイミング図である。

【0069】

ここで、ホールディング期間は、前述したフレームスキップ期間であって、データ電圧（ＶＤＡＴＡ）をプログラミングするステップをスキップする。

【0070】

図１６及び図１７を参照すると、表示装置は、ホールディング期間のうちストレス期間に、発光素子（ＯＬＥＤ）のアノード電極に第２初期化電圧（ＶＩＮＩ２）を印加し、駆動トランジスタ（ＤＴＲ）のソース電極にオンバイアスストレス電圧（ＶＯＢＳ）を印加する。

【0071】

発光素子（ＯＬＥＤ）のアノード電極を初期化して、駆動トランジスタ（ＤＴＲ）のサンプリング直後と同じ状態を構成するために、駆動トランジスタ（ＤＴＲ）のソース電極にオンバイアスストレス電圧（ＶＯＢＳ）を印加する。

【0072】

図１８は、本明細書の第２実施形態による表示装置において、ＯＰＲ（Ｏｎ Ｐｉｘｅｌ Ｒａｔｉｏ）１％におけるＦＦＲ性能を比較した図面である。ＯＰＲ１％におけるＦＦＲ性能を比較した結果、第１実施形態に対しＦＦＲが改善したことを確認することができる。

【0073】

図１９は、本明細書の第２実施形態による表示装置において、ＯＰＲ１００％におけるＦＦＲ性能を比較した図面である。ＯＰＲ１００％におけるＦＦＲ性能を比較した結果、駆動電流ドロップによるＦＦＲの低下が発生するものの、第１実施形態に対しＦＦＲが改善したことを確認することができる。

【0074】

一方、表示装置は、複数の画素を含む表示パネルと、複数の画素を駆動するドライバと、コントローラと、を含むことができる。一例では、ドライバは、複数の画素にそれぞれゲート信号を供給するゲート駆動部と、複数の画素にそれぞれデータ信号を供給するデータ駆動部と、を含むことができる。

【0075】

コントローラは、外部から入力される映像データを表示パネルの大きさ及び解像度に好適に処理して、データ駆動部に供給する。コントローラは、外部から入力される同期信号、例えば、ドットクロック信号、データイネーブル信号、水平同期信号、垂直同期信号を用いて複数のゲート、データ、発光制御信号を生成し、これをゲート駆動部、データ駆動部にそれぞれ供給することができる。

【0076】

コントローラは、実装するデバイスによって様々なプロセッサ、例えば、マイクロプロセッサ、モバイルプロセッサ、アプリケーションプロセッサ等と結合して構成することもできる。

【0077】

コントローラは、画素が様々なリフレッシュレートで駆動できるように信号を生成することができる。一例では、コントローラは、可変リフレッシュレート（ＶＲＲ：Ｖａｒｉａｂｌｅ Ｒｅｆｒｅｓｈ Ｒａｔｅ）モードで、又は第１リフレッシュレートと第２リフレッシュレートとの間で転換可能に画素が駆動されるように、駆動に連関する信号を生成することができる。例えば、コントローラは、単にクロック信号の速度を変更するか、水平ブランク（Ｈｏｒｉｚｏｎｔａｌ Ｂｌａｎｋ）又は垂直ブランク（Ｖｅｒｔｉｃａｌ Ｂｌａｎｋ）が生じるように同期信号を生成するか、又はゲート駆動部をマスク方式で駆動することにより、様々なリフレッシュレートで画素を駆動させることができる。

【0078】

このように、本明細書の一実施形態による画素回路は、駆動電流によって発光する発光素子（ＯＬＥＤ）；駆動電流を制御し、ゲート電極、ソース電極及びドレイン電極を含み、ソース電極にデータ電圧（ＶＤＡＴＡ）が印加され、ドレイン電極に発光素子（ＯＬＥＤ）のアノード電極がカップリングされる駆動トランジスタ（ＤＴＲ）；及び一電極が高電位電圧（ＥＬＶＤＤ）に連結され、他電極が駆動トランジスタ（ＤＴＲ）のゲート電極にカップリングされるストレージキャパシタ（Ｃｓｔ）；を含む。画素回路は、表示装置のリフレッシュ期間のうち初期化期間に、ストレージキャパシタ（Ｃｓｔ）の他電極に第１初期化電圧（ＶＩＮＩ１）を印加し、発光素子（ＯＬＥＤ）のアノード電極に第２初期化電圧（ＶＩＮＩ２）を印加し、駆動トランジスタ（ＤＴＲ）のソース電極にオンバイアスストレス電圧（ＶＯＢＳ）を印加する。

【0079】

画素回路は、リフレッシュ期間のうちサンプリング期間に、第１初期化電圧（ＶＩＮＩ１）と第２初期化電圧（ＶＩＮＩ２）の印加を遮断して、駆動トランジスタ（ＤＴＲ）のゲート電極とドレイン電極とを連結し、駆動トランジスタ（ＤＴＲ）のソース電極にデータ電圧（ＶＤＡＴＡ）を印加する。

【0080】

画素回路は、駆動トランジスタ（ＤＴＲ）のゲート電極に第１初期化電圧（ＶＩＮＩ１）を印加する第５トランジスタ（Ｔ１）と、発光素子（ＯＬＥＤ）のアノード電極に第２初期化電圧（ＶＩＮＩ２）を印加する第６トランジスタ（Ｔ６）と、駆動トランジスタ（ＤＴＲ）のソース電極にオンバイアスストレス電圧（ＶＯＢＳ）を印加する第７トランジスタ（Ｔ７）と、をさらに含む。

【0081】

画素回路は、駆動トランジスタ（ＤＴＲ）のゲート電極とドレイン電極との間にカップリングされる第１トランジスタ（Ｔ１）と、駆動トランジスタ（ＤＴＲ）のソース電極にデータ電圧を印加する第２トランジスタ（Ｔ２）と、をさらに含む。

【0082】

画素回路は、リフレッシュ期間のうちストレス期間に、駆動トランジスタ（ＤＴＲ）のゲート電極とドレイン電極との連結を遮断して、発光素子（ＯＬＥＤ）のアノード電極に第２初期化電圧（ＶＩＮＩ２）を印加し、駆動トランジスタ（ＤＴＲ）のソース電極にオンバイアスストレス電圧（ＶＯＢＳ）を印加する。

【0083】

画素回路は、表示装置のエミッション期間に、第２初期化電圧（ＶＩＮＩ２）の印加とオンバイアスストレス電圧（ＶＯＢＳ）の印加を遮断して、駆動トランジスタ（ＤＴＲ）のソース電極に高電位電圧（ＥＬＶＤＤ）を印加し、駆動トランジスタ（ＤＴＲ）と発光素子（ＯＬＥＤ）との間の電流パスを形成する。

【0084】

画素回路は、駆動トランジスタ（ＤＴＲ）のソース電極に高電位電圧（ＥＬＶＤＤ）を印加する第３トランジスタ（Ｔ３）と、駆動トランジスタ（ＤＴＲ）と発光素子（ＯＬＥＤ）との間の電流パスを形成する第４トランジスタ（Ｔ４）と、をさらに含む。

【0085】

画素回路は、表示装置のホールディング期間のうちストレス期間に、発光素子（ＯＬＥＤ）のアノード電極に第２初期化電圧（ＶＩＮＩ２）を印加し、駆動トランジスタ（ＤＴＲ）のソース電極にオンバイアスストレス電圧（ＶＯＢＳ）を印加する。

【0086】

本明細書の一実施形態による表示装置は、複数の画素回路を含む表示パネルと、表示パネルを駆動するドライバとを含む。駆動電流によって発光する発光素子（ＯＬＥＤ）；駆動電流を制御し、ゲート電極、ソース電極及びドレイン電極を含み、ソース電極にデータ電圧（ＶＤＡＴＡ）が印加されて、ドレイン電極に発光素子（ＯＬＥＤ）のアノード電極がカップリングされる駆動トランジスタ（ＤＴＲ）；及び一電極が高電位電圧（ＥＬＶＤＤ）に連結され、他電極が駆動トランジスタ（ＤＴＲ）のゲート電極にカップリングされるストレージキャパシタ（Ｃｓｔ）；を含む。表示装置は、リフレッシュ期間のうち初期化期間に、ストレージキャパシタ（Ｃｓｔ）の他電極に第１初期化電圧（ＶＩＮＩ１）を印加し、発光素子（ＯＬＥＤ）のアノード電極に第２初期化電圧（ＶＩＮＩ２）を印加し、駆動トランジスタ（ＤＴＲ）のソース電極にオンバイアスストレス電圧（ＶＯＢＳ）を印加する。

【0087】

本明細書の一実施形態による複数の画素回路を含む表示パネルを含む表示装置において、画素回路は、それぞれ駆動電流によって発光する発光素子（ＯＬＥＤ）；駆動電流を制御し、ゲート電極、ソース電極及びドレイン電極を含む駆動トランジスタ（ＤＴＲ）；駆動トランジスタ（ＤＴＲ）のゲート電極とドレイン電極との間にカップリングされる第１トランジスタ（Ｔ１）；駆動トランジスタ（ＤＴＲ）のソース電極にデータ電圧（ＶＤＡＴＡ）を印加する第２トランジスタ（Ｔ２）；駆動トランジスタ（ＤＴＲ）のソース電極に高電位電圧（ＥＬＶＤＤ）を印加する第３トランジスタ（Ｔ３）；駆動トランジスタ（Ｔ３）と発光素子（ＯＬＥＤ）との間の電流パスを形成する第４トランジスタ（Ｔ４）；駆動トランジスタ（ＤＴＲ）のゲート電極に第１初期化電圧（ＶＩＮＩ１）を印加する第５トランジスタ（Ｔ５）；発光素子（ＯＬＥＤ）のアノード電極に第２初期化電圧（ＶＩＮＩ２）を印加する第６トランジスタ（Ｔ６）；一電極が高電位電圧（ＥＬＶＤＤ）に連結され、他電極が駆動トランジスタ（ＤＴＲ）のゲート電極にカップリングされるストレージキャパシタ（Ｃｓｔ）；及び駆動トランジスタ（ＤＴＲ）のソース電極にオンバイアスストレス電圧（ＶＯＢＳ）を印加する第７トランジスタ（Ｔ７）；を含む。

【0088】

表示装置は、リフレッシュ期間のうちサンプリング期間に、第１初期化電圧（ＶＩＮＩ１）と第２初期化電圧（ＶＩＮＩ２）の印加を遮断して、駆動トランジスタ（ＤＴＲ）のゲート電極とドレイン電極とを連結し、駆動トランジスタ（ＤＴＲ）のソース電極にデータ電圧（ＶＤＡＴＡ）を印加する。

【0089】

表示装置は、リフレッシュ期間のうちストレス期間に、駆動トランジスタ（ＤＴＲ）のゲート電極とドレイン電極との連結を遮断して、発光素子（ＯＬＥＤ）のアノード電極に第２初期化電圧（ＶＩＮＩ２）を印加し、駆動トランジスタ（ＤＴＲ）のソース電極にオンバイアスストレス電圧（ＶＯＢＳ）を印加する。

【0090】

表示装置は、エミッション期間に、第２初期化電圧（ＶＩＮＩ２）の印加とオンバイアスストレス電圧（ＶＯＢＳ）の印加を遮断して、駆動トランジスタ（ＤＴＲ）のソース電極に高電位電圧（ＥＬＶＤＤ）を印加し、駆動トランジスタ（ＤＴＲ）と発光素子（ＯＬＥＤ）との間の電流パスを形成する。

【0091】

表示装置は、ホールディング期間のうちストレス期間に、発光素子（ＯＬＥＤ）のアノード電極に第２初期化電圧（ＶＩＮＩ２）を印加し、駆動トランジスタ（ＤＴＲ）のソース電極にオンバイアスストレス電圧（ＶＯＢＳ）を印加する。

【0092】

実施形態によれば、リフレッシュ期間のうち初期化期間に、駆動トランジスタの寄生キャパシタを一定電圧で充電することにより、以前のフレームによる影響性を完全に排除することができる。

【0093】

また、リフレッシュ期間のうち初期化期間に、駆動トランジスタのソース電極に一定電圧を印加して寄生キャパシタを初期化し、第一フレームの輝度を改善することができる。

【0094】

また、第一フレームの輝度を改善して、第二フレーム、第三フレームの輝度まで影響をしないように防止して、画質品質を向上させることができる。

【0095】

以上のように、本発明について例示の図面を参照して説明したが、本発明は、本明細書で開示の実施形態と図面によって限定されるものではなく、本発明の技術思想の範囲内における通常の技術者によって様々な変形を行えることは明らかである。なお、本発明の実施形態を前述しつつ、本発明の構成による作用効果を明示的に記載して説明しなかったとしても、当該構成によって予測可能な効果も認めるべきであることは当然である。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】