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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024080760
(43)【公開日】2024-06-17
(54)【発明の名称】検出装置
(51)【国際特許分類】
G01L 5/00 20060101AFI20240610BHJP
G01L 1/22 20060101ALI20240610BHJP
【ＦＩ】
G01L5/00 101Z
G01L1/22 A
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2022193957
(22)【出願日】2022-12-05
(71)【出願人】
【識別番号】502356528
【氏名又は名称】株式会社ジャパンディスプレイ
(74)【代理人】
【識別番号】110000350
【氏名又は名称】ポレール弁理士法人
(72)【発明者】
【氏名】上原 利範
(72)【発明者】
【氏名】中野 史掘
【テーマコード（参考）】
2F049
2F051
【Ｆターム（参考）】
2F049CA11
2F051AB09
2F051AC01
2F051BA07
(57)【要約】
【課題】配線数が少ない検出装置を提供することにある。
【解決手段】検出装置は、第１基準抵抗素子の他方の端部と第２基準抵抗素子の一方の端部が接続された第１ノードと、前記第２基準抵抗素子の他方の端部と第３基準抵抗素子の一方の端部が接続された第２ノードと、前記第３基準抵抗素子の他方の端部とひずみゲージ抵抗素子の一方の端部が接続されたた第３ノードと、前記ひずみゲージ抵抗素子の他方の端部と前記第１基準抵抗素子の一方の端部が接続されたた第４ノードとを有するブリッジ回路と、前記第１ノードと前記第３ノードの間に設けられた容量素子と、前記第４ノードと基準電源線との間に設けられた第１スイッチ素子と、前記第２ノードと検出回路の間に設けられた第２スイッチ素子と、を有する。
【選択図】図３
【解決手段】検出装置は、第１基準抵抗素子の他方の端部と第２基準抵抗素子の一方の端部が接続された第１ノードと、前記第２基準抵抗素子の他方の端部と第３基準抵抗素子の一方の端部が接続された第２ノードと、前記第３基準抵抗素子の他方の端部とひずみゲージ抵抗素子の一方の端部が接続されたた第３ノードと、前記ひずみゲージ抵抗素子の他方の端部と前記第１基準抵抗素子の一方の端部が接続されたた第４ノードとを有するブリッジ回路と、前記第１ノードと前記第３ノードの間に設けられた容量素子と、前記第４ノードと基準電源線との間に設けられた第１スイッチ素子と、前記第２ノードと検出回路の間に設けられた第２スイッチ素子と、を有する。
【選択図】図３
【特許請求の範囲】
【請求項1】
第１基準抵抗素子の他方の端部と第２基準抵抗素子の一方の端部が接続された第１ノードと、前記第２基準抵抗素子の他方の端部と第３基準抵抗素子の一方の端部が接続された第２ノードと、前記第３基準抵抗素子の他方の端部とひずみゲージ抵抗素子の一方の端部が接続されたた第３ノードと、前記ひずみゲージ抵抗素子の他方の端部と前記第１基準抵抗素子の一方の端部が接続されたた第４ノードとを有するブリッジ回路と、
前記第１ノードと前記第３ノードの間に設けられた容量素子と、
前記第４ノードと基準電源線との間に設けられた第１スイッチ素子と、
前記第２ノードと検出回路の間に設けられた第２スイッチ素子と、を有する、
検出装置。
前記第１ノードと前記第３ノードの間に設けられた容量素子と、
前記第４ノードと基準電源線との間に設けられた第１スイッチ素子と、
前記第２ノードと検出回路の間に設けられた第２スイッチ素子と、を有する、
検出装置。
【請求項2】
請求項１の検出装置において、
前記容量素子の電荷を、前記第１スイッチ素子、前記第２スイッチ素子を共にオンさせた後に、前記第１スイッチ素子をオフさせ、前記第２スイッチ素子をオンさせた状態で前記検出回路にて読み取る、検出装置。
前記容量素子の電荷を、前記第１スイッチ素子、前記第２スイッチ素子を共にオンさせた後に、前記第１スイッチ素子をオフさせ、前記第２スイッチ素子をオンさせた状態で前記検出回路にて読み取る、検出装置。
【請求項3】
請求項１の検出装置において、
複数の前記ブリッジ回路を有し、
各々のブリッジ回路の前記第１スイッチ素子は共通の基準電源線に接続され、各々の前記ブリッジ回路の前記第２スイッチ素子は共通の前記検出回路に接続される、検出装置。
複数の前記ブリッジ回路を有し、
各々のブリッジ回路の前記第１スイッチ素子は共通の基準電源線に接続され、各々の前記ブリッジ回路の前記第２スイッチ素子は共通の前記検出回路に接続される、検出装置。
【請求項4】
請求項３の検出装置において、
複数の前記ブリッジ回路の前記第１スイッチ素子と前記第２スイッチ素子を同時にオンさせ、
その後、全ての前記ブリッジ回路の前記第１スイッチ素子をオフさせ、
その後、複数の前記ブリッジ回路の前記第２スイッチ素子を順次オンさせて、前記検出回路で、順次複数の前記ブリッジ回路の検出値を読み取る、検出装置。
複数の前記ブリッジ回路の前記第１スイッチ素子と前記第２スイッチ素子を同時にオンさせ、
その後、全ての前記ブリッジ回路の前記第１スイッチ素子をオフさせ、
その後、複数の前記ブリッジ回路の前記第２スイッチ素子を順次オンさせて、前記検出回路で、順次複数の前記ブリッジ回路の検出値を読み取る、検出装置。
【請求項5】
請求項４の検出装置において、
順次複数の前記ブリッジ回路の検出値を読み取るとき、任意の２つ以上の前記ブリッジ回路の前記第２スイッチ素子を同時にオンさせて読み取る、検出装置。
順次複数の前記ブリッジ回路の検出値を読み取るとき、任意の２つ以上の前記ブリッジ回路の前記第２スイッチ素子を同時にオンさせて読み取る、検出装置。
【請求項6】
請求項５の検出装置において、
前記任意の２つ以上の前記ブリッジ回路は、同じ向きの前記ひずみゲージ抵抗素子の前記ブリッジ回路が束ねられる、検出装置。
前記任意の２つ以上の前記ブリッジ回路は、同じ向きの前記ひずみゲージ抵抗素子の前記ブリッジ回路が束ねられる、検出装置。
【請求項7】
請求項１の検出装置において、
各ブリッジ回路の容量素子は、フレキシブル基板の上に第１電極層－絶縁層－第２電極層の順に積層された構造とされ、前記第１基準抵抗素子、前記第２基準抵抗素子、前記第３基準抵抗素子と前記ひずみゲージ抵抗素子は前記容量素子の周囲を囲むように前記フレキシブル基板の上に配置され、前記第２電極層は前記絶縁膜のコンタクトホールを介して前記フレキシブル基板の上の前記ひずみゲージ抵抗素子と前記第１基準抵抗素子との間の配線に接続される、検出装置。
各ブリッジ回路の容量素子は、フレキシブル基板の上に第１電極層－絶縁層－第２電極層の順に積層された構造とされ、前記第１基準抵抗素子、前記第２基準抵抗素子、前記第３基準抵抗素子と前記ひずみゲージ抵抗素子は前記容量素子の周囲を囲むように前記フレキシブル基板の上に配置され、前記第２電極層は前記絶縁膜のコンタクトホールを介して前記フレキシブル基板の上の前記ひずみゲージ抵抗素子と前記第１基準抵抗素子との間の配線に接続される、検出装置。
【請求項8】
請求項３の検出装置において、
隣接するひずみゲージ抵抗素子の向きは９０°異なる、検出装置。
隣接するひずみゲージ抵抗素子の向きは９０°異なる、検出装置。
【請求項9】
請求項３の検出装置において、
隣接するひずみゲージ抵抗素子の向きは４５°異なる、検出装置。
隣接するひずみゲージ抵抗素子の向きは４５°異なる、検出装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は検出装置に関し、特に、複数のひずみセンサを備えた検出装置に適用可能である。
【背景技術】
【0002】
各々が１つの歪検出手段を含むように構成された複数のホイートストンブリッジ回路（この例では６個）が特開昭６３－２８５４３４号公報に開示されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開昭６３－２８５４３４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
１つのひずみセンサと３つの抵抗素子とを含む１つのブリッジ回路により１つのセンサが構成され、その複数のセンサを行列状に配置したセンサーアレイを含む検出装置の回路構成について検討した。その結果、このセンサーアレイの回路構成は、配線数が多いという課題がある。
【0005】
本開示の目的は、配線数が少ない検出装置を提供することにある。
【0006】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0007】
本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【0008】
すなわち、検出装置は、
第１基準抵抗素子の他方の端部と第２基準抵抗素子の一方の端部が接続された第１ノードと、前記第２基準抵抗素子の他方の端部と第３基準抵抗素子の一方の端部が接続された第２ノードと、前記第３基準抵抗素子の他方の端部とひずみゲージ抵抗素子の一方の端部が接続されたた第３ノードと、前記ひずみゲージ抵抗素子の他方の端部と前記第１基準抵抗素子の一方の端部が接続されたた第４ノードとを有するブリッジ回路と、
前記第１ノードと前記第３ノードの間に設けられた容量素子と、
前記第４ノードと基準電源線との間に設けられた第１スイッチ素子と、
前記第２ノードと検出回路の間に設けられた第２スイッチ素子と、を有する。
第１基準抵抗素子の他方の端部と第２基準抵抗素子の一方の端部が接続された第１ノードと、前記第２基準抵抗素子の他方の端部と第３基準抵抗素子の一方の端部が接続された第２ノードと、前記第３基準抵抗素子の他方の端部とひずみゲージ抵抗素子の一方の端部が接続されたた第３ノードと、前記ひずみゲージ抵抗素子の他方の端部と前記第１基準抵抗素子の一方の端部が接続されたた第４ノードとを有するブリッジ回路と、
前記第１ノードと前記第３ノードの間に設けられた容量素子と、
前記第４ノードと基準電源線との間に設けられた第１スイッチ素子と、
前記第２ノードと検出回路の間に設けられた第２スイッチ素子と、を有する。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
以下に、本開示の各実施の形態について、図面を参照しつつ説明する。
【0011】
なお、開示はあくまで一例にすぎず、当業者において、開示の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本開示の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本開示の解釈を限定するものではない。
【0012】
また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【0013】
（実施形態）
（検出装置の構成例）
図１は、実施形形態に係る検出装置を概念的に説明する図である。図２は比較例に係るセンサーアレイの部分的な回路図である。図３は実施形態に係るセンサーアレイの部分的な回路図である。図４は、変形例に係るセンサーアレイを概念的に説明する図である。
（検出装置の構成例）
図１は、実施形形態に係る検出装置を概念的に説明する図である。図２は比較例に係るセンサーアレイの部分的な回路図である。図３は実施形態に係るセンサーアレイの部分的な回路図である。図４は、変形例に係るセンサーアレイを概念的に説明する図である。
【0014】
図１に示すように、検出装置１は、例えば、矩形形状のフレキシブル基板ＣＨの上に、センサーアレイＳＡＲＹと、選択回路ＳＥＬと、検出回路ＤＥＴとが形成されて構成されている。
【0015】
センサーアレイＳＡＲＹは、第１方向Ｘと、第１方向Ｘと交差する第２方向Ｙとに、行列状に配置された複数のセンサセルＣｎｎ（ｎ＝１～４）を含む。この例では、センサーアレイＳＡＲＹは４行４列に配置されたセンサセルＣｎｎ（Ｃ１１、Ｃ１２、Ｃ１３、Ｃ１４、Ｃ２１、Ｃ２２、Ｃ２３、Ｃ２４、・・・、Ｃ４４）を含む。各センサセルＣｎｎは、１つのブリッジ回路ＢＣ（ＢＣ１１，ＢＣ１２，ＢＣ１３，ＢＣ１４，ＢＣ２１，ＢＣ２２、ＢＣ２３、ＢＣ２４、・・・、ＢＣ４４）を含む。また、各ブリッジ回路ＢＣは、１つのひずみゲージＧ（Ｇ１１，Ｇ１２，Ｇ１３，Ｇ１４，Ｇ２１，Ｇ２２、Ｇ２３、Ｇ２４、・・・、Ｇ４４）を含む。つまり、図１の下側の図のセンサーアレイＳＡＲＹに模式的に示すように、センサセルＣ１１を代表として説明すると、センサセルＣ１１は、ひずみゲージＧ１１を含むブリッジ回路ＢＣ１１により構成される。他のセンサセルＣｎｎの構成も、同様に、ひずみゲージＧｎｎを含むブリッジ回路ＢＣｎｎにより構成される（ｎ＝１～４）。各ひずみゲージＧ（Ｇ１１，Ｇ１２，Ｇ１３，Ｇ１４，Ｇ２１，Ｇ２２、Ｇ２３、Ｇ２４、・・・、Ｇ４４）はひずみゲージ抵抗素子ＲＧにより構成されている。図１の上側の図のセンサーアレイＳＡＲＹでは、図面の複雑さを避けるため、３つのセンサセルＣ１１、Ｃ１２、Ｃ２１について、ブリッジ回路ＢＣｎｎ、ひずみゲージＧｎｎおよびひずみゲージ抵抗素子ＲＧの参照符号を記載している。
【0016】
ここで、センサセルＣ１１、Ｃ１３、Ｃ２２、Ｃ２４、Ｃ３１、Ｃ３３、Ｃ４２，Ｃ４４のひずみゲージＧ１１、Ｇ１３、Ｇ２２、Ｇ２４、Ｇ３１、Ｇ３３、Ｇ４２，Ｇ４４の各ひずみゲージ抵抗素子ＲＧの向きは、第２方向Ｙに沿う方向の伸縮および伸張を計測できるように、第２方向Ｙに沿う方向に配置されている。一方、センサセルＣ１２、Ｃ１４、Ｃ２１、Ｃ２３、Ｃ３２、Ｃ３４、Ｃ４１，Ｃ４３のひずみゲージＧ１２、Ｇ１４、Ｇ２１、Ｇ２３、Ｇ３２、Ｇ３４、Ｇ４１，Ｇ４３の各ひずみゲージ抵抗素子ＲＧの向きは、第１方向Ｘに沿う方向の伸縮および伸張を計測できるように、第１方向Ｘに沿う方向に配置されている。したがって、たとえば、センサセルＣ２２において、第２方向Ｙに隣接するセンサセルＣ１２、Ｃ３２の各ひずみゲージ抵抗素子ＲＧの向きおよび第１方向Ｘに隣接するセンサセルＣ２１、Ｃ２３の各ひずみゲージ抵抗素子ＲＧの向きは、センサセルＣ２２のひずみゲージ抵抗素子ＲＧの向きに対して、９０°異なる方向に配置される。他のセンサセルにおいても、上記説明と同じように、ひずみゲージ抵抗素子ＲＧの向きが配置されている。
【0017】
選択回路ＳＥＬは、複数のセンサセルＣｎｎ（Ｃ１１、Ｃ１２、Ｃ１３、Ｃ１４、Ｃ２１、Ｃ２２、Ｃ２３、Ｃ２４、・・・、Ｃ４４）から１または所定数(複数）のセンサセルを選択するために設けられている。選択回路ＳＥＬは、例えば、最初に、センサセルＣ１１、Ｃ２１、Ｃ３１、Ｃ４１を選択し、次に、センサセルＣ１２、Ｃ２２、Ｃ３２、Ｃ４２を選択し、その後、センサセルＣ１３、Ｃ２３、Ｃ３３、Ｃ４３を選択し、最後に、センサセルＣ１４、Ｃ２４、Ｃ３４、Ｃ４４を選択するように、列を順次変更しながら列を選択する構成とすることができる。
【0018】
検出回路ＤＥＴは、選択回路ＳＥＬにより選択された１または所定数(複数）のセンサセルＣから検出データを読み出すために設けられている。検出回路ＤＥＴは、例えば、最初に選択されたセンサセルＣ１１、Ｃ２１、Ｃ３１、Ｃ４１から検出データを読み出し、次に選択されたセンサセルＣ１２、Ｃ２２、Ｃ３２、Ｃ４２から検出データを読み出し、その後に選択されたセンサセルＣ１３、Ｃ２３、Ｃ３３、Ｃ４３から検出データを読み出し、最後に選択されたセンサセルＣ１４、Ｃ２４、Ｃ３４、Ｃ４４から検出データを読み出すように、選択された列の検出データを順次読み出すように構成することができる。
【0019】
（比較例に係るセンサセルの回路構成例）
図２には、比較例に係る２行分のセンサセルＣ１１－Ｃ１４，Ｃ２１－Ｃ２４の回路構成例を示している。センサセルＣ１１を代表として説明すると、センサセルＣ１１は、ひずみゲージ抵抗素子ＲＧのひずみゲージＧ１１を含むブリッジ回路ＢＣ１１により構成される。ブリッジ回路ＢＣ１１は、第１基準抵抗素子Ｒ１と、第２基準抵抗素子Ｒ２と、第３基準抵抗素子Ｒ３と、ひずみゲージ抵抗素子ＲＧと、を含む。ブリッジ回路ＢＣ１１は、第１基準抵抗素子Ｒ１の他方の端部と第２基準抵抗素子Ｒ２の一方の端部が接続された第１ノードＮ１と、第２基準抵抗素子Ｒ２の他方の端部と第３基準抵抗素子Ｒ３の一方の端部が接続された第２ノードＮ２と、第３基準抵抗素子Ｒ３の他方の端部とひずみゲージ抵抗素子ＲＧの一方の端部が接続された第３ノードＮ３と、ひずみゲージ抵抗素子ＲＧの他方の端部と第１基準抵抗素子Ｒ１の一方の端部が接続された第４ノードＮ４と、を有する。
図２には、比較例に係る２行分のセンサセルＣ１１－Ｃ１４，Ｃ２１－Ｃ２４の回路構成例を示している。センサセルＣ１１を代表として説明すると、センサセルＣ１１は、ひずみゲージ抵抗素子ＲＧのひずみゲージＧ１１を含むブリッジ回路ＢＣ１１により構成される。ブリッジ回路ＢＣ１１は、第１基準抵抗素子Ｒ１と、第２基準抵抗素子Ｒ２と、第３基準抵抗素子Ｒ３と、ひずみゲージ抵抗素子ＲＧと、を含む。ブリッジ回路ＢＣ１１は、第１基準抵抗素子Ｒ１の他方の端部と第２基準抵抗素子Ｒ２の一方の端部が接続された第１ノードＮ１と、第２基準抵抗素子Ｒ２の他方の端部と第３基準抵抗素子Ｒ３の一方の端部が接続された第２ノードＮ２と、第３基準抵抗素子Ｒ３の他方の端部とひずみゲージ抵抗素子ＲＧの一方の端部が接続された第３ノードＮ３と、ひずみゲージ抵抗素子ＲＧの他方の端部と第１基準抵抗素子Ｒ１の一方の端部が接続された第４ノードＮ４と、を有する。
【0020】
センサセルＣ１１は、また、電源電位のような第１基準電位Ｖが供給される基準電源線Ｌｖ１と、接地電位のような第２基準電位ＧＮＤが供給される基準電源線Ｌｇ１と、を有する。基準電源線Ｌｖ１は第４ノードＮ４に電気的に接続され、基準電源線Ｌｇ１は第３ノードＮ３に電気的に接続される。センサセルＣ１１は、さらに、２本の読み出し線Ｒｘ１と、一方の読み出し線Ｒｘ１と第３ノードＮ３の間に接続されたスイッチ素子ＳＷ１１と、他方の読み出し線Ｒｘ１と第１ノードの間に接続されたスイッチ素子ＳＷ２２と、を有する。
【0021】
ここで、第１基準抵抗素子Ｒ１と、第２基準抵抗素子Ｒ２と、第３基準抵抗素子Ｒ３と、ひずみゲージ抵抗素子ＲＧとは、ひずみのない状態では同一の抵抗値を有している。一方、ひずみのある状態では、ひずみゲージ抵抗素子ＲＧの抵抗値は、第１基準抵抗素子Ｒ１、第２基準抵抗素子Ｒ２、第３基準抵抗素子Ｒ３の抵抗値と比較して、大きい抵抗値また小さい抵抗値をなる。この抵抗値の差が第３ノードＮ３と第１ノードＮ１との間の電位として現れるので、第３ノードＮ３と第１ノードＮ１との間の電位が、選択回路ＳＥＬによってスイッチ素子ＳＷ１１とスイッチ素子ＳＷ２２とをオン状態（スイッチを閉じた状態）として２本の読み出し線Ｒｘ１に読み出されて、検出回路ＤＥＴによって検出する。
【0022】
図２に示す回路構成で、１行のセル行に対して、基準電源線Ｌｖ１と、基準電源線Ｌｇ１と、２本の読み出し線Ｒｘ１との４本の配線が必要であり、この配線数を削減したいという課題がある。
【0023】
（実施形態に係るセンサセルの回路構成例）
図３には、配線数の削減されたセンサセルＣ１１－Ｃ１４の回路構成が示されている。センサセルＣ１１を代表として説明すると、センサセルＣ１１は、ひずみゲージ抵抗素子ＲＧのひずみゲージＧ１１を含むブリッジ回路ＢＣ１１により構成される。ブリッジ回路ＢＣ１１は、第１基準抵抗素子Ｒ１と、第２基準抵抗素子Ｒ２と、第３基準抵抗素子Ｒ３と、ひずみゲージ抵抗素子ＲＧと、容量素子Ｃと、を含む。ブリッジ回路ＢＣ１１は、第１基準抵抗素子Ｒ１の他方の端部と第２基準抵抗素子Ｒ２の一方の端部が電気的に接続された第１ノードＮ１と、第２基準抵抗素子Ｒ２の他方の端部と第３基準抵抗素子Ｒ３の一方の端部が電気的に接続された第２ノードＮ２と、第３基準抵抗素子Ｒ３の他方の端部とひずみゲージ抵抗素子ＲＧの一方の端部が電気的に接続された第３ノードＮ３と、ひずみゲージ抵抗素子ＲＧの他方の端部と第１基準抵抗素子Ｒ１の一方の端部が電気的に接続された第４ノードＮ４と、を有する。そして、容量素子Ｃは、第１ノードＮ１と第３ノードＮ３の間に電気的に接続される。
図３には、配線数の削減されたセンサセルＣ１１－Ｃ１４の回路構成が示されている。センサセルＣ１１を代表として説明すると、センサセルＣ１１は、ひずみゲージ抵抗素子ＲＧのひずみゲージＧ１１を含むブリッジ回路ＢＣ１１により構成される。ブリッジ回路ＢＣ１１は、第１基準抵抗素子Ｒ１と、第２基準抵抗素子Ｒ２と、第３基準抵抗素子Ｒ３と、ひずみゲージ抵抗素子ＲＧと、容量素子Ｃと、を含む。ブリッジ回路ＢＣ１１は、第１基準抵抗素子Ｒ１の他方の端部と第２基準抵抗素子Ｒ２の一方の端部が電気的に接続された第１ノードＮ１と、第２基準抵抗素子Ｒ２の他方の端部と第３基準抵抗素子Ｒ３の一方の端部が電気的に接続された第２ノードＮ２と、第３基準抵抗素子Ｒ３の他方の端部とひずみゲージ抵抗素子ＲＧの一方の端部が電気的に接続された第３ノードＮ３と、ひずみゲージ抵抗素子ＲＧの他方の端部と第１基準抵抗素子Ｒ１の一方の端部が電気的に接続された第４ノードＮ４と、を有する。そして、容量素子Ｃは、第１ノードＮ１と第３ノードＮ３の間に電気的に接続される。
【0024】
センサセルＣ１１は、また、電源電位のような第１基準電位Ｖが供給される基準電源ラインとしての基準電源線Ｌｖと、１本の読み出し線Ｒｘと、を有する。センサセルＣ１１は、さらに、基準電源線Ｌｖと第４ノードＮ４の間に電気的に接続された第１スイッチ素子ＳＷ１と、第２ノードＮ２と読み出し線Ｒｘと間に電気的に接続された第２スイッチ素子ＳＷ２と、を有する。読み出し線Ｒｘは、検出回路ＤＥＴに電気的に接続されるように構成されている。つまり、複数のブリッジ回路ＢＣの第１スイッチ素子ＳＷ１は共通の基準電源ラインである基準電源線Ｌｖに接続され、各々のブリッジ回路ＢＣの第２スイッチ素子ＳＷ２は共通の検出回路ＤＥＴに接続される。
【0025】
第１スイッチ素子ＳＷ１と第２スイッチ素子ＳＷ２とは、選択回路ＳＥＬと電気的に接続され、そのオン状態及びそのオフ状態が制御される。第１スイッチ素子ＳＷ１と第２スイッチ素子ＳＷ２とは、例えば、ＭＯＳＦＥＴのような電界効果トランスタにより構成することができる。
【0026】
検出回路ＤＥＴは、単位検出回路ＤＥＴＣとして、第３スイッチ素子ＳＷ３、第４スイッチ素子ＳＷ４、増幅回路ＡＭＰと、容量素子ＣＡとを含む。増幅回路ＡＭＰは、第３スイッチ素子ＳＷ３を介して読み出し線Ｒｘに電気的に接続される第１入力端子と、所定の参照電位Ｖｒｅｆが供給される第２入力端子と、出力端子Ｖｏｕｔと、を含む。第４スイッチ素子ＳＷ４と容量素子ＣＡとのおのおのは、増幅回路ＡＭＰの第１入力端子と出力端子Ｖｏｕｔとの間に、電気的に接続されている。
【0027】
ここで、第１基準抵抗素子Ｒ１と、第２基準抵抗素子Ｒ２と、第３基準抵抗素子Ｒ３と、ひずみゲージ抵抗素子ＲＧとは、ひずみのない状態では同一の抵抗値を有している。一方、ひずみのある状態では、ひずみゲージ抵抗素子ＲＧの抵抗値は、第１基準抵抗素子Ｒ１、第２基準抵抗素子Ｒ２、第３基準抵抗素子Ｒ３の抵抗値と比較して、大きい抵抗値また小さい抵抗値となる。
【0028】
第１スイッチ素子ＳＷ１と第２スイッチ素子ＳＷ２とをオン状態として、第４ノードＮ４が第１基準電位Ｖにされ、第２ノードＮ２が参照電位Ｖｒｅｆとされて、容量素子Ｃが第３ノードＮ３と第１ノードＮ１との間の電位差によりチャージする。ひずみの無い状態では、第１ノードＮ１および第３ノードＮ３の電位は、（Ｖ－Ｖｒｅｆ）／２となる。一方、ひずみがある状態では、第１ノードＮ１の電位は（Ｖ－Ｖｒｅｆ）／２となり、第３ノードＮ３の電位は（（Ｖ－Ｖｒｅｆ）／２）＋ΔＶとなる。ここで、ΔＶは、ひずみゲージ抵抗素子ＲＧの抵抗値の変化分による電位変動分である。したがって、容量素子Ｃに、電荷Ｑ＝ＣΔＶがチャージされることになる。このチャージ電荷を、読み出し線Ｒｘを介して、検出回路ＤＥＴで読み出すことにより、ひずみゲージ抵抗素子ＲＧの抵抗値の変化が検出できる。
【0029】
図３に示すように、各ブリッジ回路ＢＣに保持容量として容量素子Ｃを追加し、容量素子Ｃへのチャージ電荷を検出回路ＤＥＴで読み出すことで、１行のセル行に対して、１本の基準電源線Ｌｖ１と１本の読み出し線Ｒｘとにより構成できるので、配線本数を減らすことができる。センサセルＣ１１の読み出し動作については、図５～図７を用いて後に説明する。
【0030】
（センサーアレイの変形例）
次に、図４を用いて、センサーアレイＳＡＲＹの変形例を説明する。センサーアレイＳＡＲＹの構成は、図１に限定されず、図４に示すように、隣接するひずみゲージ抵抗素子ＲＧの向きが４５°異なる構成とされてもよい。つまり、センサーアレイＳＡＲＹは、ひずみゲージ抵抗素子ＲＧの向きが第１方向Ｘの第１のセンサセルと、ひずみゲージ抵抗素子ＲＧの向きが第２方向Ｙの第２のセンサセルと、ひずみゲージ抵抗素子ＲＧの向きが第１方向Ｘ（ここでは、－Ｘ方向）と第２方向Ｙとの間の第３方向の第３のセンサセルと、により構成することができる。
次に、図４を用いて、センサーアレイＳＡＲＹの変形例を説明する。センサーアレイＳＡＲＹの構成は、図１に限定されず、図４に示すように、隣接するひずみゲージ抵抗素子ＲＧの向きが４５°異なる構成とされてもよい。つまり、センサーアレイＳＡＲＹは、ひずみゲージ抵抗素子ＲＧの向きが第１方向Ｘの第１のセンサセルと、ひずみゲージ抵抗素子ＲＧの向きが第２方向Ｙの第２のセンサセルと、ひずみゲージ抵抗素子ＲＧの向きが第１方向Ｘ（ここでは、－Ｘ方向）と第２方向Ｙとの間の第３方向の第３のセンサセルと、により構成することができる。
【0031】
第３のセンサセルであるセンサセルＣ１１、Ｃ１３、Ｃ２２、Ｃ２４、Ｃ３１、Ｃ３３、Ｃ４２，Ｃ４４のひずみゲージＧ１１、Ｇ１３、Ｇ２２、Ｇ２４、Ｇ３１、Ｇ３３、Ｇ４２，Ｇ４４の各ひずみゲージ抵抗素子ＲＧの向きは、第１方向Ｘ（ここでは、－Ｘ方向）と第２方向Ｙとの間の第３方向(ここでは中間の方向）に沿う方向の伸縮および伸張を計測できるように、第３方向に沿う方向に配置されている。
【0032】
第２のセンサセルであるセンサセルＣ１２、Ｃ１４、Ｃ３２、Ｃ３４のひずみゲージＧ１２、Ｇ１４、Ｇ３２、Ｇ３４、の各ひずみゲージ抵抗素子ＲＧの向きは、第２方向Ｙに沿う方向の伸縮および伸張を計測できるように、第２方向Ｙに沿う方向に配置されている。
【0033】
第１のセンサセルであるセンサセルＣ２１、Ｃ２３、Ｃ４１，Ｃ４３のひずみゲージＧ２１、Ｇ２３、Ｇ４１、Ｇ４３の各ひずみゲージ抵抗素子ＲＧの向きは、第１方向Ｘに沿う方向の伸縮および伸張を計測できるように、第１方向Ｘに沿う方向に配置されている。
【0034】
したがって、たとえば、センサセルＣ２２において、第２方向Ｙに隣接するセンサセルＣ１２、Ｃ３２の各ひずみゲージ抵抗素子ＲＧの向きおよび第１方向Ｘに隣接するセンサセルＣ２１、Ｃ２３の各ひずみゲージ抵抗素子ＲＧの向きは、センサセルＣ２２のひずみゲージ抵抗素子ＲＧの向きに対して、４５°異なる方向に配置される。他のセンサセルにおいても、上記説明と同じように、ひずみゲージ抵抗素子ＲＧの向きが配置されている。
【0035】
（読み出し動作）
次に、図５～図７を用いて、図３で説明したセンサセルＣ１１の読み出し動作を説明する。図５は、チャージ動作を示す図である。図６は、ホールド動作を示す図である。図７は、読み出し動作を示す図である。図８は、リセット動作を示す図である。
次に、図５～図７を用いて、図３で説明したセンサセルＣ１１の読み出し動作を説明する。図５は、チャージ動作を示す図である。図６は、ホールド動作を示す図である。図７は、読み出し動作を示す図である。図８は、リセット動作を示す図である。
【0036】
まず、図５に示すように、最初に、容量素子Ｃに電荷をチャージするため、選択回路ＳＥＬによって、第１スイッチ素子ＳＷ１がオン状態にされ、第２スイッチ素子ＳＷ２がオン状態にされる。一方、単位検出回路ＤＥＴＣは、リセット状態にされて、第３スイッチ素子ＳＷ３がオン状態にされ、第４スイッチ素子ＳＷ４がオン状態にされる。読み出し線Ｒｘは参照電位Ｖｒｅｆとされている。これにより、第４ノードＮ４が第１基準電位Ｖにされ、第２ノードＮ２が参照電位Ｖｒｅｆとされて、容量素子Ｃが第３ノードＮ３と第１ノードＮ１との間の電位差によりチャージされる。
【0037】
次に、図６に示すように、第１スイッチ素子ＳＷ１が選択回路ＳＥＬによってオフ状態にされ、単位検出回路ＤＥＴＣの第３スイッチ素子ＳＷ３がオフ状態にされて、容量素子Ｃに電荷がホールド状態とされる。単位検出回路ＤＥＴＣは遷移待機状態とされている。
【0038】
このとき、ひずみの無い状態では、第１ノードＮ１および第３ノードＮ３の電位は（Ｖ－Ｖｒｅｆ）／２となる。一方、ひずみがある状態では、第１ノードＮ１の電位は（Ｖ－Ｖｒｅｆ）／２となり、第３ノードＮ３の電位は（（Ｖ－Ｖｒｅｆ）／２）＋ΔＶとなる。ここで、ΔＶは、ひずみゲージ抵抗素子ＲＧの抵抗値の変化分による電位変動分である。したがって、容量素子Ｃに、電荷Ｑ＝ＣΔＶがチャージされる。
【0039】
次に、図７に示すように、単位検出回路ＤＥＴＣの第３スイッチ素子ＳＷ３がオン状態にされて、電荷Ｑ＝ＣΔＶの読み出し動作が行われる。電荷Ｑ＝ＣΔＶは、読み出し線Ｒｘを介して、単位検出回路ＤＥＴＣへ入力される（へ読み出しされる）。これにより、単位検出回路ＤＥＴＣは出力端子Ｖｏｕｔに検出値としての検出信号を出力することができる。
【0040】
図５のチャージ動作、図６のホールド動作および図７の読み出し動作おいて、図３のセンサセルＣ１１以外の他のセンサセルＣ１２，Ｃ１３，Ｃ１４では、図３に示される様に、各センサセルＣ１２，Ｃ１３，Ｃ１４の第１スイッチ素子ＳＷ１と第２スイッチ素子ＳＷ２とは、選択回路ＳＥＬによってオフ状態にされている。
【0041】
図５のチャージ動作、図６のホールド動作および図７の読み出し動作を、センサセルＣ１１，Ｃ２１，Ｃ３１，Ｃ４１に対して実施して、１列分のひずみ検出を実施する。その後は、検出するセンサセルをセンサセルＣ１２，Ｃ２２，Ｃ３２，Ｃ４２へ変更して、図５のチャージ動作、図６のホールド動作および図７の読み出し動作を実施して、して、１列分のひずみ検出を実施する。その後は、検出するセンサセルをセンサセルＣ１３，Ｃ２３，Ｃ３３，Ｃ４３へ変更し、次に、検出するセンサセルをセンサセルＣ１４，Ｃ２４，Ｃ３４，Ｃ４４へ変更して、図１に示すセンサーアレイＳＡＲＹの全体のセンサセルについて検出を行うことができる。
【0042】
図５のチャージ動作の前に、図８に示すリセット動作を追加して実施して、センサセルＣ１１の容量素子Ｃやブリッジ回路ＢＣ１１に蓄積された残留電荷等をリフレッシュしてもよい。この場合、基準電源線Ｌｖには、参照電位Ｖｒｅｆに接続された第５スイッチ素子ＳＷ５と、第１基準電位Ｖに接続された第６スイッチ素子ＳＷ６とが設けられる。リセット動作には、第５スイッチ素子ＳＷ５がオン状態にされて基準電源線Ｌｖに参照電位Ｖｒｅｆが供給されるように構成する。この時、第１スイッチ素子ＳＷ１、第２スイッチ素子ＳＷ２，第３スイッチ素子ＳＷ３，第４スイッチ素子ＳＷ４はオン状態にされ、第６スイッチ素子ＳＷ６はオフ状態にされる。図５のチャージ動作、図６のホールド動作および図７の読み出し動作において、第６スイッチ素子ＳＷ６はオン状態とされ、第５スイッチ素子ＳＷ５がオフ状態される。
【0043】
（読み出し動作の第１変形例）
また、次のように、読み出し動作を行うことも可能である。この読み出し動作の第１変形例では、ある時点でセンサーアレイＳＡＲＹに発生した平面的なひずみの状態を一括して検出することができる。
また、次のように、読み出し動作を行うことも可能である。この読み出し動作の第１変形例では、ある時点でセンサーアレイＳＡＲＹに発生した平面的なひずみの状態を一括して検出することができる。
【0044】
１）複数のブリッジ回路ＢＣの第１スイッチ素子ＳＷ１と第２スイッチ素子ＳＷ２を同時にオン状態とさせる（全センサセルに対するチャージ動作を実施する）。
【0045】
２）その後、全てのブリッジ回路ＢＣの第１スイッチ素子ＳＷ１をオフ状態とさせる（全センサセルに対するホールド動作を実施する）。
【0046】
３）その後に、複数のブリッジ回路ＢＣの第２スイッチ素子ＳＷ２を順次オン状態とさせて、検出回路ＤＥＴで、順次複数のブリッジ回路ＢＣの検出値を読み取る（各センサセルの検出値を順番に読み出すことで、全センサセルの読み出し動作を実施する）。つまり、図３のセンサセルＣ１１，Ｃ１２，Ｃ１３，Ｃ１４を参照すると、最初に、センサセルＣ１１の第２スイッチ素子ＳＷ２をオン状態としてブリッジ回路ＢＣ１１の検出値を読み取る。その後、センサセルＣ１２の第２スイッチ素子ＳＷ２をオン状態としてブリッジ回路ＢＣ１２の検出値を読み取る。そして、センサセルＣ１３の第２スイッチ素子ＳＷ２をオン状態としてブリッジ回路ＢＣ１３の検出値を読み取る。最後に、センサセルＣ１４の第２スイッチ素子ＳＷ２をオン状態としてブリッジ回路ＢＣ１４の検出値を読み取る。また、図１を参照すると、最初に、センサセルＣ１１，Ｃ２１，Ｃ３１，Ｃ４１の読み出し動作を実施し、その後、センサセルＣ１２，Ｃ２２，Ｃ３２，Ｃ４２の読み出し動作を実施する。続いて、センサセルＣ１３，Ｃ２３，Ｃ３３，Ｃ４３読み出し動作を実施し、最後に、センサセルＣ１４，Ｃ２４，Ｃ３４，Ｃ４４の読み出し動作を実施して、図１に示すセンサーアレイＳＡＲＹの全体のセンサセルについて検出を行う。
【0047】
（ブリッジ回路の容量素子の構成例）
次に、図９、図１０を用いて、ブリッジ回路の容量素子Ｃの構成例を説明する。図９は、ブリッジ回路の平面配置例を説明する模式的な平面図である。図１０は、図９のＡ－Ａ線に沿う模式的な断面図である。ここでは、センサセルＣ１１のブリッジ回路ＢＣ１１を代表例と説明する。
次に、図９、図１０を用いて、ブリッジ回路の容量素子Ｃの構成例を説明する。図９は、ブリッジ回路の平面配置例を説明する模式的な平面図である。図１０は、図９のＡ－Ａ線に沿う模式的な断面図である。ここでは、センサセルＣ１１のブリッジ回路ＢＣ１１を代表例と説明する。
【0048】
図９に示すように、ブリッジ回路ＢＣ１１の容量素子Ｃはフレキシブル基板ＣＨの上に形成され、ブリッジ回路ＢＣ１１の第１～３基準抵抗素子Ｒ１～Ｒ３とひずみゲージ抵抗素子ＲＧは容量素子Ｃの周囲を囲むようにフレキシブル基板ＣＨの上に配置されている。第１～３基準抵抗素子Ｒ１～Ｒ３は、基準抵抗素子Ｒ２を代表として説明すると、基準抵抗素子Ｒ２は、例えば、第１配線幅Ｗ１の配線ＬＡを、第１配線幅Ｗ１より細い第２配線幅Ｗ２（Ｗ２＜Ｗ１）とすることで形成することができる。
【0049】
図１０に示すように、容量素子Ｃは、フレキシブル基板ＣＨの上に第１電極層１０－絶縁層１１－第２電極層１２の順に積層された構造とされている。第１～３基準抵抗素子Ｒ１～Ｒ３とひずみゲージ抵抗素子ＲＧは容量素子Ｃの周囲を囲むように配置され、第２電極層１２は絶縁膜１１のコンタクトホール１３を介してフレキシブル基板ＣＨの上のひずみゲージ抵抗素子ＲＧと第１基準抵抗素子Ｒ１との間の配線１４に電気的に接続される。第１電極層１０は、フレキシブル基板ＣＨの上の配線１５に電気的に接続される。
【0050】
【0051】
図１１には、第１読み出し線Ｒｘ１に接続されたセンサセルＣ１１－Ｃ１８と第２読み出し線Ｒｘ２に接続されたセンサセルＣ２１－Ｃ２８とが代表的に描かれており、読み出し動作におけるセンサセルＣ１１－Ｃ１８，Ｃ２１－Ｃ２８のおのおのの第２スイッチ素子ＳＷ２のオン状態またはオフ状態が示されている。
【0052】
第１読み出し動作ＲＥＡＤ１又は第２読み出し動作ＲＥＡＤ２において、同一の読み出し線（Ｒｘ１、Ｒｘ２）に接続された、ひずみゲージ抵抗素子ＲＧの配置方向の等しいひずみゲージを、２個または２個以上（３個、４個等）同時に読み出して、１本の読み出し線（Ｒｘ１、Ｒｘ２）に容量素子Ｃから読み出しされる電荷（Ｑ＝ＣΔＶ）の量を増加させて、単位検出回路ＤＥＴＣで各センサセルのブリッジ回路の検出値を読み取る。この明細書では、この読み取り方式を、束ね駆動方式ということとする。
【0053】
この例では、第１読み出し動作ＲＥＡＤ１において、第１読み出し線Ｒｘ１に接続された２個のセンサセルＣ１１，Ｃ１３の第２スイッチ素子ＳＷ２はオン状態とし（その他のセンサセルＣ１２，Ｃ１４－Ｃ１８の第２スイッチ素子ＳＷ２はオフ状態）、また、第２読み出し線Ｒｘ２に接続された２個のセンサセルＣ２１，Ｃ２３の第２スイッチ素子ＳＷ２はオン状態として（その他のセンサセルＣ２２，Ｃ２４－Ｃ２８の第２スイッチ素子ＳＷ２のオフ状態）、１本の読み出し線（Ｒｘ１、Ｒｘ２）に容量素子Ｃから読み出しされる電荷（Ｑ＝ＣΔＶ）の量を２倍に増加させて、単位検出回路ＤＥＴＣで各センサセル（Ｃ１１，Ｃ１３およびＣ２１，Ｃ２３）のブリッジ回路（ＢＣ１１，ＢＣ１３，ＢＣ２１，ＢＣ２３）の検出値を読み取る。
【0054】
また、第２読み出し動作ＲＥＡＤ２において、第１読み出し線Ｒｘ１に接続された２個のセンサセルＣ１２，Ｃ１４の第２スイッチ素子ＳＷ２はオン状態とし（その他のセンサセルＣ１１，Ｃ１３，Ｃ１５－Ｃ１８の第２スイッチ素子ＳＷ２はオフ状態）、また、第２読み出し線Ｒｘ２に接続された２個のセンサセルＣ２２，Ｃ２４の第２スイッチ素子ＳＷ２はオン状態として（その他のセンサセルＣ２１，Ｃ２３，Ｃ２５－Ｃ２８の第２スイッチ素子ＳＷ２のオフ状態）、１本の読み出し線（Ｒｘ１、Ｒｘ２）に容量素子Ｃから読み出しされる電荷（Ｑ＝ＣΔＶ）の量を２倍に増加させて、単位検出回路ＤＥＴＣで各センサセル（Ｃ１２，Ｃ１４，Ｃ２２，Ｃ２４）のブリッジ回路（ＢＣ１２，ＢＣ１４，ＢＣ２２，ＢＣ２４）の検出値を読み取る。
【0055】
図１１の構成において、全体的な第１の読み出し動作は、以下のようにすることができる。
【0056】
１）センサセルＣ１１－Ｃ１８，Ｃ２１－Ｃ２８の複数のブリッジ回路ＢＣの第１スイッチ素子ＳＷ１と第２スイッチ素子ＳＷ２を同時にオン状態とさせる（全センサセルに対するチャージ動作を実施する）。
【0057】
２）その後、センサセルＣ１１－Ｃ１８，Ｃ２１－Ｃ２８の全てのブリッジ回路ＢＣの第１スイッチ素子ＳＷ１をオフ状態とさせる（全センサセルに対するホールド動作を実施する）。
【0058】
３）その後に、センサセルＣ１１－Ｃ１８，Ｃ２１－Ｃ２８の複数のブリッジ回路ＢＣの第２スイッチ素子ＳＷ２を順次オン状態とさせて、検出回路ＤＥＴで、順次複数のブリッジ回路ＢＣの検出値を読み取る（各センサセルの検出値を順番に読み出すことで、全センサセルの読み出し動作を実施する）。
【0059】
つまり、図１１の第１読み出し動作ＲＥＡＤ１に示すように、第１読み出し線Ｒｘ１に接続された２個のセンサセルＣ１１，Ｃ１３の第２スイッチ素子ＳＷ２はオン状態とし、また、第２読み出し線Ｒｘ２に接続された２個のセンサセルＣ２１，Ｃ２３の第２スイッチ素子ＳＷ２はオン状態として、単位検出回路ＤＥＴＣで各センサセル（Ｃ１１，Ｃ１３およびＣ２１，Ｃ２３）のブリッジ回路（ＢＣ１１，ＢＣ１３，ＢＣ２１，ＢＣ２３）の検出値を読み取る。
【0060】
つぎに、図１１の第２読み出し動作ＲＥＡＤ２に示すように、第１読み出し線Ｒｘ１に接続された２個のセンサセルＣ１２，Ｃ１４の第２スイッチ素子ＳＷ２はオン状態とし、また、第２読み出し線Ｒｘ２に接続された２個のセンサセルＣ２２，Ｃ２４の第２スイッチ素子ＳＷ２はオン状態として、単位検出回路ＤＥＴＣで各センサセル（Ｃ１２，Ｃ１４，Ｃ２２，Ｃ２４）のブリッジ回路（ＢＣ１２，ＢＣ１４，ＢＣ２２，ＢＣ２４）の検出値を読み取る。
【0061】
その後、上記と同様にして、順次、第１読み出し線Ｒｘ１に接続された２個のセンサセルＣ１５，Ｃ１７の第２スイッチ素子ＳＷ２はオン状態とし、また、第２読み出し線Ｒｘ２に接続された２個のセンサセルＣ２５，Ｃ２７の第２スイッチ素子ＳＷ２はオン状態として、単位検出回路ＤＥＴＣで各センサセル（Ｃ１５，Ｃ１７およびＣ２５，Ｃ２７）のブリッジ回路（ＢＣ１５，ＢＣ１７，ＢＣ２５，ＢＣ２７）の検出値を読み取る。
【0062】
最後に、上記と同様にして、順次、第１読み出し線Ｒｘ１に接続された２個のセンサセルＣ１６，Ｃ１８の第２スイッチ素子ＳＷ２はオン状態とし、また、第２読み出し線Ｒｘ２に接続された２個のセンサセルＣ２６，Ｃ２８の第２スイッチ素子ＳＷ２はオン状態として、単位検出回路ＤＥＴＣで各センサセル（Ｃ１６，Ｃ１８およびＣ２６，Ｃ２８）のブリッジ回路（ＢＣ１６，ＢＣ１８，ＢＣ２６，ＢＣ２８）の検出値を読み取る。
【0063】
このようにすることで、図１に示すセンサーアレイＳＡＲＹの全体のセンサセルについて検出を行う。
【0064】
束ね駆動方式では、同一の読み出し線Ｒｘに接続された同じ向きのひずみゲージ抵抗素子ＲＧの任意の２つ以上のブリッジ回路ＢＣを束ねる。そして、順次複数のブリッジ回路ＢＣの検出値を読み取るとき、束ねた複数のブリッジ回路ＢＣの第２スイッチを同時にオンさせて読み取る。図１１では、例えば、第１読み出し線Ｒｘ１では、センサセルＣ１１、Ｃ１３、Ｃ１５およびＣ１７を束ねることが可能であり、または、センサセルＣ１２、Ｃ１４、Ｃ１６およびＣ１８を束ねることが可能である。第２読み出し線Ｒｘ２では、センサセルＣ２１、Ｃ２３、Ｃ２５およびＣ２７を束ねることが可能であり、または、センサセルＣ２２、Ｃ２４、Ｃ２６およびＣ２８を束ねることが可能である。
【0065】
（センサセルの回路構成の変形例）
次に、図１２を用いて、センサセルの回路構成の変形例を説明する。図１２は、変形例に係るセンサーアレイの部分的な回路図である。図１２には、２行分のセンサセルＣ１１－Ｃ１４，Ｃ２１－Ｃ２４の回路構成例を示している。この例では、２行分のセンサセルＣ１１－Ｃ１４，Ｃ２１－Ｃ２４に対して、１本の基準電源線Ｌｖが共通に設けられる。また、基準電源線ＬｖとセンサセルＣ１１の第４ノードＮ４とセンサセルＣ２１の第４ノードＮ４との間に、１つの第１スイッチ素子ＳＷ１が共通に設けられる。基準電源線ＬｖとセンサセルＣ１２の第４ノードＮ４とセンサセルＣ２２の第４ノードＮ４との間、基準電源線ＬｖとセンサセルＣ１３の第４ノードＮ４とセンサセルＣ２３の第４ノードＮ４との間、基準電源線ＬｖとセンサセルＣ１４の第４ノードＮ４とセンサセルＣ２４の第４ノードＮ４との間も、同様に、おのおのに１つの第１スイッチ素子ＳＷ１が共通に設けられる。
次に、図１２を用いて、センサセルの回路構成の変形例を説明する。図１２は、変形例に係るセンサーアレイの部分的な回路図である。図１２には、２行分のセンサセルＣ１１－Ｃ１４，Ｃ２１－Ｃ２４の回路構成例を示している。この例では、２行分のセンサセルＣ１１－Ｃ１４，Ｃ２１－Ｃ２４に対して、１本の基準電源線Ｌｖが共通に設けられる。また、基準電源線ＬｖとセンサセルＣ１１の第４ノードＮ４とセンサセルＣ２１の第４ノードＮ４との間に、１つの第１スイッチ素子ＳＷ１が共通に設けられる。基準電源線ＬｖとセンサセルＣ１２の第４ノードＮ４とセンサセルＣ２２の第４ノードＮ４との間、基準電源線ＬｖとセンサセルＣ１３の第４ノードＮ４とセンサセルＣ２３の第４ノードＮ４との間、基準電源線ＬｖとセンサセルＣ１４の第４ノードＮ４とセンサセルＣ２４の第４ノードＮ４との間も、同様に、おのおのに１つの第１スイッチ素子ＳＷ１が共通に設けられる。
【0066】
以上の様に構成することで、基準電源線Ｌｖの本数が削減されたセンサーアレイを有する検出装置を提供できる。
【0067】
本開示の実施の形態として上述した検出装置を基にして、当業者が適宜設計変更して実施し得る全ての検出装置も、本開示の要旨を包含する限り、本開示の範囲に属する。
【0068】
本開示の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても開示の範囲に属するものと了解される。例えば、上述の各実施形態に対して、当業者が適宜、構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本開示の要旨を備えている限り、本開示の範囲に含まれる。
【0069】
また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本開示によりもたらされるものと解される。
【0070】
上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の開示を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【符号の説明】
【0071】
１：検出装置、ＣＨ：フレキシブル基板、ＳＡＲＹセンサーアレイ、ＳＥＬ：選択回路、ＤＥＴ：検出回路、Ｃｎｎ：センサセル、ＢＣ：ブリッジ回路、Ｇ：ひずみゲージ、ＲＧ：ひずみゲージ抵抗素子、Ｒ１：第１基準抵抗素子、Ｒ２：第２基準抵抗素子、Ｒ３：第３基準抵抗素子、Ｃ：容量素子、Ｌｖ：基準電源線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】