特開 2024-80792 力率改善回路の制御装置並びに力率改善回路及び電源装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024080792

(43)【公開日】2024-06-17

(54)【発明の名称】力率改善回路の制御装置並びに力率改善回路及び電源装置

(51)【国際特許分類】

   H02M 3/155 20060101AFI20240610BHJP

   H02M 7/12 20060101ALI20240610BHJP

【ＦＩ】

H02M3/155 H

H02M7/12 Q

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2022194024

(22)【出願日】2022-12-05

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】佐藤 好則

【テーマコード（参考）】

5H006

5H730

【Ｆターム（参考）】

5H006AA02

5H006CA02

5H006CB01

5H006CB08

5H006DB01

5H006DC02

5H006DC05

5H730AA18

5H730AS01

5H730AS04

5H730BB14

5H730BB57

5H730CC01

5H730DD04

5H730FD01

5H730FD48

5H730FG01

5H730FG07

5H730FG21

(57)【要約】

【課題】軽負荷時にスイッチング周波数を低減することができる力率改善を実現する。
【解決手段】電源端子対（ＩＮ１、ＩＮ２）に加わる交流電圧から直流の出力電圧を生成する電源装置（１）において、交流電圧を全波整流することで全波整流電圧を生成する全波整流回路（２０）と、出力電圧が加わる出力配線（ＰＬ３）と、の間に力率改善回路（３０）が設けられる。力率改善回路は、全波整流回路と出力配線との間に挿入されるインダクタ（３１）と、インダクタに流れる電流を制御するためのスイッチング素子（Ｑ１）と、を含む。力率改善回路の制御装置（１００）は、スイッチング素子をオフしている期間において、スイッチング素子の第１端と第２端との間の電圧の自由振動でのボトムの個数を、スイッチング素子のターンオンから前記自由振動の開始までの期間に基づき制御する。
【選択図】図１

【特許請求の範囲】

【請求項1】

電源端子対に加わる交流電圧から直流の出力電圧を生成するように構成された電源装置に設けられる力率改善回路の制御装置であって、
前記力率改善回路は、
前記交流電圧を全波整流することで全波整流電圧を生成するように構成された全波整流回路と、前記出力電圧が加わるように構成された出力配線と、の間に設けられ、
全波整流回路と前記出力配線との間に挿入されるインダクタと、
前記インダクタに流れる電流を制御するためにオン状態とオフ状態とが切り替わるように構成されたスイッチング素子と、を含み、
前記制御装置は、
前記スイッチング素子をオフしている期間において、前記スイッチング素子の第１端と第２端との間の電圧の自由振動でのボトムの個数を、前記スイッチング素子のターンオンから前記自由振動の開始までの期間に基づき制御するように構成されている、
制御装置。

【請求項2】

前記スイッチング素子のターンオンから前記自由振動の開始までの期間と相関がある相関値を求めるように構成された検出部と、
前記相関値を保持するように構成された保持部と、
前記保持部によって保持された前記相関値に基づき、前記ボトムの個数を、第１所定値増加させる、変化させない、又は、第２所定値減少させる、のいずれにするかを判断するように構成された判断部と、
前記全波整流電圧が第３所定値より小さい場合は前記検出部での検出を無効とするように構成された条件指定部と、
を備える、請求項１に記載の制御装置。

【請求項3】

前記相関値は、所定の期間における前記スイッチング素子のターンオンから前記自由振動の開始までの期間の最小値と相関がある値である、請求項２に記載の制御装置。

【請求項4】

前記所定の期間は、前記全波整流電圧の１周期である、請求項３に記載の制御装置。

【請求項5】

前記スイッチング素子をさらに備え、
前記スイッチング素子は、ＧａＮ半導体素子である、請求項１に記載の制御装置。

【請求項6】

請求項１～４のいずれか一項に記載の制御装置と、
前記インダクタと、
前記制御装置に内蔵又は外付け接続される前記スイッチング素子と、
を備える、力率改善回路。

【請求項7】

請求項６に記載の力率改善回路と、
前記全波整流回路と、
前記出力配線と、
を備える、電源装置。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書中に開示されている発明は、力率改善回路の制御装置並びに力率改善回路及び電源装置に関する。

【背景技術】

【0002】

ＡＣ電圧をＤＣ電圧に変換する電源装置において、５Ｗ以上の照明機器、７５Ｗ以上の電源機器、及び他の機器に対して高調波歪みに関する規格であるIEC61000-3-2が存在する。

【0003】

上記の機器の高調波歪みを改善するために力率改善回路が用いられる。７５Ｗ以上の電源機器としては電源アダプタ等が対象となる。電源アダプタ等に力率改善回路が用いられる場合、力率改善回路において電力損失が発生するため、エナジースター6.0等の電力規格の達成が難しくなる。

【0004】

力率改善回路では、臨界モードトポロジーがよく用いられる（例えば特許文献１参照）。臨界モードトポロジーがよく用いられる理由としては、臨界モード力率改善回路では、ＡＣ電圧に応じてスイッチング素子のオン時間を制御することが簡単でありコストを低減し易いこと、及び効率が高いことが挙げられる。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１７－１１８７６７号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

一般的な臨界モード力率改善回路では、ＡＣ電圧が高いとき又は軽負荷のときにスイッチング周波数が上昇し、ＥＭＩ（Electro Magnetic Interference）規格の１５０ｋＨｚを超えてしまうおそれがある。したがって、一般的な臨界型力率改善回路では、ＥＭＩ規格を達成するために、大型かつ高価なフィルタが必要となる。

【課題を解決するための手段】

【0007】

本開示に係る力率改善回路の制御装置は、電源端子対に加わる交流電圧から直流の出力電圧を生成するように構成された電源装置に設けられる力率改善回路の制御装置である。前記力率改善回路は、前記交流電圧を全波整流することで全波整流電圧を生成するように構成された全波整流回路と、前記出力電圧が加わるように構成された出力配線と、の間に設けられる。前記力率改善回路は、全波整流回路と前記出力配線との間に挿入されるインダクタと、前記インダクタに流れる電流を制御するためにオン状態とオフ状態とが切り替わるように構成されたスイッチング素子と、を含む。 前記制御装置は、前記スイッチング素子をオフしている期間において、前記スイッチング素子の第１端と第２端との間の電圧の自由振動でのボトムの個数を、前記スイッチング素子のターンオンから前記自由振動の開始までの期間に基づき制御するように構成されている。

【0008】

本開示に係る力率改善回路は、上記構成の制御装置と、前記インダクタと、前記制御装置に内蔵又は外付け接続される前記スイッチング素子と、を備える。

【0009】

本開示の電源装置は、上記構成の力率改善回路と、前記全波整流回路と、前記出力配線と、を備える。

【発明の効果】

【0010】

本開示によれば、軽負荷時にスイッチング周波数を低減することができる力率改善を実現することができる。

【図面の簡単な説明】

【0011】

【図1】図１は、第１実施形態に係る電源装置１の全体構成を示す図である。

【図2】図２は、制御装置の外観斜視図である。

【図3】図３は、臨界モードでのスイッチング素子のドレイン－ソース間電圧及びインダクタ電流の波形例を示す図である。

【図4】図４は、第２実施形態に係る制御装置の概略構成を示す図である。

【図5】図５は、第１基準時間及び第２基準時間の設定例を示す図である。

【図6】図６は、図５に示す設定例での力率改善回路の出力電力とスイッチング素子のスイッチング周波数との関係を示す図である。

【図7】図７は、全波整流電圧の波形を示す図である。

【図8】図８は、検出部、保持部、判断部、及び条件指定部の構成例を示す図である。

【発明を実施するための形態】

【0012】

＜第１実施形態＞
図１は、第１実施形態に係る電源装置１の全体構成を示す図である。電源装置１は、交流電源２から供給される交流電圧Ｖａｃに基づき直流の出力電圧Ｖｏｕｔを生成するＡＣ／ＤＣコンバータである。交流電圧Ｖａｃは、例えば商用交流電圧である。

【0013】

電源装置１は、電源端子対を形成する電源端子ＩＮ１及びＩＮ２と、出力端子対を形成する出力端子ＯＵＴ１及びＯＵＴ２と、フィルタ回路１０と、全波整流回路２０と、力率改善回路３０と、コンデンサ４０と、各素子を接続するための配線（後述の配線ＡＬ１、ＢＬ１、ＡＬ２、ＢＬ２、ＰＬ１、ＰＬ２、ＰＬ３及びＮＬを含む）と、を備える。

【0014】

電源端子対に交流電源２からの交流電圧Ｖａｃが供給される。即ち、電源端子ＩＮ１及びＩＮ２間に交流電源２からの交流電圧Ｖａｃが加わる。

【0015】

フィルタ回路１０は、電源端子対と全波整流回路２０との間に配置され、交流電圧Ｖａｃに重畳されるノイズを低減する。

【0016】

フィルタ回路１０によるノイズ低減後の交流電圧Ｖａｃは、配線ＡＬ２及びＢＬ２間に加わる。

【0017】

全波整流回路２０は、フィルタ回路１０によるノイズ低減後の交流電圧Ｖａｃを全波整流することで全波整流電圧ＶＨａを生成する。全波整流回路２０は、４つのダイオード２１～２４から成るダイオードブリッジ回路である。具体的には、ダイオード２１のアノード及びダイオード２３のカソードが配線ＡＬ２に共通接続され、ダイオード２２のアノード及びダイオード２４のカソードが配線ＢＬ２に共通接続され、ダイオード２１及び２２の各カソードが配線ＰＬ１に共通接続され、ダイオード２３及び２４の各アノードが配線ＮＬに共通接続される。

【0018】

全波整流電圧ＶＨａは、配線ＮＬ及びＰＬ１間に加わる。この際、配線ＮＬに負側の電位が加わり、配線ＰＬ１に正側の電位が加わる。配線ＰＬ１及びＮＬにコンデンサ４０が接続される。

【0019】

分圧抵抗４１及び４２から成る分圧回路は、全波整流電圧ＶＨａを分圧する。具体的には、分圧抵抗４１の第１端は、配線ＰＬ１に接続され、分圧抵抗４１の第２端は分圧抵抗４２を介して配線ＮＬに接続される。分圧抵抗４１及び４２間の接続ノードに全波整流電圧ＶＨａの分圧Ｖｄが生じる。全波整流電圧ＶＨａの分圧Ｖｄは、後述の制御装置１００に供給される。

【0020】

力率改善回路３０は、全波整流電圧ＶＨａから出力電圧Ｖｏｕｔを生成する昇圧型のコンバータであり、交流電圧Ｖａｃの位相と交流電源から出力される交流電流の位相が一致するよう動作することで電源装置１の力率を改善する。力率改善回路３０は、インダクタ３１及び３２と、Ｎチャネル型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）として構成されたスイッチング素子Ｑ１と、還流ダイオード３３と、平滑コンデンサ３４と、分圧抵抗３５及び３６と、制御装置１００と、を備える。

【0021】

本実施形態では、スイッチング素子Ｑ１は、ＧａＮ半導体素子である。スイッチング素子Ｑ１がＧａＮ半導体素子である場合、スイッチング素子Ｑ１での発熱が低減できるため、制御装置１００にスイッチング素子Ｑ１を内蔵することが可能となる。したがって、本実施形態では、制御装置１００がスイッチング素子Ｑ１を備える。なお、本実施形態とは異なり、スイッチング素子Ｑ１は、制御装置１００に外付け接続されてもよい。スイッチング素子Ｑ１が制御装置１００に外付け接続される場合、スイッチング素子Ｑ１は、ＧａＮ半導体素子であってもよく、シリコン半導体素子であってもよい。

【0022】

インダクタ３１の一端は配線ＰＬ１に接続され、配線ＰＬ１を通じてダイオード２１及び２２の各カソードに接続される。インダクタ３１の他端は配線ＰＬ２に接続され、配線ＰＬ２を通じてスイッチング素子３２のドレインと還流ダイオード３３のアノードに共通接続される。スイッチング素子３２のソースは、グランド電位が加わる配線ＮＬに接続される。

【0023】

還流ダイオード３３のカソードは配線ＰＬ３に接続される。配線ＰＬ３は出力電圧Ｖｏｕｔが加わる出力配線である。出力電圧Ｖｏｕｔはグランド電位から見た電圧であって、グランド電位よりも高い電位を持つ。なお、本実施形態とは異なり、還流ダイオード３３の代わりに同期整流トランジスタが還流素子として用いられてもよい。この場合、制御装置１００の制御の下、スイッチング素子３２がオン状態であるときに同期整流トランジスタをオフ状態とし、スイッチング素子３２がオフ状態であるときに同期整流トランジスタをオン状態とすればよい。

【0024】

平滑コンデンサ３４の第１端は、配線ＰＬ３に接続される。平滑コンデンサ３４の第２端は、配線ＮＬに接続される。分圧抵抗３５及び３６から成る分圧回路は、出力電圧Ｖｏｕｔを分圧することで帰還電圧Ｖｆｂを生成する。具体的には、分圧抵抗３５の第１端は、配線ＰＬ３に接続され、分圧抵抗３５の第２端は分圧抵抗３６を介して配線ＮＬに接続される。分圧抵抗３５及び３６間の接続ノードに帰還電圧Ｖｆｂが生じる。帰還電圧Ｖｆｂは、制御装置１００に供給される。出力端子ＯＵＴ１は配線ＰＬ３に接続され、出力端子ＯＵＴ２は配線ＮＬに接続される。

【0025】

インダクタ３２は、インダクタ３１と磁気結合する。インダクタ３２は、インダクタＬ１に流れる電流Ｉｐ（以下、インダクタ電流Ｉｐと称す）に応じた電圧を発生させる。インダクタ電流Ｉｐに応じた電圧は、制御装置１００に供給される。

【0026】

制御装置１００は、図２に示すような、半導体集積回路を樹脂にて構成された筐体（パッケージ）内に封入することで形成された電子部品（半導体装置）である。制御装置１００の筐体に複数の外部端子が露出して設けられており、その複数の外部端子には図１に示される端子が含まれ、それ以外の端子も上記複数の外部端子に含まれうる。尚、図２に示される制御装置１００の外部端子の数及び制御装置１００の外観は例示に過ぎない。

【0027】

制御装置１００は、帰還電圧Ｖｆｂに基づき、出力電圧Ｖｏｕｔを所定の目標電圧に安定化させる出力安定化制御と、インダクタ電流Ｉｐの調整を通じて電源装置１の力率を高める力率改善制御と、を実行する。

【0028】

出力安定化制御及び力率改善制御は、スイッチング素子３２の状態（オン／オフ状態）を制御することにより実現される。制御装置１００は、スイッチング素子３２にゲート信号を供給し、ゲート信号をハイレベル及びローレベル間で切り替えることでスイッチング素子３２をスイッチングさせる。ゲート信号がハイレベルであるときスイッチング素子３２はオン状態となり、ゲート信号がローレベルであるときスイッチング素子３２はオフ状態となる。

【0029】

スイッチング素子３２をオンにしている期間において、インダクタ電流Ｉｐはスイッチング素子３２を介して配線ＮＬへと流れる。スイッチング素子３２をオフにしている期間において、インダクタ電流ＩＬが流れるとき（インダクタ３１にエネルギが蓄積されているとき）、インダクタ電流ＩＬは還流ダイオード３３を介して配線ＰＬ３へと流れる。

【0030】

出力電圧Ｖｏｕｔを受け取る負荷が軽負荷である場合、即ち力率改善回路３０の出力電力が所定値以下である場合、制御装置１００は、臨界モード（Boundary-Conduction Mode）で動作する。また、出力電圧Ｖｏｕｔを受け取る負荷が軽負荷でない場合、制御装置１００は、臨界モードで動作してもよく、連続モード（Continuous-Conduction Mode）で動作してもよい。

【0031】

図３は、臨界モードでのスイッチング素子Ｑ１のドレイン－ソース間電圧Ｖｄｓ及びインダクタ電流Ｉｐの波形例を示す図である。なお、図３では、スイッチング素子Ｑ１の状態（オン／オフ状態）も合わせて図示されている。図３に示す例では、各スイッチング周期において、スイッチング素子Ｑ１のドレイン－ソース間電圧Ｖｄｓの自由振動でのボトムｂｔｍの個数は３個である。

【0032】

出力電圧Ｖｏｕｔを受け取る負荷が軽負荷である場合、制御装置１００は、スイッチング素子Ｑ１をオフしている期間において、スイッチング素子Ｑ１のドレイン－ソース間電圧Ｖｄｓの自由振動でのボトムの個数を、スイッチング素子Ｑ１のターンオンからスイッチング素子Ｑ１のドレイン－ソース間電圧Ｖｄｓの自由振動の開始までの期間Ｔｓｗに基づき制御する。

【0033】

具体的には、制御装置１００は、スイッチング素子Ｑ１をオフしている期間において、スイッチング素子Ｑ１のドレイン－ソース間電圧Ｖｄｓの自由振動でのボトムの個数を、スイッチング素子Ｑ１のターンオンからスイッチング素子Ｑ１のドレイン－ソース間電圧Ｖｄｓの自由振動の開始までの期間Ｔｓｗが短い程多くするように制御する。例えば、期間Ｔｓｗが８．５μｓより長いときに、制御装置１００は、ボトムの個数を１個にする。そして、期間Ｔｓｗが８．５μｓ以下であり７．５μｓより長いときに、制御装置１００は、ボトムの個数を２個にする。そして、期間Ｔｓｗが７．５μｓ以下であり６．５μｓより長いときに、制御装置１００は、ボトムの個数を３個にする。そして、期間Ｔｓｗが６．５μｓ以下であり５．５μｓより長いときに、制御装置１００は、ボトムの個数を４個にする。そして、期間Ｔｓｗが５．５μｓ以下であるときに、制御装置１００は、ボトムの個数を５個にする。

【0034】

上述した制御装置１００の制御によって、出力電圧Ｖｏｕｔを受け取る負荷が軽負荷であるときに、スイッチング素子Ｑ１のスイッチング周波数を低減することができる。

【0035】

＜第２実施形態＞
第２実施形態に係る電源装置１は、第１実施形態に係る電源装置１と比較して、制御装置１００の具体的な制御内容が異なり、それ以外の部分は第１実施形態に係る電源装置１と同様である。

【0036】

本実施形態においても、第１実施形態と同様に、出力電圧Ｖｏｕｔを受け取る負荷が軽負荷である場合、制御装置１００は、スイッチング素子Ｑ１をオフしている期間において、スイッチング素子Ｑ１のドレイン－ソース間電圧の自由振動でのボトムの個数を、スイッチング素子Ｑ１のターンオンから自由振動の開始までの期間Ｔｓｗに基づき制御する。

【0037】

第１実施形態では、期間Ｔｓｗが短い程ボトムの個数は多くなる。したがって、出力電圧Ｖｏｕｔを受け取る負荷に応じてスイッチング素子Ｑ１のスイッチング周波数が変化し、インダクタ電流のピーク値が変化する。その結果、出力電圧Ｖｏｕｔを受け取る負荷の変動が大きい場合に、ＴＨＤ（Total Harmonic Distortion）が悪化してしまう。

【0038】

本実施形態に係る電源装置１は、ボトムの個数が大きく変化することを防止することでＴＨＤの悪化を抑制することができる。

【0039】

図４は、本実施形態に係る制御装置１００の概略構成を示す図である。本実施形態に係る制御装置１００は、検出部１０１と、保持部１０２と、判断部１０３と、条件指定部１０４と、ゲート信号生成部１０５と、を備える。

【0040】

検出部１０１は、スイッチング素子Ｑ１のターンオンからスイッチング素子Ｑ１のドレイン－ソース間電圧Ｖｄｓの自由振動の開始までの期間Ｔｓｗと相関がある値を求める。具体的には、検出部１０１は、所定の期間におけるスイッチング素子Ｑ１のターンオンからスイッチング素子Ｑ１のドレイン－ソース間電圧Ｖｄｓの自由振動の開始までの期間Ｔｓｗの最小値と相関がある値を検出する。

【0041】

所定の期間におけるスイッチング素子Ｑ１のターンオンからスイッチング素子Ｑ１のドレイン－ソース間電圧Ｖｄｓの自由振動の開始までの期間Ｔｓｗの最小値の代わりに、例えば、所定の期間におけるスイッチング素子Ｑ１のターンオンからスイッチング素子Ｑ１のドレイン－ソース間電圧Ｖｄｓの自由振動の開始までの期間Ｔｓｗの最大値が用いられてもよい。

【0042】

また、所定の期間におけるスイッチング素子Ｑ１のターンオンからスイッチング素子Ｑ１のドレイン－ソース間電圧Ｖｄｓの自由振動の開始までの期間Ｔｓｗの最小値の代わりに、例えば、所定の期間におけるスイッチング素子Ｑ１のターンオンからスイッチング素子Ｑ１のドレイン－ソース間電圧Ｖｄｓの自由振動の開始までの期間Ｔｓｗの最小値に比例する値が用いられてもよい。

【0043】

また、所定の期間におけるスイッチング素子Ｑ１のターンオンからスイッチング素子Ｑ１のドレイン－ソース間電圧Ｖｄｓの自由振動の開始までの期間Ｔｓｗの最小値の代わりに、例えば、所定の期間におけるスイッチング素子Ｑ１のターンオンからスイッチング素子Ｑ１のドレイン－ソース間電圧Ｖｄｓの自由振動の開始までの期間Ｔｓｗの最大値に比例する値が用いられてもよい。

【0044】

上述した所定の期間は、全波整流電圧ＶＨａの１周期であることが望ましい。上述した所定の期間は、全波整流電圧ＶＨａの１周期であれば、全波整流電圧ＶＨａの１周期においてスイッチング素子Ｑ１のスイッチング周波数が変化しないため、ＴＨＤの悪化を抑制する効果が大きくなる。

【0045】

保持部１０２は、検出部１０１で求められた相関値を保持する。

【0046】

判断部１０３は、保持部１０２によって保持された相関値に基づき、ボトムの個数を、第１所定値増加させる、変化させない、又は、第２所定値減少させる、のいずれにするかを判断する。

【0047】

出力電圧Ｖｏｕｔを受け取る負荷が軽くなると、スイッチング素子Ｑ１のターンオンからスイッチング素子Ｑ１のドレイン－ソース間電圧Ｖｄｓの自由振動の開始までの期間Ｔｓｗが短くなる。そのため、例えば、所定の期間におけるスイッチング素子Ｑ１のターンオンからスイッチング素子Ｑ１のドレイン－ソース間電圧Ｖｄｓの自由振動の開始までの期間Ｔｓｗの最小値が第１基準時間Ｔｕｐｘｘより短くなると、判断部１０３は、ボトムの個数を第１所定値増加させる。第１所定値は自然数であればよいが、１であることが望ましい。第１所定値が１であれば、ボトムの個数の増加変化を最小限に抑えることができ、ＴＨＤの悪化を抑制する効果が大きくなるからである。

【0048】

一方、出力電圧Ｖｏｕｔを受け取る負荷が重くなると、スイッチング素子Ｑ１のターンオンからスイッチング素子Ｑ１のドレイン－ソース間電圧Ｖｄｓの自由振動の開始までの期間Ｔｓｗが長くなる。そのため、例えば、所定の期間におけるスイッチング素子Ｑ１のターンオンからスイッチング素子Ｑ１のドレイン－ソース間電圧Ｖｄｓの自由振動の開始までの期間Ｔｓｗの最小値が第２基準時間Ｔｄｎｘｘより長くなると、判断部１０３は、ボトムの個数を第２所定値減少させる。第２所定値は自然数であればよいが、１であることが望ましい。第２所定値が１であれば、ボトムの個数の減少変化を最小限に抑えることができ、ＴＨＤの悪化を抑制する効果が大きくなるからである。

【0049】

また、例えば、所定の期間におけるスイッチング素子Ｑ１のターンオンからスイッチング素子Ｑ１のドレイン－ソース間電圧Ｖｄｓの自由振動の開始までの期間Ｔｓｗの最小値が第１基準時間Ｔｕｐｘｘ以上第２基準時間Ｔｄｎｘｘ以下であれば、判断部１０３は、ボトムの個数を変化させない。

【0050】

図５は、第１基準時間Ｔｕｐｘｘ及び第２基準時間Ｔｄｎｘｘの設定例を示す図である。図６は、図５に示す設定例での力率改善回路３０の出力電力とスイッチング素子Ｑ１のスイッチング周波数との関係を示す図である。図６から分かるように、本実施形態に係る電源装置１は、スイッチング素子Ｑ１のスイッチング周波数が大きく変化することを防止しているため、ＴＨＤの悪化を抑制することができる。

【0051】

条件指定部１０４は、全波整流電圧ＶＨａが第３所定値Ｖ３より小さい場合即ち図７に示す期間Ｐ１のときは、検出部１０１での検出を無効とする。

【0052】

全波整流電圧ＶＨａが小さい場合はスイッチング素子Ｑ１のオン時間が長くなるため、出力電圧Ｖｏｕｔを受け取る負荷にかかわらず、必ずボトムの個数が最大値に収束してしまうという不具合が生じる。制御装置１００が条件指定部１０４を備えることで、当該不具合を防止することができる。

【0053】

ゲート信号生成部１０５は、帰還電圧Ｖｆｂと、インダクタ３２から供給される電圧Ｖ３２と、判断部１０３の出力と、に基づいて、ゲート信号を生成する。

【0054】

図８は、検出部１０１、保持部１０２、判断部１０３、及び条件指定部１０４の構成例を示す図である。

【0055】

検出部１０１は、定電流を出力する電流源ＣＳ１と、コンデンサＣ１と、放電用スイッチであるトランジスタＱ２と、抵抗Ｒ１～Ｒ９と、コンパレータＣＯＭＰ１～ＣＯＭＰ８と、フリップフロップＦＦ１～ＦＦ８と、を備える。

【0056】

コンデンサＣ１は、各期間Ｔｓｗにおいて充電される。コンデンサＣ１の充電電圧は、コンパレータＣＯＭＰ１～ＣＯＭＰ８それぞれにおいて、抵抗Ｒ１～Ｒ９によって生成される異なる値の基準電圧と比較される。コンパレータＣＯＭＰ１～ＣＯＭＰ８の各出力は、フリップフロップＦＦ１～ＦＦ８によって保持される。

【0057】

フリップフロップＦＦ１～ＦＦ８は、基本的にスイッチング素子Ｑ１のスイッチング周期毎に時間データを更新する。信号Ｓ１は、スイッチング素子Ｑ１のスイッチング周期に応じた信号である。

【0058】

保持部１０２及び判断部１０３は、ステートマシンＳＴＭ１を備える。ステートマシンＳＴＭ１は、現在のステート(ボトム数) に応じて、該当するフリップフロップＦＦ１～ＦＦ８の信号を選択し、期間Ｔｓｗの長さと、現在のステート(ボトム数)に応じた基準時間と、を比較する。そして、ステートマシンＳＴＭ１は、基準時間に対して比較時間が長い、短い、または二つの基準時間の間の３状態のどれに当たるかを判定し、判定結果に応じて、次回の期間Ｔｓｗでの判定に使用するステートを更新する。

【0059】

条件指定部１０４は、アンドゲートＡ１を備える。アンドゲートＡ１は、信号Ｓ１と信号Ｓ２との論理積を出力する。信号Ｓ２は、全波整流電圧ＶＨａが第３所定値Ｖ３より小さいときにハイレベルになる信号である。

【0060】

＜付記＞
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。

【0061】

本開示の制御装置（１００）は、電源端子対（ＩＮ１、ＩＮ２）に加わる交流電圧から直流の出力電圧を生成するように構成された電源装置（１）に設けられる力率改善回路（３０）の制御装置であって、 前記力率改善回路は、前記交流電圧を全波整流することで全波整流電圧を生成するように構成された全波整流回路（２０）と、前記出力電圧が加わるように構成された出力配線（ＰＬ３）と、の間に設けられ、全波整流回路と前記出力配線との間に挿入されるインダクタ（３１）と、前記インダクタに流れる電流を制御するためにオン状態とオフ状態とが切り替わるように構成されたスイッチング素子（Ｑ１）と、を含み、 前記制御装置は、前記スイッチング素子をオフしている期間において、前記スイッチング素子の第１端と第２端との間の電圧の自由振動でのボトムの個数を、前記スイッチング素子のターンオンから前記自由振動の開始までの期間に基づき制御するように構成されている構成（第１の構成）である。

【0062】

上記第１の構成の制御装置において、前記スイッチング素子のターンオンから前記自由振動の開始までの期間と相関がある相関値を求めるように構成された検出部（１０１）と、前記相関値を保持するように構成された保持部（１０２）と、前記保持部によって保持された前記相関値に基づき、前記ボトムの個数を、第１所定値増加させる、変化させない、又は、第２所定値減少させる、のいずれにするかを判断するように構成された判断部（１０３）と、前記全波整流電圧が第３所定値より小さい場合は前記検出部での検出を無効とするように構成された条件指定部（１０４）と、を備える構成（第２の構成）であってもよい。

【0063】

上記第２の構成の制御装置において、前記相関値は、所定の期間における前記スイッチング素子のターンオンから前記自由振動の開始までの期間の最小値と相関がある値である構成（第３の構成）であってもよい。

【0064】

上記第３の構成の制御装置において、前記所定の期間は、前記全波整流電圧の１周期である構成（第４の構成）であってもよい。

【0065】

上記第１～第４いずれかの構成の制御装置において、前記スイッチング素子をさらに備え、前記スイッチング素子は、ＧａＮ半導体素子である構成（第５の構成）であってもよい。

【0066】

本開示の力率改善回路（３０）は、上記第１～第５いずれかの構成の制御装置と、前記インダクタと、前記制御装置に内蔵又は外付け接続される前記スイッチング素子と、を備える構成（第６の構成）である。

【0067】

本開示の電源装置（１）は、上記第６の構成の力率改善回路と、前記全波整流回路と、前記出力配線と、を備える構成（第７の構成）である。

【符号の説明】

【0068】

１ 電源装置
２ 交流電源
１０ フィルタ回路
２０ 全波整流回路
２１～２４ ダイオード
３０ 力率改善回路
３１、３２ インダクタ
３３ 還流ダイオード
３４ 平滑コンデンサ
３５、３６、４１、４２ 分圧抵抗
４０ コンデンサ
１００ 制御装置
１０１ 検出部
１０２ 保持部
１０３ 判断部
１０４ 条件指定部
１０５ ゲート信号生成部
ＡＬ１、ＢＬ１、ＡＬ２、ＢＬ２、ＰＬ１、ＰＬ２、ＰＬ３、ＮＬ 配線
ＩＮ１、ＩＮ２ 電源端子
ＯＵＴ１、ＯＵＴ２ 出力端子
Ｑ１ スイッチング素子
ＣＳ１ 電流源
Ｃ１ コンデンサ
Ｑ２ トランジスタ
Ｒ１～Ｒ９ 抵抗
ＣＯＭＰ１～ＣＯＭＰ８ コンパレータ
ＦＦ１～ＦＦ８ フリップフロップ
ＳＴＭ１ ステートマシン
Ａ１ アンドゲート

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】