特開 2024-81093 集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024081093

(43)【公開日】2024-06-17

(54)【発明の名称】集積回路

(51)【国際特許分類】

   H01L 21/82 20060101AFI20240610BHJP

   H01L 21/8238 20060101ALI20240610BHJP

   H01L 21/8234 20060101ALI20240610BHJP

   H10B 51/10 20230101ALI20240610BHJP

   H10B 51/20 20230101ALI20240610BHJP

【ＦＩ】

H01L21/82 D

H01L21/82 S

H01L27/092 D

H01L27/092 F

H01L27/092 G

H01L27/092 K

H01L27/088 C

H01L27/088 D

H01L27/088 E

H01L27/088 H

H10B51/10

H10B51/20

【審査請求】未請求

【請求項の数】3

【出願形態】書面

(21)【出願番号】P 2022203739

(22)【出願日】2022-12-05

(71)【出願人】

【識別番号】511252615

【氏名又は名称】渡辺 重佳

(72)【発明者】

【氏名】渡辺 重佳

【テーマコード（参考）】

5F048

5F064

5F083

【Ｆターム（参考）】

5F048AA01

5F048AB01

5F048AB03

5F048AC01

5F048AC03

5F048BB19

5F048BD06

5F048BF15

5F048BF16

5F048CB02

5F048CB04

5F048CB06

5F048CB10

5F064AA13

5F064BB05

5F064BB06

5F064BB12

5F064CC06

5F064CC12

5F064DD04

5F064DD05

5F064EE05

5F064EE17

5F064EE26

5F064EE27

5F083FR05

5F083GA01

5F083GA09

5F083GA10

5F083LA21

(57)【要約】

【課題】［００２９］
複数の異なる入力信号が必要になるＮＯＲ，ＮＡＮＤ論理などのトランジスタの直列、並列接続必要な基本論理回路を同一平面上の同じ位置に縦方向に積層したチャネル部分の導電型が同じ複数の横型ＦＥＴで実現する手段は現時点では提案されていない。
【解決手段】［００３０］
同一平面上の同じ位置に縦方向に積層したチャネル部分の導電型が同じ複数の横型ＦＥＴにおいて、前記複数個の横型ＦＥＴのゲート信号電極を絶縁膜を介して縦方向に積層して実現することにより実現した。その結果、従来方式と比較してパターン面積を縮小することにより、従来は実現できなかった縦方向に積層されたゲートオールアラウンド型トランジスタを用いた集積回路を高速化、低コスト化することが可能になる。
【選択図】図１

【特許請求の範囲】

【請求項1】

同一平面上の同じ位置に縦方向に積層したチャネル部分の導電型が同じ複数の横型ＦＥＴにおいて、前記複数個の横型ＦＥＴのゲート信号電極を絶縁膜を介して縦方向に積層して実現することを特徴とするものを多数集積することを特徴とする集積回路。

【請求項2】

前記請求項１記載の集積回路において、前記横型ＦＥＴとして４側面をチャネルに用いるゲートアラウンド型を１個もしくは縦か横に積層した複数個を用いる事を特徴とする特許請求項第１項記載の集積回路。

【請求項3】

前記請求項１ないし２記載の集積回路において、前記複数の横型ＦＥＴは直列もしくは並列に接続されている事を特徴とする特許請求項第１項ないし第２項記載の集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

ゲートオールアラウンド型トランジスタを用いた集積回路に関する。

【背景技術】

【0002】

ＬＳＩは過去ムーアの法則にしたがって平面型トランジスタの微細化が進み、大容量化、低コスト化、高速化、低消費電力化が着実に進められてきた。

【0003】

その結果ロジックＬＳＩの代表であるＭＰＵでは１０億個以上の平面型トランジスタを用いたＧＨｚ動作が実現され、メモリＬＳＩの中で最も大容量化が進んだ平面型トランジスタを用いたＮＡＮＤ型フラッシュメモリでは６４Ｇｂｉｔまで大容量化が進められている（文献１）。

【0004】

しかしながらこの平面型トランジスタの微細化もショートチャネル効果等のため近年限界に近付いている。

【0005】

この問題を解決するため、ショートチャネル効果に強い３次元型トランジスタが開発された。その代表例がＦｉｎＦＥＴである。

【0006】

ＦｉｎＦＥＴは平面トランジスタの１側面ではなく、３側面をチャネルに使用できるため、ショートチャネル効果に強く微細化できる特徴が有る。近年ＦｉｎＦＥＴよりも更にショートチャネル効果を制御できる４側面をチャネルに使用できるゲートアラウンド型トランジスタ（以後ＧＡＡと略す）や、ＧＡＡを縦方向に複数個積層してＧＡＡ以上に高速化に適したＭＢＣＦＥＴ（Ｍｕｌｔｉ Ｂｒｉｄｇｅ Ｃｈａｎｎｅｌ ＦＥＴ）などが提案されている。

【0007】

これらの構造ではトランジスタはソース、チャネル、ドレインが横方向に配置されている（以後横型ＦＥＴもしくは横型ＧＡＡと略す）ため、製造技術の最適化により同一平面上の同じ位置に同一導電型の横型ＦＥＴを比較的容易に縦方向に複数積層することが出来る。これにより高速化だけでなく、平面部でのパターン面積の縮小により低コスト化できる特徴があった。

【0008】

しかしながらそのゲート電極はチャネル部分の導電型が同じ場合（全てＮ型か全てＰ型）、積層された複数の横型ＦＥＴ間で共通なため、複数の異なる入力信号が必要になるＮＯＲ，ＮＡＮＤ論理などの基本論理回路を同一平面上の同じ位置に縦方向に積層した複数の横型ＦＥＴで実現する事が出来なかった。その結果、従来はそれによる高速化、低コスト化が実現できない問題が有った。

【文献１】

Ｍ．Ｓａｋｏ ｅｔ ａｌ，”Ａ Ｌｏｗ－Ｐｏｗｅｒ ６４Ｇｂ ＭＬＣ ＮＡＮＤ－Ｆｌａｓｈ Ｍｅｍｏｒｙ ｉｎ １５ｎｍ ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ”，ＩＳＳＣＣ Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，２０１５．

【発明の概要】

【発明が解決しようとしている課題】

【0009】

複数の異なる入力信号が必要になるＮＯＲ，ＮＡＮＤ論理などの基本論理回路を同一平面上の同じ位置に縦方向に積層したチャネル部分の導電型が同じ複数の横型ＦＥＴで実現する手段は現時点では提案されていない。

【課題を解決するための手段】

【0010】

同一平面上の同じ位置に縦方向に積層したチャネル部分の導電型が同じ複数の横型ＦＥＴにおいて、前記複数個の横型ＦＥＴのゲート信号電極を絶縁膜を介して縦方向に積層して実現することにより実現した。

【発明の効果】

【0011】

本発明により、複数の異なる入力信号が必要になるＮＯＲ，ＮＡＮＤ論理などの基本論理回路を同一平面上の同じ位置に縦方向に積層したチャネル部分の導電型が同じ複数の横型ＦＥＴで実現する事が初めて可能になった。その結果、従来方式と比較してパターン面積を縮小することにより、従来は実現できなかった縦方向に積層されたゲートオールアラウンド型トランジスタを用いた集積回路を高速化、低コスト化することが可能になる。

【発明を実施するための最良の形態】

【0012】

以下、図面を参照して、本発明に係る集積回路の第１実施形態について説明する。
［第１実施形態］
（第１実施形態の構成）

【0013】

以下本発明の第一の実施形態を説明する。
図１（右）は３個の前記横型ＧＡＡ１１６、２１６、３１６を同一平面上の同じ位置に縦方向に積層した場合を示す。そのゲート信号１１９、２１９、３１９はお互いに絶縁膜により分離され独立の信号を入力できる。３個の前記横型ＧＡＡのソース電極１１７、２１７、３１７は製造方法により共通、独立いずれも実現可能である。図１ではその状況を細かい一点鎖線４１４で示す。同様に３個の前記横型ＧＡＡのドレイン電極１１８、２１８、３１８は製造方法により共通、独立いずれも実現可能である。図１ではその状況を細かい一点鎖線４１５で示す。

【0014】

図１（左）は３個の前記横型ＧＡＡを積層した本実施例の上面図（図２）において、ゲート部分１６の断面図を示す。１１２、２１２、３１２はそれぞれ１層目、２層目、３層目のＧＡＡのチャネル部分、１１１、２１１、３１１はそれぞれ１層目、２層目、３層目のＧＡＡのゲート絶縁膜、１０１、２０１、３０１はそれぞれ１層目、２層目、３層目のＧＡＡのゲート電極を示す。１１２、２１２、３１２の導電型は同じである。積層された前記電極間は絶縁膜２１３、３１３で絶縁されている。
前記３種類のゲート電極は前記横型ＧＡＡで側面からそれぞれ１１５、２１５、３１５と独立分離した形で横方向に引き出されている。お互いは絶縁膜２１４、３１４で分離されている。

【0015】

図３（左）に前記縦方向に積層されたＧＡＡのソース部分（図２の１５部分）の断面図を、図３（右）に前記縦方向に積層されたＧＡＡのドレイン部分（図２の１４部分）の断面図を示す。積層されたＧＡＡのソース部分１２０、２２０、３２０はお互いに絶縁膜２２１、３２１で分離されている。

【0016】

縦方向に積層されたソース部分を接続する時には４１４に示すように縦方向の金属配線で縦方向に接続する部分の絶縁膜に穴を開ける。図３（左）では縦方向３層とも接続する場合を示す。同様に積層されたＧＡＡのドレイン部分１２１、２２１、３２１はお互いに絶縁膜２２２、３２２で分離されている。縦方向に積層されたドレイン部分を接続する時には４１５に示すように縦方向の金属配線で縦方向に接続する部分の絶縁膜に穴を開ける。図３（左）では縦方向３層とも接続する場合を示す。

【0017】

図１（左）の断面を実現するには、初めに１層目に１１３絶縁膜、次に後でエッチングして除去される導電膜１０１、チャネルになる半導体部分１１２、後でエッチングして除去される導電膜１０１、を積層、その後同様に２層目、３層目を積層し、その後エッチングで導電膜１０１、２０１、３０１を除去する。その後チャネルになる半導体部分を酸化してゲート絶縁膜（１層目では１１１）を形成する。

【0018】

次に横型ＧＡＡの横に１層目に対応する絶縁膜１１４を形成後ゲート電極１１５を形成する。ゲート電極には空洞部分での横縦方向への拡散が容易なポリシリコンを用いれば、１１５形成時に同時に横型ＧＡＡのゲート電極になる１０１も形成できる。次に２層目では絶縁膜２１４の形成、ゲート電極２１５（同時に２０１）の形成、最後に３層目では絶縁膜３１４の形成、ゲート電極３１５（同時に３０１）の形成を行う。以上述べた方法では１層目、２層目、３層目のゲート電極の形成を別工程で実現したが、製造工程の工夫により同一工程で図１（左）の右側面から１工程で実現できる可能性もある。

【0019】

図４には第一の実施例で最も特徴的な、縦方向に積層されたＧＡＡのソース電極を全て縦方向に接続５１４し、ドレイン電極を全て縦方向に接続５１５した場合を示す。５１４，５１５の荒い一点鎖線は縦方向に接続されている部分を示す。これにより３個の横型ＧＡＡを並列接続したいわゆるＮＯＲ回路が実現できる。従来ゲート電極が縦方向に１種類しか実現できなかった時と比較して、３層積層したことによりパターン面積は１／３になり、製造コストも約１／３に縮小できる特徴が有る。

【0020】

この低コスト化の効果は、縦方向に積層するＧＡＡ数が増加するほど大きくなる。例えば１０００個程度のＧＡＡが縦方向に積層された場合には、ゲート電極に不揮発情報を記憶できる強誘電体膜を使用したＦｅＦＥＴを用いることにより、パターン面積を従来の１／１０００に低減した並列接続されたＦｅＦＥＴによるＦｅＲＡＭ（不揮発性強誘電体型メモリ）を実現できる。

【0021】

または前記ＦｅＦＥＴにアナログな値を記憶させ、そのゲートにアナログな値に制御されたゲート電圧を入力することによりＡＩ用ＬＳＩで最も重要な構成要素である積和演算を従来の１／１０００のパターン面積で実現できる可能性が有る。ゲート電圧はＦｅＦＥＴに記憶したアナログ値によって制御された値が入力される。例えばアナログ値（ＦｅＦＥＴの抵抗値）が大きい場合には、ゲートへの入力信号を高くし、アナログ値が小さい場合にはゲートへの入力信号を低くし、記憶されたアナログ値が異なっているＦｅＦＥＴ同士の積和演算が正確に行われるように制御する。

【0022】

図５に図４の変形例を示す。９１４によりドレイン電極側だけ９１４で共通となり、ソース側は９１８、９２８，９３８で独立した電極になる。前記ＦｅＦＥＴにアナログな値を記憶させ、そのソースに電圧を入力することによりＡＩ用ＬＳＩで最も重要な構成要素である積和演算を従来の１／１０００のパターン面積で実現できる可能性が有る。図４の方式よりもソース電極面積は大きくなるが、ソース電圧の制御が簡単になる（ＦｅＦＥＴの重みに依存しない）特徴が有る。

【0023】

図６に縦方向に積層したＧＡＡを直列に接続した例を示す。縦方向配線７１４で１層目と２層目のソース電極間を接続し、７１５で２層目と３層目のドレイン電極間を接続することにより実現する。この方式はＮＡＮＤ回路やＮＡＮＤ型メモリを実現する際に有効である。

【0024】

図７に縦方向に３層積層したＧＡＡを２入力の並列接続回路に使用する場合を示す。集積回路上に入力信号数が異なる回路が存在する場合や電流駆動能力が高いトランジスタが必要な場合に方式は有効である。

【実施形態の効果】

【0025】

本発明では複数の異なる入力信号が必要になるＮＯＲ，ＮＡＮＤ論理などの基本論理回路を同一平面上の同じ位置に縦方向に積層したチャネル部分の導電型が同じ複数の横型ＦＥＴで実現する事が初めて可能になった。その結果、従来方式と比較してパターン面積を縮小することにより、従来は実現できなかった縦方向に積層されたゲートオールアラウンド型トランジスタを用いた集積回路を高速化、低コスト化することが可能になる。パターン面積は縦方向に積層される横型ＦＥＴの数に依存しない値（１層の値）に出来る。そのため積層数が多い程１個の横型ＦＥＴのコストは安くなる（理想的な場合にはＮ層積層すると１／Ｎに低減可能）効果が有る。

【他の実施例】

【産業用の利用可能性】

【0026】

本発明はトランジスタの直列接続、並列接続だけに限定されない。同一平面上の別の位置に直列接続したＮ型、並列接続したＰ型を配置し、積層したゲート電極を両方で共有すれば容易にＣＭＯＳ ＮＡＮＤ回路が実現できる。逆の方式で接続すれば容易にＣＭＯＳ ＮＯＲ回路が実現できる。配線の工夫により更に複雑な複合ゲート回路も実現可能である。その結果システムＬＳＩ，ロジックＬＳＩ、ＦＰＧＡ等の現在商品化されている集積回路全てに適用可能である。

【図面の簡単な説明】

【0027】

【図1】本発明にかかわる集積回路の積層型ＧＡＡの第一の実施例のゲート断面図及び回路図である。

【図2】本発明にかかわる集積回路の積層型ＧＡＡの第一の実施例の上面図である。

【図3】本発明にかかわる集積回路の積層型ＧＡＡの第一の実施例のソース、ドレイン部分の断面図である。

【図4】本発明にかかわる集積回路の積層型ＧＡＡの第一の実施例でソースとドレイン電極が全て共通な場合の図である。

【図5】本発明にかかわる集積回路の積層型ＧＡＡの第一の実施例でドレイン電極が全て共通な場合の図である。

【図6】本発明にかかわる集積回路の積層型ＧＡＡの第一の実施例で直列接続な場合の図である。

【図7】本発明にかかわる集積回路の積層型ＧＡＡの第一の実施例の変形例の図である。

【符号の説明】

【0028】

１１２、２１２、３１２はそれぞれ１層目、２層目、３層目のＧＡＡのチャネル部分、１１１、２１１、３１１はそれぞれ１層目、２層目、３層目のＧＡＡのゲート絶縁膜、１０１、２０１、３０１はそれぞれ１層目、２層目、３層目のＧＡＡのゲート電極を示す。積層された前記電極間は絶縁膜２１３、３１３で絶縁されている。
１１１、２１１、３１１はそれぞれ１層目、２層目、３層目のＧＡＡのゲート絶縁膜、１０１、２０１、３０１はそれぞれ１層目、２層目、３層目のＧＡＡのゲート電極を示す。積層された前記電極間は絶縁膜２１３、３１３で絶縁されている。
ゲート電極は前記横型ＧＡＡで側面からそれぞれ１１５、２１５、３１５と独立分離した形で横方向に引き出されている。お互いは絶縁膜２１４、３１４で分離されている。
ＧＡＡのソース部分１２０、２２０、３２０はお互いに絶縁膜２２１、３２１で分離されている。
積層されたＧＡＡのソース部分１２０、２２０、３２０はお互いに絶縁膜２２１、３２１で分離されている。積層されたＧＡＡのドレイン部分１２１、２２１、３２１はお互いに絶縁膜２２２、３２２で分離されている。
４１４，４１５，５１４，５１５，７１４，７１５，８１４，８１５，９１４はソースドレイン部分の縦方向の接続配線。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】