特開 2024-81222 表示装置および電子機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024081222

(43)【公開日】2024-06-18

(54)【発明の名称】表示装置および電子機器

(51)【国際特許分類】

   G09G 3/3233 20160101AFI20240611BHJP

   G09G 3/20 20060101ALI20240611BHJP

   H10K 59/123 20230101ALI20240611BHJP

   H10K 59/84 20230101ALI20240611BHJP

   H10K 59/131 20230101ALI20240611BHJP

【ＦＩ】

G09G3/3233

G09G3/20 680H

G09G3/20 680G

G09G3/20 624B

G09G3/20 611H

G09G3/20 611F

G09G3/20 641Z

G09G3/20 641D

G09G3/20 612R

H10K59/123

H10K59/84

H10K59/131

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2022194681

(22)【出願日】2022-12-06

(71)【出願人】

【識別番号】000002369

【氏名又は名称】セイコーエプソン株式会社

(74)【代理人】

【識別番号】100179475

【弁理士】

【氏名又は名称】仲井 智至

(74)【代理人】

【識別番号】100216253

【弁理士】

【氏名又は名称】松岡 宏紀

(74)【代理人】

【識別番号】100225901

【弁理士】

【氏名又は名称】今村 真之

(72)【発明者】

【氏名】児玉 拓海

【テーマコード（参考）】

3K107

5C080

5C380

【Ｆターム（参考）】

3K107AA01

3K107BB01

3K107BB07

3K107BB08

3K107CC35

3K107CC43

3K107FF04

3K107HH05

5C080AA06

5C080AA07

5C080BB05

5C080CC01

5C080CC03

5C080DD07

5C080DD22

5C080EE01

5C080EE29

5C080FF11

5C080FF12

5C080JJ01

5C080JJ02

5C080JJ03

5C080JJ04

5C080JJ06

5C080KK07

5C080KK20

5C080KK23

5C080KK43

5C080KK49

5C080KK52

5C380AA01

5C380AA03

5C380AB06

5C380AB16

5C380AB18

5C380AB31

5C380AB32

5C380AB41

5C380AC05

5C380AC09

5C380AC11

5C380AC12

5C380AC13

5C380AC20

5C380BA12

5C380BA13

5C380BA39

5C380BA50

5C380CA05

5C380CA12

5C380CA17

5C380CA31

5C380CB01

5C380CB16

5C380CB17

5C380CC04

5C380CC07

5C380CC26

5C380CC33

5C380CC39

5C380CC42

5C380CC57

5C380CC66

5C380CC72

5C380CC77

5C380CD018

5C380CE01

5C380CE11

5C380CE19

5C380CF07

5C380CF09

5C380CF22

5C380CF43

5C380CF48

5C380CF53

5C380DA02

5C380DA06

5C380DA09

5C380DA33

5C380EA11

(57)【要約】

【課題】ディスプレイサイズを維持しつつ、高解像度化を図ることができる表示装置を提供する。
【解決手段】表示装置は、走査線と、データ線と、単位回路とを、備え、前記単位回路は、第１発光素子と、第２発光素子と、第１ゲート電極を有し、前記第１発光素子および前記第２発光素子のそれぞれに供給される電流を制御する第１トランジスターと、前記走査線に電気的に接続される第２ゲート電極を有し、前記第１ゲート電極と前記データ線とを電気的に接続する第２トランジスターと、前記第１発光素子のアノードと前記第１トランジスターとを電気的に接続する第３トランジスターと、前記第２発光素子のアノードと前記第１トランジスターとを電気的に接続する第４トランジスターと、前記第１発光素子および前記第２発光素子のそれぞれのアノード電位を所定の電位に設定する第５トランジスターと、を備える。
【選択図】図５

【特許請求の範囲】

【請求項1】

行方向に延びる走査線と、
列方向に延びるデータ線と、
前記走査線と前記データ線との交差に対応して設けられる単位回路とを、備え、
前記単位回路は、
第１発光素子と、
第２発光素子と、
第１ゲート電極を有し、前記第１発光素子および前記第２発光素子のそれぞれに供給される電流を制御する第１トランジスターと、
前記走査線に電気的に接続される第２ゲート電極を有し、前記第１ゲート電極と前記データ線とを電気的に接続する第２トランジスターと、
前記第１発光素子のアノードと前記第１トランジスターとを電気的に接続する第３トランジスターと、
前記第２発光素子のアノードと前記第１トランジスターとを電気的に接続する第４トランジスターと、
前記第１発光素子および前記第２発光素子のそれぞれのアノード電位を所定の電位に設定する第５トランジスターと、
を備えることを特徴とする表示装置。

【請求項2】

前記単位回路は、第６トランジスターをさらに備え、
前記第６トランジスターは、前記第１トランジスターが有するドレインと前記データ線とを電気的に接続する、
請求項１に記載の表示装置。

【請求項3】

第１フレーム期間で前記第１発光素子が発光し、
第２フレーム期間で前記第２発光素子が発光する、
請求項１または２に記載の表示装置。

【請求項4】

前記第３トランジスターおよび前記第４トランジスターは、並列に接続され、
前記第１トランジスターと前記第３トランジスターとの電気的接続経路に、前記第５トランジスターが有するソースが電気的に接続される。
請求項１に記載の表示装置。

【請求項5】

前記単位回路は、
第３発光素子と、
第４発光素子と、
前記第３発光素子のアノードと前記第１トランジスターとを電気的に接続する第６トランジスターと、
前記第４発光素子のアノードと前記第１トランジスターを電気的に接続する第７トランジスターと、をさらに備える、
請求項１に記載の表示装置。

【請求項6】

請求項１に記載の表示装置と、
前記表示装置の動作を制御する制御部と、を有することを特徴とする電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、表示装置および電子機器に関する。

【背景技術】

【0002】

有機エレクトロルミネッセンス素子等の発光素子を有する表示装置が知られている。かかる表示装置の一例として、特許文献１に記載の有機エレクトロルミネッセンス装置が挙げられる。当該装置では、ｍ行の走査線と３ｎ列のデータ線との交差に対応して画素回路が設けられる。

【0003】

特許文献１に記載の画素回路には、１つの発光素子と、当該発光素子に対応する複数のトランジスターとが設けられる。具体的には、１つの発光素子に対して、当該発光素子に対する駆動電流を発生する駆動トランジスター、当該駆動トランジスターの閾値電位の補償を行う補償用トランジスター、および駆動トランジスターの電流値を設定する電流値設定トランジスターが設けられる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１８－１５１５０６号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

近年、表示装置のディスプレイサイズを維持しつつ高解像度化を進めることが求められる。その際、画素回路面積の微細化により、画素回路の配列が困難になることが予測される。特許文献１に記載の装置では、１つの発光素子に対して１つの駆動トランジスター、１つの補償用トランジスターおよび１つの電流値設定トランジスターが設けられている。これらトランジスターが発光素子ごとに設けられていると、画素回路の小型化を図ることが難しいという課題がある。よって、表示装置のディスプレイサイズを維持しつつ高解像度化を図ることが難しい。

【課題を解決するための手段】

【0006】

以上の課題を解決するために、本発明の好適な態様に係る表示装置は、行方向に延びる走査線と、列方向に延びるデータ線と、前記走査線と前記データ線との交差に対応して設けられる単位回路とを、備え、前記単位回路は、第１発光素子と、第２発光素子と、第１ゲート電極を有し、前記第１発光素子および前記第２発光素子のそれぞれに供給される電流を制御する第１トランジスターと、前記走査線に電気的に接続される第２ゲート電極を有し、前記第１ゲート電極と前記データ線とを電気的に接続する第２トランジスターと、前記第１発光素子のアノードと前記第１トランジスターとを電気的に接続する第３トランジスターと、前記第２発光素子のアノードと前記第１トランジスターとを電気的に接続する第４トランジスターと、前記第１発光素子および前記第２発光素子のそれぞれのアノード電位を所定の電位に設定する第５トランジスターと、を備える。

【図面の簡単な説明】

【0007】

【図1】実施形態の表示装置を模式的に示す平面図である。

【図2】実施形態の表示装置の構成を示すブロック図である。

【図3】図２に示す単位回路およびこれに対応する周辺回路の構成例を示す図である。

【図4】１つのサブ画素が有する表示画素のレイアウトを示す図である。

【図5】表示部におけるサブ画素のレイアウトを示す図である。

【図6】表示部における表示画素のレイアウトを説明するための図である。

【図7】表示装置の動作を説明するためのタイミングチャートである。

【図8】図７の第１初期化期間における表示装置の動作を説明するための図である。

【図9】図７の第２初期化期間における表示装置の動作を説明するための図である。

【図10】図７の第３初期化期間における表示装置の動作を説明するための図である。

【図11】図７の補償期間における表示装置の動作を説明するための図である。

【図12】図７の書込期間における表示装置の動作を説明するための図である。

【図13】図７の第１フレーム期間の発光期間における表示装置の動作を説明するための図である。

【図14】図７の第２フレーム期間の発光期間における表示装置の動作を説明するための図である。

【図15】図７の第３フレーム期間の発光期間における表示装置の動作を説明するための図である。

【図16】図７の第４フレーム期間の発光期間における表示装置の動作を説明するための図である。

【図17】サブ画素における発光パターンを示す図である。

【図18】比較例のサブ画素における発光パターンを説明するための図である。

【図19】表示部に表示される画像の例を示す図である。

【図20】表示部における比較例の発光パーンを説明するための図である。

【図21】表示部における実施形態の発光パーンを説明するための図である。

【図22】変形例における表示画素のレイアウトを示す図である。

【図23】変形例のサブ画素における発光パターンを示す図である。

【図24】実施形態の発光装置を備える電子機器としてのヘッドマウントディスプレイの外観を示す斜視図である。

【図25】図２４に示すヘッドマウントディスプレイの光学的な構成の図である。

【発明を実施するための形態】

【0008】

以下、添付図面を参照しながら本発明に係る好適な実施形態を説明する。なお、図面において各部の寸法や縮尺は実際のものと適宜異なり、理解を容易にするために模式的に示す部分もある。また、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの形態に限られない。

【0009】

１．表示装置１の基本構成
図１は、実施形態の表示装置１を模式的に示す平面図である。なお、以下では、説明の便宜上、互いに直交するＸ軸、Ｙ軸およびＺ軸を適宜用いて説明する。Ｘ軸に沿った方向が「行方向」であり、Ｙ軸に沿った方向が「列方向」である。また、本明細書において、「接続」とは、２以上の要素間の直接的または間接的な接続を意味する。

【0010】

図１に示す表示装置１は、例えばヘッドマウントディスプレイにおいて画像を表示するマイクロディスプレイである。また、表示装置１は、例えば、発光素子の一例であるＯＬＥＤを含む有機ＥＬ装置である。ＯＬＥＤは、Organic Light Emitting Diodeの略称である。ＥＬは、Electroluminescenceの略称である。本実施形態では、表示装置１は、フルカラーの画像の表示が可能である。なお、画像には、文字情報のみを表示するものが含まれる。また、表示装置１は単色のみを表示可能な装置であってもよい。

【0011】

表示装置１は、画像を表示する表示部１０を有し、表示部１０で開口する枠状のケース７１に収納される。表示装置１には、ＦＰＣ基板７２の一端が接続されている。ＦＰＣは、Flexible Printed Circuitsの略称である。ＦＰＣ基板７２の他端には、図示省略されたホスト装置を接続するための複数の端子７３が設けられる。複数の端子７３が当該ホスト装置に接続されると、表示装置１には、当該ホスト装置からＦＰＣ基板７２を介して各種信号が供給される。

【0012】

２．表示装置１の回路構成
図２は、実施形態の表示装置１の構成を示すブロック図である。図２に示すように、表示装置１は、前述の表示部１０に加え、制御回路３、走査線駆動回路４、およびデータ線駆動回路５を含む。走査線駆動回路４およびデータ線駆動回路５は、駆動回路を構成する。表示部１０、制御回路３、走査線駆動回路４、およびデータ線駆動回路５は、例えばシリコン基板等の半導体基板上に形成される。

【0013】

２－１．表示部１０
図２に示すように、表示部１０には、複数の単位回路１００が行方向および列方向に行列状に配列される。複数の単位回路１００は、複数のサブ画素Ｐに対応して設けられる。

【0014】

表示部１０には、ｍ行の走査線１２と、３列ごとにグループ化された３ｎ列のデータ線１４とが設けられる。なお、ｍおよびｎのそれぞれは、２以上の整数である。ｎは、グループ数を表す。ｍ行の走査線１２のそれぞれはＸ軸に沿って設けられ、３ｎ列のデータ線１４のそれぞれはＹ軸に沿って設けられる。複数の単位回路１００は、ｍ行の走査線１２と３ｎ列のデータ線１４との交差に対応して設けられる。複数の単位回路１００は、サブ画素Ｐに１対１で設けられており、行方向に並ぶ３個ごとにグループ化される。よって、サブ画素Ｐも同様に、行方向に並ぶ３個ごとにグループ化される。グループ化される３つのサブ画素Ｐは、画像を構成する画素の１ドットを表現する。

【0015】

２－２．制御回路３
図２に示す制御回路３には、図示省略されたホスト装置から出力されるデジタルの画像データＶｉｄｅｏが同期信号Ｓｙｎｃに同期して供給される。制御回路３は、画像データＶｉｄｅｏおよび同期信号Ｓｙｎｃに基づいて表示装置１の各部を制御する。画像データＶｉｄｅｏとは、表示すべき画像における画素の階調レベルを例えば８ビットで指定する。また、同期信号Ｓｙｎｃとは、画像データＶｉｄｅｏの垂直走査開始を指示する垂直同期信号、水平走査開始を指示する水平同期信号、およびドットクロック信号を含む信号である。

【0016】

制御回路３は、同期信号Ｓｙｎｃに基づいて制御信号Ｃｔｒ１を生成し、制御信号Ｃｔｒ１を走査線駆動回路４に供給するとともに、同期信号Ｓｙｎｃに基づいて制御信号Ｃｔｒ２を生成し、制御信号Ｃｔｒ２をデータ線駆動回路５に供給する。制御信号Ｃｔｒ１およびＣｔｒ２のそれぞれは、パルス信号や、クロック信号、イネーブル信号など、複数の信号を含む信号である。

【0017】

さらに、制御回路３は、画像データＶｉｄｅｏに基づいて画像データＶｉｄを生成し、画像データＶｉｄをデータ線駆動回路５に供給する。画像データＶｉｄで示される階調レベルと、単位回路１００に含まれる発光素子とでは、輝度の特性が一致しない場合がある。そこで、画像データＶｉｄｅｏで示される階調レベルに対応した輝度で発光素子を発光させるために、制御回路３は、例えば、画像データＶｉｄｅｏの８ビットを１０ビットに変更した画像データＶｉｄを生成する。

【0018】

また、制御回路３は、同期信号Ｓｙｎｃに基づいて各種制御信号を生成し、各種制御信号をデータ線駆動回路５に対して供給する。具体的には、制御回路３は、制御信号Ｇｒｅｆ、／Ｇｒｅｆ、Ｇｃｐｌ、／Ｇｃｐｌ、／Ｇｉｎｉ、Ｓｅｌ、／Ｓｅｌをデータ線駆動回路５に供給する。制御信号Ｇｒｅｆは正論理の制御信号であり、制御信号／Ｇｒｅｆは制御信号Ｇｒｅｆと論理反転の関係にある負論理の制御信号である。制御信号Ｇｃｐｌは正論理の制御信号であり、制御信号／Ｇｃｐｌは制御信号Ｇｃｐｌと論理反転の関係にある負論理の制御信号である。制御信号／Ｇｉｎｉは負論理の制御信号である。制御信号／Ｓｅｌは制御信号Ｓｅｌと論理反転の関係にある。

【0019】

また、制御回路３は、図示省略された電源回路からの電力の供給を受け、データ線駆動回路５に対して所定電位を供給する。具体的には、制御回路３は、データ線駆動回路５に対してリセット電位Ｖｏｒｓｔ、電位Ｖｒｅｆおよび初期化電位Ｖｉｎｉ等を供給する。また、当該電源回路から、表示部１０の各単位回路１００、走査線駆動回路４およびデータ線駆動回路５へ電源電位が供給される。

【0020】

２－３．走査線駆動回路４
図２に示すように、走査線駆動回路４は、制御信号Ｃｔｒ１に基づいて走査信号／Ｇｗｒを生成する。走査信号／Ｇｗｒは、垂直同期信号により規定される各フレーム期間１ＶにおいてＭ行の走査線１２を１行ごとに順番に選択して走査するため信号である。図２では、１、２、３、…、Ｍ行目の走査線１２に供給される走査信号／Ｇｗｒは、／Ｇｗｒ_１、／Ｇｗｒ_２、／Ｇｗｒ_３、…／Ｇｗｒ_ｍと表記される。なお、前述のフレーム期間１Ｖとは、表示装置１が１カット分の画像を表示するのに要する期間をいう。フレーム期間１Ｖの長さは、例えば、駆動フレームレートが６０Ｈｚである場合、１／６０秒である。

【0021】

また、図２では図示省略するが、走査線駆動回路４は、走査信号／Ｇｗｒの他にも、後述の各種の制御信号／Ｇｃｍｐ、／Ｇｏｒｓｔ、／Ｇｉｎｉ、／Ｄｒｓｔ、／Ｇｅｌ_Ａ、／Ｇｅｌ_Ｂ、／Ｇｅｌ_Ｃおよび／Ｇｅｌ_Ｄを生成して表示部１０に供給する。

【0022】

２－４．データ線駆動回路５
図２に示すように、データ線駆動回路５は、データ信号供給回路５０と、ｎ個のデマルチプレクサーＤＭと、３ｎ個の補助回路５１と、３ｎ個の初期化回路５２と、を備える。図２では、ｎ個のデマルチプレクサーＤＭは、ＤＭ_１、ＤＭ_２、…、ＤＭ_ｎと表記される。

【0023】

データ信号供給回路５０は、画像データＶｉｄおよび制御信号Ｃｔｒ２に基づいてデータ信号Ｖｄを生成する。図２では、ｎ個のデータ信号Ｖｄは、Ｖｄ_１、Ｖｄ_２、Ｖｄ_３、Ｖｄ_４、Ｖｄ_５、Ｖｄ_６、…Ｖｄ_３ｎ－２、Ｖｄ_３ｎ－１およびＶｄ_３ｎと表記される。データ信号供給回路５０は、例えば、シフトレジスター、ラッチ回路、Ｄ／Ａ変換回路およびアンプ群を含む。データ信号供給回路５０は、シリアルで供給される画像データＶｉｄを３相にパラレル変換し、階調レベルに応じた階調電位に変換してデータ信号Ｖｄとして出力する。デマルチプレクサーＤＭ_１には、データ信号Ｖｄ_１、Ｖｄ_２、Ｖｄ_３が供給され、デマルチプレクサーＤＭ_２には、データ信号Ｖｄ_４、Ｖｄ_５、Ｖｄ_６が供給され、デマルチプレクサーＤＭ_ｎには、データ信号３ｎ－２、Ｖｄ_３ｎ－１およびＶｄ_３ｎが供給される。

【0024】

Ｎ個のデマルチプレクサーＤＭは、グループを構成する３列のデータ線１４ごとに設けられており、当該３列のデータ線１４にデータ信号Ｖｄを順番に供給する。３ｎ個の補助回路５１は、３ｎ列のデータ線１４に対して１対１で設けられる。３ｎ個の初期化回路５２は、３ｎ列のデータ線１４に対して１対１で設けられる。

【0025】

３．単位回路１００およびこれに対応する周辺回路の詳細
図３は、図２に示す単位回路１００およびこれに対応する周辺回路の構成例を示す図である。複数の単位回路１００は同様の構成である。このため、以下では、複数の単位回路１００のうちの任意の１つ、およびそれに対応する各種配線等について中心に説明する。また、表示部１０には、前述の３ｎ列のデータ線１４に加え、３ｎ列のデータ転送線１５、３ｎ列の給電線１６および３ｎ列の給電線１７が３ｎ列のデータ線１４に沿って設けられる。各データ線１４は、初期化回路５２に接続されている。各データ転送線１５は、補助回路５１に接続される。各給電線１６は、制御回路３から「所定の電位」である所定のリセット電位／Ｖｏｒｓｔが供給される固定電位線である。各給電線１７には、高位側の電位Ｖｅｌが供給される。

【0026】

３－１．単位回路１００
図３に示すように、単位回路１００は、第１トランジスター１２１、第２トランジスター１２２、第５トランジスター１２５、第６トランジスター１２６および保持容量１３０を含む。さらに、単位回路１００は、第３トランジスター１２３、第４トランジスター１２４、第７トランジスター１２７、第８トランジスター１２８、第１発光素子１３１、第２発光素子１３２、第３発光素子１３３および第４発光素子１３４を含む。

【0027】

なお、第１トランジスター１２１、第２トランジスター１２２、第３トランジスター１２３、第４トランジスター１２４、第５トランジスター１２５、第６トランジスター１２６、第７トランジスター１２７および第８トランジスター１２８を、トランジスター１２１～１２８と総称する場合がある。トランジスター１２１～１２８のそれぞれは、ＰチャネルＭＯＳ型のトランジスターである。ＭＯＳとは、Metal-Oxide-Semiconductor field-effect transistorの略称である。また、第１発光素子１３１、第２発光素子１３２、第３発光素子１３３および第４発光素子１３４を、発光素子１３１～１３４と総称する場合がある。

【0028】

第１トランジスター１２１のソースは給電線１１１に電気的に接続される。給電線１１１には、単位回路１００において電源の高位側となる電位Ｖｅｌが供給される。第１トランジスター１２１は、発光素子１３１～１３４のそれぞれに供給される電流を制御する。具体的には、第１トランジスター１２１は、ゲートおよびソース間の電位Ｖｇｓに応じた電流を発光素子１３１～１３４に流す駆動トランジスターとして機能する。なお、第１トランジスター１２１のゲートは「第１ゲート電極」に相当する。

【0029】

第２トランジスター１２２のゲートは走査線１２に電気的に接続される。第２トランジスター１２２のゲートは、「第２ゲート電極」に相当する。また、第２トランジスター１２２のソースまたはドレインの一方はデータ線１４に電気的に接続され、他方は第１トランジスター１２１のゲートと、保持容量１３０の一方の電極とにそれぞれ電気的に接続される。ゆえに、第２トランジスター１２２は、第１トランジスター１２１のゲートと、データ線１４とを電気的に接続している。第２トランジスター１２２がオンに設定されると、データ線１４に供給されるデータ信号Ｖｄがトランジスター１２１のゲートに供給される。

【0030】

第５トランジスター１２５のソースまたはドレインの一方は給電線１６に接続されており、他方は発光素子１３１～１３４の各アノードに接続される。第５トランジスター１２５のゲートには制御信号／Ｇｏｒｓｔが供給される。第５トランジスター１２５は、発光素子１３１～１３４の各アノードと給電線１６との電気的な接続を制御する。第５トランジスター１２５は、発光素子１３１～１３４の非発光時にオン設定される。第５トランジスター１２５がオン設定されると、給電線１６に供給される「所定の電位」であるリセット電位／Ｖｏｒｓｔが発光素子１３１～１３４の各アノードに供給される。それゆえ、第５トランジスター１２５は、発光素子１３１～１３４の各アノード電位を「所定の電位」であるリセット電位／Ｖｏｒｓｔに設定するリセットトランジスターとして機能する。

【0031】

第６トランジスター１２６のソースまたはドレインの一方はデータ線１４に電気的に接続され、他方は第１トランジスター１２１のドレインに電気的に接続される。ゆえに、第６トランジスター１２６は、第１トランジスター１２１が有するドレインとデータ線１４とを電気的に接続する。第６トランジスター１２６のゲートには制御信号／Ｇｃｍｐが供給される。第６トランジスター１２６は、第１トランジスター１２１のゲートおよびドレインの間の電位を閾値電位｜Ｖｔｈ｜に収束させる閾値電位補償を行う閾値補償トランジスターとして機能する。なお、第１トランジスター１２１の閾値電位とは、ソースとドレインとの間に電流が流れ始める際のゲートとソースとの電位差をいう。

【0032】

第３トランジスター１２３のソースは第１トランジスター１２１のドレインに電気的に接続されており、第３トランジスター１２３のソースは第１発光素子１３１のアノードに電気的に接続される。第３トランジスター１２３は、第１トランジスター１２１のドレインと第１発光素子１３１のアノードとの間の電気的な接続を制御する制御トランジスターとして機能する。また、第３トランジスター１２３のゲートには、制御線１６１が接続される。制御線１６１には、制御信号／Ｇｅｌ_Ａが供給される。

【0033】

第４トランジスター１２４のソースは第１トランジスター１２１のドレインに電気的に接続されており、第４トランジスター１２４のソースは第２発光素子１３２のアノードに電気的に接続される。第４トランジスター１２４は、第１トランジスター１２１のドレインと、第２発光素子１３２のアノードとの間の電気的な接続を制御する制御トランジスターとして機能する。また、第４トランジスター１２４のゲートには、制御線１６２が接続される。制御線１６２には、制御信号／Ｇｅｌ_Ｂが供給される。

【0034】

第７トランジスター１２７のソースは第１トランジスター１２１のドレインに電気的に接続されており、第７トランジスター１２７のソースは第３発光素子１３３のアノードに電気的に接続される。第７トランジスター１２７は、第１トランジスター１２１のドレインと、第３発光素子１３３のアノードとの間の電気的な接続を制御する制御トランジスターとして機能する。また、第７トランジスター１２７のゲートには、制御線１６３が接続される。制御線１６３には、制御信号／Ｇｅｌ_Ｃが供給される。

【0035】

第８トランジスター１２８のソースは第１トランジスター１２１のドレインに電気的に接続されており、第８トランジスター１２８のソースは第４発光素子１３４のアノードに電気的に接続される。第８トランジスター１２８は、第１トランジスター１２１のドレインと、第４発光素子１３４のアノードとの間の電気的な接続を制御する制御トランジスターとして機能する。また、第８トランジスター１２８のゲートには、制御線１６４が接続される。制御線１６４には、制御信号／Ｇｅｌ_Ｄが供給される。

【0036】

発光素子１３１～１３４のそれぞれは、アノードとカソードとで有機ＥＬ層を挟持した構成である。発光素子１３１～１３４の各アノードは、単位回路１００ごとに個別に設けられる画素電極である。これに対して、発光素子１３１～１３４の各カソードは、単位回路１００のすべてにわたって共通に設けられる共通電極であり、給電線１１２に接続される。給電線１１２には、固定電位である電位Ｖｃｔが供給される。電位Ｖｃｔは、論理信号である走査信号や制御信号のＬレベルに相当するものであってもよい。

【0037】

保持容量１３０は、一方の電極が第１トランジスター１２１のゲートに電気的に接続され、他方の電極が給電線１１１に電気的に接続される。このため、保持容量１３０は、第１トランジスター１２１のゲートとソースとの間の電位を保持する保持容量として機能する。なお、保持容量１３０としては、第１トランジスター１２１のゲートに寄生する容量を用いてもよいし、シリコン基板等の半導体基板において互いに異なる導電層で絶縁層を挟持することによって形成される容量を用いてもよい。

【0038】

なお、上記におけるトランジスター１２１～１２８のソースおよびドレインは、トランジスター１２１～１２８のチャネル型、または電位の関係に応じて入れ替わってもよい。また、トランジスター１２１～１２８は薄膜トランジスターであっても電界効果トランジスターであってもよい。

【0039】

３－２．デマルチプレクサーＤＭ
図３に示すように、ｎ個のデマルチプレクサーＤＭのそれぞれは、データ線１４ごとに設けられたトランスミッションゲート５０１および容量１２０の集合体である。各デマルチプレクサーＤＭは、３つの列に対応する３個のトランスミッションゲート５０１および３個の容量１２０を含む。なお、図３では、１つの列に対応する１個のトランスミッションゲート５０１および１個の容量１２０が図示される。各デマルチプレクサーＤＭが有する３個のトランスミッションゲート５０１の入力端は互いに共通接続されており、当該入力端にはデータ信号Ｖｄが供給される。３個のトランスミッションゲート５０１の各出力端は、信号線１１３を介して補助回路５１が有するトランスミッションゲート５０２の入力端に接続される。各トランスミッションゲート５０１は、制御信号ＳｅｌがＨレベルであるときにオンし、制御信号ＳｅｌがＬレベルであるときにオフする。すなわち、トランスミッションゲート５０１は、制御信号／ＳｅｌがＨレベルであるときにオフし、制御信号／ＳｅｌがＬレベルであるときにオンする。なお、制御信号Ｓｅｌは、列ごとに順次排他的に供給される。

【0040】

容量１２０の一方の電極は信号線１１３に接続されており、他方の電極は給電線１１４に接続される。給電線１１４には、固定電位である電位Ｖｓｓが供給される。電位Ｖｓｓは、論理信号である走査信号または制御信号のＬレベルに相当するものであってもよい。

【0041】

３－３．補助回路５１
図３に示すように、補助回路５１は、データ線１４ごとに設けられたトランスミッションゲート５０２および５０３の集合体である。トランスミッションゲート５０２の入力端は、信号線１１３に接続され、出力端は、データ転送線１５に接続される。トランスミッションゲート５０２は、制御信号ＧｃｐがＨレベルであるときにオンし、制御信号ＧｃｐがＬレベルであるときにオフする。すなわち、トランスミッションゲート５０２は、制御信号／ＧｃｐがＨレベルであるときにオフし、制御信号／ＧｃｐがＬレベルであるときにオンする。

【0042】

トランスミッションゲート５０３の入力端には、電位Ｖｒｅｆが供給され、出力端は、トランスミッションゲート５０２の出力端およびデータ転送線１５に接続される。電位Ｖｒｅｆは、第１トランジスター１２１の閾値電位補償において参照される参照電位である。トランスミッションゲート５０３は、制御信号ＧｒｅｆがＨレベルであるときにオンし、制御信号ＧｒｅｆがＬレベルであるときにオフする。すなわち、トランスミッションゲート５０２は、制御信号／ＧｒｅｆがＨレベルであるときにオフし、制御信号／ＧｒｅｆがＬレベルであるときにオンする。

【0043】

３－４．初期化回路５２
図３に示すように、初期化回路５２は、データ線１４ごとに設けられたＰチャネルＭＯＳ型のトランジスター５０４および５０５の集合体である。

【0044】

トランジスター５０４のドレインはデータ線１４に接続され、トランジスター５０４のソースは高位側の電位Ｖｅｌを供給する給電線１１５に接続される。トランジスター５０４のゲートには、制御信号／Ｄｒｓｔが供給される。

【0045】

トランジスター５０５のドレインはデータ線１４に接続され、トランジスター５０５のソースは初期化電位Ｖｉｎｉを供給する給電線１１６に接続される。トランジスター５０５のゲートには、制御信号／Ｇｉｎｉが供給される。

【0046】

図３に示すデータ転送線１５は、保持容量１４０を介してデータ線１４に接続される。保持容量１４０は、単位回路１００をカップリング駆動するための転送容量として機能する。また、給電線１７は、配線容量としての保持容量１５０を介してデータ転送線１５に接続される。

【0047】

４．表示部１０のサブ画素Ｐ
図４は、１つのサブ画素Ｐが有する表示画素のレイアウトを示す図である。図４に示すように、１つのサブ画素Ｐは、４つの表示画素Ｐ１、Ｐ２、Ｐ３およびＰ４を含む。なお、表示画素Ｐ１、Ｐ２、Ｐ３およびＰ４を区別しない場合、表示画素Ｐ１、Ｐ２、Ｐ３およびＰ４のそれぞれを表示画素Ｐ０と総称する場合がある。

【0048】

前述のように、１つの単位回路１００は、４つの発光素子１３１～１３４を含む。したがって、本実施形態では、１つの単位回路１００で４つの表示画素Ｐ１～Ｐ４の発光制御を行う。表示画素Ｐ１は、図３の発光素子１３１に対応する。表示画素Ｐ２は、発光素子１３２に対応する。表示画素Ｐ３は、発光素子１３３に対応する。表示画素Ｐ４は、発光素子１３４に対応する。

【0049】

図５は、表示部１０におけるサブ画素Ｐのレイアウトを示す図である。図５中の太線で囲む箇所は、１つのサブ画素Ｐに相当する。前述のように、１つのサブ画素Ｐには１つの単位回路１００が設けられているため、図５中の太線で囲む箇所は、１つの単位回路１００に相当するとも言える。例えば、表示部１０内において、複数のサブ画素Ｐは、１９２０行１０８０列で配列される。よって、表示部１０内において、複数の単位回路１００は、１９２０行１０８０列で配列される。この場合、複数の単位回路１００の数は、１９２０×１０８０個である。また、この場合、走査線１３の数は、１０８０行である。データ線１４の数は、１９２０列である。

【0050】

図６は、表示部１０における表示画素Ｐ０のレイアウトを説明するための図である。図６中の太線で示す箇所は、１つのサブ画素Ｐに相当する。前述ように、１つのサブ画素Ｐには４つの表示画素Ｐ０が設けられる。それゆえ、図５に示すように、表示部１０内において複数のサブ画素Ｐが１９２０行１０８０列で配列される場合、図６に示すように、複数の表示画素Ｐ０は３８４０行２１６０行で配列される。この場合、複数の表示画素Ｐ０の数は、３８４０×２１６０個である。よって、表示部１０の実解像度は、３８４０×２１６０である。

【0051】

従来、１つのサブ画素Ｐには、１つの発光素子が設けられていた。このため、従来、１つの画素回路には、１つの発光素子が設けられていた。それゆえ、１つの発光素子に対して、１つの駆動トランジスターと、当該駆動トランジスターと発光素子のアノードとの接続を制御する１つの制御トランジスターと、が設けられていた。したがって、従来、１つの画素回路で１つの発光素子の発光制御が行われていた。

【0052】

これに対して、本実施形態では、１つのサブ画素Ｐには、４つの発光素子１３１～１３４が設けられている。このため、１つの単位回路１００には、４つの発光素子１３１～１３４が設けられている。それゆえ、４つの発光素子１３１～１３４に対して、１つの駆動トランジスターとして機能する第１トランジスター１２１が設けられる。また、１つの単位回路１００には、第１発光素子１３１と第１トランジスター１２１とを電気的に接続する第３トランジスター１２３と、第２発光素子１３２と第１トランジスター１２１とを電気的に接続する第４トランジスター１２４とが設けられる。さらに、１つの単位回路１００には、第３発光素子１３３と第１トランジスター１２１とを電気的に接続する第７トランジスター１２７と、第４発光素子１３４と第１トランジスター１２１とを電気的に接続する第８トランジスター１２８とが設けられる。よって、本実施形態では、１つ単位回路１００で４つの発光素子１３１～１３４の発光制御が行われる。

【0053】

１つの単位回路１００が４つの発光素子１３１～１３４を含むことで、図５および６を参照して説明したように、従来の１つの発光素子を有する画素回路の面積で、４つの発光素子を有する単位回路１００を配置することができる。よって、単位回路１００の小型化を図りつつ、複数の発光素子１３１～１３４の各発光を１つの単位回路１００で制御することができる。よって、表示部１０のサイズすなわちディスプレイサイズを維持しつつ、高解像度化を図ることができる。また、従来よりも走査線１２の数およびデータ線１４の数を増やさずに高解像度化を図ることができる。よって、表示部１０のサイズすなわちディスプレイサイズを維持しつつ、高解像度化を図ることができる。

【0054】

また、前述のように、１つの単位回路１００には、１つの第１トランジスター１２１が設けられる。さらに、１つの単位回路１００には、１つの第２トランジスター１２２および１つの第５トランジスター１２５が設けられる。したがって、１つの第１トランジスター１２１、１つの第２トランジスター１２２および１つの第５トランジスター１２５のそれぞれは、４つの発光素子１３１～１３４で共通である。このため、４つの発光素子１３１～１３４のそれぞれに対して第１トランジスター１２１、第２トランジスター１２２および第５トランジスター１２５が設けられている場合に比べ、単位回路１００の小型化を図ることができる。よって、表示部１０のサイズを維持しつつ、高解像度化を図ることができる。

【0055】

さらに、１つの単位回路１００には、１つの第６トランジスター１２６が設けられる。すなわち、４つの発光素子１３１～１３４に対して１つの第６トランジスター１２６が設けられる。よって、１つの第６トランジスター１２６は、４つの発光素子１３１～１３４で共通である。このため、４つの発光素子１３１～１３４に対して４つの第６トランジスター１２６が設けられる場合に比べ、表示部１０のサイズを維持しつつ、高解像度化を図ることができる。

【0056】

また、前述のように、第３トランジスター１２３、第４トランジスター１２４，第７トランジスター１２７および第８トランジスター１２８は、並列に接続される。そして、第１トランジスター１２１と第３トランジスター１２３との電気的接続経路に、第５トランジスター１２５のソースが電気的に接続される。したがって、第３トランジスター１２３、第４トランジスター１２４、第７トランジスター１２７および第８トランジスター１２８の各ソースは、第５トランジスター１２５に共通に接続される。すなわち、第３トランジスター１２３、第４トランジスター１２４、第７トランジスター１２７および第８トランジスター１２８に対して、１つの第５トランジスター１２５が共通で設けられる。１つの第５トランジスター１２５が共通であることで、発光素子１３１～１３４のアノードのリセットを一括で行うことができる。

【0057】

また、第３トランジスター１２３のゲートに電気的に接続される制御線１６１、第４トランジスター１２４のゲートに電気的に接続される制御線１６２、第７トランジスター１２７のゲートに電気的に接続される制御線１６３、および第８トランジスター１２８のゲートに電気的に接続される制御線１６４は、互いに独立している。したがって、第３トランジスター１２３、第４トランジスター１２４、第７トランジスター１２７および第８トランジスター１２８を互いに独立して制御することができる。このため、発光素子１３１～１３４を互いに独立して発光制御することができる。よって、フレーム期間１Ｖごとに発光素子１３１～１３４のいずれかを発光させることができる。

【0058】

５．表示装置１の動作
図７は、表示装置１の動作を説明するためのタイミングチャートである。１フレーム期間１Ｖにおいて、１水平走査期間１Ｈごとに１～ｍ行の走査線１２が順番に走査される。なお、１行分の水平走査に要する期間が１水平走査期間１Ｈである。１水平走査期間１Ｈの動作は、各行の単位回路１００で共通である。以下では、複数の単位回路１００のうちの任意の１つ、およびそれに対応する周辺回路について中心に説明する。

【0059】

図７に示すように、１フレーム期間１Ｖは、１水平走査期間１Ｈおよび発光期間Ｄを含む。１水平走査期間１Ｈは、初期化期間Ａ、補償期間Ｂおよび書込期間Ｃを含む。初期化期間Ａ、補償期間Ｂ、書込期間Ｃおよび発光期間Ｄは、この順に繰り返される。

【0060】

また、本実施形態では、４つのフレーム期間１Ｖが１つのフレームグループを構成する。１つのフレームグループのうちの最初の１フレーム期間１Ｖが「第１フレーム期間１Ｖａ」であり、次の１フレーム期間１Ｖが「第２フレーム期間１Ｖｂ」であり、その次の１フレーム期間１Ｖが「第３フレーム期間１Ｖｃ」であり、最後の１フレーム期間１Ｖが「第４フレーム期間１Ｖｄ」である。また、第１フレーム期間１Ｖａの発光期間Ｄでは、発光素子１３１が発光する。第２フレーム期間１Ｖｂの発光期間Ｄでは、発光素子１３２が発光する。第３フレーム期間１Ｖｃの発光期間Ｄでは、発光素子１３３が発光する。第４フレーム期間１Ｖｄの発光期間Ｄでは、発光素子１３４が発光する。

【0061】

５－１．第１フレーム期間１Ｖａ
５－１Ａ．初期化期間Ａ
図７に示すように、初期化期間Ａは、第１初期化期間Ａ１と、第２初期化期間Ａ２と、第３初期化期間Ａ３とを含む。

【0062】

５－１Ａａ．第１初期化期間Ａ１
図８は、図７の第１初期化期間Ａ１における表示装置１の動作を説明するための図である。具体的には、第１初期化期間Ａ１では、第１トランジスター１２１のゲートに高位側の電位Ｖｅｌが供給される。

【0063】

図７に示すように、第１初期化期間Ａ１では、走査信号／Ｇｗｒおよび制御信号／ＤｒｓｔがＬレベルに設定される。このため、図８に示す第２トランジスター１２２およびトランジスター５０４のそれぞれがオンする。この結果、第１トランジスター１２１のゲートには、トランジスター５０４、データ線１４、および第２トランジスター１２２を順に介して高位側の電位Ｖｅｌが供給される。第１トランジスター１２１のゲートに高位側の電位Ｖｅｌが供給されると、ゲートおよびソース間の電位がゼロになる。このため、第１トランジスター１２１はオフ状態になる。

【0064】

また、図７に示すように、第１初期化期間Ａ１では、制御信号／Ｇｏｒｓｔおよび／ＧｃｍｐのそれぞれはＨレベルである。よって、図８に示す第５トランジスター１２５および第６トランジスター１２６のそれぞれはオフである。第１初期化期間Ａ１では、第１トランジスター１２１、第５トランジスター１２５および第６トランジスター１２６がオフである。このため、発光素子１３１～１３４に供給される電流の経路が遮断される。

【0065】

また、図７に示すように、第１初期化期間Ａ１では、制御信号ＧｒｅｆがＨレベルに設定される。このため、図８に示すトランスミッションゲート５０３がオンする。なお、制御信号ＧｃｐはＬレベルに設定されており、トランスミッションゲート５０２はオフである。よって、保持容量１４０の一端、保持容量１５０の一端およびデータ転送線１５は、電位Ｖｒｅｆに保持される。

【0066】

５－１Ａｂ．第２初期化期間Ａ２
図９は、図７の第２初期化期間Ａ２における表示装置１の動作を説明するための図である。第２初期化期間Ａ２では、発光素子１３１～１３４の各アノードにリセット電位Ｖｏｒｓｔが供給される。

【0067】

図７に示すように、第２初期化期間Ａ２では、制御信号／Ｇｅｌ_Ａ～Ｇｅｌ_Ｄ、および制御信号／Ｇｏｒｓｔのそれぞれが、Ｌレベルに設定される。このため、図９に示す第５トランジスター１２５、第３トランジスター１２３、第４トランジスター１２４、第７トランジスター１２７、および第８トランジスター１２８のそれぞれが、オンする。この結果、第１発光素子１３１のアノードには、第３トランジスター１２３および第５トランジスター１２５を介して給電線１６からリセット電位Ｖｏｒｓｔが印加される。同様に、第２発光素子１３２のアノードには、第４トランジスター１２４および第５トランジスター１２５を介して給電線１６からリセット電位Ｖｏｒｓｔが印加される。第３発光素子１３３のアノードには、第７トランジスター１２７および第５トランジスター１２５を介して給電線１６からリセット電位Ｖｏｒｓｔが印加される。第４発光素子１３４のアノードには、第８トランジスター１２８および第５トランジスター１２５を介して給電線１６からリセット電位Ｖｏｒｓｔが印加される。したがって、第２初期化期間Ａ２では、発光素子１３１～１３４の各アノードがリセット電位Ｖｏｒｓｔに初期化される。

【0068】

前述のように、発光素子１３１～１３４のそれぞれは、アノードとカソードとで有機ＥＬ層を挟持した構成である。このため、発光の際、アノードとカソードとの間には保持容量が寄生する。第２初期化期間Ａ２では、リセット電位Ｖｏｒｓｔがアノードに供給されることで、アノードとカソードとの間の保持容量によって保持される電位がリセットされる。このため、発光素子１３１～１３４に再び電流が流れるとき、当該保持容量で保持される電位の影響を受け難い。

【0069】

なお、第２初期化期間Ａ２においても、第１初期化期間Ａ１と同様に、制御信号ＧｒｅｆがＨレベルに設定されており、トランスミッションゲート５０３がオンしている。よって、保持容量１４０の一端、保持容量１５０の一端およびデータ転送線１５は、電位Ｖｒｅｆに保持される。

【0070】

５－１Ａｃ．第３初期化期間Ａ３
図１０は、図７の第３初期化期間Ａ３における表示装置１の動作を説明するための図である。第３初期化期間Ａ３では、第１トランジスター１２１のゲートに初期化電位Ｖｉｎｉが供給される。

【0071】

図７に示すように、第３初期化期間Ａ３では、走査信号／Ｇｗｒおよび制御信号／Ｇｉｎｉのそれぞれが、Ｌレベルに設定される。このため、図１０に示す第２トランジスター１２２およびトランジスター５０５のそれぞれがオンする。この結果、第１トランジスター１２１のゲート、および保持容量１３０の一端には、トランジスター５０５、データ線１４および第２トランジスター１２２を順に介して初期化電位Ｖｉｎｉが供給される。初期化電位Ｖｉｎｉは、｜Ｖｅｌ－Ｖｉｎｉ｜が第１トランジスター１２１の閾値電位｜Ｖｔｈ｜よりも大きくなるように設定される。このように設定されることで、後述の補償期間Ｂを短くすることができる。

【0072】

なお、第３初期化期間Ａ３においても、第１初期化期間Ａ１と同様に、制御信号ＧｒｅｆがＨレベルに設定されており、トランスミッションゲート５０３がオンしている。よって、保持容量１４０の一端、保持容量１５０の一端およびデータ転送線１５は、電位Ｖｒｅｆに保持される。

【0073】

５－１Ｂ．補償期間Ｂ
図１１は、図７の補償期間Ｂにおける表示装置１の動作を説明するための図である。補償期間Ｂでは、第１トランジスター１２１のゲートおよびドレインの間の電位を閾値電位｜Ｖｔｈ｜に収束させる閾値電位補償を行う。

【0074】

図７に示すように、補償期間Ｂでは、走査信号／Ｇｗｒおよび制御信号／Ｇｃｍｐのそれぞれが、Ｌレベルに設定される。このため、図１１に示す第２トランジスター１２２および第６トランジスター１２６のそれぞれがオンする。この結果、第１トランジスター１２１のドレインは、第６トランジスター１２６、データ線１４および第２トランジスター１２２を順に介して第１トランジスター１２１のゲートに接続される。よって、第１トランジスター１２１は、ダイオード接続状態になる。それゆえ、データ線１４および第１トランジスター１２１のゲートの各電位は、初期化電位Ｖｉｎｉから上昇し、電位（Ｖｅｌ－｜Ｖｔｈ｜）で飽和する。また、保持容量１３０は第１トランジスター１２１の閾値電位｜Ｖｔｈ｜を保持し、第１トランジスター１２１のゲートおよびドレインの間の電位は閾値電位｜Ｖｔｈ｜に収束する。

【0075】

なお、補償期間Ｂにおいても、第１初期化期間Ａ１と同様に、制御信号ＧｒｅｆがＨレベルに設定されており、トランスミッションゲート５０３がオンしている。よって、保持容量１４０の一端、保持容量１５０の一端およびデータ転送線１５は、電位Ｖｒｅｆに保持される。

【0076】

また、図７に示すように、補償期間Ｂ内において、制御信号Ｓｅｌは、Ｈレベルに設定される。このため、トランスミッションゲート５０１がオンする。なお、制御信号ＧｃｐはＬレベルに設定されており、トランスミッションゲート５０２はオフである。この結果、容量１２０の一端は、データ信号Ｖｄの電位に保持される。なお、制御信号Ｓｅｌは、列ごとに順次排他的にＨレベルに設定される。

【0077】

５－１Ｃ．書込期間Ｃ
図１２は、図７の書込期間Ｃにおける表示装置１の動作を説明するための図である。書込期間Ｃでは、データ信号Ｖｄがデータ転送線１５に供給される。

【0078】

図７に示すように、書込期間Ｃでは、走査信号／ＧｗｒはＬレベルに設定されたままである一方、制御信号／ＧｃｍｐはＨレベルに設定される。このため、図１２に示すように、第１トランジスター１２１のダイオード接続状態が解除される。

【0079】

さらに、書込期間Ｃでは、制御信号ＧｃｐがＨレベルに設定される。このため、データ転送線１５に接続された保持容量１４０の一端の電位は、電位Ｖｒｅｆから保持容量１１０の一端に保持されたデータ信号Ｖｄの電位に応じて変化する。この変化分の電位をΔＶとする。この電位の変化は、保持容量１４０、データ線１４、第２トランジスター１２２を順に介して第１トランジスター１２１のゲートに伝播する。

【0080】

また、第１トランジスター１２１のゲートは、保持容量１４０の一端にデータ線１４を介して接続されている。このため、第１トランジスター１２１のゲートは、補償期間における電位（Ｖｅｌ－｜Ｖｔｈ｜）から、保持容量１４０の一端の電位変化分ΔＶに容量比ｋ１を乗じた値だけ、上昇方向にシフトした値（Ｖｅｌ－｜Ｖｔｈ｜＋ｋ１・ΔＶ）になる。よって、第１トランジスター１２１のゲートおよびソース間の電位Ｖｇｓは、Ｖｅｌ－（Ｖｅｌ－｜Ｖｔｈ｜＋ｋ１・ΔＶ）＝（｜Ｖｔｈ｜－ｋ１・ΔＶ）になる。

【0081】

なお、容量比ｋ１は、Ｃｂｌｋ／（Ｃｄｔ＋Ｃｂｌｋ）である。なお、Ｃｂｌｋは、保持容量１４０の容量である。Ｃｄｔは、保持容量１５０の容量である。また、保持容量１３０の容量をＣｐｉｘとする。保持容量１３０の容量Ｃｐｉｘと、保持容量１４０の容量Ｃｂｌｋと、保持容量１５０の容量Ｃｄｔとの関係は、Ｃｄｔ＞Ｃｂｌｋ＞＞Ｃｐｉｘである。容量Ｃｐｉｘは、容量Ｃｂｌｋ、Ｃｄｔに比較して十分に小さい。このため、上記容量比ｋ１において考慮しない。

【0082】

５－１Ｄ．発光期間Ｄ
図１３は、図７の第１フレーム期間１Ｖａの発光期間Ｄにおける表示装置１の動作を説明するための図である。第１フレーム期間１Ｖａの発光期間Ｄでは、第１発光素子１３１が発光する。

【0083】

図７に示すように、第１フレーム期間１Ｖａの発光期間Ｄでは、走査信号／ＧｗｒがＨレベルに変化し、走査信号／Ｇｃｍｐ、および／ＧｏｒｓｔはＨレベルを維持し、制御信号／Ｇｅｌ_ＡがＬレベルに変化する。このため、図１３に示す第２トランジスター１２２、第５トランジスター１２５および第６トランジスター１２６はオフし、第３トランジスター１２３がオンする。この結果、第３トランジスター１２３は、第１トランジスター１２１の電位Ｖｇｓに応じた電流を発光素子１３１に供給する。第１フレーム期間１Ｖａの発光期間Ｄでの電位Ｖｇｓは、第１トランジスター１２１の閾値電位から、データ信号Ｖｄの電位に応じてレベルシフトした電位値である。このため、第１フレーム期間１Ｖａの発光期間Ｄにおいて、第１発光素子１３１には、階調レベルに応じた電流が第１トランジスター１２１の閾値電位を補償した状態で供給される。

【0084】

５－２．第２フレーム期間１Ｖｂ
第２フレーム期間１Ｖｂについては、前述の第１フレーム期間１Ｖａと相違する点を説明する。

【0085】

５－２Ｄ．発光期間Ｄ
図１４は、図７の第２フレーム期間１Ｖｂの発光期間Ｄにおける表示装置１の動作を説明するための図である。第２フレーム期間１Ｖｂの発光期間Ｄでは、第２発光素子１３２が発光する。

【0086】

図７に示すように、第２フレーム期間１Ｖｂの発光期間Ｄでは、制御信号／Ｇｅｌ_ＢがＬレベルに変化する。このため、第４トランジスター１２４がオンする。この結果、図１４に示すように、第４トランジスター１２４は、第１トランジスター１２１の電位Ｖｇｓに応じた電流を第２発光素子１３２に供給する。第２発光素子１３２には、階調レベルに応じた電流が第１トランジスター１２１の閾値電位を補償した状態で供給される。

【0087】

５－３．第３フレーム期間１Ｖｃ
第３フレーム期間１Ｖｃについては、前述の第１フレーム期間１Ｖａと相違する点を説明する。

【0088】

５－３Ｄ．発光期間Ｄ
図１５は、図７の第３フレーム期間１Ｖｃの発光期間Ｄにおける表示装置１の動作を説明するための図である。第３フレーム期間１Ｖｃの発光期間Ｄでは、第３発光素子１３３が発光する。

【0089】

図７に示すように、第３フレーム期間１Ｖｃの発光期間Ｄでは、制御信号／Ｇｅｌ_ＣがＬレベルに変化する。このため、第７トランジスター１２７がオンする。この結果、図１５に示すように、第７トランジスター１２７は、第１トランジスター１２１の電位Ｖｇｓに応じた電流を第３発光素子１３３に供給する。第３発光素子１３３には、階調レベルに応じた電流が第１トランジスター１２１の閾値電位を補償した状態で供給される。

【0090】

５－４．第４フレーム期間１Ｖｄ
第４フレーム期間１Ｖｄについては、前述の第１フレーム期間１Ｖａと相違する点を説明する。

【0091】

５－４Ｄ．発光期間Ｄ
図１６は、図７の第４フレーム期間１Ｖｄの発光期間Ｄにおける表示装置１の動作を説明するための図である。第４フレーム期間１Ｖｄの発光期間Ｄでは、第４発光素子１３４が発光する。

【0092】

図７に示すように、第４フレーム期間１Ｖｄの発光期間Ｄでは、制御信号／Ｇｅｌ_ＤがＬレベルに変化する。このため、第８トランジスター１２８がオンする。この結果、図１６に示すように、第８トランジスター１２８は、第１トランジスター１２１の電位Ｖｇｓに応じた電流を第４発光素子１３４に供給する。第４発光素子１３４には、階調レベルに応じた電流が第１トランジスター１２１の閾値電位を補償した状態で供給される。

【0093】

図１７は、サブ画素Ｐにおける発光パターンを示す図である。前述のように、第１フレーム期間１Ｖａでは、第１発光素子１３１が発光し、第２発光素子１３２、第３発光素子１３３および第４発光素子１３４は非発光である。このため、図１７の（ａ１）に示すように、表示画素Ｐ１が点灯する。第２フレーム期間１Ｖｂでは、第２発光素子１３２が発光し、第１発光素子１３１、第３発光素子１３３および第４発光素子１３４は非発光である。このため、図１７の（ａ２）に示すように、表示画素Ｐ２が点灯する。第３フレーム期間１Ｖｃでは、第３発光素子１３３が発光し、第１発光素子１３１、第２発光素子１３２および第４発光素子１３４は非発光である。このため、図１７の（ａ３）に示すように、表示画素Ｐ３が点灯する。第４フレーム期間１Ｖｄでは、第４発光素子１３４が発光し、第１発光素子１３１、第２発光素子１３２および第３発光素子１３３は非発光である。このため、図１７の（ａ４）に示すように、表示画素Ｐ４が点灯する。また、第１～第４フレーム期間１Ｖａ～１Ｖｄは繰り返される。したがって、第４フレーム期間１Ｖｄが経過すると、再び、第１フレーム期間１Ｖａにおいて表示画素Ｐ１が点灯する。

【0094】

前述のように、各単位回路１００は、発光素子１３１～１３４を独立して制御可能である。よって、上記のように、各フレーム期間１Ｖで発光素子１３１～１３４のいずれかを発光させることができる。

【0095】

図１８は、比較例のサブ画素Ｐにおける発光パターンを説明するための図である。図１８の比較例では、サブ画素Ｐが複数の表示画素Ｐ０に分割されておらず、１つのサブ画素Ｐが１つの発光素子を有する。１つのサブ画素Ｐには１つの発光素子が設けられているため、図１８の（ｂ１）に示すように、第１フレーム期間１Ｖａでは、当該１つの発光素子が発光する。同様に、図１８の（ｂ２）に示すように、第２フレーム期間１Ｖｂでは、当該１つの発光素子が発光する。図１８の（ｂ３）に示すように、第３フレーム期間１Ｖｃでは、当該１つの発光素子が発光する。図１８の（ｂ４）に示すように、第４フレーム期間１Ｖｄでは、当該１つの発光素子が発光する。

【0096】

図１９は、表示部１０に表示される画像の例を示す図である。図２０は、表示部１０における比較例の発光パターンを説明するための図である。図２１は、表示部１０における実施形態の発光パターンを説明するための図である。

【0097】

図１９に示す画像を一定フレーム期間継続して表示する場合、図２０の（Ｂ０）に示す参考例の画像と、図２１の（Ａ０）に示す実施形態の画像とでは、ユーザーの視認において同じである。

【0098】

図２０に示すように、比較例では、各フレーム期間１Ｖにおいて図１９の画像と同じ画像が表示される。よって、図２０の（Ｂ１）に示すように、第１フレーム期間１Ｖａで図１９の画像と同じ画像が表示される。同様に、図２０の（Ｂ２）に示すように、第２フレーム期間１Ｖｂで図１９の画像と同じ画像が表示される。図２０の（Ｂ３）に示すように、第３フレーム期間１Ｖｃで図１９の画像と同じ画像が表示される。図２０の（Ｂ４）に示すように、第４フレーム期間１Ｖｄで図１９の画像と同じ画像が表示される。

【0099】

図２１に示すように、本実施形態では、各フレーム期間１Ｖにおいて図１９の画像のうちの１／４が表示される。よって、図２１の（Ａ１）に示すように、第１フレーム期間１Ｖａで図１９の画像の１／４が表示される。同様に、図２１の（Ａ２）に示すように、第２フレーム期間１Ｖｂで図１９の画像の１／４が表示される。図２１の（Ａ３）に示すように、第３フレーム期間１Ｖｃで図１９の画像の１／４が表示される。図２１の（Ａ４）に示すように、第４フレーム期間１Ｖｄで図１９の画像の１／４が表示される。このように、本実施形態では、４フレーム周期で各サブ画素Ｐのうち１／４ずつ発光させることで、図１９に示す画像と同じ画像を実現する。

【0100】

本実施形態では比較例で１フレーム期間１Ｖを使って実現していた画像表示を、その４倍のフレーム期間１Ｖを要して実現している。よって、本実施形態で比較例と同等の表示品位を確保するためには４倍の駆動フレームレートが必要である。例えば、比較例では６０Ｈｚの駆動フレームレートで画像表示を実現している場合、本実施形態では２４０Ｈｚの駆動フレームレートが必要である。

【0101】

６．変形例
前述の各実施形態は、例えば、以下に述べる各種の変形が可能である。また、各変形例を適宜組み合わせてもよい。

【0102】

前述の実施形態では、サブ画素Ｐは、４個の表示画素Ｐ０を有する。しかし、サブ画素Ｐが有する表示画素Ｐ０の数は、２以上あればよく、３個または５個以上でもよい。したがって、各単位回路１００が有する発光素子の数は、４個に限定されず、２個、３個または５個以上でもよい。よって、第３発光素子１３３および第４発光素子１３４は省略してもよい。この場合、第７トランジスター１２７および第８トランジスター１２８は省略される。

【0103】

ただし、各単位回路１００が有する発光素子の数は、４個であることが最も好ましい。よって、単位回路１００は、発光素子１３１～１３４を有することが特に好ましい。発光素子の数が４個であることで、ユーザーの視認において、表示品位を低下させることなく、ディスプレイサイズを維持しつつ高解像度化を特に図り易い。

【0104】

また、前述の実施形態では、サブ画素Ｐの形状は四角形であるが、四角形以外であってもよい。また、前述の実施形態では、図４に示すように、表示画素Ｐ１の図中左隣に表示画素Ｐ２が配置される。しかし、サブ画素Ｐにおける表示画素Ｐ０の割り当ては図４の例に限定されない。例えば、表示画素Ｐ１の図中下方に表示画素Ｐ２が配置されてもよい。

【0105】

図２２は、変形例における表示画素Ｐ０のレイアウトを示す図である。例えば、４個の表示画素Ｐ０は図２２に示すように配置されてもよい。具体的には、表示画素Ｐ１の図中下方に表示画素Ｐ２が配置される。表示画素Ｐ２の図中右隣に表示画素Ｐ３が配置される。表示画素Ｐ４の図中下方に表示画素Ｐ４が配置される。

【0106】

図２３は、変形例のサブ画素Ｐにおける発光パターンを示す図である。図２３に示すように、第１フレーム期間１Ｖａでは、第１発光素子１３１が発光し、第２発光素子１３２、第３発光素子１３３および第４発光素子１３４は非発光である。このため、図２３の（ａ１）に示すように、表示画素Ｐ１が点灯する。第２フレーム期間１Ｖｂでは、第２発光素子１３２が発光し、第１発光素子１３１、第３発光素子１３３および第４発光素子１３４は非発光である。このため、図２３の（ａ２）に示すように、表示画素Ｐ２が点灯する。第３フレーム期間１Ｖｃでは、第３発光素子１３３が発光し、第１発光素子１３１、第２発光素子１３２および第４発光素子１３４は非発光である。このため、図２３の（ａ３）に示すように、表示画素Ｐ３が点灯する。第４フレーム期間１Ｖｄでは、第４発光素子１３４が発光し、第１発光素子１３１、第２発光素子１３２および第３発光素子１３３は非発光である。このため、図２３の（ａ４）に示すように、表示画素Ｐ４が点灯する。

【0107】

図２２に示す変形例によっても、前述の実施形態と同様に、ディスプレイサイズを維持しつつ、高解像度化を図ることができる。

【0108】

前述の実施形態では、発光素子１３１～１３４のそれぞれは、ＯＬＥＤである。しかし、例えば「発光素子」は、ＬＥＤ、ミニＬＥＤ、マイクロＬＥＤ等であってもよい。ＬＥＤは、light-emitting diodeの略である。

【0109】

７．電子機器
前述の各実施形態または各変形例の表示装置１は、各種の電子機器に適用することができる。前述の実施形態に係る表示装置１は、特に２Ｋ２Ｋ以上の高精細な画像の表示を要求され、かつ小型であることを要求される電子機器に好適である。

【0110】

図２４は、実施形態の表示装置１を備える電子機器としてのヘッドマウントディスプレイ３００の外観を示す斜視図である。図２５は、図２４に示すヘッドマウントディスプレイ３００の光学的な構成の図である。図２５では、左眼用の表示装置１を表示装置１Ｌと表記し、右眼用の表示装置１を表示装置１Ｒと表記する。

【0111】

図２４に示されるように、ヘッドマウントディスプレイ３００は、テンプル３１０、ブリッジ３２０、投射光学系３０１Ｌ、投射光学系３０１Ｒ、および制御部３５０を備える。また、図２４に示すように、ヘッドマウントディスプレイ３００は、２つの表示装置１を備える。制御部３５０は、例えばプロセッサーおよびメモリーを含み、２つの表示装置１の各動作を制御する。

【0112】

表示装置１Ｌによって形成される映像光ＬＬは、投射光学系３０１Ｌに出射される。投射光学系３０１Ｌは、光学レンズ３０２Ｌおよびハーフミラー３０３Ｌを含む。映像光ＬＬは、光学レンズ３０２Ｌを介してハーフミラー３０３Ｌに向けて出射される。映像光ＬＬの一部はハーフミラー３０３Ｌで反射し、ヘッドマウントディスプレイ３００の装着者の瞳ＥＹに投射される。また、映像光ＬＬの一部は、ハーフミラー３０３Ｌを透過する。同様に、表示装置１Ｒによって形成される映像光ＬＲは、投射光学系３０１Ｒに出射される。投射光学系３０１Ｒは、光学レンズ３０２Ｒおよびハーフミラー３０３Ｒを含む。映像光ＬＲは、光学レンズ３０２Ｒを介してハーフミラー３０３Ｌに向けて出射される。映像光ＬＲの一部はハーフミラー３０３Ｒで反射し、ヘッドマウントディスプレイ３００の装着者の瞳ＥＹに投射される。また、映像光ＬＲの一部は、ハーフミラー３０３Ｒを透過する。

【0113】

ヘッドマウントディスプレイ３００の装着者は、外界像を視認しながら、映像光ＬＬおよびＬＲにより形成された画像を視認することができる。

【0114】

ヘッドマウントディスプレイ３００は、前述の表示装置１および制御部３５０を備える。表示装置１によれば、ディスプレイサイズを維持しつつ高解像度化を図ることができる。したがって、ヘッドマウントディスプレイ３００が表示装置１を備えることで、ヘッドマウントディスプレイ３００の大型化を抑制しつつ高解像度化を図ることができる。

【0115】

なお、前述の表示装置１が適用される電子機器としては、ヘッドマウントディスプレイ３００のほか、デジタルスコープ、デジタル双眼鏡、デジタルスチルカメラ、ビデオカメラなど眼に近接して配置する電子機器が挙げられる。さらに、携帯電話機、スマートフォン、スマートウォッチ、携帯情報端末（ＰＤＡ：Personal Digital Assistants）、カーナビゲーション装置、および車載用のインストルメントパネルなどの表示器等の電子機器に設けられる表示部として適用することができる。また、表示装置１は、投写式プロジェクターのライトバルブに適用可能である。

【0116】

以上、本発明について図示の実施形態に基づいて説明したが、本発明は、これらに限定されるものではない。また、本発明の各部の構成は、前述した実施形態の同様の機能を発揮する任意の構成のものに置換することができ、また、任意の構成を付加することもできる。

【符号の説明】

【0117】

１…表示装置、１Ｈ…１水平走査期間、１Ｌ…表示装置、１Ｒ…表示装置、１Ｖ…フレーム期間、１Ｖａ…第１フレーム期間、１Ｖｂ…第２フレーム期間、１Ｖｃ…第３フレーム期間、１Ｖｄ…第４フレーム期間、３…制御回路、４…走査線駆動回路、５…データ線駆動回路、１０…表示部、１２…走査線、１３…走査線、１４…データ線、１５…データ転送線、１６…給電線、１７…給電線、５０…データ信号供給回路、５１…補助回路、５２…初期化回路、７１…ケース、７２…ＦＰＣ基板、７３…端子、１００…単位回路、１１０…保持容量、１１１…給電線、１１２…給電線、１１３…信号線、１１４…給電線、１１５…給電線、１１６…給電線、１２０…容量、１２１…第１トランジスター、１２２…第２トランジスター、１２３…第３トランジスター、１２４…第４トランジスター、１２５…第５トランジスター、１２６…第６トランジスター、１２７…第７トランジスター、１２８…第８トランジスター、１３０…保持容量、１３１…第１発光素子、１３２…第２発光素子、１３３…第３発光素子、１３４…第４発光素子、１４０…保持容量、１５０…保持容量、１６１…制御線、１６２…制御線、１６３…制御線、１６４…制御線、３００…ヘッドマウントディスプレイ、３０１Ｌ…投射光学系、３０１Ｒ…投射光学系、３０２Ｌ…光学レンズ、３０２Ｒ…光学レンズ、３０３Ｌ…ハーフミラー、３０３Ｒ…ハーフミラー、３１０…テンプル、３２０…ブリッジ、３５０…制御部、５０１…トランスミッションゲート、５０２…トランスミッションゲート、５０３…トランスミッションゲート、５０４…トランジスター、５０５…トランジスター、Ａ…初期化期間、Ａ１…第１初期化期間、Ａ２…第２初期化期間、Ａ３…第３初期化期間、Ｂ…補償期間、Ｃ…書込期間、Ｄ…発光期間、ＤＭ…デマルチプレクサー、ＥＹ…瞳、Ｃｔｒ１…制御信号、Ｃｔｒ２…制御信号、Ｇｃｐ…制御信号、Ｇｃｐｌ…制御信号、Ｇｒｅｆ…制御信号、ＬＬ…映像光、ＬＲ…映像光、Ｐ…サブ画素、Ｐ０…表示画素、Ｐ１…表示画素、Ｐ２…表示画素、Ｐ３…表示画素、Ｐ４…表示画素、Ｓｅｌ…制御信号、Ｓｙｎｃ…同期信号、Ｖｃｔ…電位、Ｖｄ…データ信号、Ｖｅｌ…電位、Ｖｇｓ…電位、Ｖｉｄ…画像データ、Ｖｉｄｅｏ…画像データ、Ｖｉｎｉ…初期化電位、Ｖｏｒｓｔ…リセット電位、Ｖｒｅｆ…電位、Ｖｓｓ…電位。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】