特開 2024-815 半導体記憶装置および半導体記憶装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024000815

(43)【公開日】2024-01-09

(54)【発明の名称】半導体記憶装置および半導体記憶装置の製造方法

(51)【国際特許分類】

   H10B 43/27 20230101AFI20231226BHJP

   H10B 43/50 20230101ALI20231226BHJP

   H01L 21/336 20060101ALI20231226BHJP

   H01L 21/8234 20060101ALI20231226BHJP

   H10B 43/40 20230101ALI20231226BHJP

   H01L 27/00 20060101ALI20231226BHJP

【ＦＩ】

H01L27/11582

H01L27/11575

H01L29/78 371

H01L27/088 E

H01L27/11573

H01L27/00 301B

H01L27/00 301C

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2022099738

(22)【出願日】2022-06-21

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】川口 裕子

【テーマコード（参考）】

5F048

5F083

5F101

【Ｆターム（参考）】

5F048AA01

5F048AB01

5F048AC01

5F048BA01

5F048BB09

5F048BB11

5F048BC03

5F048BF07

5F048BF12

5F048BF15

5F048BF16

5F048CB01

5F048CB03

5F048CB04

5F083EP18

5F083EP22

5F083EP33

5F083EP34

5F083EP76

5F083ER22

5F083GA10

5F083GA27

5F083JA04

5F083JA19

5F083JA37

5F083JA39

5F083KA01

5F083KA05

5F083KA11

5F083KA18

5F083MA06

5F083MA16

5F083MA19

5F083MA20

5F101BA45

5F101BB02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

(57)【要約】

【課題】複数の構成同士の接触を抑制すること。
【解決手段】実施形態の半導体記憶装置は、複数の導電層と複数の絶縁層とが１層ずつ交互に積層された積層体と、積層体の積層方向と積層方向に交差する第１の方向とに沿って延び、積層方向と第１の方向とに交差する第２の方向に積層体の少なくとも一部を分割する板状部と、積層体の少なくとも一部を貫通し、積層方向に沿って延びるピラーと、を備え、板状部は、積層体の積層方向の一端側から一端側の反対方向である他端側へと向かって第１の方向における第１の幅が小さくなるテーパ部分を有しており、ピラーは、一端側から他端側へと向かって第１の方向における第２の幅が大きくなるテーパ部分を有している。
【選択図】図２

【特許請求の範囲】

【請求項1】

複数の導電層と複数の絶縁層とが１層ずつ交互に積層された積層体と、
前記積層体の積層方向と前記積層方向に交差する第１の方向とに沿って延び、前記積層方向と前記第１の方向とに交差する第２の方向に前記積層体の少なくとも一部を分割する板状部と、
前記積層体の少なくとも一部を貫通し、前記積層方向に沿って延びるピラーと、を備え、
前記板状部は、
前記積層体の前記積層方向の一端側から前記一端側の反対方向である他端側へと向かって前記第１の方向における第１の幅が小さくなるテーパ部分を有しており、
前記ピラーは、
前記一端側から前記他端側へと向かって前記第１の方向における第２の幅が大きくなるテーパ部分を有している、
半導体記憶装置。

【請求項2】

複数の導電層と複数の絶縁層とが１層ずつ交互に積層された積層体と、
前記積層体の積層方向と前記積層方向に交差する第１の方向とに沿って延び、前記積層方向と前記第１の方向とに交差する第２の方向に前記積層体の少なくとも一部を分割する板状部と、
前記積層体の少なくとも一部を貫通し、前記積層方向に沿って延びるピラーと、を備え、
前記積層体は、
前記積層体の前記積層方向の一端側に配置された第１の積層体と、
前記第１の積層体よりも前記積層体の前記一端側の反対方向である他端側に配置された第２の積層体と、を有し、
前記板状部は、
前記一端側から前記他端側へと向かって前記第１の方向における第１の幅が小さくなる第１のテーパ部分を有しており、
前記ピラーは、
前記第１の積層体を前記積層方向に延び、前記一端側から前記他端側へと向かって前記第１の方向における第３の幅が大きくなる第２のテーパ部分を有する第１のピラーと、
前記第２の積層体を前記積層方向に延び、前記一端側から前記他端側へと向かって前記第１の方向における第４の幅が大きくなる第３のテーパ部分を有する第２のピラーと、を有する、
半導体記憶装置。

【請求項3】

前記ピラーは、
前記複数の導電層とのそれぞれの交差部にメモリセルが形成されるメモリピラーである、
請求項１または請求項２に記載の半導体記憶装置。

【請求項4】

前記他端側に、トランジスタを含む周辺回路を更に備える、
請求項１または請求項２に記載の半導体記憶装置。

【請求項5】

複数の導電層と複数の絶縁層とが１層ずつ交互に積層された積層体と、
前記積層体の積層方向と前記積層方向に交差する第１の方向とに沿って延び、前記積層方向と前記第１の方向とに交差する第２の方向に前記積層体の少なくとも一部を分割する板状部と、
前記積層体の少なくとも一部を貫通し、前記積層方向に沿って延びるピラーと、を備え、
前記板状部は、
前記第１の方向における第１の幅がテーパ形状となる第１のテーパ部分を有し、
前記ピラーの少なくとも一部は、
前記第１の方向における第２の幅がテーパ形状となる第２のテーパ部分を有し、
前記第１のテーパ部分と前記第２のテーパ部分とは、テーパの向きが逆である、
半導体記憶装置。

【請求項6】

前記第１のテーパ部分は、
前記積層体の前記積層方向の一端側から前記一端側の反対方向である他端側に向かって、前記第１の幅がテーパ形状となり、
前記第２のテーパ部分は、
前記他端側から前記一端側に向かって、前記第２の幅がテーパ形状となる
請求項５に記載の半導体記憶装置。

【請求項7】

複数の第１の絶縁層と複数の第２の絶縁層とが１層ずつ交互に積層された積層体を形成し、
前記積層体の積層方向の一端側から前記積層体を加工して、前記積層体の少なくとも一部を貫通し、前記積層方向に沿って延びるピラーを形成し、
前記積層方向の他端側から前記積層体を加工して、前記積層体の少なくとも一部を貫通し、前記積層方向と前記積層方向に交差する第１の方向とに沿って延びる板状部を形成する、
半導体記憶装置の製造方法。

【請求項8】

前記積層体を形成するときは、
前記複数の第１及び第２の絶縁層を第１の基板の上方に積層し、
前記ピラーを形成するときは、
前記第１の基板で前記積層体を支持しつつ、前記積層体の上面である前記一端側から前記積層体を加工し、
前記板状部を形成するときは、
前記積層体の前記一端側を第２の基板に貼り合わせ、前記第２の基板で前記積層体を支持しつつ、前記積層体の上面である前記他端側から前記積層体を加工する、
請求項７に記載の半導体記憶装置の製造方法。

【請求項9】

前記積層体の上面である前記一端側と、トランジスタを含む周辺回路が形成された前記第２の基板とを前記周辺回路を介して貼り合わせ、
前記第２の基板側から離れた側に位置する前記他端側から板状部を形成する、
請求項８に記載の半導体記憶装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。

【背景技術】

【0002】

３次元不揮発性メモリ等の半導体記憶装置においては、複数の導電層と複数の絶縁層とが交互に積層された積層体中に３次元にメモリセルを形成するために、様々な構成が高密度に配置される。このため、これらの構成が互いに接触し、半導体記憶装置の特性に悪影響を及ぼしてしまう場合がある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００２－２４６５５４号公報

【特許文献2】特開２０１１－１５１１３８号公報

【特許文献3】特開２０２２－０４０９７５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

１つの実施形態は、複数の構成同士の接触を抑制することができる半導体記憶装置および半導体記憶装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0005】

実施形態の半導体記憶装置は、複数の導電層と複数の絶縁層とが１層ずつ交互に積層された積層体と、前記積層体の積層方向と前記積層方向に交差する第１の方向とに沿って延び、前記積層方向と前記第１の方向とに交差する第２の方向に前記積層体の少なくとも一部を分割する板状部と、前記積層体の少なくとも一部を貫通し、前記積層方向に沿って延びるピラーと、を備え、前記板状部は、前記積層体の前記積層方向の一端側から前記一端側の反対方向である他端側へと向かって前記第１の方向における第１の幅が小さくなるテーパ部分を有しており、前記ピラーは、前記一端側から前記他端側へと向かって前記第１の方向における第２の幅が大きくなるテーパ部分を有している。

【図面の簡単な説明】

【0006】

【図1】実施形態にかかる半導体記憶装置の概略の構成例を示すＸ方向に沿う断面図。

【図2】実施形態にかかる半導体記憶装置の構成の一例を示すＹ方向に沿う断面図。

【図3】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図4】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図5】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図6】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図7】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図8】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図9】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図10】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図11】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図12】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図13】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図14】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図15】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図16】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【発明を実施するための形態】

【0007】

以下に、本発明の実施形態につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。

【0008】

（半導体記憶装置の構成例）
図１は、実施形態にかかる半導体記憶装置１の概略の構成例を示すＸ方向に沿う断面図である。ただし、図１においては図面の見やすさを考慮してハッチングを省略する。

【0009】

なお、本明細書において、Ｘ方向およびＹ方向は共に、後述するワード線ＷＬの面の向きに沿う方向であり、Ｘ方向とＹ方向とは互いに直交する。また、後述するワード線ＷＬの電気的な引き出し方向を第１の方向と呼ぶことがあり、この第１の方向はＸ方向に沿う方向である。また、第１の方向と交差する方向を第２の方向と呼ぶことがあり、この第２の方向はＹ方向に沿う方向である。ただし、半導体記憶装置１は製造誤差を含みうるため、第１の方向と第２の方向とは必ずしも直交しない。

【0010】

図１に示すように、半導体記憶装置１は、半導体基板ＳＢの上方に、周辺回路ＣＢＡ、複数のワード線ＷＬ、ソース線ＳＬ、及び導電層２０をこの順に備える。なお、半導体記憶装置１の構成例の説明においては、半導体基板ＳＢが配置される側を半導体記憶装置１の下方側とする。

【0011】

半導体基板ＳＢは、例えばシリコン基板等である。半導体基板ＳＢ上にはトランジスタＴＲ及び配線等を含む周辺回路ＣＢＡが配置されている。周辺回路ＣＢＡは、後述するメモリセルの動作に寄与する。

【0012】

周辺回路ＣＢＡは絶縁層４０で覆われている。絶縁層４０の上方には複数のワード線ＷＬが積層されている。複数のワード線ＷＬは絶縁層５０を介して周辺回路ＣＢＡを覆う絶縁層４０と接合されている。絶縁層５０は、複数のワード線ＷＬの周囲にも広がっている。複数のワード線ＷＬの中央部にはメモリ領域ＭＲが配置され、Ｘ方向両端部には階段領域ＳＲが配置されている。

【0013】

メモリ領域ＭＲには、ワード線ＷＬを積層方向に貫通する複数のピラーＰＬが配置されている。ピラーＰＬとワード線ＷＬとの交差部にはメモリセルが形成される。これにより、半導体記憶装置１は、例えばメモリ領域ＭＲにメモリセルが３次元に配置された３次元不揮発性メモリとして構成される。

【0014】

階段領域ＳＲでは、複数のワード線ＷＬのＸ方向両端部が階段状に加工されている。これにより、複数のワード線ＷＬのＸ方向両端部は、ソース線ＳＬへと向かうにつれて広がっていく。複数のワード線ＷＬの各層のＸ方向両端部には、各層のワード線ＷＬに接続するコンタクトＣＣがそれぞれ配置される。

【0015】

これらのコンタクトＣＣにより、多層に積層されるワード線ＷＬが個々に引き出される。これらのコンタクトＣＣからは、複数のワード線ＷＬ中央部のメモリ領域ＭＲに含まれるメモリセルに対し、そのメモリセルと同じ高さ位置のワード線ＷＬを介して書き込み電圧および読み出し電圧等が印加される。 コンタクトＣＣからメモリセルに印加される各種電圧は、これらのコンタクトＣＣと電気的に接続される周辺回路ＣＢＡにより制御される。

【0016】

複数のワード線ＷＬの上方にはソース線ＳＬが配置されている。ソース線ＳＬの上には絶縁層６０を介して導電層２０が配置されている。絶縁層６０中には複数のプラグＰＧが配置され、プラグＰＧを介してソース線ＳＬと導電層２０とが導通を保っている。これにより、半導体記憶装置１の外部から、導電層２０及びプラグＰＧを介してソース線ＳＬにソース電位を印加することができる。

【0017】

次に、図２を用いて、半導体記憶装置１の詳細の構成例について説明する。

【0018】

図２（ａ）はメモリ領域ＭＲを含むＹ方向に沿う断面図である。図２（ｂ）は階段領域ＳＲを含むＹ方向に沿う断面図である。ただし、図２（ａ）（ｂ）においては、半導体基板ＳＢ及び周辺回路ＣＢＡ等の絶縁層４０下方の構造、及び導電層２０等の絶縁層６０上方の構造が省略されている。

【0019】

図２（ｃ）は、メモリ領域ＭＲに配置されるピラーＰＬの断面を示す部分拡大図である。図２（ｄ）は、階段領域ＳＲに配置される柱状部ＨＲの断面を示す部分拡大図である。

【0020】

図２（ａ）（ｂ）に示すように、周辺回路ＣＢＡを覆う絶縁層４０の上方には、絶縁層５４，５３，５２がこの順に配置されている。また、図２（ｂ）に示すように、これらの絶縁層５４，５３，５２と階段領域ＳＲにおける積層体ＬＭ（図２（ａ））との間には絶縁層５１が介在されている。これらの絶縁層５１～５４は図１の絶縁層５０の一部分を構成する。

【0021】

絶縁層５２の上方には、一部領域で絶縁層５１を介在しつつ、積層体ＬＭが配置されている。積層体ＬＭには、複数のワード線ＷＬと複数の絶縁層ＯＬとが１層ずつ交互に積層されている。

【0022】

より詳細には、積層体ＬＭは、積層体ＬＭａと積層体ＬＭｂとを備える。積層体ＬＭｂは、複数のワード線ＷＬと複数の絶縁層ＯＬとが１層ずつ交互に絶縁層５２上に積層された第２の積層体である。積層体ＬＭａは、複数のワード線ＷＬと複数の絶縁層ＯＬとが１層ずつ交互に積層体ＬＭｂ上に積層された第１の積層体である。

【0023】

積層体ＬＭｂの最下層のワード線ＷＬの更に下層、及び積層体ＬＭａの最上層のワード線ＷＬの更に上層に、絶縁層ＯＬを介して選択ゲート線が積層されていてもよい。積層体ＬＭにおけるこれらのワード線ＷＬ及び選択ゲート線の積層数は任意である。

【0024】

積層体ＬＭにおける複数の導電層としてのワード線ＷＬは、例えばタングステン層またはモリブデン層等である。積層体ＬＭにおける複数の絶縁層としての絶縁層ＯＬは例えば酸化シリコン層等である。

【0025】

積層体ＬＭ上にはソース線ＳＬが配置される。ソース線ＳＬは、例えばソース線ＤＳＬｂ、中間ソース線ＢＳＬまたは中間絶縁層ＳＣＯ、及びソース線ＤＳＬａが、積層体ＬＭ側からこの順に積層された多層構造を有する。

【0026】

ソース線ＤＳＬｂ、中間ソース線ＢＳＬ、及びソース線ＤＳＬａは、例えばポリシリコン層等である。そのうち、少なくとも中間ソース線ＢＳＬは、不純物が拡散された導電性のポリシリコン層等であってよい。中間ソース線ＢＳＬは、積層体ＬＭのメモリ領域ＭＲの上方に配置される。中間絶縁層ＳＣＯは例えば酸化シリコン層等である。中間絶縁層ＳＣＯは、メモリ領域ＭＲを除く積層体ＬＭの階段領域ＳＲ等の上方に配置される。

【0027】

積層体ＬＭは、複数の板状コンタクトＬＩによってＹ方向に分割されている。

【0028】

板状部としての板状コンタクトＬＩは、互いにＹ方向に並んで、積層体ＬＭの積層方向およびＸ方向に沿う方向に延びる。つまり、板状コンタクトＬＩは、積層体ＬＭのＸ方向一端部から他端部に亘って積層体ＬＭ内を連続的に延びている。これにより、積層体ＬＭがＹ方向に分割される。

【0029】

より詳細には、板状コンタクトＬＩは、メモリ領域ＭＲにおいて、ソース線ＤＳＬａ中から、中間ソース線ＢＳＬ、ソース線ＤＳＬｂ、積層体ＬＭ、及び絶縁層５２を貫通して絶縁層５３に到達している。また、階段領域ＳＲにおいては、板状コンタクトＬＩは、ソース線ＤＳＬａ中から、中間絶縁層ＳＣＯ、ソース線ＤＳＬｂ、積層体ＬＭの少なくとも一部、絶縁層５１、及び絶縁層５２を貫通して絶縁層５３に到達している。

【0030】

また、板状コンタクトＬＩは、例えば上端部から下端部に向かって、第１の幅としてのＹ方向の幅が小さくなるテーパ形状を有する。あるいは、板状コンタクトＬＩは、例えば上端部と下端部との間の所定位置において、Ｙ方向の幅が最大となるボーイング形状を有する。この場合、板状コンタクトＬＩのＹ方向における最大幅を有する部分からは、下端部へと向かってＹ方向の幅が小さくなっていく。

【0031】

したがって、テーパ形状またはボーイング形状のいずれを有する場合であっても、板状コンタクトＬＩは、積層体ＬＭのソース線ＳＬ寄りの一端側から絶縁層５２寄りの他端側へと向かう第１のテーパ部分としてのテーパ部分を有している。また、テーパ形状またはボーイング形状のいずれを有する場合であっても、板状コンタクトＬＩは、積層体ＬＭの上記一端側に、Ｙ方向における最大幅を有する。

【0032】

また、板状コンタクトＬＩのそれぞれは、絶縁層５５と導電層２１とを含む。絶縁層５５は例えば酸化シリコン層等である。導電層２１は例えばタングステン層または導電性のポリシリコン層等である。

【0033】

絶縁層５５は、板状コンタクトＬＩのＹ方向に向かい合う側壁を覆う。導電層２１は絶縁層５５の内側に充填され、図２（ａ）に示すように、中間ソース線ＢＳＬを含むソース線ＳＬに電気的に接続されている。また、導電層２１は、図２（ｂ）に示すように、絶縁層５３中に配置されるプラグＶ０を介して、絶縁層５４中に配置される配線ＭＸと接続される。

【0034】

配線ＭＸは、図示しない電極パッド等を介して、絶縁層４０で覆われた周辺回路ＣＢＡ（図１参照）に電気的に接続されている。このような構成により、板状コンタクトＬＩはソース線コンタクトとして機能することとなる。

【0035】

図２（ａ）に示すように、メモリ領域ＭＲの個々の板状コンタクトＬＩ間には、積層体ＬＭの積層方向に積層体ＬＭ内を延びる複数のメモリピラーとしてのピラーＰＬが分散して配置されている。つまり、ピラーＰＬは、ソース線ＤＳＬａ中から、中間ソース線ＢＳＬ、ソース線ＤＳＬｂ、積層体ＬＭ、及び絶縁層５２を貫通して絶縁層５３に到達している。

【0036】

より詳細には、ピラーＰＬは、積層体ＬＭａ内を延びる第１のピラーとしてのピラーＰＬａと、積層体ＬＭｂ内を延びる第２のピラーとしてのピラーＰＬｂとを含む。

【0037】

ピラーＰＬａは、ソース線ＤＳＬａ中から、中間ソース線ＢＳＬ、ソース線ＤＳＬｂ、及び積層体ＬＭａを貫通して積層体ＬＭｂに到達している。ピラーＰＬａは、例えば上端部から下端部に向かって、第２または第３の幅としてのＹ方向の幅が大きくなるテーパ形状を有する。あるいは、ピラーＰＬａは、例えば上端部と下端部との間の所定位置において、Ｙ方向の幅が最大となるボーイング形状を有する。この場合、ピラーＰＬａの上端部からＹ方向における最大幅を有する部分までは、その最大幅を有する部分へと向かってＹ方向の幅が大きくなっていく。

【0038】

したがって、テーパ形状またはボーイング形状のいずれを有する場合であっても、ピラーＰＬａは、ソース線ＳＬ寄りの積層体ＬＭａの一端側から積層体ＬＭｂ寄りの積層体ＬＭａの他端側へと向かう第２のテーパ部分としてのテーパ部分を有している。また、テーパ形状またはボーイング形状のいずれを有する場合であっても、ピラーＰＬａは、積層体ＬＭａの上記一端部から離れた上記他端側に、Ｙ方向における最大幅を有する。

【0039】

ピラーＰＬｂは、積層体ＬＭａ側の積層体ＬＭｂの端部から、積層体ＬＭｂ及び絶縁層５２を貫通して絶縁層５３に到達している。ピラーＰＬｂは、例えば上端部から下端部に向かって、第４の幅としてのＹ方向の幅が大きくなるテーパ形状を有する。あるいは、ピラーＰＬｂは、例えば上端部と下端部との間の所定位置において、Ｙ方向の幅が最大となるボーイング形状を有する。この場合、ピラーＰＬｂの上端部からＹ方向における最大幅を有する部分までは、その最大幅を有する部分へと向かってＹ方向の幅が大きくなっていく。

【0040】

したがって、テーパ形状またはボーイング形状のいずれを有する場合であっても、ピラーＰＬｂは、積層体ＬＭａ寄りの積層体ＬＭｂの一端側から絶縁層５２寄りの積層体ＬＭｂの他端側へと向かう第３のテーパ部分としてのテーパ部分を有している。また、テーパ形状またはボーイング形状のいずれを有する場合であっても、ピラーＰＬｂは、積層体ＬＭｂの上記一端部から離れた上記他端側に、Ｙ方向における最大幅を有する。

【0041】

このように、板状コンタクトＬＩがＹ方向に最大幅を有する部分と、個々のピラーＰＬａ，ＰＬｂがＹ方向に最大幅を有する部分とは、積層方向の異なる位置に配置されている。これにより、板状コンタクトＬＩ間に分散配置される複数のピラーＰＬのうち、板状コンタクトＬＩに隣接するピラーＰＬであっても、板状コンタクトＬＩとの接触等の干渉が抑制される。

【0042】

複数のピラーＰＬは、積層体ＬＭの積層方向から見て例えば千鳥状の配置を取る。個々のピラーＰＬは、積層体ＬＭの層方向に沿う方向、つまりＸＹ平面に沿う方向の断面形状として、例えば円形、楕円形、または小判型（オーバル型）等の形状を有する。

【0043】

したがって、ピラーＰＬのＸＹ平面に沿う方向の断面積および径もまた、ピラーＰＬａ，ＰＬｂの形状に合わせて積層体ＬＭの積層方向において変化する。つまり、ピラーＰＬａ，ＰＬｂのＹ方向の幅が小さくなるにつれ、ＸＹ平面に沿う方向の断面積および径もまた小さくなっていく。また、ピラーＰＬａ，ＰＬｂのＹ方向の幅が大きくなるにつれ、ＸＹ平面に沿う方向の断面積および径もまた大きくなっていく。ピラーＰＬａ，ＰＬｂのＹ方向の幅が最大となる部分では、ピラーＰＬａ，ＰＬｂのそれぞれにおいて、ＸＹ平面に沿う方向の断面積および径もまた最大となる。

【0044】

複数のピラーＰＬのそれぞれは、積層体ＬＭを貫通して積層方向に延びるメモリ層ＭＥ、積層体ＬＭを貫通して中間ソース線ＢＳＬと接続するチャネル層ＣＮ、及びピラーＰＬの芯材となるコア層ＣＲを有する。これらの多層構造のうち、メモリ層ＭＥ及びチャネル層ＣＮは、ピラーＰＬのソース線ＳＬ側の端部をも覆っている。これにより、ピラーＰＬが、ソース線ＳＬ側に閉塞端を有することが判る。また、ピラーＰＬの絶縁層５３側の端部は、これらの多層構造のいずれもが開放された開放端である。

【0045】

図２（ｃ）に示すように、メモリ層ＭＥは、ピラーＰＬの外周側から、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮがこの順に積層された多層構造を有する。より詳細には、メモリ層ＭＥは、中間ソース線ＢＳＬの深さ位置を除くピラーＰＬの側面に配置されている。また、メモリ層ＭＥは、ソース線ＤＳＬａ高さまで到達するピラーＰＬの上面にも配置されている。これに対し、メモリ層ＭＥは、絶縁層５３側のピラーＰＬの下面には配置されておらず、ピラーＰＬの下面側では絶縁層５３に対して開放された形状を有している。

【0046】

チャネル層ＣＮはメモリ層ＭＥの内側で、ソース線ＤＳＬａ中から、中間ソース線ＢＳＬ、ソース線ＤＳＬｂ、積層体ＬＭ、及び絶縁層５２を貫通して絶縁層５３に到達している。また、チャネル層ＣＮは、ソース線ＤＳＬａ高さまで到達するピラーＰＬの上面にも配置されている。これに対し、チャネル層ＣＮは、絶縁層５３側のピラーＰＬの下面には配置されておらず、ピラーＰＬの下面側では絶縁層５３に対して開放された形状を有している。チャネル層ＣＮの更に内側にはコア層ＣＲが充填されている。

【0047】

チャネル層ＣＮは、側面で中間ソース線ＢＳＬと接触しており、これにより、中間ソース線ＢＳＬを含むソース線ＳＬに電気的に接続される。チャネル層ＣＮは、５３中に配置されるプラグＣＨを介して、絶縁層５４中をＹ方向に沿う方向に延びるビット線ＢＬと接続される。

【0048】

ビット線ＢＬは、絶縁層５４中に配置される電極パッドＰＤｂを介して、絶縁層４０中に配置される電極パッドＰＤｃと接続されている。電極パッドＰＤｃは、絶縁層４０で覆われた周辺回路ＣＢＡ（図１参照）に電気的に接続されている。これにより、ピラーＰＬのチャネル層ＣＮが、周辺回路ＣＢＡに電気的に接続される。

【0049】

メモリ層ＭＥのブロック絶縁層ＢＫ及びトンネル絶縁層ＴＮ、並びにコア層ＣＲは例えば酸化シリコン層等である。メモリ層ＭＥの電荷蓄積層ＣＴは例えば窒化シリコン層等である。チャネル層ＣＮは、例えばポリシリコン層またはアモルファスシリコン層等の半導体層である。

【0050】

以上のような構成によって、ピラーＰＬ側面のワード線ＷＬと対向する部分には、メモリセルＭＣが形成される。ワード線ＷＬから所定の電圧が印加されることにより、メモリセルＭＣに対してデータの書き込み及び読み出しが行われる。

【0051】

階段領域ＳＲは階段部ＳＰ（図１）を有する。階段部ＳＰは、複数のワード線ＷＬ及び複数の絶縁層ＯＬが階段状に加工された階段形状を有する。図２（ｂ）は、ソース線ＳＬ側の最上層のワード線ＷＬから３番目のワード線ＷＬが階段状に加工された部分を示す。

【0052】

図２（ｂ）の断面よりも積層体ＬＭのＸ方向外側へ向かうにつれ、最上層のワード線ＷＬから２番目のワード線ＷＬ、及び最上層のワード線ＷＬが階段状に加工された部分へと至る。

【0053】

図２（ｂ）の断面よりも、積層体ＬＭのＸ方向中央部側へと近づくにつれ、最上層のワード線ＷＬから４番目のワード線ＷＬ、５番目のワード線ＷＬが階段状に加工された部分へと至る。さらには、それらの更に下層の積層体ＬＭｂのワード線ＷＬが順次階段状に加工された部分へと至る。

【0054】

このように、階段部ＳＰは、積層体ＬＭ中央部のメモリ領域ＭＲから離れるにつれ、ソース線ＳＬ側へと向かって降段していく。上述のように、階段部ＳＰと絶縁層５２との間には絶縁層５１が配置される。

【0055】

階段部ＳＰの各層を構成するワード線ＷＬには、絶縁層５２，５１を貫通するコンタクトＣＣが接続されている。

【0056】

コンタクトＣＣは、コンタクトＣＣの外周を覆う絶縁層５６と、絶縁層５６の内側に充填されるタングステン層または銅層等の導電層２２とを有する。導電層２２は、絶縁層５３中に配置されるプラグＶ０を介して、絶縁層５４中に配置される配線ＭＸと接続される。配線ＭＸは、例えば電極パッドＰＤｂ，ＰＤｃ等を介して周辺回路ＣＢＡ（図１参照）に電気的に接続されている。

【0057】

このような構成により、各層のワード線ＷＬを電気的に引き出すことができる。すなわち、上記構成により、周辺回路ＣＢＡから、電極パッドＰＤｃ，ＰＤｂ、コンタクトＣＣ、及びワード線ＷＬを介してメモリセルＭＣに所定の電圧を印加して、メモリセルＭＣを記憶素子として動作させることができる。

【0058】

また、階段領域ＳＲの個々の板状コンタクトＬＩ間には、積層体ＬＭ及び絶縁層５１を積層体ＬＭの積層方向に延びる複数の柱状部ＨＲが分散して配置されている。つまり、柱状部ＨＲは、ソース線ＤＳＬａ中から、中間ソース線ＢＳＬ、ソース線ＤＳＬｂ、積層体ＬＭ、及び絶縁層５２を貫通して絶縁層５３に到達している。

【0059】

より詳細には、柱状部ＨＲは、積層体ＬＭａ内を延びる第１のピラーとしての柱状部ＨＲａと、積層体ＬＭｂ内を延びる第２のピラーとしての柱状部ＨＲｂとを含む。

【0060】

柱状部ＨＲａは、ソース線ＤＳＬａ中から、中間ソース線ＢＳＬ、ソース線ＤＳＬｂ、積層体ＬＭａを貫通して積層体ＬＭｂに到達している。柱状部ＨＲａは、例えば上端部から下端部に向かって、第２または第３の幅としてのＹ方向の幅が大きくなるテーパ形状を有する。あるいは、柱状部ＨＲａは、例えば上端部と下端部との間の所定位置において、Ｙ方向の幅が最大となるボーイング形状を有する。この場合、柱状部ＨＲａの上端部からＹ方向における最大幅を有する部分までは、その最大幅を有する部分へと向かってＹ方向の幅が大きくなっていく。

【0061】

したがって、テーパ形状またはボーイング形状のいずれを有する場合であっても、柱状部ＨＲａは、ソース線ＳＬ寄りの積層体ＬＭａの一端側から積層体ＬＭｂ寄りの積層体ＬＭａの他端側へと向かう第２のテーパ部分としてのテーパ部分を有している。また、テーパ形状またはボーイング形状のいずれを有する場合であっても、柱状部ＨＲａは、積層体ＬＭａの上記一端部から離れた上記他端側に、Ｙ方向における最大幅を有する。

【0062】

柱状部ＨＲｂは、図示しない積層体ＬＭｂ及び絶縁層５２を貫通して絶縁層５３に到達している。柱状部ＨＲｂは、例えば上端部から下端部に向かって、第４の幅としてのＹ方向の幅が大きくなるテーパ形状を有する。あるいは、柱状部ＨＲｂは、例えば上端部と下端部との間の所定位置において、Ｙ方向の幅が最大となるボーイング形状を有する。この場合、柱状部ＨＲｂの上端部からＹ方向における最大幅を有する部分までは、その最大幅を有する部分へと向かってＹ方向の幅が大きくなっていく。

【0063】

したがって、テーパ形状またはボーイング形状のいずれを有する場合であっても、柱状部ＨＲｂは、積層体ＬＭａ寄りの積層体ＬＭｂの一端側から絶縁層５２寄りの積層体ＬＭｂの他端側へと向かう第３のテーパ部分としてのテーパ部分を有している。また、テーパ形状またはボーイング形状のいずれを有する場合であっても、柱状部ＨＲｂは、積層体ＬＭｂの上記他端側に、Ｙ方向における最大幅を有する。

【0064】

このように、板状コンタクトＬＩがＹ方向に最大幅を有する部分と、個々の柱状部ＨＲａ，ＨＲｂがＹ方向に最大幅を有する部分とは、積層方向の異なる位置に配置されている。これにより、板状コンタクトＬＩ間に分散配置される複数の柱状部ＨＲのうち、板状コンタクトＬＩに隣接する柱状部ＨＲであっても、板状コンタクトＬＩとの接触等の干渉が抑制される。

【0065】

複数の柱状部ＨＲは、板状コンタクトＬＩ及びコンタクトＣＣとの干渉を回避しつつ、積層体ＬＭの積層方向から見て例えば千鳥状またはグリッド状の配置を取る。個々の柱状部ＨＲは、ＸＹ平面に沿う方向の断面形状として、例えば円形、楕円形、または小判型（オーバル型）等の形状を有する。

【0066】

したがって、柱状部ＨＲのＸＹ平面に沿う方向の断面積および径もまた、柱状部ＨＲａ，ＨＲｂの形状に合わせて積層体ＬＭの積層方向において変化する。つまり、柱状部ＨＲａ，ＨＲｂのＹ方向の幅が小さくなるにつれ、ＸＹ平面に沿う方向の断面積および径もまた小さくなっていく。また、柱状部ＨＲａ，ＨＲｂのＹ方向の幅が大きくなるにつれ、ＸＹ平面に沿う方向の断面積および径もまた大きくなっていく。柱状部ＨＲａ，ＨＲｂのＹ方向の幅が最大となる部分では、柱状部ＨＲａ，ＨＲｂのそれぞれにおいて、ＸＹ平面に沿う方向の断面積および径もまた最大となる。

【0067】

複数の柱状部ＨＲのそれぞれは、上述のピラーＰＬと同じ層構造を有する。しかし、複数の柱状部ＨＲは、全体としてフローティング状態となっており、半導体記憶装置１の機能には寄与しないダミーピラーである。後述するように、柱状部ＨＲは、犠牲層と絶縁層とが積層された積層体から積層体ＬＭを形成する際、これらの構成を支持する役割を持つ。

【0068】

ピラーＰＬと同じ層構造として、柱状部ＨＲは、積層体ＬＭ内を積層方向に延びるダミー層ＭＥｄ，ＣＮｄ，ＣＲｄを有する。これらの多層構造のうち、ダミー層ＭＥｄ，ＣＮｄは、柱状部ＨＲのソース線ＳＬ側の端部をも覆っている。これにより、柱状部ＨＲが、ソース線ＳＬ側に閉塞端を有することが判る。また、柱状部ＨＲの絶縁層５３側の端部は、これらの多層構造のいずれもが開放された開放端である。

【0069】

図２（ｄ）に示すように、ダミー層ＭＥｄは、柱状部ＨＲの外周側から、ダミー層ＢＫｄ，ＣＴｄ，ＴＮｄがこの順に積層された多層構造を有する。つまり、ダミー層ＭＥｄは上述のピラーＰＬのメモリ層ＭＥに相当する。また、ダミー層ＭＥｄに含まれるダミー層ＢＫｄ，ＣＴｄ，ＴＮｄは、それぞれピラーＰＬのブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮに相当する。

【0070】

ただし、ダミー層ＭＥｄは、ソース線ＤＳＬｂからソース線ＤＳＬａに至る柱状部ＨＲの側面に途切れることなく配置される。また、ダミー層ＭＥｄは、ソース線ＤＳＬａ高さまで到達する柱状部ＨＲの上面にも配置されている。これに対し、ダミー層ＭＥｄは、絶縁層５３側の柱状部ＨＲの下面には配置されておらず、柱状部ＨＲの下面側では絶縁層５３に対して開放された形状を有している。

【0071】

ダミー層ＣＮｄは、ダミー層ＭＥｄの内側で、ソース線ＤＳＬａ中から、中間ソース線ＢＳＬ、ソース線ＤＳＬｂ、積層体ＬＭ、及び絶縁層５２を貫通して絶縁層５３に到達している。つまり、ダミー層ＣＮｄは、上述のピラーＰＬのチャネル層ＣＮに相当する。

【0072】

また、ダミー層ＣＮｄは、ソース線ＤＳＬａ高さまで到達する柱状部ＨＲの上面にも配置されている。これに対し、ダミー層ＣＮｄは、絶縁層５３側の柱状部ＨＲの下面には配置されておらず、柱状部ＨＲの下面側では絶縁層５３に対して開放された形状を有している。

【0073】

ダミー層ＣＮｄの更に内側には、柱状部ＨＲの芯材となるダミー層ＣＲｄが充填されている。つまり、ダミー層ＣＲｄは、上述のピラーＰＬのコア層ＣＲに相当する。

【0074】

柱状部ＨＲに含まれる各層は、対応するピラーＰＬの各層と同種の材料を含む。つまり、ダミー層ＭＥｄのダミー層ＢＫｄ，ＴＮｄ、並びにダミー層ＣＲｄは、例えば酸化シリコン層等である。ダミー層ＣＴｄは例えば窒化シリコン層等である。ダミー層ＣＮｄは、例えばポリシリコン層またはアモルファスシリコン層等の半導体層である。

【0075】

なお、積層体ＬＭの同じ高さ位置において、柱状部ＨＲのＸＹ平面に沿う方向の断面積は、例えばピラーＰＬのＸＹ平面に沿う方向の断面積より大きくともよい。また、複数の柱状部ＨＲ間のピッチは、例えば複数のピラーＰＬ間のピッチより大きくともよい。ＸＹ平面において、積層体ＬＭにおけるワード線ＷＬの単位面積あたりの柱状部ＨＲの配置密度は、ワード線ＷＬの単位面積あたりのピラーＰＬの配置密度より低くともよい。

【0076】

このように、例えば柱状部ＨＲに比べて、ピラーＰＬの断面積を小さく構成し、狭ピッチとすることで、所定サイズの積層体ＬＭ内に高密度に多数のメモリセルＭＣを形成することができ、半導体記憶装置１の記憶容量を高めることができる。一方、柱状部ＨＲは、専ら積層体ＬＭを支持するために用いられるので、例えばピラーＰＬのように断面積が小さく狭ピッチの精密な構成としないことで、製造負荷を減らすことができる。

【0077】

（半導体記憶装置の製造方法）
次に、図３～図１６を用いて、実施形態の半導体記憶装置１の製造方法について説明する。図３～図１６は、実施形態にかかる半導体記憶装置１の製造方法の手順の一部を順に例示する図である。なお、半導体記憶装置１の製造方法の説明においては、各工程における処理面が向いた方向を上方側とする。図３～図１６の各図においても、各工程における半導体記憶装置１の向きと紙面の向きとを一致させている。

【0078】

まずは、後に階段部ＳＰの一部となる部分ＳＰａが形成される様子を図３に示す。図３は、製造途中の階段領域ＳＲのＸ方向に沿う断面を示している。

【0079】

図３（ａ）に示すように、第１の基板としての支持基板ＳＳの上方に、ソース線ＤＳＬａ、中間絶縁層ＳＣＯ、及びソース線ＤＳＬｂをこの順に形成する。支持基板ＳＳは、例えばシリコン基板等の半導体基板、セラミック基板または石英基板等の絶縁性基板、サファイア基板等の導電性基板等であってよい。ソース線ＤＳＬａ，ＤＳＬｂは、例えばポリシリコン層等である。中間絶縁層ＳＣＯは、例えば酸化シリコン層等である。

【0080】

ソース線ＤＳＬｂ上に、複数の第１の絶縁層としての絶縁層ＮＬと、複数の第２の絶縁層としての絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭｓａを形成する。絶縁層ＮＬは、例えば窒化シリコン層等であり、後にワード線ＷＬとなる導電材料に置き換えられる犠牲層として機能する。積層体ＬＭｓａは、このような置き換え処理によって後に積層体ＬＭａとなる部分である。

【0081】

積層体ＬＭｓａ上には、積層体ＬＭｓａの一部を覆うマスクパターン７１を形成する。マスクパターン７１は、例えばフォトレジスト層等を露光、現像して形成される。

【0082】

図３（ｂ）（ｃ）に示すように、マスクパターン７１のスリミングと、積層体ＬＭｓａの絶縁層ＮＬ及び絶縁層ＯＬのエッチングとを複数回繰り返す。

【0083】

すなわち、階段部ＳＰの形成予定位置に端部を有するマスクパターン７１を形成する。また、マスクパターン７１から露出する積層体ＬＭｓａを加工して、例えば絶縁層ＮＬと絶縁層ＯＬとを１層ずつエッチング除去する。また、酸素プラズマ等による処理で、マスクパターン７１の端部を後退させて積層体ＬＭｓａを新たに露出させ、絶縁層ＮＬと絶縁層ＯＬとを更に１層ずつエッチング除去する。

【0084】

このような処理を複数回繰り返すことで、マスクパターン７１の端部位置において、絶縁層ＮＬと絶縁層ＯＬとが階段状に加工され、後に階段部ＳＰの一部となる部分ＳＰａが形成される。積層体ＬＭｓａの積層方向の全体に亘って階段形状が形成された後、酸素プラズマ等を用いたアッシングによりマスクパターン７１を除去する。

【0085】

次に、後にピラーＰＬａとなる構成が形成される様子を図４に示す。図４は、製造途中のメモリ領域ＭＲのＹ方向に沿う断面を示している。

【0086】

図３（ａ）の階段領域ＳＲにおけるソース線ＤＳＬａ、中間絶縁層ＳＣＯ、ソース線ＤＳＬｂ、及び積層体ＬＭｓａの形成と並行して、図４（ａ）に示すように、メモリ領域ＭＲにおいて、支持基板ＳＳの上方には、ソース線ＤＳＬａ、中間犠牲層ＳＣＮ、ソース線ＤＳＬｂ、及び積層体ＬＭｓａがこの順に形成される。中間犠牲層ＳＣＮは、例えば窒化シリコン層等であり、後に導電性のポリシリコン等に置き換えられて中間ソース線ＢＳＬとなる部分である。

【0087】

図４（ｂ）に示すように、積層体ＬＭｓａの上面から、積層体ＬＭｓａ、ソース線ＤＳＬｂ、中間犠牲層ＳＣＮを貫通し、ソース線ＤＳＬａに到達する複数のメモリホールＭＨａを形成する。積層体ＬＭｓａの上面は、積層体ＬＭｓａの積層方向における、ソース線ＤＳＬａ、中間犠牲層ＳＣＮ、ソース線ＤＳＬｂとは反対側の積層体ＬＭｓａの端部である。

【0088】

複数のメモリホールＭＨａは、例えば積層体ＬＭｓａの上面側から下面側へ向かってＹ方向の幅、メモリホールＭＨａの径、及びメモリホールＭＨａのＸＹ断面の面積が小さくなるテーパ形状を有するように形成される。

【0089】

複数のメモリホールＭＨａが、積層体ＬＭｓａの上面側の端部と下面側の端部との間に、Ｙ方向における最大幅を有するボーイング形状となる場合もある。この場合、複数のメモリホールＭＨａは、Ｙ方向における最大幅を有する部分から下端部へと向かって、Ｙ方向の幅、並びにメモリホールＭＨａの径およびＸＹ断面の面積が小さくなるよう形成される。

【0090】

図４（ｃ）に示すように、例えばアモルファスシリコン層等の犠牲層でメモリホールＭＨａ内を充填し、複数のピラーＰＬｓを形成する。

【0091】

次に、階段部ＳＰの残りの一部となる部分ＳＰｂが形成される様子を図５に示す。図５は、上述の図３と同様、製造途中の階段領域ＳＲのＸ方向に沿う断面を示している。

【0092】

図５（ａ）に示すように、後に階段部ＳＰの一部となる部分ＳＰｂを形成後、階段領域ＳＲには階段形状を覆う絶縁層５１が形成される。

【0093】

また、図４のメモリ領域ＭＥにおけるピラーＰＬｓの形成と並行して、階段領域ＳＲの積層体ＬＭｓａには、複数の柱状部ＨＲｓが形成される。柱状部ＨＲｓは、後に柱状部ＨＲａとなる部分である。

【0094】

柱状部ＨＲｓが形成された積層体ＬＭｓａ上には、複数の第１の絶縁層としての絶縁層ＮＬと、複数の第２の絶縁層としての絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭｓｂが形成される。積層体ＬＭｓｂは後に積層体ＬＭｂとなる部分である。

【0095】

積層体ＬＭｓｂ上には、積層体ＬＭｓｂの一部を覆うマスクパターン７２を形成する。マスクパターン７２は、例えばフォトレジスト層等を露光、現像して形成される。マスクパターン７２は、積層体ＬＭｓａに形成された階段部ＳＰの一部となる部分ＳＰｂと積層方向に重なる位置に端部を有する。

【0096】

図５（ｂ）に示すように、上述の図３（ｂ）（ｃ）の処理と同様、マスクパターン７２のスリミングと、積層体ＬＭｓｂの絶縁層ＮＬ及び絶縁層ＯＬのエッチングとを複数回繰り返す。これにより、マスクパターン７２の端部位置において、絶縁層ＮＬと絶縁層ＯＬとが階段状に加工される。積層体ＬＭｓｂの積層方向の全体に亘って階段形状が形成された後、酸素プラズマ等を用いたアッシングによりマスクパターン７２を除去する。

【0097】

次に、ピラーＰＬが形成される様子を図６及び図７に示す。図６及び図７は、上述の図４と同様、製造途中のメモリ領域ＭＲのＹ方向に沿う断面を示している。

【0098】

図５（ａ）の階段領域ＳＲにおける積層体ＬＭｓｂの形成と並行して、図６（ａ）に示すように、メモリ領域ＭＲの積層体ＬＭｓａ上にも、積層体ＬＭｓｂが形成される。また、積層体ＬＭｓｂ上には、積層体ＬＭｓｂを覆う絶縁層５２が形成される。

【0099】

図６（ｂ）に示すように、積層体ＬＭｓｂの上面、つまり、積層体ＬＭｓｂの積層体ＬＭｓａとは反対側の端部から絶縁層５２及び積層体ＬＭｓｂを貫通し、積層体ＬＭｓａに形成されたピラーＰＬｓにそれぞれ到達する複数のメモリホールＭＨｂを形成する。

【0100】

複数のメモリホールＭＨｂは、例えば積層体ＬＭｓｂの上面側から下面側へ向かってＹ方向の幅、メモリホールＭＨｂの径、及びメモリホールＭＨｂのＸＹ断面の面積が小さくなるテーパ形状を有するように形成される。

【0101】

複数のメモリホールＭＨｂが、積層体ＬＭｓａの上面側の端部と下面側の端部との間に、Ｙ方向における最大幅を有するボーイング形状となる場合もある。この場合、複数のメモリホールＭＨｂは、Ｙ方向における最大幅を有する部分から下端部へと向かって、Ｙ方向の幅、並びにメモリホールＭＨｂの径およびＸＹ断面の面積が小さくなるよう形成される。

【0102】

図７（ａ）に示すように、メモリホールＭＨｂを介してメモリホールＭＨａに充填された犠牲層を除去する。これにより、絶縁層５２、積層体ＬＭｓｂ，ＬＭｓａ、ソース線ＤＳＬｂ、中間犠牲層ＳＣＮを貫通し、ソース線ＤＳＬａに到達する複数のメモリホールＭＨが形成される。

【0103】

図７（ｂ）に示すように、メモリホールＭＨ内にメモリ層ＭＥを形成する。メモリ層ＭＥにおいて、メモリホールＭＨの外周側から順に、図示しないブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮが積層される。メモリ層ＭＥはメモリホールのＭＨの底面にも形成される。上述のように、ブロック絶縁層ＢＫ及びトンネル絶縁層ＴＮは例えば酸化シリコン層等であり、電荷蓄積層ＣＴは例えば窒化シリコン層等である。

【0104】

また、メモリ層ＭＥの内側に、ポリシリコン層またはアモルファスシリコン層等のチャネル層ＣＮを形成する。チャネル層ＣＮは、メモリ層ＭＥを介してメモリホールのＭＨの底面にも形成される。また、チャネル層ＣＮの更に内側に、酸化シリコン層等のコア層ＣＲを充填する。

【0105】

以上により、複数のピラーＰＬが形成される。ただし、この段階では、メモリ層ＭＥは、中間犠牲層ＳＣＮの高さ位置にも形成されており、チャネル層ＣＮの側面全体を覆っている。

【0106】

上記のように、ピラーＰＬａ，ＰＬｂを個々に含む複数のピラーＰＬは、積層体ＬＭｓａ，ＬＭｓｂの上面側から積層体ＬＭｓａ，ＬＭｓｂ等を加工することにより形成される。また、複数のピラーＰＬの下端部は、底面がメモリ層ＭＥ及びチャネル層ＣＮで覆われた閉塞端となる。また、複数のピラーＰＬの上端部は、メモリ層ＭＥ及びチャネル層ＣＮのいずれもが開放された開放端となる。

【0107】

複数のピラーＰＬが、積層体ＬＭｓａ，ＬＭｓｂの積層方向の一端側に閉塞端を有し、他端側に開放端を有することにより、積層体ＬＭｓａ，ＬＭｓｂの上下面のいずれの側から加工がなされたかが判る。つまり、ピラーＰＬは、開放端を有する側から閉塞端を有する側へ向かって加工される。

【0108】

次に、階段部ＳＰとなる階段形状にコンタクトＣＣが形成される様子を図８及び図９に示す。図８及び図９は、上述の図３及び図５と同様、製造途中の階段領域ＳＲのＸ方向に沿う断面を示している。

【0109】

図８（ａ）に示すように、後に階段部ＳＰの残りの一部となる部分ＳＰｂを形成後、階段領域ＳＲには階段形状の全体を覆う絶縁層５１が形成されている。絶縁層５１上には、メモリ領域ＭＲと同様、絶縁層５２が形成されている。

【0110】

また、図６及び図７のメモリ領域ＭＥにおけるピラーＰＬの形成と並行して、階段領域ＳＲの積層体ＬＭｓａ，ＬＭｂｓには、複数の柱状部ＨＲが形成される。

【0111】

ピラーＰＬと同様、柱状部ＨＲａ，ＨＲｂを個々に含む複数の柱状部ＨＲもまた、積層体ＬＭｓａ，ＬＭｓｂの上面側から積層体ＬＭｓａ，ＬＭｓｂ等を加工することにより形成される。また、複数の柱状部ＨＲの下端部は、底面がダミー層ＭＥｄ，ＣＮｄで覆われた閉塞端となる。また、複数の柱状部ＨＲの上端部は、ダミー層ＭＥｄ，ＣＮｄのいずれもが開放された開放端となる。このことから、柱状部ＨＲが、開放端を有する側から閉塞端を有する側へ向かって加工されたことが判る。

【0112】

図８（ｂ）に示すように、絶縁層５２，５１を貫通し、階段状に加工された個々の絶縁層ＮＬの上面に到達する複数のコンタクトホールＣＬを形成する。図８（ｂ）では、階段領域ＳＲに形成された柱状部ＨＲとコンタクトホールＣＬとの両方を示すため、複数の絶縁層ＮＬのひとつおきに形成されたコンタクトホールＣＬを示している。しかし、コンタクトホールＣＬは、実際には全ての絶縁層ＮＬに対応して形成される。

【0113】

図９（ａ）に示すように、コンタクトホールＣＬの側壁を覆う絶縁層５６を形成する。

【0114】

図９（ｂ）に示すように、コンタクトホールＣＬ側壁の絶縁層５６の更に内側を充填する導電層２２を形成する。以上により、複数の絶縁層ＮＬにそれぞれ接続される複数のコンタクトＣＣが形成される。

【0115】

次に、積層体ＬＭａ，ＬＭｂに周辺回路ＣＢＡが形成される様子を図１０～図１２に示す。図１０～図１２は、上述の図４、図６、及び図７と同様、製造途中のメモリ領域ＭＲのＹ方向に沿う断面を示している。

【0116】

図１０（ａ）に示すように、周辺回路ＣＢＡを形成するにあたり、積層体ＬＭａ，ＬＭｂ上の絶縁層５２を覆う絶縁層５３を形成する。

【0117】

図１０（ｂ）に示すように、絶縁層５３を貫通し、ピラーＰＬのチャネル層ＣＮに接続されるプラグＣＨを形成する。また、絶縁層５３上にプラグＣＨに接続されるビット線ＢＬを形成する。また、絶縁層５３及びビット線ＢＬを覆う絶縁層５４を形成し、絶縁層５４中に、絶縁層５４の上面に露出する複数の電極パッドＰＤｂを形成する。

【0118】

また、階段領域ＳＲにおいては、上記の処理と並行して、絶縁層５３中に配置されるプラグＶ０、及び絶縁層５４中に配置され、プラグＶ０と接続される配線ＭＸ等が形成される（図２参照）。プラグＶ０は、複数のコンタクトＣＣのそれぞれと対応する位置に形成され、これらのコンタクトＣＣと接続される。また、プラグＶ０は、後に板状コンタクトＬＩが形成されることとなる位置にも形成される。

【0119】

図１１に示すように、別途、第２の基板としての半導体基板ＳＢ上に、トランジスタＴＲを含む周辺回路ＣＢＡを形成する。また、半導体基板ＳＢ上に、周辺回路ＣＢＡを覆う絶縁層４０を形成する。絶縁層４０中には、周辺回路ＣＢＡに接続されるコンタクト、ビア、及び配線等を形成する。また、絶縁層４０の表面に露出する複数の電極パッドＰＤｃを絶縁層４０中に形成する。これらの構成を介して、メモリセルは周辺回路ＣＢＡに電気的に接続されることが可能である。

【0120】

また、周辺回路ＣＢＡ、絶縁層４０、及び複数の電極パッドＰＤｃ等が形成された半導体基板ＳＢに、支持基板ＳＳの積層体ＬＭｓａ，ＬＭｂ等が形成された面を対向させて配置する。

【0121】

また、支持基板ＳＳ側の絶縁層５４と、半導体基板ＳＢ側の絶縁層４０とを接合する。これらの絶縁層５４，４０は、例えば予めプラズマ処理等により活性化させておくことで接合することができる。また、絶縁層５４，４０を接合する際には、絶縁層５４に形成された電極パッドＰＤｂと、絶縁層４０に形成された電極パッドＰＤｃとが重なるように、支持基板ＳＳと半導体基板ＳＢとの位置合わせをする。

【0122】

絶縁層５４，４０を接合した後、アニール処理を行って、電極パッドＰＤｂ，ＰＤｃを例えばＣｕ－Ｃｕ接合により接合させる。以上により、貼り合わせ構造体が得られる。

【0123】

その後、図１２に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等によって、貼り合わせ構造体から支持基板ＳＳを除去してソース線ＤＳＬａを露出させる。これ以降、新たに露出したソース線ＤＳＬａ側を上面として各種処理が行われる。

【0124】

次に、ソース線ＳＬが形成される様子を図１３及び図１４に示す。図１３及び図１４は、製造途中のメモリ領域ＭＲのＹ方向に沿う断面を示している。なお、図１３及び図１４を含むこれ以降の図面においては、半導体基板ＳＢ及び周辺回路ＣＢＡ等の絶縁層４０下方の構造が省略されている。

【0125】

図１３（ａ）に示すように、メモリ領域ＭＲの板状コンタクトＬＩが形成される位置に、ソース線ＤＳＬａを貫通して中間犠牲層ＳＣＮに到達する複数の浅溝ＳＴｓを形成する。

【0126】

図１３（ｂ）に示すように、複数の浅溝ＳＴｓから、例えば熱リン酸等の中間犠牲層ＳＣＮの除去液を流入させて、中間犠牲層ＳＣＮを除去する。これにより、ソース線ＤＳＬａ，ＤＳＬｂ間にギャップ層ＧＰｓが形成される。また、ピラーＰＬ外周部のメモリ層ＭＥの一部がギャップ層ＧＰｓに露出する。

【0127】

図１４（ａ）に示すように、複数の浅溝ＳＴｓを介してギャップ層ＧＰｓ内に適宜、薬液を流入させて、ギャップ層ＧＰｓに露出したメモリ層ＭＥを除去する。これにより、内側のチャネル層ＣＮの一部側壁がギャップ層ＧＰｓに露出する。

【0128】

図１４（ｂ）に示すように、複数の浅溝ＳＴｓから、例えばアモルファスシリコン等の原料ガスを注入し、ギャップ層ＧＰｓをアモルファスシリコン等で充填する。また、半導体基板ＳＢを加熱処理して、ギャップ層ＧＰｓ内に充填されたアモルファスシリコンを多結晶化してポリシリコン等を含む中間ソース線ＢＳＬを形成する。

【0129】

これにより、ピラーＰＬのチャネル層ＣＮの一部が、中間ソース線ＢＳＬを介して側面でソース線ＳＬと接続される。

【0130】

なお、ダミーピラーである柱状部ＨＲは、ソース線ＳＬと導通を有さないことが好ましい。上述のように、メモリ領域ＭＲを除く階段領域ＳＲ等では、ソース線ＤＳＬａ及びソース線ＤＳＬｂ間に中間犠牲層ＳＣＮは配置されず、中間絶縁層ＳＣＯが配置されている。このため、図１３及び図１４の処理に際しては、階段領域ＳＲでは、中間犠牲層ＳＣＮの除去、柱状部ＨＲのダミー層ＭＥｄの除去、及び中間ソース線ＢＳＬの形成等は行われない。

【0131】

次に、ワード線ＷＬ及び板状コンタクトＬＩが形成される様子を図１５及び図１６に示す。図１５及び図１６もまた、製造途中のメモリ領域ＭＲのＹ方向に沿う断面を示している。

【0132】

図１５（ａ）に示すように、ソース線ＳＬの上面から、ソース線ＳＬ、積層体ＬＭｓａ，ＬＭｂｓ、絶縁層５２を貫通して、絶縁層５３に到達する複数のスリットＳＴを、浅溝ＳＴｓが形成された位置に形成する。複数のスリットＳＴは、積層体ＬＭｓａ，ＬＭｂｓ内をＸ方向に沿う方向にも延びている。

【0133】

複数のスリットＳＴは、例えばソース線ＳＬの上面側から積層体ＬＭｓｂの下面側へ向かってＹ方向の幅が小さくなるテーパ形状を有するように形成される。

【0134】

複数のスリットＳＴが、ソース線ＳＬの上面側の端部と、積層体ＬＭｓｂの下面側の端部との間に、Ｙ方向における最大幅を有するボーイング形状となる場合もある。この場合、複数のスリットＳＴは、Ｙ方向における最大幅を有する部分から下端部へと向かって、Ｙ方向の幅が小さくなるよう形成される。

【0135】

図１５（ｂ）に示すように、積層体ＬＭｓａ，ＬＭｓｂを貫通するスリットＳＴから積層体ＬＭｓａ，ＬＭｓｂ内部へと、例えば熱リン酸等の絶縁層ＮＬの除去液を流入させて、積層体ＬＭｓａ，ＬＭｓｂの絶縁層ＮＬを除去する。これにより、絶縁層ＯＬ間の絶縁層ＮＬが除去された複数のギャップ層ＧＰを有する積層体ＬＭｇａ，ＬＭｇｂが形成される。

【0136】

なお、複数のギャップ層ＧＰを含む積層体ＬＭｇａ，ＬＭｇｂは脆弱な構造となっている。メモリ領域ＭＲでは、複数のピラーＰＬがこのような脆弱な積層体ＬＭｇａ，ＬＭｇｂを支持する。階段領域ＳＲでは、複数の柱状部ＨＲが積層体ＬＭｇａ，ＬＭｇｂを支持する。このようなピラーＰＬ及び柱状部ＨＲの支持構造によって、残った絶縁層ＯＬが撓んだり、積層体ＬＭｇａ，ＬＭｇｂが歪んだり倒壊したりすることが抑制される。

【0137】

図１６（ａ）に示すように、スリットＳＴから積層体ＬＭｇａ，ＬＭｇｂ内部へと、例えばタングステンまたはモリブデン等の導電材の原料ガスを注入し、積層体ＬＭｇａ，ＬＭｇｂのギャップ層ＧＰを導電材で充填して複数のワード線ＷＬを形成する。これにより、複数のワード線ＷＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭが形成される。

【0138】

また、階段領域ＳＲにおいても絶縁層ＮＬからワード線ＷＬが形成されることで、複数のコンタクトＣＣと、これらに対応する複数のワード線ＷＬとが電気的に接続された状態となる。

【0139】

以上のように、中間犠牲層ＳＣＮから中間ソース線ＢＳＬを形成する処理、及び絶縁層ＮＬからワード線ＷＬを形成する処理をリプレース処理とも呼ぶ。

【0140】

図１６（ｂ）に示すように、スリットＳＴのＹ方向に向かい合う側壁に絶縁層５５を形成し、絶縁層５５の内側に導電層２１を充填する。これにより、板状コンタクトＬＩが形成される。

【0141】

板状コンタクトＬＩは、階段領域ＳＲにおいて、絶縁層５３中に形成されたプラグＶ０を介して、絶縁層５４中に形成された配線ＭＸと電気的に接続される。

【0142】

上記のように、板状コンタクトＬＩは、ソース線ＳＬの上面から、積層体ＬＭｓａ，ＬＭｓｂ等を加工することにより形成される。また、このように、板状コンタクトＬＩとピラーＰＬとは、積層体ＬＭｓａ，ＬＭｓｂ等に対して積層方向の異なる側から加工がなされる。

【0143】

その後、ソース線ＤＳＬａ上にポリシリコン層等を形成してソース線ＤＳＬａを積み増す。これにより、板状コンタクトＬＩの上面がソース線ＤＳＬａに覆われることとなり、板状コンタクトＬＩの上面とソース線ＳＬとを電気的に接続することができる。

【0144】

また、ソース線ＳＬ上に絶縁層６０を形成し、絶縁層６０を貫通するプラグＰＧ（図２参照）を形成する。また、絶縁層６０上に導電層２０（図１参照）を形成する。これにより、ソース線ＳＬと導電層２０とがプラグＰＧを介して電気的に接続される。

【0145】

以上により、実施形態の半導体記憶装置１が製造される。

【0146】

（概括）
３次元不揮発性メモリ等の半導体記憶装置は、メモリセルが形成されるピラー、積層体を支持する柱状部、リプレース処理を行うための板状部等を有する。半導体記憶装置を小型化するため、これらの構成は積層体内に高密度に配置される。

【0147】

これらのピラー、柱状部、及び板状部となるメモリホール、ホール、及びスリットは、通常、積層体の積層方向の同じ側から形成される。しかしながら、メモリホール、ホール、及びスリットを形成する際、これらがテーパ形状またはボーイング形状となることがある。このため、これらが最大幅となる部分が積層体の同じ階層位置に並んで配置され、スリット近傍に形成されるピラー及び柱状部の最大幅部分が、スリットの最大幅部分と接触してしまうことがある。

【0148】

スリット形成時、スリットがピラー及び柱状部に接触し、ピラー及び柱状部に含まれる電荷蓄積層等の窒化シリコン層がスリット内に露出した場合、リプレース処理によって窒化シリコン層が導電層に置き換わってしまい、ピラー及び柱状部近傍のワード線と短絡してしまう恐れがある。さらに、スリット内に導電層を埋め込んで板状コンタクトを形成すると、リプレースされたピラー及び柱状部の導電層が、板状コンタクトと短絡してしまう恐れもある。

【0149】

スリット形成時、スリットがピラー及び柱状部に接触し、ピラー及び柱状部に含まれるチャネル層等の半導体層がスリット内に露出した場合には、スリット内に埋め込まれた導電層と短絡してしまう恐れも生じる。

【0150】

実施形態の半導体記憶装置１によれば、板状コンタクトＬＩは、積層体ＬＭの積層方向の一端側にＹ方向における最大幅を有し、ピラーＰＬ及び柱状部ＨＲは、積層体ＬＭの上記一端側から積層方向に離れた位置にＹ方向における最大幅を有している。換言すれば、板状コンタクトＬＩが有するテーパ部分と、ピラーＰＬ及び柱状部ＨＲが有するテーパ部分とはテーパの向きが逆である。

【0151】

このように、板状コンタクトＬＩと、ピラーＰＬ及び柱状部ＨＲとにおいて、Ｙ方向において最大幅となる部分が積層体ＬＭの同じ階層位置から互いにずれた位置に配置される。これにより、複数の構成同士の接触を抑制することができる。

【0152】

実施形態の半導体記憶装置１によれば、板状コンタクトＬＩは、積層体ＬＭａの積層方向の一端側から、積層体ＬＭｂの積層方向の他端側へと向かってＹ方向における幅が小さくなるテーパ部分を有し、ピラーＰＬは、積層体ＬＭａを積層方向に延び、積層体ＬＭａの一端側から他端側へと向かってＹ方向における幅が大きくなるテーパ部分を有するピラーＰＬａと、積層体ＬＭｂを積層方向に延び、積層体ＬＭｂの一端側から他端側へと向かってＹ方向における幅が大きくなるテーパ部分を有するピラーＰＬｂと、を有する。

【0153】

近年、ピラーＰＬが２段に構成されて、複数のピラーＰＬａ，ＰＬｂを有する２Ｔｉｅｒ構造が用いられることがある。この場合であっても、これらのピラーＰＬａ，ＰＬｂにおける最大幅部分は、いずれも板状コンタクトＬＩにおける最大幅部分とは、積層体ＬＭの同じ階層位置からずれた位置に配置される。この点は、柱状部ＨＲが２段に構成されて、複数の柱状部ＨＲａ，ＨＲｂを有する場合も同様である。これにより、複数の構成同士の接触を抑制することができる。

【0154】

実施形態の半導体記憶装置１の製造方法によれば、積層体ＬＭｓａ，ＬＭｓｂの積層方向の一端側から積層体ＬＭｓａ，ＬＭｓｂを加工して、積層体ＬＭｓａ，ＬＭｓｂを積層方向に延びるピラーＰＬ及び柱状部ＨＲを形成する。また、積層体ＬＭｓａ，ＬＭｓｂの積層方向の他端側から積層体ＬＭｓａ，ＬＭｓｂを加工して、積層体ＬＭｓａ，ＬＭｓｂの積層方向とＸ方向に沿う方向とに延びる板状コンタクトＬＩを形成する。

【0155】

このように、異なる側から積層体ＬＭｓａ，ＬＭｓｂを加工して板状コンタクトＬＩと、ピラーＰＬ及び柱状部ＨＲとを形成することで、板状コンタクトＬＩと、ピラーＰＬ及び柱状部ＨＲとの最大幅部分を、積層体ＬＭの同じ階層位置から互いにずれた位置に配置することができる。これにより、複数の構成同士の接触を抑制することができる。

【0156】

実施形態の半導体記憶装置１の製造方法によれば、ピラーＰＬを形成するときは、支持基板ＳＳで積層体ＬＭｓａ，ＬＭｓｂを支持しつつ、積層体ＬＭｓａ，ＬＭｓｂの上面である一端側から積層体ＬＭｓａ，ＬＭｓｂを加工する。板状コンタクトＬＩを形成するときは、積層体ＬＭｓａ，ＬＭｓｂの一端側を、周辺回路ＣＢＡを介して半導体基板ＳＢに貼り合わせ、半導体基板ＳＢで積層体ＬＭｓａ，ＬＭｓｂを支持しつつ、積層体ＬＭｓａ，ＬＭｓｂの上面である他端側から積層体ＬＭｓａ，ＬＭｓｂを加工する。

【0157】

このように、貼り合わせ技術を利用することで、異なる側から積層体ＬＭｓａ，ＬＭｓｂを加工して板状コンタクトＬＩと、ピラーＰＬ及び柱状部ＨＲとを形成することができる。

【0158】

実施形態の半導体記憶装置１の製造方法によれば、トランジスタＴＲを含む周辺回路ＣＢＡを半導体基板ＳＢ上に形成し、積層体ＬＭｓａ，ＬＭｓｂの一端側を、周辺回路ＣＢＡを介して半導体基板ＳＢに貼り合わせる。

【0159】

このように、例えば貼り合わせ技術を用いて、３次元不揮発性メモリ等の半導体記憶装置を製造する手法が検討されている。貼り合わせ技術により製造される半導体記憶装置に、異なる側から積層体ＬＭｓａ，ＬＭｓｂを加工して板状コンタクトＬＩと、ピラーＰＬ及び柱状部ＨＲとを形成する実施形態の手法を適用することで、工程数を増やすことなく複数の構成同士の接触を抑制して、半導体記憶装置１を安価に製造することができる。

【0160】

（その他の変形例）
上述の実施形態では、ピラーＰＬは、チャネル層ＣＮの側面でソース線ＳＬと接続していることとしたが、これに限られない。例えばピラー底面のメモリ層を除去してチャネル層の下端部でソース線と接続するようにピラーを構成してもよい。この場合、ピラーは、チャネル層により端部が覆われた閉塞端をソース線側に有することとなる。

【0161】

また、上述の実施形態では、半導体記憶装置１が板状コンタクトＬＩを備えることとした。しかし、リプレース処理後のスリットＳＴを例えば絶縁層等で充填し、ソース線コンタクトとしての機能を有さない板状部を形成してもよい。この場合であっても、上記手法により板状部とピラーＰＬ及び柱状部ＨＲとの接触を抑制することで、リプレース処理時に生じる上記課題を解決することができる。

【0162】

なお、板状部を絶縁層等で構成した場合、上述のソース線ＤＳＬａを積み増して、板状部の上面を覆う処理は行わなくともよい。

【0163】

また、上述の実施形態では、柱状部ＨＲがピラーＰＬと同じ層構造を有することとした。しかし、ピラーＰＬと異なる層構造を有する柱状部によって、積層体ＬＭｇ等を支持するようにしてもよい。ピラーＰＬと異なる層構造として、例えば酸化シリコン層等の単体の絶縁層で柱状部を構成することができる。

【0164】

この場合、絶縁層が不完全に充填されることで、柱状部の内部にはボイドが形成されることがある。ボイドを有する柱状部とスリットＳＴとが接触して、柱状部のボイドがスリットＳＴ内に露出すると、リプレース処理時に柱状部の内部にタングステン層等の導電層が形成され、周囲のワード線ＷＬとの短絡が生じてしまう恐れがある。また、スリットＳＴから板状コンタクトＬＩを形成する際、板状コンタクトＬＩの導電層２１が柱状部のボイド内にも形成され、これによっても、周囲のワード線ＷＬとの短絡が生じてしまう恐れがある。

【0165】

したがって、柱状部を絶縁層の単体等で構成した場合であっても、上記手法を適用することで、柱状部と板状コンタクトＬＩとの接触を抑制することができ、半導体記憶装置の電気特性に影響を及ぼすことを抑制できる。

【0166】

また、上述の実施形態では、絶縁層ＮＬ，ＯＬを２回に分けて積層し、積層体ＬＭａ，ＬＭｂを含む２Ｔｉｅｒ構造の積層体ＬＭを有することとした。しかし、積層体は、１Ｔｉｅｒ構造を有していてもよく、あるいは、３Ｔｉｅｒ以上の構造を有していてもよい。Ｔｉｅｒ数を増やしていくことで、ワード線ＷＬの積層数を更に増加させることができる。

【0167】

積層体が１Ｔｉｅｒ構造を有する場合、板状コンタクトは、積層体の一端側から他端側へと向かってＹ方向における幅が小さくなるテーパ部分を有し、ピラー及び柱状部は、積層体の一端側から他端側へと向かってＹ方向における幅が大きくなるテーパ部分を有することとなる。このような構成においても、板状コンタクトと、ピラー及び柱状部とにおいて、Ｙ方向に最大幅となる部分を積層体の同じ階層位置から互いにずれた位置に配置することができる。

【0168】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0169】

１…半導体記憶装置、ＣＢＡ…周辺回路、ＣＣ…コンタクト、ＨＲ，ＨＲａ，ＨＲｂ…柱状部、ＬＩ…板状コンタクト、ＬＭ，ＬＭａ，ＬＭｂ，ＬＭｇａ，ＬＭｇｂ，ＬＭｓａ，ＬＭｓｂ…積層体、ＭＣ…メモリセル、ＭＲ…メモリ領域、ＮＬ，ＯＬ…絶縁層、ＰＬ，ＰＬａ，ＰＬｂ…ピラー、ＳＢ…半導体基板、ＳＰ…階段部、ＳＲ…階段領域、ＳＳ…支持基板、ＳＴ…スリット、ＷＬ…ワード線。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】