特開 2024-82458 炭化珪素半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024082458

(43)【公開日】2024-06-20

(54)【発明の名称】炭化珪素半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240613BHJP

   H01L 21/336 20060101ALI20240613BHJP

   H01L 29/12 20060101ALI20240613BHJP

   H01L 29/739 20060101ALI20240613BHJP

【ＦＩ】

H01L29/78 652B

H01L29/78 652K

H01L29/78 653C

H01L29/78 652J

H01L29/78 658A

H01L29/78 652T

H01L29/78 655A

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2022196318

(22)【出願日】2022-12-08

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100105854

【弁理士】

【氏名又は名称】廣瀬 一

(74)【代理人】

【識別番号】100103850

【弁理士】

【氏名又は名称】田中 秀▲てつ▼

(72)【発明者】

【氏名】大瀬 直之

(57)【要約】

【課題】トレンチゲート型の炭化珪素半導体装置において、ゲート電極とソース領域との間のリーク電流を抑制することができる炭化珪素半導体装置を提供する。
【解決手段】炭化珪素からなる第１導電型のドリフト層２、第２導電型のベース領域６ａ，６ｂ及び第１導電型の主領域７ａ，７ｂと、主領域７ａ，７ｂ及びベース領域６ａ，６ｂを貫通するトレンチ１０の内側に設けられたゲート絶縁膜１１及びゲート電極１２と、主領域７ａ，７ｂに接して設けられた主電極（１４，１５）を備え、主領域７ａ，７ｂは、ベース領域６ａ，６ｂに下面が接するソース拡張部７１ａ，７１ｂと、ソース拡張部７１ａ，７１ｂの上面側に設けられ、主電極（１４，１５）に接し、３Ｃ構造を含むソースコンタクト部７２ａ，７２ｂを備え、ゲート電極１２の上面は、ソースコンタクト部７２ａ，７２ｂの下面よりも深く、且つソース拡張部７１ａ，７１ｂの下面よりも浅い。
【選択図】図１

【特許請求の範囲】

【請求項1】

炭化珪素からなる第１導電型のドリフト層と、
前記ドリフト層の上面側に設けられた炭化珪素からなる第２導電型のベース領域と、
前記ベース領域の上面側に設けられた炭化珪素からなる第１導電型の主領域と、
前記主領域及びベース領域を貫通するトレンチの内側に設けられたゲート絶縁膜と、
前記トレンチの内側に前記ゲート絶縁膜を介して埋め込まれたゲート電極と、
前記主領域に接して設けられた主電極と、
を備え、
前記主領域は、
前記ベース領域に下面が接するソース拡張部と、
前記ソース拡張部の上面側に設けられ、前記主電極に接し、３Ｃ構造を含むソースコンタクト部と、
を備え、
前記ゲート電極の前記ゲート絶縁膜に接する位置の上面は、前記ソースコンタクト部の下面よりも深く、且つ前記ソース拡張部の下面よりも浅い
炭化珪素半導体装置。

【請求項2】

前記ソースコンタクト部に含まれる３Ｃ構造の割合は１０％以上、１００％以下である
請求項１に記載の炭化珪素半導体装置。

【請求項3】

前記ソースコンタクト部は、不純物として燐又は砒素を含む
請求項１又は２に記載の炭化珪素半導体装置。

【請求項4】

前記ソースコンタクト部の不純物濃度は、１×１０^１９／ｃｍ^３以上、１×１０^２２／ｃｍ^３以下である
請求項１又は２に記載の炭化珪素半導体装置。

【請求項5】

前記ソースコンタクト部の厚さは、３０ｎｍ以上、１００ｎｍ以下である
請求項１又は２に記載の炭化珪素半導体装置。

【請求項6】

前記ソース拡張部は、不純物として窒素又は燐を含む
請求項１又は２に記載の炭化珪素半導体装置。

【請求項7】

前記ソース拡張部の不純物濃度は、１×１０^１６／ｃｍ^３以上、１×１０^１９／ｃｍ^３以下である
請求項１又は２に記載の炭化珪素半導体装置。

【請求項8】

前記ソース拡張部の厚さは、１５０ｎｍ以上、４００ｎｍ以下である
請求項１又は２に記載の炭化珪素半導体装置。

【請求項9】

前記ソースコンタクト部の上面からの前記ゲート電極の落ち込み量は、１００ｎｍ以上、３００ｎｍ以下である
請求項１又は２に記載の炭化珪素半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、炭化珪素（ＳｉＣ）を用いたＳｉＣ半導体装置に関する。

【背景技術】

【0002】

特許文献１には、六方晶単結晶の炭化珪素基板にリンをイオン注入することでアモルファス層を形成し、熱処理することでアモルファス層を立方晶単結晶のｎ型炭化珪素に再結晶化させ、ｎ型炭化珪素の上面にニッケルを蒸着することで電極を形成する半導体装置が開示されている。

【0003】

特許文献２には、４Ｈ－ＳｉＣからなるｎ^＋型ＳｉＣの第１主面上に形成させたｎ^－型エピタキシャル成長層内において、ｎ^＋型ソース領域と、ｎ^＋型ソース領域内に形成されたｎ^＋型３Ｃ－ＳｉＣ領域及びｐ^＋型電位固定領域とを有し、ｎ^＋型３Ｃ－ＳｉＣ領域及びｐ^＋型電位固定領域と接してバリアメタル膜が形成され、バリアメタル膜上にソース配線用電極が形成される半導体装置が開示されている。

【0004】

特許文献３には、第２導電型のボディ領域の表層にそれぞれ選択的イオン注入で形成される、第２導電型のボディコンタクト領域と第１導電型のソースコンタクト領域を備え、ソースコンタクト領域の下に、さらに選択的イオン注入で、ソースコンタクト領域下のテール部より深くてソースコンタクト領域より低不純物密度のソース拡張領域を有する炭化珪素ＭＯＳ型半導体装置が開示されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００９－４９１９８号公報

【特許文献2】国際公開第２０１７／０４２９６３号

【特許文献3】特許第５３６９４６４号明細書

【発明の概要】

【発明が解決しようとする課題】

【0006】

トレンチゲート型のＳｉＣ半導体装置において、ソース電極（主電極）とオーミック接触するためにソース領域（主領域）を３Ｃ－ＳｉＣで構成することが検討されている。しかし、３Ｃ－ＳｉＣは４Ｈ－ＳｉＣと比較して結晶欠陥が多く、且つ表面の凹凸も大きいため、ゲート電極とソース領域との間にリーク電流が流れてしまう恐れがある。

【0007】

本開示は、上記課題を鑑み、トレンチゲート型のＳｉＣ半導体装置において、主領域が主電極にオーミック接触することができると共に、ゲート電極と主領域との間のリーク電流を抑制することができるＳｉＣ半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0008】

上記目的を達成するために、本開示の一態様は、ＳｉＣからなる第１導電型のドリフト層と、ドリフト層の上面側に設けられたＳｉＣからなる第２導電型のベース領域と、ベース領域の上面側に設けられたＳｉＣからなる第１導電型の主領域と、主領域及びベース領域を貫通するトレンチの内側に設けられたゲート絶縁膜と、トレンチの内側にゲート絶縁膜を介して埋め込まれたゲート電極と、主領域に接して設けられた主電極とを備え、主領域は、ベース領域に下面が接するソース拡張部と、ソース拡張部の上面側に設けられ、主電極に接し、３Ｃ構造を含むソースコンタクト部とを備え、ゲート電極のゲート絶縁膜に接する位置の上面は、ソースコンタクト部の下面よりも深く、且つソース拡張部の下面よりも浅いＳｉＣ半導体装置であることを要旨とする。

【発明の効果】

【0009】

本開示によれば、トレンチゲート型のＳｉＣ半導体装置において、主領域が主電極にオーミック接触することができると共に、ゲート電極と主領域との間のリーク電流を抑制することができるＳｉＣ半導体装置を提供できる。

【図面の簡単な説明】

【0010】

【図1】第１実施形態に係るＳｉＣ半導体装置の一例を示す断面概略図である。

【図2】図１中の領域Ａを拡大した断面概略図である。

【図3】比較例に係るＳｉＣ半導体装置の断面概略図である。

【図4】第１実施形態に係るＳｉＣ半導体装置の製造方法のフローチャートである。

【図5】第１実施形態に係るＳｉＣ半導体装置の製造方法の一例を説明するための断面概略図である。

【図6】第１実施形態に係るＳｉＣ半導体装置の製造方法の一例を説明するための図５に引き続く断面概略図である。

【図7】第１実施形態に係るＳｉＣ半導体装置の製造方法の一例を説明するための図６に引き続く断面概略図である。

【図8】第１実施形態に係るＳｉＣ半導体装置の製造方法の一例を説明するための図７に引き続く断面概略図である。

【図9】第１実施形態に係るＳｉＣ半導体装置の製造方法の一例を説明するための図８に引き続く断面概略図である。

【図10】第１実施形態に係るＳｉＣ半導体装置の製造方法の一例を説明するための図９に引き続く断面概略図である。

【図11】第１実施形態に係るＳｉＣ半導体装置の製造方法の一例を説明するための図１０に引き続く断面概略図である。

【図12】第１実施形態に係るＳｉＣ半導体装置の製造方法の一例を説明するための図１１に引き続く断面概略図である。

【図13】第１実施形態に係るＳｉＣ半導体装置の製造方法の一例を説明するための図１２に引き続く断面概略図である。

【図14】第１実施形態に係るＳｉＣ半導体装置の製造方法の一例を説明するための図１３に引き続く断面概略図である。

【図15】第１実施形態に係るＳｉＣ半導体装置の製造方法の一例を説明するための図１４に引き続く断面概略図である。

【図16】第２実施形態に係るＳｉＣ半導体装置の製造方法のフローチャートである。

【図17】第３実施形態に係るＳｉＣ半導体装置の製造方法のフローチャートである。

【発明を実施するための形態】

【0011】

以下、図面を参照して、本開示の第１～第３実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す第１～第３実施形態は、本開示の技術的思想を具体化するための装置や方法を例示するものであって、本開示の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。

【0012】

本明細書において、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のソース領域は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のエミッタ領域として選択可能な「一方の主領域（第１主領域）」である。また、ＭＯＳ制御静電誘導サイリスタ（ＳＩサイリスタ）等のサイリスタにおいては、「一方の主領域」はカソード領域として選択可能である。ＭＯＳＦＥＴのドレイン領域は、ＩＧＢＴにおいてはコレクタ領域を、サイリスタにおいてはアノード領域として選択可能な半導体装置の「他方の主領域（第２主領域）」である。本明細書において単に「主領域」と言うときは、当業者の技術常識から妥当な第１主領域又は第２主領域のいずれかを意味する。

【0013】

また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。また、「上面」は「おもて面」と読み替えてもよく、「下面」は「裏面」と読み替えてもよい。

【0014】

また、以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。またｎやｐに付す＋や－は、＋及び－が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。ただし同じｎとｎとが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。

【0015】

また、ＳｉＣ結晶には結晶多形が存在し、主なものは立方晶の３Ｃ、及び六方晶の４Ｈ、６Ｈである。室温における禁制帯幅は３Ｃ－ＳｉＣでは２．２３ｅＶ、４Ｈ－ＳｉＣでは３．２６ｅＶ、６Ｈ－ＳｉＣでは３．０２ｅＶの値が報告されている。以下の説明では、４Ｈ－ＳｉＣ及び３Ｃ－ＳｉＣを主に用いる場合を例示する。

【0016】

（第１実施形態）
＜ＳｉＣ半導体装置の構造＞
第１実施形態に係るＳｉＣ半導体装置は、図１に示すように、活性素子としてトレンチゲート型のＭＯＳＦＥＴを含む場合を例示する。なお、図１では、１つのトレンチ１０に埋め込まれた絶縁ゲート電極構造（１１，１２）を含む単位セルを例示するが、実際には、この単位セルが周期的に多数配列されている。

【0017】

第１実施形態に係るＳｉＣ半導体装置は、第１導電型（ｎ^－型）のドリフト層２を備える。ドリフト層２は、例えば、４Ｈ－ＳｉＣ等のＳｉＣからなるエピタキシャル成長層で構成されている。ドリフト層２の不純物濃度は、例えば１×１０^１５ｃｍ^－３以上、５×１０^１６ｃｍ^－３以下程度である。ドリフト層２の厚さは、例えば１μｍ以上、１００μｍ以下程度である。ドリフト層２の不純物濃度及び厚さは、耐圧仕様等に応じて適宜調整可能である。

【0018】

ドリフト層２の上面側には、ドリフト層２よりも高不純物濃度の第１導電型（ｎ型）の電流拡散層（ＣＳＬ）３が選択的に設けられている。電流拡散層３の下面は、ドリフト層２の上面に接している。電流拡散層３は、例えば、４Ｈ－ＳｉＣ等のＳｉＣからなるエピタキシャル成長層で構成されている。電流拡散層３の不純物濃度は、例えば５×１０^１６ｃｍ^－３以上、５×１０^１７ｃｍ^－３以下程度である。なお、電流拡散層３は必ずしも設ける必要はなく、電流拡散層３を設けない場合にはドリフト層２が電流拡散層３の領域まで拡張して設けられていてよい。

【0019】

電流拡散層３の上面側には第２導電型（ｐ型）のベース領域６ａ，６ｂが設けられている。ベース領域６ａ，６ｂの下面は、電流拡散層３の上面に接している。なお、電流拡散層３を設けない場合には、ベース領域６ａ，６ｂの下面は、ドリフト層２の上面に接している。ベース領域６ａ，６ｂは、例えば、４Ｈ－ＳｉＣ等のＳｉＣからなるエピタキシャル成長層で構成されている。ベース領域６ａ，６ｂは、電流拡散層３にｐ型不純物をイオン注入した領域であってもよい。ベース領域６ａ，６ｂの不純物濃度は、例えば１×１０^１６ｃｍ^－３以上、１×１０^１８ｃｍ^－３以下程度である。

【0020】

ベース領域６ａ，６ｂの上面側には、ドリフト層２よりも高不純物濃度の第１導電型（ｎ^＋型）の第１主領域（ソース領域）７ａ，７ｂが選択的に設けられている。ソース領域７ａ，７ｂは、例えば、ベース領域６ａ，６ｂにｎ型不純物をイオン注入したＳｉＣからなる領域である。

【0021】

ソース領域７ａは、下層であるｎ^＋型のソース拡張部７１ａと、上層であるｎ^＋型のソースコンタクト部７２ａの２層構造を備える。ソース拡張部７１ａの下面は、ベース領域６ａの上面に接している。ソース拡張部７１ａの上面は、ソースコンタクト部７２ａの下面に接している。ソース領域７ｂは、下層であるｎ^＋型のソース拡張部７１ｂと、上層であるｎ^＋型のソースコンタクト部７２ｂの２層構造を備える。ソース拡張部７１ｂの下面は、ベース領域６ｂの上面に接している。ソース拡張部７１ｂの上面は、ソースコンタクト部７２ｂの下面に接している。

【0022】

ソース領域７ａ，７ｂの上面からソース領域７ａ，７ｂの上面の法線方向（深さ方向）に向かって、ソース領域７ａ，７ｂ及びベース領域６ａ，６ｂを貫通するトレンチ１０が設けられている。トレンチ１０の下面は電流拡散層３に達する。トレンチ１０の幅は例えば１μｍ以下程度である。トレンチ１０の左側の側面には、ソース領域７ａ及びベース領域６ａが接している。トレンチ１０の右側の側面には、ソース領域７ｂ及びベース領域６ｂが接している。トレンチ１０は、図１の紙面の奥行方向及び手前方向にストライプ状に延伸する平面パターンを有していてもよく、ドット状の平面パターンを有していてもよい。

【0023】

トレンチ１０の下面及び両側の側面に沿ってゲート絶縁膜１１が設けられている。トレンチ１０の内側にはゲート絶縁膜１１を介してゲート電極１２が埋め込まれている。ゲート絶縁膜１１及びゲート電極１２によりトレンチゲート型の絶縁ゲート型電極構造（１１，１２）が構成されている。

【0024】

ゲート絶縁膜１１としては、シリコン酸化膜（ＳｉＯ_２膜）の他、酸窒化珪素（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、窒化珪素（Ｓｉ_３Ｎ_４）膜、アルミニウム酸化物（Ａｌ_２Ｏ_３）膜、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ_２Ｏ_３）膜、ハフニウム酸化物（ＨｆＯ_２）膜、ジルコニウム酸化物（ＺｒＯ_２）膜、タンタル酸化物（Ｔａ_２Ｏ_５）膜、ビスマス酸化物（Ｂｉ_２Ｏ_３）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜等が採用可能である。ゲート電極１２の材料としては、例えばｐ型不純物又はｎ型不純物を高不純物濃度に添加したポリシリコン層（ドープドポリシリコン層）や、チタン（Ｔｉ）、タングステン（Ｗ）又はニッケル（Ｎｉ）等の高融点金属が使用可能である。

【0025】

電流拡散層３の内部で、且つトレンチ１０の底部には、第２導電型（ｐ^＋型）のゲート底部保護領域４ｂが設けられている。ゲート底部保護領域４ｂの上面はトレンチ１０の下面に接している。ゲート底部保護領域４ｂの上面はトレンチ１０の下面に接しなくともよい。ゲート底部保護領域４ｂの不純物濃度は、例えば１×１０^１７ｃｍ^－３以上、１×１０^１９ｃｍ^－３以下程度である。

【0026】

電流拡散層３の内部には、ゲート底部保護領域４ｂから離間して、第２導電型（ｐ^＋型）の第１埋込領域４ａ，４ｃが設けられている。第１埋込領域４ａ，４ｃは、ゲート底部保護領域４ｂと同程度の深さに設けられている。第１埋込領域４ａ，４ｃの不純物濃度は、例えば１×１０^１７ｃｍ^－３以上、１×１０^１９ｃｍ^－３以下程度である。第１埋込領域４ａ，４ｃ及びゲート底部保護領域４ｂは、例えば、電流拡散層３にｐ型不純物をイオン注入したＳｉＣからなる領域である。なお、図１の紙面の手前側又は奥行側において、第１埋込領域４ａ，４ｃとゲート底部保護領域４ｂとを接続するｐ^＋型の接続部が選択的に設けられていてよい。

【0027】

電流拡散層３の上部で、且つ第１埋込領域４ａ，４ｃの上面側には、第２導電型（ｐ型）の第２埋込領域５ａ，５ｂが設けられている。第２埋込領域５ａ，５ｂは第１埋込領域４ａ，４ｃとベース領域６ａ，６ｂとを電気的に接続する。第２埋込領域５ａ，５ｂの下面は、第１埋込領域４ａ，４ｃの上面に接している。第２埋込領域５ａ，５ｂの側面は、電流拡散層３及びベース領域６ａ，６ｂに接している。第２埋込領域５ａ，５ｂは、例えば、電流拡散層３及びベース領域６ａ，６ｂにｐ型不純物をイオン注入したＳｉＣからなる領域である。第２埋込領域５ａ，５ｂの不純物濃度は、第１埋込領域４ａ，４ｃの不純物濃度と同程度であってよく、第１埋込領域４ａ，４ｃの不純物濃度よりも低くてもよく、或いは高くてもよい。第２埋込領域５ａ，５ｂの不純物濃度は、例えば１×１０^１７ｃｍ^－３以上、１×１０^１９ｃｍ^－３以下程度である。

【0028】

第２埋込領域５ａ，５ｂの上面側には、第２埋込領域５ａ，５ｂよりも高不純物濃度のｐ^＋型のベースコンタクト領域８ａ，８ｂが設けられている。ベースコンタクト領域８ａ，８ｂは、例えば、ベース領域６ａ，６ｂにｐ型不純物をイオン注入したＳｉＣからなる領域である。ベースコンタクト領域８ａ，８ｂの不純物濃度は、例えば５×１０^１８ｃｍ^－３以上、５×１０^２０ｃｍ^－３以下程度である。ベースコンタクト領域８ａ，８ｂは、３Ｃ－ＳｉＣで構成されていてもよく、４Ｈ－ＳｉＣで構成されていてもよい。

【0029】

ベースコンタクト領域８ａの下面は第２埋込領域５ａの上面に接し、ベースコンタクト領域８ａの側面はソース領域７ａのソース拡張部７１ａ及びソースコンタクト部７２ａに接する。ベースコンタクト領域８ｂの下面は第２埋込領域５ｂの上面に接し、ベースコンタクト領域８ｂの側面はソース領域７ｂのソース拡張部７１ｂ及びソースコンタクト部７２ｂに接する。ベースコンタクト領域８ａ，８ｂの下面は、ソース領域７ａ，７ｂのソース拡張部７１ａ，７１ｂの下面と同程度の深さであるが、ソース領域７ａ，７ｂのソース拡張部７１ａ，７１ｂの下面よりも浅くてもよく、或いは深くてもよい。第２埋込領域５ａ，５ｂの上面は、ｐ^＋型のベースコンタクト領域８ａ，８ｂの下面に接していなくともよい。

【0030】

ゲート電極１２の上面側には層間絶縁膜１３が設けられている。層間絶縁膜１３は、例えば硼素（Ｂ）及び燐（Ｐ）を添加したシリコン酸化膜（ＢＰＳＧ膜）、燐（Ｐ）を添加したシリコン酸化膜（ＰＳＧ膜）、「ＮＳＧ」と称される燐（Ｐ）や硼素（Ｂ）を含まないノンドープのシリコン酸化膜、硼素（Ｂ）を添加したシリコン酸化膜（ＢＳＧ膜）、シリコン窒化膜（Ｓｉ_３Ｎ_４膜）等の単層膜や、これらの積層膜で構成されている。層間絶縁膜１３には、ソースコンタクト部７２ａ，７２ｂ及びベースコンタクト領域８ａ，８ｂの上面を露出するようにコンタクトホール１３ａ，１３ｂが設けられている。

【0031】

層間絶縁膜１３と、層間絶縁膜１３のコンタクトホール１３ａ，１３ｂから露出したソースコンタクト部７２ａ，７２ｂ及びベースコンタクト領域８ａ，８ｂの上面を覆うように第１主電極（ソース電極）（１４，１５）が設けられている。ソース電極（１４，１５）は、下層のバリアメタル層１４と、上層のソース配線電極１５を備える。例えば、バリアメタル層１４は、例えば窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、又はＴｉを下層としたＴｉＮ／Ｔｉの積層構造等の金属で構成されている。バリアメタル層１４は、ソースコンタクト部７２ａ，７２ｂ及びベースコンタクト領域８ａ，８ｂに直接接し、ソースコンタクト部７２ａ，７２ｂ及びベースコンタクト領域８ａ，８ｂと低抵抗でオーミック接触している。

【0032】

ソース配線電極１５は、バリアメタル層１４を介してソース領域７ａ，７ｂ及びベースコンタクト領域８ａ，８ｂに電気的に接続されている。ソース配線電極１５は、ゲート電極１２に電気的に接続されるゲート配線電極（図示省略）と分離して設けられている。ソース配線電極１５は、例えばアルミニウム（Ａｌ）、アルミニウム－シリコン（Ａｌ－Ｓｉ）、アルミニウム－銅（Ａｌ－Ｃｕ）、銅（Ｃｕ）等の金属で構成されている。

【0033】

ドリフト層２の下面側には、ドリフト層２よりも高不純物濃度の第１導電型（ｎ^＋型）の第２主領域（ドレイン領域）１が設けられている。ドレイン領域１は、例えば４Ｈ－ＳｉＣからなる半導体基板（ＳｉＣ基板）で構成されている。ドレイン領域１の不純物濃度は、例えば１×１０^１９ｃｍ^－３以上、３×１０^２０ｃｍ^－３以下程度である。ドレイン領域１の厚さは、例えば３０μｍ以上、５００μｍ以下程度である。なお、ドリフト層２とドレイン領域１との間には、ドリフト層２よりも高不純物濃度で、且つドレイン領域１よりも低不純物濃度のｎ型のバッファ層である、転位変換層や再結合促進層が設けられていてもよい。

【0034】

ドレイン領域１の下面側には、第２主電極（ドレイン電極）１６が設けられている。ドレイン電極１６としては、例えば金（Ａｕ）からなる単層膜や、ドレイン領域１側からチタン（Ｔｉ）、ニッケル（Ｎｉ）、Ａｕの順で積層された金属膜が使用可能であり、更にその最下層にモリブデン（Ｍｏ）、タングステン（Ｗ）等の金属膜を積層してもよい。また、ドレイン領域１とドレイン電極１６との間にオーミック接触のためのニッケルシリサイド（ＮｉＳｉ_ｘ）膜等のドレインコンタクト層が設けられてもよい。

【0035】

図１に示したソース領域７ａのソース拡張部７１ａ及びソースコンタクト部７２ａ、ゲート絶縁膜１１及びゲート電極１２を含む破線の領域Ａを拡大した断面を図２に示す。図２を参照して、ソース拡張部７１ａ及びソースコンタクト部７２ａの構成と、ソース拡張部７１ａ及びソースコンタクト部７２ａとゲート電極１２との位置関係について説明する。

【0036】

ソース拡張部７１ａは、ソースコンタクト部７２ａよりも結晶欠陥が少なく、且つ、ソースコンタクト部７２ａの結晶欠陥を引き継がない領域である。ソース拡張部７１ａは、４Ｈ－ＳｉＣ（４Ｃ構造）で主に構成されている。ソース拡張部７１ａに含まれる４Ｈ－ＳｉＣの割合は、例えば９０％以上、１００％以下程度である。ソース拡張部７１ａには、４Ｈ－ＳｉＣ以外に、アモルファス構造、３Ｃ－ＳｉＣ等が僅かに含まれていてもよい。

【0037】

ソースコンタクト部７２ａの上面からソース拡張部７１ａの下面までの深さｄ１は、例えば２００ｎｍ以上、４５０ｎｍ以下程度である。ソース拡張部７１ａの厚さは、例えば１５０ｎｍ以上、４００ｎｍ以下程度である。ソース拡張部７１ａの不純物濃度は、ソースコンタクト部７２ａの不純物濃度よりも低い。ソース拡張部７１ａの不純物濃度は、例えば１×１０^１６／ｃｍ^３以上、１×１０^１９／ｃｍ^３以下程度である。ソース拡張部７１ａは、ｎ型不純物として例えば燐（Ｐ）又は窒素（Ｎ）を含む。ソース拡張部７１ａは、ｎ型不純物として砒素（Ａｓ）を含んでいてもよい。

【0038】

ソースコンタクト部７２ａは、３Ｃ－ＳｉＣ（３Ｃ構造）を含む領域である。ソースコンタクト部７２ａに含まれる３Ｃ－ＳｉＣの割合は、例えば１０％以上、１００％以下程度である。ソースコンタクト部７２ａは、３Ｃ－ＳｉＣと４Ｈ－ＳｉＣとの混晶であってよい。ソースコンタクト部７２ａには、３Ｃ－ＳｉＣ以外に、アモルファス構造、４Ｈ－ＳｉＣ等が含まれていてもよい。３Ｃ－ＳｉＣは４Ｈ－ＳｉＣに比べて禁制帯幅が狭いため、ソースコンタクト部７２ａが３Ｃ－ＳｉＣを含むことにより、ソース電極（１４，１５）と低抵抗でオーミック接触することができる。ソース電極（１４，１５）と良好なオーミック接触を実現するため、ソースコンタクト部７２ａに含まれる３Ｃ－ＳｉＣの割合は１０％以上であることが好ましい。

【0039】

ソースコンタクト部７２ａの上面から下面までの深さ（ソースコンタクト部７２ａの厚さ）ｄ２は、例えば３０ｎｍ以上、１００ｎｍ以下程度である。ソースコンタクト部７２ａの不純物濃度は、ソース拡張部７１ａの不純物濃度よりも高い。ソースコンタクト部７２ａの不純物濃度は、例えば１×１０^１９／ｃｍ^３以上、１×１０^２２／ｃｍ^３以下程度である。ソースコンタクト部７２ａは、ｎ型不純物として例えば燐（Ｐ）又は砒素（Ａｓ）を含む。ソースコンタクト部７２ａは、ｎ型不純物として例えば窒素（Ｎ）を含んでいてもよい。ソースコンタクト部７２ａは、ｎ型不純物として、Ｐ、Ａｓ、Ｎのうちの複数種を含んでいてもよい。

【0040】

ソース拡張部７１ａ及びソースコンタクト部７２ａの結晶構造の作り分けは、ソース拡張部７１ａ及びソースコンタクト部７２ａ毎に、イオン注入する元素、イオン注入時の温度、ドーズ量（不純物濃度）、及び活性化温度等を変更することで実現可能である。３Ｃ－ＳｉＣを含むソースコンタクト部７２ａの形成方法としては、例えば、４Ｈ－ＳｉＣに対して、室温で高濃度のｎ型不純物のイオン注入を行うことにより、イオン注入のダメージを利用して４Ｈ－ＳｉＣを崩してアモルファス構造を形成する。その後、活性化アニールを行うことにより、アモルファス構造が再結晶化する際に３Ｃ－ＳｉＣとなることで、３Ｃ－ＳｉＣを含むソースコンタクト部７２ａを形成することができる。

【0041】

一方、４Ｈ－ＳｉＣのソース拡張部７１ａの形成方法としては、４Ｈ－ＳｉＣに対して、高温（例えば５００℃程度）で、４Ｈ－ＳｉＣの構造を崩さない程度の濃度でｎ型不純物のイオン注入を行うことにより、４Ｈ－ＳｉＣを維持してソース拡張部７１ａを形成することができる。

【0042】

ソース拡張部７１ａ及びソースコンタクト部７２ａの結晶構造の測定方法（観察方法）としては、例えば、電界放出型走査電子顕微鏡（ＦＥ－ＳＥＭ）及び後方散乱電子回折（ＥＢＳＤ）により、表面の結晶構造の面積比を測定可能である。一例として、イオン注入する元素、ドーズ量（不純物濃度）及び活性化温度を同一の条件として、イオン注入時の温度を５００℃及び室温（２５℃）の２種類で変えてそれぞれ作製した試料をＦＥ－ＳＥＭ及びＥＢＳＤで観察した。その結果、５００℃の試料では表面における４Ｈ－ＳｉＣの割合が１００％であった。一方、室温の試料では、表面における４Ｈ－ＳｉＣの割合が８６％であり、３Ｃ－ＳｉＣの割合が１４％であった。

【0043】

図２に示すように、ゲート電極１２のゲート絶縁膜１１と接する端部の位置の上面（上端）１２ａは、ソースコンタクト部７２ａのゲート絶縁膜１１と接する位置の下面（下端）７２ｘよりも深く、且つ、ソース拡張部７１ａのゲート絶縁膜１１と接する位置の下面（下端）７１ｘよりも浅い位置にある。ゲート電極１２のゲート絶縁膜１１と接する位置の上面１２ａは、ゲート電極１２の最上面であってよい。例えば、ゲート電極１２の上面全体として下側に凸の曲面である場合には、ゲート電極１２の中央部の上面は、ゲート電極１２の端部の上面１２ａよりも深い位置にあってもよい。

【0044】

ゲート電極１２とソース拡張部７１ａは、ゲート絶縁膜１１を介して互いに対向する。ゲート電極１２とソースコンタクト部７２ａは、ゲート絶縁膜１１を介して互いに対向しない。ソースコンタクト部７２ａは、ゲート絶縁膜１１を介して層間絶縁膜１３と対向する。ゲート電極１２のソースコンタクト部７２ａの上面からの落ち込み量ｄ０は、例えば１００ｎｍ以上、３００ｎｍ以下程度である。ゲート電極１２の落ち込み量ｄ０及びゲート電極１２のゲート絶縁膜１１と接する位置の上面１２ａの位置は、例えばゲート電極１２のエッチング条件を調整することにより制御可能である。

【0045】

図１に示したソース領域７ｂのソース拡張部７１ｂ及びソースコンタクト部７２ｂは、ソース領域７ａのソース拡張部７１ａ及びソースコンタクト部７２ａとそれぞれ同様の構成であるので、重複した説明を省略する。また、ソース領域７ｂのソース拡張部７１ｂ及びソースコンタクト部７２ｂとゲート電極１２との位置関係は、ソース領域７ａのソース拡張部７１ａ及びソースコンタクト部７２ａとゲート電極１２との位置関係と同様であるので、重複した説明を省略する。

【0046】

第１実施形態に係るＳｉＣ半導体装置の動作時は、ソース電極（１４，１５）をアース電位として、ドレイン電極１６に正電圧を印加し、ゲート電極１２に閾値以上の正電圧を印加すると、ベース領域６ａ，６ｂのトレンチ１０の側面側に反転層（チャネル）が形成されてオン状態となる。オン状態では、ドレイン電極１６からドレイン領域１、ドリフト層２、電流拡散層３、ベース領域６ａ，６ｂの反転層及びソース領域７ａ，７ｂを経由してソース電極（１４，１５）へ電流が流れる。一方、ゲート電極１２に印加される電圧が閾値未満の場合、ベース領域６ａ，６ｂに反転層が形成されないため、オフ状態となり、ドレイン電極１６からソース電極（１４，１５）へ電流が流れない。

【0047】

第１実施形態に係るＳｉＣ半導体装置によれば、ソース領域７ａ，７ｂをソース拡張部７１ａ及びソースコンタクト部７２ａの２層構造とし、ソース電極（１４，１５）と接する上層のソース拡張部７１ａが３Ｃ－ＳｉＣを含むことにより、ニッケル（Ｎｉ）シリサイド等のシリサイド層を形成せずに、ソースコンタクト部７２ａがソース電極（１４，１５）と低抵抗でオーミック接触することができる。よって、シリサイド層を形成した場合と比較して、シリサイド層の剥離等の課題を抑制することができる。

【0048】

また、図３に示すように、仮に、３Ｃ－ＳｉＣを含むソース領域７ｘを単層構造で形成し、ソース領域７ｘがゲート絶縁膜１１を介してゲート電極１２と対向する場合を考える。この場合、ソース領域７ｘが３Ｃ－ＳｉＣを含むため、ソース領域７ｘがソース電極（１４，１５）とオーミック接触することはできる。しかし、３Ｃ－ＳｉＣは４Ｈ－ＳｉＣと比較して結晶欠陥が多く、表面の凹凸も大きいため、ゲート電極１２とソース領域７ｘの間にリーク電流Ｉ１が流れてしまう恐れがある。

【0049】

これに対して、第１実施形態に係るＳｉＣ半導体装置によれば、図２に示すように、ゲート電極１２の上面１２ａを、ソースコンタクト部７２ａの下面７２ｘよりも深くし、且つソース拡張部７１ａの下面７１ｘよりも浅くする。これにより、ソース領域７ａのうちの結晶欠陥が少ないソース拡張部７１ａがゲート絶縁膜１１を介してゲート電極１２と対向し、ソース領域７ａのうちの結晶欠陥が多いソースコンタクト部７２ａがゲート絶縁膜１１を介してゲート電極１２と対向しない。よって、ソース領域７ａとゲート電極１２との間のリーク電流の発生を抑制可能となる。

【0050】

＜ＳｉＣ半導体装置の製造方法＞
次に、第１実施形態に係るＳｉＣ半導体装置の製造方法の一例を説明する。なお、以下に述べるＳｉＣ半導体装置の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。図４は、第１実施形態に係るＳｉＣ半導体装置の製造方法の一部の手順のフローチャートであり、以下の説明では図４を適宜参照して説明する。

【0051】

まず、窒素（Ｎ）等のｎ型不純物が添加されたｎ^＋型の４Ｈ－ＳｉＣからなる半導体基板（ＳｉＣ基板）１（図１参照）を用意する。ＳｉＣ基板１の上面は、例えば｛０００１｝面から３度～８度のオフ角を有する。ＳｉＣ基板１の上面に、Ｎ等のｎ型不純物が添加され、ＳｉＣ基板１よりも低不純物濃度のｎ^－型の４Ｈ－ＳｉＣからなるドリフト層２（図１参照）をエピタキシャル成長させる。次に、図５に示すように、ドリフト層２の上面に、Ｎ等のｎ型不純物が添加され、ドリフト層２よりも高不純物濃度のｎ型の４Ｈ－ＳｉＣからなるｎ型層３ａをエピタキシャル成長させる。なお、ｎ型層３ａは、ドリフト層２の上部に、窒素（Ｎ）等のｎ型不純物のイオン注入することにより形成してもよい。

【0052】

次に、化学気相成長（ＣＶＤ）技術等により、ｎ型層３ａの上面に酸化膜を堆積する。酸化膜の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術及びドライエッチング技術等を用いて酸化膜をパターニングする。パターニングされた酸化膜をイオン注入用マスクとして用いて、アルミニウム（Ａｌ）等のｐ型不純物を選択的にイオン注入する。なお、酸化膜の代わりに、フォトレジスト膜をイオン注入用マスクとして用いてもよい。その後、イオン注入用マスクとして用いた酸化膜を除去する。この結果、図６に示すように、ｎ型層３ａの上部にｐ^＋型の第１埋込領域４ａ，４ｃ及びｐ^＋型のゲート底部保護領域４ｂが選択的に形成される。

【0053】

次に、ｎ型層３ａ、第１埋込領域４ａ，４ｃ及びゲート底部保護領域４ｂの上面に、ｎ型の４Ｈ－ＳｉＣからなるｎ型層３ｂ（図７参照）をエピタキシャル成長させる。この結果、ｎ型層３ａ及びｎ型層３ｂからなる電流拡散層３が形成される。次に、図７に示すように、電流拡散層３の上面に、ｐ型の４Ｈ－ＳｉＣからなるベース領域６をエピタキシャル成長させる。

【0054】

次に、ＣＶＤ技術等により、ベース領域６の上面に酸化膜を堆積する。酸化膜の上面にフォトレジスト膜を塗布し、及びドライエッチング技術等を用いて酸化膜をパターニングする。パターニングされた酸化膜をイオン注入用マスクとして用いて、アルミニウム（Ａｌ）等のｐ型不純物を選択的にイオン注入する。なお、酸化膜の代わりに、フォトレジスト膜をイオン注入用マスクとして用いてもよい。その後、イオン注入用マスクとして用いた酸化膜を除去する。この結果、図８に示すように、第１埋込領域４ａ，４ｃの上面側にｐ型の第２埋込領域５ａ，５ｂが選択的に形成される。

【0055】

次に、図４のステップＳ１１のｎ^＋型ソース拡張部形成工程を行う。このｎ^＋型ソース拡張部形成工程では、ＣＶＤ技術等により、ベース領域６の上面に酸化膜２１（図９参照）を堆積する。酸化膜２１の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術及びドライエッチング技術等を用いて酸化膜２１をパターニングする。パターニングされた酸化膜２１をイオン注入用マスクとして用いて、図９に示すように、窒素（Ｎ）等のｎ型不純物をイオン注入する。なお、酸化膜２１の代わりに、フォトレジスト膜をイオン注入用マスクとして用いてもよい。この結果、ベース領域６の上部に、ｎ^＋型のソース拡張部７１が形成される。

【0056】

ソース拡張部７１のイオン注入の際、後述するソースコンタクト部７２のイオン注入と比較して低ダメージとするため、ｎ型不純物として、原子数が相対的に小さい燐（Ｐ）（元素番号１５）が好ましく、原子数が相対的により小さいＮ（元素番号７）がより好ましい。なお、Ｐ又はＮ以外にも、原子数が相対的に大きい砒素（Ａｓ）（元素番号３３）を注入してもよい。イオン注入時の温度は、後述するソースコンタクト部７２のイオン注入よりも高く、例えば３００℃以上、６００℃以下程度に設定する。イオン注入時のドーズ量は、ソース拡張部７１の不純物濃度が例えば１×１０^１６／ｃｍ^３以上、１×１０^１９／ｃｍ^３以下程度となるように設定する。

【0057】

次に、図４のステップＳ１２のｎ^＋型ソースコンタクト部形成工程を行う。このｎ^＋型ソースコンタクト部形成工程では、図１０に示すように、引き続き、酸化膜２１をイオン注入用マスクとして用いて、燐（Ｐ）等のｎ型不純物を選択的にイオン注入することにより、なお、酸化膜２１の代わりに、フォトレジスト膜をイオン注入用マスクとして用いてもよい。この結果、ソース拡張部７１の上面側に、ｎ^＋型のソースコンタクト部７２が形成される。

【0058】

ソースコンタクト部７２のイオン注入により、ソース拡張部７１の上面側の４Ｃ－ＳｉＣの構造を崩してアモルファス構造を形成する。前述したソース拡張部７１のイオン注入と比較して高ダメージとするため、ｎ型不純物としては、原子数が相対的に大きいＰ（元素番号１５）が好ましく、原子数が相対的により大きい砒素（Ａｓ）（元素番号３３）がより好ましい。なお、原子数が相対的に小さい窒素（Ｎ）を注入してもよい。ソースコンタクト部７２のイオン注入では、前述したソース拡張部７１のイオン注入と同じ不純物を注入してもよく、異なる不純物を注入してもよい。イオン注入時の温度は、前述したソース拡張部７１のイオン注入時の温度よりも低く、例えば２０℃以上、１５０℃以下程度に設定する。イオン注入時のドーズ量は、前述したソース拡張部７１のイオン注入により注入される不純物との合計として、ソースコンタクト部７２の不純物濃度が例えば１×１０^１９／ｃｍ^３以上、１×１０^２２／ｃｍ^３以下程度となるように設定する。その後、イオン注入用マスクとして用いた酸化膜２１を除去する。

【0059】

次に、図４のステップＳ１３のｐ^＋型コンタクト領域形成工程を行う。このｐ^＋型コンタクト領域形成工程では、ＣＶＤ技術等により、ベース領域６の上面に酸化膜２２を堆積する。この酸化膜２２の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術及びドライエッチング技術等を用いて酸化膜２２をパターニングする。パターニングされた酸化膜２２をイオン注入用マスクとして用いて、図１１に示すように、アルミニウム（Ａｌ）やボロン（Ｂ）等のｐ型不純物をイオン注入する。なお、酸化膜２２の代わりに、フォトレジスト膜をイオン注入用マスクとして用いてもよい。この結果、第２埋込領域５ａ，５ｂの上面側にｐ^＋型のベースコンタクト領域８ａ，８ｂが選択的に形成される。その後、イオン注入用マスクとして用いた酸化膜２２を除去する。

【0060】

次に、図４のステップＳ１４の活性化アニール（熱処理）工程を行う。この活性化アニール工程では、例えば１６００℃以上、１９００℃以下程度で活性化アニールを行うことにより、第１埋込領域４ａ，４ｃ、ゲート底部保護領域４ｂ、第２埋込領域５ａ，５ｂ、ソース拡張部７１、ソースコンタクト部７２及びベースコンタクト領域８ａ，８ｂ等にそれぞれイオン注入されたｐ型不純物又はｎ型不純物を一斉に活性化させる。このとき、ソースコンタクト部７２のアモルファス構造が再結晶化し、３Ｃ－ＳｉＣとなることで、３Ｃ－ＳｉＣを含むソースコンタクト部７２が形成される。

【0061】

なお、ここではすべてのイオン注入工程の後に一括して１回の活性化アニールを行う場合を例示するが、各イオン注入工程後に個別に複数回の活性化アニールを行ってもよい。また、活性化アニールの前に、カーボン（Ｃ）からなるキャップ膜を成膜し、キャップ膜で被覆した状態で活性化アニールを行い、活性化アニールの後にキャップ膜を除去してもよい。

【0062】

次に、図４のステップＳ１５のトレンチ形成工程を行う。このトレンチ形成工程では、ＣＶＤ技術等により、ベースコンタクト領域８ａ，８ｂ及びソースコンタクト部７２の上面に酸化膜２３（図１２参照）を堆積する。酸化膜２３の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術及びドライエッチング技術等を用いて酸化膜をパターニングする。パターニングされた酸化膜２３をエッチング用マスクとして用いて、反応性イオンエッチング（ＲＩＥ）等のドライエッチング技術により、図１２に示すように、ソースコンタクト部７２の上面から深さ方向にトレンチ１０を選択的に形成する。なお、酸化膜２３の代わりに、フォトレジスト膜をエッチング用マスクとして用いてもよい。

【0063】

トレンチ１０は、ソース拡張部７１、ソースコンタクト部７２及びベース領域６を貫通し、更に電流拡散層３の上部を掘り込み、ゲート底部保護領域４ｂに達する。ソース拡張部７１はソース拡張部７１ａ，７１ｂに分割され、ソースコンタクト部７２はソースコンタクト部７２ａ，７２ｂに分割され、ベース領域６はベース領域６ａ，６ｂに分割される。ソース拡張部７１ａ，７１ｂ及びソースコンタクト部７２ａ，７２ｂにより、ソース領域７ａ，７ｂが形成される。その後、エッチング用マスクとして用いた酸化膜２３を除去する。

【0064】

次に、図４のステップＳ１６のゲート絶縁膜／ゲート電極形成工程を行う。このゲート絶縁膜／ゲート電極形成工程では、ＣＶＤ技術、高温酸化（ＨＴＯ）法又は熱酸化法等により、トレンチ１０の下面及び側面、並びにソースコンタクト部７２ａ，７２ｂ及びベースコンタクト領域８ａ，８ｂの上面に、ゲート絶縁膜１１（図１３参照）を形成する。ゲート絶縁膜１１の形成時には、例えば９００℃以上、１３５０℃以下程度で熱処理（ＰＤＡ：Post Deposition Annealing）を行う。

【0065】

次に、ＣＶＤ技術等により、トレンチ１０の内側を埋め込むように、燐（Ｐ）やボロン（Ｂ）等の不純物を高濃度で添加したポリシリコン層（ドープドポリシリコン層）を堆積する。その後、フォトリソグラフィ技術及びドライエッチングにより、ポリシリコン層の一部及びゲート絶縁膜１１の一部を選択的に除去する。この結果、図１３に示すように、ゲート絶縁膜１１及びゲート電極１２からなる絶縁ゲート型電極構造（１１，１２）が形成される。このとき、図２に示すように、ゲート電極１２のゲート絶縁膜１１と接する位置の上面１２ａが、ソースコンタクト部７２ａの下面（下端）７２ｘよりも深く、且つソース拡張部７１ａの下面（下端）７１ｘよりも浅くなるように、ゲート電極１２の落ち込み量ｄ０を調整する。

【0066】

次に、ＣＶＤ技術等により、絶縁ゲート型電極構造（１１，１２）の上面に層間絶縁膜１３（図１４参照）を堆積する。フォトリソグラフィ技術及びドライエッチング技術等により、層間絶縁膜１３の一部を選択的に除去し、図１４に示すように、層間絶縁膜１３にソースコンタクト部７２ａ，７２ｂ及びベースコンタクト領域８ａ，８ｂの上面を露出するコンタクトホール１３ａ，１３ｂを開口する。その後、層間絶縁膜１３を平坦化するための熱処理（リフロー）を行ってもよい。

【0067】

次に、スパッタリング技術又は蒸着法等により、図１５に示すように、層間絶縁膜１３の上面及び側面と、ソースコンタクト部７２ａ，７２ｂ及びベースコンタクト領域８ａ，８ｂの上面を覆うように、バリアメタル層１４及びソース配線電極１５を順次形成し、ソース電極（１４，１５）を形成する。バリアメタル層１４は、ソース領域７ａ，７ｂのソースコンタクト部７２ａ，７２ｂ及びベースコンタクト領域８ａ，８ｂと低抵抗でオーミック接触する。

【0068】

次に、研削又は化学機械研磨（ＣＭＰ）等により、ＳｉＣ基板１を下面側から薄化して厚さを調整することにより、ドレイン領域１とする。次に、スパッタリング法又は蒸着法等により、ドレイン領域１の下面の全面に金（Ａｕ）等からなるドレイン電極１６（図１参照）を形成する。このようにして、図１に示したＳｉＣ半導体装置が完成する。

【0069】

（第２実施形態）
第２実施形態に係るＳｉＣ半導体装置は、図１に示した第１実施形態に係るＳｉＣ半導体装置と同様の構成である。第２実施形態に係るＳｉＣ半導体装置の製造方法は、図１６に示すように、ステップＳ２３のソースコンタクト部７２以外のイオン注入領域のための活性化アニール工程と、ステップＳ２５のソースコンタクト部７２のための活性化アニール工程とを分けて行う点が、第１実施形態に係るＳｉＣ半導体装置の製造方法と異なる。

【0070】

図１６のステップＳ２１のｎ^＋型ソース拡張部形成工程よりも前の手順は、第１実施形態に係るＳｉＣ半導体装置の製造方法と実質的に同様であるので、重複した説明を省略する。図１６のステップＳ２１のｎ^＋型ソース拡張部形成工程は、図４のステップＳ１１のｎ^＋型ソース拡張部形成工程と同様であり、図９に示すように、ｎ型不純物をイオン注入することにより、ｎ^＋型のソース拡張部７１を形成する。

【0071】

図１６のステップＳ２２のｐ^＋型コンタクト領域形成工程は、図４のステップＳ１３のｐ^＋型コンタクト領域形成工程と同様であり、図１１に示すように、ｐ型不純物をイオン注入することにより、ｐ^＋型のベースコンタクト領域８ａ，８ｂを形成する。なお、このとき、ｎ^＋型のソースコンタクト部７２は形成されていない。

【0072】

図１６のステップＳ２３の活性化アニール工程は、図４のステップＳ１４の活性化アニール工程と同様であり、例えば１６００℃以上、１９００℃以下程度で活性化アニールを行うことにより、第１埋込領域４ａ，４ｃ、ゲート底部保護領域４ｂ、第２埋込領域５ａ，５ｂ、ソース拡張部７１及びベースコンタクト領域８ａ，８ｂ等にそれぞれイオン注入されたｐ型不純物又はｎ型不純物を一斉に活性化させる。なお、このとき、ｎ^＋型のソースコンタクト部７２は形成されていない。

【0073】

図１６のステップＳ２４のｎ^＋型ソースコンタクト部形成工程は、図４のステップＳ１２のｎ^＋型ソースコンタクト部形成工程と同様であり、図１０に示すように、ｎ型不純物をイオン注入することにより、ｎ^＋型のソースコンタクト部７２を形成する。イオン注入のダメージにより、ソースコンタクト部７２に含まれる４Ｈ－ＳｉＣが崩され、アモルファス構造が形成される。

【0074】

図１６のステップＳ２５の活性化アニール工程は、図１６のステップＳ２３の活性化アニール工程の温度よりも低い、例えば１３００℃以上、１５００℃以下程度で活性化アニールを行うことにより、ソースコンタクト部７２にイオン注入されたｎ型不純物を活性化させる。このとき、ソースコンタクト部７２のアモルファス構造が再結晶化し、３Ｃ－ＳｉＣとなることで、３Ｃ－ＳｉＣを含むソースコンタクト部７２が形成される。

【0075】

図１６のステップＳ２６のトレンチ形成工程は、図４のステップＳ１５のトレンチ形成工程と同様であり、図１２に示すように、ドライエッチング技術等により、ソースコンタクト部７２の上面から深さ方向にトレンチ１０を選択的に形成する。

【0076】

図１６のステップＳ２７のゲート絶縁膜／ゲート電極形成工程は、図４のステップＳ１６のゲート絶縁膜／ゲート電極形成工程と同様であり、図１３に示すように、トレンチ１０の内側に、ゲート絶縁膜１１及びゲート電極１２からなる絶縁ゲート型電極構造（１１，１２）を埋め込む。図１６のステップＳ２７のゲート絶縁膜／ゲート電極形成工程よりも後の手順は、第１実施形態に係るＳｉＣ半導体装置の製造方法と実質的に同様であるので、重複した説明を省略する。

【0077】

第２実施形態に係るＳｉＣ半導体装置の製造方法によれば、第１実施形態に係るＳｉＣ半導体装置の製造方法と同様に、ソース領域７ａ，７ｂがソース電極（１４，１５）にオーミック接触することができると共に、ゲート電極１２とソース領域７ａ，７ｂとの間のリーク電流を抑制することができるトレンチゲート型のＳｉＣ半導体装置を実現可能となる。

【0078】

更に、第２実施形態に係るＳｉＣ半導体装置の製造方法によれば、ステップＳ２３のソースコンタクト部７２以外のイオン注入領域のための活性化アニール工程と、ステップＳ２５のソースコンタクト部７２のための活性化アニール工程とを分けて行う。ソースコンタクト部７２の３Ｃ－ＳｉＣの結晶欠陥は、活性化アニール時にアモルファス構造が再結晶化する際に発生するが、ステップＳ２５の活性化アニール工程をステップＳ２３の活性化アニール工程よりも低温で行うため、ソースコンタクト部７２からソース拡張部７１への結晶欠陥の伝搬を低減又は抑制することができる。

【0079】

（第３実施形態）
第３実施形態に係るＳｉＣ半導体装置は、図１に示した第１実施形態に係るＳｉＣ半導体装置と同様の構成である。第３実施形態に係るＳｉＣ半導体装置の製造方法は、図１７に示すように、ステップＳ３６のゲート絶縁膜／ゲート電極形成工程における熱処理（ＰＤＡ）が、ソースコンタクト部７２の活性化アニールを兼ねる点が、第１実施形態に係るＳｉＣ半導体装置の製造方法と異なる。

【0080】

図１７のステップＳ３１のｎ^＋型ソース拡張部形成工程よりも前の手順は、第１実施形態に係るＳｉＣ半導体装置の製造方法と実質的に同様であるので、重複した説明を省略する。図１７のステップＳ３１のｎ^＋型ソース拡張部形成工程は、図４のステップＳ１１のｎ^＋型ソース拡張部形成工程と同様であり、図９に示すように、ｎ型不純物をイオン注入することにより、ｎ^＋型のソース拡張部７１を形成する。

【0081】

図１７のステップＳ３２のｐ^＋型コンタクト領域形成工程は、図４のステップＳ１３のｐ^＋型コンタクト領域形成工程と同様であり、図１１に示すように、ｐ型不純物をイオン注入することにより、ｐ^＋型のベースコンタクト領域８ａ，８ｂを形成する。なお、このとき、ｎ^＋型のソースコンタクト部７２は形成されていない。

【0082】

図１７のステップＳ３３の活性化アニール工程は、図４のステップＳ１４の活性化アニール工程と同様であり、例えば１６００℃以上、１９００℃以下程度で活性化アニールを行うことにより、第１埋込領域４ａ，４ｃ、ゲート底部保護領域４ｂ、第２埋込領域５ａ，５ｂ、ソース拡張部７１及びベースコンタクト領域８ａ，８ｂ等にそれぞれイオン注入されたｐ型不純物又はｎ型不純物を一斉に活性化させる。なお、このとき、ｎ^＋型のソースコンタクト部７２は形成されていない。

【0083】

図１７のステップＳ３４のｎ^＋型ソースコンタクト部形成工程は、図４のステップＳ１２のｎ^＋型ソースコンタクト部形成工程と同様であり、図１０に示すように、ｎ型不純物をイオン注入することにより、ｎ^＋型のソースコンタクト部７２を形成する。イオン注入のダメージにより、ソースコンタクト部７２に含まれる４Ｈ－ＳｉＣが崩され、アモルファス構造が形成される。

【0084】

図１７のステップＳ３５のトレンチ形成工程は、図４のステップＳ１５のトレンチ形成工程と同様であり、図１２に示すように、ドライエッチング技術等により、ソースコンタクト部７２の上面から深さ方向にトレンチ１０を選択的に形成する。

【0085】

図１７のステップＳ３６のゲート絶縁膜／ゲート電極形成工程は、図４のステップＳ１６のゲート絶縁膜／ゲート電極形成工程と同様であり、図１３に示すように、トレンチ１０の内側にゲート絶縁膜１１を形成する。ゲート絶縁膜１１の形成時に、図１７のステップＳ３３の活性化アニール工程の温度よりも低い、例えば９００℃以上、１３５０℃以下程度の熱処理を行う。この熱処理により、ソースコンタクト部７２にイオン注入されたｎ型不純物を活性化させる。このとき、ソースコンタクト部７２のアモルファス構造が再結晶化し、３Ｃ－ＳｉＣとなることで、３Ｃ－ＳｉＣを含むソースコンタクト部７２が形成される。その後、トレンチ１０の内側にゲート電極１２を埋め込み、ゲート絶縁膜１１及びゲート電極１２からなる絶縁ゲート型電極構造（１１，１２）が形成される。

【0086】

図１７のステップＳ３６のゲート絶縁膜／ゲート電極形成工程よりも後の手順は、第１実施形態に係るＳｉＣ半導体装置の製造方法と実質的に同様であるので、重複した説明を省略する。

【0087】

第３実施形態に係るＳｉＣ半導体装置の製造方法によれば、第１実施形態に係るＳｉＣ半導体装置の製造方法と同様に、ソース領域７ａ，７ｂがソース電極（１４，１５）にオーミック接触することができると共に、ゲート電極１２とソース領域７ａ，７ｂとの間のリーク電流を抑制することができるトレンチゲート型のＳｉＣ半導体装置を実現可能となる。

【0088】

更に、第３実施形態に係るＳｉＣ半導体装置の製造方法によれば、ソースコンタクト部７２の３Ｃ－ＳｉＣの結晶欠陥は、活性化アニール時にアモルファス構造が再結晶化する際に発生するが、ステップＳ３６のゲート絶縁膜／ゲート電極形成工程における熱処理をステップＳ３３の活性化アニール工程よりも低温で行うため、ソースコンタクト部７２からソース拡張部７１への結晶欠陥の伝搬を低減又は抑制することができる。更に、ステップＳ３６のゲート絶縁膜／ゲート電極形成工程における熱処理が、ソースコンタクト部７２の活性化アニールを兼ねるため、工数の増加を抑制することができる。

【0089】

（その他の実施形態）
上記のように、本開示の第１～第３実施形態を記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。

【0090】

例えば、第１～第３実施形態に係る半導体装置としてＭＯＳＦＥＴを例示したが、ｎ^＋型のドレイン領域１の代わりにｐ^＋型のコレクタ領域を設けた構成の絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）にも適用可能である。また、ＩＧＢＴ単体以外にも、逆導通型ＩＧＢＴ（ＲＣ－ＩＧＢＴ）や、逆阻止絶縁ゲート型バイポーラトランジスタ（ＲＢ－ＩＧＢＴ）にも適用可能である。

【0091】

また、第１～第３実施形態が開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。このように、本開示はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本開示の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

【符号の説明】

【0092】

１…ドレイン領域（ＳｉＣ基板）
２…ドリフト層
３…電流拡散層
３ａ，３ｂ…ｎ型層
４ａ，４ｃ…第１埋込領域
４ｂ…ゲート底部保護領域
５ａ，５ｂ…第２埋込領域
６，６ａ，６ｂ…ベース領域
７ａ，７ｂ，７ｘ…ソース領域
８ａ，８ｂ…ベースコンタクト領域
１０…トレンチ
１１…ゲート絶縁膜
１２…ゲート電極
１２ａ…上面
１３…層間絶縁膜
１３ａ，１３ｂ…コンタクトホール
１４…バリアメタル層
１５…ソース配線電極
１６…ドレイン電極
２１～２３…酸化膜
７１，７１ａ，７１ｂ…ソース拡張部
７１ｘ…下面
７２，７２ａ，７２ｂ…ソースコンタクト部
７２ｘ…下面

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】