知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024000825
(43)【公開日】2024-01-09
(54)【発明の名称】半導体記憶装置およびメモリシステム
(51)【国際特許分類】
G06F 13/16 20060101AFI20231226BHJP
G06F 13/36 20060101ALI20231226BHJP
G06F 13/12 20060101ALI20231226BHJP
G06F 13/38 20060101ALI20231226BHJP
G06F 12/00 20060101ALI20231226BHJP
G06F 12/06 20060101ALI20231226BHJP
【ＦＩ】
G06F13/16 520B
G06F13/16 510E
G06F13/36 310E
G06F13/12 320A
G06F13/38 340D
G06F13/38 340E
G06F12/00 550A
G06F12/06 550B
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2022099760
(22)【出願日】2022-06-21
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】鈴木 智明
【テーマコード（参考）】
5B160
【Ｆターム（参考）】
5B160AA13
5B160AB01
5B160CA14
5B160MB02
5B160MB08
5B160MM01
(57)【要約】
【課題】複数のメモリチップからステータス情報を取得するために要する時間を抑制すること。
【解決手段】半導体記憶装置は、第１チップと、第２チップと、第３チップと、を備える。第３チップは、第１チップを示す第１アドレスを含む第１コマンドシーケンスを第１装置から受信した場合、第１アドレスを含む第２コマンドシーケンスの第１チャネルを介した転送と、第２チップを示す第２アドレスを含む第３コマンドシーケンスの第２チャネルを介した転送と、を実行する。第３チップは、これらのコマンドシーケンスの転送が完了してから第１時間の経過後、第１チャネルおよび第２チャネルに並列的に第１リードイネーブル信号を転送し、第１チャネルおよび第２チャネルを介して第１ステータス情報を並列的に取得する。第３チップは、第１ステータス情報を第１装置に出力する。
【選択図】図２６
【解決手段】半導体記憶装置は、第１チップと、第２チップと、第３チップと、を備える。第３チップは、第１チップを示す第１アドレスを含む第１コマンドシーケンスを第１装置から受信した場合、第１アドレスを含む第２コマンドシーケンスの第１チャネルを介した転送と、第２チップを示す第２アドレスを含む第３コマンドシーケンスの第２チャネルを介した転送と、を実行する。第３チップは、これらのコマンドシーケンスの転送が完了してから第１時間の経過後、第１チャネルおよび第２チャネルに並列的に第１リードイネーブル信号を転送し、第１チャネルおよび第２チャネルを介して第１ステータス情報を並列的に取得する。第３チップは、第１ステータス情報を第１装置に出力する。
【選択図】図２６
【特許請求の範囲】
【請求項1】
第１チップと、
第２チップと、
第１装置に接続可能であり、第１チャネルを介して前記第１チップに接続され、第２チャネルを介して前記第２チップに接続され、
前記第１チップを示す第１アドレスを少なくとも含むステータス情報を要求する第１コマンドシーケンスを前記第１装置から受信した場合、
前記第１アドレスを含む第２コマンドシーケンスの前記第１チャネルを介した転送と、前記第２チップを示す第２アドレスを含む第３コマンドシーケンスの第２チャネルを介した転送と、を実行し、
前記第２コマンドシーケンスおよび前記第３コマンドシーケンスの転送が完了してから第１時間の経過後、前記第１チャネルおよび前記第２チャネルに並列的に第１リードイネーブル信号を転送し、前記第１チャネルおよび前記第２チャネルを介して第１ステータス情報を並列的に取得し、
前記第１装置から第２リードイネーブル信号を受信した場合、第２リードイネーブル信号に基づいて前記第１ステータス情報を前記第１装置に出力する、
第３チップと、
を備える半導体記憶装置。
第２チップと、
第１装置に接続可能であり、第１チャネルを介して前記第１チップに接続され、第２チャネルを介して前記第２チップに接続され、
前記第１チップを示す第１アドレスを少なくとも含むステータス情報を要求する第１コマンドシーケンスを前記第１装置から受信した場合、
前記第１アドレスを含む第２コマンドシーケンスの前記第１チャネルを介した転送と、前記第２チップを示す第２アドレスを含む第３コマンドシーケンスの第２チャネルを介した転送と、を実行し、
前記第２コマンドシーケンスおよび前記第３コマンドシーケンスの転送が完了してから第１時間の経過後、前記第１チャネルおよび前記第２チャネルに並列的に第１リードイネーブル信号を転送し、前記第１チャネルおよび前記第２チャネルを介して第１ステータス情報を並列的に取得し、
前記第１装置から第２リードイネーブル信号を受信した場合、第２リードイネーブル信号に基づいて前記第１ステータス情報を前記第１装置に出力する、
第３チップと、
を備える半導体記憶装置。
【請求項2】
前記第１コマンドシーケンスは、前記第１アドレスと前記第２アドレスとを含み、
前記第２コマンドシーケンスは、前記第１アドレスを含み、前記第２アドレスを含まず、
前記第３コマンドシーケンスは、前記第２アドレスを含み、前記第１アドレスを含まない、
請求項１に記載の半導体記憶装置。
前記第２コマンドシーケンスは、前記第１アドレスを含み、前記第２アドレスを含まず、
前記第３コマンドシーケンスは、前記第２アドレスを含み、前記第１アドレスを含まない、
請求項１に記載の半導体記憶装置。
【請求項3】
前記第１コマンドシーケンスは、前記第２アドレスを含まず、
前記第３チップは、前記第１アドレスのうちのチップ識別番号を前記第１チップを示す値から前記第２チップを示す値に差し替えることによって前記第２アドレスを取得する、
請求項１に記載の半導体記憶装置。
前記第３チップは、前記第１アドレスのうちのチップ識別番号を前記第１チップを示す値から前記第２チップを示す値に差し替えることによって前記第２アドレスを取得する、
請求項１に記載の半導体記憶装置。
【請求項4】
前記第１コマンドシーケンスは、ステータス情報を要求する第１コマンドと、並列動作を指示する第２コマンドと、を含み、
前記第２コマンドシーケンスおよび前記第３コマンドシーケンスは、前記第１コマンドを含み、前記第２コマンドを含まない、
請求項１に記載の半導体記憶装置。
前記第２コマンドシーケンスおよび前記第３コマンドシーケンスは、前記第１コマンドを含み、前記第２コマンドを含まない、
請求項１に記載の半導体記憶装置。
【請求項5】
前記第３チップは、
前記第１チャネルを介して取得した前記第１ステータス情報と前記第２チャネルを介して取得した前記第１ステータス情報との論理積または論理和によって第２ステータス情報を取得し、
前記第１装置から前記第２リードイネーブル信号を受信した場合、前記第２リードイネーブル信号に基づいて前記第２ステータス情報を前記第１装置に出力する、
請求項１から請求項４の何れかに記載の半導体記憶装置。
前記第１チャネルを介して取得した前記第１ステータス情報と前記第２チャネルを介して取得した前記第１ステータス情報との論理積または論理和によって第２ステータス情報を取得し、
前記第１装置から前記第２リードイネーブル信号を受信した場合、前記第２リードイネーブル信号に基づいて前記第２ステータス情報を前記第１装置に出力する、
請求項１から請求項４の何れかに記載の半導体記憶装置。
【請求項6】
第１装置と、
半導体記憶装置と、
を備え、
前記半導体記憶装置は、
第１チップと、
第２チップと、
前記第１装置に接続され、第１チャネルを介して前記第１チップに接続され、第２チャネルを介して前記第２チップに接続され、
前記第１チップを示す第１アドレスを少なくとも含むステータス情報を要求する第１コマンドシーケンスを前記第１装置から受信した場合、
前記第１アドレスを含む第２コマンドシーケンスの前記第１チャネルを介した転送と、前記第２チップを示す第２アドレスを含む第３コマンドシーケンスの第２チャネルを介した転送と、を実行し、
前記第２コマンドシーケンスおよび前記第３コマンドシーケンスの転送が完了してから第１時間の経過後、前記第１チャネルおよび前記第２チャネルに並列的に第１リードイネーブル信号を転送し、前記第１チャネルおよび前記第２チャネルを介して第１ステータス情報を並列的に取得し、
前記第１装置から第２リードイネーブル信号を受信した場合、第２リードイネーブル信号に基づいて前記第１ステータス情報を前記第１装置に出力する、
第３チップと、
を備える、メモリシステム。
半導体記憶装置と、
を備え、
前記半導体記憶装置は、
第１チップと、
第２チップと、
前記第１装置に接続され、第１チャネルを介して前記第１チップに接続され、第２チャネルを介して前記第２チップに接続され、
前記第１チップを示す第１アドレスを少なくとも含むステータス情報を要求する第１コマンドシーケンスを前記第１装置から受信した場合、
前記第１アドレスを含む第２コマンドシーケンスの前記第１チャネルを介した転送と、前記第２チップを示す第２アドレスを含む第３コマンドシーケンスの第２チャネルを介した転送と、を実行し、
前記第２コマンドシーケンスおよび前記第３コマンドシーケンスの転送が完了してから第１時間の経過後、前記第１チャネルおよび前記第２チャネルに並列的に第１リードイネーブル信号を転送し、前記第１チャネルおよび前記第２チャネルを介して第１ステータス情報を並列的に取得し、
前記第１装置から第２リードイネーブル信号を受信した場合、第２リードイネーブル信号に基づいて前記第１ステータス情報を前記第１装置に出力する、
第３チップと、
を備える、メモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置およびメモリシステムに関する。
【背景技術】
【0002】
外部のコントローラ（以降、メモリコントローラと表記する）に接続される外部端子群と複数のメモリチップとの間にブリッジチップと称される半導体集積回路を配した半導体記憶装置がある。この半導体記憶装置では、複数のメモリチップのステータス情報はブリッジチップを介してメモリコントローラに出力される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特許第６９１８８０５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
一つの実施形態は、複数のメモリチップからステータス情報を取得するために要する時間を抑制できる半導体記憶装置およびメモリシステムを提供することを目的とする。
【課題を解決するための手段】
【0005】
一つの実施形態によれば、半導体記憶装置は、第１チップと、第２チップと、第３チップと、を備える。第３チップは、第１装置に接続可能であり、第１チャネルを介して前記第１チップに接続され、第２チャネルを介して第２チップに接続される。第３チップは、第１チップを示す第１アドレスを少なくとも含むステータス情報を要求する第１コマンドシーケンスを第１装置から受信した場合、第１アドレスを含む第２コマンドシーケンスの第１チャネルを介した転送と、第２チップを示す第２アドレスを含む第３コマンドシーケンスの第２チャネルを介した転送と、を実行する。第３チップは、第２コマンドシーケンスおよび第３コマンドシーケンスの転送が完了してから第１時間の経過後、第１チャネルおよび第２チャネルに並列的に第１リードイネーブル信号を転送し、第１チャネルおよび第２チャネルを介して第１ステータス情報を並列的に取得する。第１装置から第２リードイネーブル信号を受信した場合、第３チップは、第２リードイネーブル信号に基づいて第１ステータス情報を第１装置に出力する。
【図面の簡単な説明】
【0006】
【図1】第１の実施形態にかかる半導体記憶装置が適用されるメモリシステムの構成の一例を示す模式的な図。
【図2】第１の実施形態の各メモリチップに与えられたＬＵＮおよびチップグループについて説明するための模式的な図。
【図3】第１の実施形態のメモリチップの構成の一例を示す模式的な図。
【図4】第１の実施形態にかかるメモリシステムにおいてライト動作の指示の際に各チャネルにおいて転送される情報の一例を示すタイミングチャート。
【図5】第１の実施形態のデータインコマンドシーケンスに含んで転送されるアドレス情報の構成の一例を示す模式的な図。
【図6】第１の実施形態にかかるメモリシステムにおいてセンス動作の指示の際に各チャネルにおいて転送される情報の一例を示すタイミングチャート。
【図7】第１の実施形態にかかるメモリシステムにおいてデータアウト動作の指示の際に各チャネルにおいて転送される情報の一例を示すタイミングチャート。
【図8】第１の実施形態にかかるブリッジチップの、データ転送用のコマンドシーケンスの処理に関する動作の一例を示すフローチャート。
【図9】第２の実施形態にかかる半導体記憶装置が適用されるメモリシステムの一例を示す模式的な図。
【図10】第２の実施形態にかかるメモリシステムにおいてライト動作の指示の際に各チャネルにおいて転送される情報の一例を示すタイミングチャート。
【図11】第２の実施形態にかかるメモリシステムにおいてセンス動作の指示の際に各チャネルにおいて転送される情報の一例を示すタイミングチャート。
【図12】第２の実施形態にかかるメモリシステムにおいてデータアウト動作の指示の際に各チャネルにおいて転送される情報の一例を示すタイミングチャート。
【図13】第２の実施形態の変形例にかかるメモリシステムにおいてライト動作の指示の際に各チャネルにおいて転送される情報の一例を示すタイミングチャート。
【図14】第３の実施形態にかかる半導体記憶装置が適用されるメモリシステムの一例を示す模式的な図。
【図15】第３の実施形態にかかる第１情報および第２情報のデータ構成の一例を示す模式的な図。
【図16】第３の実施形態にかかる第１の初期化処理の一例を示すフローチャート。
【図17】第３の実施形態にかかる第１の初期化処理の後のブロック管理情報の内容の一例を示す図。
【図18】第３の実施形態にかかる第２の初期化処理の一例を示すフローチャート。
【図19】第３の実施形態にかかる第２の初期化処理が実行された後のブロック管理情報の内容の一例を示す図。
【図20】第３の実施形態にかかる第３の初期化処理の一例を示すフローチャート。
【図21】第３の実施形態にかかる第３の初期化処理が実行された後のブロック管理情報の内容の一例を示す図。
【図22】第３の実施形態にかかるメモリシステムの動作中のブロック管理情報の更新の処理の一例を示すフローチャート。
【図23】第３の実施形態にかかるブロック管理情報の更新の処理によるブロック管理情報の内容の遷移の一例を示す図。
【図24】第３の実施形態にかかるブロック管理情報の更新の処理によるブロック管理情報の内容の遷移の一例を示す図。
【図25】第４の実施形態にかかる半導体記憶装置が適用されるメモリシステムの一例を示す模式的な図。
【図26】第４の実施形態にかかるメモリシステムにおいてステータス情報を取得する際に各チャネルにおいて転送される情報の一例を示すタイミングチャート。
【図27】第４の実施形態の変形例１にかかるメモリシステムにおいてステータス情報を取得する際に各チャネルにおいて転送される情報の一例を示すタイミングチャート。
【図28】第４の実施形態の変形例２にかかるメモリシステムにおいてステータス情報を取得する際に各チャネルにおいて転送される情報の一例を示すタイミングチャート。
【図29】第４の実施形態の変形例３にかかる第１ステータス情報および第２ステータス情報のデータ構成の一例を示す模式的な図。
【図30】第４の実施形態の変形例３にかかるメモリシステムにおいてステータス情報を取得する際に各チャネルにおいて転送される情報の一例を示すタイミングチャート。
【発明を実施するための形態】
【0007】
以下に添付図面を参照して、実施形態にかかる半導体記憶装置およびメモリシステムを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【0008】
（第１の実施形態）
図１は、第１の実施形態にかかる半導体記憶装置１が適用されるメモリシステムＳＹＳの構成の一例を示す模式的な図である。
図１は、第１の実施形態にかかる半導体記憶装置１が適用されるメモリシステムＳＹＳの構成の一例を示す模式的な図である。
【0009】
メモリシステムＳＹＳは、メモリコントローラＭＣおよび半導体記憶装置１を含む。半導体記憶装置１は、外部端子群１０、ブリッジチップＢＣ、および複数のメモリチップＣＰ１－０～ＣＰ１－３，ＣＰ２－０～ＣＰ２－３を備える。
【0010】
なお、メモリコントローラＭＣは第１装置の一例である。ブリッジチップＢＣは第３チップの一例である。
【0011】
半導体記憶装置１は、メモリチップＣＰ１－０～ＣＰ１－３およびメモリチップＣＰ２－０～ＣＰ２－３それぞれが積層されたＭＣＰ（Multi Chip Package）として実装され得る。半導体記憶装置１がＭＣＰとして実装される場合、半導体記憶装置１では、ブリッジチップＢＣおよび複数のメモリチップＣＰ１－０～ＣＰ１－３，ＣＰ２－０～ＣＰ２－３の周囲が、モールド樹脂で封止されていてもよい。
【0012】
図１では、チャネルＣＨ１を介してブリッジチップＢＣに４つのメモリチップＣＰ１－０～ＣＰ１－３が接続され、チャネルＣＨ２を介してブリッジチップＢＣに４つのメモリチップＣＰ２－０～ＣＰ２－３が接続される構成が例示されている。すなわち、半導体記憶装置１は、複数の（ここでは８個）メモリチップＣＰ１－０～ＣＰ１－３，ＣＰ２－０～ＣＰ２－３を含むマルチメモリチップモジュールとして構成され得る。
【0013】
各メモリチップＣＰ１－０～ＣＰ１－３，ＣＰ２－０～ＣＰ２－３は、例えば、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリのメモリチップである。なお、半導体記憶装置１が備えるメモリチップＣＰの数は８個に限定されない。また、ブリッジチップＢＣと複数のメモリチップＣＰとを接続するチャネルの数は２個に限定されない。
【0014】
半導体記憶装置１は、有線通信路を介してメモリコントローラＭＣに接続可能である。この有線通信路は、チャネルＣＨ０と表記される。チャネルＣＨ０は、所定の規格に基づき構成される。各メモリチップＣＰ１－０～ＣＰ１－３，ＣＰ２－０～ＣＰ２－３がＮＡＮＤ型フラッシュメモリである場合、所定の規格は、例えば、トグルＤＤＲ規格である。
【0015】
ブリッジチップＢＣは、複数（ここでは２個）のチャネルＣＨ１，ＣＨ２に電気的に接続されている。複数のメモリチップＣＰ１－０～ＣＰ１－３，ＣＰ２－０～ＣＰ２－３は、複数のチャネルＣＨ１，ＣＨ２を介してブリッジチップＢＣに接続されている。メモリチップＣＰ１－０～ＣＰ１－３は、所定の規格に基づき構成されたチャネルＣＨ１に接続されている。メモリチップＣＰ２－０～ＣＰ２－３は、所定の規格に基づき構成されたチャネルＣＨ２に接続されている。各メモリチップＣＰがＮＡＮＤ型フラッシュメモリである場合、所定の規格は、例えば、トグルＤＤＲ規格である。以降、各メモリチップＣＰはＮＡＮＤ型のフラッシュメモリであり、所定の規格はトグルＤＤＲ規格であることとする。
【0016】
チャネルＣＨ０は、チップイネーブル信号ＣＥｎを転送する信号線、コマンドラッチ信号ＣＬＥを転送する信号線、アドレスラッチ信号ＡＬＥを転送する信号線、ライトイネーブル信号ＷＥｎを転送する信号線、リードイネーブル信号ＲＥ／ＲＥｎを転送する信号線、データストローブ信号ＤＱＳ／ＤＱＳｎを転送する信号線、所定のビット幅（ここでは一例として８ビットの幅）を有するデータ信号ＤＱ［７：０］を転送する信号線、レディービジー信号Ｒ／Ｂｎ＿１を転送する信号線、およびレディービジー信号Ｒ／Ｂｎ＿２を転送する信号線を含む。なお、信号を表す符号の末尾に記された「ｎ」は、負論理で動作せしめられる信号であることを表す。各信号が負論理で動作せしめられるか正論理で動作せしめられるかは任意に設計され得る。
【0017】
チップイネーブル信号ＣＥｎは、アクセスの対象のメモリチップＣＰをイネーブル状態とするための信号である。データストローブ信号ＤＱＳ／ＤＱＳｎは、データ信号ＤＱ［７：０］で送信されるデータを相手装置に取り込むように指示する信号である。データストローブ信号ＤＱＳ／ＤＱＳｎは、データストローブ信号ＤＱＳとデータストローブ信号ＤＱＳｎとによって構成される差動信号である。コマンドラッチイネーブル信号ＣＬＥは、データ信号ＤＱ［７：０］がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、データ信号ＤＱ［７：０］がアドレスであることを示す信号である。ライトイネーブル信号ＷＥｎは、データ信号ＤＱ［７：０］で送信されるコマンドまたはアドレスを取り込むように相手装置に指示する信号である。リードイネーブル信号ＲＥ／ＲＥｎは、データ信号ＤＱ［７：０］を出力するように相手装置に指示する信号である。リードイネーブル信号ＲＥ／ＲＥｎは、リードイネーブル信号ＲＥおよびリードイネーブル信号ＲＥｎによって構成される差動信号である。レディービジー信号Ｒ／Ｂｎ＿１およびレディービジー信号Ｒ／Ｂｎ＿２は、コマンドの受信を待機している状態であるレディー状態であるかコマンドを受信しても実行できない状態であるビジー状態であるかを示す信号である。なお、チャネルＣＨ０が含むレディービジー信号Ｒ／Ｂｎを転送する信号線の構成は上記された例に限定されない。例えば、チャネルＣＨ０は、レディービジー信号Ｒ／Ｂｎに関しては、チャネルＣＨ１にかかるレディービジー信号Ｒ／Ｂｎと、チャネルＣＨ１にかかるレディービジー信号Ｒ／Ｂｎと、からワイヤードＯＲ接続などによって生成された一つのレディービジー信号Ｒ／Ｂｎを転送するための１つの信号線を備えていてもよい。
【0018】
チャネルＣＨ１，ＣＨ２のそれぞれは、チャネルＣＨ０の信号群と同種の信号群を送受信できる。即ち、チャネルＣＨ１，ＣＨ２のそれぞれは、チップイネーブル信号ＣＥｎを転送する信号線、コマンドラッチ信号ＣＬＥを転送する信号線、アドレスラッチ信号ＡＬＥを転送する信号線、ライトイネーブル信号ＷＥｎを転送する信号線、リードイネーブル信号ＲＥ／ＲＥｎを転送する信号線、データストローブ信号ＤＱＳ／ＤＱＳｎを転送する信号線、データ信号ＤＱ［７：０］を転送する信号線群、およびレディービジー信号Ｒ／Ｂｎを転送する信号線、を備えている。
【0019】
ブリッジチップＢＣは、第１インタフェース１０１と、２つの第２インタフェース１０２と、コントローラ１０３と、バッファメモリ１０４と、を備える。
【0020】
第１インタフェース１０１は、メモリコントローラＭＣに対してチャネルＣＨ０を介した電気信号の送受信を行うＰＨＹ回路である。
【0021】
２つの第２インタフェース１０２のうちの第２インタフェース１０２－１は、４個のメモリチップＣＰ１－０～ＣＰ１－３に対してチャネルＣＨ１を介した電気信号の送受信を行うＰＨＹ回路である。２つの第２インタフェース１０２のうちの第２インタフェース１０２－２は、４個のメモリチップＣＰ２－０～ＣＰ２－３に対してチャネルＣＨ２を介した電気信号の送受信を行うＰＨＹ回路である。
【0022】
バッファメモリ１０４は、メモリコントローラＭＣとメモリチップＣＰとの間の転送データが一時的に格納されるメモリである。バッファメモリ１０４は、ＤＲＡＭ（Dynamic Random Access Memory）によって構成されてもよいし、ＳＲＡＭ（Static Random Access Memory）によって構成されてもよい。なお、バッファメモリ１０４を構成するメモリのタイプはこれらに限定されない。
【0023】
コントローラ１０３は、第１インタフェース１０１と、２つの第２インタフェース１０２と、の間に配されている。コントローラ１０３は、バッファメモリ１０４を使って、第１インタフェース１０１と、２つの第２インタフェース１０２と、の間の情報の授受を制御する。
【0024】
コントローラ１０３は、コマンドデコーダ１１１、信号転送／処理回路１１２、およびレジスタ１１３を有する。
【0025】
コマンドデコーダ１１１は、メモリコントローラＭＣからチャネルＣＨ０を介して受けたコマンドを解析する。コマンドデコーダ１１１は、解析結果に応じて、メモリチップＣＰに対するコマンドを発行することができる。
【0026】
レジスタ１１３は、ブリッジチップＢＣの動作を制御するための各種情報（動作制御情報と表記する）が格納されるメモリである。動作制御情報は、特定の情報に限定されない。例えば、動作制御情報は、ブリッジチップＢＣの制御に使用される設定情報であってもよい。設定情報は、メモリコントローラＭＣから送られてきて、ブリッジチップＢＣに格納される。コントローラ１０３は、設定情報に従った動作を実行する。
【0027】
信号転送／処理回路１１２は、第１インタフェース１０１と２つの第２インタフェース１０２との間の信号の転送および当該信号に対する処理を実行する。特に、コマンドデコーダ１１１による解析によってメモリコントローラＭＣからチャネルＣＨ０を介して受けたコマンドがデータ転送用のコマンドであることが判明した場合、信号転送／処理回路１１２は、コマンドおよびアドレス情報を含むコマンドシーケンスの複製、転送、および操作を行う。
【0028】
各メモリチップＣＰには、半導体記憶装置１内でユニークな識別番号であるＬＵＮ（Logical Unit Number）が与えられている。ブリッジチップＢＣは、ＬＵＮを用いたシンプルな関係に基づいて、それぞれ異なるチャネルに接続された複数（ここでは２個）のメモリチップＣＰを１つのグループとして管理する。以降、グループは、チップグループと表記される。なお、ＬＵＮはチップ識別番号の一例である。
【0029】
信号転送／処理回路１１２は、１つのチップグループを構成する２個のメモリチップＣＰとの間のデータ転送が同時に（並列的に）実行されるよう、コマンドシーケンスの複製と、複製によって生成された２個のコマンドシーケンスのそれぞれ異なるチャネルを介した転送と、を行う。
【0030】
２個のコマンドシーケンスの転送の際、信号転送／処理回路１１２は、各コマンドシーケンスが１つのチップグループを構成する２個のメモリチップＣＰのそれぞれに届くよう、いずれか一方のコマンドシーケンスに含まれるアドレス情報の操作を行う。
【0031】
図２は、第１の実施形態の各メモリチップＣＰに与えられたＬＵＮおよびチップグループについて説明するための模式的な図である。
【0032】
図２に示される例では、メモリチップＣＰ１－０にはＬＵＮ０、メモリチップＣＰ１－１にはＬＵＮ１、メモリチップＣＰ１－２にはＬＵＮ２、メモリチップＣＰ１－３にはＬＵＮ３、メモリチップＣＰ２－０にはＬＵＮ４、メモリチップＣＰ２－１にはＬＵＮ５、メモリチップＣＰ２－２にはＬＵＮ６、メモリチップＣＰ２－３にはＬＵＮ７が与えられている。
【0033】
ＬＵＮ０が与えられたメモリチップＣＰ１－０とＬＵＮ４が与えられたメモリチップＣＰ２－０とによってチップグループＧ０が構成される。ＬＵＮ１が与えられたメモリチップＣＰ１－１とＬＵＮ５が与えられたメモリチップＣＰ２－１とによってチップグループＧ１が構成される。ＬＵＮ２が与えられたメモリチップＣＰ１－２とＬＵＮ６が与えられたメモリチップＣＰ２－２とによってチップグループＧ２が構成される。ＬＵＮ３が与えられたメモリチップＣＰ１－３とＬＵＮ７が与えられたメモリチップＣＰ２－３とによってチップグループＧ３が構成される。
【0034】
つまり、ＬＵＮｉが与えられたメモリチップＣＰとＬＵＮ（ｉ＋４）が与えられたメモリチップＣＰとによって１つのチップグループＧｉが構成される。ただし、ｉは０から３までの整数である。信号転送／処理回路１１２は、或るメモリチップＣＰのＬＵＮが判明すれば、当該ＬＵＮを用いたシンプルな算術演算によって当該メモリチップＣＰと同じチップグループに属する別のメモリチップＣＰを特定することができる。
【0035】
図３は、第１の実施形態のメモリチップＣＰの構成の一例を示す模式的な図である。
【0036】
メモリチップＣＰは、２つのサブアレイ２０４に分割されたメモリセルアレイ２０１と、２つのページバッファ２０２と、２つのデータキャッシュ２０３と、を備える。２つのページバッファ２０２および２つのデータキャッシュ２０３は、例えば、それぞれＳＲＡＭ（Static Random Access Memory）で構成される。２つのページバッファ２０２および２つのデータキャッシュ２０３は、フリップフロップで構成されてもよい。
【0037】
メモリセルアレイ２０１に対するアクセスは、ライト（プログラムとも称される）、リード、およびイレースを含む。各サブアレイ２０４は、２つのページバッファ２０２のうちの１つおよび２つのデータキャッシュ２０３のうちの１つとともに、１つのプレーンを構成する。つまり、メモリチップＣＰは、２つのプレーンを備える。
【0038】
２つのプレーンは、互いに独立に動作可能である。各メモリチップＣＰ内の各プレーンは、プレーン番号（ＰＬ＃）によって識別される。プレーン番号がＸ（Ｘは０以上の整数）のプレーンは、プレーンＰＬ＃Ｘと表記される。つまり、メモリチップＣＰは、プレーンＰＬ＃０およびプレーンＰＬ＃１を備える。
【0039】
なお、メモリチップＣＰが備えるプレーンの数は２に限定されない。メモリチップＣＰは、複数のプレーンに分割されていなくてもよい。
【0040】
メモリコントローラＭＣから入力されたデータをメモリチップＣＰが受け取り、入力されたデータをメモリチップＣＰがメモリセルアレイ２０１にライトする一連の動作は、本明細書では、ライト動作と表記される。メモリコントローラＭＣからメモリチップＣＰに入力されるデータは、ライトデータとも表記される。メモリチップＣＰがメモリセルアレイ２０１からデータをリードしてメモリコントローラＭＣに出力する一連の動作は、リード動作と表記される。メモリチップＣＰからメモリコントローラＭＣに出力されるデータは、リードデータとも表記される。
【0041】
ライト動作では、メモリチップＣＰは、外部（この場合はブリッジチップＢＣ）から入力されたライトデータをデータキャッシュ２０３に受ける。データキャッシュ２０３にライトデータを入力する動作は、データイン動作とも称される。データイン動作の後、メモリチップＣＰは、データキャッシュ２０３に受けたライトデータをページバッファ２０２に転送し、転送完了後に、ページバッファ２０２からメモリセルアレイ２０１にライトデータをライトする。ページバッファ２０２からメモリセルアレイ２０１にデータをライトする動作は、プログラム動作とも称される。
【0042】
リード動作では、メモリチップＣＰは、まず、リードデータをメモリセルアレイ２０１からページバッファ２０２に転送する。メモリセルアレイ２０１からページバッファ２０２にリードデータを転送する動作は、センス動作とも称される。メモリチップＣＰは、センス動作によってページバッファ２０２に格納されたリードデータを、ページバッファ２０２からデータキャッシュ２０３に転送する。そして、メモリチップＣＰは、データキャッシュ２０３から外部（この場合はブリッジチップＢＣ）にリードデータを出力する。データキャッシュ２０３から外部にリードデータを出力する動作は、データアウト動作とも称される。
【0043】
各サブアレイ２０４は、複数のブロックを備える。１つのブロックにライトされたデータは、一括にイレースされる。
【0044】
なお、各ブロックは、複数のページを備える。ページは、サブアレイ２０４に対するプログラム動作によるデータのライトおよびセンス動作によるデータのリードの単位の記憶領域である。サブアレイ２０４に対してページ単位でプログラム動作およびセンス動作が実行できるよう、各データキャッシュ２０３および各ページバッファ２０２は、少なくとも１ページ分の記憶容量を有する。
【0045】
第１の実施形態では、ブリッジチップＢＣは、メモリコントローラＭＣから或るメモリチップＣＰを指定したデータ転送用のコマンドシーケンスを受信すると、当該ターゲットのメモリチップＣＰが属するチップグループを構成する全メモリチップＣＰをターゲットとして解釈する。そして、ブリッジチップＢＣは、そのチップグループを構成する全メモリチップＣＰに宛ててデータ転送用のコマンドシーケンスを送信する。
【0046】
データ転送用のコマンドシーケンスは、メモリチップＣＰにデータイン動作を行うためのデータインコマンドシーケンス、メモリチップＣＰにセンス動作を実行させるセンスコマンドシーケンス、およびメモリチップＣＰにデータアウト動作を実行させるデータアウトコマンドシーケンスを含む。
【0047】
データ転送用のコマンドシーケンスに限らず、各コマンドシーケンスはコマンドを含む。コマンドデコーダ１１１は、コマンドシーケンスに含まれるコマンドに基づき、受信したコマンドシーケンスがデータ転送用のコマンドシーケンスであるか否かを判定する。また、コマンドデコーダ１１１は、コマンドシーケンスに含まれるコマンドに基づき、データ転送の種類を判定する。データ転送の種類は、データイン動作、センス動作、またはデータアウト動作を含む。
【0048】
図４は、第１の実施形態にかかるメモリシステムＳＹＳにおいてライト動作の指示の際に各チャネルにおいて転送される情報の一例を示すタイミングチャートである。本図には、チャネルＣＨ０で転送されるデータ信号ＤＱ［７：０］の波形と、チャネルＣＨ１で転送されるデータ信号ＤＱ［７：０］の波形と、チャネルＣＨ２で転送されるデータ信号ＤＱ［７：０］の波形と、が示されている。以降に説明するいくつかのタイミングチャートにおいても同様である。
【0049】
メモリコントローラＭＣは、まず、データインコマンドシーケンスＳＱｉｎ－０をブリッジチップＢＣに入力する（時刻ｔ０）。データインコマンドシーケンスＳＱｉｎ－０は、データインコマンドＣ０およびアドレス情報によって構成される。データインコマンドＣ０は、データイン動作を要求するコマンドである。アドレス情報は、この例では、それぞれは８個のデータストローブ信号ＤＱＳ／ＤＱＳｎによって転送される最小単位の情報である１バイトのアドレス片（address segment）Ａ１～Ａ６として転送される。なお、このデータインコマンドシーケンスＳＱｉｎ－０の構成は、トグルＤＤＲ規格に準拠する。
【0050】
ブリッジチップＢＣにおいて、コマンドデコーダ１１１がデータインコマンドＣ０を解釈すると、信号転送／処理回路１１２は、データインコマンドシーケンスＳＱｉｎ－０を複製することによって２つのデータインコマンドシーケンスＳＱｉｎ－１，ＳＱｉｎ－２を生成する。そして、信号転送／処理回路１１２は、２つのデータインコマンドシーケンスＳＱｉｎ－１，ＳＱｉｎ－２の転送を開始する（時刻ｔ１）。データインコマンドシーケンスＳＱｉｎ－１は、チャネルＣＨ１を介して或るメモリチップＣＰに宛てて転送され、データインコマンドシーケンスＳＱｉｎ－２は、チャネルＣＨ２を介して別のメモリチップＣＰに宛てて転送される。
【0051】
信号転送／処理回路１１２は、データインコマンドシーケンスＳＱｉｎ－０に含まれるアドレス情報に基づき、当該アドレス情報が示すメモリチップＣＰと同じチップグループに属する別のメモリチップＣＰを特定する。そして、２つのデータインコマンドシーケンスＳＱｉｎ－１，ＳＱｉｎ－２のうちのうちの一方に含まれるアドレス情報を、別のメモリチップＣＰを示すアドレス情報に差し替える（replace）。以降、第１の実施形態の説明では、メモリコントローラＭＣからブリッジチップＢＣに転送されたコマンドシーケンスに含まれるアドレス情報が示すメモリチップＣＰは第１メモリチップＣＰと表記される。第１メモリチップＣＰと同じチップグループに属する別のメモリチップＣＰは、第２メモリチップＣＰと表記される。なお、第１メモリチップＣＰは第１チップの一例である。第２メモリチップＣＰは第２チップの一例である。
【0052】
チャネルＣＨ１に接続された或るメモリチップＣＨ１が第１メモリチップＣＰに該当する場合、信号転送／処理回路１１２は、データインコマンドシーケンスＳＱｉｎ－１に対してはアドレス情報の差し替えを行わず、データインコマンドシーケンスＳＱｉｎ－２に対してアドレス情報の差し替えを行う。これによって、第１メモリチップＣＰはデータインコマンドシーケンスＳＱｉｎ－１を受信でき、第２メモリチップＣＰはデータインコマンドシーケンスＳＱｉｎ－２を受信できる。
【0053】
チャネルＣＨ２に接続された或るメモリチップＣＨ２が第１メモリチップＣＰに該当する場合、信号転送／処理回路１１２は、データインコマンドシーケンスＳＱｉｎ－２に対してはアドレス情報の差し替えを行わず、データインコマンドシーケンスＳＱｉｎ－１に対してアドレス情報の差し替えを行う。これによって、第１メモリチップＣＰはデータインコマンドシーケンスＳＱｉｎ－２を受信でき、第２メモリチップＣＰはデータインコマンドシーケンスＳＱｉｎ－１を受信できる。
【0054】
図４に示される例によれば、データインコマンドシーケンスＳＱｉｎ－０には６バイトのアドレス片Ａ１～Ａ６がアドレス情報として含まれている。信号転送／処理回路１１２は、６バイトのアドレス片Ａ１～Ａ６のうちのＬＵＮを含む１以上のアドレス片に対し、ＬＵＮの値の差し替えを行う。
【0055】
図５は、第１の実施形態のデータインコマンドシーケンスに含んで転送されるアドレス情報の構成の一例を示す模式的な図である。なお、このアドレス情報の構成は、後述のセンスコマンドシーケンスおよびデータアウトコマンドシーケンスでも共通に使用される。
【0056】
図５に示される例では、アドレス情報は、カラムアドレスおよびロウアドレスをこの順で配列された構成を有する。ロウアドレスは、ワードライン番号（ＷＬ＃）、プレーン番号（ＰＬ＃）、ブロック番号（ＢＬＫ＃）、およびＬＵＮをこの順で配列された構成を有する。なお、ブロック番号は、プレーン内（複数のプレーンに分割されていないメモリチップではメモリチップＣＰ内）でユニークな識別番号であり、ブロック識別番号の一例である。
【0057】
アドレス片Ａ１，Ａ２は、アドレス情報のうちのカラムアドレスを含む。アドレス片Ａ３はワードライン番号のビット列の一部を含む。アドレス片Ａ４はワードライン番号のビット列のうちの残りの部分と、プレーン番号と、ブロック番号のビット列のうちの一部と、を含む。アドレス片Ａ５は、ＬＵＮのビット列のうちの一部を含む。アドレス片Ａ６は、ＬＵＮのビット列のうちの残りの部分を含む。
【0058】
信号転送／処理回路１１２は、第２メモリチップＣＰに宛てたコマンドシーケンスを転送する際には、６バイトのアドレス片Ａ１～Ａ６のうちのアドレス片Ａ５，Ａ６に含まれるＬＵＮを、第１メモリチップＣＰを示す値から第２メモリチップＣＰを示す値に差し替える。ＬＵＮの値の差し替え後のアドレス片Ａ５，Ａ６は、アドレス片Ａ５’，Ａ６’と表記される。
【0059】
図４に示される例では、チャネルＣＨ１に接続された或るメモリチップＣＨ１が第１メモリチップＣＰに該当する。よって、データインコマンドシーケンスＳＱｉｎ－１ではブリッジチップＢＣが受信したアドレス情報がそのまま転送され、データインコマンドシーケンスＳＱｉｎ－２ではアドレス片Ａ５，Ａ６がアドレス片Ａ５’，Ａ６’に差し替えられたアドレス情報が転送される。
【0060】
メモリコントローラＭＣは、ブリッジチップＢＣへのデータインコマンドシーケンスＳＱｉｎ－０の入力後、ライトデータの入力を開始する（時刻ｔ２）。第１メモリチップＣＰに宛てたライトデータ（第１ライトデータと表記する）と、第２メモリチップＣＰに宛てたライトデータ（第２ライトデータと表記する）と、が所定サイズ（ここでは例えば１バイト）毎に交互にブリッジチップＢＣに入力される。ブリッジチップＢＣは、入力されたライトデータを１バイト毎にチャネルＣＨ１，ＣＨ２に振り分ける。
【0061】
図４に示される例では、それぞれは１バイトのサイズのデータ片Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，～がチャネルＣＨ０を転送される。データ片Ｄ０，Ｄ２，Ｄ４，Ｄ６，～はチャネルＣＨ１を介して転送され、データ片Ｄ１，Ｄ３，Ｄ５，～はチャネルＣＨ２を介して転送される。
【0062】
このように、ブリッジチップＢＣは、第１ライトデータと第２ライトデータとを或るサイズずつ交互に受信するため、ライトデータの受信の開始後、すぐに第１ライトデータの第１メモリチップＣＰへの転送と第２ライトデータの第２メモリチップＣＰへの転送とを開始することができる。
【0063】
なお、チャネルＣＨ０を転送されるライトデータの転送レートは、チャネルＣＨ１，ＣＨ２のそれぞれを転送されるライトデータの転送レートの複数倍とされる。ここでは一例として、チャネルＣＨ０を転送されるデータの転送レートは、チャネルＣＨ１，ＣＨ２のそれぞれを転送されるデータの転送レートの２倍とされる。
【0064】
ブリッジチップＢＣは、メモリコントローラＭＣからのライトデータの受信の開始後、すぐに、かつ同時に、第１ライトデータの第１メモリチップＣＰへの転送と第２ライトデータの第２メモリチップＣＰへの転送とを開始する（時刻ｔ３）。
【0065】
メモリコントローラＭＣは、ブリッジチップＢＣへのライトデータの入力後、プログラムコマンドＣ１をブリッジチップＢＣに入力する（時刻ｔ４）。プログラムコマンドＣ１は、プログラム動作の開始を指示するコマンドである。
【0066】
ブリッジチップＢＣにおいて、コマンドデコーダ１１１がプログラムコマンドＣ１を解釈すると、信号転送／処理回路１１２は、プログラムコマンドＣ１を複製することによって２つのプログラムコマンドＣ１を生成する。そして、信号転送／処理回路１１２は、２つのプログラムコマンドＣ１の一を第１メモリチップＣＰに、２つのプログラムコマンドＣ１の他を第２メモリチップＣＰに同時に転送する（時刻ｔ５）。第１メモリチップＣＰおよび第２メモリチップＣＰは、同時にプログラムコマンドＣ１を受信し、これによって同時にプログラム動作を開始する。
【0067】
図６は、第１の実施形態にかかるメモリシステムＳＹＳにおいてセンス動作の指示の際に各チャネルにおいて転送される情報の一例を示すタイミングチャートである。
【0068】
メモリコントローラＭＣは、センスコマンドシーケンスＳＱｓｅｎ－０をブリッジチップＢＣに入力する（時刻ｔ１０）。センスコマンドシーケンスＳＱｓｅｎ－０は、センスコマンドＣ２およびアドレス情報（アドレス片Ａ１～Ａ６）によって構成される。センスコマンドＣ２は、センス動作を要求するコマンドである。このセンスコマンドシーケンスＳＱｓｅｎ－０の構成は、トグルＤＤＲ規格に準拠する。
【0069】
ブリッジチップＢＣにおいて、コマンドデコーダ１１１がセンスコマンドＣ２を解釈すると、信号転送／処理回路１１２は、センスコマンドシーケンスＳＱｓｅｎ－０を複製することによって２つのセンスコマンドシーケンスＳＱｓｅｎ－１，ＳＱｓｅｎ－２を生成する。そして、２つのセンスコマンドシーケンスＳＱｓｅｎ－１，ＳＱｓｅｎ－２の転送が開始される（時刻ｔ１１）。センスコマンドシーケンスＳＱｓｅｎ－１は、チャネルＣＨ１を介して或るメモリチップＣＰに宛てて転送され、データインコマンドシーケンスＳＱｉｎ－２は、チャネルＣＨ２を介して別のメモリチップＣＰに宛てて転送される。
【0070】
信号転送／処理回路１１２は、ライト動作の際と同様、センスコマンドシーケンスＳＱｓｅｎ－０に含まれるアドレス情報に基づき、第２メモリチップＣＰを特定する。そして、２つのセンスコマンドシーケンスＳＱｓｅｎ－１，ＳＱｓｅｎ－２のうちのうちの一方に含まれるアドレス情報を、第２メモリチップＣＰを示すアドレス情報に差し替える。
【0071】
図６に示される例では、チャネルＣＨ１に接続された或るメモリチップＣＰ１が第１メモリチップＣＰに該当する。よって、センスコマンドシーケンスＳＱｓｅｎ－１では受信したアドレス情報がそのまま転送され、センスコマンドシーケンスＳＱｓｅｎ－２ではアドレス片Ａ５，Ａ６が第２メモリチップＣＰを示すＬＵＮを含むアドレス片Ａ５’，Ａ６’に差し替えられたアドレス情報が転送される。
【0072】
第１メモリチップＣＰは、センスコマンドシーケンスＳＱｓｅｎ－１の受信に応じてセンス動作を開始する。第２メモリチップＣＰは、センスコマンドシーケンスＳＱｓｅｎ－２の受信に応じてセンス動作を開始する。
【0073】
図７は、第１の実施形態にかかるメモリシステムＳＹＳにおいてデータアウト動作の指示の際に各チャネルにおいて転送される情報の一例を示すタイミングチャートである。
【0074】
メモリコントローラＭＣは、データアウトコマンドシーケンスＳＱｏｕｔ－０をブリッジチップＢＣに入力する（時刻ｔ２０）。データアウトコマンドシーケンスＳＱｏｕｔ－０は、データアウトコマンドＣ３、アドレス情報（アドレス片Ａ１～Ａ６）、および準備コマンドＣ４を備える。データアウトコマンドＣ３は、データアウト動作を要求するコマンドである。準備コマンドＣ４は、データアウト動作の準備を指示するコマンドである。このデータアウトコマンドシーケンスＳＱｏｕｔ－０の構成は、トグルＤＤＲ規格に準拠する。
【0075】
ブリッジチップＢＣにおいて、コマンドデコーダ１１１がデータアウトコマンドＣ３を解釈すると、信号転送／処理回路１１２は、データアウトコマンドシーケンスＳＱｏｕｔ－０を複製することによって２つのデータアウトコマンドシーケンスＳＱｏｕｔ－１，ＳＱｏｕｔ－２を生成する。そして、２つのデータアウトコマンドシーケンスＳＱｏｕｔ－１，ＳＱｏｕｔ－２の転送が開始される（時刻ｔ２１）。データアウトコマンドシーケンスＳＱｏｕｔ－１は、チャネルＣＨ１を介して或るメモリチップＣＰに宛てて転送され、データアウトコマンドシーケンスＳＱｏｕｔ－２は、チャネルＣＨ２を介して別のメモリチップＣＰに宛てて転送される。
【0076】
信号転送／処理回路１１２は、ライト動作の際と同様、データアウトコマンドシーケンスＳＱｏｕｔ－０に含まれるアドレス情報に基づき、第２メモリチップＣＰを特定する。そして、２つのデータアウトコマンドシーケンスＳＱｏｕｔ－１，ＳＱｏｕｔ－２のうちのうちの一方に含まれるアドレス情報を、第２メモリチップＣＰを示すアドレス情報に差し替える。
【0077】
図７に示される例では、チャネルＣＨ１に接続された或るメモリチップＣＨ１が第１メモリチップＣＰに該当する。よって、データアウトコマンドシーケンスＳＱｏｕｔ－１では受信したアドレス情報がそのまま転送され、データアウトコマンドシーケンスＳＱｏｕｔ－２ではアドレス片Ａ５，Ａ６が第２メモリチップＣＰを示すＬＵＮを含むアドレス片Ａ５’，Ａ６’に差し替えられたアドレス情報が転送される。
【0078】
ブリッジチップＢＣは、データアウトコマンドシーケンスＳＱｏｕｔ－１，ＳＱｏｕｔ－２の転送の完了後、チャネルＣＨ１，ＣＨ２を転送されるリードイネーブル信号ＲＥ／ＲＥｎのトグルを同時に開始する（不図示）。すると、第１メモリチップＣＰからのリードデータ（第１リードデータと表記する）の出力と、第２メモリチップＣＰからのリードデータ（第２リードデータと表記する）の出力と、が開始する（時刻ｔ２２）。
【0079】
ブリッジチップＢＣは、第１リードデータおよび第２リードデータのそれぞれの受信した部分から１バイトずつデータを取得する。ブリッジチップＢＣは、第１リードデータから取得した１バイトのデータのメモリコントローラＭＣへの転送と、第２リードデータから取得した１バイトのデータのメモリコントローラＭＣへの転送と、を例えば連続して行う。これ以降、ブリッジチップＢＣは、第１リードデータから取得した１バイトのデータのメモリコントローラＭＣへの転送と、第２リードデータから取得した１バイトのデータのメモリコントローラＭＣへの転送と、を交互に行う。
【0080】
例えば、ブリッジチップＢＣは、第１リードデータを構成する１バイトのデータ片Ｄ０，Ｄ２，Ｄ４をこの順で受信し、第２リードデータを構成する１バイトのデータ片Ｄ１，Ｄ３，Ｄ５をこの順で受信した場合、データ片Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５をこの順でメモリコントローラＭＣに転送する。なお、チャネルＣＨ０を転送されるデータの転送レートは、チャネルＣＨ１，ＣＨ２のそれぞれを転送されるデータの転送レートの２倍とされる。
【0081】
このように、ブリッジチップＢＣは、第１リードデータと第２リードデータとを或るサイズ（ここでは１バイト）ずつ交互にメモリコントローラＭＣに転送するため、第１リードデータおよび第２リードデータの受信の開始後、すぐに第１リードデータおよび第２リードデータのブリッジチップＢＣへの転送を開始することができる。
【0082】
図８は、第１の実施形態にかかるブリッジチップＢＣにおいて、以上説明されたデータ転送用のコマンドシーケンスの処理に関する動作の一例を示すフローチャートである。
【0083】
ブリッジチップＢＣは、メモリコントローラＭＣからデータ転送用のコマンドシーケンス（第１の実施形態の説明において第１コマンドシーケンスと表記する）の受信を開始すると（Ｓ１０１）、信号転送／処理回路１１２は、第１コマンドシーケンスを複製することで２つのコマンドシーケンス（第１の実施形態の説明において第２コマンドシーケンスと表記する）の生成を開始する（Ｓ１０２）。そして、信号転送／処理回路１１２は、チャネルＣＨ１およびチャネルＣＨ２のそれぞれを介した第２コマンドシーケンスの転送を開始する（Ｓ１０３）。
【0084】
なお、第１コマンドシーケンスは、データインコマンドシーケンス、センスコマンドシーケンス、またはデータアウトコマンドシーケンスを含む。
【0085】
信号転送／処理回路１１２は、第１コマンドシーケンスの受信中に、第１コマンドシーケンスに含まれるアドレス片Ａ４，Ａ５を検出する（Ｓ１０４）。信号転送／処理回路１１２は、アドレス片Ａ４，Ａ５に含まれるＬＵＮ（図８の説明において第１ＬＵＮと表記する）が示すメモリチップＣＰ（第１メモリチップＣＰ）と同じチップグループに属するメモリチップＣＰ（第２メモリチップＣＰ）のＬＵＮ（図８の説明において第２ＬＵＮと表記する）を特定する（Ｓ１０５）。
【0086】
信号転送／処理回路１１２は、第２メモリチップＣＰに転送される第２コマンドシーケンスに含まれるアドレス片Ａ４，Ａ５を、第２ＬＵＮを含むアドレス片Ａ４’，Ａ５’に差し替える（Ｓ１０６）。これによって、第２メモリチップＣＰには、アドレス片Ａ４’，Ａ５’を含む第２コマンドシーケンスが転送される。
【0087】
続いて、第１コマンドシーケンスの受信、２つの第２コマンドシーケンスの生成、および２つの第２コマンドシーケンスの転送が順次完了し（Ｓ１０７）、ブリッジチップＢＣにおけるデータ転送用のコマンドシーケンスの処理が終了する。
【0088】
なお、アドレス片Ａ４’，Ａ５’を含み、第２メモリチップＣＰに転送される第２コマンドシーケンスは、第１の実施形態の説明において、第３コマンドシーケンスと表記される。
【0089】
このように、第１の実施形態によれば、ブリッジチップＢＣは、メモリコントローラＭＣから第１コマンドシーケンスを受信した場合、第１コマンドシーケンスを複製して２つの第２コマンドシーケンスを生成する。そして、ブリッジチップＢＣは、２つの第２コマンドシーケンスのうちのひとつを、第１コマンドシーケンスに含まれるアドレス情報が示す第１メモリチップＣＰに転送する。また、ブリッジチップＢＣは、２つの第２コマンドシーケンスのうちの他のひとつを、ＬＵＮの値を第２メモリチップＣＰを示す値に差し替えたアドレス情報を含む第３コマンドシーケンスとして第２メモリチップＣＰに転送する。
【0090】
よって、メモリコントローラＭＣは、１つのコマンドシーケンスの入力によってブリッジチップＢＣと２個のメモリチップＣＰとの間の複数のデータ転送を制御することが可能である。つまり、半導体記憶装置１は、ブリッジチップＢＣと複数のメモリチップＣＰとの間の複数のデータ転送を同時に制御することが可能な構成を有する。
【0091】
また、第１の実施形態では、ブリッジチップＢＣは、第２コマンドシーケンスの転送と、第３コマンドシーケンスの転送と、を同時に（並列的に）実行する。
【0092】
よって、第１メモリチップＣＰにかかるデータ転送と、第２メモリチップＣＰにかかるデータ転送と、が同時に（並列的に）実行される。
【0093】
また、第１の実施形態では、ブリッジチップＢＣは、第１コマンドシーケンスの受信を開始すると、第１コマンドシーケンスの受信が完了する前に、第１メモリチップＣＰに対する第２コマンドシーケンスおよび第２メモリチップＣＰに対する第３コマンドシーケンスの転送を開始する。
【0094】
よって、半導体記憶装置１におけるメモリコントローラＭＣから受信した第１コマンドシーケンスの処理に要する時間が抑制される。
【0095】
なお、ブリッジチップＢＣは、第１コマンドシーケンスの受信を完了した後、第２コマンドシーケンスの転送および第３コマンドシーケンスの転送を開始してもよい。
【0096】
また、第１の実施形態では、信号転送／処理回路１１２は、第１メモリチップＣＰを示すＬＵＮの値を用いた算術演算によって、第２メモリチップＣＰを示すＬＵＮの値を取得する。
【0097】
よって、信号転送／処理回路１１２は、各チップグループの構成をテーブルなどサイズが大きい情報を用いることなく特定することが可能である。また、メモリコントローラＭＣと半導体記憶装置１とで算術演算の方法を簡単に共有することが可能である。
【0098】
また、第１の実施形態では、ブリッジチップＢＣは、第１コマンドシーケンスを複製することによって２つの第２コマンドシーケンスを生成し、当該２つの第２コマンドシーケンスのうちのひとつに含まれるアドレス情報のうちのＬＵＮを第１メモリチップＣＰを示す値から第２メモリチップＣＰを示す値に差し替えることで、第３コマンドシーケンスを生成する。
【0099】
なお、第３コマンドシーケンスの生成方法はこれに限定されない。ブリッジチップＢＣは、第１コマンドシーケンスをバッファメモリ１０４に格納し、バッファメモリ１０４上で第２コマンドシーケンスおよび第３コマンドシーケンスを生成してもよい。
【0100】
（第２の実施形態）
第２の実施形態では、同時のデータ転送の実行対象とされる複数のメモリチップのそれぞれについて、カラムアドレス、ワードライン番号、プレーン番号、およびブロック番号をメモリコントローラが指定できるように、ブリッジチップは、複数セットのアドレス情報を含むコマンドシーケンスを処理可能に構成される。
第２の実施形態では、同時のデータ転送の実行対象とされる複数のメモリチップのそれぞれについて、カラムアドレス、ワードライン番号、プレーン番号、およびブロック番号をメモリコントローラが指定できるように、ブリッジチップは、複数セットのアドレス情報を含むコマンドシーケンスを処理可能に構成される。
【0101】
第２の実施形態では、第１の実施形態と異なる事項について説明し、第１の実施形態と同じ事項については簡略的に説明するかまたは説明を省略する。
【0102】
図９は、第２の実施形態にかかる半導体記憶装置１ａが適用されるメモリシステムＳＹＳａの一例を示す模式的な図である。
【0103】
メモリシステムＳＹＳａは、メモリコントローラＭＣａおよび半導体記憶装置１ａを含む。半導体記憶装置１ａは、外部端子群１０、ブリッジチップＢＣａ、および複数のメモリチップＣＰ１－０～ＣＰ１－３，ＣＰ２－０～ＣＰ２－３を備える。チャネルＣＨ１を介してブリッジチップＢＣａに４つのメモリチップＣＰ１－０～ＣＰ１－３が接続され、チャネルＣＨ２を介してブリッジチップＢＣａに４つのメモリチップＣＰ２－０～ＣＰ２－３が接続される。
【0104】
ブリッジチップＢＣａは、第１インタフェース１０１と、２つの第２インタフェース１０２と、コントローラ１０３ａと、バッファメモリ１０４と、を備える。
【0105】
コントローラ１０３ａは、バッファメモリ１０４を使って、第１インタフェース１０１と、２つの第２インタフェース１０２と、の間の情報の授受を制御する。
【0106】
コントローラ１０３ａは、コマンドデコーダ１１１ａ、信号転送／処理回路１１２ａ、およびレジスタ１１３を有する。
【0107】
コマンドデコーダ１１１ａは、第１の実施形態のコマンドデコーダ１１１の機能に加えて、並列動作コマンド（並列動作コマンドＣ１０）を解釈することができる。並列動作コマンドは、複数のメモリチップＣＰにかかる同時の処理をブリッジチップＢＣａに指示するコマンドである。並列動作コマンドＣ１０は、例えば、トグルＤＤＲ規格では定義されていない特殊なコマンドである。
【0108】
なお、並列動作コマンドＣ１０は、第２の実施形態では、データ転送用のコマンドシーケンス（即ち、データインコマンドシーケンス、センスコマンドシーケンス、およびデータアウトコマンドシーケンス）に含まれ得る。メモリコントローラＭＣａは、複数のメモリチップＣＰに対する同時のデータ転送をブリッジチップＢＣａに実行させる際には、コマンドシーケンスに並列動作コマンドおよび複数のメモリチップＣＰを示す複数セットのアドレス情報を含める。同時のデータ転送の実行対象とされるメモリチップＣＰの群は、一例として、接続されるチャネルが異なる２つのメモリチップＣＰによって構成される。よって、テータ転送用のコマンドシーケンスには並列動作コマンドＣ１０とともに２セットのアドレス情報が含まれ得る。
【0109】
信号転送／処理回路１１２ａは、メモリコントローラＭＣａがチャネルＣＨ０を介して受けたコマンドシーケンスに並列動作コマンドＣ１０が含まれていることが判明した場合、当該コマンドシーケンスに含まれる２セットのアドレス情報のうちそれぞれ異なる１セットのアドレス情報を含む２つのコマンドシーケンスを生成し、生成したそれぞれのコマンドシーケンスを宛先のメモリチップＣＰに転送する。
【0110】
このように、信号転送／処理回路１１２ａによって生成された複数コマンドシーケンスの宛先は、メモリコントローラＭＣａからのコマンドシーケンスに含まれる複数セットのアドレス情報によって指定される。つまり、同時のデータ転送の実行対象とされる複数のメモリチップＣＰがメモリコントローラＭＣａによって直接に指定される。よって、信号転送／処理回路１１２ａは、第１の実施形態にかかる信号転送／処理回路１１２と異なり、各チップグループの構成を記憶しておく必要がない。
【0111】
図１０は、第２の実施形態にかかるメモリシステムＳＹＳａにおいてライト動作の指示の際に各チャネルにおいて転送される情報の一例を示すタイミングチャートである。
【0112】
メモリコントローラＭＣａは、まずデータインコマンドシーケンスＳＱｉｎ－０ａをブリッジチップＢＣａに入力する（時刻ｔ３０）。データインコマンドシーケンスＳＱｉｎ－０ａは、トグルＤＤＲ規格によって定義された構成とは異なり、データインコマンドＣ０、並列動作コマンドＣ１０、第１アドレス情報（アドレス片Ａ１～Ａ６）、および第２アドレス情報（アドレス片Ａ１’～Ａ６’）を含む。
【0113】
第１アドレス情報、つまりアドレス片Ａ１～Ａ６は、例えば、図５で示された構成を有する。第２アドレス情報、つまりアドレス片Ａ１’～Ａ６’は、第１アドレス情報と同様の構成を有するが、転送されるアドレス値が、ＬＵＮのほか、カラムアドレス、ワードライン番号、プレーン番号、およびブロック番号のうちの任意の部分において値が第１アドレス情報と異なる。
【0114】
データインコマンドシーケンスＳＱｉｎ－０ａに含まれる２セットのアドレス情報のそれぞれがチャネルＣＨ１，ＣＨ２のうちの何れのチャネルを介して転送すべきかは、任意の方法で事前に設定されている。ここでは一例として、第１アドレス情報はチャネルＣＨ１に接続された或るメモリチップＣＰに宛てたものであり、第２アドレス情報はチャネルＣＨ２に接続された或るメモリチップＣＰに宛てたものであることがブリッジチップＢＣａに設定されていることとする。
【0115】
第２の実施形態およびその変形例の説明において、第１アドレス情報（正確には第１アドレス情報に含まれるＬＵＮ）が示すメモリチップＣＰは、第１メモリチップＣＰと表記される。第２アドレス情報（正確には第２アドレス情報に含まれるＬＵＮ）が示すメモリチップＣＰは、第２メモリチップＣＰと表記される。
【0116】
ブリッジチップＢＣａにおいて、コマンドデコーダ１１１ａがデータインコマンドＣ０および並列動作コマンドＣ１０を解釈すると、信号転送／処理回路１１２ａは、データインコマンドシーケンスＳＱｉｎ－０ａを複製することによって２つのデータインコマンドシーケンスＳＱｉｎ－１ａ，ＳＱｉｎ－２ａを生成する。そして、信号転送／処理回路１１２ａは、２つのデータインコマンドシーケンスＳＱｉｎ－１ａ，ＳＱｉｎ－２ａの転送を開始する（時刻ｔ３１）。２つのデータインコマンドシーケンスＳＱｉｎ－１ａ，ＳＱｉｎ－２ａのうちのデータインコマンドシーケンスＳＱｉｎ－１ａは、第１メモリチップＣＰに宛てたデータコマンドシーケンスである。データインコマンドシーケンスＳＱｉｎ－２ａは、第２メモリチップＣＰに宛てたデータコマンドシーケンスである。
【0117】
信号転送／処理回路１１２ａは、２つのデータインコマンドシーケンスＳＱｉｎ－１ａ，ＳＱｉｎ－２ａを転送するとき、並列動作コマンドＣ１０をマスクする。信号転送／処理回路１１２ａは、データインコマンドシーケンスＳＱｉｎ－１ａを転送するとき、第２アドレス情報をマスクする。信号転送／処理回路１１２ａは、データインコマンドシーケンスＳＱｉｎ－２ａを転送するとき、第１アドレス情報をマスクする。
【0118】
よって、データインコマンドシーケンスＳＱｉｎ－１ａ，ＳＱｉｎ－２ａのそれぞれは、データインコマンドＣ０および１セットのアドレス情報を備えた、トグルＤＤＲ規格に準拠した構成の信号として宛先のメモリチップＣＰに転送される。
【0119】
なお、並列動作コマンドＣ１０およびアドレス情報をマスクする方法は特定の方法に限定されない。例えば信号転送／処理回路１１２ａは、複製によって生成されたデータインコマンドシーケンスを転送するとき、データ信号ＤＱ［７：０］をトグルしないようにしてもよいし、ライトイネーブル信号ＷＥｎをディスエーブル状態にしてもよい。
【0120】
メモリコントローラＭＣａは、ブリッジチップＢＣａへのデータインコマンドシーケンスＳＱｉｎ－０ａの入力後、ライトデータの入力を開始する（時刻ｔ３２）。ブリッジチップＢＣａは、入力されたライトデータを１バイト毎にチャネルＣＨ１，ＣＨ２に振り分ける（時刻ｔ３３）。
【0121】
メモリコントローラＭＣａは、ブリッジチップＢＣａへのライトデータの入力後、プログラムコマンドＣ１をブリッジチップＢＣに入力する（時刻ｔ３４）。信号転送／処理回路１１２ａは、プログラムコマンドＣ１を複製することによって２つのプログラムコマンドＣ１を生成する。そして、信号転送／処理回路１１２ａは、２つのプログラムコマンドＣ１の一を第１メモリチップＣＰに、２つのプログラムコマンドＣ２の他を第２メモリチップＣＰに同時に転送する（時刻ｔ３５）。第１メモリチップＣＰおよび第２メモリチップＣＰは、同時にプログラムコマンドＣ１を受信し、これによって同時にプログラム動作を開始する。
【0122】
図１１は、第２の実施形態にかかるメモリシステムＳＹＳａにおいてセンス動作の指示の際に各チャネルにおいて転送される情報の一例を示すタイミングチャートである。
【0123】
メモリコントローラＭＣａは、センスコマンドシーケンスＳＱｓｅｎ－０ａをブリッジチップＢＣａに入力する（時刻ｔ４０）。センスコマンドシーケンスＳＱｓｅｎ－０ａは、センスコマンドＣ２、並列動作コマンドＣ１０、第１アドレス情報（アドレス片Ａ１～Ａ６）、および第２アドレス情報（アドレス片Ａ１’～Ａ６’）を含む。なお、このセンスコマンドシーケンスＳＱｓｅｎ－０ａの構成は、トグルＤＤＲ規格に準拠していない。。
【0124】
ブリッジチップＢＣａにおいて、コマンドデコーダ１１１ａがセンスコマンドＣ２および並列動作コマンドＣ１０を解釈すると、信号転送／処理回路１１２ａは、センスコマンドシーケンスＳＱｓｅｎ－０ａを複製することによって２つのセンスコマンドシーケンスＳＱｓｅｎ－１ａ，ＳＱｓｅｎ－２ａを生成する。そして、信号転送／処理回路１１２ａは、２つのセンスコマンドシーケンスＳＱｓｅｎ－１ａ，ＳＱｓｅｎ－２ａの転送を開始する（時刻ｔ４１）。センスコマンドシーケンスＳＱｓｅｎ－１ａは、第１メモリチップＣＰに宛てたセンスコマンドシーケンスである。センスコマンドシーケンスＳＱｓｅｎ－２ａは、第２メモリチップＣＰに宛てたセンスコマンドシーケンスである。
【0125】
信号転送／処理回路１１２ａは、データインコマンドシーケンスＳＱｉｎ－１ａ，ＳＱｉｎ－２ａを転送するときと同様、各種情報のマスクを実行する。具体的には、信号転送／処理回路１１２ａは、２つのセンスコマンドシーケンスＳＱｓｅｎ－１ａ，ＳＱｓｅｎ－２ａを転送するとき、並列動作コマンドＣ１０をマスクする。信号転送／処理回路１１２ａは、センスコマンドシーケンスＳＱｓｅｎ－１ａを転送するとき、第２アドレス情報をマスクする。信号転送／処理回路１１２ａは、センスコマンドシーケンスＳＱｓｅｎ－２ａを転送するとき、第１アドレス情報をマスクする。
【0126】
よって、２つのセンスコマンドシーケンスＳＱｓｅｎ－１ａ，ＳＱｓｅｎ－２ａのそれぞれは、データインコマンドＣ０および１セットのアドレス情報を備えた、トグルＤＤＲ規格に準拠した構成の信号として宛先のメモリチップＣＰに転送される。
【0127】
第１メモリチップＣＰは、センスコマンドシーケンスＳＱｓｅｎ－１ａの受信に応じてセンス動作を開始する。第２メモリチップＣＰは、センスコマンドシーケンスＳＱｓｅｎ－２ａの受信に応じてセンス動作を開始する。
【0128】
図１２は、第２の実施形態にかかるメモリシステムＳＹＳａにおいてデータアウト動作の指示の際に各チャネルにおいて転送される情報の一例を示すタイミングチャートである。
【0129】
メモリコントローラＭＣａは、データアウトコマンドシーケンスＳＱｏｕｔ－０ａをブリッジチップＢＣに入力する（時刻ｔ５０）。データアウトコマンドシーケンスＳＱｏｕｔ－０ａは、データアウトコマンドＣ３、並列動作コマンドＣ１０、アドレス情報（アドレス片Ａ１～Ａ６）、および準備コマンドＣ４を備える。このデータアウトコマンドシーケンスＳＱｏｕｔ－０ａの構成は、トグルＤＤＲ規格に準拠していない。
【0130】
ブリッジチップＢＣａにおいて、コマンドデコーダ１１１ａがデータアウトコマンドＣ３および並列動作コマンドＣ１０を解釈すると、信号転送／処理回路１１２ａは、データアウトコマンドシーケンスＳＱｏｕｔ－０ａを複製することによって２つのデータアウトコマンドシーケンスＳＱｏｕｔ－１ａ，ＳＱｏｕｔ－２ａを生成する。そして、信号転送／処理回路１１２ａは、２つのデータアウトコマンドシーケンスＳＱｏｕｔ－１ａ，ＳＱｏｕｔ－２ａの転送を開始する（時刻ｔ５１）。データアウトコマンドシーケンスＳＱｏｕｔ－１ａは、第１メモリチップＣＰに宛てたデータアウトコマンドシーケンスである。データアウトコマンドシーケンスＳＱｏｕｔ－２ａは、第２メモリチップＣＰに宛てたデータアウトコマンドシーケンスである。
【0131】
信号転送／処理回路１１２ａは、データインコマンドシーケンスＳＱｉｎ－１ａ，ＳＱｉｎ－２ａを転送するときと同様、各種情報のマスクを実行する。具体的には、信号転送／処理回路１１２ａは、２つのデータアウトコマンドシーケンスＳＱｏｕｔ－１ａ，ＳＱｏｕｔ－２ａを転送するとき、並列動作コマンドＣ１０をマスクする。信号転送／処理回路１１２ａは、データアウトコマンドシーケンスＳＱｏｕｔ－１ａを転送するとき、第２アドレス情報をマスクする。信号転送／処理回路１１２ａは、データアウトコマンドシーケンスＳＱｏｕｔ－２ａを転送するとき、第１アドレス情報をマスクする。
【0132】
よって、２つのデータアウトコマンドシーケンスＳＱｏｕｔ－１ａ，ＳＱｏｕｔ－２ａのそれぞれは、データアウトコマンドＣ３、１セットのアドレス情報、および準備コマンドＣ４を備えた、トグルＤＤＲ規格に準拠した構成の信号として宛先のメモリチップＣＰに転送される。
【0133】
ブリッジチップＢＣａは、データアウトコマンドシーケンスＳＱｏｕｔ－１ａ，ＳＱｏｕｔ－２ａの転送の完了後、チャネルＣＨ１，ＣＨ２を転送されるリードイネーブル信号ＲＥ／ＲＥｎのトグルを同時に開始する（不図示）。すると、第１メモリチップＣＰからのリードデータ（第１リードデータと表記する）の出力と、第２メモリチップＣＰからのリードデータ（第２リードデータと表記する）の出力と、が開始する（時刻ｔ５２）。
【0134】
ブリッジチップＢＣａは、第１リードデータおよび第２リードデータのそれぞれの受信した部分から１バイトずつデータを取得して、第１リードデータから取得した１バイトのデータのメモリコントローラＭＣａへの転送と、第２リードデータから取得した１バイトのデータのメモリコントローラＭＣａへの転送と、を行う（時刻ｔ５３）。以降、ブリッジチップＢＣａは、第１リードデータから取得した１バイトのデータのメモリコントローラＭＣａへの転送と、第２リードデータから取得した１バイトのデータのメモリコントローラＭＣａへの転送と、を交互に行う。
【0135】
このように、第２の実施形態によれば、ブリッジチップＢＵａは、第１アドレス情報と第２アドレス情報とを含むコマンドシーケンス（第２の実施形態の説明において第１コマンドシーケンスと表記する）を処理することができる。メモリコントローラＭＣａから第１コマンドシーケンスを受信した場合、ブリッジチップＢＵａは、第１アドレス情報を含み第２アドレス情報を含まないコマンドシーケンス（第２の実施形態の説明において第２コマンドシーケンスと表記する）を第１メモリチップＣＰに転送する。ブリッジチップＢＵａは、第２アドレス情報を含み第１アドレス情報を含まないコマンドシーケンス（第２の実施形態の説明において第３コマンドシーケンスと表記する）を第２メモリチップＣＰに転送する。
【0136】
よって、メモリコントローラＭＣａは、１つのコマンドシーケンスの入力によってブリッジチップＢＣａと２個のメモリチップＣＰとの間の複数のデータ転送を制御することが可能である。つまり、半導体記憶装置１ａは、ブリッジチップＢＣａと複数のメモリチップＣＰとの間の複数のデータ転送を同時に制御することが可能な構成を有する。
【0137】
また、第２の実施形態によれば、ブリッジチップＢＣａは、第１コマンドシーケンスを複製することによって第２コマンドシーケンスおよび第３コマンドシーケンスを生成する。ブリッジチップＢＣａは、第２コマンドシーケンスに含まれる第２アドレス情報をマスクする。ブリッジチップＢＣａは、第３コマンドシーケンスに含まれる第１アドレス情報をマスクする。
【0138】
よって、ブリッジチップＢＣａは、第１コマンドシーケンスの受信を完了する前に第２コマンドシーケンスおよび第３コマンドシーケンスの転送を開始することが可能である。
【0139】
なお、第１の実施形態と同様、ブリッジチップＢＣａは、第１コマンドシーケンスの受信を完了した後、第２コマンドシーケンスの転送および第３コマンドシーケンスの転送を開始してもよい。
【0140】
また、第２の実施形態によれば、第１コマンドシーケンスは、並列動作コマンドＣ１０を含む。ブリッジチップＢＣａは、第２コマンドシーケンスおよび第３コマンドシーケンスに含まれる並列動作コマンドＣ１０をマスクする。
【0141】
よって、ブリッジチップＢＣａは、トグルＤＤＲ規格に準拠した構成を有する信号として第２コマンドシーケンスおよび第３コマンドシーケンスのそれぞれをメモリチップＣＰに転送することができる。
【0142】
（第２の実施形態の変形例）
第２の実施形態の変形例では、第２アドレス情報のうちの第１アドレス情報と共通する部分については省略される。省略される部分は予め決められている。ここでは一例として、完全なアドレス情報を構成するカラムアドレス、ワードライン番号、ＬＵＮ、プレーン番号、およびブロック番号のうち、カラムアドレス、ワードライン番号、およびプレーン番号が第２アドレス情報において省略されるケースについて説明する。つまり、この構成では、第１アドレス情報と第２アドレス情報とは、ブロック番号とＬＵＮとにおいて異なる値を有し得る。なお、省略される部分はこれらに限定されない。
第２の実施形態の変形例では、第２アドレス情報のうちの第１アドレス情報と共通する部分については省略される。省略される部分は予め決められている。ここでは一例として、完全なアドレス情報を構成するカラムアドレス、ワードライン番号、ＬＵＮ、プレーン番号、およびブロック番号のうち、カラムアドレス、ワードライン番号、およびプレーン番号が第２アドレス情報において省略されるケースについて説明する。つまり、この構成では、第１アドレス情報と第２アドレス情報とは、ブロック番号とＬＵＮとにおいて異なる値を有し得る。なお、省略される部分はこれらに限定されない。
【0143】
第２の実施形態の変形例では、第２の実施形態と異なる事項について説明する。
【0144】
図１３は、第２の実施形態の変形例にかかるメモリシステムＳＹＳａにおいてライト動作の指示の際に各チャネルにおいて転送される情報の一例を示すタイミングチャートである。
【0145】
メモリコントローラＭＣａは、まずデータインコマンドシーケンスＳＱｉｎ－０ｂをブリッジチップＢＣａに入力する（時刻ｔ６０）。データインコマンドシーケンスＳＱｉｎ－０ｂは、第１アドレス情報としてアドレス片Ａ１～Ａ６を含み、第２アドレス情報としてアドレス片Ａ４’～Ａ６’を含む。つまり、第２の実施形態にかかる第２アドレス情報として転送された完全なアドレス情報（アドレス片Ａ１’～Ａ６’）のうち、アドレス片Ａ１’～Ａ３’が省略される。アドレス片Ａ４～Ａ６とアドレス片Ａ４’～Ａ６’とで、ＬＵＮとして転送される値が異なる。さらに、アドレス片Ａ４～Ａ６とアドレス片Ａ４’～Ａ６’とで、ブロック番号として転送される値が異なり得る。
【0146】
ブリッジチップＢＣａにおいて、コマンドデコーダ１１１ａがデータインコマンドＣ０および並列動作コマンドＣ１０を解釈すると、信号転送／処理回路１１２ａは、データインコマンドシーケンスＳＱｉｎ－０ｂを複製することによって２つのデータインコマンドシーケンスＳＱｉｎ－１ｂ，ＳＱｉｎ－２ｂを生成する。そして、２つのデータインコマンドシーケンスＳＱｉｎ－１ｂ，ＳＱｉｎ－２ｂの転送が開始される（時刻ｔ６１）。２つのデータインコマンドシーケンスＳＱｉｎ－１ｂ，ＳＱｉｎ－２ｂのうちのデータインコマンドシーケンスＳＱｉｎ－１ｂは、第１メモリチップＣＰに宛てたデータコマンドシーケンスである。データインコマンドシーケンスＳＱｉｎ－２ｂは、第２メモリチップＣＰに宛てたデータコマンドシーケンスである。
【0147】
信号転送／処理回路１１２ａは、２つのデータインコマンドシーケンスＳＱｉｎ－１ｂ，ＳＱｉｎ－２ｂを転送するとき、並列動作コマンドＣ１０をマスクする。信号転送／処理回路１１２ａは、データインコマンドシーケンスＳＱｉｎ－１ａ’を転送するとき、第２アドレス情報をマスクする。信号転送／処理回路１１２ａは、データインコマンドシーケンスＳＱｉｎ－２ａ’を転送するとき、第１アドレス情報のうちのアドレス片Ａ１～Ａ３をマスクせず、アドレス片Ａ４～アドレス片Ａ６をマスクする。
【0148】
よって、２つのデータインコマンドシーケンスＳＱｉｎ－１ｂ，ＳＱｉｎ－２ｂのそれぞれは、データインコマンドＣ０および１セットのアドレス情報を備えた、トグルＤＤＲ規格に準拠した構成の信号として宛先のメモリチップＣＰに転送される。
【0149】
なお、センスコマンドシーケンスおよびデータアウトコマンドシーケンスにおいても、データインコマンドシーケンスＳＱｉｎ－０ｂと同様、メモリコントローラＭＣａは、並列動作コマンドＣ１０、第１アドレス情報としてアドレス片Ａ１～Ａ６を含み、第２アドレス情報としてアドレス片Ａ４’～Ａ６’を含むコマンドシーケンスをブリッジチップＢＣａに入力する。信号転送／処理回路１１２ａは、受信したコマンドシーケンスを複製し、複製によって生成された２つのコマンドシーケンスをそれぞれ宛先のメモリチップＣＰに転送する。２つのコマンドシーケンスのうちの一を第１メモリチップＣＰに転送するとき、信号転送／処理回路１１２ａは、並列動作コマンドＣ１０のマスクと、第２アドレス情報のマスクと、を行う。２つのコマンドシーケンスのうちの他を第２メモリチップＣＰに転送するとき、信号転送／処理回路１１２ａは、並列動作コマンドＣ１０のマスクをマスクし、第１アドレス情報のうちのアドレス片Ａ１～Ａ３をマスクせず、アドレス片Ａ４～Ａ６をマスクする。
【0150】
このように、第２の実施形態の変形例によれば、ブリッジチップＢＣａは、完全なアドレス情報の構成を有する第１アドレス情報と、完全なアドレス情報の構成のうちの一部での部分であり第１アドレス情報にも含まれる部分（第２の実施形態の変形例の説明において第１部分と表記する）が省略された構成を有する第２アドレス情報と、を含む第１コマンドシーケンスを受信することができる。ブリッジチップＢＣａは、メモリコントローラＭＣａからそのような第１コマンドシーケンスを受信した場合、第１コマンドシーケンスを複製することによって第２コマンドシーケンスおよび第３コマンドシーケンスを生成する。ブリッジチップＢＣａは、第２コマンドシーケンスに含まれる第２アドレス情報をマスクする。ブリッジチップＢＣａは、第３コマンドシーケンスに含まれる第１アドレス情報のうちの第１部分を除く部分である第２部分をマスクする。
【0151】
よって、メモリコントローラＭＣａが転送する第１コマンドシーケンスの長さを抑制することが可能である。
【0152】
なお、第２の実施形態の変形例の説明では、第２アドレス情報は、ブロック番号とＬＵＮとを含むアドレス片Ａ４’～Ａ６’として転送された。第２アドレス情報の構成はこれに限定されない。
【0153】
（第３の実施形態）
プログラム動作およびイレース動作のサイクルの実行回数が増加するにつれ、メモリセルアレイに含まれるメモリセルが疲弊し、当該メモリセルに記憶されるデータの信頼性が低下する。記憶されるデータの信頼性が要求されるレベルに満たなくなったブロックは、不良ブロック（defective block）として登録される。また、使用中に素子の故障などによってリードが困難になったフロックも、不良ブロックとして登録される。不良ブロックとして登録されたブロックは、使用不可とされる。つまり、半導体記憶装置が備える各ブロックは、動作中に不良ブロックになり得る。
プログラム動作およびイレース動作のサイクルの実行回数が増加するにつれ、メモリセルアレイに含まれるメモリセルが疲弊し、当該メモリセルに記憶されるデータの信頼性が低下する。記憶されるデータの信頼性が要求されるレベルに満たなくなったブロックは、不良ブロック（defective block）として登録される。また、使用中に素子の故障などによってリードが困難になったフロックも、不良ブロックとして登録される。不良ブロックとして登録されたブロックは、使用不可とされる。つまり、半導体記憶装置が備える各ブロックは、動作中に不良ブロックになり得る。
【0154】
第３の実施形態によれば、ブリッジチップは、第１の実施形態の方式でも第２の実施形態の方式でもコマンドシーケンスの処理を行うことが可能に構成される。メモリコントローラは、第１の実施形態にて説明されたＬＵＮ間のシンプルな関係に基づき、それぞれは複数のブロックからなる複数のブロックグループを構築する。つまり、チップグループを構成する複数のメモリチップのうちの、同一のブロック番号が与えられたブロックの群が、ブロックグループとして管理される。メモリコントローラは、各ブロックグループに対して第１の実施形態の方式で複数のメモリチップに対するデータ転送の同時制御を行う。或るブロックグループを構成する或るブロックが不良ブロックとして登録された場合、メモリコントローラは、そのブロックグループを不良ブロックでない複数のブロックで再構築する。メモリコントローラは、再構築されたブロックグループに対しては、第２の実施形態の方式で複数のメモリチップに対するデータ転送の同時制御を行う。
【0155】
なお、第３の実施形態では、第１の実施形態および第２の実施形態と同様、複数のメモリチップは、２つのチャネルＣＨ１，ＣＨ２の何れかを介してブリッジチップに接続されている例を説明する。そして、第１の実施形態の方式は１アドレスモードと表記され、第２の実施形態の方式は２アドレスモードと表記される。
【0156】
第３の実施形態では、第１の実施形態または第２の実施形態と同じ事項については簡略的に説明するか、または説明を省略する。
【0157】
図１４は、第３の実施形態にかかる半導体記憶装置１ｂが適用されるメモリシステムＳＹＳｂの一例を示す模式的な図である。
【0158】
メモリシステムＳＹＳｂは、メモリコントローラＭＣｂおよび半導体記憶装置１ｂを含む。半導体記憶装置１ｂは、外部端子群１０、ブリッジチップＢＣｂ、および複数のメモリチップＣＰ１－０～ＣＰ１－３，ＣＰ２－０～ＣＰ２－３を備える。チャネルＣＨ１を介してブリッジチップＢＣａに４つのメモリチップＣＰ１－０～ＣＰ１－３が接続され、チャネルＣＨ２を介してブリッジチップＢＣａに４つのメモリチップＣＰ２－０～ＣＰ２－３が接続される。
【0159】
ブリッジチップＢＣｂは、第１インタフェース１０１と、２つの第２インタフェース１０２と、コントローラ１０３ｂと、バッファメモリ１０４と、を備える。
【0160】
コントローラ１０３ｂは、バッファメモリ１０４を使って、第１インタフェース１０１と、２つの第２インタフェース１０２と、の間の情報の授受を制御する。
【0161】
コントローラ１０３ｂは、コマンドデコーダ１１１ａ、信号転送／処理回路１１２ｂ、およびレジスタ１１３を有する。
【0162】
信号転送／処理回路１１２ｂは、第１の実施形態にかかる信号転送／処理回路１１２の機能および第２の実施形態にかかる信号転送／処理回路１１２ａの機能を備える。
【0163】
メモリコントローラＭＣｂは、プロセッサ２１およびメモリ２２を備える。
【0164】
プロセッサ２１は、例えばコンピュータプログラムに従って動作するＣＰＵ（Central Processing Unit）である。プロセッサ２１は、ファームウェアプログラムに基づき、メモリコントローラＭＣｂの制御を司る。プロセッサ２１は、メモリコントローラＭＣｂの制御の一環として、複数のブロックグループの構築、不良ブロックの検出、不良ブロックの検出に応じたブロックグループの再構築、などを行う。なお、プロセッサ２１の機能の一部または全部は、ＦＰＧＡ（Field-Programmable Gate Array）またはＡＳＩＣ（Application Specific Integrated Circuit）などのハードウェア回路によって実現されてもよい。
【0165】
メモリ２２は、例えばＲＡＭ（Random Access Memory）などの高速な動作が可能なメモリである。メモリ２２には、ブロック管理情報３００が格納される。ブロック管理情報３００は、第１情報３０１および第２情報３０２を含む。プロセッサ２１は、第１情報３０１および第２情報３０２を用いることによって、各ブロックグループを管理する。
【0166】
第１情報３０１には、各ブロックのステータスが記録される。ステータスは、何れのブロックグループにも属していないことを意味する「未使用」、何れかのブロックグループに属していることを意味する「使用中」、および不良ブロックを意味する「ＮＧ」を含む。
【0167】
第２情報３０２には、各ブロックグループの構成が記録される。
【0168】
図１５は、第３の実施形態にかかる第１情報３０１および第２情報３０２のデータ構成の一例を示す模式的な図である。本図には、ブロック管理情報３００が生成された直後の状態の第１情報３０１および第２情報３０２の構成が描画されている。
【0169】
第１情報３０１は、チャネル番号、ＬＵＮ、およびブロック番号の組み合わせ毎にステータスが記録される、テーブルのデータ構造を有する。ブロック管理情報３００が生成された直後の状態においては、各ブロックのステータスは「未使用」とされる。
【0170】
第２情報３０２は、基本アドレス、アドレスモード、第１アドレス、および第２アドレスが記録されるフィールドを備えたエントリがブロックグループ毎に設けられた、テーブルのデータ構造を有する。
【0171】
各ブロックグループには、通し番号が与えられる。この通し番号は、ブロック管理番号と表記される。第２情報３０２には、各エントリのインデックスとしてブロック管理番号が記録される。
【0172】
基本アドレスは、ブロック管理情報３００が生成された直後の状態におけるブロックグループの構成を示す。
【0173】
ブロック管理情報３００が生成された直後の状態においては、一例として、１アドレスモードでブロックグループが使用される場合の管理情報の構成が、基本アドレスのフィールドに記録される。より具体的には、第２情報３０２の基本アドレスのフィールドには、ＬＵＮの対とブロック番号とが記録される。このフィールドに記録されるＬＵＮの対は、それぞれブロックグループを構成する１つのブロックを含む２つのメモリチップＣＰを示す。このフィールドに記録されるブロック番号は、ＬＵＮの対によって示される２つのメモリチップＣＰのそれぞれに含まれる、ブロックグループを構成するブロックを示す。
【0174】
基本アドレスのフィールドには、シンプルなルールに基づいて決められたＬＵＮの対およびブロック番号が記録される。図１５に示された例によれば、ＬＵＮｉとＬＵＮ（ｉ＋４）との対が基本アドレスのフィールドに記録される。ただしｉは０から３までの整数である。基本アドレスのフィールドにそれぞれ異なる値のＬＵＮの対が記録された４エントリを１セットとして、セット毎に異なる値のブロック番号が記録される。
【0175】
アドレスモードのフィールドには、コマンドシーケンスを１アドレスモードおよび２アドレスモードの何れで処理するかが記録される。ブロック管理情報３００が生成された直後の状態においては、各エントリのアドレスモードのフィールドには、まだ設定が済んでいないことを意味する「未定義」が記録されている。
【0176】
第１アドレスおよび第２アドレスは、実際のブロックグループの構成を示す。第１アドレスは、ブロックグループを構成する２つのブロックのうちの一を示し、第２アドレスは、当該２つのブロックのうちの他を示す。ブロック管理情報３００が生成された直後の状態においては、第１アドレスのフィールドおよび第２アドレスのフィールドには何れの値も記録されていない。
【0177】
ブロック管理情報３００は、複数の初期化処理を経て使用可能な状態になる。複数の初期化処理は、第１の初期化処理、第２の初期化処理、および第３の初期化処理を含む。プロセッサ２１は、第１の初期化処理、第２の初期化処理、および第３の初期化処理を、この順で実行する。
【0178】
図１６は、第３の実施形態にかかる第１の初期化処理の一例を示すフローチャートである。なお、本図に示される一連の処理は、ループ処理を備える。ループ処理のためのカウンタをｐ、ｑと表記する。
【0179】
プロセッサ２１は、まず、ｐに０をセットし（Ｓ２０１）、ｑに０をセットする（Ｓ２０２）。そして、プロセッサ２１は、ＬＵＮがｑであるメモリチップＣＰに含まれるブロック番号がｐであるブロック（図１６の説明において対象ブロックと表記する）は不良ブロックであるか否かを判定する（Ｓ２０３）。
【0180】
メモリチップＣＰまたは半導体記憶装置１ｂの製造時には、各ブロックに対する欠陥検査が実行される。製造時の欠陥検査によって使用に適さないレベルの欠陥が発見されたブロックの情報は、そのブロックを備えるメモリチップＣＰ内の任意の不揮発性の記憶領域に不良ブロックとして記録される。不揮発性の記憶領域は、例えばヒューズＲＯＭである。Ｓ２０３では、プロセッサ２１は、対象ブロックが不揮発性の記憶領域に不良ブロックとして記録されているか否かを確認する。対象ブロックが不良ブロックとして記録されている場合、プロセッサ２１は、対象ブロックは不良ブロックであると判定する。対象ブロックが不良ブロックとして記録されていない場合、プロセッサ２１は、対象ブロックは不良ブロックでないと判定する。
【0181】
対象ブロックは不良ブロックである場合（Ｓ２０３：Ｙｅｓ）、プロセッサ２１は、第１情報３０１に、対象ブロックのステータスとして「ＮＧ」を設定する（Ｓ２０４）。対象ブロックは不良ブロックでない場合（Ｓ２０３：Ｎｏ）、Ｓ２０４の処理はスキップされる。
【0182】
続いて、プロセッサ２１は、ｑはＬＵＮの最大値と等しいか否かを判定する（Ｓ２０５）。ｑはＬＵＮの最大値と等しくない場合（Ｓ２０５：Ｎｏ）、プロセッサ２１は、ｑを１だけインクリメントし（Ｓ２０６）、制御がＳ２０３に移行する。
【0183】
ｑはＬＵＮの最大値と等しい場合（Ｓ２０５：Ｙｅｓ）、プロセッサ２１は、ｐはブロックアドレスの最大値と等しいか否かを判定する（Ｓ２０７）。ｐはブロックアドレスの最大値と等しくない場合（Ｓ２０７：Ｎｏ）、プロセッサ２１は、ｐを１だけインクリメントし（Ｓ２０８）、制御がＳ２０２に移行する。
【0184】
ｐはブロックアドレスの最大値と等しい場合（Ｓ２０７：Ｙｅｓ）、第１の初期化処理が終了する。
【0185】
このように、プロセッサ２１は、第１の初期化処理においては、各ブロックが不良ブロックであるか否かを製造時の欠陥検査の結果に基づいて判定する。そして、プロセッサ２１は、不良ブロックであると判定されたブロックがある場合、第１情報３０１には、そのブロックのステータスとして「ＮＧ」を設定する。
【0186】
図１７は、第３の実施形態にかかる第１の初期化処理の後のブロック管理情報３００の内容の一例を示す図である。本図に示される例では、ＬＵＮが７であるメモリチップＣＰに含まれるブロック番号が０であるブロック、ＬＵＮが０であるメモリチップＣＰに含まれるブロック番号が３であるブロック、およびＬＵＮが４であるメモリチップＣＰに含まれるブロック番号が３であるブロック、のステータスが「ＮＧ」に設定されている。残りの全てのブロックのステータスは「未使用」に維持されている。
【0187】
図１８は、第３の実施形態にかかる第２の初期化処理の一例を示すフローチャートである。なお、本図に示される一連の処理は、ループ処理を備える。ループ処理のためのカウンタをｍと表記する。
【0188】
プロセッサ２１は、まず、ｍに０をセットする（Ｓ３０１）。そして、プロセッサ２１は、ブロック管理番号がｍであるブロックグループに関し、基本アドレスによって定義された２つのブロックのうちの一方または両方が不良ブロックであるか否かを判定する（Ｓ３０２）。プロセッサ２１は、第１情報３０１を参照することによってＳ３０２の判定処理を実行する。
【0189】
基本アドレスによって定義された２つのブロックのうちのいずれも不良ブロックではない場合（Ｓ３０２：Ｎｏ）、プロセッサ２１は、ブロック管理番号がｍであるブロックグループに関し、第２情報３０２に、アドレスモードとして「１アドレスモード」を設定する（Ｓ３０３）。プロセッサ２１は、第２情報３０２に、第１アドレスおよび第２アドレスとして、基本アドレスによって定義された２つのブロックのアドレスを設定する（Ｓ３０４）。プロセッサ２１は、第１情報３０１に、基本アドレスによって定義された２つのブロックのそれぞれについて、ステータスとして「使用中」を設定する（Ｓ３０５）。
【0190】
Ｓ３０５の後、または基本アドレスによって定義された２つのブロックのうちのいずれかまたは両方が不良ブロックである場合（Ｓ３０２：Ｙｅｓ）、プロセッサ２１は、ｍはブロック管理番号の最大値と等しいか否かを判定する（Ｓ３０６）。ｍはブロック管理番号の最大値と等しくない場合（Ｓ３０６：Ｎｏ）、ｍの値を１だけインクリメントし（Ｓ３０７）、制御がＳ３０２に移行する。
【0191】
ｍはブロック管理番号の最大値と等しい場合（Ｓ３０６：Ｙｅｓ）、第２の初期化処理が終了する。
【0192】
【0193】
第１情報３０１によれば、ＬＵＮが７であるメモリチップＣＰに含まれるブロック番号が０であるブロックのステータスは「ＮＧ」である。また、ＬＵＮが０であるメモリチップＣＰに含まれるブロック番号が３であるブロックと、ＬＵＮが４であるメモリチップＣＰに含まれるブロック番号が３であるブロックと、のステータスは「ＮＧ」である。第２情報３０２によれば、ステータスが「ＮＧ」であるこれらのブロックは、ブロック管理番号が３であるブロックグループを構成する２つのブロックの一方のブロック、または、ブロック管理番号が１２であるブロックグループを構成する２つのブロック、に該当する。
【0194】
よって、第２情報３０２においては、ブロック管理番号が３であるブロックグループおよびブロック管理番号が１２であるブロックグループを除くすべてのブロックグループについて、アドレスモードとして「１アドレスモード」が設定され、基本アドレスによって設定された２つのアドレスが第１アドレスおよび第２アドレスとして記録される。
【0195】
第１情報３０１においては、ＬＵＮが３であるメモリチップＣＰに含まれるブロック番号が０であるブロックのステータスは、「未使用」に維持される。このブロックは、ブロック管理番号が３であるブロックグループを構成する２つのブロックのうちの不良ブロックでないブロックである。また、第１情報３０１においては、ＬＵＮが７であるメモリチップＣＰに含まれるブロック番号が０であるブロック、ＬＵＮが０であるメモリチップＣＰに含まれるブロック番号が３であるブロック、およびＬＵＮが４であるメモリチップＣＰに含まれるブロック番号が０であるブロック、のステータスは、「ＮＧ」に維持される。これら以外のブロックのステータスとして、「使用中」が記録される。
【0196】
図２０は、第３の実施形態にかかる第３の初期化処理の一例を示すフローチャートである。なお、本図に示される一連の処理は、ループ処理を備える。ループ処理のためのカウンタをｎと表記する。
【0197】
プロセッサ２１は、まず、ｎに０をセットする（Ｓ４０１）。そして、プロセッサ２１は、ブロック管理番号がｎであるブロックグループのアドレスモードは「未定義」であるか否かを判定する（Ｓ４０２）。
【0198】
ブロック管理番号がｎであるブロックグループのアドレスモードは「未定義」である場合（Ｓ４０２：Ｙｅｓ）、プロセッサ２１は、第２情報３０２を参照して、ブロック管理番号がｎであるブロックグループに関する基本アドレスによって定義されたＬＵＮの対が示すメモリチップＣＰの対のうちチャネルＣＨ１に接続されたメモリチップＣＰ１を特定する（Ｓ４０３）。そして、プロセッサ２１は、第１情報３０１を参照して、Ｓ４０３によって特定されたメモリチップＣＰ１にステータスが「未使用」のブロックがあるか否かを判定する（Ｓ４０４）。
【0199】
Ｓ４０４の判定処理においてＮｏと判定された場合、プロセッサ２１は、チャネルＣＨ１に接続された何れかのメモリチップＣＨ１にステータスが「未使用」のブロックがあるか否かを判定する（Ｓ４０５）。
【0200】
Ｓ４０４およびＳ４０５の何れかの判定処理においてＹｅｓと判定された場合、プロセッサ２１は、Ｓ４０４およびＳ４０５の何れかの判定処理において見つかったステータスが「未使用」のブロックを一時的に記憶しておく。そして、プロセッサ２１は、第２情報３０２を参照して、ブロック管理番号がｎであるブロックグループの基本アドレスで定義されたＬＵＮの対が示す２つのメモリチップＣＰのうちのうちのチャネルＣＨ２に接続されたメモリチップＣＰ２を特定する（Ｓ４０６）。そして、プロセッサ２１は、第１情報３０１を参照して、Ｓ４０６によって特定されたメモリチップＣＰ２にステータスが「未使用」のブロックがあるか否かを判定する（Ｓ４０７）。
【0201】
Ｓ４０７の判定処理においてＮｏと判定された場合、プロセッサ２１は、チャネルＣＨ２に接続された何れかのメモリチップＣＨ２にステータスが「未使用」のブロックがあるか否かを判定する（Ｓ４０８）。
【0202】
Ｓ４０７およびＳ４０８の何れかの判定処理においてＹｅｓと判定された場合、プロセッサ２１は、Ｓ４０７およびＳ４０８の判定処理の何れかにおいて見つかったステータスが「未使用」のブロックを一時的に記憶しておく。そして、プロセッサ２１は、第２情報３０２に、ブロック管理番号がｎであるブロックグループのアドレスモードとして「２アドレスモード」を設定する（Ｓ４０９）。
【0203】
プロセッサ２１は、Ｓ４０４およびＳ４０５の何れかの判定処理において見つかったステータスが「未使用」のブロックのアドレスを、第２情報３０２に、ブロック管理番号がｎであるブロックグループの第１アドレスとして設定する（Ｓ４１０）。同様に、Ｓ４０７およびＳ４０８の何れかの判定処理において見つかったステータスが「未使用」のブロックのアドレスを、第２情報３０２に、ブロック管理番号がｎであるブロックグループの第２アドレスとして設定する（Ｓ４１１）。
【0204】
プロセッサ２１は、第１情報３０１に、Ｓ４０４およびＳ４０５の何れかの判定処理において見つかったブロックのステータスとして「使用中」を設定する（Ｓ４１２）。同様に、プロセッサ２１は、第１情報３０１に、Ｓ４０７およびＳ４０８の何れかの判定処理において見つかったブロックのステータスとして「使用中」を設定する（Ｓ４１３）。
【0205】
Ｓ４１３の後、またはＳ４０２、Ｓ４０５、およびＳ４０８の何れかの判定処理においてＮｏと判定された場合、プロセッサ２１は、ｎはブロック管理番号の最大値と等しいか否かを判定する（Ｓ４１４）。ｎはブロック管理番号の最大値と等しくない場合（Ｓ４１４：Ｎｏ）、プロセッサ２１は、ｎを１だけインクリメントして（Ｓ４１５）、制御がＳ４０２に移行する。
【0206】
ｎはブロック管理番号の最大値と等しい場合（Ｓ４１４：Ｙｅｓ）、第３の初期化処理が終了する。
【0207】
【0208】
図２１に示される例では、ブロック管理番号が３であるブロックグループおよびブロック管理番号が１２であるブロックグループについて、アドレスモードとして「２アドレスモード」が設定される。そして、ブロック管理番号が３であるブロックグループおよびブロック管理番号が１２であるブロックグループのそれぞれについて、第１アドレスおよび第２アドレスとして、未使用のブロックから取得されたブロックのアドレスが新たに設定される。
【0209】
ＬＵＮが３であるメモリチップＣＰに含まれるブロック番号が０であるブロックは、図１９に示された例では第１情報３０１にステータスとして「未使用」が設定されたブロックである。このブロックは、第３の初期化処理によって、ブロック管理番号が３であるブロックグループに組み込まれて、そのブロックのアドレスは第１アドレスとして第２情報３０２に設定される。そして、第１情報３０１において、このブロックのステータスは、「未使用」から「使用中」に変更される。
【0210】
第３の初期化処理を経た後、メモリシステムＳＹＳｂは、動作を開始することが可能となる。メモリシステムＳＹＳｂが動作しているとき、メモリセルの疲弊や素子の故障などによって、新たに不良ブロックが発生する場合がある。そのため、メモリコントローラＭＣｂは、使用中の各ブロックは不良ブロックに該当するか否かの判定を適時、実行する。この判定によって新たな不良ブロックが検出された場合、プロセッサ２１は、ブロック管理情報３００の更新を行って、いくつかのブロックグループの再構成およびアドレスモードの変更を行う。
【0211】
図２２は、第３の実施形態にかかるメモリシステムＳＹＳｂの動作中のブロック管理情報３００の更新の処理の一例を示すフローチャートである。
【0212】
プロセッサ２１は、新たな不良ブロックを検出すると（Ｓ５０１）、新たな不良ブロックとして検出されたブロックの第１情報３０１におけるステータスを「使用中」から「ＮＧ」に変更する（Ｓ５０２）。図２２の説明において、Ｓ５０１によって新たな不良ブロックとして検出されたブロックは、対象ブロックと表記される。
【0213】
続いて、プロセッサ２１は、第２情報３０２を参照して、対象ブロックを含むブロックグループを特定する（Ｓ５０３）。図２２の説明において、Ｓ５０３によって特定されたブロックグループは、対象ブロックグループと表記される。
【0214】
プロセッサ２１は、第２情報３０２において、対象ブロックグループのアドレスモードを「未定義」に変更する（Ｓ５０４）。
【0215】
プロセッサ２１は、第２情報３０２を参照して、対象ブロックグループの基本アドレスで定義されたＬＵＮの対が示す２つのメモリチップＣＰのうちのうちのチャネルＣＨ１に接続されたメモリチップＣＰ１を特定する（Ｓ５０５）。そして、プロセッサ２１は、第１情報３０１を参照して、Ｓ５０５によって特定されたメモリチップＣＰ１にステータスが「未使用」のブロックがあるか否かを判定する（Ｓ５０６）。
【0216】
Ｓ５０６の判定処理においてＮｏと判定された場合、プロセッサ２１は、チャネルＣＨ１に接続された何れかのメモリチップＣＨ１にステータスが「未使用」のブロックがあるか否かを判定する（Ｓ５０７）。
【0217】
Ｓ５０６およびＳ５０７の何れかの判定処理においてＹｅｓと判定された場合、プロセッサ２１は、Ｓ５０６およびＳ５０７の何れかの判定処理において見つかったステータスが「未使用」のブロックを一時的に記憶しておく。そして、プロセッサ２１は、第２情報３０２を参照して、対象ブロックグループの基本アドレスで定義されたＬＵＮの対が示す２つのメモリチップＣＰのうちのうちのチャネルＣＨ２に接続されたメモリチップＣＰ２を特定する（Ｓ５０８）。そして、プロセッサ２１は、第１情報３０１を参照して、Ｓ５０８によって特定されたメモリチップＣＰ２にステータスが「未使用」のブロックがあるか否かを判定する（Ｓ５０９）。
【0218】
Ｓ５０９の判定処理においてＮｏと判定された場合、プロセッサ２１は、チャネルＣＨ２に接続された何れかのメモリチップＣＨ２にステータスが「未使用」のブロックがあるか否かを判定する（Ｓ５１０）。
【0219】
Ｓ５０９およびＳ５１０の判定処理の何れかにおいてＹｅｓと判定された場合、プロセッサ２１は、Ｓ５０９およびＳ５１０の判定処理の何れかにおいて見つかったステータスが「未使用」のブロックを一時的に記憶しておく。そして、プロセッサ２１は、第２情報３０２において、対象ブロックグループのアドレスモードを「２アドレスモード」に変更する（Ｓ５１１）。
【0220】
プロセッサ２１は、第２情報３０２において、対象ブロックグループの第１アドレスを、Ｓ５０６およびＳ５０７の何れかの判定処理において見つかったステータスが「未使用」のブロックのアドレスで更新する（Ｓ５１２）。同様に、プロセッサ２１は、第２情報３０２において、対象ブロックグループの第２アドレスを、Ｓ５０９およびＳ５１０の何れかの判定処理において見つかったステータスが「未使用」のブロックのアドレスで更新する（Ｓ５１３）。
【0221】
プロセッサ２１は、第１情報３０１において、Ｓ５０６およびＳ５０７の何れかの判定処理において見つかったブロックのステータスを「未使用」から「使用中」に変更する（Ｓ５１４）。同様に、プロセッサ２１は、第１情報３０１に記録されているＳ５０９およびＳ５１０の何れかの判定処理において見つかったブロックのステータスを「未使用」から「使用中」に変更する（Ｓ５１５）。
【0222】
Ｓ５１５の後、または、Ｓ５０７およびＳ５１０の何れかの判定処理においてＮｏと判定された場合、ブロック管理情報３００の更新の処理が終了する。
【0223】
【0224】
一例として、ＬＵＮが３であるメモリチップＣＰに含まれるブロック番号が１のブロックが新たな不良ブロックとして検出されたこととする。そのような場合、図２２のＳ５０２の処理によって、図２３に示されるように、ＬＵＮが３であるメモリチップＣＰに含まれるブロック番号が１のブロックのステータスが「ＮＧ」に変更される。
【0225】
さらに、図２２のＳ５０３の処理によって、図２３に示されるように、ＬＵＮが３であるメモリチップＣＰに含まれるブロック番号が１のブロックを含むブロックグループは、ブロック管理番号が７のブロックグループであることが特定される。そして、ブロック管理番号が７のブロックグループのアドレスモードが「１アドレスモード」から「未定義」に変更される。
【0226】
図２２のＳ５０５およびＳ５０８の処理によって、ブロック管理番号が７のブロックグループは、チャネルＣＨ１に接続されたメモリチップＣＰ１－３に含まれるブロックと、チャネルＣＨ２に接続されたメモリチップＣＰ２－７に含まれるブロックと、によって構成されることが特定される。
【0227】
図２２のＳ５０６の処理によって、メモリチップＣＰ１－３のうちからステータスが「未使用」のブロックとして、ブロック番号が２７３のブロックが見つかる。また、Ｓ５０９の処理によって、メモリチップＣＰ２－７のうちからステータスが「未使用」のブロックとして、ブロック番号が１のブロックが見つかる。
【0228】
そして、図２２のＳ５１１の処理によって、図２４に示されるように、ブロック管理番号が７のブロックグループのアドレスモードが「未定義」から「２アドレスモード」に変更される。さらに、図２２のＳ５１２の処理によって、図２４に示されるように、ブロック管理番号が７のブロックグループの第１アドレスは、メモリチップＣＰ１－３に含まれるブロック番号が２７３のブロックのアドレスで更新される。図２２のＳ５１３の処理によって、図２４に示されるように、ブロック管理番号が７のブロックグループの第２アドレスは、メモリチップＣＰ２－７に含まれるブロック番号が１のブロックで更新される。
【0229】
上記の動作によって、ブロックグループ毎にコマンドシーケンスの処理方法が１アドレスモードであるか２アドレスモードであるかが管理される。１アドレスモードが設定されたブロックグループを構成する２つのブロックがデータ転送の対象である場合、メモリコントローラＭＣｂは、第１の実施形態の方式でコマンドシーケンスをブリッジチップＢＣｂに入力する。２アドレスモードが設定されたブロックグループを構成する２つのブロックがデータ転送の対象である場合、メモリコントローラＭＣｂは、第２の実施形態の方式でコマンドシーケンスをブリッジチップＢＣｂに入力する。
【0230】
換言すると、あるアドレス情報（第３の実施形態の説明において第１アドレス情報と表記する）が示す第１ブロックと、第１アドレス情報のうちのＬＵＮの値を基本アドレスによって定義されたＬＵＮの対に基づいて差し替えを行ったアドレス情報（第３の実施形態の説明において第２アドレス情報と表記する）が示す第２ブロックと、がデータ転送の対象である場合、メモリコントローラＭＣｂは、第１の実施形態の方式に従ってコマンドシーケンスをブリッジチップＢＣｂに転送する。第１ブロックと、第２ブロックと異なる第３ブロックとがデータ転送の対象である場合、メモリコントローラＭＣｂは、第２の実施形態の方式に従ってコマンドシーケンスをブリッジチップＢＣｂに転送する。
【0231】
また、メモリコントローラＭＣｂは、第１ブロックと第２ブロックとが不良ブロックでない場合、換言すると、第１ブロック第２ブロックとがともに使用可に設定されている場合、第１ブロックと第２ブロックとを第１の実施形態の方式に従ったコマンドシーケンスの使用が可能なグループとして管理する。第２ブロックが不良ブロックになった場合、換言すると、第２ブロックが使用不可になった場合、第１ブロックと第２ブロックとのグループを解除して、第１ブロックと、不良ブロックでない第３ブロックと、を新たなグループとして管理する。
【0232】
よって、メモリシステムＳＹＳｂが動作を行っているうちに不良ブロックが発生したとしても、アドレスモードの切り替えによって、複数のメモリチップに対するデータ転送の同時制御を継続することが可能である。
【0233】
（第４の実施形態）
メモリチップが或るコマンドシーケンスに応じて内部動作を開始すると、そのメモリチップはビジー状態に遷移し、内部動作が完了するとそのメモリチップはレディー状態に遷移する。
メモリチップが或るコマンドシーケンスに応じて内部動作を開始すると、そのメモリチップはビジー状態に遷移し、内部動作が完了するとそのメモリチップはレディー状態に遷移する。
【0234】
また、メモリコントローラは、メモリチップが内部動作の実行に成功したか否かを知りたいケースがある。
【0235】
メモリチップがレディー状態であるかビジー状態であるか、またはメモリチップにおける内部動作の実行に成功（pass）したか否かを知るために、メモリコントローラは、ターゲットのメモリチップを指定してリードステータスコマンドシーケンスを送信することができる。ターゲットのメモリチップは、リードステータスコマンドに応じてステータス情報を出力する。ステータス情報は、メモリチップがレディー状態であるかビジー状態であるかを示す値、または内部動作の実行に成功したか否かを示す値、を含む。
【0236】
トグルＤＤＲ規格では、メモリチップに対してリードステータスコマンドシーケンスの転送を完了したタイミングと、メモリチップにステータス情報を出力させるためのリードイネーブル信号ＲＥ／ＲＥｎの転送の開始のタイミングとの間に、時間ｔＷＨＲ以上の時間を空けることが定められている。
【0237】
ここで、第４の実施形態と比較される技術について説明する。第４の実施形態と比較される技術は比較例と表記される。比較例は、第１～第３の実施形態に係る技術を用いない。比較例によれば、メモリコントローラは、まず、ブリッジチップを介して或るメモリチップに宛てて、リードステータスコマンドシーケンスの転送、およびリードイネーブル信号ＲＥ／ＲＥｎの転送を行い、当該メモリチップからブリッジチップを介してステータス情報を取得する。次に、メモリコントローラは、ブリッジチップを介して別の或るメモリチップに宛てて、リードステータスコマンドシーケンスの転送、およびリードイネーブル信号ＲＥ／ＲＥｎの転送を行い、当該メモリチップからブリッジチップを介してステータス情報を取得する。
【0238】
つまり、比較例によれば、複数のメモリチップからステータス情報を取得するためにリードステータスコマンドシーケンスの転送およびリードイネーブル信号ＲＥ／ＲＥｎの転送を複数のメモリチップに対して時間的にシリアルに実行する。よって、時間ｔＷＨＲ以上待機する処理がターゲットのメモリチップの数だけ発生し、全てのターゲットのメモリチップからステータス情報を取得するために多大な時間を要する。
【0239】
第４の実施形態では、第１～第３の実施形態におけるデータ転送のケースと同様に、ブリッジチップは、複数（ここでは一例として２つ）のメモリチップからのステータス情報の取得を一つのリードステータスコマンドシーケンスによって同時に制御できるように構成される。ブリッジチップは、メモリコントローラから入力された一つのリードステータスコマンドシーケンスに基づいてそれぞれ異なるメモリチップに宛てた複数のリードステータスコマンドシーケンスを生成し、複数のリードステータスコマンドシーケンスのそれぞれをそれぞれ異なるメモリチップに並列的に転送する。これによって、時間ｔＷＨＲ以上待機する複数の処理の一部または全部を時間的に重複させることができ、その結果として、複数のメモリチップの全てからステータス情報を取得するために要する時間が抑制される。
【0240】
第４の実施形態では、第１の実施形態、第２の実施形態、第２の実施形態の変形例、または第３の実施形態と同じ事項については簡略的に説明するか、または説明を省略する。
【0241】
図２５は、第４の実施形態にかかる半導体記憶装置１ｃが適用されるメモリシステムＳＹＳｃの一例を示す模式的な図である。
【0242】
メモリシステムＳＹＳｃは、メモリコントローラＭＣｃおよび半導体記憶装置１ｃを含む。半導体記憶装置１ｃは、外部端子群１０、ブリッジチップＢＣｃ、および複数のメモリチップＣＰ１－０～ＣＰ１－３，ＣＰ２－０～ＣＰ２－３を備える。チャネルＣＨ１を介してブリッジチップＢＣｃに４つのメモリチップＣＰ１－０～ＣＰ１－３が接続され、チャネルＣＨ２を介してブリッジチップＢＣｃに４つのメモリチップＣＰ２－０～ＣＰ２－３が接続される。
【0243】
ブリッジチップＢＣｃは、第１インタフェース１０１と、２つの第２インタフェース１０２と、コントローラ１０３ｃと、バッファメモリ１０４と、を備える。
【0244】
コントローラ１０３ｃは、バッファメモリ１０４を使って、第１インタフェース１０１と、２つの第２インタフェース１０２と、の間の情報の授受を制御する。
【0245】
コントローラ１０３ｃは、コマンドデコーダ１１１ｃ、信号転送／処理回路１１２ｃ、およびレジスタ１１３ｃを有する。
【0246】
コマンドデコーダ１１１ｃは、並列動作コマンドＣ１０を解釈することができる。第４の実施形態では、リードステータスコマンドシーケンスに並列動作コマンドＣ１０が含まれ得る。より詳しくは、第４の実施形態では、リードステータスコマンドシーケンスは、第２の実施形態で説明されたデータ転送用のコマンドシーケンスと同様、並列動作コマンドＣ１０と２セットのアドレス情報とを含み得る。
【0247】
信号転送／処理回路１１２ｃは、メモリコントローラＭＣｃがチャネルＣＨ０を介して受けたリードステータスコマンドシーケンスに並列動作コマンドＣ１０が含まれていることが判明した場合、当該リードステータスコマンドシーケンスに含まれる２セットのアドレス情報のうちそれぞれ異なる１セットのアドレス情報を含む２つのリードステータスコマンドシーケンスを生成し、生成したそれぞれのリードステータスコマンドシーケンスを宛先のメモリチップＣＰに転送する。
【0248】
また、２つのリードステータスコマンドシーケンスの転送後にトグルＤＤＲ規格で定められた時間ｔＷＨＲが経過すると、信号転送／処理回路１１２ｃは、チャネルＣＨ１，ＣＨ２においてリードイネーブル信号ＲＥ／ＲＥｎを１回トグルすることによって、リードステータスシーケンスの宛先の各メモリチップＣＰからステータス情報を取得する。リードステータスシーケンスの宛先の各メモリチップＣＰから取得されたステータス情報は、レジスタ１１３ｃに格納される。
【0249】
リードステータスシーケンスの宛先の各メモリチップＣＰからステータス情報を取得した後にメモリコントローラＭＣｃからのリードイネーブル信号ＲＥ／ＲＥｎがトグルされる。信号転送／処理回路１１２ｃは、リードイネーブル信号ＲＥ／ＲＥｎのトグルに基づいて、各メモリチップＣＰから取得されレジスタ１１３ｃに格納されたステータス情報をメモリコントローラＭＣｃに転送する。
【0250】
図２６は、第４の実施形態にかかるメモリシステムＳＹＳｃにおいてステータス情報を取得する際に各チャネルを介して転送される情報の一例を示すタイミングチャートである。本図では、チップイネーブル信号ＣＥｎ、リードイネーブル信号ＲＥ／ＲＥｎのうちのリードイネーブル信号ＲＥｎ、データストローブ信号ＤＱＳ／ＤＱＳｎのうちのデータストローブ信号ＤＱＳ、およびデータ信号ＤＱ［７：０］の波形が示されている。
【0251】
メモリコントローラＭＣｃは、チャネルＣＨ０のチップイネーブル信号ＣＥｎを活性化、即ちＬｏｗレベルに設定して、リードステータスコマンドシーケンスＳＱｒｓ－０をブリッジチップＢＣｃに入力する（時刻ｔ７０）。リードステータスコマンドシーケンスＳＱｒｓ－０は、リードステータスコマンドＣ５、並列動作コマンドＣ１０、第１アドレス情報（アドレス片Ａ７，Ａ８，Ａ９）、および第２アドレス情報（アドレス片Ａ７，Ａ８，Ａ９’）を備える。リードステータスコマンドＣ５は、ステータス情報を要求するコマンドである。このリードステータスコマンドシーケンスＳＱｒｓ－０の構成は、トグルＤＤＲ規格に準拠していない。
【0252】
図２６に示された例においては、アドレス片Ａ７，Ａ８，Ａ９（またはＡ９’）のセットは、完全なアドレス情報からカラムアドレスが省略されたものである。つまり、アドレス片Ａ７，Ａ８，Ａ９（またはＡ９’）のセットは、ロウアドレスを含む。アドレス片Ａ７，Ａ８，Ａ９（またはＡ９’）のそれぞれは、８個のデータストローブ信号ＤＱＳを用いて転送される最小単位の情報、つまり１バイトの情報、である。アドレス片Ａ７，Ａ８，Ａ９（またはＡ９’）のうち、アドレス片Ａ９（またはＡ９’）にはＬＵＮが含まれる。アドレス片Ａ９に含まれるＬＵＮは、チャネルＣＨ１，２のうちの一に接続されたメモリチップＣＰを示し、アドレス片Ａ９’に含まれるＬＵＮは、チャネルＣＨ１，２のうちの他に接続されたメモリチップＣＰを示す。
【0253】
第２の実施形態と同様、リードステータスコマンドシーケンスＳＱｒｓ－０に含まれる２セットのアドレス情報のそれぞれがチャネルＣＨ１，ＣＨ２のうちの何れのチャネルを介して転送すべきかは、任意の方法で事前に設定されている。ここでは一例として、第１アドレス情報はチャネルＣＨ１に接続された或るメモリチップＣＰに宛てたものであり、第２アドレス情報はチャネルＣＨ２に接続された或るメモリチップＣＰに宛てたものであることがブリッジチップＢＣｃに設定されていることとする。第４の実施形態の説明においては、第１アドレス情報が示すメモリチップＣＰは、第１メモリチップＣＰ、第２アドレス情報が示すメモリチップＣＰは第２メモリチップＣＰと表記される。
【0254】
ブリッジチップＢＣｃにおいて、コマンドデコーダ１１１ｃがリードステータスコマンドＣ５および並列動作コマンドＣ１０を解釈すると、信号転送／処理回路１１２ｃは、リードステータスコマンドシーケンスＳＱｒｓ－０を複製することによって２つのリードステータスコマンドシーケンスＳＱｒｓ－１，ＳＱｒｓ－２を生成する。そして、２つのリードステータスコマンドシーケンスＳＱｒｓ－１，ＳＱｒｓ－２の転送が開始される（時刻ｔ７１）。リードステータスコマンドシーケンスＳＱｒｓ－１は、第１メモリチップＣＰに宛てたデータアウトコマンドシーケンスである。リードステータスコマンドシーケンスＳＱｒｓ－２は、第２メモリチップＣＰに宛てたデータアウトコマンドシーケンスである。
【0255】
信号転送／処理回路１１２ｃは、第２の実施形態と同様、各種情報のマスクを実行する。具体的には、信号転送／処理回路１１２ｃは、２つのリードステータスコマンドシーケンスＳＱｒｓ－１，ＳＱｒｓ－２を転送するとき、並列動作コマンドＣ１０をマスクする。信号転送／処理回路１１２ｃは、リードステータスコマンドシーケンスＳＱｒｓ－１を転送するとき、第２アドレス情報をマスクする。信号転送／処理回路１１２ｃは、リードステータスコマンドシーケンスＳＱｒｓ－２を転送するとき、第１アドレス情報をマスクする。
【0256】
よって、２つのリードステータスコマンドシーケンスＳＱｒｓ－１，ＳＱｒｓ－２のそれぞれは、リードステータスコマンドＣ５および１セットのアドレス情報を備えた、トグルＤＤＲ規格に準拠した構成の信号として宛先のメモリチップＣＰに転送される。
【0257】
第１メモリチップＣＰおよび第２メモリチップＣＰは、リードステータスコマンドシーケンスの受信に応じてステータス情報を生成する。
【0258】
ブリッジチップＢＣｃは、リードステータスコマンドシーケンスＳＱｒｓ－１，ＳＱｒｓ－２の転送を完了すると（時刻ｔ７２）、トグルＤＤＲ規格で定められた時間ｔＷＨＲの経過を待つ。時刻ｔ７２から時間ｔＷＨＲが経過したとき（時刻ｔ７３）、チャネルＣＨ１，ＣＨ２においてリードイネーブル信号ＲＥｎをＬｏｗレベルに遷移させることで、第１メモリチップＣＰおよび第２メモリチップＣＰにステータス情報の出力の準備を促す。すると、第１メモリチップＣＰおよび第２メモリチップＣＰのそれぞれは、データ信号ＤＱ［７：０］としてステータス情報の出力を開始するとともに、データストローブ信号ＤＱＳをＬｏｗレベルに遷移させる（時刻ｔ７４）。
【0259】
ブリッジチップＢＣｃは、チャネルＣＨ１，ＣＨ２においてデータストローブ信号ＤＱＳがＬｏｗレベルに遷移されたことを検知すると、チャネルＣＨ１，ＣＨ２においてリードイネーブル信号ＲＥｎを一回トグルする（時刻ｔ７５）。
【0260】
第１メモリチップＣＰおよび第２メモリチップＣＰのそれぞれは、１回トグルされたリードイネーブル信号ＲＥｎに基づくデータストローブ信号ＤＱＳを返送する（時刻ｔ７６）。ブリッジチップＢＣｃは、チャネルＣＨ１，ＣＨ２においてデータ信号ＤＱ［７：０］として出力されているステータス情報を、データストローブ信号ＤＱＳのトグルに応じて取り込んで、チャネルＣＨ１，ＣＨ２のそれぞれから取り込まれたステータス情報をレジスタ１１３ｃに格納する（時刻ｔ７６）。なお、チャネルＣＨ１から取り込まれたステータス情報は、第１メモリチップＣＰから出力されたステータス情報である。チャネルＣＨ２から取り込まれたステータス情報は、第２メモリチップＣＰから出力されたステータス情報である。
【0261】
メモリコントローラＭＣｃは、チャネルＣＨ０において、リードイネーブル信号ＲＥｎを２回トグルする（時刻ｔ７７，ｔ７９）。
【0262】
ブリッジチップＢＣｃは、リードイネーブル信号ＲＥｎのトグルに応じて、レジスタ１１３ｃに格納されている２個のステータス情報を出力する。例えば、ブリッジチップＢＣｃは、リードイネーブル信号ＲＥｎの１回目のトグルに応じて、第１メモリチップＣＰにかかるステータス情報をデータ信号ＤＱ［７：０］として出力し、１回トグルされたリードイネーブル信号ＲＥｎに基づくデータストローブ信号ＤＱＳを返送する（時刻ｔ７８）。ブリッジチップＢＣｃは、リードイネーブル信号ＲＥｎの２回目のトグルに応じて、第２メモリチップＣＰにかかるステータス情報をデータ信号ＤＱ［７：０］として出力し、１回トグルされたリードイネーブル信号ＲＥｎに基づくデータストローブ信号ＤＱＳを返送する（時刻ｔ８０）。メモリコントローラＭＣｃは、第１メモリチップＣＰにかかるステータス情報および第２メモリチップＣＰにかかるステータス情報をデータストローブ信号ＤＱＳのトグルに応じて取り込む。
【0263】
なお、図２６の説明では、ブリッジチップＢＣｃは、リードステータスコマンドシーケンスＳＱｒｓ－１，ＳＱｒｓ－２の転送を完了した後にトグルＤＤＲ規格で定められた時間ｔＷＨＲが経過したとき、チャネルＣＨ１，ＣＨ２においてリードイネーブル信号ＲＥｎをＬｏｗレベルに遷移させた。リードステータスコマンドシーケンスＳＱｒｓ－１，ＳＱｒｓ－２の転送を完了したタイミングと、チャネルＣＨ１，ＣＨ２においてリードイネーブル信号ＲＥｎがＬｏｗレベルに遷移されるタイミングとの間の時間は時間ｔＷＨＲと等しくなくてもよい。ブリッジチップＢＣｃは、リードステータスコマンドシーケンスＳＱｒｓ－１，ＳＱｒｓ－２の転送を完了したタイミングから時間ｔＷＨＲ以上の時間が経過したときに、リードイネーブル信号ＲＥｎをＬｏｗレベルに遷移させるよう、構成されてもよい。
【0264】
このように、第４の実施形態によれば、ブリッジチップＢＣｃは、メモリコントローラＭＣｃから第１メモリチップＣＰを示す第１アドレス情報および第２メモリチップＣＰを示す第２アドレス情報を含むリードステータスコマンドシーケンスＳＱｒｓ－０を受信する。これに応じて、ブリッジチップＢＣｃは、第１アドレス情報を含み第２アドレス情報を含まないリードステータスコマンドシーケンスＳＱｒｓ－１の第１メモリチップＣＰへの転送と、第２アドレス情報を含み第１アドレス情報を含まないリードステータスコマンドシーケンスＳＱｒｓ－２の第２メモリチップＣＰへの転送と、を実行する。リードステータスコマンドシーケンスＳＱｒｓ－１およびリードステータスコマンドシーケンスＳＱｒｓ－２の転送が完了してから少なくとも時間ｔＷＨＲが経過した後、ブリッジチップＢＣｃは、チャネルＣＨ１，ＣＨ２に転送されるリードイネーブル信号ＲＥ／ＲＥｎを同時に（並列的に）トグルすることによって、チャネルＣＨ１，ＣＨ２のそれぞれを介してステータス情報を同時に（並列的に）取得する。ブリッジチップＢＣｃは、チャネルＣＨ０においてリードイネーブル信号ＲＥ／ＲＥｎがトグルされると、チャネルＣＨ１，ＣＨ２のそれぞれを介して受信したステータス情報をチャネルＣＨ０におけるリードイネーブル信号ＲＥ／ＲＥｎのトグルに基づいてメモリコントローラＭＣｃに出力する。
【0265】
よって、複数のメモリチップからステータス情報を取得するために要する時間が抑制される。
【0266】
また、第４の実施形態によれば、リードステータスコマンドシーケンスＳＱｒｓ－０は、第２の実施形態のメモリコントローラＭＣａがブリッジチップＢＣａに転送するデータ転送用のコマンドシーケンスと同様、第１メモリチップＣＰを示す第１アドレス情報と、第２メモリチップＣＰを示す第２アドレス情報と、を含む構成を備える。
【0267】
なお、リードステータスコマンドシーケンスＳＱｒｓ－０の構成はこれに限定されない。例えば、並列動作コマンドＣ１０を有しない第２の実施形態のデータ転送用のコマンドシーケンスと同様に、リードステータスコマンドシーケンスＳＱｒｓ－０は並列動作コマンドＣ１０を有していなくてもよい。リードステータスコマンドシーケンスＳＱｒｓ－０のその他の構成例は、いくつかの変形例において説明される。
【0268】
（第４の実施形態の変形例１）
第４の実施形態の変形例１によれば、メモリコントローラがブリッジチップに転送するリードステータスコマンドシーケンスの構成が第４の実施形態と異なる。ここでは、第４の実施形態と同じ事項については説明を省略するか、簡略的に説明する。
第４の実施形態の変形例１によれば、メモリコントローラがブリッジチップに転送するリードステータスコマンドシーケンスの構成が第４の実施形態と異なる。ここでは、第４の実施形態と同じ事項については説明を省略するか、簡略的に説明する。
【0269】
図２７は、第４の実施形態の変形例１にかかるメモリシステムＳＹＳｃにおいてステータス情報を取得する際に各チャネルを介して転送される情報の一例を示すタイミングチャートである。
【0270】
メモリコントローラＭＣｃは、チャネルＣＨ０のチップイネーブル信号ＣＥｎを活性化、即ちＬｏｗレベルに設定して、リードステータスコマンドシーケンスＳＱｒｓ－０ａをブリッジチップＢＣｃに入力する（時刻ｔ９０）。リードステータスコマンドシーケンスＳＱｒｓ－０ａは、リードステータスコマンドＣ５、並列動作コマンドＣ１０、および第１アドレス情報（アドレス片Ａ７，Ａ８，Ａ９）を備える。このリードステータスコマンドシーケンスＳＱｒｓ－０ａの構成は、トグルＤＤＲ規格に準拠していない。
【0271】
第１アドレス情報のアドレス片Ａ９にはＬＵＮが含まれている。第１アドレス情報のアドレス片Ａ９に含まれるＬＵＮが示すメモリチップＣＰは、第４の実施形態の変形例１の説明において第１メモリチップＣＰと表記される。
【0272】
第４の実施形態では、第１の実施形態と同様、ブリッジチップＢＣｃは、ＬＵＮを用いたシンプルな関係に基づいて、それぞれ異なるチャネルに接続された複数（ここでは２個）のメモリチップＣＰを１つのチップグループとして管理する。１つのチップグループを構成する２個のメモリチップＣＰのうちの第１メモリチップＣＰと異なるメモリチップＣＰは、第４の実施形態の変形例１の説明において、第２メモリチップＣＰと表記される。
【0273】
ブリッジチップＢＣｃにおいて、コマンドデコーダ１１１ｃがリードステータスコマンドＣ５および並列動作コマンドＣ１０を解釈すると、信号転送／処理回路１１２ｃは、リードステータスコマンドシーケンスＳＱｒｓ－０ａを複製することによって２つのリードステータスコマンドシーケンスＳＱｒｓ－１ａ，ＳＱｒｓ－２ａを生成する。そして、信号転送／処理回路１１２ｃは、２つのリードステータスコマンドシーケンスＳＱｒｓ－１ａ，ＳＱｒｓ－２ａの転送を開始する（時刻ｔ９１）。リードステータスコマンドシーケンスＳＱｒｓ－１ａは、第１メモリチップＣＰに宛てたデータアウトコマンドシーケンスである。リードステータスコマンドシーケンスＳＱｒｓ－２ａは、第２メモリチップＣＰに宛てたデータアウトコマンドシーケンスである。
【0274】
信号転送／処理回路１１２ｃは、ステータスコマンドシーケンスＳＱｒｓ－２ａを転送する際には、第１の実施形態と同様の方法で、アドレス片Ａ７～Ａ９のうちのアドレス片Ａ９に含まれるＬＵＮを、第１メモリチップＣＰを示す値から第２メモリチップＣＰを示す値に差し替える。ＬＵＮの差し替え後のアドレス片Ａ９は、アドレス片Ａ９’と表記される。
【0275】
また、信号転送／処理回路１１２ｃは、２つのリードステータスコマンドシーケンスＳＱｒｓ－１ａ，ＳＱｒｓ－２ａを転送するとき、並列動作コマンドＣ１０をマスクする。
【0276】
よって、２つのリードステータスコマンドシーケンスＳＱｒｓ－１ａ，ＳＱｒｓ－２ａのそれぞれは、リードステータスコマンドＣ５および１セットのアドレス情報を備えた、トグルＤＤＲ規格に準拠した構成の信号として宛先のメモリチップＣＰに転送される。
【0277】
ブリッジチップＢＣｃは、リードステータスコマンドシーケンスＳＱｒｓ－１ａ，ＳＱｒｓ－２ａの転送を完了すると（時刻ｔ９２）、トグルＤＤＲ規格で定められた時間ｔＷＨＲの経過を待つ。時刻ｔ９２から時間ｔＷＨＲが経過した以降（時刻ｔ９３～）、第４の実施形態で説明された動作と同様の動作が実行される。
【0278】
このように、第４の実施形態の変形例１によれば、リードステータスコマンドシーケンスＳＱｒｓ－０ａは、第１の実施形態のメモリコントローラＭＣがブリッジチップＢＣに転送するデータ転送用のコマンドシーケンスと同様、第１アドレス情報を含み、第２アドレス情報を含まない構成を備える。ブリッジチップＢＣｃは、第１アドレス情報のうちのＬＵＮを第１メモリチップＣＰを示す値から第２メモリチップＣＰを示す値に差し替えることによって第２アドレス情報を取得する。
【0279】
また、第４の実施形態の変形例１によれば、リードステータスコマンドシーケンスＳＱｒｓ－０ａは、ステータス情報を要求するリードステータスコマンドＣ５と、並列動作を指示する並列動作コマンドＣ１０と、を含む。リードステータスコマンドシーケンスＳＱｒｓ－１ａ，ＳＱｒｓ－２ａは、リードステータスコマンドＣ５を含むが、並列動作コマンドＣ１０を含まない。
【0280】
（第４の実施形態の変形例２）
第４の実施形態の変形例２として、メモリコントローラがブリッジチップに転送するリードステータスコマンドシーケンスの構成のさらに別の例を説明する。ここでは、第４の実施形態と同じ事項については説明を省略するか、簡略的に説明する。
第４の実施形態の変形例２として、メモリコントローラがブリッジチップに転送するリードステータスコマンドシーケンスの構成のさらに別の例を説明する。ここでは、第４の実施形態と同じ事項については説明を省略するか、簡略的に説明する。
【0281】
図２８は、第４の実施形態の変形例２にかかるメモリシステムＳＹＳｃにおいてステータス情報を取得する際に各チャネルにおいて転送される情報の一例を示すタイミングチャートである。
【0282】
メモリコントローラＭＣｃは、チャネルＣＨ０のチップイネーブル信号ＣＥｎを活性化、即ちＬｏｗレベルに設定して、リードステータスコマンドシーケンスＳＱｒｓ－０ｂをブリッジチップＢＣｃに入力する（時刻ｔ１１０）。リードステータスコマンドシーケンスＳＱｒｓ－０ｂは、並列リードステータスコマンドＣ２０および第１アドレス情報（アドレス片Ａ７，Ａ８，Ａ９）を備える。並列リードステータスコマンドＣ２０は、リードステータスコマンドＣ５と並列動作コマンドＣ１０との組み合わせと同じ意味を有する。このリードステータスコマンドシーケンスＳＱｒｓ－０ｂの構成は、トグルＤＤＲ規格に準拠していない。
【0283】
第１アドレス情報のアドレス片Ａ９にはＬＵＮが含まれている。第１アドレス情報のアドレス片Ａ９に含まれるＬＵＮが示すメモリチップＣＰは、第４の実施形態の変形例２の説明において第１メモリチップＣＰと表記される。
【0284】
なお、第４の実施形態の変形例１と同様、ブリッジチップＢＣｃは、ＬＵＮを用いたシンプルな関係に基づいて、それぞれ異なるチャネルに接続された複数（ここでは２個）のメモリチップＣＰを１つのチップグループとして管理する。１つのチップグループを構成する２個のメモリチップＣＰのうちの第１メモリチップＣＰと異なるメモリチップＣＰは、第４の実施形態の変形例２の説明において、第２メモリチップＣＰと表記される。
【0285】
ブリッジチップＢＣｃにおいて、コマンドデコーダ１１１ｃが並列リードステータスコマンドＣ２０を解釈すると、信号転送／処理回路１１２ｃは、リードステータスコマンドシーケンスＳＱｒｓ－０ｂを複製することによって２つのリードステータスコマンドシーケンスＳＱｒｓ－１ｂ，ＳＱｒｓ－２ｂを生成する。そして、信号転送／処理回路１１２ｃは、２つのリードステータスコマンドシーケンスＳＱｒｓ－１ｂ，ＳＱｒｓ－２ｂの転送を開始する（時刻ｔ１１１）。
【0286】
信号転送／処理回路１１２ｃは、ステータスコマンドシーケンスＳＱｒｓ－２ｂを転送する際には、第１の実施形態および第４の実施形態の変形例１と同様の方法で、アドレス片Ａ７～Ａ９のうちのアドレス片Ａ９に含まれるＬＵＮを、第１メモリチップＣＰを示す値から第２メモリチップＣＰを示す値に差し替える。ＬＵＮの差し替え後のアドレス片Ａ９は、アドレス片Ａ９’と表記される。
【0287】
ブリッジチップＢＣｃは、リードステータスコマンドシーケンスＳＱｒｓ－１ｂ，ＳＱｒｓ－２ｂの転送を完了すると（時刻ｔ１１２）、トグルＤＤＲ規格で定められた時間ｔＷＨＲの経過を待つ。時刻ｔ１１２から時間ｔＷＨＲが経過した以降（時刻ｔ１１３～）、第４の実施形態で説明された動作と同様の動作が実行される。
【0288】
このように、リードステータスコマンドシーケンスＳＱｒｓ－０ｂは、ステータス情報の要求と、並列動作の指示と、を含む限り、任意のコマンドを有し得る。
【0289】
（第４の実施形態の変形例３）
第４の実施形態の変形例３では、ブリッジチップＢＣｃは、各メモリチップＣＰから１バイトのデータ信号ＤＱ［７：０］として取得したステータス情報（第１ステータス情報と表記する）をマージして、１バイトの新たなステータス情報（第２ステータス情報と表記する）を生成する。そして、ブリッジチップは、第２ステータス情報をメモリコントローラに転送する。
第４の実施形態の変形例３では、ブリッジチップＢＣｃは、各メモリチップＣＰから１バイトのデータ信号ＤＱ［７：０］として取得したステータス情報（第１ステータス情報と表記する）をマージして、１バイトの新たなステータス情報（第２ステータス情報と表記する）を生成する。そして、ブリッジチップは、第２ステータス情報をメモリコントローラに転送する。
【0290】
なお、第４の実施形態の変形例３は、第４の実施形態、第４の実施形態の変形例１、および第４の実施形態の変形例２のうちのいずれとも併用され得る。ここでは一例として、第４の実施形態の変形例３が第４の実施形態の変形例１と併用されたケースについて説明する。
【0291】
図２９は、第４の実施形態の変形例３にかかる第１ステータス情報および第２ステータス情報のデータ構成の一例を示す模式的な図である。
【0292】
第１ステータス情報および第２ステータス情報は、共通のデータ構成を有する。第１ステータス情報および第２ステータス情報は、１バイト（＝８ビット）の情報として転送される。第１ステータス情報および第２ステータス情報のうちのビットＤＱ０，ＤＱ１のそれぞれは、内部動作の実行に成功（pass）したか失敗（fail）したかを示す。ここでは一例として、「０」は内部動作の実行に成功したことを示し、「１」は内部動作の実行に失敗したことを示す。第１ステータス情報および第２ステータス情報のうちのビットＤＱ５，ＤＱ６のそれぞれは、メモリチップＣＰがレディー状態であるかビジー状態であるかを示す。ここでは一例として、「０」はメモリチップＣＰがビジー状態であることを示し、「１」はメモリチップＣＰがレディー状態であることを示す。
【0293】
ブリッジチップＢＣｃが第１メモリチップＣＰおよび第２メモリチップＣＰのそれぞれから第１ステータス情報を取得すると、信号転送／処理回路１１２ｃは、第１メモリチップＣＰから取得した第１ステータス情報に含まれるビットＤＱ０と第２メモリチップＣＰから取得した第１ステータス情報に含まれるビットＤＱ０との論理和を演算し、論理和によって得られた値を第２ステータス情報のビットＤＱ０とする。信号転送／処理回路１１２ｃは、第１メモリチップＣＰから取得した第１ステータス情報に含まれるビットＤＱ１と第２メモリチップＣＰから取得した第１ステータス情報に含まれるビットＤＱ１との論理和を演算し、論理和によって得られた値を第２ステータス情報のビットＤＱ１とする。信号転送／処理回路１１２ｃは、第１メモリチップＣＰから取得した第１ステータス情報に含まれるビットＤＱ５と第２メモリチップＣＰから取得した第１ステータス情報に含まれるビットＤＱ５との論理積を演算し、論理積によって得られた値を第２ステータス情報のビットＤＱ５とする。信号転送／処理回路１１２ｃは、第１メモリチップＣＰから取得した第１ステータス情報に含まれるビットＤＱ６と第２メモリチップＣＰから取得した第１ステータス情報に含まれるビットＤＱ６との論理積を演算し、論理積によって得られた値を第２ステータス情報のビットＤＱ６とする。
【0294】
よって、第２ステータス情報は、ビットＤＱ０，ＤＱ１のそれぞれに、第１メモリチップＣＰおよび第２メモリチップＣＰがともに内部動作の実行に成功した場合には「０」を示し、第１メモリチップＣＰおよび第２メモリチップＣＰの一方または両方が内部動作の実行に失敗した場合には「１」を示す値を含む。第２ステータス情報は、ビットＤＱ５，ＤＱ６のそれぞれに、第１メモリチップＣＰおよび第２メモリチップＣＰがともに両方がレディー状態である場合には「１」を示し、第１メモリチップＣＰおよび第２メモリチップＣＰの一方または両方がビジー状態である場合には「０」を示す値を含む。
【0295】
よって、メモリコントローラＭＣｃは、第２ステータス情報によって、第１メモリチップＣＰおよび第２メモリチップＣＰにおいてともに内部動作の実行に成功したか否かと、第１メモリチップＣＰおよび第２メモリチップＣＰがともにレディー状態であるか否かを認識することができる。
【0296】
図３０は、第４の実施形態の変形例３にかかるメモリシステムＳＹＳｃにおいてステータス情報を取得する際に各チャネルを介して転送される情報の一例を示すタイミングチャートである。
【0297】
第４の実施形態の変形例１と同様、メモリコントローラＭＣｃは、リードステータスコマンドシーケンスＳＱｒｓ－０ａをブリッジチップＢＣｃに入力する。ブリッジチップＢＣｃは、２つのリードステータスコマンドシーケンスＳＱｒｓ－１ａ，ＳＱｒｓ－２ａを生成し、２つのリードステータスコマンドシーケンスＳＱｒｓ－１ａ，ＳＱｒｓ－２ａの転送を開始する。
【0298】
ブリッジチップＢＣｃは、リードステータスコマンドシーケンスＳＱｒｓ－１ａ，ＳＱｒｓ－２ａの転送を完了すると、トグルＤＤＲ規格で定められた時間ｔＷＨＲの経過を待つ。リードステータスコマンドシーケンスＳＱｒｓ－１ａ，ＳＱｒｓ－２ａの転送が完了してから時間ｔＷＨＲが経過したとき（時刻ｔ１２０）、信号転送／処理回路１１２ｃは、チャネルＣＨ１，ＣＨ２においてリードイネーブル信号ＲＥｎをＬｏｗレベルに遷移させることで、第１メモリチップＣＰおよび第２メモリチップＣＰにステータス情報の出力の準備を促す。すると、第１メモリチップＣＰおよび第２メモリチップＣＰのそれぞれは、データ信号ＤＱ［７：０］として第１ステータス情報の出力を開始して、データストローブ信号ＤＱＳをＬｏｗレベルに遷移させる（時刻ｔ１２１）。
【0299】
ブリッジチップＢＣｃは、チャネルＣＨ１，ＣＨ２においてデータストローブ信号ＤＱＳがＬｏｗレベルに遷移されたことを検知すると、チャネルＣＨ１，ＣＨ２においてリードイネーブル信号ＲＥｎを一回トグルする（時刻ｔ１２２）。
【0300】
第１メモリチップＣＰおよび第２メモリチップＣＰのそれぞれは、１回トグルされたリードイネーブル信号ＲＥｎに基づくデータストローブ信号ＤＱＳを返送する（時刻ｔ１２３）。信号転送／処理回路１１２ｃは、チャネルＣＨ１，ＣＨ２においてデータ信号ＤＱ［７：０］として出力されている第１ステータス情報を、データストローブ信号ＤＱＳのトグルに応じて取り込んで、チャネルＣＨ１，ＣＨ２のそれぞれから取り込まれた第１ステータス情報に基づいて第２ステータス情報を生成する。そして、信号転送／処理回路１１２ｃは、第２ステータス情報をレジスタ１１３ｃに格納する。
【0301】
メモリコントローラＭＣｃは、チャネルＣＨ０において、リードイネーブル信号ＲＥｎを１回トグルする（時刻ｔ１２４）。
【0302】
ブリッジチップＢＣｃは、リードイネーブル信号ＲＥｎのトグルに応じて、レジスタ１１３ｃに格納されている第２ステータス情報を出力し、１回トグルされたリードイネーブル信号ＲＥｎに基づくデータストローブ信号ＤＱＳを返送する（時刻ｔ１２５）。メモリコントローラＭＣｃは、第２ステータス情報をデータストローブ信号ＤＱＳのトグルに応じて取り込む。
【0303】
このように、第４の実施形態の変形例３によれば、ブリッジチップＢＣｃは、第１メモリチップＣＰから出力された第１ステータス情報と第２メモリチップＣＰから出力された第１ステータス情報との論理積または論理和によって第２ステータス情報を取得する。そして、ブリッジチップＢＣｃは、メモリコントローラＭＣｃからのリードイネーブル信号ＲＥ／ＲＥｎに基づいて第２ステータス情報をメモリコントローラＭＣｃに転送する。
【0304】
２個のステータス情報の内容が１個の第２ステータス情報にマージされるので、２個の第１ステータス情報をシリアルにメモリコントローラＭＣｃに転送する場合に比べて、ステータス情報の転送に要する時間が短縮される。
【0305】
第４の実施形態、第４の実施形態の変形例１、第４の実施形態の変形例２、第４の実施形態の変形例３で述べたように、ブリッジチップＢＣｃは、メモリコントローラＭＣｃから少なくとも第１アドレス情報を含むリードステータスコマンドシーケンスＳＱｒｓ－０，ＳＱｒｓ－０ａ，またはＳＱｒｓ－０ｂを受信した場合、第１アドレス情報を含むリードステータスコマンドシーケンスＳＱｒｓ－１，ＳＱｒｓ－１ａ，またはＳＱｒｓ－１ｂの転送と、第２アドレス情報を含むリードステータスコマンドシーケンスＳＱｒｓ－２，ＳＱｒｓ－２ａ，またはＳＱｒｓ－２ｂの転送と、を実行する。リードステータスコマンドシーケンスＳＱｒｓ－１，ＳＱｒｓ－１ａ，またはＳＱｒｓ－１ｂの転送と、リードステータスコマンドシーケンスＳＱｒｓ－２，ＳＱｒｓ－２ａ，またはＳＱｒｓ－２ｂの転送と、が完了してから時間ｔＷＨＲが経過した後、チャネルＣＨ０およびチャネルＣＨ１に同時にリードイネーブル信号ＲＥ／ＲＥｎを転送することによって、第１メモリチップＣＰおよび第２メモリチップＣＰからステータス情報を同時に（並列的に）取得する。ブリッジチップＢＣｃは、メモリコントローラＭＣｃからリードイネーブル信号ＲＥ／ＲＥｎを受信した場合、第１メモリチップＣＰおよび第２メモリチップＣＰから取得したステータス情報をリードイネーブル信号ＲＥ／ＲＥｎに基づいてメモリコントローラＭＣｃに転送する。
【0306】
よって、複数のメモリチップからステータス情報を取得するために要する時間が抑制される。
【0307】
第１の実施形態、第２の実施形態、第２の実施形態の変形例、第３の実施形態、第４の実施形態、第４の実施形態の変形例１、第４の実施形態の変形例２、第４の実施形態の変形例３では、コマンドおよびアドレス情報は、データ信号ＤＱ［７：０］として転送された。コマンドまたはアドレス情報は、データ信号ＤＱ［７：０］と異なる他の信号を転送する１以上の信号線を介して転送されてもよい。
【0308】
例えば、コマンドまたはアドレス情報は、アドレスラッチイネーブル信号ＡＬＥを転送する信号線およびコマンドラッチイネーブル信号ＣＬＥを転送する信号線を介して２ビット幅の信号として転送されてもよい。その場合、ライトイネーブル信号ＷＥｎがクロック信号として使用されてもよい。アドレスラッチイネーブル信号ＡＬＥを転送する信号線およびコマンドラッチイネーブル信号ＣＬＥを転送する信号線を介して転送される情報がコマンドであるかアドレス情報であるかは、例えば、転送開始時の１から数ビットに相当するアドレスラッチイネーブル信号ＡＬＥの論理とコマンドラッチイネーブル信号ＣＬＥの論理との組み合わせによって通知され得る。クロック信号の立ち上がりエッジ、立ち下りエッジ、またはそれら両方が、コマンドまたはアドレス情報の取り込みタイミングとして使用され得る。
【0309】
または、コマンドまたはアドレス情報は、アドレスラッチイネーブル信号ＡＬＥを転送する信号線およびコマンドラッチイネーブル信号ＣＬＥを転送する信号線のうちのひとつを介して１ビット幅の信号として転送されてもよい。その場合、アドレスラッチイネーブル信号ＡＬＥを転送する信号線およびコマンドラッチイネーブル信号ＣＬＥを転送する信号線のうちの他のひとつが、クロック信号を転送する信号線として使用されてもよいし、ライトイネーブル信号ＷＥｎがクロック信号として使用されてもよい。クロック信号の立ち上がりエッジ、立ち下りエッジ、またはそれら両方が、コマンドまたはアドレス情報の取り込みタイミングとして使用され得る。
【0310】
なお、第１の実施形態、第２の実施形態、第２の実施形態の変形例、第３の実施形態、第４の実施形態、第４の実施形態の変形例１、第４の実施形態の変形例２、第４の実施形態の変形例３では、ブリッジチップＢＣ，ＢＣａ，ＢＣｂ，またはＢＣｃが２つのチャネルＣＨ１，ＣＨ２によって複数のメモリチップＣＰに接続される構成例を説明した。全ての実施形態および全ての変形例は、ブリッジチップＢＣ，ＢＣａ，ＢＣｂ，またはＢＣｃが３以上のチャネルによって複数のメモリチップＣＰに接続される場合であっても適用され得る。ブリッジチップＢＣ，ＢＣａ，ＢＣｂ，またはＢＣｃが３以上のチャネルによって複数のメモリチップＣＰに接続される構成において、それぞれ異なるチャネルに接続される３以上のメモリチップのうちのひとつを第１メモリチップＣＰとして見なし、３以上のメモリチップのうちの第１メモリチップＣＰを除くそれぞれのメモリチップを第２メモリチップＣＰと見なすことで、当該構成に第１の実施形態、第２の実施形態、第２の実施形態の変形例、第３の実施形態、第４の実施形態、第４の実施形態の変形例１、第４の実施形態の変形例２、および第４の実施形態の変形例３を適用することが可能である。
【0311】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0312】
１，１ａ，１ｂ，１ｃ 半導体記憶装置、１０ 外部端子群、２１ プロセッサ、２２ メモリ、１０１ 第１インタフェース、１０２－１，１０２－２ 第２インタフェース、１０３，１０３ａ，１０３ｂ，１０３ｃ コントローラ、１０４ バッファメモリ、１１１，１１１ａ，１１１ｃ コマンドデコーダ、１１２，１１２ａ，１１２ｂ，１１２ｃ 信号転送／処理回路、１１３，１１３ｃ レジスタ、２０１ メモリセルアレイ、２０２ ページバッファ、２０３ データキャッシュ、２０４ サブアレイ、３００ ブロック管理情報、３０１ 第１情報、３０２ 第２情報。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】