ホーム > 特許ランキング > 公立大学法人会津大学
知財求人 - 知財ポータルサイト「IP Force」
特開2024-82516ホモジニアスコンピューティングシステム及びホモジニアスコンピューティングデバイスのマイグレーションフローの生成プログラム
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024082516
(43)【公開日】2024-06-20
(54)【発明の名称】ホモジニアスコンピューティングシステム及びホモジニアスコンピューティングデバイスのマイグレーションフローの生成プログラム
(51)【国際特許分類】
G06N 3/063 20230101AFI20240613BHJP
G06N 99/00 20190101ALI20240613BHJP
G06N 3/126 20230101ALI20240613BHJP
G06F 15/80 20060101ALI20240613BHJP
G06F 9/38 20180101ALI20240613BHJP
G06F 11/20 20060101ALN20240613BHJP
【ＦＩ】
G06N3/063
G06N99/00 180
G06N3/126
G06F15/80
G06F9/38 370A
G06F11/20 630
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2022196416
(22)【出願日】2022-12-08
【新規性喪失の例外の表示】特許法第３０条第２項適用申請有り （１）令和３年１２月２２日にｈｔｔｐｓ：／／ｉｅｅｅｘｐｌｏｒｅ．ｉｅｅｅ．ｏｒｇ／ｄｏｃｕｍｅｎｔ／９６６１０５７及びｈｔｔｐｓ：／／ｉｅｅｅｘｐｌｏｒｅ．ｉｅｅｅ．ｏｒｇ／ａｂｓｔｒａｃｔ／ｄｏｃｕｍｅｎｔ／９６６１０５７にて発表。
(71)【出願人】
【識別番号】506301140
【氏名又は名称】公立大学法人会津大学
(74)【代理人】
【識別番号】110003421
【氏名又は名称】弁理士法人フィールズ国際特許事務所
(72)【発明者】
【氏名】ダン ナム カイン
(72)【発明者】
【氏名】ベン アブダラ アブデラゼク
【テーマコード（参考）】
5B013
5B034
【Ｆターム（参考）】
5B013DD01
5B013DD03
5B034BB01
5B034CC01
5B034CC02
(57)【要約】
【課題】ホモジニアスコンピューティングデバイスの欠陥ニューロンのマイグレーション後の推論時の演算効率の低下を抑制するマイグレーションフローを生成する。
【解決手段】ホモジニアスコンピューティングデバイスは、複数の物理ニューロンを有するコアを複数有し、ネットワークを介して物理ニューロンの演算結果をコア間で送信する。デバイスは、ニューラルネットワークモデルのニューロンが物理ニューロンにマッピングされモデルの演算を実行する。デバイス内の物理ニューロンに欠陥が発生すると、欠陥物理ニューロンのタスクデータを他のスペア物理ニューロンにマイグレートして欠陥を修復する。複数の欠陥物理ニューロンをマイグレートするマイグレーションフローを、前記モデルのニューロンがマッピングされた前記デバイスに対応する有向グラフに基づいて、近接するコア間のマイグレーションフローをチェイン状に有するように生成し、マイグレーション後の推論時の演算効率の低下を抑制するよう生成する。
【選択図】図５
【解決手段】ホモジニアスコンピューティングデバイスは、複数の物理ニューロンを有するコアを複数有し、ネットワークを介して物理ニューロンの演算結果をコア間で送信する。デバイスは、ニューラルネットワークモデルのニューロンが物理ニューロンにマッピングされモデルの演算を実行する。デバイス内の物理ニューロンに欠陥が発生すると、欠陥物理ニューロンのタスクデータを他のスペア物理ニューロンにマイグレートして欠陥を修復する。複数の欠陥物理ニューロンをマイグレートするマイグレーションフローを、前記モデルのニューロンがマッピングされた前記デバイスに対応する有向グラフに基づいて、近接するコア間のマイグレーションフローをチェイン状に有するように生成し、マイグレーション後の推論時の演算効率の低下を抑制するよう生成する。
【選択図】図５
【特許請求の範囲】
【請求項1】
ホモジニアスコンピューティングデバイスと、ホストコンピュータを有するホモジニアスコンピューティングシステムであって、
前記ホモジニアスコンピューティングデバイスは、
それぞれニューラル演算器を有する複数の物理ニューロンをそれぞれ有する複数のニューラルコンピューティングコア（以下、コアと称する。）と、
前記複数のコア間を接続するネットワークと、
前記複数のコアそれぞれに対応して設けられ、前記ネットワーク上を送信するパケットを中継し、対応するコア宛のパケットを取得する複数のルータを有し、
ニューラルネットワークモデルが有する複数のニューロン演算モデルが、前記複数の物理ニューロンにそれぞれマッピングされ、コア内の第1の物理ニューロンの演算出力が前記パケットにより別のコア内の第２の物理ニューロンに送信され、
前記ホストコンピュータは、
ホモジニアスコンピューティングデバイスにおける欠陥物理ニューロンを修復するマイグレーションフローを生成する工程と、
前記ホモジニアスコンピューティングデバイスに、前記マイグレーションフローに基づいて、前記ニューロン演算モデルがマッピングされ欠陥を有する欠陥物理ニューロンのタスクデータを、前記ニューロン演算モデルがマッピングされていないスペア物理ニューロンに移動するマイグレーションを実行させて、前記欠陥を修復する工程を実行し、
前記マイグレーションフローが、第１のコア内の前記欠陥物理ニューロンのタスクデータを、第２のコア内の前記スペア物理ニューロンに移動するコア間マイグレーションフローをチェイン状に有するチェインマイグレーションフローを有し、
前記マイグレーションフローを生成する工程は、
前記ニューラルネットワークモデルの複数のニューロンがマッピングされた前記ホモジニアスコンピューティングデバイスに対応する有向グラフであり、ソース頂点と、シンク頂点と、前記複数のコアに対応する複数のコア頂点と、前記ソース頂点と前記複数のコア頂点との間に設けられ前記複数のコア頂点のコア内の未修復の欠陥物理ニューロン数で重み付けされた第１のエッジと、前記スペア物理ニューロンを有するコアの前記複数のコア頂点と前記シンク頂点との間に設けられ前記複数のコア頂点のコア内のスペア物理ニューロン数で重み付けされた第２のエッジと、前記複数のコア頂点の所定距離以内のコア頂点間に設けられ前記コア頂点のコア間でマイグレーション可能な数で重み付けされた複数の第３のエッジとを有する有向グラフを生成する有向グラフ生成工程と、
前記有向グラフに基づいて、前記第1のエッジに接続された複数のコア頂点から前記第２のエッジに接続された複数のコア頂点までの間で、前記第１のエッジの重みを、前記第３のエッジの重みの範囲で後段のコア頂点にマイグレートすることを繰り返し、最終的に前記第２のエッジの重みの範囲で前記シンク頂点に達する前記チェインマイグレーションフローを生成する工程を有する、ホモジニアスコンピューティングシステム。
前記ホモジニアスコンピューティングデバイスは、
それぞれニューラル演算器を有する複数の物理ニューロンをそれぞれ有する複数のニューラルコンピューティングコア（以下、コアと称する。）と、
前記複数のコア間を接続するネットワークと、
前記複数のコアそれぞれに対応して設けられ、前記ネットワーク上を送信するパケットを中継し、対応するコア宛のパケットを取得する複数のルータを有し、
ニューラルネットワークモデルが有する複数のニューロン演算モデルが、前記複数の物理ニューロンにそれぞれマッピングされ、コア内の第1の物理ニューロンの演算出力が前記パケットにより別のコア内の第２の物理ニューロンに送信され、
前記ホストコンピュータは、
ホモジニアスコンピューティングデバイスにおける欠陥物理ニューロンを修復するマイグレーションフローを生成する工程と、
前記ホモジニアスコンピューティングデバイスに、前記マイグレーションフローに基づいて、前記ニューロン演算モデルがマッピングされ欠陥を有する欠陥物理ニューロンのタスクデータを、前記ニューロン演算モデルがマッピングされていないスペア物理ニューロンに移動するマイグレーションを実行させて、前記欠陥を修復する工程を実行し、
前記マイグレーションフローが、第１のコア内の前記欠陥物理ニューロンのタスクデータを、第２のコア内の前記スペア物理ニューロンに移動するコア間マイグレーションフローをチェイン状に有するチェインマイグレーションフローを有し、
前記マイグレーションフローを生成する工程は、
前記ニューラルネットワークモデルの複数のニューロンがマッピングされた前記ホモジニアスコンピューティングデバイスに対応する有向グラフであり、ソース頂点と、シンク頂点と、前記複数のコアに対応する複数のコア頂点と、前記ソース頂点と前記複数のコア頂点との間に設けられ前記複数のコア頂点のコア内の未修復の欠陥物理ニューロン数で重み付けされた第１のエッジと、前記スペア物理ニューロンを有するコアの前記複数のコア頂点と前記シンク頂点との間に設けられ前記複数のコア頂点のコア内のスペア物理ニューロン数で重み付けされた第２のエッジと、前記複数のコア頂点の所定距離以内のコア頂点間に設けられ前記コア頂点のコア間でマイグレーション可能な数で重み付けされた複数の第３のエッジとを有する有向グラフを生成する有向グラフ生成工程と、
前記有向グラフに基づいて、前記第1のエッジに接続された複数のコア頂点から前記第２のエッジに接続された複数のコア頂点までの間で、前記第１のエッジの重みを、前記第３のエッジの重みの範囲で後段のコア頂点にマイグレートすることを繰り返し、最終的に前記第２のエッジの重みの範囲で前記シンク頂点に達する前記チェインマイグレーションフローを生成する工程を有する、ホモジニアスコンピューティングシステム。
【請求項2】
前記マイグレーションフローを生成する工程は、
前記欠陥物理ニューロンを修復するマイグレーションフローをそれぞれ有するＫ個（Ｋは複数）のマイグレーション解をランダムに生成する工程と、
前記Ｋ個のマイグレーション解から、マイグレーションに要する時間のマイグレーションコストとマイグレーション後の前記ニューラルネットワークモデルの推論実行時のコア間通信に要する時間の通信コストとを含む統合コストを小さくするマイグレーション解を生成する工程とを有し、
前記Ｋ個のマイグレーション解をランダムに生成する工程は、
前記有向グラフ生成工程と、
前記チェインマイグレーションフローを生成する工程により前記Ｋ個のマイグレーション解を生成する工程を有する、請求項１に記載のホモジニアスコンピューティングシステム。
前記欠陥物理ニューロンを修復するマイグレーションフローをそれぞれ有するＫ個（Ｋは複数）のマイグレーション解をランダムに生成する工程と、
前記Ｋ個のマイグレーション解から、マイグレーションに要する時間のマイグレーションコストとマイグレーション後の前記ニューラルネットワークモデルの推論実行時のコア間通信に要する時間の通信コストとを含む統合コストを小さくするマイグレーション解を生成する工程とを有し、
前記Ｋ個のマイグレーション解をランダムに生成する工程は、
前記有向グラフ生成工程と、
前記チェインマイグレーションフローを生成する工程により前記Ｋ個のマイグレーション解を生成する工程を有する、請求項１に記載のホモジニアスコンピューティングシステム。
【請求項3】
前記マイグレーションフローが、コア内で前記欠陥物理ニューロンのタスクデータを同じコア内の前記スペア物理ニューロンに移動するコア内マイグレーションフローを更に有し、
前記有向グラフは、前記コア内マイグレーションフローによるマイグレーション後の前記ホモジニアスコンピューティングデバイスについて生成される、請求項１に記載のホモジニアスコンピューティングシステム。
前記有向グラフは、前記コア内マイグレーションフローによるマイグレーション後の前記ホモジニアスコンピューティングデバイスについて生成される、請求項１に記載のホモジニアスコンピューティングシステム。
【請求項4】
前記統合コストを小さくするマイグレーション解を生成する工程では、前記Ｋ個のマイグレーション解に遺伝アルゴリズムを適用し、
前記マイグレーション解は、複数の欠陥物理ニューロンをそれぞれマイグレートする複数のマイグレーションフローを有し、
前記遺伝アルゴリズムの交差で、複数のマイグレーション解の間で、前記複数のマイグレーションフローの一部のマイグレーションフローを交換して、新たに複数のマイグレーション解を生成する、請求項２に記載のホモジニアスコンピューティングシステム。
前記マイグレーション解は、複数の欠陥物理ニューロンをそれぞれマイグレートする複数のマイグレーションフローを有し、
前記遺伝アルゴリズムの交差で、複数のマイグレーション解の間で、前記複数のマイグレーションフローの一部のマイグレーションフローを交換して、新たに複数のマイグレーション解を生成する、請求項２に記載のホモジニアスコンピューティングシステム。
【請求項5】
ホモジニアスコンピューティングデバイスにおける欠陥物理ニューロンを修復するマイグレーションフローの生成手順をコンピュータに実行させるマイグレーションフロー生成プログラムであって、
前記ホモジニアスコンピューティングデバイスは、
それぞれニューラル演算器を有する複数の物理ニューロンをそれぞれ有する複数のニューラルコンピューティングコア（以下、コアと称する。）と、
前記複数のコア間を接続するネットワークと、
前記複数のコアそれぞれに対応して設けられ、前記ネットワーク上を送信するパケットを中継し、対応するコア宛のパケットを取得する複数のルータを有し、
ニューラルネットワークモデルが有する複数のニューロン演算モデルが、前記複数の物理ニューロンにそれぞれマッピングされ、コア内の第1の物理ニューロンの演算出力が前記パケットにより別のコア内の第２の物理ニューロンに送信され、
前記ニューロン演算モデルがマッピングされ欠陥を有する欠陥物理ニューロンのタスクデータを、前記ニューロン演算モデルがマッピングされていないスペア物理ニューロンに移動するマイグレーションが実行されて、前記欠陥が修復され、
前記マイグレーションのマイグレーションフローが、第１のコア内の前記欠陥物理ニューロンのタスクデータを、第２のコア内の前記スペア物理ニューロンに移動するコア間マイグレーションフローをチェイン状に有するチェインマイグレーションフローを有し、
前記マイグレーションフローの生成手順は、
前記ニューラルネットワークモデルの複数のニューロンがマッピングされた前記ホモジニアスコンピューティングデバイスに対応する有向グラフであり、ソース頂点と、シンク頂点と、前記複数のコアに対応する複数のコア頂点と、前記ソース頂点と前記複数のコア頂点との間に設けられ前記複数のコア頂点のコア内の未修復の欠陥物理ニューロン数で重み付けされた第１のエッジと、前記スペア物理ニューロンを有するコアの前記複数のコア頂点と前記シンク頂点との間に設けられ前記複数のコア頂点のコア内のスペア物理ニューロン数で重み付けされた第２のエッジと、前記複数のコア頂点の所定距離以内のコア頂点間に設けられ前記コア頂点のコア間でマイグレーション可能な数で重み付けされた複数の第３のエッジとを有する有向グラフを生成する有向グラフ生成工程と、
前記有向グラフに基づいて、前記第1のエッジに接続された複数のコア頂点から前記第２のエッジに接続された複数のコア頂点までの間で、前記第１のエッジの重みを、前記第３のエッジの重みの範囲で後段のコア頂点にマイグレートすることを繰り返し、最終的に前記第２のエッジの重みの範囲で前記シンク頂点に達する前記チェインマイグレーションフローを生成する工程を有する、ホモジニアスコンピューティングデバイスのマイグレーションフローの生成プログラム。
前記ホモジニアスコンピューティングデバイスは、
それぞれニューラル演算器を有する複数の物理ニューロンをそれぞれ有する複数のニューラルコンピューティングコア（以下、コアと称する。）と、
前記複数のコア間を接続するネットワークと、
前記複数のコアそれぞれに対応して設けられ、前記ネットワーク上を送信するパケットを中継し、対応するコア宛のパケットを取得する複数のルータを有し、
ニューラルネットワークモデルが有する複数のニューロン演算モデルが、前記複数の物理ニューロンにそれぞれマッピングされ、コア内の第1の物理ニューロンの演算出力が前記パケットにより別のコア内の第２の物理ニューロンに送信され、
前記ニューロン演算モデルがマッピングされ欠陥を有する欠陥物理ニューロンのタスクデータを、前記ニューロン演算モデルがマッピングされていないスペア物理ニューロンに移動するマイグレーションが実行されて、前記欠陥が修復され、
前記マイグレーションのマイグレーションフローが、第１のコア内の前記欠陥物理ニューロンのタスクデータを、第２のコア内の前記スペア物理ニューロンに移動するコア間マイグレーションフローをチェイン状に有するチェインマイグレーションフローを有し、
前記マイグレーションフローの生成手順は、
前記ニューラルネットワークモデルの複数のニューロンがマッピングされた前記ホモジニアスコンピューティングデバイスに対応する有向グラフであり、ソース頂点と、シンク頂点と、前記複数のコアに対応する複数のコア頂点と、前記ソース頂点と前記複数のコア頂点との間に設けられ前記複数のコア頂点のコア内の未修復の欠陥物理ニューロン数で重み付けされた第１のエッジと、前記スペア物理ニューロンを有するコアの前記複数のコア頂点と前記シンク頂点との間に設けられ前記複数のコア頂点のコア内のスペア物理ニューロン数で重み付けされた第２のエッジと、前記複数のコア頂点の所定距離以内のコア頂点間に設けられ前記コア頂点のコア間でマイグレーション可能な数で重み付けされた複数の第３のエッジとを有する有向グラフを生成する有向グラフ生成工程と、
前記有向グラフに基づいて、前記第1のエッジに接続された複数のコア頂点から前記第２のエッジに接続された複数のコア頂点までの間で、前記第１のエッジの重みを、前記第３のエッジの重みの範囲で後段のコア頂点にマイグレートすることを繰り返し、最終的に前記第２のエッジの重みの範囲で前記シンク頂点に達する前記チェインマイグレーションフローを生成する工程を有する、ホモジニアスコンピューティングデバイスのマイグレーションフローの生成プログラム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ホモジニアスコンピューティングシステム及びホモジニアスコンピューティングデバイスのマイグレーションフローの生成プログラムに関する。
【背景技術】
【0002】
ホモジニアスコンピューティングデバイスまたはチップは、例えばニューロモルフィックチップである。ニューロモルフィックチップは、ニューロンを模したコンピューティングチップであり、例えばスパイキングニューラルネットワーク推論モデルの推論計算を実行するスパイキングニューラルネットワーク推論プロセッサとして使用されている。
【0003】
スパイキングニューラルネットワーク推論モデルでは、ニューラルネットワーク内のノードは、前の層のノードから送信されたスパイクをノード間のエッジの重みによって重み付けし、重み付けされたスパイクを累積し、累積値が閾値を超えるとスパイク出力を次の層のノードに出力する。ノードの計算が簡素化されているので、各ノードに対応するハードウエアである演算器が小面積になる。そのため、多数の演算器（ノード）をチップ内ネットワークで接続するホモジニアスコンピューティングデバイスによりスパイキングニューラルネットワーク推論モデルを実現できる。スパイキングニューラルネットワーク推論モデルは、スパイキングニューラルネットワーク推論プロセッサに対応し、スパイキングニューラルネットワーク推論プロセッサは、一種のニューロモルフィックなホモジニアスコンピューティングデバイス（チップ）である。
【0004】
スパイキングニューラルネットワーク推論プロセッサは、複数のニューラルコンピューティングコアと、複数のニューラルコンピューティングコアを相互接続する1つの ネットワークオンチップ とを有する。
【0005】
複数のニューラルコンピューティングコアのそれぞれは、ネットワークオンチップ（チップ内ネットワーク）と相互接続するネットワークインターフェース、パラメータおよび重みを記憶する重みメモリ 、およびニューロンモデルの演算を実行するニューロンアレイを含む。
【0006】
従来のハードウェアニューロモルフィックシステムは、例えば、複数のニューロンを複数のクラスタに分割する。各クラスタは通常、同数のニューロンを有する。ニューロンクラスタはネットワークオンチップを介して通信する。重み（ニューロン結合の強さ）はクラスタ内のメモリに保存される。ニューロン回路と入力接続の重みをニューロンモデルとみなす。ニューロモルフィックチップは、多数のニューロン回路と重みメモリを有するため、ニューロン回路や重みメモリに欠陥がたびたび発生する。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】国際公開第２０１９／１３１１４１号
【非特許文献】
【0008】
【非特許文献1】Edmonds, Jack; Karp, Richard M. (1972). "Theoretical improvements in algorithmic efficiency for network flow problems" (PDF). Journal of the ACM. 19 (2): 248-264. doi:10.1145/321694.321699
【発明の概要】
【発明が解決しようとする課題】
【0009】
本発明では、ニューロン回路や重みメモリに発生する欠陥について考察する。このタイプの障害は不正確な出力を生成するため、システムを修正する必要がある。ニューロン回路等の欠陥は、ニューロン回路の欠陥または重みメモリの欠陥のいずれかと考えられる。
【0010】
本発明では、スペアの物理的ニューロンと重みメモリブロックをクラスタ内に配置して、マイグレーションメソッドで欠陥を修復することによって、障害を許容する。マイグレーションメソッドは、(1)欠陥ニューロンをそのクラスタ（コア）内の健全なニューロンに置き換えることと、（2）欠陥ニューロンを他のクラスタ（コア）内の健全なニューロンに置き換えることとを有する。
【0011】
従来提案されているニューロモルフィックチップの欠陥修復のためのマイグレーション方法は、短時間でニューロン回路や重みメモリブロックをスペアニューロンやスペアメモリブロックにマイグレートする。しかし、マイグレーションを短時間で行うことができても、マイグレーション後のモデルの推論のための演算効率が低下するのは好ましくない。
【0012】
そこで、本実施の形態の第1の側面の目的は、マイグレーション後のモデルの推論の演算効率の低下を抑制できるマイグレーションを行うホモジニアスコンピューティングシステム及びホモジニアスコンピューティングデバイスのマイグレーションフロー生成プログラムを提供することにある。
【課題を解決するための手段】
【0013】
本実施の形態の第１の側面は、ホモジニアスコンピューティングデバイスと、ホストコンピュータを有するホモジニアスコンピューティングシステムであって、
前記ホモジニアスコンピューティングデバイスは、それぞれニューラル演算器を有する複数の物理ニューロンをそれぞれ有する複数のニューラルコンピューティングコア（以下、コアと称する。）と、前記複数のコア間を接続するネットワークと、前記複数のコアそれぞれに対応して設けられ、前記ネットワーク上を送信するパケットを中継し、対応するコア宛のパケットを取得する複数のルータを有し、
ニューラルネットワークモデルが有する複数のニューロン演算モデルが、前記複数の物理ニューロンにそれぞれマッピングされ、コア内の第1の物理ニューロンの演算出力が前記パケットにより別のコア内の第２の物理ニューロンに送信され、
前記ホストコンピュータは、
ホモジニアスコンピューティングデバイスにおける欠陥物理ニューロンを修復するマイグレーションフローを生成する工程と、
前記ホモジニアスコンピューティングデバイスに、前記マイグレーションフローに基づいて、前記ニューロン演算モデルがマッピングされ欠陥を有する欠陥物理ニューロンのタスクデータを、前記ニューロン演算モデルがマッピングされていないスペア物理ニューロンに移動するマイグレーションを実行させて、前記欠陥を修復する工程を実行し、
前記マイグレーションフローが、第１のコア内の前記欠陥物理ニューロンのタスクデータを、第２のコア内の前記スペア物理ニューロンに移動するコア間マイグレーションフローをチェイン状に有するチェインマイグレーションフローを有し、
前記マイグレーションフローを生成する工程は、
前記ホモジニアスコンピューティングデバイスへの前記ニューラルネットワークモデルの複数のニューロンのマッピングに対応する有向グラフであり、ソース頂点と、シンク頂点と、前記複数のコアに対応する複数のコア頂点と、前記ソース頂点と前記複数のコア頂点との間に設けられ前記複数のコア頂点のコア内の未修復の欠陥物理ニューロン数で重み付けされた第１のエッジと、前記スペア物理ニューロンを有するコアの前記複数のコア頂点と前記シンク頂点との間に設けられ前記複数のコア頂点のコア内のスペア物理ニューロン数で重み付けされた第２のエッジと、前記複数のコア頂点の所定距離以内のコア頂点間に設けられ前記コア頂点のコア間でマイグレーション可能な数で重み付けされた複数の第３のエッジとを有する有向グラフを生成する有向グラフ生成工程と、
前記有向グラフに基づいて、前記第1のエッジに接続された複数のコア頂点から前記第２のエッジに接続された複数のコア頂点までの間で、前記第１のエッジの重みを、前記第３のエッジの重みの範囲で後段のコア頂点にマイグレートすることを繰り返し、最終的に前記第２のエッジの重みの範囲で前記シンク頂点に達する前記チェインマイグレーションフローを生成する工程を有する、ホモジニアスコンピューティングシステムである。
前記ホモジニアスコンピューティングデバイスは、それぞれニューラル演算器を有する複数の物理ニューロンをそれぞれ有する複数のニューラルコンピューティングコア（以下、コアと称する。）と、前記複数のコア間を接続するネットワークと、前記複数のコアそれぞれに対応して設けられ、前記ネットワーク上を送信するパケットを中継し、対応するコア宛のパケットを取得する複数のルータを有し、
ニューラルネットワークモデルが有する複数のニューロン演算モデルが、前記複数の物理ニューロンにそれぞれマッピングされ、コア内の第1の物理ニューロンの演算出力が前記パケットにより別のコア内の第２の物理ニューロンに送信され、
前記ホストコンピュータは、
ホモジニアスコンピューティングデバイスにおける欠陥物理ニューロンを修復するマイグレーションフローを生成する工程と、
前記ホモジニアスコンピューティングデバイスに、前記マイグレーションフローに基づいて、前記ニューロン演算モデルがマッピングされ欠陥を有する欠陥物理ニューロンのタスクデータを、前記ニューロン演算モデルがマッピングされていないスペア物理ニューロンに移動するマイグレーションを実行させて、前記欠陥を修復する工程を実行し、
前記マイグレーションフローが、第１のコア内の前記欠陥物理ニューロンのタスクデータを、第２のコア内の前記スペア物理ニューロンに移動するコア間マイグレーションフローをチェイン状に有するチェインマイグレーションフローを有し、
前記マイグレーションフローを生成する工程は、
前記ホモジニアスコンピューティングデバイスへの前記ニューラルネットワークモデルの複数のニューロンのマッピングに対応する有向グラフであり、ソース頂点と、シンク頂点と、前記複数のコアに対応する複数のコア頂点と、前記ソース頂点と前記複数のコア頂点との間に設けられ前記複数のコア頂点のコア内の未修復の欠陥物理ニューロン数で重み付けされた第１のエッジと、前記スペア物理ニューロンを有するコアの前記複数のコア頂点と前記シンク頂点との間に設けられ前記複数のコア頂点のコア内のスペア物理ニューロン数で重み付けされた第２のエッジと、前記複数のコア頂点の所定距離以内のコア頂点間に設けられ前記コア頂点のコア間でマイグレーション可能な数で重み付けされた複数の第３のエッジとを有する有向グラフを生成する有向グラフ生成工程と、
前記有向グラフに基づいて、前記第1のエッジに接続された複数のコア頂点から前記第２のエッジに接続された複数のコア頂点までの間で、前記第１のエッジの重みを、前記第３のエッジの重みの範囲で後段のコア頂点にマイグレートすることを繰り返し、最終的に前記第２のエッジの重みの範囲で前記シンク頂点に達する前記チェインマイグレーションフローを生成する工程を有する、ホモジニアスコンピューティングシステムである。
【発明の効果】
【0014】
第１の側面によれば、マイグレーション後のモデルの推論の演算効率の低下を抑制できるマイグレーションフローを生成することができる。
【図面の簡単な説明】
【0015】
【図1】本実施例におけるホモジニアスコンピューティングデバイスまたはチップの一つである、ニューロモルフィックチップとホストコンピュータを有するシステムの構成例を示す図である。
【図2】スパイキングニューラルネットワークモデル１１の構成例を示す図である。
【図3】スパイキングニューラルネットワークモデルをニューロモルフィックチップにマッピングする方法を示す図である。
【図4】ニューロモルフィックチップ１内のネットワークインターフェース４の構成例を示す図である。
【図5】本実施の形態における欠陥物理ニューロン及び欠陥重みメモリブロックを修復するマイグレーションを示す図である。
【図6】コア間マイグレーションプロセスの一つの形態であるチェインマイグレーションプロセスを示す図である。
【図7】本実施の形態例における欠陥ニューロンをマイグレートする方法のトップレベルのフローチャートを示す図である。
【図8】コア内マイグレーションのフローチャートを示す図である。
【図9】コア間マイグレーション３０のフローチャートを示す図である。
【図10】有向グラフを生成するフローチャートを示す図である。
【図11】ニューロモルフィックチップの例とその有向グラフの例を示す図である。
【図12】有向グラフに基づいて抽出したマイグレーションフローの例を示す図である。
【図13】チェインマイグレーションを有さないコア間マイグレーションフローの一例を示す図である。
【図14】チェインマイグレーションを有するコア間マイグレーションフローの一例を示す図である。
【図15】第２の実施の形態のコア間マイグレーション３０のフローチャートを示す図である。
【図16】本実施の形態における遺伝アルゴリズムによるマイグレーションフロー最適化のフローチャートを示す図である。
【図17】遺伝アルゴリズムによるマイグレーションフロー最適化方法の具体例を示す図である。
【図18】遺伝アルゴリズムによるマイグレーションフロー最適化方法の具体例を示す図である。
【図19】遺伝アルゴリズムによるマイグレーションフロー最適化方法の具体例を示す図である。
【図20】遺伝アルゴリズムによるマイグレーションフロー最適化方法の具体例を示す図である。
【図21】遺伝アルゴリズムによるマイグレーションフロー最適化方法の具体例を示す図である。
【図22】マイグレーションフローの解の交差の具体例を示す図である。
【図23】マイグレーションフローの解の突然変異の具体例を示す図である。
【図24】有向グラフに基づいてマイグレーション解をランダムに生成する処理のフローチャートを示す図である。
【図25】マイグレーション解をランダムに生成する処理の具体例である。
【図26】マイグレーション解をランダムに生成する処理の具体例である。
【発明を実施するための形態】
【0016】
［第１の実施の形態］
図１は、本実施例におけるホモジニアスコンピューティングデバイスまたはチップの一つである、ニューロモルフィックチップとホストコンピュータを有するシステムの構成例を示す図である。ニューロモルフィックチップ１は、二次元または三次元に配列された複数のニューラルコンピューティングコア２（以下、簡単にコアと称する。）と、ネットワークオンチップ３とを有する。ニューロモルフィックチップ１は、チップ間相互接続８を介してホストコンピュータ９に接続される。ホストコンピュータ９は、ニューラルネットワークモデルのノードとエッジを、ニューロモルフィックチップ１内の物理ニューロンと重みメモリブロックにマッピングして、例えばスパイキングニューラルネットワーク推論チップを構築する。
図１は、本実施例におけるホモジニアスコンピューティングデバイスまたはチップの一つである、ニューロモルフィックチップとホストコンピュータを有するシステムの構成例を示す図である。ニューロモルフィックチップ１は、二次元または三次元に配列された複数のニューラルコンピューティングコア２（以下、簡単にコアと称する。）と、ネットワークオンチップ３とを有する。ニューロモルフィックチップ１は、チップ間相互接続８を介してホストコンピュータ９に接続される。ホストコンピュータ９は、ニューラルネットワークモデルのノードとエッジを、ニューロモルフィックチップ１内の物理ニューロンと重みメモリブロックにマッピングして、例えばスパイキングニューラルネットワーク推論チップを構築する。
【0017】
コア２は、ネットワークインターフェース４と、ニューロンアレイ６と、重みメモリ５とを有する。ニューロンアレイ６は、複数の物理ニューロン１０を有する。物理ニューロンはスパイキングニューラルネットワーク推論モデルのノードに対応し、ノードの演算を行う演算器である。重みメモリ５は、複数の重みメモリブロック１４を有する。重みメモリブロックは、推論モデルのノード間のエッジに対応し、エッジの重みを記憶する記憶回路である。ネットワークインターフェース４は、ネットワークオンチップ３に設けられたルータ７に接続される。ルータ７は、ネットワークオンチップ３のコア間の通信を監視し、対応するコア宛の通信を取得しコア内のネットワークインターフェース４に入力する。
【0018】
ネットワークオンチップ３からの入力はルータ７によりネットワークインターフェース４に届けられる。ネットワークインターフェース４は、入力をデコードし、デコードされた入力はニューロンアレイ６と重みメモリ５に入力される。ニューロンアレイ内の物理ニューロンは、入力と重みメモリブロックに記憶された重みに基づいてニューロンの計算を実行する。ニューロンの計算結果は、ネットワークインターフェース４でエンコードされルータ７に返信され、ネットワークオンチップ３を経由して送信先のコア２に届けられる。ルータ７の集合は、例えば、二次元または三次元のトポロジで構成され、コア間の通信を可能にする。
【0019】
ホストコンピュータ９は、ニューロモルフィックチップ１にニューラルネットワークモデルのニューロンとニューロン間を接続するエッジの重みをマッピングし、ニューロモルフィックチップ１にニューラルネットワークモデルの学習や推論の演算を実行させる。ホストコンピュータ９は、内部のメモリに記憶したマイグレーションプログラムを実行して、ニューロモルフィックチップ内の欠陥物理ニューロンや欠陥重みメモリブロックのタスクをスペア物理ニューロンや重みメモリブロックにマイグレートして欠陥を修復する。更に、ホストコンピュータ９は、内部のメモリに記憶したマイグレーションフロー生成プログラムを実行して、上記マイグレーションのフローを有するマイグレーションフローを生成する。ホストコンピュータ９は、マイグレーションフローに基づいて欠陥を修復するマイグレーションをニューロモルフィックチップに実行させる。
【0020】
図２は、スパイキングニューラルネットワークモデル１１の構成例を示す図である。スパイキングニューラルネットワークモデル１１は、ソフトウエアにより実現されるモデルの一例である。スパイキングニューラルネットワークモデル１１は有向グラフであり、有向グラフの頂点はニューロンコンピューティングモデル１２、有向エッジは重み付け接続モデル１３と称される。モデル１１の演算は、各ニューロンコンピューティングモデル１２の並列演算であり、各ニューロンコンピューティングモデル１２は時間ステップと呼ばれるインターバルに同期してそれぞれの計算を実行する。
【0021】
ニューロンコンピューティングモデル１２は、各時間ステップにおいて、重み付け接続モデル１３の起点の送信元ニューロンコンピューティングモデル１２からの入力を受信する。この入力をinput-1～inputMと、各エッジの重みをweight1～weightMとする。各サフィックスは番号である。ニューロンコンピューティングモデル１２は、アクティベーション関数factivationを有する。そして、ニューロンコンピューティングモデル１２の計算結果である出力outputは、以下の式のとおりである。
【0022】
【数1】
【0023】
上記の計算式によれば、各ニューロンコンピューティングモデル１２で発火したスパイク（１：発火、０：非発火）が、出力側の有向エッジの送信先に送信される。そして、送信先のニューロンコンピューティングモデル１２が、発火スパイク（１）に有向エッジの重みを乗算し、その累積値をアクティベーション関数に入力し、アクティベーション関数の出力をスパイクとして出力する。アクティベーション関数は、前述したとおり、累積値が閾値を超えれば発火（１）、超えなければ非発火（０）を出力する。
【0024】
図３は、スパイキングニューラルネットワークモデルをニューロモルフィックチップにマッピングする方法を示す図である。ニューロモルフィックチップ１の推論前のフェーズで、スパイキングニューラルネットワークモデルのニューロンコンピューティングモデル１２が、ニューロモルフィックチップ内の物理ニューロン１０に、重み付け接続モデル１３が重みメモリブロック１４にそれぞれマッピングされる。図３では、スパイキングニューラルネットワークモデルのニューロンコンピューティングモデル１２にラベルI、H、G、Oが与えられ、左上に拡大して示すニューロモルフィックチップ１の物理ニューロン１０に、同じラベルIが与えられている。モデル内の重み付け接続モデル１３とチップ内の重みメモリブロック１４も同様に同じラベルでマッピングされる。
【0025】
図３では、ニューロモルフィックチップ内の物理ニューロン及び重みメモリブロックの一部に、スパイキングニューラルネットワークモデルのニューロンコンピューティングモデル１２と重み付け接続モデル１３全てがマッピングされる。その結果、ニューロモルフィックチップ内の残りの物理ニューロン１０と重みメモリブロック１４は、スペア物理ニューロン２１及びスペア重みメモリブロック２２となる。スペアとは、健全な（正常な）またはマッピングされずに未使用の物理ニューロン及び重みメモリブロックの意味である。本実施の形態では、欠陥物理ニューロンと欠陥重みメモリブロックのタスクをこれらのスペアにマイグレートすることで欠陥を修復する。
【0026】
図４は、ニューロモルフィックチップ１内のネットワークインターフェース４の構成例を示す図である。ネットワークインターフェース４は、入力側に入力回路31Bと入力ルックアップテーブル31Aを、出力側に出力回路33Bと出力ルックアップテーブル33Aを有する。コア内部の物理ニューロンから送信されたアクティベーション関数の出力の発火スパイクに応答して、出力ルックアップテーブル33Aが、スパイクの送信先の物理ニューロンのコア別にグループ化する。図中、出力物理ニューロングループID(34)として示す。出力ルックアップテーブル33Aは、送信元の物理ニューロンにマッピングされたニューロンコンピューティングモデル１２とスパイク送信先のニューロンコンピューティングモデル１２の対応と、送信先ニューロンコンピューティングモデル１２とそれがマッピングされた送信先物理ニューロン１０（送信先コア２内の物理ニューロン）との対応を有する。そして、出力回路33Bが、送信先コア別にパケットを送信する。パケットには、送信先コアのアドレスと、送信先ニューロンコンピューティングモデル１２のIDを少なくとも有する。パケットは、送信元ニューロンコンピューティングモデル１２毎に生成され、各パケットは同じ送信先コア内の複数の送信先ニューロンコンピューティングモデル１２を有することができる。
【0027】
入力側では、入力回路31BがネットワークオンチップNoCからパケットを入力する。入力物理ニューロングループID(32)に応答して、入力ルックアップテーブル31Aが、パケット内の単数又は複数の送信先ニューロンコンピューティングモデル１２がマッピングされている物理ニューロン１０と重みメモリブロック１４にスパイクの信号を出力する。この信号に応答して、送信先の物理ニューロン１０が重みメモリブロック１４に記憶される重みに基づいて、前述の数１の計算を実行する。
【0028】
欠陥ニューロン（欠陥物理ニューロン及び欠陥重みメモリブロックを含む。）がマイグレーションにより修復された後、上記の両ルックアップテーブルではマイグレート先の物理ニューロンのコア内アドレスやコアアドレスが書き換えられる。
【0029】
図５は、本実施の形態における欠陥物理ニューロン及び欠陥重みメモリブロックを修復するマイグレーションを示す図である。図５では、ラベルMF、MWの物理ニューロン１０に欠陥１９が発生し、同じラベルの重みメモリブロック１４に欠陥１９が発生したとする。この欠陥を修復する第１の方法では、ホストコンピュータ９が、欠陥物理ニューロンと欠陥重みメモリブロック以外の健全な物理ニューロンと重みメモリブロックに、スパイキングニューラルネットワークモデルのニューロンコンピューティングモデル１２と重み付け接続モデル１３を再マッピングする。しかし、このような再マッピングは、ホストコンピュータ９に接続されたチップ間相互接続８に接続されているコアからマッピング先の全コアへ、マッピングに必要な大量のデータを送信するため、長い時間を要する。
【0030】
欠陥を修復する第２の方法では、ホストコンピュータ９の制御により、欠陥物理ニューロン及び欠陥重みメモリブロックのタスクのデータを、スペアの物理ニューロン及びスペアの重みメモリブロックにマイグレートする。物理ニューロンのタスクのデータは、例えば、物理ニューロンの演算器のレジスタ内のパラメータ等のコンテキストデータである。重みメモリブロックのタスクのデータは、重みメモリブロック内に記憶されている重み値である。本実施の形態では、第２の方法で欠陥を修復する。この方法では、ホストコンピュータ９からニューロモルフィックチップ１に転送されるデータ量を減らすことができ、修復に要するオフライン時間を短くできる。
【0031】
［コア内マイグレーションプロセス］
本実施の形態における欠陥物理ニューロン等のマイグレーションプロセスでは、ホストコンピュータ９は、第１に、コア内マイグレーションプロセスを実行する。図５にコア内マイグレーションプロセスが示される。コア内マイグレーションプロセスでは、矢印２３に示すように、欠陥１９を持つ物理ニューロン１０のタスクのデータ（例、演算器のコンテキストデータ）を、同じコア２内のスペア物理ニューロン２１にマイグレートする。また、欠陥１９を持つ重みメモリブロック１４のデータ（重み値）を同じコア２内のスペア重みメモリブロック２２にマイグレートする。コア内マイグレーションでは、コア内でのデータのマイグレーションであるので、短時間で完了できる。同時に修復後の推論で新たなコア間のスパイクの送信がなく推論の演算時間の増加も回避できる。
本実施の形態における欠陥物理ニューロン等のマイグレーションプロセスでは、ホストコンピュータ９は、第１に、コア内マイグレーションプロセスを実行する。図５にコア内マイグレーションプロセスが示される。コア内マイグレーションプロセスでは、矢印２３に示すように、欠陥１９を持つ物理ニューロン１０のタスクのデータ（例、演算器のコンテキストデータ）を、同じコア２内のスペア物理ニューロン２１にマイグレートする。また、欠陥１９を持つ重みメモリブロック１４のデータ（重み値）を同じコア２内のスペア重みメモリブロック２２にマイグレートする。コア内マイグレーションでは、コア内でのデータのマイグレーションであるので、短時間で完了できる。同時に修復後の推論で新たなコア間のスパイクの送信がなく推論の演算時間の増加も回避できる。
【0032】
［コア間マイグレーションプロセス］
もし同じコア内に欠陥を修復するのに必要な数のスペア物理ニューロンまたはスペア重みメモリブロックが存在しない場合、ホストコンピュータは、第２に、コア間マイグレーションプロセスを実行する。コア間マイグレーションプロセスでは、他のコア内のスペア物理ニューロンまたはスペア重みメモリブロックに欠陥物理ニューロンのタスクのデータや欠陥重みメモリブロックのデータをマイグレートする。図５には示されていないが、マイグレーションフローは、欠陥ニューロンのある第１のコアからスペアのある第２のコアにデータがマイグレートされる。
もし同じコア内に欠陥を修復するのに必要な数のスペア物理ニューロンまたはスペア重みメモリブロックが存在しない場合、ホストコンピュータは、第２に、コア間マイグレーションプロセスを実行する。コア間マイグレーションプロセスでは、他のコア内のスペア物理ニューロンまたはスペア重みメモリブロックに欠陥物理ニューロンのタスクのデータや欠陥重みメモリブロックのデータをマイグレートする。図５には示されていないが、マイグレーションフローは、欠陥ニューロンのある第１のコアからスペアのある第２のコアにデータがマイグレートされる。
【0033】
但し、欠陥物理ニューロンのレジスタのデータを読み出せない場合、または欠陥重みメモリブロックのデータを読み出せない場合、ホストコンピュータ９がそれらのデータをスペア物理ニューロン及びスペア重みメモリブロックに転送することで、欠陥を修復する。
【0034】
図６は、コア間マイグレーションプロセスの一つの形態であるチェインマイグレーションプロセスを示す図である。本実施の形態では、コア間マイグレーションとしてチェインマイグレーションを実行して、後述するとおりマイグレーション時間の短縮又はマイグレーション後の推論演算での通信時間の短縮、又は両時間の短縮を可能にする。
【0035】
図６には、左からニューロモルフィックチップ例、チェインマイグレーションの準備ステップ、同第２のステップを示す。左端のニューロモルフィックチップ例は、３行３列の９個のコア２を有し、各コアに、使用中ニューロン（物理ニューロン及び重みメモリブロック、以下同じ。）Uと、未修正の欠陥ニューロンFと、スペアニューロンSの数が示される。この例によれば、コア(0,0)が欠陥ニューロンFを１００個有し、別のコアが３４個又は３３個のスペアニューロンSを有する。この場合、コア(0,0)内の全ての欠陥ニューロンF、１００個、を隣接するコア(0,1)と(1,0)のスペアニューロンS（合計３３＋３３＝６６個）にマイグレートすることができない。
【0036】
そこで、チェインマイグレーションでは、中央の準備ステップで、コア(0,1)内の３４個の使用中ニューロンUをコア(0,2)内の３４個のスペアニューロンSにマイグレートし、更に、コア(0,1)内の３３個の使用中ニューロンUをコア(1,1)内の３３個のスペアニューロンSにマイグレートする。その結果、コア(0,1)内のスペアニューロンSの数は１００個になる。次に、右端の第２のステップで、コア(0,0)内の１００個の欠陥ニューロンFを全て隣接するコア(0,1)内の１００個のスペアニューロンSにマイグレートする。その結果、コア(0,0)内の１００個の欠陥ニューロン全てを、コア(0,1)にマイグレートすることができる。コア(0,1)内に１００個の使用中ニューロンがマッピングされることで、マイグレーション後の推論での演算効率の低下が抑制される。このチェインマイグレーションにより欠陥ニューロンをマイグレーションすることによるメリットについては後で詳述する。
【0037】
［欠陥ニューロンをマイグレーションで修復する処理］
図７は、本実施の形態例における欠陥ニューロンをマイグレートする方法のトップレベルのフローチャートを示す図である。ホストコンピュータH_PCが、図７のフローチャートのプロセスを実行する。ホストコンピュータは、ニューロモルフィックチップ内の欠陥ニューロン（欠陥物理ニューロン及び欠陥重みメモリブロックを含む。以下同様。）を検出すると（２４）、ニューロモルフィックチップが十分な数のスペアニューロン（スペア物理ニューロン及びスペア重みメモリブロックを含む。以下同様。）を有するか否か判定する（２５）。この判定２５が偽の場合、欠陥ニューロンを修復することができない。この場合、欠陥ニューロンにマッピングされたニューロンモデル（ニューロンコンピューティングモデル１２及び重み付け接続モデル１３）を除く新たなスパイキングニューラルネットワークモデルで、新たな訓練を行うことが必要になる（２６）。訓練の後、ホストコンピュータが新たな重みとパラメータを物理ニューロンと重みメモリにダウンロードする。
図７は、本実施の形態例における欠陥ニューロンをマイグレートする方法のトップレベルのフローチャートを示す図である。ホストコンピュータH_PCが、図７のフローチャートのプロセスを実行する。ホストコンピュータは、ニューロモルフィックチップ内の欠陥ニューロン（欠陥物理ニューロン及び欠陥重みメモリブロックを含む。以下同様。）を検出すると（２４）、ニューロモルフィックチップが十分な数のスペアニューロン（スペア物理ニューロン及びスペア重みメモリブロックを含む。以下同様。）を有するか否か判定する（２５）。この判定２５が偽の場合、欠陥ニューロンを修復することができない。この場合、欠陥ニューロンにマッピングされたニューロンモデル（ニューロンコンピューティングモデル１２及び重み付け接続モデル１３）を除く新たなスパイキングニューラルネットワークモデルで、新たな訓練を行うことが必要になる（２６）。訓練の後、ホストコンピュータが新たな重みとパラメータを物理ニューロンと重みメモリにダウンロードする。
【0038】
一方、判定２５が真の場合、ホストコンピュータは、チップ内の全コア、コア数＝#cores、において、コア内で欠陥ニューロンをスペアニューロンにマイグレートするコア内マイグレーションを実行する（２８）。コア内マイグレーションについては図５で説明した。全てのコアでコア内マイグレーションを実行した後、ホストコンピュータは、チップ内に未修復の欠陥ニューロンがあるか否か判定する（２９）。この判定２９が偽なら、全ての欠陥ニューロンの修復が終了する。一方、判定２９が真なら、ホストコンピュータは、コア間マイグレーションを実行する（３０）。コア間マイグレーションでは、ホストコンピュータは、例えば、図６で説明したチェインマイグレーションのように、あるコア内の欠陥ニューロンを別のコア内のスペアニューロンにマイグレートする（３０）。本実施の形態では、コア間マイグレーションにおいてコスト関数が小さくなるようなマイグレーションフローが検出される。コスト関数は、マイグレーション時間と、欠陥ニューロンの修復後の推論時のスパイク信号を送信するために必要な通信時間とを有する。
【0039】
［コア内マイグレーション］
図８は、コア内マイグレーションのフローチャートを示す図である。図７に示すとおり、ホストコンピュータは、ニューロモルフィックチップ内の全コア（k=0～#cores）について、コア内マイグレーションを実行する。ホストコンピュータは、コア内の全てのN個のニューロン（i=0～N-1）について以下の処理を繰り返す。
図８は、コア内マイグレーションのフローチャートを示す図である。図７に示すとおり、ホストコンピュータは、ニューロモルフィックチップ内の全コア（k=0～#cores）について、コア内マイグレーションを実行する。ホストコンピュータは、コア内の全てのN個のニューロン（i=0～N-1）について以下の処理を繰り返す。
【0040】
ホストコンピュータは、コア内のｉ番目の物理ニューロンが欠陥か否か（３５）、i番目の重さメモリブロックが欠陥か否か（３６）を判定する。いずれかの判定が真の場合、ホストコンピュータは、j＝0～N-1について、コア内のj番目の物理ニューロン、j番目の重みメモリブロックが未使用で健全か否かの判定（３７）を繰り返す。この繰り返し（j＝0～N-1）中に判定３７が真になると、ｉ番目の欠陥ニューロン（物理ニューロンまたは重みメモリブロック）を、ｊ番目の未使用で健全なニューロン（物理ニューロンまたは重みメモリブロック）にマイグレートとする（３８）。この繰り返し中の判定３７が全て偽になると、コア内マイグレーションは未修復ニューロンが残った状態で終了する（４１）。この場合、図７の判定２９が真となり、ホストコンピュータはコア間マイグレーション３０に進む。
【0041】
コア内の全てのN個のニューロン（i=0～N-1）のうち欠陥ニューロンが全てスペアニューロンにマイグレートされると、全ての欠陥ニューロンが修復済み状態でコア内マイグレーションが終了する（４２）。この場合、図７の判定２９が偽となり、ホストコンピュータはマイグレーションを終了し、推論工程に戻る。
【0042】
【0043】
図９は、コア間マイグレーション３０のフローチャートを示す図である。ホストコンピュータは、まず、未修復の欠陥ニューロンの有向グラフを生成する（４３）。有向グラフの生成方法は図１０で説明する。そして、ホストコンピュータは、有向グラフに基づいてコア間マイグレーションをチェイン状に有するチェインマイグレーションフローを生成する（９０）。チェインマイグレーションの生成方法は、工程９１～９４により工程９０を実行する。工程９１～９４の説明は有向グラフの説明の後で述べる。
【0044】
［有向グラフの生成とマイグレーションフローの生成］
図１０は、有向グラフを生成するフローチャートを示す図である。図１１は、ニューロモルフィックチップの例とその有向グラフの例を示す図である。更に、図１２は、有向グラフに基づいて抽出したマイグレーションフローの例を示す図である。
図１０は、有向グラフを生成するフローチャートを示す図である。図１１は、ニューロモルフィックチップの例とその有向グラフの例を示す図である。更に、図１２は、有向グラフに基づいて抽出したマイグレーションフローの例を示す図である。
【0045】
図１１のニューロモルフィックチップの例は、３行３列のコア（０，０）～（２，２）を有し、各コアは２５６個のニューロン（ここでニューロンは、物理ニューロン及び重みメモリブロックを含む。以下同様。）を有する。各コア内には、使用中のニューロンUと、未修復の欠陥ニューロンFと、スペアニューロンSの個数が示される。これによると、コア（０，０）が１００個の未修復の欠陥ニューロンFを有する。
【0046】
図１１のニューロモルフィックチップが図１０の有向グラフ生成プログラムの入力例となる。図１０を参照して、ホストコンピュータは、図１１に示す様にソース５５とシンク５９の２つの頂点を有向グラフに加える（４８）。ソース５５は未修復の欠陥ニューロンの頂点であり、シンク５９はスペアニューロンの頂点である。次に、ホストコンピュータは、全てのコア（k＝１～＃cores、#coresは全コア数）について以下を実行する。即ち、ホストコンピュータは、コアkの頂点を追加し（４９）、ソース５５からコアkの頂点へのエッジを追加し、そのエッジの重みとしてコアk内の未修復の欠陥ニューロンの数５６を加える（５０）。未修復の欠陥ニューロンを有するコアのみにソースからのエッジが追加される。図１１の例では、ソース５５からコア（０，０）の間のエッジの重みをコア（０，０）内の未修復の欠陥ニューロン数１００にする。
【0047】
次に、ホストコンピュータは、コアkの頂点からシンク５９へのエッジを追加し、そのエッジの重みとしてコアkの頂点内のスペアコアの数５７を加える（５１）。スペアを有するコアのみにシンクへのエッジが追加される。図１１の例では、コア（0，0）を除く全８個のコアからシンク５９に向かうエッジにそれぞれのコアのスペアコア数が追加されている。
【0048】
全てのコアの頂点の追加と、ソースと頂点間のエッジ及びその重みと、頂点とシンク間のエッジ及びその重みが有向グラフに加えられた後、ホストコンピュータは、所定の距離D_th以内の１対のコアの間にエッジを追加し（５２）、エッジの重みにコアから別のコアへのマイグレートできるニューロンの最大値（容量）５８を割り当てる（５３）。図１１の例では、例えばコア（０，０）から（０，１）の間にマイグレート可能な最大数２５６が割り当てられている。ここで、所定の距離D_thとは、例えばコア間のマンハッタン距離であり、ネットワークオンチップを伝搬するパケットのホップ数である。所定の距離D_thは、例えば、１または２等のようにできるだけ短くするのが望ましい。所定の距離D_th＝１の場合、縦または横の隣接コアの頂点の間にエッジが追加される。マイグレート可能な最大数とは、マイグレート先のコア内の正常なニューロン数であり、コア内の全ニューロン数から欠陥ニューロン数を減じた数である。コア間のチェインマイグレーションを行う場合、マイグレート先のコア内の正常ニューロン数まで、頂点間でニューロンをマイグレート可能である。図１１に示した有向グラフのコアに対応する頂点間のエッジにはマイグレート可能なニューロンの最大数５８が示されている。
【0049】
そこで、図９を参照して、ホストコンピュータは、ソース５５から出ているエッジの重みである欠陥ニューロンm（mは１～F_neurons、F_neuronsは欠陥ニューロン数）を各頂点間の最大マイグレート数の範囲内で後段の頂点にマイグレートすること（９２）をシンク５９に達するまで（９３）繰り返して、シンク５９に達するマイグレーションフローを選択する。ホストコンピュータは、工程９２と９３のフロー選択処理を、ソース５５から出ているエッジの重み値である未修復の欠陥ニューロンm（mは１～F_neurons）それぞれについて実行する（９１，９４，９５）。つまり、各欠陥ニューロンの為のマイグレーションフローの選択は、シンク５９に向かうエッジの重み値の合計がソース５５から出ている欠陥ニューロンの数f_neuronsに達するまで行われる（９４のNO）。
【0050】
図１２には、有向グラフに基づいて検出したコア間マイグレーションフローの一例が示される。ソース５５から頂点（０，０）へのエッジには、未修復の欠陥ニューロン数５６とマイグレーションフロー数６４が分子／分母に示される。この例では１００／１００である。頂点（０，０）から（０，１）へのエッジには、最大マイグレーション数５８とマイグレーションフロー数６４が分子／分母に示される。この例では２５６／３３である。（０，０）から（１，０）へのエッジと、（１，０）から（２，０）へのエッジも同様である。そして、頂点（０，１）（１，０）（２，０）それぞれからシンク５９へのエッジには、スペアニューロン数５７とマイグレーションフロー数（使用したスペアニューロン数）６４が分子／分母に示される。この例では、それぞれ３３／３３、３３／３３、３４／３４である。
【0051】
上記の通り、有向グラフに基づくコア間マイグレーションフローの生成は、コア内の未修復の欠陥ニューロンを、ソース５５に接続される頂点から後段の頂点を経由してシンク５９に達するまで、頂点間のエッジの最大マイグレーション数またはスペアニューロン数の範囲内で移動する経路を選択することである。どの後段の頂点を選択するかは、エッジの最大マイグレーション数がゼロでなければどの後段の頂点を選択しても良い。但し、シンク５９に接続される頂点ではそのエッジのスペアニューロン数の範囲内しかマイグレートできない。
【0052】
図１２には、生成されたコア間マイグレーションフローが記載されている。図１２のマイグレーションフローの例に基づいて、ホストコンピュータは、あるコア内の欠陥ニューロン（欠陥物理ニューロンまたは欠陥重みメモリブロック）のタスクを別のコア内のマッピングされていない未使用で健全なニューロン（物理ニューロンまたは重みメモリブロック）に移行（マイグレート）する。図６で説明したとおり、コア間マイグレーションでは、まず、ホストコンピュータは、有向グラフ内のあるコアのスペアニューロンに前段コアの使用中のニューロンをマイグレートして前段コアのスペアニューロンの数を増やす。その後、ホストコンピュータは、前段コアの増加したスペアニューロンに更に前段のコア内の欠陥ニューロンをマイグレートする。
【0053】
図１２の例では、マイグレーションフローを降順に実行して、ホストコンピュータは、コア（１，０）内の使用中ニューロンをコア（２，０）内のスペアニューロンにマイグレートしてコア（１，０）内のスペアニューロンを６７個に増やす。次に、ホストコンピュータは、コア（０，０）内の６７個の欠陥ニューロンをコア（１，０）のスペアニューロンにマイグレートし、更に、コア（０，０）内の３３個の欠陥ニューロンをコア（０，１）のスペアニューロンにマイグレートする。この結果、ソース５５から（０，０）へのエッジの重みである欠陥ニューロン数１００個と、（０，１）（１，０）（２，０）からシンク５９へのエッジの重みであるスペアニューロン数１００個が等しくなり、欠陥ユーロンの修復が完了する。
【0054】
上記の通り、有向グラフに基づいて生成された未修復の欠陥ニューロンのマイグレーションフローは、コア間マイグレーションをチェイン状に繰り返すチェインマイグレーションである。以下、有向グラフに基づいて生成するコア間のチェインマイグレーションを含むマイグレーションフローのメリットを説明する。
【0055】
図１３は、チェインマイグレーションを有さないコア間マイグレーションフローの一例を示す図である。図１３には、３×３＝９個のコア内にモデルの３層L1～L3内のニューロンがマッピングされた（１）初期マッピング状態と、（２）チェインマイグレーションを有さないコア間マイグレーションフローとが示される。（１）初期マッピング状態では、第１層L1内の１０個のニューロンがコア（０，０）、（０，１）（１，０）に４個、３個、３個ずつマッピングされ、第２層L2内の１６個のニューロンと第３層L3内の４個のニューロンが図示されるようにマッピングされる。そして、スペアニューロンがコア（０，１）（１，０）（２，２）内に１個、１個、２個それぞれ存在する。
【0056】
（２）チェインマイグレーションを有さないマイグレーションフローでは、コア（０，０）内の４個の欠陥ニューロンの１個、１個、２個が、コア（０，１）（１，０）（２，２）内のスペアコアにマイグレートされる。マイグレーションフローが破線矢印で示されるとおり、いずれのマイグレーションフローも、コア（０，０）内の欠陥ニューロンがコア（０，１）（１，０）（２，２）内のスペアコアにマイグレート直接マイグレートされる。つまり３つのマイグレーションはチェイン状ではない。
【0057】
第１層L1の２個のニューロンが、第１層L1のニューロンがマッピングされているコア（１，０）（０，１）から遠いコア（２，２）にマイグレートされている。そのため、マイグレーション後の推論の演算工程で、コア（１，０）（０，１）へのスパイクのパケット入力と、コア（２，２）へのスパイクのパケット入力とは、入力タイミングが異なる。このため、推論の演算工程で、第１層L1内のニューロン間で入力タイミングが大きく異なり、第１層L1内の複数のニューロンの演算完了が大きくばらつき、第１層L1での演算完了が遅くなる。一方で、（１）初期マッピング状態では、第１層L1内のニューロンが、距離D=1以内のコア（０，０）（０，１）（１，０）内にマッピングされていたため、第１層L1内の各ニューロンの演算完了が非常に近いタイミングで完了する。その結果、第１層L1での演算完了の遅れは少ない。
【0058】
図１４は、チェインマイグレーションを有するコア間マイグレーションフローの一例を示す図である。（１）初期マッピング状態は図１３と同じである。一方、（２）チェインマイグレーションを有するマイグレーションフローは、図示されるとおり、５つのチェインマイグレーションフローを有する。即ち、図中破線矢印で示すとおり、コア（１，２）内のL3の２個のニューロンがコア（２，２）内の２個のスペアニューロンにマイグレートとされ、コア（１，１）内のL2の２個のニューロンがコア（１，２）内の２個のスペアニューロンにマイグレートされ、コア（０，１）内のL2の２個のニューロンがコア（１，１）内の２個のスペアニューロンにマイグレートされ、コア（０，０）内のL2の１個のニューロンがコア（１，０）内の１個のスペアニューロンにマイグレートされ、コア（０，０）内のL2の３個のニューロンがコア（０，１）内の３個のスペアニューロンにマイグレートされる。全てのマイグレーションが距離D=1の隣接コア間のマイグレーションであり、チェイン状のマイグレーションである。
【0059】
上記のチェインマイグレーションを有するマイグレーションフローの結果、第１層L1内の１０個のニューロンは、距離D=1の隣接コア（０，１）（１，０）（１，１）内に固まってマッピングされる。このマッピング状態は、（１）L1の１０個のニューロンが隣接コア（０，０）（０，１）（１，０）内にマッピングされていた初期のマッピング状態から少ししか変化していない。マイグレーション後の隣接コア（０，１）（１，０）（０，０）内のL1のニューロンに届くパケットのタイミングも近接する。
【0060】
以上の通り、有向グラフに基づいて生成されるチェインマイグレーションを有するマイグレーションフローによれば、マイグレーション後のニューロンのマッピング状態の変更は最小限に留まる。これは、有向グラフが所定距離D_th以下のコア間にエッジを有し、そのエッジを経由するマイグレーションフローが生成されるからである。所定距離D_th＝１にすれば生成されるマイグレーションフローは隣接コア間のフローになり特に望ましい。但し、所定距離D_th＝１では、ある頂点で選択できる後段の頂点の数が限定されてしまい、マイグレーションフローを生成できない場合がある。その場合、所定距離D_thを１より長く設定することで解決できる。
【0061】
有向グラフに基づいてマイグレーションフローを生成する場合、以下のメリットがある。
（１）同じ層内のニューロンに届くパケットの入力タイミングが大きく異なることが抑制され、マッピング後の推論の演算遅延を抑制できる。
（２）図１３、１４では示していないが、同じ層内のニューロンができるだけ同じコア内にマッピングされた状態を大部分で維持できるため、同じ層内の複数のニューロンへ送信するパケットをコア毎にグルーピングできるメリットを維持できる。これによりマッピング後の推論の演算効率の低下を抑制できる。
（１）同じ層内のニューロンに届くパケットの入力タイミングが大きく異なることが抑制され、マッピング後の推論の演算遅延を抑制できる。
（２）図１３、１４では示していないが、同じ層内のニューロンができるだけ同じコア内にマッピングされた状態を大部分で維持できるため、同じ層内の複数のニューロンへ送信するパケットをコア毎にグルーピングできるメリットを維持できる。これによりマッピング後の推論の演算効率の低下を抑制できる。
【0062】
[第２の実施の形態]
図１５は、第２の実施の形態におけるコア間マイグレーション３０のフローチャートを示す図である。ホストコンピュータは、まず、未修復の欠陥ニューロンの有向グラフを生成する（４３）。ホストコンピュータは、有向グラフに基づいてコア間マイグレーションのマイグレーションフローを抽出する。そして、ホストコンピュータは、どちらのアルゴリズムに基づいてコア間マイグレーションフローを見つけるかを選択する（４４）。ホストコンピュータがマイグレーションフローだけを最適化するアルゴリズムを選択すると、マックスフロー・ミニカットアルゴリズムを実行して有向グラフに基づき最適なマイグレーションフローを生成する（４５）。一方、ホストコンピュータがマイグレーションフローと推論時の通信の両方を最適化するアルゴリズムを選択すると、遺伝アルゴリズムを実行して、有向グラフに基づき最適なマイグレーションフローを生成する（４６）。上記のいずれかのアルゴリズムで生成したマイグレーションフローに基づいて、ホストコンピュータは、コア間マイグレーションを実行する（４７）。
図１５は、第２の実施の形態におけるコア間マイグレーション３０のフローチャートを示す図である。ホストコンピュータは、まず、未修復の欠陥ニューロンの有向グラフを生成する（４３）。ホストコンピュータは、有向グラフに基づいてコア間マイグレーションのマイグレーションフローを抽出する。そして、ホストコンピュータは、どちらのアルゴリズムに基づいてコア間マイグレーションフローを見つけるかを選択する（４４）。ホストコンピュータがマイグレーションフローだけを最適化するアルゴリズムを選択すると、マックスフロー・ミニカットアルゴリズムを実行して有向グラフに基づき最適なマイグレーションフローを生成する（４５）。一方、ホストコンピュータがマイグレーションフローと推論時の通信の両方を最適化するアルゴリズムを選択すると、遺伝アルゴリズムを実行して、有向グラフに基づき最適なマイグレーションフローを生成する（４６）。上記のいずれかのアルゴリズムで生成したマイグレーションフローに基づいて、ホストコンピュータは、コア間マイグレーションを実行する（４７）。
【0063】
[遺伝アルゴリズムによるマイグレーションフロー最適化方法］
図１６は、本実施の形態における遺伝アルゴリズムによるマイグレーションフロー最適化のフローチャートを示す図である。図１７から図２１は遺伝アルゴリズムによるマイグレーションフロー最適化方法の具体例を示す図である。図１７から２１を参照して図１６の最適化方法について説明する。
図１６は、本実施の形態における遺伝アルゴリズムによるマイグレーションフロー最適化のフローチャートを示す図である。図１７から図２１は遺伝アルゴリズムによるマイグレーションフロー最適化方法の具体例を示す図である。図１７から２１を参照して図１６の最適化方法について説明する。
【0064】
図１６に示すように、まず、ホストコンピュータは、コア間マイグレーションを行うニューロモルフィックチップの有向グラフを生成する（６５）。そして、有向グラフに基づいてＫ個のマイグレーション解をランダムに生成する（６６）。これらの処理６５、６６について以下具体例で詳述する。
【0065】
図１７は、最適化対象のニューロモルフィックチップの構成例とモデルのマッピング例を示す。（１）基本的構成については、各コアが４個のニューロンを有し、そのうち３個が使用中ニューロン、１個がスペアニューロンである。そして、チップが２×３＝６個のコアを有する。そのため、ニューロモルフィックシステムは、ニューロン数が２４、スペアニューロン数が６、使用中ニューロン数が１８である。一方、（２）SNNに示すスパイキングニューラルネットワークモデルは、第１層L1が８個のニューロンを、第２層L2が８個のニューロンを、第３層L3が２個のニューロンを有する。各層が全結合層であり、つまり、第１層L1の各ニューロンが第２層L2の全てのニューロンに接続され、第２層L2の各ニューロンが第３層L3の全てのニューロンに接続される。図１７中、（３）チップの初期状態のステータスに、各コア内の使用中ニューロンUとスペアニューロンSのそれぞれの数が示される。矢印がネットワークオンチップに、矢印に接続された四角形がルータにそれぞれ対応する。更に、図１７中、（４）初期状態のマッピングに、使用中ニューロンUにマッピングされたモデルの層L1、L2、L3の数と、スペアニューロンSの数が示される。
【0066】
図１８は、欠陥状態とコア内マイグレーションとを示す図である。図１７の（４）初期のマッピング状態から、コア（０，０）内の第１層L1の３つのニューロンが欠陥ニューロンFに変化すると、図１８の（１）欠陥状態に変化する。そこで、ホストコンピュータが図７のコア内マイグレーション２８を実行すると、（２）コア（０，０）内のマイグレーションに示すとおり、コア（０，０）内の１個のスペアニューロンに第１層L1の１個の欠陥ニューロンがマイグレートされる。この結果、コア（０，０）内には２個の欠陥ニューロンが未修復の状態で残る。
【0067】
【0068】
図１９は、図１８の有向グラフに基づくコア間マイグレーションによるマイグレーションフローの解１を示す図である。ホストコンピュータは、後述するアルゴリズムを実行して、コア間マイグレーションによるマイグレーションフローの解１を生成する。その解１は、有向グラフに示すとおり、コア（１，１）の１個の使用中ニューロン（L2）を（１，２）のスペアニューロンにマイグレートし、（１，１）のスペアニューロンを１個増やす（計２個）。次に、コア（０，１）の２個の使用中ニューロン（２個のL2）を（１，１）の２個のスペアニューロンにマイグレートし、（０，１）内のスペアニューロンを２個増やす。さらに、コア（０，０）の２個の欠陥、未修復ニューロン（F, L1）を（０，１）の２個のスペアニューロンへマイグレートする。上記の３つのチェインマイグレーションにより、コア（０，０）内の未修復の２個の欠陥ニューロンが修復される。
【0069】
図２０は、図１８の有向グラフに基づくコア間マイグレーションによるマイグレーションフローの解２を示す図である。この解２の３つのチェインマイグレーションは、図中の有向グラフと、解２に括弧内に示したマイグレーション対象のニューロンの層とから明らかである。
【0070】
図２１は、図１８の有向グラフに基づくコア間マイグレーションによるマイグレーションフローの解３を示す図である。この解３の２つのチェインマイグレーションは、図中の有向グラフと、解３に括弧内に示したマイグレーション対象のニューロンとから明らかである。
【0071】
上記の有向グラフに基づいてＫ個のマイグレーション解をランダムに生成する工程６６のアルゴリズムについては、図２４、２５、２６で詳述する。
【0072】
図１６に戻り、ホストコンピュータは、第１世代（Gen=1)において（６７）、Ｋ＝３つの解それぞれについてコストの計算を行い（６８～７０）、コストの値に基づいてＫ＝３つの解からＢ＝２つの最良の解をセレクト（選択淘汰）する（７１）。具体的にはコストの値が最も小さい２つの最良の解を選択する。
【0073】
そして、ホストコンピュータは、Ｂ＝２個の最良の解をクロスオーバー（交差）して、新たなＫ＝３個の解を生成する（７２）。さらに、ホストコンピュータは、新たなＫ＝３個の解をミューテート（突然変異）する（７３）。ホストコンピュータは、世代数GenがパラメータＧに達するまで（７４）、前述のコストの計算、選択淘汰、交差、突然変異を繰り返し実行する。最後に、Ｋ＝２個の解から各解のコスト値に基づいて最良の１個の解を選択する（７５）。世代数がパラメータＧに達する条件に代えて、コスト値が目標の値に達するという条件に代えても良い。
【0074】
上記のコストの計算、選択淘汰、交差、突然変異について、前述の３つの解を例にして説明する。
【0075】
［コストの計算と選択淘汰］
本実施の形態における遺伝アルゴリズムのコスト関数は、欠陥ニューロンをマイグレーションしてニューロモルフィックチップを正常な状態にするときのマイグレーションフローコストMcostと、マイグレーション後の新マッピングのスパイキングニューラルネットワークモデルの推論時の通信コストFcostを有する。更に、本実施の形態では、前記２つのコスト関数を１つのコスト関数にする。例えば、１つのコスト関数は、２つのコスト関数値のうちより重要な関数値を整数部に、より重要でない関数値を小数部に有する。代替例としては、１つのコスト関数は、２つのコスト関数値のうちより重要な関数値にはより大きな重み付けを行い、より重要でない関数値にはより小さい重み付けを行い、両者を加算する。
本実施の形態における遺伝アルゴリズムのコスト関数は、欠陥ニューロンをマイグレーションしてニューロモルフィックチップを正常な状態にするときのマイグレーションフローコストMcostと、マイグレーション後の新マッピングのスパイキングニューラルネットワークモデルの推論時の通信コストFcostを有する。更に、本実施の形態では、前記２つのコスト関数を１つのコスト関数にする。例えば、１つのコスト関数は、２つのコスト関数値のうちより重要な関数値を整数部に、より重要でない関数値を小数部に有する。代替例としては、１つのコスト関数は、２つのコスト関数値のうちより重要な関数値にはより大きな重み付けを行い、より重要でない関数値にはより小さい重み付けを行い、両者を加算する。
【0076】
マイグレーションフローコストMcostは、以下の式により算出される。
【0077】
【数2】
【0078】
次に、通信コストFcost は、以下の式により算出される。
【0079】
【数3】
【0080】
マイグレーションフローコストMcostと通信コストFcostは整数である。そのため、マッピングされたチップ内での最大通信コストFmax
costに基づいて通信コストFcostを正規化して、正規化通信コストFcost / Fmax
costを算出する。最終コストCostは、以下の式により算出される。
【0081】
【数4】
【0082】
上記の最終コスト関数は以下のような選択淘汰のルールが可能である。まず、マイグレーションフローコストが最小の解を選択する。次に、複数の解が同じマイグレーションフローコストの場合、最小の通信コストの解を選択する。
【0083】
次に、図１９、２１、２２の３つの解のマイグレーションコストと通信コスト及び最終コストの計算例を説明する。図１９の解１の場合、コア（０，０）から（０，１）へマイグレートされるニューロン数が２個で、マンハッタン距離は１であるので、そのマイグレーションコストは２である。同様に、コア（０，１）から（１，１）へマイグレートされるニューロン数が２個であり、コア（１，１）から（１，２）へマイグレートされるニューロン数は１個で、マンハッタン距離は共に１である。よって、合計のマイグレーションコストは２＋２＋１＝５となる。
【0084】
一方、通信コストは、ニューロンコンピューティングモデル（NCM）間のエッジのマンハッタン距離の合計である。そこで、図１９に示されるとおり、第１層L1のNCMのコアから第２層L2のNCMのコア間のマンハッタン距離と、第２層L2のNCMのコアから第３層L3のNCMのコアへのエッジのマンハッタン距離を算出する。
【0085】
マイグレーション後のコア内のニューロン構成によれば、L1からL2へのスパイク通信は、送信元がコア（０，０）の場合、次のとおりになる。つまり、L1からL2へのスパイク通信は、コア（０，０）から（０，１）へホップ数１で、（０，０）から（１，０）へホップ数１で、（０，０）から（１，１）へホップ数２で、（０，０）から（１，２）へホップ数３で、それぞれ行われる。それぞれのコア間通信では、コア（０，０）内のL1の送信元ニューロンは１つだけである（L1×１）。したがって、コア（０，０）内の送信元ニューロン（L1×１）から（１，１）内の２個のニューロン（L2×２）への複数のスパイク通信及び（１，１）内の送信元ニューロン（L1×１）から（１，２）内の４個のニューロン（L2×４）への複数のスパイク通信を、それぞれ１回にまとめることができる。よって、コア（０，０）からの通信コストは、合計でΣ（送信元ニューロン数×距離（ホップ数））＝１＋１＋２＋３＝７となる。
【0086】
送信元がコア（０，１）の場合、コア（０，１）から（１，０）の場合、（０，０内のL1の送信元ニューロン数が２、距離（ホップ数）が２であるので、通信コストは２×２＝４となる。コア（０，１）から（１，１）（１，２）それぞれの通信コストは、同様の計算で２，４となり、合計１０となる。残りの通信コストの計算は、図１９に示されている通りである。
【0087】
よって、解１での通信コストは７＋１０＋２１＋１０＋６＝５４となる。最大通信コストが１００と仮定すると、コストCostは、数式４に基づいて、Cost＝５．５４となる。図２０の解２も同様にして計算すると、Cost＝５．５８となる。図２１の解３ではCost＝３．４８となる。まとめると以下のとおりである。
解１：Cost＝５．５４
解２：Cost＝５．５８
解３：Cost＝３．４８
ホストコンピュータは、選択淘汰（７１）でＫ＝３つの解からコストが最良のＢ＝２つの解を選択すると、解１と３を選択する。最良のＢ個の解はクロスオーバーされるのでＢは複数である。
解１：Cost＝５．５４
解２：Cost＝５．５８
解３：Cost＝３．４８
ホストコンピュータは、選択淘汰（７１）でＫ＝３つの解からコストが最良のＢ＝２つの解を選択すると、解１と３を選択する。最良のＢ個の解はクロスオーバーされるのでＢは複数である。
【0088】
［交差］
図２２は、マイグレーションフローの解の交差の具体例を示す図である。図２２には、２つの解Ａ，Ｂの具体例が示される。コア内マイグレーション後の有向グラフは図１５と同じであり、解ＡとＢによるコア間マイグレーションフローは、コア（０，０）内の２つの欠陥ニューロンについて以下の２つのマイグレーションフローをそれぞれ有する。
解Ａ：
１番目の欠陥ニューロン：ｓ→（０，０）→（１，０）→（１，１）→ｔ
２番目の欠陥ニューロン：ｓ→（０，０）→（１，０）→（１，１）→（１，２）→ｔ
解Ｂ：
１番目の欠陥ニューロン：ｓ→（０，０）→（０，１）→（１，１）→ｔ
２番目の欠陥ニューロン：ｓ→（０，０）→（０，１）→ｔ
上記の例の場合、交差により、解Ａの１番目の欠陥ニューロンのフローと解Ｂの２番目の欠陥ニューロンのフローを有する子Ｘのマイグレーションフローが、生成される。更に、解Ｂの１番目の欠陥ニューロンのフローと解Ａの２番目の欠陥ニューロンのフローを有する子Ｙのマイグレーションフローが、生成される。すなわち、交差では、親の解Ａ、Ｂのマイグレーションフローを、欠陥ニューロン別のマイグレーションに分解し、分解した欠陥ニューロン別のマイグレーションを交差して子Ｘ，Ｙを生成する。
図２２は、マイグレーションフローの解の交差の具体例を示す図である。図２２には、２つの解Ａ，Ｂの具体例が示される。コア内マイグレーション後の有向グラフは図１５と同じであり、解ＡとＢによるコア間マイグレーションフローは、コア（０，０）内の２つの欠陥ニューロンについて以下の２つのマイグレーションフローをそれぞれ有する。
解Ａ：
１番目の欠陥ニューロン：ｓ→（０，０）→（１，０）→（１，１）→ｔ
２番目の欠陥ニューロン：ｓ→（０，０）→（１，０）→（１，１）→（１，２）→ｔ
解Ｂ：
１番目の欠陥ニューロン：ｓ→（０，０）→（０，１）→（１，１）→ｔ
２番目の欠陥ニューロン：ｓ→（０，０）→（０，１）→ｔ
上記の例の場合、交差により、解Ａの１番目の欠陥ニューロンのフローと解Ｂの２番目の欠陥ニューロンのフローを有する子Ｘのマイグレーションフローが、生成される。更に、解Ｂの１番目の欠陥ニューロンのフローと解Ａの２番目の欠陥ニューロンのフローを有する子Ｙのマイグレーションフローが、生成される。すなわち、交差では、親の解Ａ、Ｂのマイグレーションフローを、欠陥ニューロン別のマイグレーションに分解し、分解した欠陥ニューロン別のマイグレーションを交差して子Ｘ，Ｙを生成する。
【0089】
図２２の例では、Ｂ＝２個の親の解Ａ、Ｂを交差して２つの子の解Ｘ、Ｙを生成しているが、欠陥ニューロン数が３以上で各解のマイグレーションフロー数が３以上であれば、３×２＝６つ以上の子を生成できる。その場合、６つ以上の子からランダムにＫ＝３つの子を選択する。
【0090】
［突然変異］
図２３は、マイグレーションフローの解の突然変異の具体例を示す図である。解Ｃは図２２の解Ａと同じである。解Ｃはコア（０，０）内の２つの欠陥ニューロンのマイグレーションフローを有する。そこで、突然変異により生成される解Ｃmでは、図２３に示す例のように、２番目の欠陥ニューロンのマイグレーションフローの途中の頂点（コア）が（１，０）から（０，１）に変更され、コア（１，０）からシンクtまでのフローが、変更したコア（０，１）からシンク５９までのフロー（０，１）－＞ｔに置き換えられている。したがって、マイグレーションフローの解の場合、突然変異の具体例は、フローの途中のコアからシンク５９までのフローを変更することである。または、フローの途中の１つまたは複数の頂点（コア）を変更することである。
図２３は、マイグレーションフローの解の突然変異の具体例を示す図である。解Ｃは図２２の解Ａと同じである。解Ｃはコア（０，０）内の２つの欠陥ニューロンのマイグレーションフローを有する。そこで、突然変異により生成される解Ｃmでは、図２３に示す例のように、２番目の欠陥ニューロンのマイグレーションフローの途中の頂点（コア）が（１，０）から（０，１）に変更され、コア（１，０）からシンクtまでのフローが、変更したコア（０，１）からシンク５９までのフロー（０，１）－＞ｔに置き換えられている。したがって、マイグレーションフローの解の場合、突然変異の具体例は、フローの途中のコアからシンク５９までのフローを変更することである。または、フローの途中の１つまたは複数の頂点（コア）を変更することである。
【0091】
［有向グラフに基づいてマイグレーション解をランダムに生成する工程６６］
図２４は、有向グラフに基づいてマイグレーション解をランダムに生成する処理のフローチャートを示す図である。図２５及び図２６は具体例である。フローチャートと具体例を参照しながらマイグレーション解をランダムに生成する処理を説明する。
図２４は、有向グラフに基づいてマイグレーション解をランダムに生成する処理のフローチャートを示す図である。図２５及び図２６は具体例である。フローチャートと具体例を参照しながらマイグレーション解をランダムに生成する処理を説明する。
【0092】
ホストコンピュータは、有向グラフ内のソース５５からノードa[i]への全フローをリストアップする（７６）。そして、全ノードa[i]が「訪問済」に設定される。図２５のループ１にあるとおり、ソース５５に接続されるノードは（０，０）のみである。よって、配列a[i]は、a[1] = [(0,0)]となり、ノード（０，０）が「訪問済」になる。
【0093】
次に、ホストコンピュータは、a[i]の未訪問の隣接ノードの数Nを取得する（７８）。ノード（０，０）の隣接ノードは（０，１）（１，０）であるのでＮ＝２となる。次に、１とＮとの間の数Ｒをランダムに選択する（７９）。a[i]のR個の隣接ノードb[1:R]をランダムに配列する（８０）。ループ１では、Ｒ＝１が選択される。そして、ランダム化された１個の隣接ノードｂがｂ= [(0,1)]となる。
【0094】
次に、ホストコンピュータは、i=1～Rのb[1:R]それぞれを訪問する（1～R全て）（８１）。そして、（１）a[i]→b[j]のフロー数がa[i]→b[j]のキャパシティ以下、且つ、（２）a[i]→b[j]のフロー数の合計＝a[i]へ入力するフロー数、を満たすように、a[i]→b[j]のフローをランダムに取得する（８２）。ループ１では、ノード（０，１）が訪問され、ノード（０，０）→（０，１）間の容量２以下の２つのフローを取得する。その結果、a[i]→b[j]のフロー数の合計＝a[i]へ入力するフロー数が、満たされる。即ち、上記（１）（２）が満たされる。
【0095】
次に、ホストコンピュータは、リストb[j]のうちシンク５９を除き、全b[j]を訪問済に設定する（８３）。そして、全ノードを訪問したか？を判定し（８４）、判定が真（Yes）の場合フローを終了する。判定が偽（NO）の場合ソース５５からのフロー数＝シンク５９へのフロー数が満たされたか？を判定する（８５）。YESの場合フローを終了する。NOの場合、リストb[j]をリストa[i]に置き換えて、リストb[j]を削除する（８６）。ループ１では、b[(0,1)]を訪問済みとする。そして、全ノードを訪問しておらず８４はNO、ソースからのフロー数＝２とシンクへのフロー数＝０が等しくないので８５もNOとなり、リストb[j]をリストa[i]に置き換えてリストb[j]が削除される。以上でループ１は終了する。
【0096】
図２５のループ２では、リストa[i]がa[1] = [(0,1)]となり（７６）、ノード（０，１）の未訪問の隣接ノード数ＮがＮ＝２（（１，１），（０，２））となり（７８）、１～２の間からＲ＝１が選択され（７９）、（０，１）のＲ＝１個の隣接ノードb[1:R]がb[1]＝［(1,1)］となり（８０）、（１，１）を訪問し（８１）、a[1] = [(0,1)]からb[1]＝［(1,1)］へのフロー数＝２により以下となる（８２）。
【0097】
【数5】
【0098】
図２６のループ３では、リストa[i]がa[1] = [(1,1)]となり（７６）、ノード（１，１）の未訪問隣接ノード数ＮがＮ＝３（（１，０）,（１，２）,t）となり（７８）、１～３の間からＲ＝２が選択され（７９）、（０，１）のＲ＝２個の隣接ノードb[1:R]がb[1:2]＝［(1,2),t］となり（８０）、（１，２）とtを訪問し（８１）、a[1] = [(1,1)]からb[1:2]＝［(1,2),t］へのフロー数＝１＋１＝２により以下となる（８２）。
【0099】
【数6】
【0100】
図２６のループ４では、リストa[i]がa[1] = [(1,2)]となり（７６）、ノード（１，２）の未訪問隣接ノード数ＮがＮ＝１（t）となり（７８）、１～１の間からＲ＝１が選択され（７９）、（１，２）のＲ＝１個の隣接ノードb[1:R]がb[1]＝［t］となり（８０）、tを訪問し（８１）、a[1] = [(1,2)]からb[1]＝［t］へのフロー数＝１により以下となる（８２）。
【0101】
【数7】
【0102】
図２４のフローチャートに示されたマイグレーション解をランダムに生成する処理は以下の通りまとめることができる。
（１）ソース５５からシンク５９に進みながら（８６）、
（２）まず、ソース５５に接続される全ノードa[i]をリストアップし（７６）、以下を繰り返す。
（３）a[i]に隣接するノードb[j]=b[1:R]をランダムに選択し（８０）、
（４）選択されたフローの合計数＝a[i]に入るフロー数を満たすまで、ａからｂへのフローをランダムに選択し（８２）、
（５）もしソース５５からのフロー数＝シンク５９へのフロー数（８５）が偽なら、ｂをａに置き換え（８６）、８５が真なら終了する。
（６）全ノードを訪問したが（８４）、ソース５５からのフロー数＝シンク５９へのフロー数が偽なら（８５is NO）、解の生成は失敗となる。
（１）ソース５５からシンク５９に進みながら（８６）、
（２）まず、ソース５５に接続される全ノードa[i]をリストアップし（７６）、以下を繰り返す。
（３）a[i]に隣接するノードb[j]=b[1:R]をランダムに選択し（８０）、
（４）選択されたフローの合計数＝a[i]に入るフロー数を満たすまで、ａからｂへのフローをランダムに選択し（８２）、
（５）もしソース５５からのフロー数＝シンク５９へのフロー数（８５）が偽なら、ｂをａに置き換え（８６）、８５が真なら終了する。
（６）全ノードを訪問したが（８４）、ソース５５からのフロー数＝シンク５９へのフロー数が偽なら（８５is NO）、解の生成は失敗となる。
【0103】
以上説明したとおり、第１の実施の形態によれば、ニューロモルフィックチップ内の欠陥ニューロン（欠陥物理ニューロン及び欠陥重みメモリブロックを含む。以下同様。）をスペアニューロンにマイグレートするマイグレーションフローを探索する際に、ニューロモルフィックチップに対応した有向グラフに基づいて欠陥ニューロンをマイグレートするコア間チェインマイグレーションを含むマイグレーションフローを生成することで、マイグレーション後のチップ内のコアへのモデルのニューロンのマッピング状態を、マイグレーション前の状態とできるだけ近くして、マイグレーション後の推論の演算効率の低下を抑止できる。
【0104】
また、第２の実施の形態によれば、ニューロモルフィックチップ内の欠陥ニューロン（欠陥物理ニューロン及び欠陥重みメモリブロックを含む。）をスペアニューロンにマイグレートするマイグレーションフローを探索する際に、マイグレーションコストと通信コストとを有するコスト関数を使用することで、マイグレーション時間を短く、推論時の演算時間も短くできるマイグレーションフローを生成することができる。
【0105】
２つのコストを有するコスト関数を使用するので、ランダムに複数のマイグレーションフローの解を生成し遺伝アルゴリズムに基づいて最適なマイグレーション解を求めることが望ましい。
【符号の説明】
【0106】
１：ニューロモルフィックチップ（神経模倣チップ、NM_CP）
２：ニューラルコンピューティングコア、コア（NCC）
３：ネットワークオンチップ（NoC）
４：ネットワークインターフェース（NW_IF）
５：重みメモリ（WM）
６：ニューロンアレイ（演算器アレイ）
７：ルータ（RT）
８：チップ間相互接続（インターチップインターコネクト）
９：ホストコンピュータ
１０：物理ニューロン（P_NR）
１１：スパイキングニューラルネットワーク（SNN）
１２：ノード、ニューロンコンピューティングモデル（NCM）
１３：エッジ、重み付け接続モデル（WCM）
１４：重みメモリブロック（WM_B）
１９，２０：欠陥
２１：スペア物理ニューロン
２２：スペア重みメモリブロック
５５：ソース
５９：シンク
２：ニューラルコンピューティングコア、コア（NCC）
３：ネットワークオンチップ（NoC）
４：ネットワークインターフェース（NW_IF）
５：重みメモリ（WM）
６：ニューロンアレイ（演算器アレイ）
７：ルータ（RT）
８：チップ間相互接続（インターチップインターコネクト）
９：ホストコンピュータ
１０：物理ニューロン（P_NR）
１１：スパイキングニューラルネットワーク（SNN）
１２：ノード、ニューロンコンピューティングモデル（NCM）
１３：エッジ、重み付け接続モデル（WCM）
１４：重みメモリブロック（WM_B）
１９，２０：欠陥
２１：スペア物理ニューロン
２２：スペア重みメモリブロック
５５：ソース
５９：シンク
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】