特開 2024-82584 半導体駆動装置及び半導体モジュール

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024082584

(43)【公開日】2024-06-20

(54)【発明の名称】半導体駆動装置及び半導体モジュール

(51)【国際特許分類】

   H02M 1/08 20060101AFI20240613BHJP

   H01L 29/78 20060101ALI20240613BHJP

   H01L 29/739 20060101ALI20240613BHJP

   H01L 29/12 20060101ALI20240613BHJP

【ＦＩ】

H02M1/08 A

H01L29/78 653C

H01L29/78 655B

H01L29/78 655G

H01L29/78 652T

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022196535

(22)【出願日】2022-12-08

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(71)【出願人】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】110004026

【氏名又は名称】弁理士法人ｉＸ

(72)【発明者】

【氏名】足立 建人

(72)【発明者】

【氏名】坂野 竜則

【テーマコード（参考）】

5H740

【Ｆターム（参考）】

5H740AA04

5H740BA11

5H740BC01

5H740BC02

(57)【要約】      （修正有）

【課題】半導体素子の誤点弧を防ぐ半導体駆動装置及び半導体モジュールを提供する。
【解決手段】半導体モジュールにおいて、第１半導体素子１０１及び第２半導体素子１０２のそれぞれは、第３ゲート電極ＣＧｓのしきい値電圧をＶｔｈ３、第３ターンオフゲート抵抗６３ａの抵抗値をＲＣＧｓｏｆｆ、第３ゲート電極とコレクタ電極との間の容量の電圧依存特性における最小値をｍｉｎ（Ｃ_{ＣＧｓｇｃ}）、ターンオン時の電圧の時間変位をｄｖ／ｄｔ、とすると、数式（１）を満たす。

【選択図】図１

【特許請求の範囲】

【請求項1】

コレクタ電極、エミッタ電極、第１ゲート電極、第２ゲート電極、及び第３ゲート電極をそれぞれが有する第１半導体素子及び第２半導体素子を駆動する半導体駆動装置であって、
前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極を互いに独立して制御し、
前記第１ゲート電極をターンオンしてからターンオフするまでの期間において、前記第２ゲート電極のオン期間は、前記第１ゲート電極のオン期間よりも短く、前記第３ゲート電極のオン期間は、前記第２ゲート電極のオン期間よりも短く、
前記第１半導体素子及び前記第２半導体素子のそれぞれの前記第３ゲート電極に電気的に接続され、前記第３ゲート電極にターンオフさせる電位を与える第３ターンオフ配線に挿入された第３ターンオフゲート抵抗を備え、
前記第１半導体素子及び前記第２半導体素子のそれぞれにおいて、前記第３ゲート電極のしきい値電圧をＶｔｈ３、第３ターンオフゲート抵抗の抵抗値をＲ_{ＣＧｓｏｆｆ}、前記第３ゲート電極と前記コレクタ電極との間の容量の電圧依存特性における最小値をmin（Ｃ_{ＣＧｓｇｃ}）、ターンオン時の電圧の時間変位をｄｖ／ｄｔ、とすると、

【数1】

を満たす半導体駆動装置。

【請求項2】

前記第３ゲート電極と前記コレクタ電極との間の容量の電圧依存特性における最大値をmax（Ｃ_{ＣＧｓｇｃ}）とすると、

【数2】

をさらに満たす請求項１に記載の半導体駆動装置。

【請求項3】

【数3】

をさらに満たす請求項２に記載の半導体駆動装置。

【請求項4】

前記第１半導体素子及び前記第２半導体素子のそれぞれの前記第１ゲート電極に電気的に接続され、前記第１ゲート電極にターンオフさせる電位を与える第１ターンオフ配線に挿入された第１ターンオフゲート抵抗を備え、
前記第１半導体素子及び前記第２半導体素子のそれぞれにおいて、前記第３ゲート電極と前記コレクタ電極との間の容量をＣ_{ＣＧｓｇｃ}、第１ターンオフゲート抵抗の抵抗値をＲ_{MＧｏｆｆ}、前記第１ゲート電極と前記コレクタ電極との間の容量をＣ_MＧｇｃ、とすると、

【数4】

をさらに満たす請求項１～３のいずれか１つに記載の半導体駆動装置。

【請求項5】

前記第１半導体素子及び前記第２半導体素子のそれぞれの前記第１ゲート電極に電気的に接続され、前記第１ゲート電極にターンオフさせる電位を与える第１ターンオフ配線に挿入された第１ターンオフゲート抵抗を備え、
前記第１半導体素子及び前記第２半導体素子のそれぞれにおいて、前記第１ゲート電極のしきい値電圧をＶｔｈ１、第１ターンオフゲート抵抗の抵抗値をＲ_{ＭＧｏｆｆ}、前記第１ゲート電極と前記コレクタ電極との間の容量の電圧依存特性における最大値をmax（Ｃ_ＭＧｇｃ）とすると、

【数5】

をさらに満たす請求項３に記載の半導体駆動装置。

【請求項6】

前記第１半導体素子及び前記第２半導体素子のそれぞれの前記第１ゲート電極に電気的に接続され、前記第１ゲート電極にターンオフさせる電位を与える第１ターンオフ配線に挿入された第１ターンオフゲート抵抗を備え、
前記第１半導体素子及び前記第２半導体素子のそれぞれにおいて、前記第１ゲート電極のしきい値電圧をＶｔｈ１、第１ターンオフゲート抵抗の抵抗値をＲ_{ＭＧｏｆｆ}、前記第１ゲート電極と前記コレクタ電極との間の容量の電圧依存特性における最大値をmax（Ｃ_ＭＧｇｃ）、前記第１ゲート電極と前記コレクタ電極との間の容量の電圧依存特性における最小値をmin（Ｃ_ＭＧｇｃ）、前記第１ゲート電極と前記エミッタ電極との間の電圧をＶ_－ＧＥとすると、

【数6】

をさらに満たす請求項３に記載の半導体駆動装置。

【請求項7】

コレクタ電極、エミッタ電極、第１ゲート電極、第２ゲート電極、及び第３ゲート電極をそれぞれが有する第１半導体素子及び第２半導体素子であって、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極は互いに独立して制御され、前記第１ゲート電極がターンオンしてからターンオフするまでの期間において、前記第２ゲート電極のオン期間は、前記第１ゲート電極のオン期間よりも短く、前記第３ゲート電極のオン期間は、前記第２ゲート電極のオン期間よりも短い、第１半導体素子及び第２半導体素子と、
前記第１半導体素子及び前記第２半導体素子を駆動する半導体駆動装置と、
を備え、
前記半導体駆動装置は、前記第１半導体素子及び前記第２半導体素子のそれぞれの前記第３ゲート電極に電気的に接続され、前記第３ゲート電極にターンオフさせる電位を与える第３ターンオフ配線に挿入された第３ターンオフゲート抵抗を有し、
前記第１半導体素子及び前記第２半導体素子のそれぞれにおいて、前記第３ゲート電極のしきい値電圧をＶｔｈ３、第３ターンオフゲート抵抗の抵抗値をＲ_{ＣＧｓｏｆｆ}、前記第３ゲート電極と前記コレクタ電極との間の容量の電圧依存特性における最小値をmin（Ｃ_{ＣＧｓｇｃ}）、ターンオン時の電圧の時間変位をｄｖ／ｄｔ、とすると、

【数1】

を満たす半導体モジュール。

【請求項8】

請求項３に記載の半導体駆動装置と、
前記第１半導体素子と、
前記第２半導体素子と、
を備えた半導体モジュール。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体駆動装置及び半導体モジュールに関する。

【背景技術】

【0002】

高耐圧、大電流を制御するパワー半導体素子としてＩＧＢＴ（Insulated Gate Bipolar Transistor）が広く用いられている。スイッチング素子として用いられるＩＧＢＴには、オン電圧が低く、ターンオン及びターンオフ時のスイッチング損失が低いことが望まれる。オン電圧を低く保ちつつ、ターンオフ損失を下げる手法としてゲート電極を２系統に分けて形成し、一方のゲート電極を先にオフするダブルゲート構造がある。しかしながら、チャネル密度を上げてしまうと短絡耐量が低下してしまうため、ターンオン損失の低減は難しい。そこで、ゲート電極を３系統に分け、３系統目のゲート電極をターンオン時のみ駆動させることでターンオン損失の低減も可能としたＩＧＢＴが提案されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２１－１４１３０４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の実施形態は、半導体素子の誤点弧を防ぐことができる半導体駆動装置及び半導体モジュールの提供を目的とする。

【課題を解決するための手段】

【0005】

本発明の実施形態によれば、半導体駆動装置は、コレクタ電極、エミッタ電極、第１ゲート電極、第２ゲート電極、及び第３ゲート電極をそれぞれが有する第１半導体素子及び第２半導体素子を駆動する半導体駆動装置であって、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極を互いに独立して制御し、前記第１ゲート電極をターンオンしてからターンオフするまでの期間において、前記第２ゲート電極のオン期間は、前記第１ゲート電極のオン期間よりも短く、前記第３ゲート電極のオン期間は、前記第２ゲート電極のオン期間よりも短く、前記第１半導体素子及び前記第２半導体素子のそれぞれの前記第３ゲート電極に電気的に接続され、前記第３ゲート電極にターンオフさせる電位を与える第３ターンオフ配線に挿入された第３ターンオフゲート抵抗を備え、前記第１半導体素子及び前記第２半導体素子のそれぞれにおいて、前記第３ゲート電極のしきい値電圧をＶｔｈ３、第３ターンオフゲート抵抗の抵抗値をＲ_{ＣＧｓｏｆｆ}、前記第３ゲート電極と前記コレクタ電極との間の容量の電圧依存特性における最小値をmin（Ｃ_{ＣＧｓｇｃ}）、ターンオン時の電圧の時間変位をｄｖ／ｄｔ、とすると、

【数1】

を満たす。

【図面の簡単な説明】

【0006】

【図1】実施形態の半導体モジュールの回路図である。

【図2】実施形態の半導体モジュールの回路図である。

【図3】実施形態の半導体素子の断面斜視図である。

【図4】（ａ）～（ｃ）は、実施形態の半導体素子の制御方法の一例を示すタイミングチャートである。

【発明を実施するための形態】

【0007】

以下、実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、同一または同様の要素には、同じ符号を付している。

【0008】

図１に示すように、実施形態の半導体モジュールは、第１半導体素子１０１と、第２半導体素子１０２と、第１半導体素子１０１及び第２半導体素子１０２を駆動する半導体駆動装置５００とを備える。図１において、半導体駆動装置５００は、第１半導体素子１０１及び第２半導体素子１０２のそれぞれのゲート電極と接続された部分を主に示す。

【0009】

第１半導体素子１０１及び第２半導体素子１０２は、例えば、ＩＧＢＴであり、同じ構成を有する。本明細書において、第１半導体素子１０１と第２半導体素子１０２とを区別せずに、単に半導体素子１００と言う場合もある。

【0010】

第１半導体素子１０１及び第２半導体素子１０２のそれぞれは、コレクタ電極２２、エミッタ電極２１、第１ゲート電極ＭＧ、第２ゲート電極ＣＧｐ、及び第３ゲート電極ＣＧｓを有する。第１ゲート電極ＭＧ、第２ゲート電極ＣＧｐ、及び第３ゲート電極ＣＧｓは、互いに、電気的に独立している。

【0011】

第１半導体素子１０１及び第２半導体素子１０２は、電圧源２００とグラウンドとの間に直列接続されている。第１半導体素子１０１のコレクタ電極２２が電圧源２００に接続され、第１半導体素子１０１のエミッタ電極２１が第２半導体素子１０２のコレクタ電極２２に接続され、第２半導体素子１０２のエミッタ電極２１がグラウンドに接続されている。第１半導体素子１０１のエミッタ電極２１と第２半導体素子１０２のコレクタ電極２２との接続点（中性点）３００は、図示しない負荷に接続される。

【0012】

電圧源２００と中性点３００との間に、第１半導体素子１０１に並列に第１還流ダイオード４０１が接続されている。第１還流ダイオード４０１は、中性点３００から電圧源２００に向かう方向を順方向とする。中性点３００とグラウンドとの間に、第２半導体素子１０２に並列に第２還流ダイオード４０２が接続されている。第２還流ダイオード４０２は、グラウンドから中性点３００に向かう方向を順方向とする。第１還流ダイオード４０１及び第２還流ダイオード４０２は、例えば、ショットキーバリアダイオードである。

【0013】

半導体駆動装置５００は、各第１ゲート電極ＭＧにターンオンさせる電位を与える第１ターンオン配線５１ａと、各第１ゲート電極ＭＧにターンオフさせる電位を与える第１ターンオフ配線５１ｂと、各第２ゲート電極ＣＧｐにターンオンさせる電位を与える第２ターンオン配線５２ａと、各第２ゲート電極ＣＧｐにターンオフさせる電位を与える第２ターンオフ配線５２ｂと、各第３ゲート電極ＣＧｓにターンオンさせる電位を与える第３ターンオン配線５３ａと、各第３ゲート電極ＣＧｓにターンオフさせる電位を与える第３ターンオフ配線５３ｂと、を備える。

【0014】

また、半導体駆動装置５００は、各第１ゲート電極ＭＧに電気的に接続され、各第１ターンオン配線５１ａに挿入された第１ターンオンゲート抵抗６１ａと、各第１ゲート電極ＭＧに電気的に接続され、各第１ターンオフ配線５１ｂに挿入された第１ターンオフゲート抵抗６１ｂと、各第２ゲート電極ＣＧｐに電気的に接続され、各第２ターンオン配線５２ａに挿入された第２ターンオンゲート抵抗６２ａと、各第２ゲート電極ＣＧｐに電気的に接続され、各第２ターンオフ配線５２ｂに挿入された第２ターンオフゲート抵抗６２ｂと、各第３ゲート電極ＣＧｓに電気的に接続され、各第３ターンオン配線５３ａに挿入された第３ターンオンゲート抵抗６３ａと、各第３ゲート電極ＣＧｓに電気的に接続され、各第３ターンオフ配線５３ｂに挿入された第３ターンオフゲート抵抗６３ｂと、を備える。ターンオンゲート抵抗及びターンオフゲート抵抗は、抵抗素子又は配線抵抗である。

【0015】

また、半導体駆動装置５００は、各ターンオン配線５１ａ、５２ａ、５３ａに挿入され、各ターンオンゲート抵抗６１ａ、６２ａ、６３ａと直列接続されたターンオンダイオード７１ａ、７２ａ、７３ａと、各ターンオフ配線５１ｂ、５２ｂ、５３ｂに挿入され、各ターンオフゲート抵抗６１ｂ、６２ｂ、６３ｂと直列接続されたターンオフダイオード７１ｂ、７２ｂ、７３ｂと、を備える。各ターンオンダイオード７１ａ、７２ａ、７３ａのカソードは、各ターンオンゲート抵抗６１ａ、６２ａ、６３ａを介して各ゲート電極ＭＧ、ＣＧｐ、ＣＧｓに接続されている。各ターンオフダイオード７１ｂ、７２ｂ、７３ｂのアノードは、各ターンオフゲート抵抗６１ｂ、６２ｂ、６３ｂを介して各ゲート電極ＭＧ、ＣＧｐ、ＣＧｓに接続されている。各ターンオンゲート抵抗６１ａ、６２ａ、６３ａが、各ターンオンダイオード７１ａ、７２ａ、７３ａを介して、各ゲート電極ＭＧ、ＣＧｐ、ＣＧｓに接続されてもよい。各ターンオフゲート抵抗６１ｂ、６２ｂ、６３ｂが、各ターンオフダイオード７１ｂ、７２ｂ、７３ｂを介して、各ゲート電極ＭＧ、ＣＧｐ、ＣＧｓに接続されてもよい。ターンオンダイオード及びターンオフダイオードは、ダイオード素子でありその種類は限定されない。

【0016】

各ゲート電極ＭＧ、ＣＧｐ、ＣＧｓをターンオンさせるときの電流経路と、各ゲート電極ＭＧ、ＣＧｐ、ＣＧｓをターンオフさせるときの電流経路と、が別々に設けられている。各ゲート電極ＭＧ、ＣＧｐ、ＣＧｓをターンオンさせるときの電流経路には、ターンオン配線５１ａ、５２ａ、５３ａと、ターンオンゲート抵抗６１ａ、６２ａ、６３ａと、ターンオンダイオード７１ａ、７２ａ、７３ａとが含まれる。各ゲート電極ＭＧ、ＣＧｐ、ＣＧｓをターンオフさせるときの電流経路には、ターンオフ配線５１ｂ、５２ｂ、５３ｂと、ターンオフゲート抵抗６１ｂ、６２ｂ、６３ｂと、ターンオフダイオード７１ｂ、７２ｂ、７３ｂとが含まれる。

【0017】

また、半導体駆動装置５００は、図２に示すように、第１フォトカプラ８１、第２フォトカプラ８２、第３フォトカプラ８３、及びＤＣＤＣコンバータ９０を備える。図１において、第１フォトカプラ８１、第２フォトカプラ８２、第３フォトカプラ８３、及びＤＣＤＣコンバータ９０は省略されている。

【0018】

ＤＣＤＣコンバータ９０は、ハイレベル電位として例えば＋１５Ｖ、ローレベル電位として例えば－１５Ｖ、及び０Ｖを出力する。電位又は電圧は、エミッタ電位を基準に表現する。

【0019】

第１フォトカプラ８１は、第１制御信号の入力を受け、第１ゲート電極ＭＧと、ＤＣＤＣコンバータ９０のハイレベル電位（＋１５Ｖ）とを短絡させる状態と、第１ゲート電極ＭＧと、ＤＣＤＣコンバータ９０のローレベル電位（－１５Ｖ）とを短絡させる状態とを切り替える。

【0020】

第２フォトカプラ８２は、第２制御信号の入力を受け、第２ゲート電極ＣＧｐと、ＤＣＤＣコンバータ９０のハイレベル電位（＋１５Ｖ）とを短絡させる状態と、第２ゲート電極ＣＧｐと、ＤＣＤＣコンバータ９０のローレベル電位（－１５Ｖ）とを短絡させる状態とを切り替える。

【0021】

第３フォトカプラ８３は、第３制御信号の入力を受け、第３ゲート電極ＣＧｓと、ＤＣＤＣコンバータ９０のハイレベル電位（＋１５Ｖ）とを短絡させる状態と、第３ゲート電極ＣＧｓと、ＤＣＤＣコンバータ９０の０Ｖとを短絡させる状態とを切り替える。

【0022】

第１制御信号、第２制御信号、及び第３制御信号は、例えば、パルス信号である。

【0023】

次に、半導体素子１００（第１半導体素子１０１及び第２半導体素子１０２）の構造の一例について、図３を参照して説明する。

【0024】

半導体素子１００は、例えば、トレンチゲート構造を有する。半導体素子１００は、エミッタ電極２１と、コレクタ電極２２と、半導体部１０と、第１ゲート電極ＭＧと、第２ゲート電極ＣＧｐと、第３ゲート電極ＣＧｓと、第１絶縁膜４１と、第２絶縁膜４２と、第３絶縁膜４３とを備える。図３において、エミッタ電極２１に覆われる半導体部１０の表面を明示するため、エミッタ電極２１を２点鎖線で表している。

【0025】

エミッタ電極２１とコレクタ電極２２とは、第１方向Ｚにおいて離れて位置する。図３において、第１方向Ｚに直交する２方向を第２方向Ｘ及び第３方向Ｙとする。第２方向Ｘと第３方向Ｙとは、互いに直交する。

【0026】

半導体部１０は、第１方向Ｚにおいて、エミッタ電極２１とコレクタ電極２２との間に設けられている。半導体部１０の材料は、例えば、シリコンである。半導体部１０の材料として、例えば、炭化シリコン、窒化ガリウムなどを用いることもできる。

【0027】

半導体部１０は、第１導電型の第１半導体層１１と、第２導電型の第２半導体層１２と、第１導電型の第３半導体層１３と、第２導電型の第４半導体層１４とを有する。本実施形態において、例えば、第１導電型をｎ型、第２導電型をｐ型とする。

【0028】

半導体部１０は、第２方向Ｘにおいて互いに離れて位置する複数のメサ部３０を有する。それぞれのメサ部３０は、第３方向Ｙに延びている。それぞれのメサ部３０は、第１半導体層１１の一部と、第２半導体層１２と、第３半導体層１３とを含む。

【0029】

第１半導体層１１は、例えば、ＩＧＢＴにおけるｎ型のドリフト層である。第２半導体層１２は、例えば、ＩＧＢＴにおけるｐ型のベース層である。第２半導体層１２は、第１方向Ｚにおいて、第１半導体層１１と第３半導体層１３との間に設けられている。

【0030】

第３半導体層１３は、例えば、ＩＧＢＴにおけるｎ型のエミッタ層である。第３半導体層１３のｎ型不純物濃度は、第１半導体層１１のｎ型不純物濃度よりも高い。第３半導体層１３は、第１方向Ｚにおいて第２半導体層１２とエミッタ電極２１との間に設けられ、エミッタ電極２１に電気的に接続されている。

【0031】

第４半導体層１４は、例えば、ＩＧＢＴにおけるｐ型のコレクタ層である。第４半導体層１４のｐ型不純物濃度は、第２半導体層１２のｐ型不純物濃度よりも高い。第４半導体層１４は、第１方向Ｚにおいてコレクタ電極２２と第１半導体層１１との間に設けられ、コレクタ電極２２に電気的に接続されている。

【0032】

半導体部１０は、第２導電型の第５半導体層１５と、第１導電型の第６半導体層１６をさらに有することができる。

【0033】

第５半導体層１５は、例えば、ＩＧＢＴにおけるｐ型のベースコンタクト層である。第５半導体層１５のｐ型不純物濃度は、第２半導体層１２のｐ型不純物濃度よりも高い。第５半導体層１５は、第２半導体層１２とエミッタ電極２１との間に設けられ、エミッタ電極２１に電気的に接続されている。第５半導体層１５は、メサ部３０に含まれる。例えば、メサ部３０の第２半導体層１２上において、第３半導体層１３と第５半導体層１５とが第３方向Ｙにおいて交互に配置されている。

【0034】

第６半導体層１６は、例えば、ＩＧＢＴにおけるｎ型のバッファ層である。第６半導体層１６のｎ型不純物濃度は、第１半導体層１１のｎ型不純物濃度よりも高い。第６半導体層１６は、第１方向Ｚにおいて、第４半導体層１４と第１半導体層１１との間に設けられている。

【0035】

第１ゲート電極ＭＧ、第２ゲート電極ＣＧｐ、及び第３ゲート電極ＣＧｓは、第１方向Ｚにおいて半導体部１０とエミッタ電極２１との間に設けられている。第１ゲート電極ＭＧ、第２ゲート電極ＣＧｐ、及び第３ゲート電極ＣＧｓは、相互に電気的に分離されている。第１ゲート電極ＭＧ、第２ゲート電極ＣＧｐ、及び第３ゲート電極ＣＧｓの材料として、例えば、多結晶シリコンを用いることができる。

【0036】

図３に示す構造が、第２方向Ｘにおいて複数繰り返されている。すなわち、複数の第１ゲート電極ＭＧ、複数の第２ゲート電極ＣＧｐ、及び複数の第３ゲート電極ＣＧｓが、第２方向Ｘにおいて互いに離れて配置されている。第１ゲート電極ＭＧ、第２ゲート電極ＣＧｐ、及び第３ゲート電極ＣＧｓは、第３方向Ｙに延びている。複数の第１ゲート電極ＭＧ、複数の第２ゲート電極ＣＧｐ、及び複数の第３ゲート電極ＣＧｓは、例えば、第３方向Ｙの端部において、同種のゲート電極と電気的に接続される。第３ゲート電極ＣＧｓは、例えば、第２方向Ｘにおいて隣り合う第１ゲート電極ＭＧと第２ゲート電極ＣＧｐとの間に配置されている。

【0037】

第１絶縁膜４１は、第１ゲート電極ＭＧと半導体部１０との間に設けられている。第１ゲート電極ＭＧは、第２方向Ｘにおいて、第１絶縁膜４１を介してメサ部３０に隣接している。第１ゲート電極ＭＧの第２方向Ｘにおける側面は、第１絶縁膜４１を介して、メサ部３０の第１半導体層１１、第２半導体層１２、第３半導体層１３、及び第５半導体層１５に向き合っている。第１絶縁膜４１は、第１ゲート電極ＭＧの上端とエミッタ電極２１との間にも設けられている。

【0038】

第２絶縁膜４２は、第２ゲート電極ＣＧｐと半導体部１０との間に設けられている。第２ゲート電極ＣＧｐは、第２方向Ｘにおいて、第２絶縁膜４２を介してメサ部３０に隣接している。第２ゲート電極ＣＧｐの第２方向Ｘにおける側面は、第２絶縁膜４２を介して、メサ部３０の第１半導体層１１、第２半導体層１２、第３半導体層１３、及び第５半導体層１５に向き合っている。第２絶縁膜４２は、第２ゲート電極ＣＧｐの上端とエミッタ電極２１との間にも設けられている。

【0039】

第３絶縁膜４３は、第３ゲート電極ＣＧｓと半導体部１０との間に設けられている。第３ゲート電極ＣＧｓは、第２方向Ｘにおいて、第３絶縁膜４３を介してメサ部３０に隣接している。第３ゲート電極ＣＧｓの第２方向Ｘにおける側面は、第３絶縁膜４３を介して、メサ部３０の第１半導体層１１、第２半導体層１２、第３半導体層１３、及び第５半導体層１５に向き合っている。第３絶縁膜４３は、第３ゲート電極ＣＧｓの上端とエミッタ電極２１との間にも設けられている。

【0040】

第１絶縁膜４１、第２絶縁膜４２、及び第３絶縁膜４３は、例えば、シリコン酸化膜、シリコン窒化膜である。

【0041】

第１半導体素子１０１及び第２半導体素子１０２は、半導体駆動装置５００によって交互にオンオフされる。第１半導体素子１０１がオンの期間、第２半導体素子１０２はオフにされ、第２半導体素子１０２がオンの期間、第１半導体素子１０１はオフにされる。また、電圧源２００から第１半導体素子１０１及び第２半導体素子１０２を介して貫通電流がグラウンドに流れるのを防止するため、第１半導体素子１０１及び第２半導体素子１０２が共にオフとなる期間であるデッドタイムが設定されている。

【0042】

図４（ａ）～（ｃ）は、半導体素子１００の制御方法の一例を示すタイミングチャートである。図４（ａ）は第１ゲート電極ＭＧに印加される第１ゲート電位Ｖ_ＭＧを表す。図４（ｂ）は第２ゲート電極ＣＧｐに印加される第２ゲート電位Ｖ_ＣＧｐを表す。図３（ｃ）は第３ゲート電極ＣＧｓに印加される第３ゲート電位Ｖ_ＣＧｓを表す。図４（ａ）～（ｃ）は、半導体駆動装置５００の第１～第３ゲート電極接続部における出力信号を示す。

【0043】

第１ゲート電極ＭＧ、第２ゲート電極ＣＧｐ、及び第３ゲート電極ＣＧｓは、互いに独立して制御される。第１ゲート電極ＭＧがターンオンしてからターンオフするまでの期間（第１時点ｔ１から第６時点ｔ６までの期間）において、第２ゲート電極ＣＧｐのオン期間（第２時点ｔ２から第５時点ｔ５までの期間）は、第１ゲート電極ＭＧのオン期間よりも短く、第３ゲート電極ＣＧｓのオン期間（第３時点ｔ３から第４時点ｔ４までの期間）は、第２ゲート電極ＣＧｐのオン期間よりも短い。

【0044】

半導体素子１００は、第１ゲート電極ＭＧによってオンオフされる。すなわち、半導体素子１００は、第１時点ｔ１においてターンオンされ、第６時点ｔ６においてターンオフされる。第２ゲート電極ＣＧｐは半導体素子１００のターンオフの際に第１ゲート電極ＭＧより先にオフされる。第３ゲート電極ＣＧｓは半導体素子１００のターンオンの際に短時間だけオンされる。

【0045】

第１時点ｔ１において、第１ゲート電極ＭＧに印加される第１ゲート電位Ｖ_ＭＧが、第１ゲート電極ＭＧの第１しきい値電圧よりも高くされる。これにより、第２半導体層１２における第１ゲート電極ＭＧに向き合う領域に第１チャネル（ｎ型の反転層）が誘起される。エミッタ電極２１から、第３半導体層１３及び第１チャネルを介して、第１半導体層１１に電子が注入される。これに対応して、第４半導体層１４から第６半導体層１６を介して第１半導体層１１に正孔が注入される。この状態を、第１ゲート電極ＭＧのオンと言う。

【0046】

第２時点ｔ２において、第２ゲート電極ＣＧｐに印加される第２ゲート電位Ｖ_ＣＧｐが、第２ゲート電極ＣＧｐの第２しき値電圧よりも高くされる。これにより、第２半導体層１２における第２ゲート電極ＣＧｐに向き合う領域に第２チャネル（ｎ型の反転層）が誘起される。エミッタ電極２１から、第３半導体層１３及び第２チャネルを介して、第１半導体層１１に電子が注入される。これに対応して、第４半導体層１４から第６半導体層１６を介して第１半導体層１１に正孔が注入される。この状態を、第２ゲート電極ＣＧｐのオンと言う。

【0047】

第３時点ｔ３において、第３ゲート電極ＣＧｓに印加される第３ゲート電位Ｖ_ＣＧｓが、第３ゲート電極ＣＧｓの第３しきい値電圧よりも高くされる。これにより、第２半導体層１２における第３ゲート電極ＣＧｓに向き合う領域に第３チャネル（ｎ型の反転層）が誘起される。エミッタ電極２１から、第３半導体層１３及び第３チャネルを介して、第１半導体層１１に電子が注入される。これに対応して、第４半導体層１４から第６半導体層１６を介して第１半導体層１１に正孔が注入される。この状態を、第３ゲート電極ＣＧｓのオンと言う。

【0048】

例えば、第１時点ｔ１及び第２時点ｔ２は同時であり、第３時点ｔ３は、第１時点ｔ１及び第２時点ｔ２よりも後である。第１時点ｔ１、第２時点ｔ２、及び第３時点ｔ３は、同じタイミングに設定されてもよいし、異なるタイミングに設定されてもよい。半導体素子１００のターンオンの際には、第１ゲート電極ＭＧ、第２ゲート電極ＣＧｐ、及び第３ゲート電極ＣＧｓをオンにすることで、第１半導体層１１への電子注入量を短時間に増大させてターンオン損失を低減できる。第３時点ｔ３を、第１時点ｔ１及び第２時点ｔ２よりも後にすることで、第１ゲート電極ＭＧ及び第２ゲート電極ＣＧｐと、第３ゲート電極ＣＧｓとの間のオフ電位差による、ターンオン時間差を調整することが出来る。半導体素子１００のターンオン時以外のオン期間中は、第３ゲート電極ＣＧｓをオフにする（第３チャネルを消失させる）ことで飽和電流を低く保って短絡耐量を確保することが可能となる。

【0049】

第１時点ｔ１、第２時点ｔ２、及び第３時点ｔ３よりも後の第４時点ｔ４において、第３ゲート電位Ｖ_ＣＧｓが第３しきい値電圧よりも低くされる。これにより、第２半導体層１２における第３ゲート電極ＣＧｓに向き合う領域の第３チャネルが消える。この状態を、第３ゲート電極ＣＧｓのオフと言う。

【0050】

第４時点ｔ４よりも後の第５時点ｔ５において、第２ゲート電位Ｖ_ＣＧｐが第２しきい値電圧よりも低くされる。これにより、第２半導体層１２における第２ゲート電極ＣＧｐに向き合う領域の第２チャネルが消える。この状態を、第２ゲート電極ＣＧｐのオフと言う。第２ゲート電極ＣＧｐを第１ゲート電極ＭＧよりも先にターンオフすることで第１半導体層１１への電子注入量を絞り込み、ターンオフ損失を低減することができる。

【0051】

第５時点ｔ５よりも後の第６時点ｔ６において、第１ゲート電位Ｖ_ＭＧが第１しきい値電圧よりも低くされる。これにより、第２半導体層１２における第１ゲート電極ＭＧに向き合う領域の第１チャネルが消える。この状態を、第１ゲート電極ＭＧのオフと言う。

【0052】

第４時点ｔ４と第５時点ｔ５との間の期間は、第５時点ｔ５と第６時点ｔ６との間の期間よりも長い。

【0053】

例えば、第１ゲート電極ＭＧの第１しきい値電圧Ｖｔｈ１、第２ゲート電極ＣＧｐの第２しきい値電圧Ｖｔｈ２、及び第３ゲート電極ＣＧｓの第３しきい値電圧Ｖｔｈ３は、同じにすることができる。

【0054】

第３ゲート電極ＣＧｓは、２段階の電位レベルで制御される。第３ゲート電位Ｖ_ＣＧｓが０Ｖのとき、第３ゲート電極ＣＧｓはオフとなる。

【0055】

ハイサイド素子である第１半導体素子と、ローサイド素子である第２半導体素子とが交互にスイッチングされる場合、一般に、ゲート電位が０Ｖのとき、半導体素子の誤点弧の問題が起こり得る。

【0056】

第１半導体素子１０１及び第２半導体素子が１０２共にオフのデッドタイムから、第１半導体素子１０１がターンオンするタイミングにおいて、中性点３００に電圧源２００の電位（例えば、６００Ｖ）がかかり、中性点３００の電位変化（ｄｖ／ｄｔ）が急峻になる。このとき、第２半導体素子１０２のゲート電極に、第２半導体素子１０２のゲート電極とコレクタ電極との間の寄生容量Ｃ×上記（ｄｖ／ｄｔ）で表される電流ｉが流れ、第２半導体素子１０２のゲート電極に、ゲート抵抗Ｒ×上記電流ｉで表される電圧Ｖがかかる。この電圧Ｖが、第２半導体素子１０２のゲート電極のしきい値電圧よりも大きくなると、第２半導体素子１０２が誤点弧するおそれがある。

【0057】

逆に、第１半導体素子１０１及び第２半導体素子１０２が共にオフのデッドタイムから、第２半導体素子１０２がターンオンするタイミングにおいて、中性点３００の電位が電圧源２００の電位（例えば、６００Ｖ）から０Ｖに急峻に変化する。このとき、第１半導体素子１０１のゲート電極に、第１半導体素子１０１のゲート電極とコレクタ電極との間の寄生容量Ｃ×上記中性点３００の電位変化（ｄｖ／ｄｔ）で表される電流ｉが流れ、第１半導体素子１０１のゲート電極に、ゲート抵抗Ｒ×上記電流ｉで表される電圧Ｖがかかる。この電圧Ｖが、第１半導体素子１０１のゲート電極のしきい値電圧よりも大きくなると、第１半導体素子１０１が誤点弧するおそれがある。

【0058】

上記誤点弧を防止するために、デッドタイム期間中にゲート電位を負電位に制御することが考えられる。しかしながら、ゲート電極を、３段階の電位レベル（例えば、＋１５Ｖ、０Ｖ、－１５Ｖ）で制御することは、駆動装置の部品点数が増え、コストアップをまねく。また、ユーザー側が複雑な制御パルスを作らなければならなくなり、ユーザーアビリティの低下をまねく。

【0059】

また、誤点弧を防止するために、ゲート抵抗を小さくすることが考えられる。しかしながら、ゲート抵抗を小さくすると、ターンオフのときに急峻に電子が排出され、トレンチゲートの底部の近くに残る正孔により高電位が発生し、アバランシェを発生させる懸念がある。

【0060】

本発明者は、上述したようなトリプルゲートＩＧＢＴ構造の半導体素子１００において、半導体素子１００のターンオフ特性を支配するのは、第１ゲート電極ＭＧの立ち下がりの速さ、すなわち第１ゲート電極ＭＧに接続された第１ターンオフゲート抵抗６１ｂの抵抗値であり、第３ゲート電極ＣＧｓに接続された第３ターンオフゲート抵抗６３ｂの抵抗値は、半導体素子１００のターンオフ特性と無関係な点に着目した。第１ターンオフゲート抵抗６１ｂの抵抗値を小さくすると、上述したようなアバランシェの懸念があるが、スイッチング挙動には影響しない第３ゲート電極ＣＧｓをどれほど速く立ち下げようとも、すなわち第３ターンオフゲート抵抗６３ｂの抵抗値を小さくしても、アバランシェは発生しにくい。

【0061】

そこで、本実施形態によれば、第１半導体素子１０１及び第２半導体素子１０２のそれぞれにおいて、一方の半導体素子がターンオンした際に他方の半導体素子の第３ゲート電極ＣＧｓとコレクタ電極２２との間の寄生容量を介して流れる電流ｉと、他方の半導体素子の第３ターンオフゲート抵抗６３ｂの抵抗値Ｒ_{ＣＧｓｏｆｆ}との積（Ｒ_{ＣＧｓｏｆｆ}×ｉ）で表される電圧（他方の半導体素子の第３ゲート電極ＣＧｓにかかる電圧）が、第３ゲート電極ＣＧｓの第３しきい値電圧Ｖｔｈ３以下となるように、第３ターンオフゲート抵抗６３ｂの抵抗値Ｒ_{ＣＧｓｏｆｆ}を小さくする。

【0062】

具体的には、第１半導体素子１０１及び第２半導体素子１０２のそれぞれにおいて、第３ゲート電極ＣＧｓのしきい値電圧をＶｔｈ３、第３ターンオフゲート抵抗６３ｂの抵抗値をＲ_{ＣＧｓｏｆｆ}、第３ゲート電極ＣＧｓとコレクタ電極２２との間の容量の電圧依存特性における最小値をmin（Ｃ_{ＣＧｓｇｃ}）、ターンオン時の電圧の時間変位をｄｖ／ｄｔ、とすると、式（１）を満たすようにしている。

【0063】

【数1】

【0064】

ｄｖ／ｄｔは、第１半導体素子１０１及び第２半導体素子１０２のうちの一方のターンオン時の中性点３００における電圧の時間変位を表す。電流が大きいときよりも電流が小さいときでターンオンの速度が速くなる。そのため、時間変位（ｄｖ／ｄｔ）は、例えば、定格電流の１／１０の電流での（ｄｖ／ｄｔ）のピーク値を表す。

【0065】

第３ゲート電極ＣＧｓとコレクタ電極２２との間の容量Ｃ_{ＣＧｓｇｃ}は、コレクタ電圧に依存する。min（Ｃ_{ＣＧｓｇｃ}）は、コレクタ電圧に依存する容量Ｃ_{ＣＧｓｇｃ}の定格電圧内での最小値を表し、定格電圧での第３ゲート電極ＣＧｓとコレクタ電極２２との間の容量の値である。

【0066】

式（１）を満たすように、第３ターンオフゲート抵抗６３ｂの抵抗値Ｒ_{ＣＧｓｏｆｆ}を小さくすることで、第１半導体素子１０１及び第２半導体素子１０２が共にオフのデッドタイムから、一方の半導体素子がターンオンするタイミングにおいて、他方の半導体素子の誤点弧を防ぐことができる。式（１）を満たすＲ_{ＣＧｓｏｆｆ}は、例えば、１００Ω以下である。

【0067】

Ｒ_{ＣＧｓｏｆｆ}の下限値としては、例えば、式（７）によって表すことができる。

【0068】

【数7】

【0069】

式（７）において、Ｖｇｅは、半導体素子１００の第３ゲート電極ＣＧｓとエミッタ電極２１との間の電圧を表す。rated currentは、第３ゲート電極ＣＧｓの駆動部（例えば、図２に示すフォトカプラ８３、ＤＣＤＣコンバータ９０）の定格電流（パルスでのピーク定格）を表す。

【0070】

また、第３ゲート電極とコレクタ電極との間の容量の電圧依存特性における最大値をmax（Ｃ_{ＣＧｓｇｃ}）とすると、式（２）をさらに満たすことができる。

【0071】

【数2】

【0072】

max（Ｃ_{ＣＧｓｇｃ}）は、コレクタ電圧に依存する容量Ｃ_{ＣＧｓｇｃ}の定格電圧内での最大値を表し、０Ｖでの第３ゲート電極ＣＧｓとコレクタ電極２２との間の容量の値である。式（２）を満たすＲ_{ＣＧｓｏｆｆ}は、例えば、５０Ω以下である。

【0073】

また、式（３）をさらに満たすことができる。

【0074】

【数3】

【0075】

式（３）を満たすＲ_{ＣＧｓｏｆｆ}は、例えば、１０Ω以下である。

【0076】

また、第１半導体素子１０１及び第２半導体素子１０２のそれぞれにおいて、第３ゲート電極ＣＧｓとコレクタ電極２２との間の容量をＣ_{ＣＧｓｇｃ}、第１ターンオフゲート抵抗６１ｂの抵抗値をＲ_{MＧｏｆｆ}、第１ゲート電極ＭＧとコレクタ電極２２との間の容量をＣ_MＧｇｃ、とすると、式（４）をさらに満たすことができる。

【0077】

【数4】

【0078】

また、第１半導体素子及び第２半導体素子のそれぞれにおいて、第１ゲート電極ＭＧの第１しきい値電圧をＶｔｈ１、第１ターンオフゲート抵抗６１ｂの抵抗値をＲ_{ＭＧｏｆｆ}、第１ゲート電極ＭＧとコレクタ電極２２との間の容量の電圧依存特性における最大値をmax（Ｃ_ＭＧｇｃ）とすると、式（５）をさらに満たすことができる。

【0079】

【数5】

【0080】

max（Ｃ_ＭＧｇｃ）は、コレクタ電圧に依存する第１ゲート電極ＭＧとコレクタ電極２２との間の容量Ｃ_ＭＧｇｃの定格電圧内での最大値を表し、０Ｖでの第１ゲート電極ＭＧとコレクタ電極２２との間の容量の値である。

【0081】

また、式（６）をさらに満たすことができる。

【0082】

【数6】

【0083】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0084】

２１…エミッタ電極、２２…コレクタ電極、５１ａ…第１ターンオン配線、５１ｂ…第１ターンオフ配線、５２ａ…第２ターンオン配線、５２ｂ…第２ターンオフ配線、５３ａ…第３ターンオン配線、５３ｂ…第３ターンオフ配線、６１ａ…第１ターンオンゲート抵抗、６１ｂ…第１ターンオフゲート抵抗、６２ａ…第２ターンオンゲート抵抗、６２ｂ…第２ターンオフゲート抵抗、６３ａ…第３ターンオンゲート抵抗、６３ｂ…第３ターンオフゲート抵抗、８１…第１フォトカプラ、８２…第２フォトカプラ、８３…第３フォトカプラ、９０…ＤＣＤＣコンバータ、１００…半導体素子、１０１…第１半導体素子、１０２…第２半導体素子、５００…半導体駆動回路、ＭＧ…第１ゲート電極、ＣＧｐ…第２ゲート電極、ＣＧｓ…第３ゲート電極

【図1】

【図2】

【図3】

【図4】