特開 2024-83005 ジャンクションバリアショットキーダイオード及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024083005

(43)【公開日】2024-06-20

(54)【発明の名称】ジャンクションバリアショットキーダイオード及びその製造方法

(51)【国際特許分類】

   H01L 29/872 20060101AFI20240613BHJP

   H01L 29/861 20060101ALI20240613BHJP

   H01L 21/329 20060101ALI20240613BHJP

   H01L 29/47 20060101ALI20240613BHJP

【ＦＩ】

H01L29/86 301F

H01L29/91 K

H01L29/86 301P

H01L29/86 301D

H01L29/48 F

H01L29/48 P

H01L29/48 D

H01L29/91 F

H01L29/91 A

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2022197276

(22)【出願日】2022-12-09

(71)【出願人】

【識別番号】390005223

【氏名又は名称】株式会社タムラ製作所

(71)【出願人】

【識別番号】515277942

【氏名又は名称】株式会社ノベルクリスタルテクノロジー

(74)【代理人】

【識別番号】110002583

【氏名又は名称】弁理士法人平田国際特許事務所

(72)【発明者】

【氏名】高塚 章夫

【テーマコード（参考）】

4M104

【Ｆターム（参考）】

4M104AA03

4M104AA04

4M104AA10

4M104BB04

4M104BB05

4M104BB06

4M104BB07

4M104BB09

4M104BB13

4M104BB16

4M104BB18

4M104DD08

4M104DD09

4M104DD24

4M104DD34

4M104DD35

4M104GG02

4M104GG03

4M104GG18

(57)【要約】

【課題】ｎ型半導体層のトレンチ内に形成されたｐ型半導体部の形状のばらつきが抑えられたジャンクションバリアショットキーダイオード及びその製造方法を提供する。
【解決手段】一実施の形態として、複数のトレンチ１１１を有するｎ型半導体層１１と、複数のトレンチ１１１のそれぞれの内面に接して設けられた複数のｐ型半導体部１２と、ｎ型半導体層１１のメサ形状部１１２と接触して設けられたアノード電極１３とを備え、複数のｐ型半導体部１２の各々が、トレンチ１１１の内面を覆う第１の部分１２１と、ｎ型半導体層１１の第１の面１１３におけるトレンチ１１１の開口部の縁を覆う第２の部分１２２とを有する、ジャンクションバリアショットキーダイオード１を提供する。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１の面に開口する複数のトレンチを有する、ｎ型半導体からなるｎ型半導体層と、
前記複数のトレンチのそれぞれの内面に接して設けられた、ｐ型半導体からなる複数のｐ型半導体部と、
前記ｎ型半導体層の前記第１の面及び前記複数のｐ型半導体部の上に、前記ｎ型半導体層の前記複数のトレンチの間のメサ形状部と接触して設けられたアノード電極と、
前記ｎ型半導体層の前記第１の面の反対側の第２の面上に直接又は他の層を介して設けられたカソード電極と、
を備え、
前記ｐ型半導体の電子親和力χ_ｐと仕事関数φ_ｐ、及び前記ｎ型半導体の電子親和力χ_ｎと仕事関数φ_ｎが、χ_ｎ－χ_ｐ＞φ_ｐ－φ_ｎの式で表される条件を満たし、
前記複数のｐ型半導体部の各々が、前記トレンチの内面を覆う第１の部分と、前記ｎ型半導体層の前記第１の面における前記トレンチの開口部の縁を覆う第２の部分とを有する、
ジャンクションバリアショットキーダイオード。

【請求項2】

前記複数のｐ型半導体部の各々の前記第１の部分が、前記トレンチに充填された、
請求項１に記載のジャンクションバリアショットキーダイオード。

【請求項3】

前記複数のトレンチ内の前記ｐ型半導体部上の空隙に、前記アノード電極の一部が充填された、
請求項１に記載のジャンクションバリアショットキーダイオード。

【請求項4】

前記ｎ型半導体層と前記ｐ型半導体部が異なる半導体からなる、
請求項１に記載のジャンクションバリアショットキーダイオード。

【請求項5】

前記ｎ型半導体層が酸化ガリウム系半導体からなる、
請求項４に記載のジャンクションバリアショットキーダイオード。

【請求項6】

前記ｐ型半導体が、Ｃｕ_２Ｏ、ＮｉＯ、Ａｇ_２Ｏ、多結晶Ｓｉ、単結晶Ｓｉ、アモルファスＳｉ、ＳｎＯ、Ｒｈ_２Ｏ_３、Ｉｒ_２Ｏ_３、又はＣｕＯを含む、
請求項５に記載のジャンクションバリアショットキーダイオード。

【請求項7】

ｎ型半導体からなるｎ型半導体層の第１の面に複数のトレンチを形成する工程と、
前記ｎ型半導体層の前記第１の面側の全面にｐ型半導体を堆積させ、それをパターニングすることにより、前記複数のトレンチのそれぞれの内面に接する複数のｐ型半導体部を形成する工程と、
前記ｎ型半導体層の前記第１の面及び前記複数のｐ型半導体部の上に、前記ｎ型半導体層の前記複数のトレンチの間のメサ形状部と接触するようにアノード電極を形成する工程と、
前記ｎ型半導体層の前記第１の面の反対側の第２の面上に直接又は他の層を介してカソード電極を形成する工程と、
を含み、
前記ｐ型半導体の電子親和力χ_ｐと仕事関数φ_ｐ、及び前記ｎ型半導体の電子親和力χ_ｎと仕事関数φ_ｎが、χ_ｎ－χ_ｐ＞φ_ｐ－φ_ｎの式で表される条件を満たし、
前記複数のｐ型半導体部の各々が、前記トレンチの内面を覆う第１の部分と、前記ｎ型半導体層の前記第１の面における前記トレンチの開口部の縁を覆う第２の部分とを有する、
ジャンクションバリアショットキーダイオードの製造方法。

【請求項8】

前記複数のｐ型半導体部を形成する工程において、前記複数のｐ型半導体部が、リソグラフィを用いて１枚のｐ型半導体膜をパターニングすることにより形成される、
請求項７に記載のジャンクションバリアショットキーダイオードの製造方法。

【請求項9】

前記複数のｐ型半導体部を形成する工程において、前記複数のｐ型半導体部が、リフトオフを用いたパターニングより形成される、
請求項７に記載のジャンクションバリアショットキーダイオードの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ジャンクションバリアショットキーダイオード及びその製造方法に関する。

【背景技術】

【0002】

従来、ｎ型半導体基板上に形成された、ｎ型半導体基板と反対側の面に開口するトレンチを有するｎ型半導体層と、ｎ型半導体層のトレンチ内に埋め込まれたｐ型半導体層と、ｎ型半導体層上にｐ型半導体層と接触するように形成されたアノード電極と、ｎ型半導体基板のｎ型半導体層と反対側の面上に形成されたカソード電極と、を備えるトレンチ型ジャンクションバリアショットキー（ＪＢＳ）ダイオードが知られている（特許文献１参照）。

【0003】

特許文献１に記載のトレンチ型ＪＢＳダイオードによれば、アノード電極とカソード電極との間に逆方向の電圧が印加されたときにはショットキー障壁により電流は流れず、このとき、ｐ型半導体層から空乏層が広がり、隣接するｐ型半導体層間のチャネルが閉じるため、リーク電流が効果的に抑制される。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１９－３６５９３号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１に記載のトレンチ型ＪＢＳダイオードの製造方法によれば、ｎ型半導体層のトレンチ内にｐ型半導体層を埋め込むために、ｎ型半導体層の全面にｐ型半導体膜を堆積させた後、ＣＭＰ（Chemical Mechanical Polishing）等の平坦化処理により、堆積させたｐ型半導体膜のトレンチの外側の部分を除去する。

【0006】

しかしながら、ＣＭＰ等の平坦化処理の研磨レートには、原理的に一定の面内不均一性があるため、トレンチ内に埋め込まれたｐ型半導体層の形状などにばらつきが生じ、それによってトレンチ型ＪＢＳダイオードの電気特性に面内方向のばらつきが生じるおそれがある。

【0007】

本発明の目的は、ｎ型半導体層のトレンチ内に形成されたｐ型半導体部の形状のばらつきが抑えられたジャンクションバリアショットキーダイオード及びその製造方法を提供することにある。

【課題を解決するための手段】

【0008】

本発明の一態様は、上記目的を達成するために、下記のジャンクションバリアショットキーダイオード、及びジャンクションバリアショットキーダイオードの製造方法を提供する。

【0009】

［１］第１の面に開口する複数のトレンチを有する、ｎ型半導体からなるｎ型半導体層と、前記複数のトレンチのそれぞれの内面に接して設けられた、ｐ型半導体からなる複数のｐ型半導体部と、前記ｎ型半導体層の前記第１の面及び前記複数のｐ型半導体部の上に、前記ｎ型半導体層の前記複数のトレンチの間のメサ形状部と接触して設けられたアノード電極と、前記ｎ型半導体層の前記第１の面の反対側の第２の面上に直接又は他の層を介して設けられたカソード電極と、を備え、前記ｐ型半導体の電子親和力χ_ｐと仕事関数φ_ｐ、及び前記ｎ型半導体の電子親和力χ_ｎと仕事関数φ_ｎが、χ_ｎ－χ_ｐ＞φ_ｐ－φ_ｎの式で表される条件を満たし、前記複数のｐ型半導体部の各々が、前記トレンチの内面を覆う第１の部分と、前記ｎ型半導体層の前記第１の面における前記トレンチの開口部の縁を覆う第２の部分とを有する、ジャンクションバリアショットキーダイオード。
［２］前記複数のｐ型半導体部の各々の前記第１の部分が、前記トレンチに充填された、上記［１］に記載のジャンクションバリアショットキーダイオード。
［３］前記複数のトレンチ内の前記ｐ型半導体部上の空隙に、前記アノード電極の一部が充填された、上記［１］に記載のジャンクションバリアショットキーダイオード。
［４］前記ｎ型半導体層と前記ｐ型半導体部が異なる半導体からなる、上記［１］に記載のジャンクションバリアショットキーダイオード。
［５］前記ｎ型半導体層が酸化ガリウム系半導体からなる、上記［４］に記載のジャンクションバリアショットキーダイオード。
［６］前記ｐ型半導体が、Ｃｕ_２Ｏ、ＮｉＯ、Ａｇ_２Ｏ、多結晶Ｓｉ、単結晶Ｓｉ、アモルファスＳｉ、ＳｎＯ、Ｒｈ_２Ｏ_３、Ｉｒ_２Ｏ_３、又はＣｕＯを含む、上記［５］に記載のジャンクションバリアショットキーダイオード。
［７］ｎ型半導体からなるｎ型半導体層の第１の面に複数のトレンチを形成する工程と、前記ｎ型半導体層の前記第１の面側の全面にｐ型半導体を堆積させ、それをパターニングすることにより、前記複数のトレンチのそれぞれの内面に接する複数のｐ型半導体部を形成する工程と、前記ｎ型半導体層の前記第１の面及び前記複数のｐ型半導体部の上に、前記ｎ型半導体層の前記複数のトレンチの間のメサ形状部と接触するようにアノード電極を形成する工程と、前記ｎ型半導体層の前記第１の面の反対側の第２の面上に直接又は他の層を介してカソード電極を形成する工程と、を含み、前記ｐ型半導体の電子親和力χ_ｐと仕事関数φ_ｐ、及び前記ｎ型半導体の電子親和力χ_ｎと仕事関数φ_ｎが、χ_ｎ－χ_ｐ＞φ_ｐ－φ_ｎの式で表される条件を満たし、前記複数のｐ型半導体部の各々が、前記トレンチの内面を覆う第１の部分と、前記ｎ型半導体層の前記第１の面における前記トレンチの開口部の縁を覆う第２の部分とを有する、ジャンクションバリアショットキーダイオードの製造方法。
［８］前記複数のｐ型半導体部を形成する工程において、前記複数のｐ型半導体部が、リソグラフィを用いて１枚のｐ型半導体膜をパターニングすることにより形成される、上記［７］に記載のジャンクションバリアショットキーダイオードの製造方法。
［９］前記複数のｐ型半導体部を形成する工程において、前記複数のｐ型半導体部が、リフトオフを用いたパターニングより形成される、上記［７］に記載のジャンクションバリアショットキーダイオードの製造方法。

【発明の効果】

【0010】

本発明によれば、ｎ型半導体層のトレンチ内に形成されたｐ型半導体部の形状のばらつきが抑えられたジャンクションバリアショットキーダイオード及びその製造方法を提供することができる。

【図面の簡単な説明】

【0011】

【図1】図１は、本発明の実施の形態に係るジャンクションバリアショットキー（ＪＢＳ）ダイオードの垂直断面図である。

【図2】図２（ａ）～（ｃ）は、本発明の実施の形態に係るＪＢＳダイオードの製造工程の一例を示す垂直断面図である。

【図3】図３（ａ）～（ｃ）は、本発明の実施の形態に係るＪＢＳダイオードの製造工程の一例を示す垂直断面図である。

【図4】図４（ａ）～（ｃ）は、本発明の実施の形態に係るＪＢＳダイオードの製造工程の他の一例を示す垂直断面図である。

【図5】図５は、本発明の実施の形態に係るＪＢＳダイオードの変形例の垂直断面図である。

【図6】図６（ａ）～（ｃ）は、比較例としての、平坦化処理を用いてｐ型半導体部を形成する場合のＪＢＳダイオードの製造工程の一例を示す垂直断面図である。

【図7】図７（ａ）～（ｃ）は、他の比較例としての、トレンチ内に充填したレジストマスクを用いてｐ型半導体部を形成する場合のＪＢＳダイオードの製造工程の一例を示す垂直断面図である。

【図8】図８（ａ）～（ｃ）は、他の比較例としての、トレンチ内に充填したレジストマスクを用いてｐ型半導体部を形成する場合のＪＢＳダイオードの製造工程の一例を示す垂直断面図である。

【発明を実施するための形態】

【0012】

〔実施の形態〕
（ＪＢＳダイオードの構成）
図１は、本発明の実施の形態に係るジャンクションバリアショットキー（ＪＢＳ）ダイオード１の垂直断面図である。ＪＢＳダイオード１は、トレンチ構造を有する縦型のＪＢＳダイオードである。

【0013】

ＪＢＳダイオード１は、第１の面１１３に開口する複数のトレンチ１１１を有する、ｎ型半導体からなるｎ型半導体層１１と、複数のトレンチ１１１のそれぞれの内面に接して設けられた、ｐ型半導体からなる複数のｐ型半導体部１２と、ｎ型半導体層１１の第１の面１１３及び複数のｐ型半導体部１２の上に、ｎ型半導体層１１の複数のトレンチ１１１の間のメサ形状部１１２と接触して設けられたアノード電極１３と、ｎ型半導体層１１の第１の面１１３の反対側の第２の面１１４上に直接又は他の層を介して設けられたカソード電極１４と、を備える。

【0014】

複数のｐ型半導体部１２の各々は、トレンチ１１１の内面を覆う第１の部分１２１と、ｎ型半導体層１１の第１の面１１３におけるトレンチ１１１の開口部の縁を覆う第２の部分１２２とを有する。

【0015】

典型的には、ＪＢＳダイオード１は、図１に示されるように、ｎ型半導体層１１のエピタキシャル成長の下地としてのｎ型半導体基板１０を備え、ｎ型半導体層１１の第２の面１１４がｎ型半導体基板１０と接触する。この場合、カソード電極１４はｎ型半導体基板１０のｎ型半導体層１１と反対側の面上に設けられる。すなわち、カソード電極１４は、ｎ型半導体層１１の第２の面１１４上にｎ型半導体基板１０を介して設けられる。

【0016】

ｎ型半導体層１１とアノード電極１３とは、ショットキー接合を形成し、ＪＢＳダイオード１は、このショットキー接合の整流性を利用している。ＪＢＳダイオード１においては、アノード電極１３とカソード電極１４との間に順方向の電圧（アノード電極１３側が正電位）を印加することにより、ｎ型半導体層１１から見たアノード電極１３とｎ型半導体層１１との界面のポテンシャル障壁が低下し、アノード電極１３からカソード電極１４へ電流が流れる。

【0017】

一方、アノード電極１３とカソード電極１４との間に逆方向の電圧（アノード電極１３側が負電位）を印加したときは、ショットキー障壁により、電流は流れない。このとき、トレンチ１１１内のｐ型半導体部１２から空乏層が広がり、隣接するトレンチ１１１間のメサ形状部１１２においてチャネルが閉じるため、リーク電流が効果的に抑制される。

【0018】

本実施の形態に係るＪＢＳダイオード１は、トレンチ型ＪＢＳ構造を有するため、ｎ型半導体層１１の抵抗を増加することなく、高い耐圧を得ることができる。すなわち、ＪＢＳダイオード１は、高耐圧かつ低損失のショットキーバリアダイオードである。

【0019】

ｎ型半導体基板１０は、ドナーとしてのＳｉ、ＳｎなどのＩＶ族元素を含むｎ型の酸化ガリウム系半導体の単結晶からなる。ｎ型半導体基板１０のドナー濃度は、例えば、１．０×１０^１６ｃｍ^－３以上かつ１．０×１０^２２ｃｍ^－３以下であり、好ましくは１．０×１０^１８ｃｍ^－３以上かつ１．０×１０^２２ｃｍ^－３以下である。ｎ型半導体基板１０の厚さは、例えば、５μｍ以上かつ６５０μｍ以下である。

【0020】

ここで、酸化ガリウム系半導体とは、Ｇａ_２Ｏ_３、又は、Ａｌ、Ｉｎの一方若しくは両方が添加されたＧａ_２Ｏ_３であり、（Ｇａ_ｘＡｌ_ｙＩｎ_{（１－ｘ－ｙ）}）_２Ｏ_３（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）で表される組成を有する。Ｇａ_２Ｏ_３にＡｌを添加した場合にはバンドギャップが広がり、Ｉｎを添加した場合にはバンドギャップが狭くなる。なお、上記の酸化ガリウム系半導体の単結晶は、典型的には、β型の結晶構造を有する。例えば、酸化ガリウム系半導体の典型例であるＧａ_２Ｏ_３のバンドギャップエネルギーは４．５～４．９ｅＶであり、絶縁破壊電界強度は、約８．０ＭＶ／ｃｍである。

【0021】

ｎ型半導体層１１は、ドナーとしてのＳｉ、Ｓｎ等のＩＶ族元素を含むｎ型の酸化ガリウム系半導体の単結晶からなる。ｎ型半導体層１１のドナー濃度は、ｎ型半導体基板１０のドナー濃度よりも低い。ｎ型半導体層１１は、例えば、ｎ型半導体基板１０上にエピタキシャル成長したエピタキシャル層である。

【0022】

なお、ｎ型半導体基板１０とｎ型半導体層１１との間に、高濃度のドナーを含む高ドナー濃度層を形成してもよい。この高ドナー濃度層は、例えば、ｎ型半導体基板１０上にｎ型半導体層１１をエピタキシャル成長させる場合に用いられる。ｎ型半導体層１１の成長初期は、ドーパントの取り込み量が不安定であったり、ｎ型半導体基板１０からのアクセプター不純物の拡散があったりするため、ｎ型半導体基板１０上にｎ型半導体層１１を直接成長させると、ｎ型半導体層１１のｎ型半導体基板１０との界面に近い領域が高抵抗化する場合がある。このような問題を避けるため、高ドナー濃度層が用いられる。高ドナー濃度層のドナー濃度は、例えば、ｎ型半導体層１１のドナー濃度よりも高く設定され、より好ましくは、ｎ型半導体層１１のドナー濃度の１０倍以上に設定される。

【0023】

ｎ型半導体層１１のドナー濃度が増加するほど、ＪＢＳダイオード１の各部の電界強度が増加する。ｎ型半導体層１１のドナー濃度は、例えば、２×１０^１４ｃｍ^－３以上かつ４×１０^１７ｃｍ^－３以下である。そして、ＪＢＳダイオード１が４００Ｖ以上の耐圧を得るためには、ｎ型半導体層１１のドナー濃度が４×１０^１７ｃｍ^－３以下であることが好ましく、８×１０^１５ｃｍ^－３以上かつ４×１０^１７ｃｍ^－３以下であることがより好ましい。

【0024】

また、ＪＢＳダイオード１が６００Ｖ以上の耐圧を得るためには、ｎ型半導体層１１のドナー濃度が２×１０^１７ｃｍ^－３以下であることが好ましく、４×１０^１５ｃｍ^－３以上かつ２×１０^１７ｃｍ^－３以下であることがより好ましい。ＪＢＳダイオード１が１２００Ｖ以上の耐圧を得るためには、ｎ型半導体層１１のドナー濃度が１×１０^１７ｃｍ^－３以下であることが好ましく、２×１０^１５ｃｍ^－３以上かつ１×１０^１７ｃｍ^－３以下であることがより好ましい。

【0025】

ＪＢＳダイオード１が２２００Ｖ以上の耐圧を得るためには、ｎ型半導体層１１のドナー濃度が８×１０^１６ｃｍ^－３以下であることが好ましく、１．６×１０^１５ｃｍ^－３以上かつ８×１０^１６ｃｍ^－３以下であることがより好ましい。ＪＢＳダイオード１が３３００Ｖ以上の耐圧を得るためには、ｎ型半導体層１１のドナー濃度が５×１０^１６ｃｍ^－３以下であることが好ましく、１×１０^１５ｃｍ^－３以上かつ５×１０^１６ｃｍ^－３以下であることがより好ましい。

【0026】

ＪＢＳダイオード１が５０００Ｖ以上の耐圧を得るためには、ｎ型半導体層１１のドナー濃度が３×１０^１６ｃｍ^－３以下であることが好ましく、６×１０^１４ｃｍ^－３以上かつ３×１０^１６ｃｍ^－３以下であることがより好ましい。ＪＢＳダイオード１が１００００Ｖ以上の耐圧を得るためには、ｎ型半導体層１１のドナー濃度が１×１０^１６ｃｍ^－３以下であることが好ましく、２×１０^１４ｃｍ^－３以上かつ１×１０^１６ｃｍ^－３以下であることがより好ましい。

【0027】

設計耐圧に等しい逆方向電圧をＪＢＳダイオード１に加えたときに各部に発生する電界が絶縁破壊電界より小さくなるようにｎ型半導体層１１の厚さＴが設計されているとき、トレンチ１１１の深さＤが深いほど、逆方向電圧を加えたときのアノード電極１３と第１の面１１３のショットキー界面の電界を低減することができる。一方で、トレンチ１１１の深さＤが深すぎると、ＪＢＳダイオード１のアノード電極１３とカソード電極１４の間の電気抵抗が増大する。このため、トレンチ１１１の深さＤは、０．５μｍ以上かつ５μｍ以下であることが好ましい。

【0028】

ｎ型半導体層１１の厚さＴは、例えば、第１の面１１３から計測されるトレンチ１１１の深さＤに０．５～１１０μｍを加算した値を有する。そして、ＪＢＳダイオード１が４００Ｖ以上の耐圧を得るためには、ｎ型半導体層１１の厚さＴは、トレンチ１１１の深さＤに０．６～９μｍを加算した値を有することが好ましく、０．６～６μｍを加算した値を有することがより好ましい。

【0029】

また、ＪＢＳダイオード１が６００Ｖ以上の耐圧を得るためには、ｎ型半導体層１１の厚さＴは、トレンチ１１１の深さＤに０．８～１１μｍを加算した値を有することが好ましく、０．８～７μｍを加算した値を有することがより好ましい。ＪＢＳダイオード１が１２００Ｖ以上の耐圧を得るためには、ｎ型半導体層１１の厚さＴは、トレンチ１１１の深さＤに１．５～２０μｍを加算した値を有することが好ましく、１．５～１２μｍを加算した値を有することがより好ましい。

【0030】

ＪＢＳダイオード１が２２００Ｖ以上の耐圧を得るためには、ｎ型半導体層１１の厚さＴは、トレンチ１１１の深さＤに４～４０μｍを加算した値を有することが好ましく、４～２５μｍを加算した値を有することがより好ましい。ＪＢＳダイオード１が３３００Ｖ以上の耐圧を得るためには、ｎ型半導体層１１の厚さＴは、トレンチ１１１の深さＤに５～５０μｍを加算した値を有することが好ましく、５～３０μｍを加算した値を有することがより好ましい。

【0031】

ＪＢＳダイオード１が５０００Ｖ以上の耐圧を得るためには、ｎ型半導体層１１の厚さＴは、トレンチ１１１の深さＤに７～９０μｍを加算した値を有することが好ましく、７～５５μｍを加算した値を有することがより好ましい。ＪＢＳダイオード１が１００００Ｖ以上の耐圧を得るためには、ｎ型半導体層１１の厚さＴは、トレンチ１１１の深さＤに１２～１８０μｍを加算した値を有することが好ましく、１２～１１０μｍを加算した値を有することがより好ましい。

【0032】

トレンチ１１１の幅Ｗ_ｔは、狭いほど導通損失を低減できるが、狭いほど製造難度が上がり、それに起因して製造歩留まりが低下するため、０．３μｍ以上かつ５μｍ以下であることが好ましい。

【0033】

ｎ型半導体層１１の隣接するトレンチ１１１の間のメサ形状部１１２の幅Ｗ_ｍが低減するほど、メサ形状部１１２中のアノード電極１３直下の電界強度及びｎ型半導体層１１とｐ型半導体部１２の接合部の電界強度が低減する。これらの電界強度を効果的に低減するためには、メサ形状部１１２の幅Ｗ_ｍが５μｍ以下であることが好ましい。一方、メサ形状部１１２の幅Ｗ_ｍが小さいほどトレンチ１１１の製造難度が上がるため、メサ形状部１１２の幅Ｗ_ｍが０．２５μｍ以上であることが好ましい。

【0034】

アノード電極１３は、アノード電極１３のｎ型半導体層１１と接触する部分がｎ型半導体層１１とショットキー接合を形成する材料からなる。すなわち、アノード電極１３が単層構造を有する場合はその全体がｎ型半導体層１１とショットキー接合を形成する材料からなり、多層構造を有する場合は少なくともｎ型半導体層１１と接触する層がｎ型半導体層１１とショットキー接合を形成する材料からなる。

【0035】

アノード電極１３のｎ型半導体層１１と接触する部分の材料としては、例えば、酸化ガリウム系半導体からなるｎ型半導体層１１とショットキー接合を形成するＰｔ、Ｎｉ、Ａｕ、Ｃｕ、Ｍｏ、Ｗ、Ｆｅ、Ｐｄ、又はＣｒを用いることができる。

【0036】

例えば、ｎ型半導体層１１がＧａ_２Ｏ_３からなる場合、アノード電極１３の材料にＰｔ又はＮｉを用いると、ＪＢＳダイオード１の立ち上がり電圧は０．７以上かつ１．２Ｖ以下となり、アノード電極１３の材料にＭｏを用いると、ＪＢＳダイオード１の立ち上がり電圧は０．３以上かつ０．８Ｖ以下となる。

【0037】

ＪＢＳダイオード１においては、メサ形状部１１２にポテンシャル障壁が形成されるため、立ち上がり電圧はメサ形状部１１２の幅Ｗ_ｍに依存し、幅Ｗ_ｍが小さくなるほど大きくなる。

【0038】

ＪＢＳダイオード１中の電界強度は、上述のように、隣接する２つのトレンチ１１１の間のメサ形状部１１２の幅Ｗ_ｍ、トレンチ１１１の深さＤ等の影響を受けるが、トレンチ１１１の平面パターンにはほとんど影響を受けない。このため、ｎ型半導体層１１のトレンチ１１１の平面パターンは特に限定されない。また、トレンチ１１１の平面パターンがメサ形状部１１２を形成する平面パターン（例えば網目状パターン）であれば、複数のトレンチ１１１は連続した１つのトレンチに含まれるものであってもよい。

【0039】

カソード電極１４は、ＪＢＳダイオード１がｎ型半導体基板１０を備える場合には、ｎ型半導体基板１０とオーミック接触する。カソード電極１４は、Ｔｉなどの金属からなる。カソード電極１４は、異なる金属膜を積層した多層構造、例えば、Ｔｉ／Ａｕ、Ｔｉ／Ａｌ、Ｔｉ／Ｎｉ／Ａｕ、又はＴｉ／Ａｌ／Ｎｉ／Ａｕを有してもよい。カソード電極１４とｎ型半導体基板１０を確実にオーミック接触させるため、カソード電極１４のｎ型半導体基板１０と接触する層がＴｉからなることが好ましい。なお、ＪＢＳダイオード１がｎ型半導体基板１０を備えず、カソード電極１４がｎ型半導体層１１に直接接続される場合は、ｎ型半導体層１１とオーミック接触する。

【0040】

ｐ型半導体部１２は、ＪＢＳダイオード１のサージ耐性を向上させるために用いられる。ｐ型半導体部１２は、スパッタ法、ＣＶＤ法などによる堆積により形成されるものであり、トレンチ１１１の内面にイオン注入法による不純物注入を行うことによりｎ型半導体層１１の一部として形成される領域ではない。

【0041】

通常、ｐｎダイオードはショットキーダイオードよりもオン電圧（順方向の立ち上がり電圧）が大きい。このため、ＪＢＳダイオード１がオンになる電圧でｐｎダイオード部分（ｐ型半導体部１２とｎ型半導体層１１のｐｎ接合部）がオンしないような設計にすることができる。例えば、ＪＢＳダイオード１のオン電圧を１Ｖ程度、ｐｎダイオード部分のオン電圧を２Ｖ程度とすることができる。

【0042】

これによって、ＪＢＳダイオード１の通常動作においてはｐｎダイオード部分がオンしないため、ショットキーダイオード本来の高速動作が可能になる。一方、突入電流発生時はＪＢＳダイオード１の電圧が上昇し、ｐｎダイオード部分がオンする電圧に達し、ｐ型半導体部１２からｎ型半導体層１１へ電流が注入される。

【0043】

そのとき、ＪＢＳダイオード１の抵抗が減少し、突入電流という大電流がＪＢＳダイオード１を流れるが、電圧の上昇は抑えられるため、温度上昇が抑えられ、突入電流によるＪＢＳダイオード１の損傷を防ぐことができる。

【0044】

ｐ型半導体部１２は、ｎ型半導体層１１との間にポテンシャル障壁を形成させるため、下記の式１で表される条件を満たす材料からなる。式１のχ_ｐとφ_ｐはそれぞれｐ型半導体部１２の材料であるｐ型半導体の電子親和力と仕事関数であり、χ_ｎとφ_ｎはそれぞれｎ型半導体層１１の材料であるｎ型半導体の電子親和力と仕事関数である。なお、上記の仕事関数は、真空順位から見たフェルミ準位のエネルギーである。例えば、ｎ型半導体層１１の典型的な材料であるＧａ_２Ｏ_３のχ_ｎはおよそ４．０ｅＶであり、φ_ｎはｎ型半導体層１１のキャリア濃度によって変動するが、キャリア濃度１×１０^１４ｃｍ^－３～１×１０^１９ｃｍ^－３の範囲ではおよそ、４．３～４．０ｅＶである。

【0045】

【数1】

【0046】

ｐ型半導体部１２の材料として用いることのできる、上記の式１で表される条件を満たすことのできる材料は、例えば、Ｃｕ_２Ｏ、ＮｉＯ、Ａｇ_２Ｏ、多結晶Ｓｉ、単結晶Ｓｉ、アモルファスＳｉ、ＳｎＯ、Ｒｈ_２Ｏ_３、Ｉｒ_２Ｏ_３、ＣｕＯ、などのｐ型半導体である。また、Ｃｕ_２Ｏ、ＮｉＯ、Ａｇ_２Ｏ、多結晶Ｓｉ、単結晶Ｓｉ、アモルファスＳｉ、ＳｎＯ、Ｒｈ_２Ｏ_３、Ｉｒ_２Ｏ_３、ＣｕＯなどのｐ型半導体をｐ型半導体部１２がｐ型になる程度の濃度で含む混合物をｐ型半導体部１２の材料に用いることもできる。

【0047】

すなわち、ｐ型半導体部１２の材料であるｐ型半導体は、例えば、Ｃｕ_２Ｏ、ＮｉＯ、Ａｇ_２Ｏ、多結晶Ｓｉ、単結晶Ｓｉ、アモルファスＳｉ、ＳｎＯ、Ｒｈ_２Ｏ_３、Ｉｒ_２Ｏ_３、又はＣｕＯを含む。Ｃｕ_２Ｏ、ＮｉＯ、ＳｎＯはドーパントを添加しなくてもｐ型の導電性を示すが、Ｌｉ、窒素（Ｎ）などのアクセプター不純物を含んでもよい。多結晶Ｓｉ、単結晶Ｓｉ、アモルファスＳｉは、Ｂ、Ａｌなどのアクセプター不純物を含むことが好ましい。

【0048】

ｐ型半導体部１２のキャリア濃度は、ＪＢＳダイオード１に逆方向電圧を印加したときにｐ型半導体部１２内にｎ型半導体層１１との界面より発生する空乏層の厚さが増してアノード電極１３に達しないようにするため、ｎ型半導体層１１のキャリア濃度よりも高いことが好ましい。

【0049】

ｐ型半導体部１２は、上述のように、トレンチ１１１の内面を覆う第１の部分１２１に加えて、ｎ型半導体層１１の第１の面１１３におけるトレンチ１１１の開口部の縁を覆う第２の部分１２２を有する。第２の部分１２２は、後述するＪＢＳダイオード１の製造工程において、パターニングによりｐ型半導体部１２を形成する際に、エッチングマスクやリフトオフ用のレジストのずれに起因して第１の部分１２１にエッチングが及ぶことを抑える工程を経た結果、設けられるものである。なお、第１の部分１２１は、トレンチ１１１に充填されている。

【0050】

ｐ型半導体部１２の厚さｔ１は、所望のＪＢＳダイオード１の耐圧を得るため、下記の式２で表される条件を満たすことが好ましい。式２のＶ_ＢＲは所望の耐圧（設計耐圧）、Ｎ_Ｄはｎ型半導体層１１のキャリア濃度、Ｎ_Ａはｐ型半導体部１２のキャリア濃度、ε_ｎはｎ型半導体層１１の誘電率、ｑは電気素量である。

【0051】

【数2】

【0052】

ＪＢＳダイオード１においては、ｐ型半導体部１２のキャリア濃度Ｎ_Ａを小さくすることで逆方向電圧の印加時にｎ型半導体層１１とｐ型半導体部１２の界面に発生する電界を小さくすることができるが、式２に示されるように、それに応じてｐ型半導体部１２の厚さｔ１を大きくする必要がある。ＪＢＳダイオード１においては、トレンチ１１１内にｐ型半導体部１２を充填することで、ｐ型半導体部１２の厚さｔ１をトレンチ深さＤ以上にすることができる。その結果、キャリア濃度Ｎ_Ａをより小さくし、逆方向電圧印加時にｎ型半導体層１１とｐ型半導体部１２の界面に発生する電界をより小さくすることができる。

【0053】

（ＪＢＳダイオードの製造方法）
図２（ａ）～（ｃ）、図３（ａ）～（ｃ）は、本発明の実施の形態に係るＪＢＳダイオード１の製造工程の一例を示す垂直断面図である。この方法では、複数のｐ型半導体部１２が、リソグラフィを用いて１枚の膜状のｐ型半導体１２０をパターニングすることにより形成される。

【0054】

まず、図２（ａ）に示されるように、ｎ型半導体基板１０上に、ＨＶＰＥ法、ＣＶＤ法、ＭＢＥ法などによりドナー濃度を制御された酸化ガリウム系半導体の単結晶をエピタキシャル成長させ、ｎ型半導体層１１を形成する。

【0055】

次に、図２（ｂ）に示されるように、フォトリソグラフィとドライエッチングなどにより、ｎ型半導体層１１の第１の面１１３に複数のトレンチ１１１を形成する。トレンチ１１１の形成に用いられるドライエッチングの好ましい条件は、例えば、エッチングガスがＢＣｌ_３（３０ｓｃｃｍ）、圧力が１．０Ｐａ、アンテナ出力が１６０Ｗ、バイアス出力が１７Ｗ、時間が９０分である。

【0056】

次に、図２（ｃ）に示されるように、スパッタ法、ＣＶＤ法などにより、ｎ型半導体層１１の第１の面１１３側の全面にｐ型半導体１２０を堆積させ、１枚の膜状のｐ型半導体１２０を形成する。ｐ型半導体１２０は、トレンチ１１１の内面及びトレンチ１１１の外側の第１の面１１３を覆う。

【0057】

例えば、ｐ型半導体１２０の材料としてＣｕ_２Ｏを用いる場合は、非特許文献“Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． １１１， ０９３５０１ （２０１７），Ｆａｂｒｉｃａｔｉｏｎ ａｎｄ ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ ｓｐｕｔｔｅｒｅｄ Ｆａｂｒｉｃａｔｉｏｎ ａｎｄ ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ ｓｐｕｔｔｅｒｅｄ Ｃｕ_２Ｏ ：Ｎ／ｃ－Ｓｉ ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ ｄｉｏｄｅ”に記載の方法を用いることができる。また、ｐ型半導体１２０の材料としてＮｉＯを用いる場合は、非特許文献“Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． １１７， ０２２１０４ （２０２０），Ａ １．８６－ｋＶ ｄｏｕｂｌｅ－ｌａｙｅｒｅｄ ＮｉＯ／β－Ｇａ_２Ｏ_３－ｖｅｒｔｉｃａｌ ｐｎ ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ ｄｉｏｄｅ”に記載の方法を用いることができる。また、ｐ型半導体１２０の材料として多結晶Ｓｉ、アモルファスＳｉ、単結晶Ｓｉを用いる場合は、それぞれ公知の成膜方法を用いることができる。

【0058】

次に、図３（ａ）に示されるように、フォトリソグラフィにより、ｐ型半導体１２０上にフォトレジスト１５を形成する。フォトレジスト１５は、トレンチ１１１の上方に、トレンチ１１１よりも広い幅に形成される。

【0059】

次に、図３（ｂ）に示されるように、フォトレジスト１５をマスクとして用いてｐ型半導体１２０にエッチングを施し、フォトレジスト１５のパターンをｐ型半導体１２０に転写して、ｐ型半導体部１２を形成する。例えば、ｐ型半導体１２０がＣｕ_２Ｏからなる場合は、ｐ型半導体１２０のエッチングに、緩衝フッ酸液、希フッ酸、希釈王水、希硫酸などの酸性溶液を用いるウェットエッチングや、ドライエッチングを用いる。

【0060】

このとき、フォトレジスト１５の幅がトレンチ１１１の幅よりも広いため、フォトレジスト１５の形成される位置に製造工程上の誤差が生じていても、トレンチ１１１内のｐ型半導体１２０にエッチングが及ぶことがなく、ｐ型半導体部１２のトレンチ１１１内に形成される第１の部分１２１の形状のばらつきが抑えられる。そして、フォトレジスト１５の幅がトレンチ１１１の幅よりも広いため、トレンチ１１１の開口部の縁に近い部分のｐ型半導体１２０が、第２の部分１２２としてｐ型半導体部１２に残される。

【0061】

第２の部分１２２の第１の面１１３上の幅Ｗ_ｐ（トレンチ１１１の縁からの横方向の長さ）は、フォトレジスト１５の形成のためのアライメント露光装置のアライメントの合わせ精度に由来するフォトレジスト１５の加工ばらつきと、ｐ型半導体１２０のパターニング加工による寸法変化や寸法ばらつきを考慮して、ｎ型半導体層１１の第１の面１１３上に第２の部分１２２が常に形成されるように、設計値が設定される。一方で、実際に形成される第２の部分１２２の幅Ｗ_ｐはなるべく小さいことが好ましい。その結果、実際に形成される第２の部分１２２の幅Ｗ_ｐは、例えば、０．０１～０．３μｍ程度になる。

【0062】

次に、図３（ｃ）に示されるように、ｐ型半導体部１２上のフォトレジスト１５を除去する。フォトレジスト１５の除去には、例えば、ＮＭＰ、アセトンなどの有機系薬剤を用いる。その後、アノード電極１３とカソード電極１４を形成し、ＪＢＳダイオード１を得る。アノード電極１３とカソード電極１４の形成には、例えば、電子ビーム蒸着法を用いる。

【0063】

図４（ａ）～（ｃ）は、本発明の実施の形態に係るＪＢＳダイオード１の製造工程の他の一例を示す垂直断面図である。この方法では、複数のｐ型半導体部１２が、リフトオフを用いたパターニングより形成される。まず、図４（ａ）に示されるように、図２（ｂ）に示されるトレンチ１１１を形成する工程までの工程を上記の方法と同様に行う。

【0064】

次に、図４（ｂ）に示されるように、フォトリソグラフィなどにより、リフトオフ用のフォトレジスト１６をｎ型半導体層１１のメサ形状部１１２の上面などの第１の面１１３上に形成する。フォトレジスト１６は、トレンチ１１１の縁に接触しないように形成される。このため、例えば、メサ形状部１１２の上に形成されるフォトレジスト１６の幅は、メサ形状部１１２の幅よりも小さい。

【0065】

フォトレジスト１６は垂直型であっても構わないが、図４（ｂ）に示されるような側壁が傾斜した逆テーパー型のフォトレジスト１６を形成することによって、後の工程でスパッタ法などにより成膜するｐ型半導体１２０の側壁への付着を効果的に抑制することができる。その結果、その後のリフトオフプロセスにおいて、フォトレジスト１６上のｐ型半導体１２０の不要部分を除去しやすくなり、かつｐ型半導体部１２の加工精度が向上する。

【0066】

フォトレジスト１６がトレンチ１１１の縁に接触しないように形成されるため、フォトレジスト１６の形成される位置に製造工程上の誤差が生じても、フォトレジスト１６の一部がトレンチ１１１内に入り込むことがない。

【0067】

次に、図４（ｃ）に示されるように、スパッタ法、ＣＶＤ法などにより、ｎ型半導体層１１の第１の面１１３側の全面にｐ型半導体１２０を堆積させる。ｐ型半導体１２０は、トレンチ１１１内、フォトレジスト１６上、及びトレンチ１１１の外側の第１の面１１３のフォトレジスト１６に覆われていない領域上に堆積する。

【0068】

このとき、フォトレジスト１６がトレンチ１１１の縁に接触しないように形成されているため、トレンチ１１１内へのｐ型半導体１２０の堆積がフォトレジスト１６によって阻害されることがなく、ｐ型半導体部１２のトレンチ１１１内に形成される第１の部分１２１の形状のばらつきが抑えられる。

【0069】

次に、フォトレジスト１６をその上のｐ型半導体１２０とともに除去することにより、図３（ｃ）に示されるような状態となり、ｐ型半導体部１２が得られる。フォトレジスト１６の除去には、例えば、ＮＭＰ、アセトンなどの有機系薬剤を用いる。

【0070】

このとき、フォトレジスト１６がトレンチ１１１の縁に接触しない位置に形成されたことにより、トレンチ１１１の開口部の縁に近い部分のｐ型半導体１２０が、第２の部分１２２としてｐ型半導体部１２に残される。その後、アノード電極１３とカソード電極１４を形成し、ＪＢＳダイオード１を得る。

【0071】

第２の部分１２２の第１の面１１３上の幅Ｗ_ｐは、フォトレジスト１６の形成のためのアライメント露光装置のアライメントの合わせ精度に由来するフォトレジスト１６の加工ばらつきと、リフトオフプロセスによるｐ型半導体１２０のパターニング加工による寸法変化や寸法ばらつきを考慮して、ｎ型半導体層１１の第１の面１１３上に第２の部分１２２が常に形成されるように、設計値が設定される。一方で、実際に形成される第２の部分１２２の幅Ｗ_ｐはなるべく小さいことが好ましい。その結果、実際に形成される第２の部分１２２の幅Ｗ_ｐは、例えば、０．０１～０．３μｍ程度になる。

【0072】

（変形例）
図５は、ＪＢＳダイオード１の変形例であるＪＢＳダイオード２の垂直断面図である。ＪＢＳダイオード２は、ｐ型半導体部におけるトレンチ１１１の内面を覆う第１の部分がトレンチ１１１に充填されない点において、ＪＢＳダイオード１と異なる。

【0073】

図５に示されるように、ＪＢＳダイオード２のｐ型半導体部２０の第１の部分２０１はトレンチ１１１に充填されない。そのため、トレンチ１１１内のｐ型半導体部２０上に空隙が存在し、その空隙に、アノード電極１３の一部が充填される。ｐ型半導体部２０は膜状であるため、トレンチ１１１内に充填される場合と比較して、電気抵抗が小さい。このため、サージ電流が発生した際の発熱が小さく、周辺の接続部分の損傷を抑えることができる。また、ｐ型半導体部２０の電気抵抗が小さいため、ＪＢＳダイオード２のスイッチング動作時のエネルギー損失を抑えることができる。

【0074】

また、膜状のｐ型半導体部２０の厚さｔ２は、所望のＪＢＳダイオード２の耐圧を得るため、下記の式３で表される条件を満たすことが好ましい。式３のＶ_ＢＲは所望の耐圧（設計耐圧）、Ｎ_Ｄはｎ型半導体層１１のキャリア濃度、Ｎ_Ａはｐ型半導体部１２のキャリア濃度、ε_ｎはｎ型半導体層１１の誘電率、ｑは電気素量である。

【0075】

【数3】

【0076】

例えば、酸化ガリウム系半導体からなるｎ型半導体層１１のキャリア濃度が１×１０^１６ｃｍ^－３、ｐ型半導体部２０のキャリア濃度が１×１０^１９ｃｍ^－３であるとき、ｐ型半導体部２０の厚さが２００ｎｍ以上であれば、ＪＢＳダイオード２の耐圧を１２００Ｖ以上とすることができる。

【0077】

ＪＢＳダイオード２のｐ型半導体部２０は、ＪＢＳダイオード１のｐ型半導体部１２と同様の工程により形成することができる。例えば、図２（ｃ）や図４（ｃ）に示される工程において堆積させるｐ型半導体１２０の厚さを、ｐ型半導体１２０がトレンチ１１１に充填されない程度に設定すればよい。

【0078】

（比較例）
図６（ａ）～（ｃ）は、比較例としての、平坦化処理を用いてｐ型半導体部を形成する場合のＪＢＳダイオードの製造工程の一例を示す垂直断面図である。まず、図６（ａ）に示されるように、図２（ｃ）に示されるｐ型半導体１２０を堆積させる工程までの工程を上記の方法と同様に行う。

【0079】

次に、図６（ｂ）に示されるように、ＣＭＰなどの平坦化処理により、ｐ型半導体１２０のトレンチ１１１の外側の部分を除去し、トレンチ１１１に埋め込まれたｐ型半導体部５０を形成する。このとき、平坦化処理の研磨レートには不均一性があるため、複数のｐ型半導体部５０の形状にばらつきが生じ、また、ｎ型半導体層１１の第１の面１１３が不均一に削られることにより、トレンチ１１１間のメサ形状部の形状にもばらつきが生じる。

【0080】

平坦化処理の研磨レートが不均一になる原因としては、例えば、平坦化処理の研磨レートがトレンチ１１１のパターン密度によって変化することや、ＪＢＳダイオードが全体としてメサ形状を有する場合に、縁に近い部分の研磨レートが高くなることなどが挙げられる。

【0081】

次に、図６（ｃ）に示されるように、アノード電極１３とカソード電極１４を形成する。アノード電極１３とカソード電極１４の形成には、例えば、電子ビーム蒸着法を用いる。

【0082】

図７（ａ）～（ｃ）、図８（ａ）～（ｃ）は、他の比較例としての、トレンチ１１１内に充填したレジストマスクを用いてｐ型半導体部を形成する場合のＪＢＳダイオードの製造工程の一例を示す垂直断面図である。

【0083】

まず、図７（ａ）に示されるように、ｎ型半導体層１１の第１の面１１３に複数のトレンチ１１１を形成した後、スパッタ法、ＣＶＤ法などにより、ｎ型半導体層１１の第１の面１１３側の全面に１枚の膜状のｐ型半導体１２０を堆積させる。ｐ型半導体１２０は、トレンチ１１１に充填されない程度の厚さに形成され、トレンチ１１１の内面及びトレンチ１１１の外側の第１の面１１３を覆う。

【0084】

次に、図７（ｂ）に示されるように、スピンコート法などにより、ｐ型半導体１２０上に、トレンチ１１１内の空隙を埋めるようにフォトレジスト５１を堆積させる。このとき、堆積するフォトレジスト５１の厚さは、トレンチ１１１のパターンや深さなどにより変わるｎ型半導体層１１の表面形状に依存するため、ｎ型半導体層１１上の場所ごとに異なり、面内方向のばらつきを有する。

【0085】

次に、図７（ｃ）に示されるように、フォトレジスト５１をエッチバックして、第１の面１１３上のｐ型半導体１２０を露出させる。フォトレジスト５１のエッチングには、例えば、酸素プラズマなどを利用したプラズマアッシャー装置を用いる。このとき、エッチバックする前のフォトレジスト５１の厚さのばらつきに起因して、エッチバックされたフォトレジスト５１の形状にばらつきが生じる。

【0086】

次に、図８（ａ）に示されるように、ｎ型半導体層１１の第１の面１１３が露出するまでｐ型半導体１２０をエッチングして、各々のトレンチ１１１内にｐ型半導体部５２を形成する。このとき、エッチングマスクとして機能するフォトレジスト５１の形状のばらつきに起因して、トレンチ１１１内に形成されるｐ型半導体部５２の形状にばらつきが生じる。

【0087】

次に、図８（ｂ）に示されるように、フォトレジスト５１を除去する。フォトレジスト５１の除去には、例えば、ＮＭＰ、アセトンなどの有機系薬剤を用いる。

【0088】

次に、図８（ｃ）に示されるように、アノード電極１３とカソード電極１４を形成する。アノード電極１３とカソード電極１４の形成には、例えば、電子ビーム蒸着法を用いる。

【0089】

上記の２つの比較例に係る方法によれば、ｎ型半導体層１１のトレンチ１１１内に形成されたｐ型半導体部５０、５２の形状にばらつきが生じ、それによってＪＢＳダイオードの電気特性に面内方向のばらつきが生じるおそれがある。

【0090】

（実施の形態の効果）
上記本発明の実施の形態によれば、ｐ型半導体部１２、２０のトレンチ１１１内に形成された第１の部分１２１、２０１の形状のばらつきを抑えることにより、ＪＢＳダイオード１、２の電気特性の面内方向のばらつきを抑えることができる。

【0091】

以上、本発明の実施の形態を説明したが、本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。例えば、ｎ型半導体層１１は、酸化ガリウム系半導体以外の材料からなるものであってもよい。この場合も、ｎ型半導体層１１の材料の電子親和力χ_ｎと仕事関数φ_ｎと、ｐ型半導体部１２の材料の電子親和力χ_ｐと仕事関数φ_ｐが上記の式１で表される条件を満たすように、ｐ型半導体部１２の材料を選択すればよい。

【0092】

上述のように、ｐ型半導体部１２はイオン注入などによりｎ型半導体層１１の一部として形成されるものではない。そのため、ｎ型半導体層１１が酸化ガリウム系半導体のようなｐ型化が困難な材料からなる場合であっても、ｎ型半導体層１１と異なる材料を用いてｐ型半導体部１２を形成することができる。

【0093】

ｎ型半導体層１１の絶縁破壊電界強度が大きいと、オン抵抗の増加を抑えつつ耐圧を大きくとることができる。このため、例えば、ｎ型半導体層１１は、絶縁破壊電界強度が１ＭＶ／ｃｍ以上、又はバンドギャップエネルギーが１以上の材料からなることが好ましい。

【0094】

ｎ型半導体層１１の材料として、酸化ガリウム系半導体の他、例えば、絶縁破壊電界強度が２．５ＭＶ／ｃｍ、バンドギャップエネルギーが３．３ｅＶであるＳｉＣ、絶縁破壊電界強度が３．３ＭＶ／ｃｍ、バンドギャップエネルギーが３．４ｅＶであるＧａＮ、絶縁破壊電界強度が１．２～１２ＭＶ／ｃｍ、バンドギャップエネルギーが０．６～６．２ｅＶであるＡｌ_ｘＩｎ_ｙＧａ_{１－ｘ－ｙ}Ｎ、又は絶縁破壊電界強度が約８．０ＭＶ／ｃｍ、バンドギャップエネルギーが５．５ｅＶであるダイヤモンドを用いることができる。

【0095】

また、ｎ型半導体基板１０も、酸化ガリウム系半導体以外の材料からなるものであってよい。ｎ型半導体基板１０の材料として、ｎ型半導体層１１と同様の材料を用いることができる。

【0096】

また、上記に記載した実施の形態は、特許請求の範囲に係る発明を限定するものではない。また、実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。

【符号の説明】

【0097】

１…ジャンクションバリアショットキーダイオード、 １０…ｎ型半導体基板、 １１…ｎ型半導体層、 １１１…トレンチ、 １１２…メサ形状部、 １１３…第１の面、 １１４…第２の面、 １２、２０…ｐ型半導体部、 １２１、２０１…第１の部分、 １２２、２０２…第２の部分、 １３…アノード電極、 １４…カソード電極、 １２０…ｐ型半導体、 １５…フォトレジスト、 １６…フォトレジスト

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】