特開 2024-83080 半導体集積回路および半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024083080

(43)【公開日】2024-06-20

(54)【発明の名称】半導体集積回路および半導体装置

(51)【国際特許分類】

   H01L 21/822 20060101AFI20240613BHJP

【ＦＩ】

H01L27/04 H

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2022197384

(22)【出願日】2022-12-09

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】100105924

【弁理士】

【氏名又は名称】森下 賢樹

(74)【代理人】

【識別番号】100133215

【弁理士】

【氏名又は名称】真家 大樹

(72)【発明者】

【氏名】柄澤 伸也

(72)【発明者】

【氏名】山下 博史

(72)【発明者】

【氏名】佐藤 公亮

【テーマコード（参考）】

5F038

【Ｆターム（参考）】

5F038BH02

5F038BH05

5F038BH13

5F038BH15

5F038CD02

5F038CD03

5F038EZ20

(57)【要約】

【課題】回路面積の増加を抑制した半導体集積回路を提供する。
【解決手段】第１電源ラインＬＶＣＣ１および第１接地ラインＬＧＮＤ１は、第１回路ブロック１１０と接続され、第２電源ラインＬＶＣＣ２および第２接地ラインＬＧＮＤ２は、第２回路ブロック１２０と接続される。第１電源ラインＬＶＣＣ１と第１接地ラインＬＧＮＤ１の間には、第１保護ダイオードＤ１が接続され、第２電源ラインＬＶＣＣ２と第２接地ラインＬＧＮＤ２の間には、第２保護ダイオードＤ２が接続される。第１接地ラインＬＧＮＤ１と第２接地ラインＬＧＮＤ２の間には、保護抵抗Ｒ１が接続される。
【選択図】図３

【特許請求の範囲】

【請求項1】

第１回路ブロックと、
第２回路ブロックと、
前記第１回路ブロックと接続される対をなす第１電源ラインおよび第１接地ラインと、
前記第２回路ブロックと接続される対をなす第２電源ラインおよび第２接地ラインと、
前記第１電源ラインと前記第１接地ラインの間に接続される第１保護素子と、
前記第２電源ラインと前記第２接地ラインの間に接続される第２保護素子と、
前記第１接地ラインと前記第２接地ラインの間に接続される保護抵抗と、
を備える、半導体集積回路。

【請求項2】

前記保護抵抗は、配線で構成される、請求項１に記載の半導体集積回路。

【請求項3】

前記保護抵抗は、ポリ抵抗で構成される、請求項１に記載の半導体集積回路。

【請求項4】

前記保護抵抗は、拡散抵抗で構成される、請求項１に記載の半導体集積回路。

【請求項5】

基板と、
前記基板に実装される請求項１から４のいずれかに記載の半導体集積回路と、
を備え、
前記半導体集積回路の外部において、前記第１接地ラインと前記第２接地ラインの間は、前記保護抵抗よりも低いインピーダンスを有する外部配線を介して接続される、請求項１に記載の半導体装置。

【請求項6】

複数の接地ピンと、
前記複数の接地ピンと接続される複数の接地ラインと、
を備え、
前記複数の接地ラインから選択される２本の接地ラインの間に接続される保護抵抗と、
を備える、半導体集積回路。

【請求項7】

前記保護抵抗は、配線で構成される、請求項６に記載の半導体集積回路。

【請求項8】

前記保護抵抗は、ポリ抵抗で構成される、請求項６に記載の半導体集積回路。

【請求項9】

前記保護抵抗は、拡散抵抗で構成される、請求項６に記載の半導体集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体集積回路に関する。

【背景技術】

【0002】

半導体集積回路は、ＥＳＤ（Electro-Static Discharge）保護のために、電源ラインと接地ラインの間に、ダイオードなどの保護素子を備えている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２２－５６８７２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

複数の回路ブロックを備える半導体集積回路においては、回路ブロックごとに、電源ラインおよび／または接地ラインが分離して構成される場合がある。このような半導体集積回路は、電源ラインと接地ラインのペアの間、電源ラインと電源ラインのペアの間、接地ラインと接地ラインのペアの間で、ＥＳＤ対策を行う必要がある。したがって、電源ラインの数、接地ラインの数が増えると、保護素子の個数が増加し、回路面積が増大するという問題がある。

【0005】

特に保護素子は、半導体チップの外周部のＩ／Ｏ領域に、Ｉ／Ｏセルとして形成され、各Ｉ／Ｏセルのサイズは定められているため、Ｉ／Ｏセルの数が増えると、チップ面積が増加する。

【0006】

本開示は係る状況においてされたものであり、そのある態様の例示的な目的のひとつは、回路面積の増加を抑制した半導体集積回路の提供にある。

【課題を解決するための手段】

【0007】

本開示のある態様は、半導体集積回路に関する。半導体集積回路は、第１回路ブロックと、第２回路ブロックと、第１回路ブロックと接続され、対をなす第１電源ラインおよび第１接地ラインと、第２回路ブロックと接続され、対をなす第２電源ラインおよび第２接地ラインと、第１電源ラインと第１接地ラインの間に接続される第１保護素子と、第２電源ラインと第２接地ラインの間に接続される第２保護素子と、第１接地ラインと第２接地ラインの間に接続される保護抵抗と、を備える。

【0008】

本開示の別の態様も、半導体集積回路に関する。半導体集積回路は、複数の接地ピンと、複数の接地ピンと接続される複数の接地ラインと、複数の接地ラインから選択される２本の接地ラインの間に接続される保護抵抗と、を備える。

【0009】

なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。

【発明の効果】

【0010】

本開示のある態様によれば、回路面積を縮小できる。

【図面の簡単な説明】

【0011】

【図1】図１は、比較技術１に係る半導体集積回路の回路図である。

【図2】図２は、比較技術２に係る半導体集積回路の回路図である。

【図3】図３は、実施形態に係る半導体集積回路の回路図である。

【図4】図４は、図３の半導体集積回路を備える半導体装置の回路図である。

【図5】図５は、変形例に係る半導体集積回路の回路図である。

【図6】図６は、比較技術３に係る半導体集積回路の回路図である。

【図7】図７は、比較技術４に係る半導体集積回路の回路図である。

【発明を実施するための形態】

【0012】

（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。

【0013】

一実施形態に係る半導体集積回路は、第１回路ブロックと、第２回路ブロックと、第１回路ブロックと接続され、対をなす第１電源ラインおよび第１接地ラインと、第２回路ブロックと接続され、対をなす第２電源ラインおよび第２接地ラインと、第１電源ラインと第１接地ラインの間に接続される第１保護素子と、第２電源ラインと第２接地ラインの間に接続される第２保護素子と、第１接地ラインと第２接地ラインの間に接続される保護抵抗と、を備える。

【0014】

この構成によれば、第１接地ラインと第２接地ラインの間を接続する保護抵抗のインピーダンス（抵抗値）を、第１接地ラインと第２接地ラインの間に接続されることが想定される外部インピーダンスよりも高く設計される。また保護抵抗のインピーダンスは、ＥＳＤ耐性が得られるインピーダンスの範囲内で設計される。これにより、ＥＳＤ耐性を確保しつつ、保護素子の個数を減すことができ、ひいては回路面積を削減できる。

【0015】

一実施形態に係る半導体装置は、基板と、基板に実装される上述の半導体集積回路と、を備える。半導体集積回路の外部において、第１接地ラインと第２接地ラインの間は、保護抵抗よりも低いインピーダンスを有する外部配線を介して接続される。

【0016】

（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。

【0017】

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

【0018】

同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

【0019】

実施形態に係る半導体集積回路について説明する前に、いくつかの比較技術について説明する。

【0020】

（比較技術１）
図１は、比較技術１に係る半導体集積回路３００Ｒの回路図である。半導体集積回路３００Ｒは、第１回路ブロック３１０、第２回路ブロック３２０、第１電源ピンＶＣＣ１、第２電源ピンＶＣＣ２、第１接地ピンＧＮＤ１、第２接地ピンＧＮＤ２、第１電源ラインＬＶＣＣ１、第２電源ラインＬＶＣＣ２、第１接地ラインＬＧＮＤ１、第２接地ラインＬＧＮＤ２、保護ダイオードＤ１～Ｄ４を備える。

【0021】

第１電源ラインＬＶＣＣ１は、第１電源ピンＶＣＣ１と接続され、第２電源ラインＬＶＣＣ１は、第２電源ピンＶＣＣ２と接続される。第１接地ラインＬＧＮＤ１は第１接地ピンＧＮＤ１と接続され、第２接地ラインＬＧＮＤ２は第２接地ピンＧＮＤ２と接続される。

【0022】

第１電源ラインＬＶＣＣ１と第１接地ラインＬＧＮＤ１の間には、第１回路ブロック３１０が接続される。第２電源ラインＬＶＣＣ２と第２接地ラインＬＧＮＤ２の間には、第２回路ブロック３２０が接続される。

【0023】

たとえば第１回路ブロック３１０はデジタル回路であり、第２回路ブロック３２０はアナログ回路であってもよい。あるいは、第１回路ブロック３１０と第２回路ブロック３２０は、異なる電圧レベルの電源電圧で動作するデジタル回路であってもよい。あるいは、第１回路ブロック３１０と第２回路ブロック３２０は、異なる電圧レベルで動作するアナログ回路であってもよい。

【0024】

第１保護ダイオードＤ１は、カソードが第１電源ラインＬＶＣＣ１と接続され、アノードが第１接地ラインＬＧＮＤ１と接続される。第２保護ダイオードＤ２は、カソードが第２電源ラインＬＶＣＣ２と接続され、アノードが第２接地ラインＬＧＮＤ２と接続される。第３保護ダイオードＤ３と第４保護ダイオードＤ４は、第１接地ラインＬＧＮＤ１と第２接地ラインＬＧＮＤ２の間に、互いに逆方向となる向きで接続されている。

【0025】

この比較技術１では、４個の保護ダイオードＤ１～Ｄ４によって、複数の電源ピンＶＣＣ１，ＶＣＣ２、複数の接地ピンＧＮＤ１，ＧＮＤ２に印加される静電気放電から、第１回路ブロック３１０、第２回路ブロック３２０を保護することができる。

【0026】

（比較技術２）
図２は、比較技術２に係る半導体集積回路３００Ｓの回路図である。半導体集積回路３００Ｓは、第１回路ブロック３１０、第２回路ブロック３２０、第１電源ピンＶＣＣ１、第２電源ピンＶＣＣ２、第１接地ピンＧＮＤ１、第２接地ピンＧＮＤ２、第１電源ラインＬＶＣＣ１、第２電源ラインＬＶＣＣ２、第１接地ラインＬＧＮＤ１、第２接地ラインＬＧＮＤ２、保護ダイオードＤ１，Ｄ２，Ｄ５，Ｄ６を備える。比較技術１との相違点を説明する。

【0027】

半導体集積回路３００Ｓは、図１の保護ダイオードＤ３，Ｄ４に代えて、保護ダイオードＤ５，Ｄ６を備える。保護ダイオードＤ５のアノードは第１接地ラインＬＧＮＤ１と接続され、そのカソードは第２電源ラインＬＶＣＣ２と接続される。保護ダイオードＤ６のアノードは第２接地ラインＬＧＮＤ２と接続され、そのカソードは第１電源ラインＬＶＣＣ１と接続される。

【0028】

この比較技術２では、４個の保護ダイオードＤ１，Ｄ２，Ｄ５，Ｄ６によって、複数の電源ピンＶＣＣ１，ＶＣＣ２、複数の接地ピンＧＮＤ１，ＧＮＤ２に印加される静電気放電から、第１回路ブロック３１０、第２回路ブロック３２０を保護することができる。

【0029】

比較技術１，２では、いずれも４個の保護ダイオードが必要となり、回路面積が大きくなる。続いて、実施形態に係る半導体集積回路１００について説明する。

【0030】

（実施形態）
図３は、実施形態に係る半導体集積回路１００の回路図である。半導体集積回路１００Ｒは、第１回路ブロック１１０、第２回路ブロック１２０、第１電源ピンＶＣＣ１、第２電源ピンＶＣＣ２、第１接地ピンＧＮＤ１、第２接地ピンＧＮＤ２、第１電源ラインＬＶＣＣ１、第２電源ラインＬＶＣＣ２、第１接地ラインＬＧＮＤ１、第２接地ラインＬＧＮＤ２、保護ダイオードＤ１，Ｄ２および保護抵抗Ｒ１を備える。

【0031】

第１電源ラインＬＶＣＣ１は、第１電源ピンＶＣＣ１と接続され、第２電源ラインＬＶＣＣ１は、第２電源ピンＶＣＣ２と接続される。第１接地ラインＬＧＮＤ１は第１接地ピンＧＮＤ１と接続され、第２接地ラインＬＧＮＤ２は第２接地ピンＧＮＤ２と接続される。

【0032】

第１電源ラインＬＶＣＣ１と第１接地ラインＬＧＮＤ１の間には、第１回路ブロック３１０が接続される。第２電源ラインＬＶＣＣ２と第２接地ラインＬＧＮＤ２の間には、第２回路ブロック３２０が接続される。

【0033】

たとえば第１回路ブロック３１０はデジタル回路であり、第２回路ブロック１２０はアナログ回路であってもよい。あるいは、第１回路ブロック１１０と第２回路ブロック１２０は、異なる電圧レベルの電源電圧で動作するデジタル回路であってもよい。あるいは、第１回路ブロック１１０と第２回路ブロック１２０は、異なる電圧レベルで動作するアナログ回路であってもよい。

【0034】

第１保護ダイオードＤ１は、カソードが第１電源ラインＬＶＣＣ１と接続され、アノードが第１接地ラインＬＧＮＤ１と接続される。第２保護ダイオードＤ２は、カソードが第２電源ラインＬＶＣＣ２と接続され、アノードが第２接地ラインＬＧＮＤ２と接続される。

【0035】

保護抵抗Ｒ１は、第１接地ラインＬＧＮＤ１と第２接地ラインＬＧＮＤ２の間に接続される。保護抵抗Ｒ１は、配線の寄生インピーダンス成分を利用した配線抵抗であってもよい。あるいは保護抵抗Ｒ１は、ポリ抵抗であってもよいし、拡散抵抗であってもよい。

【0036】

以上が半導体集積回路１００の構成である。図４は、図３の半導体集積回路１００を備える半導体装置２００の回路図である。

【0037】

半導体装置２００は、半導体集積回路１００と、プリント基板２１０を備える。半導体集積回路１００は、プリント基板２１０上に実装される。プリント基板２１０上の配線２１２を経由して、あるいは、さらにプリント基板２１０のさらに外部の配線（不図示）を経由して、半導体集積回路１００の第１接地ピンＧＮＤ１と第２接地ピンＧＮＤ２は接続されている。この配線２１２は、インピーダンスＲ２を有している。このインピーダンスＲ２と、半導体集積回路１００の内部の保護抵抗Ｒ１の間には、
Ｒ１＞Ｒ２
の関係が成り立っている。言い換えれば、半導体集積回路１００の保護抵抗Ｒ１の抵抗値は、半導体集積回路１００が利用される半導体装置２００（アプリ－ケーション）において想定される抵抗Ｒ２の値よりも大きくなるように設計される。

【0038】

なお、保護抵抗Ｒ１のインピーダンスが高すぎると、ＥＳＤ耐性が損なわれるため、保護抵抗Ｒ１の抵抗値は、ＥＳＤ耐性が確保可能なインピーダンスの範囲内で設計する必要があり、その範囲が、保護抵抗Ｒ１の上限値を決定する。

【0039】

たとえば保護抵抗Ｒ１の抵抗値は、数Ω～数百Ωのオーダーでありうる。

【0040】

以上が半導体集積回路１００および半導体装置２００の構成である。続いてその動作を図４を参照して説明する。第１接地ピンＧＮＤ１と第２接地ピンＧＮＤ２の間にサージノイズが印加されたとする。半導体集積回路１００の外部のインピーダンスＲ２の方が、半導体集積回路１００の内部の保護抵抗Ｒ１のインピーダンスよりも低いため、サージ電流は、配線２１２側に流れることとなる。これにより、半導体集積回路１００の内部素子を、サージノイズから保護することができる。

【0041】

本実施形態によれば、ＥＳＤ耐性を確保しつつ、保護素子の個数を減すことができ、ひいては回路面積を削減できる。

【0042】

（変形例１）
実施形態では、電源ラインが２本の半導体集積回路１００について説明したが、本発明の適用はそれに限定されない。

【0043】

図５は、変形例に係る半導体集積回路１００Ａの回路図である。この半導体集積回路１００は、３本の電源ラインＬＶＣＣ１，ＬＶＣＣ２，ＬＶＣＣ３と、２本の接地ラインＬＧＮＤ１，ＬＧＮＤ２と、第１回路ブロック１１０、第２回路ブロック１２０、第３回路ブロック１３０と、保護ダイオードＤ１，Ｄ２，Ｄ７を備える。

【0044】

接地ラインＬＧＮＤ２は、第２回路ブロック１２０、第３回路ブロック１３０に共通の電源ラインである。具体的には、第１電源ラインＬＶＣＣ１と第１接地ラインＬＧＮＤ１の間には、第１回路ブロック１１０が接続される。第２電源ラインＬＶＣＣ２と第２接地ラインＬＧＮＤ２の間には、第２回路ブロック１２０が接続され、第３電源ラインＬＶＣＣ３と第２接地ラインＬＧＮＤ２の間には、第３回路ブロック１３０が接続される。

【0045】

たとえば第１回路ブロック１１０はアナログ回路であり、ＶＣＣ１＝５Ｖあるいは１２Ｖであってもよい。第２回路ブロック１２０および第３回路ブロック１３０は、デジタル回路であり、たとえばＶＣＣ２＝５Ｖ、ＶＣＣ３＝１．５Ｖであってもよい。

【0046】

この変形例においても、第１接地ラインＬＧＮＤ１と第２接地ラインＬＧＮＤ２の間は、保護抵抗Ｒ１を介して接続される。

【0047】

第１保護ダイオードＤ１は、第１電源ラインＬＶＣＣ１と第１接地ラインＬＧＮＤ１の間に接続される。第２保護ダイオードＤ２は、第２電源ラインＬＶＣＣ２と第２接地ラインＬＧＮＤ２の間に接続される。第３保護ダイオードＤ３は、第３電源ラインＬＶＣＣ３と第２接地ラインＬＧＮＤ２の間に接続される。

【0048】

以上が半導体集積回路１００Ａの構成である。この半導体集積回路１００Ａによれば、３個の保護ダイオードＤ１，Ｄ２，Ｄ７によって、ＥＳＤ保護を実現できる。

【0049】

（比較技術３）
比較技術３は、比較技術１で説明した技術を電源ライン３本、接地ライン２本の回路に適用したものである。

【0050】

図６は、比較技術３に係る半導体集積回路３００ＲＡの回路図である。半導体集積回路３００ＲＡは、図５の保護抵抗Ｒ１に代えて、２個の保護ダイオードＤ３，Ｄ４が追加されることとなり、回路面積が大きくなる。これに対して、変形例によれば、保護ダイオードＤ３，Ｄ４を１個の保護抵抗Ｒ１に置き換えることができるため、回路面積を削減できる。

【0051】

もし、比較技術２で説明した技術を電源ライン３本、接地ライン２本の回路に適用する場合、図５の保護抵抗Ｒ１に代えて、２個の保護ダイオードＤ３，Ｄ４が追加されることとなり、回路面積が大きくなる。これに対して、変形例によれば、保護ダイオードＤ３，Ｄ４を１個の抵抗に置き換えることができる。

【0052】

（比較技術４）
比較技術４は、比較技術２で説明した技術を電源ライン３本、接地ライン２本の回路に適用したものである。

【0053】

図７は、比較技術４に係る半導体集積回路３００ＳＡの回路図である。半導体集積回路３００ＳＡは、図５の保護抵抗Ｒ１に代えて、３個の保護ダイオードＤ８，Ｄ９，Ｄ１０が追加されることとなり、回路面積が大きくなる。これに対して、変形例によれば、保護ダイオードＤ８～Ｄ１０を１個の保護抵抗Ｒ１に置き換えることができるため、回路面積を削減できる。

【0054】

(付記)
本明細書には、以下の技術が開示される。

【0055】

（項目１）
第１回路ブロックと、
第２回路ブロックと、
前記第１回路ブロックと接続される対をなす第１電源ラインおよび第１接地ラインと、
前記第２回路ブロックと接続される対をなす第２電源ラインおよび第２接地ラインと、
前記第１電源ラインと前記第１接地ラインの間に接続される第１保護素子と、
前記第２電源ラインと前記第２接地ラインの間に接続される第２保護素子と、
前記第１接地ラインと前記第２接地ラインの間に接続される保護抵抗と、
を備える、半導体集積回路。

【0056】

（項目２）
前記保護抵抗は、配線で構成される、項目１に記載の半導体集積回路。

【0057】

（項目３）
前記保護抵抗は、ポリ抵抗で構成される、項目１に記載の半導体集積回路。

【0058】

（項目４）
前記保護抵抗は、拡散抵抗で構成される、項目１に記載の半導体集積回路。

【0059】

（項目５）
基板と、
前記基板に実装される項目１から４のいずれかに記載の半導体集積回路と、
を備え、
前記半導体集積回路の外部において、前記第１接地ラインと前記第２接地ラインの間は、前記保護抵抗よりも低いインピーダンスを有する外部配線を介して接続される、項目１に記載の半導体装置。

【0060】

（項目６）
複数の接地ピンと、
前記複数の接地ピンと接続される複数の接地ラインと、
を備え、
前記複数の接地ラインから選択される２本の接地ラインの間に接続される保護抵抗と、
を備える、半導体集積回路。

【0061】

（項目７）
前記保護抵抗は、配線で構成される、項目６に記載の半導体集積回路。

【0062】

（項目８）
前記保護抵抗は、ポリ抵抗で構成される、項目６に記載の半導体集積回路。

【0063】

（項目９）
前記保護抵抗は、拡散抵抗で構成される、項目６に記載の半導体集積回路。

【0064】

本開示に係る実施形態について、具体的な用語を用いて説明したが、この説明は、理解を助けるための例示に過ぎず、本開示あるいは請求の範囲を限定するものではない。本発明の範囲は、請求の範囲によって規定されるものであり、したがって、ここでは説明しない実施形態、実施例、変形例も、本発明の範囲に含まれる。

【符号の説明】

【0065】

１００ 半導体集積回路
１１０ 第１回路ブロック
１２０ 第２回路ブロック
３００ 半導体集積回路
３１０ 第１回路ブロック
３２０ 第２回路ブロック
ＬＶＣＣ１ 第１電源ライン
ＬＶＣＣ２ 第２電源ライン
ＬＧＮＤ１ 第１接地ライン
ＬＧＮＤ２ 第２接地ライン
ＶＣＣ１ 第１電源ピン
ＶＣＣ２ 第２電源ピン
ＧＮＤ１ 第１接地ピン
ＧＮＤ２ 第２接地ピン
Ｄ１ 第１保護ダイオード
Ｄ２ 第２保護ダイオード
Ｄ３ 第３保護ダイオード
Ｄ４ 第４保護ダイオード
Ｄ５ 第５保護ダイオード
Ｄ６ 第６保護ダイオード
Ｒ１ 保護抵抗

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】