特開 2024-83259 半導体パッケージ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024083259

(43)【公開日】2024-06-20

(54)【発明の名称】半導体パッケージ

(51)【国際特許分類】

   H01L 23/12 20060101AFI20240613BHJP

   H01L 21/60 20060101ALI20240613BHJP

   H01L 23/00 20060101ALI20240613BHJP

   H01L 25/07 20060101ALI20240613BHJP

【ＦＩ】

H01L23/12 501B

H01L21/92 602D

H01L21/92 602Q

H01L21/92 602R

H01L23/00 C

H01L25/08 Y

【審査請求】有

【請求項の数】14

【出願形態】ＯＬ

(21)【出願番号】P 2023199110

(22)【出願日】2023-11-24

(31)【優先権主張番号】111147496

(32)【優先日】2022-12-09

(33)【優先権主張国・地域又は機関】TW

(71)【出願人】

【識別番号】311005208

【氏名又は名称】▲き▼邦科技股▲分▼有限公司

(74)【代理人】

【識別番号】110003214

【氏名又は名称】弁理士法人服部国際特許事務所

(72)【発明者】

【氏名】謝 慶堂

(72)【発明者】

【氏名】何 榮華

(72)【発明者】

【氏名】郭 志明

(72)【発明者】

【氏名】王 晨聿

(72)【発明者】

【氏名】姜 智浩

(72)【発明者】

【氏名】鄭 百勝

(72)【発明者】

【氏名】林 恭安

(72)【発明者】

【氏名】郭 俊廷

(72)【発明者】

【氏名】胡 育慧

(72)【発明者】

【氏名】許 文政

(57)【要約】      （修正有）

【課題】チップスタックを有し、プロセスの難度を効果的に下げて製造コストを削減する半導体パッケージを提供する。
【解決手段】半導体パッケージ１００は、基板１１０と、複数の第１バンプ１２０と、第１チップ１３０と、複数の金属柱１４０と、複数の第２バンプ１５０と、第２チップ１６０と、を含む。基板は、上面１１１に位置する複数の第１導電性パッド１１３と、複数の第２導電性パッド１１４と、を有する。各第１バンプの一端は、各第１導電性パッドに接続される。第１チップは、第１バンプの他端に接続される。各金属柱の一端は、各第２導電性パッド１１４に接続される。各第２バンプの一端は、各金属柱の他端に接続される。各金属柱の断面積は、各第２バンプの断面積より大きい。第２チップは、第２バンプの他端に接続され、且つ、第１チップの上方に位置している。
【選択図】図１

【特許請求の範囲】

【請求項1】

上面（１１１）と、複数の第１導電性パッド（１１３）と、複数の第２導電性パッド（１１４）と、を有し、前記第１導電性パッド及び前記第２導電性パッドは前記上面に位置している基板（１１０）と、
各第１バンプ（１２０）の一端は各前記第１導電性パッドに接続されている複数の前記第１バンプと、
前記第１バンプの他端に接続されている第１チップ（１３０）と、
複数の金属柱（１４０）であって、各前記金属柱の一端は各前記第２導電性パッドに接続されている複数の前記金属柱と、
複数の第２バンプ（１５０）であって、各前記第２バンプの一端は各前記金属柱の他端に接続され、各前記金属柱の断面積は前記第２バンプのそれぞれの断面積より大きい複数の前記第２バンプと、
前記第２バンプの他端に接続され、且つ前記第１チップの上方に位置している第２チップ（１６０）と、を備えていることを特徴とする半導体パッケージ。

【請求項2】

前記基板の前記上面に設置され、且つ前記第１バンプ、前記第１チップ、前記金属柱、前記第２バンプ、及び前記第２チップを被覆する封止層（１７０）を備えていることを特徴とする請求項１に記載の半導体パッケージ。

【請求項3】

前記封止層及び前記基板を被覆する電磁波シールド層（１８０）を備えていることを特徴とする請求項２に記載の半導体パッケージ。

【請求項4】

何れか１つの前記金属柱の側面が前記電磁波シールド層に電気的に接続されていることを特徴とする請求項３に記載の半導体パッケージ。

【請求項5】

前記封止層は貫通孔（１７１）を有し、何れか１つの前記金属柱は前記貫通孔により前記封止層の外に露出されていると共に前記電磁波シールド層に接続されていることを特徴とする請求項４に記載の半導体パッケージ。

【請求項6】

前記基板は再配線層であり、前記基板は複数の第１回路層（１１６）及び複数の第２回路層（１１７）を有し、各前記第１回路層は各前記第１導電性パッドに電気的に接続され、各前記第２回路層は各前記第２導電性パッドに電気的に接続され、何れか１つの前記第２回路層が前記電磁波シールド層に電気的に接続されていることを特徴とする請求項５に記載の半導体パッケージ。

【請求項7】

複数の前記第１チップを有し、各前記第１チップは前記第１バンプの他端に接続され、且つ前記第１チップは全て前記第２チップの下方に位置していることを特徴とする請求項１に記載の半導体パッケージ。

【請求項8】

各前記第２バンプの断面積を１とすると、
各前記第２バンプの断面積と各前記金属柱の断面積との比率は１：１～１：３の間の範囲であることを特徴とする請求項１に記載の半導体パッケージ。

【請求項9】

各前記金属柱の高さは各前記第１バンプの高さより高いことを特徴とする請求項１に記載の半導体パッケージ。

【請求項10】

各前記第１バンプの前記高さを１とすると、
各前記第１バンプの前記高さと各前記金属柱の前記高さとの比率は１：１～１：５の間の範囲であることを特徴とする請求項９に記載の半導体パッケージ。

【請求項11】

複数の前記第２チップを有し、各前記第２チップは前記第２バンプの他端に接続され、且つ前記第２チップは全て前記第１チップの上方に位置していることを特徴とする請求項１に記載の半導体パッケージ。

【請求項12】

隣接する２つの前記第２チップの間にはギャップ（Ｄ）を有し、前記ギャップは前記第１チップの背面を露出していることを特徴とする請求項１１に記載の半導体パッケージ。

【請求項13】

複数の前記第１チップを有し、各前記第１チップは前記第１バンプの他端に接続され、且つ各前記第１チップは各前記第２チップの下方に位置していることを特徴とする請求項１１に記載の半導体パッケージ。

【請求項14】

隣接する２つの前記第１チップの間には第１ギャップ（Ｄ１）を有し、隣接する２つの前記第２チップの間には第２ギャップ（Ｄ２）を有し、前記第２ギャップは前記第１ギャップの上方に位置していることを特徴とする請求項１３に記載の半導体パッケージ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体パッケージに関し、更に詳しくは、チップスタック（ｃｈｉｐ ｓｔａｃｋ）を有する半導体パッケージに関するものである。

【背景技術】

【0002】

ウェアラブルデバイスが大量に使用されるに連れ、業界では集積回路のサイズに対する要求が高まっており、現在集積回路は小型化に向けて発展している。また、サイズを縮小させると同時に演算速度を高める必要があるが、単一のチップに設置可能なトランジスタの数量を増やすことは難しく、チップスタックパッケージが集積回路の演算速度を高めるための主要な技術の１つとなっている。

【発明の概要】

【発明が解決しようとする課題】

【0003】

チップスタックは単一の半導体パッケージにバンプ構造を利用して２つ以上のチップを立体的に積み上げ、サイズに限りがある中で複数のチップを積み上げることによって全体的な演算速度を高めることができる。チップを垂直に積み上げるには高さのあるバンプにより２つのチップの間隔を空けて、積み上げられたチップに反りが生じたり、放熱しにくくなる等の問題を防止する必要があるが、高さのあるバンプを製造するのはプロセスが難しくなり、コストも大幅に上昇した。

【0004】

そこで、本発明者は上記の欠点が改善可能と考え、鋭意検討を重ねた結果、合理的かつ効果的に課題を改善する本発明の提案に至った。

【0005】

本発明者は、鋭意研究した結果、金属柱により第２チップを持ち上げ、第１チップ及び第２チップを相互に積み上げる技術により、上記目的を達成できることを見出した。

【0006】

本発明は、上述の状況に鑑みてなされたものであり、その目的は、半導体パッケージを提供することにある。半導体パッケージは、チップスタックを有するパッケージのほか、プロセスの難度を効果的に下げて製造コストを削減する。

【課題を解決するための手段】

【0007】

上記課題を解決するために、本発明は以下の手段を採用する。
本発明の一態様に係る半導体パッケージは、基板と、複数の第１バンプと、第１チップと、複数の金属柱と、複数の第２バンプと、第２チップと、を含んで構成されている。前記基板は上面と、複数の第１導電性パッドと、複数の第２導電性パッドと、を有し、前記第１導電性パッド及び前記第２導電性パッドは前記上面に位置している。前記第１バンプのそれぞれの一端は前記第１導電性パッドのそれぞれに接続され、前記第１チップは前記第１バンプの他端に接続され、前記金属柱のそれぞれの一端は前記第２導電性パッドのそれぞれに接続され、前記第２バンプのそれぞれの一端は前記金属柱のそれぞれの他端に接続されている。前記金属柱のそれぞれの断面積は前記第２バンプのそれぞれの断面積より大きく、前記第２チップは前記第２バンプの他端に接続され、且つ前記第２チップは前記第１チップの上方に位置している。

【発明の効果】

【0008】

本発明は、上記に説明したように構成されているので、以下に記載されるような効果を奏する。
本発明によると、２段式の金属柱及び第２バンプにより第２チップを持ち上げ、第１チップを第２チップの下方に位置させることでチップスタックを有する半導体パッケージを達成させている。また、２段式構造により第２チップを支持することで、プロセスの複雑さを緩和し、プロセスの歩留まりを高めている。

【0009】

本発明の他の特徴については、本明細書及び添付図面の記載により明らかにする。

【図面の簡単な説明】

【0010】

【図1】本発明の第１実施例に係る半導体パッケージを示す断面図である。

【図2】本発明の第１実施例に係る半導体パッケージの金属柱と第２バンプの接続箇所を示す断面図である。

【図3】本発明の第１実施例に係る半導体パッケージを示す部分拡大図である。

【図4】本発明の第２実施例に係る半導体パッケージを示す断面図である。

【図5】本発明の第３実施例に係る半導体パッケージを示す断面図である。

【図6】本発明の第４実施例に係る半導体パッケージを示す断面図である。

【図7】本発明の第４実施例に係る半導体パッケージを示す平面図である。

【図8】本発明の第５実施例に係る半導体パッケージを示す断面図である。

【図9】本発明の第５実施例に係る半導体パッケージを示す平面図である。

【発明を実施するための形態】

【0011】

以下、図面を参照しながら本発明の半導体パッケージの実施形態を説明するが、本発明は実施形態に限定されるものではなく、以下に説明する部材、材料等は、本発明の趣旨の範囲内で種々改変することができるものである。

【0012】

（第１実施例）
図１は本発明の第１実施例に係る半導体パッケージ１００を示す断面図である。半導体パッケージ１００は、基板１１０と、複数の第１バンプ１２０と、第１チップ１３０と、複数の金属柱１４０と、複数の第２バンプ１５０と、第２チップ１６０と、封止層１７０と、を含んで構成されている。

【0013】

本実施例では、基板１１０は再配線層であり、上面１１１と、下面１１２と、複数の第１導電性パッド１１３と、複数の第２導電性パッド１１４と、複数の第３導電性パッド１１５と、を有している。第１導電性パッド１１３及び第２導電性パッド１１４は上面１１１に位置し、第３導電性パッド１１５は下面１１２に位置している。本実施例では、基板１１０は誘電材料及び多層の金属層で構成されている。

【0014】

基板１１０の多層の金属層で構成されている複数の第１回路層１１６及び複数の第２回路層１１７は、第１回路層１１６のそれぞれが第１導電性パッド１１３のそれぞれ及び何れか１つの第３導電性パッド１１５に電気的に接続され、第１導電性パッド１１３のそれぞれと何れか１つの第３導電性パッド１１５との間を電気的に接続している。第２回路層１１７は第２導電性パッド１１４のそれぞれ及び何れか１つの第３導電性パッド１１５に電気的に接続され、第２導電性パッド１１４のそれぞれと何れか１つの第３導電性パッド１１５との間を電気的に接続している。第３導電性パッド１１５のそれぞれははんだボール１９０接続され、半導体パッケージ１００ははんだボール１９０を介して他の回路基板（図示省略）に接続されている。本実施例では、第３導電性パッド１１５、第１回路層１１６、及び第２回路層１１７により第１導電性パッド１１３及び第２導電性パッド１１４の位置を改変することで、異なる回路基板の回路のレイアウトに適合させている。他の実施例では、基板１１０は他のＩＣ回路基板でもよく、基板１１０の種類は本発明の実施例に記載の種類に限定されない。

【0015】

図１を参照すると、第１バンプ１２０のそれぞれの一端は第１導電性パッド１１３のそれぞれに接続され、第１バンプ１２０のそれぞれの他端は第１チップ１３０のそれぞれに接続されている。第１バンプ１２０はバンプのパターン化プロセスを経て第１チップ１３０に形成され、第１チップ１３０及び第１バンプ１２０はフリップチップ方式で基板１１０の第１導電性パッド１１３に設置されている。第１バンプ１２０は銅、銅合金、或いはニッケル、金等の他の金属の組み合わせである。

【0016】

金属柱１４０のそれぞれの一端は第２導電性パッド１１４のそれぞれに接続されている。好ましくは、金属柱１４０は予め製造された後に第２導電性パッド１１４に設置され、或いは、金属柱１４０は露光、現像、及び電気めっきプロセスを経て第２導電性パッド１１４に形成されている。第２バンプ１５０のそれぞれの一端は金属柱１４０のそれぞれの他端に接続され、第２バンプ１５０の他端は第２チップ１６０に接続されている。第２バンプ１５０はパターン化プロセスを経て第２チップ１６０に形成され、第２チップ１６０及び第２バンプ１５０はフリップチップ方式により金属柱１４０に設置されている。第２バンプ１５０は銅、銅合金、或いはニッケル、金等の他の金属の組み合わせである。

【0017】

本実施例は２段式の金属柱１４０及び第２バンプ１５０により第２チップ１６０を持ち上げて第２チップ１６０を第１チップ１３０の上方に位置させることで、プロセスの複雑さを大幅に緩和している。また、金属柱１４０を予め製造することで、露光、現像、及び電気めっきのプロセスを省略し、全体的なプロセスの複雑さを更に緩和している。

【0018】

図２に示すように、本発明に係る半導体パッケージの金属柱１４０のそれぞれと第２バンプ１５０のそれぞれの接続箇所を示す断面図である。図１及び図２を併せて参照し、好ましくは、金属柱１４０のそれぞれの断面積が第２バンプ１５０のそれぞれの断面積より大きいため、第２チップ１６０及び第２バンプ１５０をフリップチッププロセス中に対置させることが容易になり、プロセスの歩留まりを高めている。本実施例では、第２バンプ１５０のそれぞれの断面積と金属柱１４０のそれぞれの断面積との比率は１：１～１：３の間の範囲である。

【0019】

図３を参照すると、好ましくは、金属柱１４０のそれぞれの高さＨ２が第１バンプ１２０のそれぞれの高さＨ１より高いため、第２チップ１６０を第１チップ１３０の上方に更に容易に設置できる。本実施例では、第１バンプ１２０のそれぞれの高さＨ１と金属柱１４０のそれぞれの高さＨ２との比率は１：１～１：５の間の範囲である。

【0020】

図１に示すように、封止層１７０は基板１１０の上面１１１に設置され、且つ封止層１７０は第１バンプ１２０、第１チップ１３０、金属柱１４０、第２バンプ１５０、及び第２チップ１６０を被覆して絶縁性及び防水性があり、部材を保護している。封止層１７０はＥｐｏｘｙ ｍｏｌｄｉｎｇ ｃｏｍｐｏｕｎｄ（ＥＭＣ）である。また、部材が周囲のチップの電磁波の影響を受けるか、或いは、部材が発生させる電磁波が周囲のチップに影響を与える状況を防止するため、本実施例では、電磁波シールド層１８０を電磁波シールドとして封止層１７０及び基板１１０を被覆し、且つ電磁波シールド層１８０は金属で製造されると共に大面積を有するため、電磁波シールド層１８０がさらに半導体素子の接地層となる。好ましくは、何れか１つの第２回路層１１７は電磁波シールド層１８０に電気的に接続され、第２導電性パッド１１４及び第３導電性パッド１１５は第２回路層１１７を介して電磁波シールド層１８０に電気的に接続されて接地される。

【0021】

（第２実施例）
本発明の第２実施例の構成を図４に示す。本実施例の第１実施例との相違点について、本実施例の封止層１７０が貫通孔１７１を有し、金属柱１４０の側面は貫通孔１７１により封止層１７０の外に露出されると共に電磁波シールド層１８０に接続されている。金属柱１４０の高さが第１回路層１１６の厚みよりも高いため、金属柱１４０の側面が電磁波シールド層１８０に接続される面積が広くなり、更に高い接地効果を達成させている。

【0022】

また、本実施例では、金属柱１４０が大面積を有しているため、第２チップ１６０及び第２バンプ１５０に大きな支持力を提供し、フリップチッププロセス中に第２チップ１６０に反りが生じるという問題を防止している。

【0023】

（第３実施例）
本発明の第３実施例の構成を図５に示す。本実施例の第２実施例との相違点について、本実施例の半導体パッケージ１００は複数の第１チップ１３０を備え、第１チップ１３０のそれぞれは第１バンプ１２０の他端に接続され、且つ第１チップ１３０は全て第２チップ１６０の下方に位置している。本実施例に係る金属柱１４０は貫通孔１７１を介して電磁波シールド層１８０に接続され、大面積を有しているため、第２チップ１６０及び第２バンプ１５０に大きな支持力を提供可能になっている。第２チップ１６０が広い幅を有し、下方には２つの第１チップ１３０を収容するための空間を有し、単一の半導体パッケージ１００の処理速度を高めている。

【0024】

（第４実施例）
本発明の第４実施例の構成を図６及び図７に示す。本実施例の第１実施例との相違点について、本実施例の半導体パッケージ１００は複数の第２チップ１６０を備え、第２チップ１６０のそれぞれは第２バンプ１５０の他端に接続され、且つ第２チップ１６０は全て第１チップ１３０の上方に位置している。隣接する２つの第２チップ１６０の間にはギャップＤを有し、ギャップＤからは第１チップ１３０の背面が露出されている。本実施例では、複数の第２チップ１６０を設置することで半導体パッケージ１００のパッケージ密度を更に高め、全体的な効率を更に向上させている。

【0025】

（第５実施例）
本発明の第５実施例の構成を図８及び図９に示す。本実施例の第４実施例との相違点について、本実施例の半導体パッケージ１００は複数の第１チップ１３０を備え、第１チップ１３０のそれぞれは第１バンプ１２０の他端に接続され、且つ第１チップ１３０のそれぞれは第２チップ１６０のそれぞれの下方に位置している。隣接する２つの第１チップ１３０の間には第１ギャップＤ１を有し、隣接する２つの第２チップ１６０の間には第２ギャップＤ２を有し、第２ギャップＤ２は第１ギャップＤ１の上方に位置している。本実施例では、複数の第１チップ１３０及び第２チップ１６０を設置することで半導体パッケージ１００のパッケージ密度を更に高め、全体的な効率を更に向上させている。

【0026】

本発明は２段式の金属柱１４０及び第２バンプ１５０により第２チップ１６０を持ち上げることで、第１チップ１３０を第２チップ１６０の下方に位置させてチップスタックを有する半導体パッケージ１００を達成させている。また、２段式構造により第２チップ１６０を支持することで、プロセスの複雑さを緩和すると共にプロセスの歩留まりを向上させている。

【0027】

以上、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の形態で実施可能である。

【符号の説明】

【0028】

１００ 半導体パッケージ
１１０ 基板
１１１ 上面
１１２ 下面
１１３ 第１導電性パッド
１１４ 第２導電性パッド
１１５ 第３導電性パッド
１１６ 第１回路層
１１７ 第２回路層
１２０ 第１バンプ
１３０ 第１チップ
１４０ 金属柱
１５０ 第２バンプ
１６０ 第２チップ
１７０ 封止層
１７１ 貫通孔
１８０ 電磁波シールド層
１９０ はんだボール
Ｈ１ 第１バンプの高さ
Ｈ２ 金属柱の高さ
Ｈ３ 第２バンプの高さ
Ｄ ギャップ
Ｄ１ 第１ギャップ
Ｄ２ 第２ギャップ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】