(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024083269
(43)【公開日】2024-06-20
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/336 20060101AFI20240613BHJP
【ＦＩ】
H01L29/78 301X
H01L29/78 301B
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023204544
(22)【出願日】2023-12-04
(31)【優先権主張番号】10-2022-0171654
(32)【優先日】2022-12-09
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】申 東石
(72)【発明者】
【氏名】金 正澤
(72)【発明者】
【氏名】劉 賢▲くわん▼
(72)【発明者】
【氏名】金 錫勳
(72)【発明者】
【氏名】朴 判貴
(72)【発明者】
【氏名】鄭 ▲そ▼珍
(72)【発明者】
【氏名】趙 南奎
【テーマコード（参考）】
5F140
【Ｆターム（参考）】
5F140AA21
5F140AC01
5F140AC36
5F140BA01
5F140BA03
5F140BA06
5F140BA09
5F140BB01
5F140BB05
5F140BD11
5F140BD17
5F140BF05
5F140BF07
5F140BF10
5F140BG04
5F140BG09
5F140BG12
5F140BG14
5F140BH02
5F140BH05
5F140BH06
5F140BH08
5F140BH27
5F140BJ08
5F140BJ15
5F140BJ20
5F140BJ27
5F140BK09
5F140BK18
5F140CB04
5F140CC03
(57)【要約】
【課題】 素子性能および信頼性を改善できる半導体装置を提供する。
【解決手段】 半導体装置は、第１方向に延びた活性パターン、活性パターン上で第１方向に離隔して配置され、第２方向に延びたゲート電極とゲート電極の側壁上のゲートスペーサを含む複数のゲート構造体、および隣接するゲート構造体の間に配置され、半導体ライナ膜と半導体ライナ膜上の半導体充填膜を含むソース／ドレインパターンを含み、半導体ライナ膜および半導体充填膜はそれぞれ同じ化合物半導体物質を含み、半導体充填膜は活性パターンの上面より第３方向に突出した上部を含み、半導体充填膜の上部の第１方向への最大幅は、活性パターンの上面での半導体充填膜の第１方向への幅より大きく、半導体ライナ膜は活性パターンと接触する外側面と、半導体充填膜に向かう内側面を含み、平面視したときに、半導体ライナ膜の内側面は凹んだ領域を含む。
【選択図】 図２
【解決手段】 半導体装置は、第１方向に延びた活性パターン、活性パターン上で第１方向に離隔して配置され、第２方向に延びたゲート電極とゲート電極の側壁上のゲートスペーサを含む複数のゲート構造体、および隣接するゲート構造体の間に配置され、半導体ライナ膜と半導体ライナ膜上の半導体充填膜を含むソース／ドレインパターンを含み、半導体ライナ膜および半導体充填膜はそれぞれ同じ化合物半導体物質を含み、半導体充填膜は活性パターンの上面より第３方向に突出した上部を含み、半導体充填膜の上部の第１方向への最大幅は、活性パターンの上面での半導体充填膜の第１方向への幅より大きく、半導体ライナ膜は活性パターンと接触する外側面と、半導体充填膜に向かう内側面を含み、平面視したときに、半導体ライナ膜の内側面は凹んだ領域を含む。
【選択図】 図２
【特許請求の範囲】
【請求項1】
第１方向に延びた活性パターン；
前記活性パターン上で前記第１方向に離隔して配置され、第２方向に延びたゲート電極と前記ゲート電極の側壁上のゲートスペーサを含む複数のゲート構造体；および
隣接する前記ゲート構造体の間に配置され、半導体ライナ膜と前記半導体ライナ膜上の半導体充填膜を含むソース／ドレインパターンを含み、
前記半導体ライナ膜および前記半導体充填膜はそれぞれ同じ化合物半導体物質を含み、
前記半導体充填膜は前記活性パターンの上面より第３方向に突出した上部を含み、
前記半導体充填膜の前記上部の前記第１方向への最大幅は、前記活性パターンの上面での前記半導体充填膜の前記第１方向への幅より大きく、
前記半導体ライナ膜は前記活性パターンと接触する外側面と、前記半導体充填膜に向かう内側面を含み、
平面視したときに、前記半導体ライナ膜の前記内側面は凹んだ領域を含む、半導体装置。
前記活性パターン上で前記第１方向に離隔して配置され、第２方向に延びたゲート電極と前記ゲート電極の側壁上のゲートスペーサを含む複数のゲート構造体；および
隣接する前記ゲート構造体の間に配置され、半導体ライナ膜と前記半導体ライナ膜上の半導体充填膜を含むソース／ドレインパターンを含み、
前記半導体ライナ膜および前記半導体充填膜はそれぞれ同じ化合物半導体物質を含み、
前記半導体充填膜は前記活性パターンの上面より第３方向に突出した上部を含み、
前記半導体充填膜の前記上部の前記第１方向への最大幅は、前記活性パターンの上面での前記半導体充填膜の前記第１方向への幅より大きく、
前記半導体ライナ膜は前記活性パターンと接触する外側面と、前記半導体充填膜に向かう内側面を含み、
平面視したときに、前記半導体ライナ膜の前記内側面は凹んだ領域を含む、半導体装置。
【請求項2】
前記ゲートスペーサは第１スペーサと第２スペーサを含み、
前記第１スペーサは前記ゲート電極と前記第２スペーサの間に配置され、
前記第１スペーサは前記ゲート電極の側壁に沿って前記第２方向に延びた延在部と、前記第１スペーサの前記延在部から前記第１方向に突出した突出部を含み、
前記半導体充填膜の前記上部は前記第１スペーサの前記突出部と前記第３方向に重なる、請求項１に記載の半導体装置。
前記第１スペーサは前記ゲート電極と前記第２スペーサの間に配置され、
前記第１スペーサは前記ゲート電極の側壁に沿って前記第２方向に延びた延在部と、前記第１スペーサの前記延在部から前記第１方向に突出した突出部を含み、
前記半導体充填膜の前記上部は前記第１スペーサの前記突出部と前記第３方向に重なる、請求項１に記載の半導体装置。
【請求項3】
前記第２スペーサの一部は前記ソース／ドレインパターンの上面に沿って延びる、請求項２に記載の半導体装置。
【請求項4】
前記ソース／ドレインパターン上に配置され、前記ゲートスペーサの側壁に沿って延びたソース／ドレインエッチング停止膜をさらに含み、
前記ソース／ドレインエッチング停止膜は前記第２スペーサと接触する、請求項２に記載の半導体装置。
前記ソース／ドレインエッチング停止膜は前記第２スペーサと接触する、請求項２に記載の半導体装置。
【請求項5】
平面視したときに、前記半導体ライナ膜の一部は前記第１スペーサより前記半導体充填膜に向かって前記第１方向に突出している、請求項２に記載の半導体装置。
【請求項6】
前記ゲートスペーサは前記ゲート電極に向かって前記第２方向に延びた内側壁と、前記ゲートスペーサの前記内側壁と連結されて前記第１方向に延びた連結側壁を含み、
前記半導体ライナ膜は前記ゲートスペーサの前記連結側壁と接触し、
平面視したときに、前記半導体ライナ膜の前記内側面は前記ゲートスペーサの前記連結側壁と接触する第１地点と、中心地点と、前記第１地点と前記中心地点の間の第２地点を含み、
前記第２地点は前記ゲートスペーサの前記内側壁と前記第１方向に第１距離だけ離隔し、
前記第１地点は前記ゲートスペーサの前記内側壁と前記第１方向に前記第１距離と異なる第２距離だけ離隔し、
前記中心地点は前記ゲートスペーサの前記内側壁と前記第１方向に前記第１距離と異なる第３距離だけ離隔している、請求項１に記載の半導体装置。
前記半導体ライナ膜は前記ゲートスペーサの前記連結側壁と接触し、
平面視したときに、前記半導体ライナ膜の前記内側面は前記ゲートスペーサの前記連結側壁と接触する第１地点と、中心地点と、前記第１地点と前記中心地点の間の第２地点を含み、
前記第２地点は前記ゲートスペーサの前記内側壁と前記第１方向に第１距離だけ離隔し、
前記第１地点は前記ゲートスペーサの前記内側壁と前記第１方向に前記第１距離と異なる第２距離だけ離隔し、
前記中心地点は前記ゲートスペーサの前記内側壁と前記第１方向に前記第１距離と異なる第３距離だけ離隔している、請求項１に記載の半導体装置。
【請求項7】
前記第１距離は前記第２距離および前記第３距離より大きい、請求項６に記載の半導体装置。
【請求項8】
前記第１距離は前記第２距離および前記第３距離より小さい、請求項６に記載の半導体装置。
【請求項9】
前記第１距離は前記第２距離より小さく、前記第３距離より大きい、請求項６に記載の半導体装置。
【請求項10】
前記ソース／ドレインパターンは前記半導体ライナ膜および前記半導体充填膜の間に配置された半導体挿入膜をさらに含み、
前記半導体ライナ膜、前記半導体充填膜および前記半導体挿入膜はそれぞれシリコン－ゲルマニウムを含む、請求項１に記載の半導体装置。
前記半導体ライナ膜、前記半導体充填膜および前記半導体挿入膜はそれぞれシリコン－ゲルマニウムを含む、請求項１に記載の半導体装置。
【請求項11】
前記ソース／ドレインパターンは前記半導体充填膜上に配置される半導体キャッピング膜をさらに含み、
前記半導体キャッピング膜は前記半導体充填膜と接触し、前記半導体ライナ膜と接触せず、
前記半導体ライナ膜、前記半導体充填膜および前記半導体キャッピング膜はそれぞれシリコン－ゲルマニウムを含み、
前記半導体キャッピング膜のゲルマニウムの分率は前記半導体充填膜のゲルマニウムの分率より小さい、請求項１に記載の半導体装置。
前記半導体キャッピング膜は前記半導体充填膜と接触し、前記半導体ライナ膜と接触せず、
前記半導体ライナ膜、前記半導体充填膜および前記半導体キャッピング膜はそれぞれシリコン－ゲルマニウムを含み、
前記半導体キャッピング膜のゲルマニウムの分率は前記半導体充填膜のゲルマニウムの分率より小さい、請求項１に記載の半導体装置。
【請求項12】
前記活性パターンは前記第１方向に延びた下部パターンと、前記下部パターンと前記第３方向に離隔した複数のシートパターンを含み、
前記半導体ライナ膜は前記下部パターンおよび前記シートパターンと接触する、請求項１に記載の半導体装置。
前記半導体ライナ膜は前記下部パターンおよび前記シートパターンと接触する、請求項１に記載の半導体装置。
【請求項13】
第１方向に延びた活性パターン；
前記活性パターン上で前記第１方向に離隔して配置され、第２方向に延びたゲート電極と前記ゲート電極の側壁上のゲートスペーサを含む複数のゲート構造体；および
隣接する前記ゲート構造体の間に配置され、半導体ライナ膜と前記半導体ライナ膜上の半導体充填膜を含むソース／ドレインパターンを含み、
前記半導体ライナ膜および前記半導体充填膜はそれぞれ同じ化合物半導体物質を含み、
前記ゲートスペーサは前記ゲート電極の側壁に沿って前記第２方向に延びた延在部と、前記ゲートスペーサの前記延在部から前記第１方向に突出した突出部を含み、
前記ゲートスペーサは前記ゲート電極に向かって前記第２方向に延びた内側壁と、前記ゲートスペーサの前記内側壁と連結されて前記第１方向に延びた連結側壁を含み、
前記半導体ライナ膜は前記活性パターンと接触する外側面と、前記半導体充填膜に向かう内側面を含み、
平面視したときに、前記半導体ライナ膜の前記内側面は前記ゲートスペーサの前記内側壁から前記第１方向に最も遠い位置にある離隔地点を含み、
前記離隔地点が前記ゲートスペーサの前記内側壁と前記第１方向に離隔した距離は、前記ゲートスペーサの前記突出部の終端が前記ゲートスペーサの前記内側壁と前記第１方向に離隔した距離より大きく、
前記半導体ライナ膜の前記内側面は凹んだ領域を含む、半導体装置。
前記活性パターン上で前記第１方向に離隔して配置され、第２方向に延びたゲート電極と前記ゲート電極の側壁上のゲートスペーサを含む複数のゲート構造体；および
隣接する前記ゲート構造体の間に配置され、半導体ライナ膜と前記半導体ライナ膜上の半導体充填膜を含むソース／ドレインパターンを含み、
前記半導体ライナ膜および前記半導体充填膜はそれぞれ同じ化合物半導体物質を含み、
前記ゲートスペーサは前記ゲート電極の側壁に沿って前記第２方向に延びた延在部と、前記ゲートスペーサの前記延在部から前記第１方向に突出した突出部を含み、
前記ゲートスペーサは前記ゲート電極に向かって前記第２方向に延びた内側壁と、前記ゲートスペーサの前記内側壁と連結されて前記第１方向に延びた連結側壁を含み、
前記半導体ライナ膜は前記活性パターンと接触する外側面と、前記半導体充填膜に向かう内側面を含み、
平面視したときに、前記半導体ライナ膜の前記内側面は前記ゲートスペーサの前記内側壁から前記第１方向に最も遠い位置にある離隔地点を含み、
前記離隔地点が前記ゲートスペーサの前記内側壁と前記第１方向に離隔した距離は、前記ゲートスペーサの前記突出部の終端が前記ゲートスペーサの前記内側壁と前記第１方向に離隔した距離より大きく、
前記半導体ライナ膜の前記内側面は凹んだ領域を含む、半導体装置。
【請求項14】
平面視したときに、前記ゲートスペーサの前記連結側壁の全体が前記活性パターンおよび前記半導体ライナ膜と接触する、請求項１３に記載の半導体装置。
【請求項15】
前記半導体充填膜は前記活性パターンの上面より第３方向に突出した上部を含み、
前記半導体充填膜の前記上部の少なくとも一部で、前記半導体充填膜の前記第１方向への幅は前記活性パターンの上面から離れるに従って増加する、請求項１３に記載の半導体装置。
前記半導体充填膜の前記上部の少なくとも一部で、前記半導体充填膜の前記第１方向への幅は前記活性パターンの上面から離れるに従って増加する、請求項１３に記載の半導体装置。
【請求項16】
前記ゲートスペーサは第１スペーサと第２スペーサを含み、
前記第１スペーサは前記ゲート電極と前記第２スペーサの間に配置され、
前記延在部と前記突出部は前記第１スペーサの一部であり、
前記第２スペーサは前記ゲート電極の側壁および前記ソース／ドレインパターンの上面に沿って延びる、請求項１５に記載の半導体装置。
前記第１スペーサは前記ゲート電極と前記第２スペーサの間に配置され、
前記延在部と前記突出部は前記第１スペーサの一部であり、
前記第２スペーサは前記ゲート電極の側壁および前記ソース／ドレインパターンの上面に沿って延びる、請求項１５に記載の半導体装置。
【請求項17】
平面視したときに、前記半導体ライナ膜の前記内側面は前記凹んだ領域の両側に位置する膨らんだ領域を含む、請求項１３に記載の半導体装置。
【請求項18】
第１方向に延びた活性パターン；
前記活性パターン上で前記第１方向に離隔して配置され、第２方向に延びたゲート電極と前記ゲート電極の側壁上のゲートスペーサを含む複数のゲート構造体；
隣接する前記ゲート構造体の間に配置され、半導体ライナ膜と前記半導体ライナ膜上の半導体充填膜を含むソース／ドレインパターン；および
前記ソース／ドレインパターン上に配置され、前記ゲートスペーサの側壁に沿って延びたソース／ドレインエッチング停止膜を含み、
前記半導体ライナ膜および前記半導体充填膜はシリコン－ゲルマニウムを含み、
前記ゲートスペーサは第１スペーサと第２スペーサを含み、
前記第２スペーサは前記第１スペーサおよび前記ソース／ドレインエッチング停止膜の間に配置され、
前記第２スペーサは前記ゲート電極の側壁および前記ソース／ドレインパターンの上面に沿って延び、
前記ゲート電極の側壁上での前記第２スペーサの厚さは前記ソース／ドレインパターンの上面での前記第２スペーサの厚さより大きいか同じであり、
前記半導体ライナ膜は前記活性パターンと接触する外側面と、前記半導体充填膜に向かう内側面を含み、
平面視したときに、前記半導体ライナ膜の前記内側面は凹んだ領域を含む、半導体装置。
前記活性パターン上で前記第１方向に離隔して配置され、第２方向に延びたゲート電極と前記ゲート電極の側壁上のゲートスペーサを含む複数のゲート構造体；
隣接する前記ゲート構造体の間に配置され、半導体ライナ膜と前記半導体ライナ膜上の半導体充填膜を含むソース／ドレインパターン；および
前記ソース／ドレインパターン上に配置され、前記ゲートスペーサの側壁に沿って延びたソース／ドレインエッチング停止膜を含み、
前記半導体ライナ膜および前記半導体充填膜はシリコン－ゲルマニウムを含み、
前記ゲートスペーサは第１スペーサと第２スペーサを含み、
前記第２スペーサは前記第１スペーサおよび前記ソース／ドレインエッチング停止膜の間に配置され、
前記第２スペーサは前記ゲート電極の側壁および前記ソース／ドレインパターンの上面に沿って延び、
前記ゲート電極の側壁上での前記第２スペーサの厚さは前記ソース／ドレインパターンの上面での前記第２スペーサの厚さより大きいか同じであり、
前記半導体ライナ膜は前記活性パターンと接触する外側面と、前記半導体充填膜に向かう内側面を含み、
平面視したときに、前記半導体ライナ膜の前記内側面は凹んだ領域を含む、半導体装置。
【請求項19】
前記第１スペーサは前記ゲート電極の側壁に沿って前記第２方向に延びた延在部と、前記第１スペーサの前記延在部から前記第１方向に突出した突出部を含み、
前記半導体充填膜は前記活性パターンの上面より第３方向に突出した上部を含み、
前記半導体充填膜の前記上部は前記第１スペーサの前記突出部と前記第３方向に重なる、請求項１８に記載の半導体装置。
前記半導体充填膜は前記活性パターンの上面より第３方向に突出した上部を含み、
前記半導体充填膜の前記上部は前記第１スペーサの前記突出部と前記第３方向に重なる、請求項１８に記載の半導体装置。
【請求項20】
平面視したときに、前記半導体ライナ膜の前記内側面は前記凹んだ領域の両側に位置する膨らんだ領域を含む、請求項１８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置に関する。
【背景技術】
【0002】
半導体装置の密度を高めるためのスケーリング（ｓｃａｌｉｎｇ）技術の一つとして、基板上にフィン（ｆｉｎ）またはナノワイヤ（ｎａｎｏｗｉｒｅ）形状の多チャネルアクティブパターン（またはシリコンボディ）を形成し、多チャネルアクティブパターンの表面の上にゲートを形成するマルチゲートトランジスタ（ｍｕｌｔｉ ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ）が提案された。
【0003】
このようなマルチゲートトランジスタは３次元のチャネルを用いるので、スケーリングすることが容易である。また、マルチゲートトランジスタのゲート長さを増加させなくても、電流制御能力を向上させることができる。のみならず、ドレイン電圧によってチャネル領域の電位が影響を受ける短チャネル効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ，ＳＣＥ）を効果的に抑制することができる。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は、素子性能および信頼性を改善できる半導体装置を提供することにある。
【0005】
本発明が解決しようとする課題は、以上で言及した課題に制限されず、言及されていないまた他の課題は以下の記載から当業者に明確に理解されるものである。
【課題を解決するための手段】
【0006】
前記課題を解決するための本発明の半導体装置の一態様（ａｓｐｅｃｔ）は、第１方向に延びた活性パターン、活性パターン上で第１方向に離隔して配置され、第２方向に延びたゲート電極とゲート電極の側壁上のゲートスペーサを含む複数のゲート構造体、および隣接するゲート構造体の間に配置され、半導体ライナ膜と半導体ライナ膜上の半導体充填膜を含むソース／ドレインパターンを含み、半導体ライナ膜および半導体充填膜はそれぞれ同じ化合物半導体物質を含み、半導体充填膜は活性パターンの上面より第３方向に突出した上部を含み、半導体充填膜の上部の第１方向への最大幅は、活性パターンの上面での半導体充填膜の第１方向への幅より大きく、半導体ライナ膜は活性パターンと接触する外側面と、半導体充填膜に向かう内側面を含み、平面視したときに、半導体ライナ膜の内側面は凹んだ領域を含む。
【0007】
前記課題を解決するための本発明の半導体装置の他の態様は、第１方向に延びた活性パターン、活性パターン上で第１方向に離隔して配置され、第２方向に延びたゲート電極とゲート電極の側壁上のゲートスペーサを含む複数のゲート構造体、および隣接するゲート構造体の間に配置され、半導体ライナ膜と半導体ライナ膜上の半導体充填膜を含むソース／ドレインパターンを含み、半導体ライナ膜および半導体充填膜はそれぞれ同じ化合物半導体物質を含み、ゲートスペーサはゲート電極の側壁に沿って第２方向に延びた延在部と、ゲートスペーサの延在部から第１方向に突出した突出部を含み、ゲートスペーサはゲート電極に向かって第２方向に延びた内側壁と、ゲートスペーサの内側壁と連結されて第１方向に延びた連結側壁を含み、半導体ライナ膜は活性パターンと接触する外側面と、半導体充填膜に向かう内側面を含み、平面視したときに、半導体ライナ膜の内側面はゲートスペーサの内側壁から第１方向に最も遠い位置にある離隔地点を含み、離隔地点がゲートスペーサの内側壁と第１方向に離隔した距離はゲートスペーサの突出部の終端がゲートスペーサの内側壁と第１方向に離隔した距離より大きく、半導体ライナ膜の内側面は凹んだ領域を含む。
【0008】
前記課題を解決するための本発明の半導体装置の他の態様は、第１方向に延びた活性パターン、活性パターン上で第１方向に離隔して配置され、第２方向に延びたゲート電極とゲート電極の側壁上のゲートスペーサを含む複数のゲート構造体、隣接するゲート構造体の間に配置され、半導体ライナ膜と半導体ライナ膜上の半導体充填膜を含むソース／ドレインパターン、およびソース／ドレインパターン上に配置され、ゲートスペーサの側壁に沿って延びたソース／ドレインエッチング停止膜を含み、半導体ライナ膜および半導体充填膜はシリコン－ゲルマニウムを含み、ゲートスペーサは第１スペーサと第２スペーサを含み、第２スペーサは第１スペーサおよびソース／ドレインエッチング停止膜の間に配置され、第２スペーサはゲート電極の側壁およびソース／ドレインパターンの上面に沿って延び、ゲート電極の側壁上で第２スペーサの厚さはソース／ドレインパターンの上面で第２スペーサの厚さより大きいか同じであり、半導体ライナ膜は活性パターンと接触する外側面と、半導体充填膜に向かう内側面を含み、平面視したときに、半導体ライナ膜の内側面は凹んだ領域を含む。
【0009】
本発明のその他具体的な内容は詳細な説明および図面に含まれている。
【図面の簡単な説明】
【0010】
【図1】いくつかの実施形態による半導体装置を説明するための例示的な平面図である。
【図12】いくつかの実施形態による半導体装置を説明するための図である。
【図13】いくつかの実施形態による半導体装置を説明するための図である。
【図14】いくつかの実施形態による半導体装置を説明するための図である。
【図15】いくつかの実施形態による半導体装置を説明するための図である。
【図16】いくつかの実施形態による半導体装置を説明するための図である。
【図17】いくつかの実施形態による半導体装置を説明するための図である。
【図18】いくつかの実施形態による半導体装置を説明するための図である。
【図19】いくつかの実施形態による半導体装置を説明するための図である。
【図20】いくつかの実施形態による半導体装置を説明するための図である。
【図21】いくつかの実施形態による半導体装置を説明するための図である。
【図22】いくつかの実施形態による半導体装置を説明するための図である。
【図23】いくつかの実施形態による半導体装置を説明するための図である。
【図24】いくつかの実施形態による半導体装置を説明するための図である。
【図25】いくつかの実施形態による半導体装置を説明するための図である。
【図26】いくつかの実施形態による半導体装置を説明するための図である。
【図27】いくつかの実施形態による半導体装置を説明するための図である。
【図28】いくつかの実施形態による半導体装置を説明するための図である。
【図29】いくつかの実施形態による半導体装置を説明するための図である。
【図30】いくつかの実施形態による半導体装置を説明するための図である。
【図31】いくつかの実施形態による半導体装置を説明するための図である。
【図32】いくつかの実施形態による半導体装置を説明するための図である。
【図33】いくつかの実施形態による半導体装置を説明するための図である。
【図34】いくつかの実施形態による半導体装置を説明するための図である。
【図35】いくつかの実施形態による半導体装置を説明するための図である。
【図36】いくつかの実施形態による半導体装置を説明するための図である。
【図37】いくつかの実施形態による半導体装置を説明するための図である。
【図38】いくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図39】いくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図40】いくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図41】いくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図42】いくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図43】いくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図44】いくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図45】いくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図46】いくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図47】いくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図48】いくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図49】いくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図50】いくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図51】いくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図52】いくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図53】いくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【図54】いくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。
【発明を実施するための形態】
【0011】
本明細書で、第１、第２などが多様な素子や構成要素を叙述するために使われるが、これらの素子や構成要素はこれらの用語によって制限されないのはもちろんである。これらの用語は単に一つの素子や構成要素を他の素子や構成要素と区別するために使用する。したがって、以下で言及する第１素子や構成要素は本発明の技術的思想内で第２素子や構成要素であり得ることはもちろんである。
【0012】
いくつかの実施形態による半導体装置に関する図面では、例示的に、フィン型パターン形状のチャネル領域を含むフィン型トランジスタ（ＦｉｎＦＥＴ）、ナノワイヤまたはナノシートを含むトランジスタまたはＭＢＣＦＥＴＴＭ（Ｍｕｌｔｉ－Ｂｒｉｄｇｅ Ｃｈａｎｎｅｌ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を示したが、これに制限されるものではない。
【0013】
いくつかの実施形態による半導体装置は、トンネリングトランジスタ（ｔｕｎｎｅｌｉｎｇ ＦＥＴ）、または３次元（３Ｄ）トランジスタを含み得る。いくつかの実施形態による半導体装置は、２次元物質をベースとするトランジスタ（２Ｄ ｍａｔｅｒｉａｌ ｂａｓｅｄ ＦＥＴｓ）およびそのヘテロ構造（ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ）を含み得る。いくつかの実施形態による半導体装置は、バイポーラ接合（ｂｉｐｏｌａｒ ｊｕｎｃｔｉｏｎ）トランジスタ、横型二重拡散トランジスタ（ＬＤＭＯＳ）などを含むこともできる。
【0014】
【0015】
図１はいくつかの実施形態による半導体装置を説明するための例示的な平面図である。図２および図３は図１のＡ－ＡおよびＢ－Ｂに沿って切断した断面図である。図４は図２の第１シートパターンの形状を説明するための図である。図５は図２のＣ－Ｃに沿って切断して上から見た平面図である。図６は図２のＤ－Ｄに沿って切断して上から見た平面図である。図７および図８は図２のＰ領域を拡大して示す図である。図９～図１１は図２のＱ部分を拡大して示す図である。
【0016】
参考までに、図１は第１ゲート絶縁膜１３０、ソース／ドレインエッチング停止膜１８５、層間絶縁膜１９０，１９１、配線構造体２０５などを除いて簡略に示した。
【0017】
【0018】
基板１００はバルクシリコンまたはＳＯＩ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）であり得る。これとは異なり、基板１００はシリコン基板であり得、または他の物質、例えば、シリコンゲルマニウム、ＳＧＯＩ（ｓｉｌｉｃｏｎ ｇｅｒｍａｎｉｕｍ ｏｎ ｉｎｓｕｌａｔｏｒ）、アンチモン化インジウム、鉛テルル化合物、インジウム砒素、インジウムリン化物、ガリウム砒素またはアンチモン化ガリウムを含み得るが、これに限定されるものではない。
【0019】
第１活性パターンＡＰ１は基板１００上に配置される。第１活性パターンＡＰ１は第１方向Ｄ１に長く延び得る。一例として、第１活性パターンＡＰ１はＰＭＯＳが形成される領域に配置され得る。他の例として、第１活性パターンＡＰ１はＮＭＯＳが形成される領域に配置され得る。以下では、第１活性パターンＡＰ１はＰＭＯＳが形成される領域に配置される場合を説明する。
【0020】
第１活性パターンＡＰ１は多チャネル活性パターンであり得る。第１活性パターンＡＰ１は第１下部パターンＢＰ１と、複数の第１シートパターンＮＳ１を含み得る。第１下部パターンＢＰ１は基板１００から突出し得る。第１下部パターンＢＰ１は第１方向Ｄ１に長く延び得る。
【0021】
複数の第１シートパターンＮＳ１は第１下部パターンの上面ＢＰ１＿ＵＳ上に配置される。複数の第１シートパターンＮＳ１は第１下部パターンＢＰ１と第３方向Ｄ３に離隔し得る。それぞれの第１シートパターンＮＳ１は第３方向Ｄ３に離隔し得る。
【0022】
それぞれの第１シートパターンＮＳ１は上面ＮＳ１＿ＵＳと、下面ＮＳ１＿ＢＳを含み得る。第１シートパターンの上面ＮＳ１＿ＵＳは第１シートパターンの下面ＮＳ１＿ＢＳと第３方向Ｄ３に対向（ｏｐｐｏｓｉｔｅ）する面である。それぞれの第１シートパターンＮＳ１は第１方向Ｄ１に対向する第１側壁ＮＳ１＿ＳＷ１と、第２方向Ｄ２に対向する第２側壁ＮＳ１＿ＳＷ２を含み得る。第３方向Ｄ３は第１方向Ｄ１および第２方向Ｄ２と交差する方向であり得る。例えば、第３方向Ｄ３は基板１００の厚さ方向であり得る。第１方向Ｄ１は第２方向Ｄ２と交差する方向であり得る。
【0023】
第１シートパターンの上面ＮＳ１＿ＵＳおよび第１シートパターンの下面ＮＳ１＿ＢＳは、第１シートパターンの第１側壁ＮＳ１＿ＳＷ１と、第１シートパターンの第２側壁ＮＳ１＿ＳＷ２により連結され得る。第１シートパターンの第１側壁ＮＳ１＿ＳＷ１は後述する第１ソース／ドレインパターン１５０と連結され、接触する。第１シートパターンの第１側壁ＮＳ１＿ＳＷ１は第１シートパターンＮＳ１の終端を含み得る。例えば、第１シートパターンＮＳ１の終端は、第１シートパターンの上面ＮＳ１＿ＵＳおよび第１シートパターンの下面ＮＳ１＿ＢＳの間の中心ラインに位置し得るが、これに制限されるものではない。
【0024】
第１活性パターンの上面ＡＰ１＿ＵＳは複数の第１シートパターンＮＳ１のうち最上部に配置された第１シートパターンの上面であり得る。第１シートパターンＮＳ１は第３方向Ｄ３に３個が配置される場合を示したが、説明の便宜のためであり、これに制限されるものではない。
【0025】
第１下部パターンＢＰ１は基板１００の一部をエッチングして形成されたものであってもよいし、基板１００から成長したエピ層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）を含んでもよい。第１下部パターンＢＰ１は元素半導体物質であるシリコンまたはゲルマニウムを含み得る。また、第１下部パターンＢＰ１は化合物半導体を含み得、例えば、ＩＶ－ＩＶ族化合物半導体またはＩＩＩ－Ｖ族化合物半導体を含み得る。
【0026】
ＩＶ－ＩＶ族化合物半導体は、例えば、炭素（Ｃ）、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）のうち少なくとも２個以上を含む二元系化合物（ｂｉｎａｒｙ ｃｏｍｐｏｕｎｄ）、三元系化合物（ｔｅｒｎａｒｙ ｃｏｍｐｏｕｎｄ）またはこれらにＩＶ族元素がドープされた化合物であり得る。
【0027】
ＩＩＩ－Ｖ族化合物半導体は例えば、ＩＩＩ族元素としてアルミニウム（Ａｌ）、ガリウム（Ｇａ）およびインジウム（Ｉｎ）のうち少なくとも一つとＶ族元素であるリン（Ｐ）、砒素（Ａｓ）およびアンチモニウム（Ｓｂ）のうちの一つが結合されて形成される二元系化合物、三元系化合物または四元系化合物のうちの一つであり得る。
【0028】
第１シートパターンＮＳ１は元素半導体物質であるシリコンまたはゲルマニウム、ＩＶ－ＩＶ族化合物半導体またはＩＩＩ－Ｖ族化合物半導体のうちの一つを含み得る。それぞれの第１シートパターンＮＳ１は第１下部パターンＢＰ１と同じ物質を含むこともでき、第１下部パターンＢＰ１と異なる物質を含むこともできる。
【0029】
いくつかの実施形態による半導体装置で、第１下部パターンＢＰ１はシリコンを含むシリコン下部パターンであり、第１シートパターンＮＳ１はシリコンを含むシリコンシートパターンであり得る。
【0030】
第１シートパターンＮＳ１の第２方向Ｄ２への幅は第１下部パターンＢＰ１の第２方向Ｄ２への幅に比例して大きくなるかまたは小さくなる。一例として、第３方向Ｄ３に積層された第１シートパターンＮＳ１の第２方向Ｄ２への幅は、同一に示したが、説明の便宜のためであり、これに制限されるものではない。図示とは異なり、第１下部パターンＢＰ１から遠くなるに従って、第３方向Ｄ３に積層された第１シートパターンＮＳ１の第２方向Ｄ２への幅は小さくなる。
【0031】
フィールド絶縁膜１０５は基板１００上に形成される。フィールド絶縁膜１０５は第１下部パターンＢＰ１の側壁上に配置される。フィールド絶縁膜１０５は第１下部パターンの上面ＢＰ１＿ＵＳ上に配置されない。
【0032】
一例として、フィールド絶縁膜１０５は第１下部パターンＢＰ１の側壁を全体的に覆い得る。図示とは異なり、フィールド絶縁膜１０５は第１下部パターンＢＰ１の側壁の一部を覆い得る。このような場合、第１下部パターンＢＰ１の一部はフィールド絶縁膜１０５の上面より第３方向Ｄ３に突出し得る。
【0033】
それぞれの第１シートパターンＮＳ１はフィールド絶縁膜１０５の上面より高く配置される。フィールド絶縁膜１０５は例えば、酸化膜、窒化膜、酸窒化膜またはこれらの組み合わせ膜を含み得る。フィールド絶縁膜１０５は単一膜である場合を示したが、説明の便宜のためであり、これに制限されるものではない。
【0034】
複数の第１ゲート構造体ＧＳ１は基板１００上に配置される。それぞれの第１ゲート構造体ＧＳ１は第２方向Ｄ２に延び得る。第１ゲート構造体ＧＳ１は第１方向Ｄ１に離隔して配置される。第１ゲート構造体ＧＳ１は互いに第１方向Ｄ１に隣接し得る。例えば、第１ゲート構造体ＧＳ１は第１方向Ｄ１に第１ソース／ドレインパターン１５０の両側に配置される。
【0035】
第１ゲート構造体ＧＳ１は第１活性パターンＡＰ１上に配置される。第１ゲート構造体ＧＳ１は第１活性パターンＡＰ１と交差し得る。第１ゲート構造体ＧＳ１は第１下部パターンＢＰ１と交差し得る。第１ゲート構造体ＧＳ１はそれぞれの第１シートパターンＮＳ１を囲み得る。第１ゲート構造体ＧＳ１は例えば、第１ゲート電極１２０、第１ゲート絶縁膜１３０、第１ゲートスペーサ１４０および第１ゲートキャッピングパターン１４５を含み得る。
【0036】
第１ゲート構造体ＧＳ１は第３方向Ｄ３に隣接した第１シートパターンＮＳ１の間と、第１下部パターンＢＰ１および第１シートパターンＮＳ１の間に配置された複数のインナー（ｉｎｎｅｒ）ゲート構造体ＩＮＴ１＿ＧＳ１，ＩＮＴ２＿ＧＳ１，ＩＮＴ３＿ＧＳ１を含み得る。インナーゲート構造体ＩＮＴ１＿ＧＳ１，ＩＮＴ２＿ＧＳ１，ＩＮＴ３＿ＧＳ１は、第１下部パターンの上面ＢＰ１＿ＵＳおよび第１最下部シートパターンの下面ＮＳ１＿ＢＳの間と、第３方向Ｄ３に対向する第１シートパターンの上面ＮＳ１＿ＵＳおよび第１シートパターンの下面ＮＳ１＿ＢＳの間に配置される。例えば、インナーゲート構造体ＩＮＴ１＿ＧＳ１，ＩＮＴ２＿ＧＳ１，ＩＮＴ３＿ＧＳ１の個数は第１シートパターンＮＳ１の個数と同一であり得る。
【0037】
インナーゲート構造体ＩＮＴ１＿ＧＳ１，ＩＮＴ２＿ＧＳ１，ＩＮＴ３＿ＧＳ１は、第１下部パターンの上面ＢＰ１＿ＵＳ、第１シートパターンの上面ＮＳ１＿ＵＳおよび第１シートパターンの下面ＮＳ１＿ＢＳと接触する。
【0038】
インナーゲート構造体ＩＮＴ１＿ＧＳ１，ＩＮＴ２＿ＧＳ１，ＩＮＴ３＿ＧＳ１は、後述する第１ソース／ドレインパターン１５０と直接接触し得る。第１ゲート構造体ＧＳ１は第１インナーゲート構造体ＩＮＴ１＿ＧＳ１と、第２インナーゲート構造体ＩＮＴ２＿ＧＳ１と、第３インナーゲート構造体ＩＮＴ３＿ＧＳ１を含み得る。第１インナーゲート構造体ＩＮＴ１＿ＧＳ１と、第２インナーゲート構造体ＩＮＴ２＿ＧＳ１と、第３インナーゲート構造体ＩＮＴ３＿ＧＳ１は第１下部パターンＢＰ１上に順次配置される。
【0039】
第３インナーゲート構造体ＩＮＴ３＿ＧＳ１は第１下部パターンＢＰ１と、第１シートパターンＮＳ１の間に配置される。第３インナーゲート構造体ＩＮＴ３＿ＧＳ１はインナーゲート構造体ＩＮＴ１＿ＧＳ１，ＩＮＴ２＿ＧＳ１，ＩＮＴ３＿ＧＳ１のうち最下部に配置される。第３インナーゲート構造体ＩＮＴ３＿ＧＳ１は最下部インナーゲート構造体であり得る。
【0040】
第１インナーゲート構造体ＩＮＴ１＿ＧＳ１および第２インナーゲート構造体ＩＮＴ２＿ＧＳ１は、第３方向Ｄ３に隣接する第１シートパターンＮＳ１の間に配置される。第１インナーゲート構造体ＩＮＴ１＿ＧＳ１はインナーゲート構造体ＩＮＴ１＿ＧＳ１，ＩＮＴ２＿ＧＳ１，ＩＮＴ３＿ＧＳ１のうち最上部に配置される。第１インナーゲート構造体ＩＮＴ１＿ＧＳ１は最上部インナーゲート構造体であり得る。第２インナーゲート構造体ＩＮＴ２＿ＧＳ１は、第１インナーゲート構造体ＩＮＴ１＿ＧＳ１と第３インナーゲート構造体ＩＮＴ３＿ＧＳ１の間に配置される。
【0041】
インナーゲート構造体ＩＮＴ１＿ＧＳ１，ＩＮＴ２＿ＧＳ１，ＩＮＴ３＿ＧＳ１は、隣接した第１シートパターンＮＳ１の間と、第１下部パターンＢＰ１および第１シートパターンＮＳ１の間に配置された第１ゲート電極１２０および第１ゲート絶縁膜１３０を含む。
【0042】
一例として、第１インナーゲート構造体ＩＮＴ１＿ＧＳ１の第１方向Ｄ１への幅は、第２インナーゲート構造体ＩＮＴ２＿ＧＳ１の第１方向Ｄ１への幅と同一であり得る。第３インナーゲート構造体ＩＮＴ３＿ＧＳ１の第１方向Ｄ１への幅は、第２インナーゲート構造体ＩＮＴ２＿ＧＳ１の第１方向Ｄ１への幅と同一であり得る。
【0043】
他の例として、第３インナーゲート構造体ＩＮＴ３＿ＧＳ１の第１方向Ｄ１への幅は、第２インナーゲート構造体ＩＮＴ２＿ＧＳ１の第１方向Ｄ１への幅より大きくてもよい。第１インナーゲート構造体ＩＮＴ１＿ＧＳ１の第１方向Ｄ１への幅は第２インナーゲート構造体ＩＮＴ２＿ＧＳ１の第１方向Ｄ１への幅と同一であり得る。
【0044】
第２インナーゲート構造体ＩＮＴ２＿ＧＳ１を例に挙げると、第２インナーゲート構造体ＩＮＴ２＿ＧＳ１の幅は第３方向Ｄ３に対向する第１シートパターンの上面ＮＳ１＿ＵＳおよび第１シートパターンの下面ＮＳ１＿ＢＳの間の中間で測定し得る。
【0045】
参考までに、第２インナーゲート構造体ＩＮＴ２＿ＧＳ１のレベルでの平面図を図５に示した。第１シートパターンＮＳ１のうち第１下部パターンＢＰ１に最も隣接した第１最下部シートパターン（ＮＳ１）のレベルでの平面図を図６に示した。図面に示していないが、第１ソース／ドレインコンタクト１８０が形成された部分を除けば、他のインナーゲート構造体ＩＮＴ１＿ＧＳ１，ＩＮＴ３＿ＧＳ１のレベルでの平面図も図５と類似し得る。図面に示していないが、第１ソース／ドレインコンタクト１８０が形成された部分を除けば、他の第１シートパターンＮＳ１のレベルでの平面図も図６と類似し得る。
【0046】
第１ゲート電極１２０は第１下部パターンＢＰ１上に配置される。第１ゲート電極１２０は第１下部パターンＢＰ１と交差し得る。第１ゲート電極１２０は第１シートパターンＮＳ１を囲み得る。第１ゲート電極１２０の一部は隣接した第１シートパターンＮＳ１の間と、第１下部パターンＢＰ１および第１シートパターンＮＳ１の間に配置される。
【0047】
第１ゲート電極１２０は金属、金属合金、導電性金属窒化物、金属シリサイド、ドープされた半導体物質、導電性金属酸化物および導電性金属酸窒化物のうち少なくとも一つを含み得る。第１ゲート電極１２０は例えば、チタン窒化物（ＴｉＮ）、タンタル炭化物（ＴａＣ）、タンタル窒化物（ＴａＮ）、チタンシリコン窒化物（ＴｉＳｉＮ）、タンタルシリコン窒化物（ＴａＳｉＮ）、タンタルチタン窒化物（ＴａＴｉＮ）、チタンアルミニウム窒化物（ＴｉＡｌＮ）、タンタルアルミニウム窒化物（ＴａＡｌＮ）、タングステン窒化物（ＷＮ）、ルテニウム（Ｒｕ）、チタンアルミニウム（ＴｉＡｌ）、チタンアルミニウム炭窒化物（ＴｉＡｌＣ－Ｎ）、チタンアルミニウム炭化物（ＴｉＡｌＣ）、チタン炭化物（ＴｉＣ）、タンタル炭窒化物（ＴａＣＮ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、ニッケル白金（Ｎｉ－Ｐｔ）、ニオブ（Ｎｂ）、ニオブ窒化物（ＮｂＮ）、ニオブ炭化物（ＮｂＣ）、モリブデン（Ｍｏ）、モリブデン窒化物（ＭｏＮ）、モリブデン炭化物（ＭｏＣ）、タングステン炭化物（ＷＣ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、銀（Ａｇ）、金（Ａｕ）、亜鉛（Ｚｎ）、バナジウム（Ｖ）およびこれらの組み合わせのうち少なくとも一つを含み得るが、これに制限されるものではない。導電性金属酸化物および導電性金属酸窒化物は上述した物質が酸化した形態を含み得るが、これに制限されるものではない。
【0048】
第１ゲート電極１２０は後述する第１ソース／ドレインパターン１５０の両側に配置される。第１ゲート構造体ＧＳ１は第１ソース／ドレインパターン１５０の第１方向Ｄ１に両側に配置される。
【0049】
一例として、第１ソース／ドレインパターン１５０の両側に配置された第１ゲート電極１２０がすべてトランジスタのゲートとして使用される通常のゲート電極であり得る。他の例として、第１ソース／ドレインパターン１５０の一側に配置された第１ゲート電極１２０はトランジスタのゲートとして使用されるが、第１ソース／ドレインパターン１５０の他側に配置された第１ゲート電極１２０はダミーゲート電極であり得る。
【0050】
第１ゲート絶縁膜１３０はフィールド絶縁膜１０５の上面、第１下部パターンの上面ＢＰ１＿ＵＳに沿って延び得る。第１ゲート絶縁膜１３０は複数の第１シートパターンＮＳ１を囲み得る。第１ゲート絶縁膜１３０は第１シートパターンＮＳ１の周囲に沿って配置される。第１ゲート電極１２０は第１ゲート絶縁膜１３０上に配置される。第１ゲート絶縁膜１３０は第１ゲート電極１２０および第１シートパターンＮＳ１の間に配置される。第１ゲート絶縁膜１３０の一部は第３方向Ｄ３に隣接した第１シートパターンＮＳ１の間と、第１下部パターンＢＰ１および第１シートパターンＮＳ１の間に配置される。
【0051】
第１ゲート絶縁膜１３０はシリコン酸化物、シリコン－ゲルマニウム酸化物、ゲルマニウム酸化物、シリコン酸窒化物、シリコン窒化物、またはシリコン酸化物より誘電率が大きい高誘電率物質を含み得る。高誘電率物質は例えば、ホウ素窒化物（ｂｏｒｏｎ ｎｉｔｒｉｄｅ）、ハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）、ハフニウムシリコン酸化物（ｈａｆｎｉｕｍ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、ハフニウムアルミニウム酸化物（ｈａｆｎｉｕｍ ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）、ランタン酸化物（ｌａｎｔｈａｎｕｍ ｏｘｉｄｅ）、ランタンアルミニウム酸化物（ｌａｎｔｈａｎｕｍ ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）、ジルコニウム酸化物（ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、ジルコニウムシリコン酸化物（ｚｉｒｃｏｎｉｕｍ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、タンタル酸化物（ｔａｎｔａｌｕｍ ｏｘｉｄｅ）、チタン酸化物（ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、バリウムストロンチウムチタン酸化物（ｂａｒｉｕｍ ｓｔｒｏｎｔｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、バリウムチタン酸化物（ｂａｒｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、ストロンチウムチタン酸化物（ｓｔｒｏｎｔｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、イットリウム酸化物（ｙｔｔｒｉｕｍ ｏｘｉｄｅ）、アルミニウム酸化物（ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）、鉛スカンジウムタンタル酸化物（ｌｅａｄ ｓｃａｎｄｉｕｍ ｔａｎｔａｌｕｍ ｏｘｉｄｅ）、または鉛亜鉛ニオブ酸塩（ｌｅａｄ ｚｉｎｃ ｎｉｏｂａｔｅ）のうち一つ以上を含み得る。
【0052】
第１ゲート絶縁膜１３０は単一膜で示したが、説明の便宜のためであり、これに制限されるものではない。第１ゲート絶縁膜１３０は複数の膜を含み得る。第１ゲート絶縁膜１３０は第１シートパターンＮＳ１と第１ゲート電極１２０の間に配置された界面膜（ｉｎｔｅｒｆａｃｉａｌ ｌａｙｅｒ）および高誘電率絶縁膜を含むこともできる。
【0053】
いくつかの実施形態による半導体装置は、ネガティブキャパシタ（Ｎｅｇａｔｉｖｅ Ｃａｐａｃｉｔｏｒ）を利用したＮＣ（Ｎｅｇａｔｉｖｅ Ｃａｐａｃｉｔａｎｃｅ）ＦＥＴを含み得る。例えば、第１ゲート絶縁膜１３０は強誘電体特性を有する強誘電体物質膜と、常誘電体特性を有する常誘電体物質膜を含み得る。
【0054】
強誘電体物質膜は負のキャパシタンスを有することができ、常誘電体物質膜は正のキャパシタンスを有することができる。例えば、二個以上のキャパシタが直列連結され、それぞれのキャパシタのキャパシタンスが正の値を有する場合、全体キャパシタンスはそれぞれの個別キャパシタのキャパシタンスより減少する。反面、直列連結された二個以上のキャパシタのキャパシタンスのうち少なくとも一つが負の値を有する場合、全体キャパシタンスは正の値を有してそれぞれの個別キャパシタンスの絶対値より大きい。
【0055】
負のキャパシタンスを有する強誘電体物質膜と、正のキャパシタンスを有する常誘電体物質膜が直列に連結される場合、直列に連結された強誘電体物質膜および常誘電体物質膜の全体的なキャパシタンス値は増加し得る。全体的なキャパシタンス値が増加することを用いて、強誘電体物質膜を含むトランジスタは常温で６０ｍＶ／ｄｅｃａｄｅ未満のサブスレッショルドスイング（ｓｕｂｔｈｒｅｓｈｏｌｄ ｓｗｉｎｇ（ＳＳ））を有することができる。
【0056】
強誘電体物質膜は強誘電体特性を有することができる。強誘電体物質膜は、例えば、ハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）、ハフニウムジルコニウム酸化物（ｈａｆｎｉｕｍ ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、バリウムストロンチウムチタン酸化物（ｂａｒｉｕｍ ｓｔｒｏｎｔｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、バリウムチタン酸化物（ｂａｒｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）および鉛ジルコニウムチタン酸化物（ｌｅａｄ ｚｉｒｃｏｎｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）のうち少なくとも一つを含み得る。ここで、一例として、ハフニウムジルコニウム酸化物（ｈａｆｎｉｕｍ ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）はハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）にジルコニウム（Ｚｒ）がドープされた物質であり得る。他の例として、ハフニウムジルコニウム酸化物（ｈａｆｎｉｕｍ ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）はハフニウム（Ｈｆ）とジルコニウム（Ｚｒ）と酸素（Ｏ）の化合物であり得る。
【0057】
強誘電体物質膜はドープされたドーパントをさらに含み得る。例えば、ドーパントは、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニオブ（Ｎｂ）、ランタン（Ｌａ）、イットリウム（Ｙ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、カルシウム（Ｃａ）、セリウム（Ｃｅ）、ジスプロシウム（Ｄｙ）、エルビウム（Ｅｒ）、ガドリニウム（Ｇｄ）、ゲルマニウム（Ｇｅ）、スカンジウム（Ｓｃ）、ストロンチウム（Ｓｒ）およびスズ（Ｓｎ）のうち少なくとも一つを含み得る。強誘電体物質膜がどの強誘電体物質を含むかによって、強誘電体物質膜に含まれたドーパントの種類は変わり得る。
【0058】
強誘電体物質膜がハフニウム酸化物を含む場合、強誘電体物質膜に含まれたドーパントは例えば、ガドリニウム（Ｇｄ）、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）およびイットリウム（Ｙ）のうち少なくとも一つを含み得る。
【0059】
ドーパントがアルミニウム（Ａｌ）の場合、強誘電体物質膜は３～８ａｔ％（ａｔｏｍｉｃ ％）のアルミニウムを含み得る。ここで、ドーパントの割合はハフニウムおよびアルミニウムの合計に対するアルミニウムの割合であり得る。
【0060】
ドーパントがシリコン（Ｓｉ）の場合、強誘電体物質膜は２～１０ａｔ％のシリコンを含み得る。ドーパントがイットリウム（Ｙ）の場合、強誘電体物質膜は２～１０ａｔ％のイットリウムを含み得る。ドーパントがガドリニウム（Ｇｄ）の場合、強誘電体物質膜は１～７ａｔ％のガドリニウムを含み得る。ドーパントがジルコニウム（Ｚｒ）の場合、強誘電体物質膜は５０～８０ａｔ％のジルコニウムを含み得る。
【0061】
常誘電体物質膜は常誘電体特性を有することができる。常誘電体物質膜は例えば、シリコン酸化物（ｓｉｌｉｃｏｎ ｏｘｉｄｅ）および高誘電率を有する金属酸化物のうち少なくとも一つを含み得る。常誘電体物質膜に含まれた金属酸化物は、例えば、ハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）、ジルコニウム酸化物（ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）およびアルミニウム酸化物（ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）のうち少なくとも一つを含み得るが、これに制限されるものではない。
【0062】
強誘電体物質膜および常誘電体物質膜は同じ物質を含み得る。強誘電体物質膜は強誘電体特性を有するが、常誘電体物質膜は強誘電体特性を有しないとし得る。例えば、強誘電体物質膜および常誘電体物質膜がハフニウム酸化物を含む場合、強誘電体物質膜に含まれたハフニウム酸化物の結晶構造は常誘電体物質膜に含まれたハフニウム酸化物の結晶構造と異なる。
【0063】
強誘電体物質膜は強誘電体特性を有する厚さを有することができる。強誘電体物質膜の厚さは例えば、０．５～１０ｎｍであり得るが、これに制限されるものではない。それぞれの強誘電体物質ごとに強誘電体特性を示す臨界厚さが変わり得るので、強誘電体物質膜の厚さは強誘電体物質に応じて変わり得る。
【0064】
一例として、第１ゲート絶縁膜１３０は一つの強誘電体物質膜を含み得る。他の例として、第１ゲート絶縁膜１３０は互いに離隔した複数の強誘電体物質膜を含み得る。第１ゲート絶縁膜１３０は複数の強誘電体物質膜と、複数の常誘電体物質膜が交互に積層された積層膜構造を有することができる。
【0065】
第１ゲートスペーサ１４０は第１ゲート電極の側壁１２０ＳＷ上に配置される。第１ゲートスペーサ１４０は第１下部パターンＢＰ１および第１シートパターンＮＳ１の間と、第３方向Ｄ３に隣接する第１シートパターンＮＳ１の間に配置されない。
【0066】
第１ゲートスペーサ１４０は第１スペーサ膜１４１と、第２スペーサ膜１４２を含み得る。第２スペーサ膜１４２は第１スペーサ膜１４１上に配置される。第１スペーサ膜１４１は第１ゲート電極１２０と第２スペーサ膜１４２の間に配置される。第１スペーサ膜１４１は第１ゲート絶縁膜１３０および第２スペーサ膜１４２と接触し得る。
【0067】
第１スペーサ膜１４１は延在部１４１ＥＸと、突出部１４１ＰＲを含み得る。第１スペーサ膜の延在部１４１ＥＸは第１ゲート電極の側壁１２０ＳＷに沿って第２方向Ｄ２に延び得る。
【0068】
第１スペーサ膜の突出部１４１ＰＲは第１スペーサ膜の延在部１４１ＥＸから第１方向Ｄ１に突出し得る。第１スペーサ膜の突出部１４１ＰＲは第１スペーサ膜の延在部１４１ＥＸから最も遠い位置にある終端１４１ＰＲ＿ＴＰを含み得る。第１スペーサ膜の突出部の終端１４１ＰＲ＿ＴＰは第１ゲート電極の側壁１２０ＳＷから最も遠い位置にある地点である。
【0069】
【0070】
第１ゲートスペーサ１４０は内側壁１４０ＩＳＷと、連結側壁１４０ＣＳＷと、外側壁１４０ＯＳＷを含み得る。第１ゲートスペーサの内側壁１４０ＩＳＷは第２方向Ｄ２に延びた第１ゲート電極の側壁１２０ＳＷに向かう。第１ゲートスペーサの内側壁１４０ＩＳＷは第２方向Ｄ２に延び得る。
【0071】
第１ゲートスペーサの外側壁１４０ＯＳＷは第２方向Ｄ２に延び得る。第１ゲートスペーサの外側壁１４０ＯＳＷは第１ゲートスペーサの内側壁１４０ＩＳＷと第１方向Ｄ１で反対となる。第１ゲートスペーサの連結側壁１４０ＣＳＷは第１ゲートスペーサの内側壁１４０ＩＳＷと連結される。第１ゲートスペーサの連結側壁１４０ＣＳＷは第１方向Ｄ１に延び得る。例えば、図２および図７のように断面視したときに、第１ゲートスペーサの連結側壁１４０ＣＳＷは第１ゲートスペーサの外側壁１４０ＯＳＷと連結されない。図５および図６のように平面視したときに、第１ゲートスペーサの連結側壁１４０ＣＳＷは第１ゲートスペーサの外側壁１４０ＯＳＷと連結されない。
【0072】
第２スペーサ膜１４２は第１ゲート電極の側壁１２０ＳＷに沿って延び得る。図２および図７のように断面視したときに、第２スペーサ膜１４２の一部は第１ソース／ドレインパターンの上面１５０ＵＳに沿って延び得る。第１ゲート電極の側壁１２０ＳＷ上で、第１スペーサ膜１４１は第２スペーサ膜１４２と第１ゲート電極１２０の間に配置される。第１ソース／ドレインパターンの上面１５０ＵＳ上で、第１スペーサ膜１４１は第２スペーサ膜１４２と第１ソース／ドレインパターン１５０の間に配置されない。例えば、第２スペーサ膜１４２は第１ソース／ドレインパターンの上面１５０ＵＳと接触し得る。
【0073】
第１ゲート電極の側壁１２０ＳＷ上での第２スペーサ膜１４２の厚さｔ１２は、第１ソース／ドレインパターンの上面１５０ＵＳ上での第２スペーサ膜１４２の厚さｔ１１より大きいか同じであり得る。例えば、第１ゲート電極の側壁１２０ＳＷ上での第２スペーサ膜１４２の厚さｔ１２は第１ソース／ドレインパターンの上面１５０ＵＳ上での第２スペーサ膜１４２の厚さｔ１１より大きい。
【0074】
第１ゲート絶縁膜１３０は第１ゲートスペーサの内側壁１４０ＩＳＷに沿って延び得る。第１ゲート絶縁膜１３０は第１ゲートスペーサの内側壁１４０ＩＳＷと接触し得る。
【0075】
第１スペーサ膜１４１は第１ゲートスペーサの内側壁１４０ＩＳＷを含む。第１ゲートスペーサの内側壁１４０ＩＳＷ全体が第１スペーサ膜１４１により定義される。第１ゲートスペーサの内側壁１４０ＩＳＷ全体は第１スペーサ膜の延在部１４１ＥＸにより定義される。
【0076】
第１スペーサ膜１４１は第１ゲートスペーサの連結側壁１４０ＣＳＷを含む。第１ゲートスペーサの連結側壁１４０ＣＳＷの少なくとも一部は第１スペーサ膜１４１により定義される。例えば、第１ゲートスペーサの連結側壁１４０ＣＳＷ全体が第１スペーサ膜１４１により定義される。第１ゲートスペーサの連結側壁１４０ＣＳＷは第１スペーサ膜の突出部１４１ＰＲにより定義される。
【0077】
第１スペーサ膜１４１および第２スペーサ膜１４２は互いに異なる絶縁物質を含み得る。第１スペーサ膜１４１および第２スペーサ膜１４２は、それぞれ例えば、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン酸化物（ＳｉＯ２）、シリコン酸炭窒化物（ＳｉＯＣＮ）、シリコンホウ素窒化物（ＳｉＢＮ）、シリコン酸ホウ素窒化物（ＳｉＯＢＮ）、シリコン酸炭化物（ＳｉＯＣ）のうち少なくとも一つを含み得る。第２スペーサ膜１４２の誘電率は第１スペーサ膜１４１の誘電率より小さくてもよいが、これに制限されるものではない。
【0078】
第１ゲートキャッピングパターン１４５は第１ゲート電極１２０および第１ゲートスペーサ１４０上に配置される。第１ゲートキャッピングパターン１４５の上面は第１層間絶縁膜１９０の上面と同一平面に置かれ得るが、これに制限されるものではない。図示とは異なり、第１ゲートキャッピングパターン１４５は第１ゲートスペーサ１４０の間に配置されてもよい。
【0079】
第１ゲートキャッピングパターン１４５は例えば、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン炭窒化物（ＳｉＣＮ）、シリコン酸炭窒化物（ＳｉＯＣＮ）およびこれらの組み合わせのうち少なくとも一つを含み得る。第１ゲートキャッピングパターン１４５は第１層間絶縁膜１９０に対するエッチング選択比を有する物質を含み得る。
【0080】
第１ソース／ドレインパターン１５０は第１活性パターンＡＰ１上に配置される。第１ソース／ドレインパターン１５０は第１下部パターンＢＰ１上に配置される。第１ソース／ドレインパターン１５０は第１シートパターンＮＳ１と連結される。
【0081】
第１ソース／ドレインパターン１５０は第１ゲート構造体ＧＳ１の側面に配置される。第１ソース／ドレインパターン１５０は第１方向Ｄ１に隣接する第１ゲート構造体ＧＳ１の間に配置される。例えば、第１ソース／ドレインパターン１５０は第１ゲート構造体ＧＳ１の両側に配置される。図示とは異なり、第１ソース／ドレインパターン１５０は第１ゲート構造体ＧＳ１の一側に配置され、第１ゲート構造体ＧＳ１の他側には配置されなくてもよい。
【0082】
第１ソース／ドレインパターン１５０は第１シートパターンＮＳ１をチャネル領域として使用するトランジスタのソース／ドレインに含まれ得る。
【0083】
第１ソース／ドレインパターン１５０は第１ソース／ドレインリセス１５０Ｒ内に配置される。第１ソース／ドレインリセス１５０Ｒは第３方向Ｄ３に延びる。第１ソース／ドレインリセス１５０Ｒは第１方向Ｄ１に隣接した第１ゲート構造体ＧＳ１の間に定義される。
【0084】
第１ソース／ドレインリセス１５０Ｒの底面は第１下部パターンＢＰ１により定義される。第１ソース／ドレインリセス１５０Ｒの側壁は第１シートパターンＮＳ１およびインナーゲート構造体ＩＮＴ１＿ＧＳ１，ＩＮＴ２＿ＧＳ１，ＩＮＴ３＿ＧＳ１により定義される。インナーゲート構造体ＩＮＴ１＿ＧＳ１，ＩＮＴ２＿ＧＳ１，ＩＮＴ３＿ＧＳ１は、第１ソース／ドレインリセス１５０Ｒの側壁の一部を定義する。図５および図６において、第１ソース／ドレインリセス１５０Ｒは第１ゲートスペーサの連結側壁１４０ＣＳＷを含む。
【0085】
インナーゲート構造体ＩＮＴ１＿ＧＳ１，ＩＮＴ２＿ＧＳ１，ＩＮＴ３＿ＧＳ１は、第１シートパターンの下面ＮＳ１＿ＢＳに向かう上面を含み得る。インナーゲート構造体ＩＮＴ１＿ＧＳ１，ＩＮＴ２＿ＧＳ１，ＩＮＴ３＿ＧＳ１は、第１シートパターンの上面ＮＳ１＿ＵＳまたは第１下部パターンの上面ＢＰ１＿ＵＳに向かう下面を含む。インナーゲート構造体ＩＮＴ１＿ＧＳ１，ＩＮＴ２＿ＧＳ１，ＩＮＴ３＿ＧＳ１は、インナーゲート構造体ＩＮＴ１＿ＧＳ１，ＩＮＴ２＿ＧＳ１，ＩＮＴ３＿ＧＳ１の上面およびインナーゲート構造体ＩＮＴ１＿ＧＳ１，ＩＮＴ２＿ＧＳ１，ＩＮＴ３＿ＧＳ１の下面を連結する側壁を含む。インナーゲート構造体ＩＮＴ１＿ＧＳ１，ＩＮＴ２＿ＧＳ１，ＩＮＴ３＿ＧＳ１の側壁は第１ソース／ドレインリセス１５０Ｒの側壁の一部を定義する。
【0086】
最下部に配置された第１シートパターンＮＳ１と、第１下部パターンＢＰ１の間で、第１ゲート絶縁膜１３０と第１下部パターンＢＰ１の間の境界は第１下部パターンの上面ＢＰ１＿ＵＳであり得る。第１下部パターンの上面ＢＰ１＿ＵＳは第３インナーゲート構造体ＩＮＴ３＿ＧＳ１と第１下部パターンＢＰ１の間の境界であり得る。
【0087】
第１ソース／ドレインリセスの幅拡張領域１５０Ｒ＿ＥＲは第３方向Ｄ３に隣接した第１シートパターンＮＳ１の間に定義される。第１ソース／ドレインリセスの幅拡張領域１５０Ｒ＿ＥＲは第１下部パターンＢＰ１と第１シートパターンＮＳ１の間に定義される。第１ソース／ドレインリセスの幅拡張領域１５０Ｒ＿ＥＲは第３方向Ｄ３に隣接した第１シートパターンＮＳ１の間に延び得る。第１ソース／ドレインリセスの幅拡張領域１５０Ｒ＿ＥＲは第１方向Ｄ１に隣接したインナーゲート構造体ＩＮＴ１＿ＧＳ１，ＩＮＴ２＿ＧＳ１，ＩＮＴ３＿ＧＳ１の間に定義される。
【0088】
第１下部パターンの上面ＢＰ１＿ＵＳから遠くなるに従って、それぞれの第１ソース／ドレインリセスの幅拡張領域１５０Ｒ＿ＥＲは第１方向Ｄ１への幅が増加する部分と、第１方向Ｄ１への幅が減少する部分を含み得る。例えば、第１下部パターンの上面ＢＰ１＿ＵＳから遠くなるに従って、第１ソース／ドレインリセスの幅拡張領域１５０Ｒ＿ＥＲの幅は増加した後に減少し得る。
【0089】
それぞれの第１ソース／ドレインリセスの幅拡張領域１５０Ｒ＿ＥＲで、第１ソース／ドレインリセスの幅拡張領域１５０Ｒ＿ＥＲの幅が最大である地点は、第１シートパターンＮＳ１および第１下部パターンＢＰ１の間、または第３方向Ｄ３に隣接した第１シートパターンＮＳ１の間に位置する。
【0090】
第１ソース／ドレインパターン１５０は第１シートパターンＮＳ１および第１下部パターンＢＰ１と接触し得る。第１ソース／ドレインパターン１５０の一部は第１ゲートスペーサの連結側壁１４０ＣＳＷと接触し得る。インナーゲート構造体ＩＮＴ１＿ＧＳ１，ＩＮＴ２＿ＧＳ１，ＩＮＴ３＿ＧＳ１の第１ゲート絶縁膜１３０は第１ソース／ドレインパターン１５０と接触し得る。
【0091】
第１ソース／ドレインパターン１５０はエピタキシャルパターンを含み得る。第１ソース／ドレインパターン１５０は半導体物質を含む。第１ソース／ドレインパターン１５０は半導体ライナ膜１５１と、半導体充填膜１５２を含み得る。
【0092】
半導体ライナ膜１５１は第１ソース／ドレインリセス１５０Ｒに沿って連続して形成される。半導体ライナ膜１５１は第１ソース／ドレインリセス１５０Ｒの側壁および第１ソース／ドレインリセス１５０Ｒの底面に沿って形成される。第１シートパターンＮＳ１により定義された第１ソース／ドレインリセス１５０Ｒに沿って形成された半導体ライナ膜１５１はインナーゲート構造体ＩＮＴ１＿ＧＳ１，ＩＮＴ２＿ＧＳ１，ＩＮＴ３＿ＧＳ１により定義された第１ソース／ドレインリセス１５０Ｒに沿って形成された半導体ライナ膜１５１と直接連結される。
【0093】
半導体ライナ膜１５１は第１活性パターンＡＰ１およびインナーゲート構造体ＩＮＴ１＿ＧＳ１，ＩＮＴ２＿ＧＳ１，ＩＮＴ３＿ＧＳ１と接触し得る。半導体ライナ膜１５１は第１ゲート絶縁膜１３０、第１シートパターンＮＳ１および第１下部パターンＢＰ１と接触する。半導体ライナ膜１５１は第１ゲートスペーサ１４０と接触し得る。半導体ライナ膜１５１は第１ゲートスペーサの連結側壁１４０ＣＳＷと接触する。
【0094】
半導体ライナ膜１５１は外側面１５１ＯＳＷと、内側面１５１ＩＳＷを含み得る。半導体ライナ膜の外側面１５１ＯＳＷは第１活性パターンＡＰ１およびインナーゲート構造体ＩＮＴ１＿ＧＳ１，ＩＮＴ２＿ＧＳ１，ＩＮＴ３＿ＧＳ１と接触し得る。半導体ライナ膜の外側面１５１ＯＳＷは第１ゲート絶縁膜１３０、第１シートパターンＮＳ１および第１下部パターンＢＰ１と接触する。半導体ライナ膜の外側面１５１ＯＳＷは第１シートパターンの第１側壁ＮＳ１＿ＳＷ１と直接連結される。半導体ライナ膜の外側面１５１ＯＳＷは第１ソース／ドレインリセス１５０Ｒのプロファイルを示し得る。
【0095】
半導体ライナ膜の内側面１５１ＩＳＷは半導体ライナ膜の外側面１５１ＯＳＷと反対になる面であり得る。半導体ライナ膜の内側面１５１ＩＳＷは半導体充填膜１５２に向かう面であり得る。
【0096】
図５および図６のように平面視したときに、半導体ライナ膜の内側面１５１ＩＳＷは凹んだ領域１５１ＩＳＷ＿ＣＶと膨らんだ領域１５１ＩＳＷ＿ＣＸ１，１５１ＩＳＷ＿ＣＸ２を含み得る。半導体ライナ膜の内側面１５１ＩＳＷで、凹んだ領域１５１ＩＳＷ＿ＣＶは第１膨らんだ領域１５１ＩＳＷ＿ＣＸ１および第２膨らんだ領域１５１ＩＳＷ＿ＣＸ２の間に位置し得る。凹んだ領域１５１ＩＳＷ＿ＣＶおよび膨らんだ領域１５１ＩＳＷ＿ＣＸ１，１５１ＩＳＷ＿ＣＸ２は曲面で示したが、これに制限されるものではない。凹んだ領域１５１ＩＳＷ＿ＣＶおよび膨らんだ領域１５１ＩＳＷ＿ＣＸ１，１５１ＩＳＷ＿ＣＸ２のうち少なくとも一つは半導体物質の結晶面が露呈する平面の形を含み得る。
【0097】
図５および図６において、半導体ライナ膜の内側面１５１ＩＳＷは第１地点ＰＳ１と、第２地点ＰＳ２と、第３地点ＰＳ３を含み得る。半導体ライナ膜の内側面１５１ＩＳＷの第１地点ＰＳ１は半導体ライナ膜の内側面１５１ＩＳＷが第１ゲートスペーサの連結側壁１４０ＣＳＷと接触する地点とし得る。半導体ライナ膜の内側面１５１ＩＳＷの第３地点ＰＳ３は半導体ライナ膜の内側面１５１ＩＳＷの中心地点とし得る。半導体ライナ膜の内側面１５１ＩＳＷの第３地点ＰＳ３は半導体ライナ膜１５１の第２方向Ｄ２への中央に位置し得る。半導体ライナ膜の内側面１５１ＩＳＷの第２地点ＰＳ２は半導体ライナ膜の内側面１５１ＩＳＷの第１地点ＰＳ１と、半導体ライナ膜の内側面１５１ＩＳＷの第３地点ＰＳ３の間に位置する。
【0098】
半導体ライナ膜の内側面１５１ＩＳＷの第１地点ＰＳ１は第１ゲートスペーサの内側壁１４０ＩＳＷから第１方向Ｄ１に第１距離Ｌ１１だけ離隔し得る。第１距離Ｌ１１は第１地点ＰＳ１が第１ゲートスペーサの内側壁１４０ＩＳＷまたは第１ゲートスペーサの内側壁１４０ＩＳＷの延長線から第１方向Ｄ１に離隔した距離とし得る。第１ゲートスペーサの内側壁１４０ＩＳＷの延長線は第１ゲートスペーサの内側壁１４０ＩＳＷを第２方向Ｄ２に延長させた仮想の線とし得る。
【0099】
半導体ライナ膜の内側面１５１ＩＳＷの第２地点ＰＳ２は第１ゲートスペーサの内側壁１４０ＩＳＷから第１方向Ｄ１に第２距離Ｌ１２だけ離隔し得る。半導体ライナ膜の内側面１５１ＩＳＷの第３地点ＰＳ３は第１ゲートスペーサの内側壁１４０ＩＳＷから第１方向Ｄ１に第３距離Ｌ１３だけ離隔し得る。第１スペーサ膜の突出部の終端１４１ＰＲ＿ＴＰは第１ゲートスペーサの内側壁１４０ＩＳＷから第１方向Ｄ１に第４距離Ｌ１４だけ離隔し得る。
【0100】
第１距離Ｌ１１は第２距離Ｌ１２と異なるとし得る。第３距離Ｌ１３は第２距離Ｌ１２と異なるとし得る。例えば、第１距離Ｌ１１は第２距離Ｌ１２より小さいとし得る。第３距離Ｌ１３は第２距離Ｌ１２より小さいとし得る。図５および図６において、半導体ライナ膜の内側面１５１ＩＳＷの第２地点ＰＳ２は、半導体ライナ膜の内側面１５１ＩＳＷの膨らんだ領域１５１ＩＳＷ＿ＣＸ１，１５１ＩＳＷ＿ＣＸ２に位置し得る。
【0101】
図５および図６において、半導体ライナ膜の内側面１５１ＩＳＷは、第１ゲートスペーサの内側壁１４０ＩＳＷから第１方向Ｄ１に最も遠い位置にある離隔地点１５１ＩＳＷ＿ＳＰを含み得る。例えば、半導体ライナ膜の内側面１５１ＩＳＷの第２地点ＰＳ２は半導体ライナ膜の内側面１５１ＩＳＷの離隔地点１５１ＩＳＷ＿ＳＰであり得る。
【0102】
第４距離Ｌ１４は第１距離Ｌ１１より大きいとし得る。平面視したときに、半導体ライナ膜１５１は第１スペーサ膜の突出部の終端１４１ＰＲ＿ＴＰまで延びない。
【0103】
半導体ライナ膜１５１の一部は第１スペーサ膜１４１より半導体充填膜１５２に向かって第１方向Ｄ１に突出し得る。半導体ライナ膜１５１は半導体ライナ膜の突出部１５１ＰＲを含み得る。半導体ライナ膜の突出部１５１ＰＲは半導体ライナ膜１５１の第１スペーサ膜の突出部の終端１４１ＰＲ＿ＴＰより半導体充填膜１５２に向かって突出した部分とし得る。半導体ライナ膜の内側面１５１ＩＳＷの離隔地点１５１ＩＳＷ＿ＳＰが第１ゲートスペーサの内側壁１４０ＩＳＷと第１方向Ｄ１に離隔した距離Ｌ１２は第４距離Ｌ１４より大きいとし得る。
【0104】
図２、図５および図６において、第１シートパターンの第１側壁ＮＳ１＿ＳＷ１と接触する半導体ライナ膜１５１の第１方向Ｄ１への厚さはインナーゲート構造体ＩＮＴ１＿ＧＳ１，ＩＮＴ２＿ＧＳ１，ＩＮＴ３＿ＧＳ１と接触する半導体ライナ膜１５１の第１方向Ｄ１への厚さより小さい場合を示したが、これに制限されるものではない。
【0105】
【0106】
図２および図１０において、インナーゲート構造体ＩＮＴ１＿ＧＳ１，ＩＮＴ２＿ＧＳ１，ＩＮＴ３＿ＧＳ１と半導体ライナ膜１５１の間に、半導体残余（ｒｅｓｉｄｕｅ）パターンＳＰ＿Ｒが配置される。半導体残余パターンＳＰ＿Ｒは第１シートパターンＮＳ１と接触し得る。半導体残余パターンＳＰ＿Ｒは半導体ライナ膜の外側面１５１ＯＳＷおよびインナーゲート構造体ＩＮＴ１＿ＧＳ１，ＩＮＴ２＿ＧＳ１，ＩＮＴ３＿ＧＳ１の側壁と接触し得る。
【0107】
半導体残余パターンＳＰ＿Ｒは例えば、シリコン－ゲルマニウムを含み得る。半導体ライナ膜１５１がシリコン－ゲルマニウムを含む場合、半導体残余パターンＳＰ＿Ｒのゲルマニウムの分率は半導体ライナ膜１５１のゲルマニウム分率より大きい。半導体残余パターンＳＰ＿Ｒは犠牲パターン（図３８のＳＣ＿Ｌ）除去後に残った残渣とし得る。
【0108】
図２および図１１において、インナーゲート構造体ＩＮＴ１＿ＧＳ１，ＩＮＴ２＿ＧＳ１，ＩＮＴ３＿ＧＳ１と半導体ライナ膜１５１の間に、インナーゲートエアギャップＩＮＴ＿ＡＧが配置される。インナーゲートエアギャップＩＮＴ＿ＡＧは半導体ライナ膜１５１と、インナーゲート構造体ＩＮＴ１＿ＧＳ１，ＩＮＴ２＿ＧＳ１，ＩＮＴ３＿ＧＳ１の第１ゲート絶縁膜１３０の間に配置される。インナーゲートエアギャップＩＮＴ＿ＡＧは半導体ライナ膜１５１と、第１シートパターンＮＳ１と、インナーゲート構造体ＩＮＴ１＿ＧＳ１，ＩＮＴ２＿ＧＳ１，ＩＮＴ３＿ＧＳ１の間に定義される。
【0109】
図面に示していないが、第１ゲート絶縁膜１３０が界面膜（ｉｎｔｅｒｆａｃｉａｌ ｌａｙｅｒ）と、高誘電率絶縁膜を含む場合、界面膜はインナーゲートエアギャップＩＮＴ＿ＡＧと接触する半導体ライナ膜１５１上に形成されることができる。
【0110】
半導体ライナ膜１５１は例えば、シリコン－ゲルマニウムを含み得る。半導体ライナ膜１５１はシリコン－ゲルマニウム膜を含み得る。半導体ライナ膜１５１はドープされたｐ型の不純物を含み得る。例えば、ｐ型の不純物はホウ素（Ｂ）およびガリウム（Ｇａ）のうちの一つを含み得るが、これに制限されるものではない。
【0111】
半導体充填膜１５２は半導体ライナ膜１５１上に配置される。半導体充填膜１５２は半導体ライナ膜１５１と接触し得る。図２において、半導体充填膜１５２は第１ソース／ドレインリセス１５０Ｒの残部を充填することができる。例えば、半導体充填膜の上面１５２ＵＳは第１ソース／ドレインパターンの上面１５０ＵＳであり得る。
【0112】
半導体充填膜１５２は半導体ライナ膜の内側面１５１ＩＳＷ上に配置される。例えば、半導体ライナ膜の内側面１５１ＩＳＷ全体が半導体充填膜１５２と接触し得る。
【0113】
図２および図７において、半導体充填膜１５２は第１活性パターンの上面ＡＰ１＿ＵＳを基準として上部１５２ＵＰおよび下部１５２ＢＰに区分される。半導体充填膜１５２は第１活性パターンの上面ＡＰ１＿ＵＳより第３方向Ｄ３に突出した半導体充填膜の上部１５２ＵＰを含み得る。
【0114】
半導体充填膜の上部１５２ＵＰは上部ファセット面１５２ＵＰ＿ＦＣを含み得る。上部ファセット面１５２ＵＰ＿ＦＣは半導体物質の結晶面であり得、第１スペーサ膜の突出部１４１ＰＲの上面に対して傾斜を有する傾斜面であり得る。第１スペーサ膜の突出部１４１ＰＲは第１活性パターンの上面ＡＰ１＿ＵＳに向かう下面を含み得る。第１スペーサ膜の突出部１４１ＰＲの上面は第１スペーサ膜の突出部１４１ＰＲの下面と第３方向Ｄ３で反対となる。
【0115】
半導体充填膜の上部１５２ＵＰの上部ファセット面１５２ＵＰ＿ＦＣは第１スペーサ膜の突出部の終端１４１ＰＲ＿ＴＰから延び得る。半導体充填膜の上面１５２ＵＳは半導体充填膜の上部１５２ＵＰの上部ファセット面１５２ＵＰ＿ＦＣを含まない。
【0116】
いくつかの実施形態による半導体装置で、半導体充填膜の上部１５２ＵＰは第１スペーサ膜の突出部１４１ＰＲと第３方向Ｄ３に重なる。半導体充填膜の上部１５２ＵＰの第１方向Ｄ１への最大幅Ｗ１２は、第１活性パターンの上面ＡＰ１＿ＵＳでの半導体充填膜１５２の第１方向Ｄ１への幅Ｗ１１より大きい。半導体充填膜の上部１５２ＵＰの上部ファセット面１５２ＵＰ＿ＦＣの終端の部分で、半導体充填膜の上部１５２ＵＰは第１方向Ｄ１への最大幅Ｗ１２を有することができる。
【0117】
半導体充填膜の上部１５２ＵＰは第１活性パターンの上面ＡＰ１＿ＵＳから遠くなるに従って第１方向Ｄ１への幅が増加する部分を含み得る。半導体充填膜の上部１５２ＵＰの少なくとも一部で、半導体充填膜１５２の第１方向Ｄ１への幅は第１活性パターンの上面ＡＰ１＿ＵＳから離れるに従って増加し得る。
【0118】
半導体充填膜の上部１５２ＵＰは第１スペーサ膜の延在部１４１ＥＸと接触しないとし得る。充填膜の上部１５２ＵＰと第１スペーサ膜の延在部１４１ＥＸの間に、第２スペーサ膜１４２が配置される。
【0119】
図７において、第２スペーサ膜１４２は半導体充填膜の上部１５２ＵＰと第１スペーサ膜の突出部１４１ＰＲ＿ＴＰの間の空間をすべて埋め得る。
【0120】
図８において、半導体充填膜の上部１５２ＵＰと第１スペーサ膜の突出部１４１ＰＲ＿ＴＰの間の空間に、スペーサエアギャップ１４２＿ＡＧが配置される。
【0121】
半導体充填膜１５２は例えば、シリコン－ゲルマニウムを含み得る。半導体充填膜１５２はシリコン－ゲルマニウム膜を含み得る。半導体充填膜１５２はドープされたｐ型の不純物を含み得る。半導体ライナ膜１５１のゲルマニウムの分率は半導体充填膜１５２のゲルマニウムの分率より小さい。
【0122】
ソース／ドレインエッチング停止膜１８５は第１ソース／ドレインパターン１５０上に配置される。ソース／ドレインエッチング停止膜１８５は第１ゲートスペーサの外側壁１４０ＯＳＷに沿って延び得る。図面に示していないが、ソース／ドレインエッチング停止膜１８５はフィールド絶縁膜１０５の上面上に配置される。
【0123】
ソース／ドレインエッチング停止膜１８５は第２スペーサ膜１４２と接触し得る。第２スペーサ膜１４２はソース／ドレインエッチング停止膜１８５と第１スペーサ膜１４１の間に配置される。ソース／ドレインエッチング停止膜１８５は第１ゲートキャッピングパターン１４５の側壁に沿って延び得る。
【0124】
ソース／ドレインエッチング停止膜１８５は後述する第１層間絶縁膜１９０に対してエッチング選択比を有する物質を含み得る。ソース／ドレインエッチング停止膜１８５は例えば、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン酸炭窒化物（ＳｉＯＣＮ）、シリコンホウ素窒化物（ＳｉＢＮ）、シリコン酸ホウ素窒化物（ＳｉＯＢＮ）、シリコン酸炭化物（ＳｉＯＣ）およびこれらの組み合わせのうち少なくとも一つを含み得る。
【0125】
第１層間絶縁膜１９０はソース／ドレインエッチング停止膜１８５上に配置される。第１層間絶縁膜１９０は第１ソース／ドレインパターン１５０上に配置される。第１層間絶縁膜１９０は第１ゲートキャッピングパターン１４５の上面を覆わない。例えば、第１層間絶縁膜１９０の上面は第１ゲートキャッピングパターン１４５の上面と同一平面に置かれ得る。
【0126】
第１層間絶縁膜１９０は例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物および低誘電率物質のうち少なくとも一つを含み得る。低誘電率物質は、例えば、Ｆｌｕｏｒｉｎａｔｅｄ ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ（ＦＴＥＯＳ）、Ｈｙｄｒｏｇｅｎ ＳｉｌｓｅｓＱｕｉｏｘａｎｅ（ＨＳＱ）、Ｂｉｓ－ｂｅｎｚｏＣｙｃｌｏＢｕｔｅｎｅ（ＢＣＢ）、ＴｅｔｒａＭｅｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ（ＴＭＯＳ）、ＯｃｔａＭｅｔｈｙｌＣｙｃｌｏＴｅｔｒａＳｉｌｏｘａｎｅ（ＯＭＣＴＳ）、ＨｅｘａＭｅｔｈｙｌＤｉＳｉｌｏｘａｎｅ（ＨＭＤＳ）、ＴｒｉＭｅｔｈｙｌＳｉｌｙｌ Ｂｏｒａｔｅ（ＴＭＳＢ）、ＤｉＡｃｅｔｏｘｙＤｉｔｅｒｔｉａｒｙＢｕｔｏＳｉｌｏｘａｎｅ（ＤＡＤＢＳ）、ＴｒｉＭｅｔｈｙｌＳｉｌｉｌ Ｐｈｏｓｐｈａｔｅ（ＴＭＳＰ）、ＰｏｌｙＴｅｔｒａＦｌｕｏｒｏＥｔｈｙｌｅｎｅ（ＰＴＦＥ）、ＴＯＳＺ（Ｔｏｎｅｎ ＳｉｌａＺｅｎ）、ＦＳＧ（Ｆｌｕｏｒｉｄｅ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ｐｏｌｙｐｒｏｐｙｌｅｎｅ ｏｘｉｄｅのようなｐｏｌｙｉｍｉｄｅ ｎａｎｏｆｏａｍｓ、ＣＤＯ（Ｃａｒｂｏｎ Ｄｏｐｅｄ ｓｉｌｉｃｏｎ Ｏｘｉｄｅ）、ＯＳＧ（Ｏｒｇａｎｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＳｉＬＫ、Ａｍｏｒｐｈｏｕｓ Ｆｌｕｏｒｉｎａｔｅｄ Ｃａｒｂｏｎ、ｓｉｌｉｃａ ａｅｒｏｇｅｌｓ、ｓｉｌｉｃａ ｘｅｒｏｇｅｌｓ、ｍｅｓｏｐｏｒｏｕｓ ｓｉｌｉｃａまたはこれらの組み合わせを含み得るが、これに制限されるものではない。
【0127】
第１ソース／ドレインコンタクト１８０は第１ソース／ドレインパターン１５０上に配置される。第１ソース／ドレインコンタクト１８０は第１ソース／ドレインパターン１５０と連結される。第１ソース／ドレインコンタクト１８０は第１層間絶縁膜１９０、ソース／ドレインエッチング停止膜１８５および第２スペーサ膜１４２を通過して第１ソース／ドレインパターン１５０と連結され得る。
【0128】
図２のように断面視したときに、第１ソース／ドレインコンタクト１８０はソース／ドレインエッチング停止膜１８５のうち第１ゲート構造体ＧＳ１の側壁に沿って延びた部分と接触しない場合が示されたが、これに制限されるものではない。図示とは異なり、一例として、第１ソース／ドレインコンタクト１８０はソース／ドレインエッチング停止膜１８５のち第１ゲート構造体ＧＳ１の側壁に沿って延びた部分と接触し得る。他の例として、第１ソース／ドレインコンタクト１８０は第１ゲートキャッピングパターン１４５と接触し得る。
【0129】
第１ソース／ドレインコンタクト１８０と第１ソース／ドレインパターン１５０の間に、第１金属シリサイド膜１５５がさらに配置される。
【0130】
第１ソース／ドレインコンタクト１８０は単一膜で示したが、説明の便宜のためであり、これに制限されるものではない。第１ソース／ドレインコンタクト１８０は例えば、金属、金属合金、導電性金属窒化物、導電性金属炭化物、導電性金属酸化物、導電性金属炭窒化物および２次元物質（Ｔｗｏ－ｄｉｍｅｎｓｉｏｎａｌ（２Ｄ） ｍａｔｅｒｉａｌ）のうち少なくとも一つを含み得る。
【0131】
第２層間絶縁膜１９１は第１層間絶縁膜１９０上に配置される。第２層間絶縁膜１９１は例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物および低誘電率物質のうち少なくとも一つを含み得る。
【0132】
配線構造体２０５は第２層間絶縁膜１９１内に配置される。配線構造体２０５は第１ソース／ドレインコンタクト１８０と連結され得る。配線構造体２０５は配線ライン２０７と、配線ビア２０６を含み得る。
【0133】
配線ライン２０７および配線ビア２０６は互いに区分される場合を示したが、説明の便宜のためであり、これに制限されるものではない。すなわち、一例として、配線ビア２０６を形成した後、配線ライン２０７が形成されることができる。他の例として、配線ビア２０６および配線ライン２０７は同時に形成されることができる。
【0134】
配線ライン２０７および配線ビア２０６はそれぞれ単一膜で示したが、説明の便宜のためであり、これに制限されるものではない。配線ライン２０７および配線ビア２０６は、それぞれ例えば、金属、金属合金、導電性金属窒化物、導電性金属炭化物、導電性金属酸化物、導電性金属炭窒化物および２次元物質（Ｔｗｏ－ｄｉｍｅｎｓｉｏｎａｌ（２Ｄ） ｍａｔｅｒｉａｌ）のうち少なくとも一つを含み得る。
【0135】
例えば、配線構造体２０５と連結される部分の第１ソース／ドレインコンタクト１８０の上面は配線構造体２０５と連結されない部分の第１ソース／ドレインコンタクト１８０の上面と同一平面に置かれ得る。
【0136】
【0137】
【0138】
【0139】
半導体充填膜の上部１５２ＵＰは第１スペーサ膜の突出部１４１ＰＲの上面の一部と接触する。第１スペーサ膜の突出部１４１ＰＲの上面で、半導体充填膜の上部１５２ＵＰは第１方向Ｄ１への最大幅Ｗ１２を有することができる。例えば、半導体充填膜の上部１５２ＵＰはキノコ状を有することができる。
【0140】
図１３を参照すると、いくつかの実施形態による半導体装置で、第１ゲート電極の側壁１２０ＳＷ上での第２スペーサ膜１４２の厚さｔ１２は第１ソース／ドレインパターンの上面１５０ＵＳ上での第２スペーサ膜１４２の厚さｔ１１と同じであり得る。
【0141】
図１４を参照すると、いくつかの実施形態による半導体装置で、半導体充填膜の上部１５２ＵＰは第１スペーサ膜の延在部１４１ＥＸと接触し得る。
【0142】
また、第１ゲート電極の側壁１２０ＳＷ上での第２スペーサ膜１４２の厚さｔ１２は第１ソース／ドレインパターンの上面１５０ＵＳ上での第２スペーサ膜１４２の厚さｔ１１と同じであり得る。
【0143】
図面に示していないが、図１２の図示と同様の形状を有する半導体充填膜の上部１５２ＵＰも第１スペーサ膜の延在部１４１ＥＸと接触し得る。
【0144】
図１５および図１６はいくつかの実施形態による半導体装置を説明するための図である。図１７および図１８はいくつかの実施形態による半導体装置を説明するための図である。図１９および図２０はいくつかの実施形態による半導体装置を説明するための図である。説明の便宜上、図１～図１１を用いて説明した内容と異なる点を中心に説明する。
【0145】
【0146】
図１５および図１６を参照すると、いくつかの実施形態による半導体装置で、半導体ライナ膜の内側面１５１ＩＳＷは凹んだ領域１５１ＩＳＷ＿ＣＶ１，１５１ＩＳＷ＿ＣＶ２と膨らんだ領域１５１ＩＳＷ＿ＣＸを含み得る。
【0147】
半導体ライナ膜の内側面１５１ＩＳＷで、膨らんだ領域１５１ＩＳＷ＿ＣＸは第１凹んだ領域１５１ＩＳＷ＿ＣＶ１および第２凹んだ領域１５１ＩＳＷ＿ＣＶ２の間に位置し得る。
【0148】
第１距離Ｌ１１は第２距離Ｌ１２より大きいとし得る。第３距離Ｌ１３は第２距離Ｌ１２より大きいとし得る。図１５および図１６において、半導体ライナ膜の内側面１５１ＩＳＷの第３地点ＰＳ３は、半導体ライナ膜の内側面１５１ＩＳＷの膨らんだ領域１５１ＩＳＷ＿ＣＸに位置し得る。半導体ライナ膜の内側面１５１ＩＳＷの第３地点ＰＳ３は半導体ライナ膜の内側面１５１ＩＳＷの離隔地点１５１ＩＳＷ＿ＳＰであり得る。
【0149】
半導体ライナ膜１５１の一部は第１スペーサ膜の突出部の終端１４１ＰＲ＿ＴＰより半導体充填膜１５２に向かって第１方向Ｄ１に突出し得る。例えば、半導体ライナ膜の内側面１５１ＩＳＷの離隔地点１５１ＩＳＷ＿ＳＰが第１ゲートスペーサの内側壁１４０ＩＳＷと第１方向Ｄ１に離隔した距離Ｌ１３は第４距離Ｌ１４より大きいとし得る。
【0150】
図示とは異なり、半導体ライナ膜１５１の一部は第１スペーサ膜の突出部の終端１４１ＰＲ＿ＴＰより半導体充填膜１５２に向かって第１方向Ｄ１に突出しなくてもよい。一例として、半導体ライナ膜の内側面１５１ＩＳＷの離隔地点１５１ＩＳＷ＿ＳＰが第１ゲートスペーサの内側壁１４０ＩＳＷと第１方向Ｄ１に離隔した距離Ｌ１３は第４距離Ｌ１４より小さいか同じであり得る。他の例として、半導体ライナ膜の内側面１５１ＩＳＷの離隔地点１５１ＩＳＷ＿ＳＰは半導体ライナ膜の内側面１５１ＩＳＷの第１地点ＰＳ１であり得る。
【0151】
【0152】
第１距離Ｌ１１は第２距離Ｌ１２より大きいとし得る。第３距離Ｌ１３は第２距離Ｌ１２より小さいとし得る。半導体ライナ膜の内側面１５１ＩＳＷの第１地点ＰＳ３は半導体ライナ膜の内側面１５１ＩＳＷの離隔地点１５１ＩＳＷ＿ＳＰであり得る。
【0153】
半導体ライナ膜１５１の一部は第１スペーサ膜の突出部の終端１４１ＰＲ＿ＴＰより半導体充填膜１５２に向かって第１方向Ｄ１に突出しないとし得る。
【0154】
【0155】
平面視したときに、半導体ライナ膜１５１は第１スペーサ膜の突出部の終端１４１ＰＲ＿ＴＰまで延び得る。
【0156】
図２０のように第１シートパターンＮＳ１に沿って切断した平面視において、第１スペーサ膜１４１により定義された第１ゲートスペーサの連結側壁１４０ＣＳＷ全体が半導体ライナ膜１５１および第１活性パターンＡＰ１に含まれた第１シートパターンＮＳ１と接触し得る。
【0157】
【0158】
【0159】
【0160】
半導体キャッピング膜１５３は半導体充填膜１５２と接触する。半導体キャッピング膜１５３は半導体ライナ膜１５１と接触しない。半導体キャッピング膜１５３は第１ソース／ドレインパターンの上面１５０ＵＳを含む。
【0161】
半導体キャッピング膜１５３のゲルマニウムの分率は半導体充填膜１５２のゲルマニウムの分率より小さい。一例として、半導体キャッピング膜１５３はシリコン－ゲルマニウムを含み得る。半導体キャッピング膜１５３はシリコン－ゲルマニウム膜を含み得る。他の例として、半導体キャッピング膜１５３はシリコンを含み得る。半導体キャッピング膜１５３はシリコン膜を含み得る。
【0162】
半導体キャッピング膜１５３は半導体充填膜の上面１５２ＵＳに沿って延び得る。半導体キャッピング膜１５３は半導体充填膜の上面１５２ＵＳと接触し得る。
【0163】
図２２において、半導体キャッピング膜１５３は半導体充填膜の上部１５２ＵＰの上部ファセット面１５２ＵＰ＿ＦＣに沿って延びない。半導体キャッピング膜１５３は半導体充填膜の上部１５２ＵＰの上部ファセット面１５２ＵＰ＿ＦＣを覆わない。
【0164】
図２３において、半導体キャッピング膜１５３は半導体充填膜の上部１５２ＵＰの上部ファセット面１５２ＵＰ＿ＦＣに沿って延びる。半導体キャッピング膜１５３は半導体充填膜の上部１５２ＵＰの上部ファセット面１５２ＵＰ＿ＦＣを覆い得る。
【0165】
【0166】
図２４を参照すると、いくつかの実施形態による半導体装置で、第１ソース／ドレインパターン１５０は半導体ライナ膜１５１および半導体充填膜１５２の間に配置された第１半導体挿入膜１５４をさらに含み得る。
【0167】
第１半導体挿入膜１５４は半導体ライナ膜１５１上に配置される。第１半導体挿入膜１５４は半導体ライナ膜１５１と接触する。
【0168】
第１半導体挿入膜１５４はシリコン－ゲルマニウムを含み得る。第１半導体挿入膜１５４はシリコン－ゲルマニウム膜を含み得る。第１半導体挿入膜１５４はドープされたｐ型不純物を含み得る。
【0169】
第１半導体挿入膜１５４のゲルマニウムの分率は半導体充填膜１５２のゲルマニウムの分率より小さい。一例として、第１半導体挿入膜１５４のゲルマニウムの分率は半導体ライナ膜１５１のゲルマニウムの分率より大きい。他の例として、第１半導体挿入膜１５４のゲルマニウムの分率は半導体ライナ膜１５１のゲルマニウムの分率より小さい。
【0170】
図２５を参照すると、いくつかの実施形態による半導体装置で、第１ソース／ドレインパターン１５０は、半導体ライナ膜１５１および半導体充填膜１５２の間に配置された第１半導体挿入膜１５４および第２半導体挿入膜１５６をさらに含み得る。
【0171】
第２半導体挿入膜１５６は半導体ライナ膜１５１と第１半導体挿入膜１５４の間に配置される。第１半導体挿入膜１５４は第２半導体挿入膜１５６と半導体充填膜１５２の間に配置される。
【0172】
第１半導体挿入膜１５４および第２半導体挿入膜１５６はドープされたｐ型不純物を含むシリコン－ゲルマニウム膜を含み得る。第２半導体挿入膜１５６のゲルマニウムの分率は第１半導体挿入膜１５４のゲルマニウムの分率および半導体ライナ膜１５１のゲルマニウムの分率より小さい。第１半導体挿入膜１５４のゲルマニウムの分率は半導体ライナ膜１５１のゲルマニウムの分率より大きく、半導体充填膜１５２のゲルマニウムの分率より小さい。
【0173】
図２６を参照すると、いくつかの実施形態による半導体装置で、第１ゲートキャッピングパターン１４５はソース／ドレインエッチング停止膜１８５上に配置される。
【0174】
ソース／ドレインエッチング停止膜１８５は第１ゲートキャッピングパターン１４５の側壁に沿って延びない。断面視したときに、第１活性パターンの上面ＡＰ１＿ＵＳを基準として、第１ゲートキャッピングパターン１４５の上面はソース／ドレインエッチング停止膜１８５の最上部より高くてもよい。
【0175】
【0176】
【0177】
【0178】
第１ソース／ドレインパターンの上面１５０ＵＳに沿って延びたソース／ドレインエッチング停止膜１８５は第１ソース／ドレインパターンの上面１５０ＵＳと接触し得る。第１ゲートスペーサの連結側壁１４０ＣＳＷは第１ゲートスペーサの外側壁１４０ＯＳＷと連結される。
【0179】
半導体充填膜１５２は第１スペーサ膜の突出部１４１ＰＲと第３方向Ｄ３に重ならない。図２７のように断面視したときに、半導体充填膜１５２は第２スペーサ膜１４２により定義された第１ゲートスペーサの外側壁１４０ＯＳＷの一部と接触し得る。第１活性パターンの上面ＡＰ１＿ＵＳより第３方向Ｄ３に突出した半導体充填膜１５２の上部で、半導体充填膜１５２は第１活性パターンの上面ＡＰ１＿ＵＳから遠くなるに従って第１方向Ｄ１への幅が増加する部分を含まなくてもよい。
【0180】
【0181】
【0182】
第１ソース／ドレインリセス１５０Ｒの側壁は波状（ｗａｖｙ）な形状を有さなくてもよい。第１ソース／ドレインリセス１５０Ｒの側壁の上部は第１下部パターンＢＰ１から遠くなるに従って第１方向Ｄ１への幅が減少し得る。
【0183】
図３１を参照すると、いくつかの実施形態による半導体装置で、配線構造体２０５と連結されない部分の第１ソース／ドレインコンタクト１８０の上面は第１ゲートキャッピングパターン１４５の上面より低い。
【0184】
配線構造体２０５と連結される部分の第１ソース／ドレインコンタクト１８０の上面は配線構造体２０５と連結されない部分の第１ソース／ドレインコンタクト１８０の上面より高い。
【0185】
図３２を参照すると、いくつかの実施形態による半導体装置で、第１ソース／ドレインコンタクト１８０は下部ソース／ドレインコンタクト１８１と、上部ソース／ドレインコンタクト１８２を含む。
【0186】
上部ソース／ドレインコンタクト１８２は配線構造体２０５と連結される部分に配置される。反面、上部ソース／ドレインコンタクト１８２は配線構造体２０５と連結されない部分に配置されなくてもよい。
【0187】
【0188】
下部ソース／ドレインコンタクト１８１と、上部ソース／ドレインコンタクト１８２はそれぞれ各単一膜で示したが、説明の便宜のためであり、これに制限されるものではない。下部ソース／ドレインコンタクト１８１と、上部ソース／ドレインコンタクト１８２は、それぞれ例えば、金属、金属合金、導電性金属窒化物、導電性金属炭化物、導電性金属酸化物、導電性金属炭窒化物および２次元物質（Ｔｗｏ－ｄｉｍｅｎｓｉｏｎａｌ（２Ｄ） ｍａｔｅｒｉａｌ）のうち少なくとも一つを含み得る。
【0189】
【0190】
【0191】
第１ゲート構造体ＧＳ１はインナーゲート構造体（図２のＩＮＴ１＿ＧＳ１，ＩＮＴ２＿ＧＳ１，ＩＮＴ３＿ＧＳ１）を含まない。
【0192】
図３５～図３７はいくつかの実施形態による半導体装置を説明するための図である。参考までに、図３５はいくつかの実施形態による半導体装置を説明するための例示的な平面図である。図３６および図３７は図３５のＥ－Ｅに沿って切断した断面図である。
【0193】
また、図３５のＡ－Ａに沿って切断した断面図は図２、図２１、図２４～図２７のうち一つと同一であり得る。さらに、図３５の第１領域Ｉに関する説明は図１～図２９を用いて説明した内容と実質的に同様であり得る。したがって、以下の説明は図３５の第２領域ＩＩに関する内容を中心に説明する。
【0194】
図３５～図３７を参照すると、いくつかの実施形態による半導体装置は、第１活性パターンＡＰ１と、複数の第１ゲート構造体ＧＳ１と、第１ソース／ドレインパターン１５０と、第２活性パターンＡＰ２と、複数の第２ゲート構造体ＧＳ２と、第２ソース／ドレインパターン２５０を含み得る。
【0195】
基板１００は第１領域Ｉおよび第２領域ＩＩを含み得る。第１領域ＩはＰＭＯＳが形成される領域であり、第２領域ＩＩはＮＭＯＳが形成される領域であり得る。
【0196】
第１活性パターンＡＰ１と、複数の第１ゲート構造体ＧＳ１と、第１ソース／ドレインパターン１５０は基板１００の第１領域Ｉに配置される。第２活性パターンＡＰ２と、複数の第２ゲート構造体ＧＳ２と、第２ソース／ドレインパターン２５０は基板１００の第２領域ＩＩに配置される。
【0197】
第２活性パターンＡＰ２は第２下部パターンＢＰ２と、複数の第２シートパターンＮＳ２を含み得る。複数の第２シートパターンＮＳ２は第２下部パターンの上面ＢＰ２＿ＵＳ上に配置される。第２シートパターンＮＳ２は第３方向Ｄ３に対向する上面ＮＳ２＿ＵＳおよび下面ＮＳ２＿ＢＳを含む。第２活性パターンの上面ＡＰ２＿ＵＳは複数の第２シートパターンＮＳ２の最上部に配置された第２シートパターンの上面であり得る。第２下部パターンＢＰ２および第２シートパターンＮＳ２は、それぞれ元素半導体物質であるシリコンまたはゲルマニウム、ＩＶ－ＩＶ族化合物半導体またはＩＩＩ－Ｖ族化合物半導体のうちの一つを含み得る。いくつかの実施形態による半導体装置で、第２下部パターンＢＰ２はシリコンを含むシリコン下部パターンであり、第２シートパターンＮＳ２はシリコンを含むシリコンシートパターンであり得る。
【0198】
複数の第２ゲート構造体ＧＳ２は基板１００上に配置される。第２ゲート構造体ＧＳ２は第２活性パターンＡＰ２上に配置される。第２ゲート構造体ＧＳ２は第２活性パターンＡＰ２と交差し得る。第２ゲート構造体ＧＳ２は第２下部パターンＢＰ２と交差し得る。第２ゲート構造体ＧＳ２はそれぞれの第２シートパターンＮＳ２を囲み得る。第２ゲート構造体ＧＳ２は第３方向Ｄ３に隣接した第２シートパターンＮＳ２の間と、第２下部パターンＢＰ２と第２シートパターンＮＳ２の間に配置された複数のインナーゲート構造体ＩＮＴ１＿ＧＳ２，ＩＮＴ２＿ＧＳ２，ＩＮＴ３＿ＧＳ２を含み得る。第２ゲート構造体ＧＳ２は例えば、第２ゲート電極２２０、第２ゲート絶縁膜２３０、第２ゲートスペーサ２４０および第２ゲートキャッピングパターン３４５を含み得る。
【0199】
第２ゲートスペーサ２４０は第２ゲート電極の側壁２２０ＳＷ上に配置される。第２ゲートスペーサ２４０は第３スペーサ膜２４１と、第４スペーサ膜２４２を含み得る。第４スペーサ膜２４２は第３スペーサ膜２４１上に配置される。第３スペーサ膜２４１は第２ゲート電極２２０と第４スペーサ膜２４２の間に配置される。
【0200】
図３５のように断面視したときに、第３スペーサ膜３４１は例えば、Ｌ字形状を有することができる。第４スペーサ膜２４２は第２ゲート電極の側壁２２０ＳＷに沿って延び得る。第４スペーサ膜２４２は第２ソース／ドレインパターンの上面２５０ＵＳに沿って延びない。
【0201】
図３６において、第２ゲートスペーサ２４０は複数のインナーゲート構造体ＩＮＴ１＿ＧＳ２，ＩＮＴ２＿ＧＳ２，ＩＮＴ３＿ＧＳ２と、第２ソース／ドレインパターン２５０の間に配置されない。インナーゲート構造体ＩＮＴ１＿ＧＳ２，ＩＮＴ２＿ＧＳ２，ＩＮＴ３＿ＧＳ２に含まれた第２ゲート絶縁膜２３０は第２ソース／ドレインパターン２５０と接触し得る。
【0202】
図３７において、第２ゲート構造体ＧＳ２はインナースペーサ２４０＿ＩＮを含み得る。インナースペーサ２４０＿ＩＮは第３方向Ｄ３に隣接した第２シートパターンＮＳ２の間と、第２下部パターンＢＰ２と第２シートパターンＮＳ２の間に配置される。インナースペーサ２４０＿ＩＮはインナーゲート構造体ＩＮＴ１＿ＧＳ２，ＩＮＴ２＿ＧＳ２，ＩＮＴ３＿ＧＳ２に含まれた第２ゲート絶縁膜２３０と接触し得る。インナースペーサ２４０＿ＩＮは第２ソース／ドレインリセス２５０Ｒの一部を定義する。
【0203】
第２ソース／ドレインパターン２５０は第２活性パターンＡＰ２上に配置される。第２ソース／ドレインパターン２５０は第２下部パターンＢＰ２上に形成される。第２ソース／ドレインパターン２５０は第２シートパターンＮＳ２と連結され得る。第２ソース／ドレインパターン２５０は第２シートパターンＮＳ２をチャネル領域として使用するトランジスタのソース／ドレインに含まれ得る。
【0204】
第２ソース／ドレインパターン２５０は第２ソース／ドレインリセス２５０Ｒ内に配置される。第２ソース／ドレインリセス２５０Ｒの底面は第２下部パターンＢＰ２により定義される。第２ソース／ドレインリセス２５０Ｒの側壁は第２シートパターンＮＳ２および第２ゲート構造体ＧＳ２により定義される。
【0205】
第２ソース／ドレインパターン２５０はエピタキシャルパターンを含み得る。第２ソース／ドレインパターン２５０は例えば、元素半導体物質であるシリコンまたはゲルマニウムを含み得る。また、第２ソース／ドレインパターン２５０は例えば、炭素（Ｃ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）のうち少なくとも２個以上を含む二元系化合物（ｂｉｎａｒｙ ｃｏｍｐｏｕｎｄ）、三元系化合物（ｔｅｒｎａｒｙ ｃｏｍｐｏｕｎｄ）またはこれらにＩＶ族元素がドープされた化合物を含み得る。例えば、第２ソース／ドレインパターン２５０はシリコン、シリコン－ゲルマニウム、シリコンカーバイドなどを含み得るが、これに制限されるものではない。
【0206】
第２ソース／ドレインパターン２５０は半導体物質にドープされた不純物を含み得る。例えば、第２ソース／ドレインパターン２５０はｎ型不純物を含み得る。ドープされた不純物はリン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）およびビスマス（Ｂｉ）のうち少なくとも一つを含み得る。
【0207】
図３６において、第２ソース／ドレインリセス２５０Ｒは複数の幅拡張領域２５０Ｒ＿ＥＲを含み得る。
【0208】
図３７において、第２ソース／ドレインリセス２５０Ｒは複数の幅拡張領域２５０Ｒ＿ＥＲを含まない。
【0209】
第２ソース／ドレインコンタクト２８０は第２ソース／ドレインパターン２５０上に配置される。第２ソース／ドレインコンタクト２８０は第２ソース／ドレインパターン２５０と連結される。第２ソース／ドレインコンタクト２８０と第２ソース／ドレインパターン２５０の間に、第２金属シリサイド膜２５５がさらに配置される。
【0210】
図３８～図５４はいくつかの実施形態による半導体装置の製造方法を説明するための中間段階図である。図３６～図４１、図４４、図４７、図５０、図５３および図５４は図１のＡ－Ａに沿って切断した断面図であり得る。図４２および図４３は図４１のＣ－ＣおよびＤ－Ｄに沿って切断して上から見た平面図である。図４５および図４６は図４４のＣ－ＣおよびＤ－Ｄに沿って切断して上から見た平面図である。図４８および図４９は図４７のＣ－ＣおよびＤ－Ｄに沿って切断して上から見た平面図である。図５１および図５２は図５０のＣ－ＣおよびＤ－Ｄに沿って切断して上から見た平面図である。
【0211】
図３８を参照すると、基板１００上に、第１下部パターンＢＰ１および上部パターン構造体Ｕ＿ＡＰが形成される。
【0212】
第１下部パターンＢＰ１は第１方向Ｄ１に延びる。上部パターン構造体Ｕ＿ＡＰは第１下部パターンＢＰ１上に配置される。上部パターン構造体Ｕ＿ＡＰは第１下部パターンＢＰ１上に交互に積層された犠牲パターンＳＣ＿Ｌと、アクティブパターンＡＣＴ＿Ｌを含み得る。例えば、犠牲パターンＳＣ＿Ｌはシリコン－ゲルマニウム膜を含み得る。アクティブパターンＡＣＴ＿Ｌはシリコン膜を含み得る。犠牲パターンＳＣ＿Ｌのゲルマニウムの分率は図２の半導体ライナ膜１５１のゲルマニウムの分率より大きい。
【0213】
次に、上部パターン構造体Ｕ＿ＡＰ上に、第２方向Ｄ２に延びたダミーゲート構造体が形成される。ダミーゲート構造体はダミーゲート絶縁膜１３０ｐ、ダミーゲート電極１２０ｐおよびダミーゲートキャッピング膜１２０＿ＨＭを含み得る。ダミーゲート絶縁膜１３０ｐは例えば、シリコン酸化物を含み得るが、これに制限されるものではない。ダミーゲート電極１２０ｐは例えば、ポリシリコンを含み得るが、これに制限されるものではない。ダミーゲートキャッピング膜１２０＿ＨＭは例えば、シリコン窒化物を含み得るが、これに制限されるものではない。
【0214】
【0215】
ダミーゲートスペーサ１４０ｐは第１ダミースペーサ膜１４１ｐと、第２ダミースペーサ膜１４２ｐを含み得る。第１ダミー絶縁膜および第２ダミー絶縁膜を上部パターン構造体Ｕ＿ＡＰのプロファイルおよびダミーゲート電極１２０ｐのプロファイルに従って順次形成する。次に、第１ダミー絶縁膜および第２ダミー絶縁膜は異方性エッチング（ａｎｉｓｏｔｒｏｐｉｃ ｅｔｃｈｉｎｇ）工程によってエッチングされ得る。これにより、第１ダミースペーサ膜１４１ｐと、第２ダミースペーサ膜１４２ｐが形成される。
【0216】
第１ダミースペーサ膜１４１ｐはダミーゲート電極１２０ｐの側壁に沿って延びた延在部と、第１ダミースペーサ膜１４１ｐの延在部から第１方向Ｄ１に突出した突出部を含み得る。断面視したときに、第２ダミースペーサ膜１４２ｐは第１ダミースペーサ膜１４１ｐの突出部上に形成される。
【0217】
ダミーゲートスペーサ１４０ｐおよびダミーゲート電極１２０ｐをマスクとして用いて、上部パターン構造体Ｕ＿ＡＰ内に第１ソース／ドレインリセス１５０Ｒが形成される。
【0218】
第１ソース／ドレインリセス１５０Ｒの一部は第１下部パターンＢＰ１内に形成される。
【0219】
図４０を参照すると、第１ソース／ドレインリセス１５０Ｒにより露出した犠牲パターンＳＣ＿Ｌの一部が除去されることができる。
【0220】
これにより、複数の第１ソース／ドレインリセスの幅拡張領域１５０Ｒ＿ＥＲが形成される。第１ソース／ドレインリセス１５０Ｒは第１ソース／ドレインリセスの幅拡張領域１５０Ｒ＿ＥＲを含み得る。
【0221】
【0222】
図４０に示す第１ソース／ドレインリセス１５０Ｒの形状を用いて、後に行われる製造工程を説明する。
【0223】
【0224】
プレ半導体ライナ膜１５１ｐは外側面１５１ＯＳＷと、内側面１５１ＩＳＷを含み得る。プレ半導体ライナ膜の外側面１５１ＯＳＷは犠牲パターンＳＣ＿ＬおよびアクティブパターンＡＣＴ＿Ｌと直接接触し得る。プレ半導体ライナ膜の内側面１５１ＩＳＷはファセット面と、ファセット面を連結する連結面を含み得る。プレ半導体ライナ膜の内側面１５１ＩＳＷのファセット面はダミーゲートスペーサの連結側壁１４０ＣＳＷから延び得る。
【0225】
プレ半導体ライナ膜１５１ｐの内側面１５１ＩＳＷの少なくとも一部は第１ダミースペーサ膜１４１ｐの終端より突出する。第１ダミースペーサ膜１４１ｐの終端はダミーゲート電極１２０ｐの側壁から最も遠い位置にある地点である。プレ半導体ライナ膜１５１ｐの一部が第１ダミースペーサ膜１４１ｐの終端より第１方向Ｄ１に突出するように形成することによって、プレ半導体ライナ膜１５１ｐがダミーゲートスペーサの連結側壁１４０ＣＳＷと接触する厚さが平面視したときに増加する。
【0226】
プレ半導体ライナ膜１５１ｐはダミーゲートスペーサの連結側壁１４０ＣＳＷに沿って第１ダミースペーサ膜１４１ｐの終端より延びない場合を示したが、これに制限されるものではない。
【0227】
図４４～図４６を参照すると、トリミング（ｔｒｉｍｍｉｎｇ）工程５０により、プレ半導体ライナ膜１５１ｐの一部を除去し、半導体ライナ膜１５１が第１ソース／ドレインリセス１５０Ｒのプロファイルに従って形成される。
【0228】
トリミング工程５０は例えば、乾式エッチング工程または湿式エッチング工程のうち少なくとも一つを含み得る。トリミング工程５０により、半導体ライナ膜の内側面１５１ＩＳＷは凹んだ領域を含み得る。
【0229】
トリミング工程５０により、プレ半導体ライナ膜１５１ｐの一部を除去しても、ダミーゲートスペーサの連結側壁１４０ＣＳＷと接触する半導体ライナ膜１５１は厚く維持することができる。
【0230】
図５４で犠牲パターンＳＣ＿Ｌを除去する間、犠牲パターンＳＣ＿Ｌを除去するエッチング液（ｅｔｃｈａｎｔ）が第１ゲートスペーサの連結側壁（図５１の１４０ＣＳＷ）付近を介して浸透し得る。浸透したエッチング液は半導体充填膜１５２をエッチングして、半導体装置の信頼性および性能が低下し得る。
【0231】
しかし、半導体ライナ膜１５１が第１ゲートスペーサの連結側壁１４０ＣＳＷと境界で厚く維持されることができる。これにより、犠牲パターンＳＣ＿Ｌを除去する間、犠牲パターンＳＣ＿Ｌを除去するエッチング液が第１ゲートスペーサの連結側壁（図５１の１４０ＣＳＷ）付近を介して浸透することを防止することができる。
【0232】
プレ半導体ライナ膜１５１ｐに対するトリミング工程５０が行われる間、第２ダミースペーサ膜１４２ｐの少なくとも一部は除去されることができる。図示とは異なり、プレ半導体ライナ膜１５１ｐに対するトリミング工程５０が行われる間、第２ダミースペーサ膜１４２ｐは除去されなくてもよい。
【0233】
【0234】
図４７のように断面視したときに、半導体充填膜１５２の一部は第１ダミースペーサ膜１４１ｐの突出部と第３方向Ｄ３に重なり得る。図４８および図４９のように平面視したときに、半導体充填膜１５２の一部は第１ダミースペーサ膜１４１ｐの突出部と第２方向Ｄ２に重なり得る。
【0235】
【0236】
第３ダミースペーサ膜１４２ｐ＿Ｒはダミーゲート電極１２０ｐの側壁およびダミーゲートキャッピング膜１２０＿ＨＭの上面に沿って形成される。第３ダミースペーサ膜１４２ｐ＿Ｒは第２ダミースペーサ膜１４２ｐと同じ物質を含む。ダミーゲートスペーサ１４０ｐは第３ダミースペーサ膜１４２ｐ＿Ｒを含む。第３ダミースペーサ膜１４２ｐ＿Ｒが形成されることによって、ダミーゲートスペーサの外側壁１４０ＯＳＷが定義される。
【0237】
上述した内容とは異なり、プレ半導体ライナ膜１５１ｐに対するトリミング工程５０が行われる間、第２ダミースペーサ膜１４２ｐが除去されない場合、第３ダミースペーサ膜１４２ｐ＿Ｒは形成されなくてもよい。
【0238】
図５０および図５３を参照すると、ダミーゲートスペーサ１４０ｐ上にソース／ドレインエッチング停止膜１８５および第１層間絶縁膜１９０が順次形成される。次に、第１層間絶縁膜１９０の一部と、ソース／ドレインエッチング停止膜１８５の一部と、ダミーゲートキャッピング膜１２０＿ＨＭを除去して、ダミーゲート電極１２０ｐの上面が露出する。
【0239】
ダミーゲート電極１２０ｐの上面が露出する間、第１ゲートスペーサ１４０が形成される。第１ダミースペーサ膜１４１ｐは第１スペーサ膜１４１になる。第２ダミースペーサ膜１４２ｐおよび第３ダミースペーサ膜１４２ｐ＿Ｒは第２スペーサ膜１４２になる。
【0240】
【0241】
次に、犠牲パターンＳＣ＿Ｌを除去して、第１シートパターンＮＳ１が形成される。これにより、第１ゲートスペーサ１４０の間に、第１ゲートトレンチ１２０ｔが形成される。また、第１下部パターンＢＰ１および第１シートパターンＮＳ１を含む第１活性パターンＡＰ１が形成される。
【0242】
次に、図２を参照すると、第１ゲートトレンチ１２０ｔ内に第１ゲート絶縁膜１３０および第１ゲート電極１２０が形成される。また、第１ゲートキャッピングパターン１４５が形成される。
【0243】
以上、添付する図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明がその技術的思想や必須の特徴を変更せず、他の具体的な形態で実施できることを理解することができる。したがって、上記一実施形態はすべての面で例示的なものであり、限定的なものではないと理解しなければならない。
【符号の説明】
【0244】
１２０ ゲート電極
１３０ ゲート絶縁膜
１４０ ゲートスペーサ
１４１ 第１スペーサ膜
１４２ 第２スペーサ膜
１５０ ソース／ドレインパターン
１５１ 半導体ライナ膜
１５２ 半導体充填膜
１５３ 半導体キャッピング膜
１５４ 半導体挿入膜
ＡＰ 活性パターン
ＢＰ 下部パターン
ＮＳ シートパターン
ＧＳ ゲート構造体
１３０ ゲート絶縁膜
１４０ ゲートスペーサ
１４１ 第１スペーサ膜
１４２ 第２スペーサ膜
１５０ ソース／ドレインパターン
１５１ 半導体ライナ膜
１５２ 半導体充填膜
１５３ 半導体キャッピング膜
１５４ 半導体挿入膜
ＡＰ 活性パターン
ＢＰ 下部パターン
ＮＳ シートパターン
ＧＳ ゲート構造体
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】