特開 2024-83751 表示装置及び表示装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024083751

(43)【公開日】2024-06-24

(54)【発明の名称】表示装置及び表示装置の製造方法

(51)【国際特許分類】

   H10K 50/813 20230101AFI20240617BHJP

   H10K 50/818 20230101ALI20240617BHJP

   H10K 50/816 20230101ALI20240617BHJP

   H10K 59/122 20230101ALI20240617BHJP

   H10K 85/00 20230101ALI20240617BHJP

   H10K 71/20 20230101ALI20240617BHJP

   H10K 71/60 20230101ALI20240617BHJP

   G09F 9/30 20060101ALI20240617BHJP

   G09F 9/00 20060101ALI20240617BHJP

   H10K 102/10 20230101ALN20240617BHJP

【ＦＩ】

H10K50/813

H10K50/818

H10K50/816

H10K59/122

H10K85/00

H10K71/20

H10K71/60

G09F9/30 365

G09F9/00 338

H10K102:10

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2022197746

(22)【出願日】2022-12-12

(71)【出願人】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】袁 澤

【テーマコード（参考）】

3K107

5C094

5G435

【Ｆターム（参考）】

3K107AA01

3K107BB01

3K107CC33

3K107DD22

3K107DD23

3K107DD24

3K107DD25

3K107DD27

3K107DD46X

3K107DD72

3K107DD75

3K107FF08

3K107FF15

3K107FF19

3K107GG14

3K107GG23

3K107GG28

5C094AA25

5C094BA03

5C094BA27

5C094CA19

5C094DA14

5C094EA04

5C094EA05

5C094FA01

5C094FA02

5C094FA04

5G435AA16

5G435BB05

5G435CC09

5G435HH20

5G435KK10

(57)【要約】

【課題】画素間でのキャリアのリークを抑制することが可能な表示装置及び表示装置の製造方法を提供する。
【解決手段】表示装置は、基板と、基板の上に設けられた複数の画素電極と、画素電極の表面に設けられた保護膜と、画素電極を囲んで設けられたバンクと、画素電極の上に、この順で積層された下部バッファ層、発光層、上部バッファ層及び対向電極と、を有し、下部バッファ層、発光層、上部バッファ層及び対向電極は、複数の画素電極及びバンクを覆って連続して設けられ、画素電極は、平面視で、画素電極の中央部で保護膜が設けられた重畳領域と、重畳領域の外縁側で保護膜が設けられない非重畳領域と、を含む。
【選択図】図４

【特許請求の範囲】

【請求項1】

基板と、
前記基板の上に設けられた複数の画素電極と、
前記画素電極の表面に設けられた保護膜と、
前記画素電極を囲んで設けられたバンクと、
前記画素電極の上に、この順で積層された下部バッファ層、発光層、上部バッファ層及び対向電極と、を有し、
前記下部バッファ層、前記発光層、前記上部バッファ層及び前記対向電極は、複数の前記画素電極及び前記バンクを覆って連続して設けられ、
前記画素電極は、平面視で、前記画素電極の中央部で前記保護膜が設けられた重畳領域と、前記重畳領域の外縁側で前記保護膜が設けられない非重畳領域と、を含む
表示装置。

【請求項2】

前記画素電極の前記非重畳領域の仕事関数は、前記重畳領域の仕事関数よりも低い
請求項１に記載の表示装置。

【請求項3】

前記画素電極の前記非重畳領域の表面粗さは、前記重畳領域の表面粗さよりも大きい
請求項１に記載の表示装置。

【請求項4】

前記下部バッファ層は、前記重畳領域で前記保護膜の上に直接接し、前記非重畳領域で前記画素電極の上に直接接する
請求項１に記載の表示装置。

【請求項5】

前記画素電極、前記下部バッファ層、前記発光層、前記上部バッファ層及び前記対向電極は、トップエミッション型の発光素子であり、
前記画素電極及び前記対向電極は、それぞれ透光性を有する材料で形成される
請求項１に記載の表示装置。

【請求項6】

前記画素電極はアノード電極であり、
前記対向電極はカソード電極である
請求項１に記載の表示装置。

【請求項7】

基板の上に複数の画素電極及び前記画素電極を囲むバンクを形成し、前記画素電極の表面処理を行って保護膜を形成する工程と、
前記画素電極の外縁部にレーザ光を照射して、前記画素電極の中央部に位置する前記保護膜を残し、前記画素電極の前記外縁部に位置する前記保護膜を除去する工程と、を有する
表示装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、表示装置及び表示装置の製造方法に関する。

【背景技術】

【0002】

特許文献１から特許文献３には、複数の有機ＥＬ素子を有する表示装置について記載されている。有機ＥＬ素子は、陽極と陰極との間に、正孔輸送層、電子輸送層等のバッファ層、及び、発光層が積層されて構成される。特許文献２には、発光層で生成された光を効率よく外部に取り出すために、上部電極にレーザ光を照射して低抵抗化を図る技術が記載されている。また、特許文献３には、陽極にレーザアニール処理を施すことで、陽極の屈折率を調整する技術が記載されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１３－２０７４４号公報

【特許文献2】特開２０１６－２１２９７９号公報

【特許文献3】特開２０１５－１４９２３１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

バッファ層及び発光層が複数の画素（画素電極）に跨がって連続して設けられた場合、バッファ層を通して画素間でキャリアのリークが発生する可能性がある。特許文献１から特許文献３では、画素間でのキャリアのリークについて考慮されていない。

【0005】

本発明は、画素間でのキャリアのリークを抑制することが可能な表示装置及び表示装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明の一態様の表示装置は、基板と、前記基板の上に設けられた複数の画素電極と、前記画素電極の表面に設けられた保護膜と、前記画素電極を囲んで設けられたバンクと、前記画素電極の上に、この順で積層された下部バッファ層、発光層、上部バッファ層及び対向電極と、を有し、前記下部バッファ層、前記発光層、前記上部バッファ層及び前記対向電極は、複数の前記画素電極及び前記バンクを覆って連続して設けられ、前記画素電極は、平面視で、前記画素電極の中央部で前記保護膜が設けられた重畳領域と、前記重畳領域の外縁側で前記保護膜が設けられない非重畳領域と、を含む。

【0007】

本発明の一態様の表示装置の製造方法は、基板の上に複数の画素電極及び前記画素電極を囲むバンクを形成し、前記画素電極の表面処理を行って保護膜を形成する工程と、前記画素電極の外縁部にレーザ光を照射して、前記画素電極の中央部に位置する前記保護膜を残し、前記画素電極の前記外縁部に位置する前記保護膜を除去する工程と、を有する。

【図面の簡単な説明】

【0008】

【図1】図１は、実施形態に係る表示装置を模式的に示す平面図である。

【図2】図２は、実施形態に係る画素の、画素電極、対向電極及びバンクの構成を示す平面図である。

【図3】図３は、図２のＩＩＩ－ＩＩＩ’断面図である。

【図4】図４は、図３における１つの発光素子を拡大して示す断面図である。

【図5】図５は、実施形態に係る発光素子の画素電極及び下部バッファ層の構成を説明するための説明図である。

【図6】図６は、実施形態に係る表示装置の製造方法を説明するための説明図である。

【発明を実施するための形態】

【0009】

本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本開示が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、本開示の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本開示の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本開示の解釈を限定するものではない。また、本開示と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

【0010】

本明細書及び特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。

【0011】

（実施形態）
図１は、実施形態に係る表示装置を模式的に示す平面図である。本実施形態の表示装置１は、自発光素子である有機発光ダイオード（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を備えた有機ＥＬ表示装置である。表示装置１は、アレイ基板２と、画素ＰＸと、走査線駆動回路１２と、信号線駆動回路１３と、駆動ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）２１０と、を含む。

【0012】

アレイ基板２は、各画素ＰＸを駆動するための駆動回路基板であり、バックプレーン又はアクティブマトリクス基板とも呼ばれる。アレイ基板２は、基板２１を基体として形成され、基板２１上に複数のトランジスタＴｒ（図３参照）、複数の容量及び各種配線等を有する。特に図示しないが、アレイ基板２上には、外部の制御基板から各種制御信号及び電力を入力するための配線基板（例えばフレキシブルプリント基板（ＦＰＣ））等が接続されていてもよい。

【0013】

なお、以下の説明において、第１方向Ｄｘは、基板２１と平行な面内の一方向である。第２方向Ｄｙは、基板２１と平行な面内の一方向であり、第１方向Ｄｘと直交する方向である。なお、第２方向Ｄｙは、第１方向Ｄｘと直交しないで交差してもよい。第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向であり、基板２１の法線方向である。また、「平面視」とは、第３方向Ｄｚから見た場合の位置関係をいう。

【0014】

走査線駆動回路１２は、表示領域ＡＡの走査線（図示しない）に信号を供給して複数の画素ＰＸを駆動する駆動回路である。信号線駆動回路１３は、表示領域ＡＡの信号線（図示しない）に画素信号を供給して複数の画素ＰＸを駆動する駆動回路である。駆動ＩＣ２１０は、走査線駆動回路１２及び信号線駆動回路１３に制御信号を供給して、複数の画素ＰＸの表示を制御する回路である。なお、走査線駆動回路１２及び信号線駆動回路１３の少なくとも一部は、駆動ＩＣ２１０と一体に形成されていてもよい。また、駆動ＩＣ２１０は、アレイ基板２上に設けられる。ただし、これに限定されず、駆動ＩＣ２１０はアレイ基板２に接続された配線基板に設けられてもよい。

【0015】

アレイ基板２は、表示領域ＡＡと、周辺領域ＧＡとを有する。表示領域ＡＡ内には、複数の画素ＰＸが設けられている。複数の画素ＰＸは、表示領域ＡＡにマトリクス状に配列される。周辺領域ＧＡは、表示領域ＡＡの外側の領域であり、複数の画素ＰＸが設けられない領域である。周辺領域ＧＡには、走査線駆動回路１２、信号線駆動回路１３及び駆動ＩＣ２１０が設けられる。走査線駆動回路１２は、周辺領域ＧＡのうち第２方向Ｄｙに沿って延在する領域に設けられる。信号線駆動回路１３及び駆動ＩＣ２１０は、周辺領域ＧＡのうち第１方向Ｄｘに沿って延在する領域に設けられる。

【0016】

本実施形態では、説明を分かりやすくするために、表示領域ＡＡを矩形状とし、周辺領域ＧＡを、表示領域ＡＡの周囲を囲む矩形の枠状としている。ただし、これに限定されず、表示領域ＡＡは、多角形状でもよく、外周の一部に切り欠き（ノッチ）や曲線部を有する異形状であってもよい。周辺領域ＧＡも、表示領域ＡＡの形状に対応して種々の形状に異ならせることができる。

【0017】

図２は、実施形態に係る画素の、画素電極、対向電極及びバンクの構成を示す平面図である。具体的には、図２は、画素ＰＸにおける発光層３１、下部バッファ層３６、上部バッファ層３７等（図３、図４参照）の構成を省略して模式的に示す平面図である。

【0018】

図２に示すように、画素ＰＸは、副画素ＳＰＸ－Ｒ、ＳＰＸ－Ｇ、ＳＰＸ－Ｂを有する。副画素ＳＰＸ－Ｒ、ＳＰＸ－Ｇ、ＳＰＸ－Ｂは、それぞれ、発光素子３（図３参照）として有機発光ダイオードを備える。なお、以下の説明では、副画素ＳＰＸ－Ｒ、ＳＰＸ－Ｇ、ＳＰＸ－Ｂを区別して説明する必要が無い場合には、単に副画素ＳＰＸと表す。

【0019】

副画素ＳＰＸ－Ｒは、例えば赤色（Ｒ）を表示する。副画素ＳＰＸ－Ｇは、例えば緑色（Ｇ）を表示する。副画素ＳＰＸ－Ｂは、例えば青色（Ｂ）を表示する。副画素ＳＰＸ－Ｒと副画素ＳＰＸ－Ｇとは第２方向Ｄｙに隣り合って配置される。１つの副画素ＳＰＸ－Ｂは、第２方向Ｄｙに隣り合う副画素ＳＰＸ－Ｒ及び副画素ＳＰＸ－Ｇと第１方向Ｄｘに隣り合って配置される。ただしこれに限定されず、画素ＰＸは、他の配列であってもよい。例えば、副画素ＳＰＸ－Ｒ、ＳＰＸ－Ｇ、ＳＰＸ－Ｂは、第１方向Ｄｘに並んで配置されてもよい。また、画素ＰＸは、いわゆるペンタイル配列で構成されてもよい。また、画素ＰＸは、３つの副画素ＳＰＸに限定されず、４つ以上の副画素ＳＰＸで構成されてもよい。

【0020】

図２に示すように、表示装置１は、基板２１と、発光素子３（発光素子３Ｒ、３Ｇ、３Ｂ）と、バンク２４と、を有する。発光素子３は、それぞれ発光層３１、下部バッファ層３６及び上部バッファ層３７（図３、図４参照）と、画素電極３２と、対向電極３３と、を有する。

【0021】

複数の画素電極３２は、副画素ＳＰＸごとに離隔して設けられる。より詳細には、副画素ＳＰＸ－Ｒの画素電極３２と、副画素ＳＰＸ－Ｇの画素電極３２とは、第２方向Ｄｙで間隔を有して隣り合う。また、副画素ＳＰＸ－Ｂの画素電極３２は、副画素ＳＰＸ－Ｒの画素電極３２及び副画素ＳＰＸ－Ｇの画素電極３２と、第１方向Ｄｘで間隔を有して隣り合う。

【0022】

複数の画素電極３２のそれぞれの表面に保護膜３８が設けられる。保護膜３８は、平面視で、画素電極３２の中央部に設けられる。保護膜３８は、画素電極３２に表面処理を施すことで形成されるものである。なお、画素電極３２及び保護膜３８の詳細な構成については、図４、図５にて後述する。

【0023】

バンク２４は、平面視で、複数の画素電極３２を囲んで設けられる。バンク２４は、傾斜部２４ａと、平坦部２４ｂと、を有する凸状に形成される。バンク２４の傾斜部２４ａは、画素電極３２の外縁部に重なって設けられる。バンク２４の平坦部２４ｂは、画素電極３２の間に設けられる。言い換えると、バンク２４は、複数の画素電極３２の中央部と重なる領域に開口ＯＰが設けられる。バンク２４の開口ＯＰを構成する内壁２４ｅは、画素電極３２の外縁部と重なる。発光素子３Ｒ、３Ｂ、３Ｇからの光は、開口ＯＰを通って外部に出射される。

【0024】

対向電極３３は、複数の発光素子３Ｒ、３Ｇ、３Ｂ（副画素ＳＰＸ）に亘って連続して設けられる。すなわち、対向電極３３は、複数の画素電極３２及びバンク２４を覆って連続して設けられる。

【0025】

次に、表示装置１の断面構成について説明する。図３は、図２のＩＩＩ－ＩＩＩ’断面図である。図３では、副画素ＳＰＸ－Ｂ及び副画素ＳＰＸ－Ｇの断面構成について示す。ただし、副画素ＳＰＸ－Ｒの断面構成も副画素ＳＰＸ－Ｂ及び副画素ＳＰＸ－Ｇと同様であり、副画素ＳＰＸ－Ｂ及び副画素ＳＰＸ－Ｇについての説明は、副画素ＳＰＸ－Ｒにも適用できる。

【0026】

また、以下の説明において、基板２１の表面に垂直な方向（第３方向Ｄｚ）において、基板２１から対向基板２９に向かう方向を「上側」又は単に「上」とする。また、対向基板２９から基板２１に向かう方向を「下側」又は単に「下」とする。

【0027】

図３に示すように、表示装置１は、さらに、基板２１の上に設けられた回路形成層２２、平坦化膜２３及び封止膜２６、接着層２７、フィルタ層２８及び対向基板２９を有する。

【0028】

基板２１は絶縁基板であり、例えば、石英、無アルカリガラス等のガラス基板、又はポリイミド等の樹脂基板が用いられる。基板２１として、可撓性を有する樹脂基板を用いた場合には、シートディスプレイとして表示装置１を構成することができる。また、基板２１は、ポリイミドに限らず、他の樹脂材料を用いても良い。

【0029】

回路形成層２２は、基板２１上に設けられ、複数の発光素子３を駆動するためのトランジスタＴｒや各種配線（図示は省略する）が形成される層である。回路形成層２２に設けられたトランジスタＴｒは、発光素子３の画素電極３２と重なる領域に設けられる。トランジスタＴｒは、半導体層６１、ソース電極６２、ドレイン電極６３及びゲート電極６４を有する。また、回路形成層２２は、絶縁膜として、アンダーコート膜９１、ゲート絶縁膜９２、層間絶縁膜９３及び重畳絶縁膜９４を含む。

【0030】

アンダーコート膜９１は、基板２１の上に設けられる。アンダーコート膜９１は、例えば、シリコン窒化膜やシリコン酸化膜等の無機絶縁膜で形成される。なお、アンダーコート膜９１の構成は、図３に示すものに限定されない。例えば、アンダーコート膜９１は、２層あるいは３層以上積層された積層膜であってもよい。

【0031】

トランジスタＴｒは、基板２１の上に設けられる。半導体層６１は、アンダーコート膜９１の上に設けられる。ゲート絶縁膜９２は、半導体層６１を覆ってアンダーコート膜９１の上に設けられる。ゲート絶縁膜９２は、例えばシリコン酸化膜等の無機絶縁膜である。ゲート電極６４は、ゲート絶縁膜９２の上に設けられる。

【0032】

図３に示す例では、トランジスタＴｒは、トップゲート構造である。ただし、これに限定されず、トランジスタＴｒは、ボトムゲート構造でもよく、半導体層６１の上側及び下側の両方にゲート電極６４が設けられたデュアルゲート構造でもよい。

【0033】

層間絶縁膜９３は、ゲート電極６４を覆ってゲート絶縁膜９２の上に設けられる。層間絶縁膜９３は、例えば、シリコン窒化膜とシリコン酸化膜との積層構造を有する。ソース電極６２及びドレイン電極６３は、層間絶縁膜９３の上に設けられる。ソース電極６２は、ゲート絶縁膜９２及び層間絶縁膜９３に設けられたコンタクトホールを介して、半導体層６１のソース領域に接続される。ドレイン電極６３は、ゲート絶縁膜９２及び層間絶縁膜９３に設けられたコンタクトホールを介して、半導体層６１のドレイン領域に接続される。重畳絶縁膜９４は、ソース電極６２及びドレイン電極６３を覆って層間絶縁膜９３の上に設けられる。

【0034】

平坦化膜２３は、回路形成層２２のトランジスタＴｒ及び各種配線を覆って回路形成層２２の重畳絶縁膜９４の上に設けられる。平坦化膜２３は、感光性アクリル等の有機絶縁材料が用いられる。

【0035】

バンク２４は、基板２１の上側で平坦化膜２３の上に設けられる。バンク２４は、傾斜部２４ａと、平坦部２４ｂとを有する凸状である。バンク２４は、有機絶縁材料が用いられる。

【0036】

図４は、図３における１つの発光素子を拡大して示す断面図である。図３及び図４に示すように、発光素子３は、画素電極３２と、下部バッファ層３６と、発光層３１と、上部バッファ層３７と、対向電極３３と、を含む。発光素子３は、画素電極３２の上に、下部バッファ層３６、発光層３１、上部バッファ層３７及び対向電極３３の順に積層される。本実施形態の発光素子３（画素電極３２、下部バッファ層３６、発光層３１、上部バッファ層３７及び対向電極３３）はトップエミッション型の発光素子として構成される。すなわち、発光層３１で生成された光は、対向電極３３を透過して上側（対向基板２９側）に出射される。なお、図３では、下部バッファ層３６及び上部バッファ層３７を省略して示す。

【0037】

画素電極３２は、平坦化膜２３の上に設けられる。画素電極３２は、平坦化膜２３を貫通するコンタクトホールＣＨ（図３参照）を介してトランジスタＴｒのドレイン電極６３と接続される。画素電極３２は、発光素子３の陽極（アノード）であり、例えば、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）等の透光性を有する導電材料で形成される。

【0038】

図４に示すように、保護膜３８は画素電極３２の上に形成される。画素電極３２は、重畳領域Ａ１と、非重畳領域Ａ２とを含む。重畳領域Ａ１は、平面視で、画素電極３２の中央部の領域であって、保護膜３８が設けられた領域である。非重畳領域Ａ２は、重畳領域Ａ１の外縁側の領域であって、保護膜３８が設けられない領域である。非重畳領域Ａ２は、保護膜３８とバンク２４との間の領域ともいえる。

【0039】

下部バッファ層３６、発光層３１、上部バッファ層３７及び対向電極３３は、複数の画素電極３２及びバンク２４を覆って連続して設けられる。下部バッファ層３６は、正孔注入層３４（ＨＩＬ）及び正孔輸送層３５（ＨＴＬ）を含む。下部バッファ層３６は、画素電極３２の上に、正孔注入層３４、正孔輸送層３５の順に積層される。

【0040】

なお、以下の説明では、正孔注入層３４及び正孔輸送層３５を区別して説明する必要が無い場合には、単に下部バッファ層３６と表す場合がある。また、下部バッファ層３６は、正孔注入層３４及び正孔輸送層３５の２層の積層構造としたが、３層以上の積層構造であってもよい。

【0041】

下部バッファ層３６の正孔注入層３４及び正孔輸送層３５は、画素電極３２の上及びバンク２４の上に亘って設けられる。より詳細には、画素電極３２の重畳領域Ａ１で、下部バッファ層３６の正孔注入層３４は、保護膜３８の上に直接接する。保護膜３８は、第３方向Ｄｚで画素電極３２と、下部バッファ層３６の正孔注入層３４との間に設けられる。また、非重畳領域Ａ２で、下部バッファ層３６の正孔注入層３４は、画素電極３２の上に直接接する。また、正孔注入層３４及び正孔輸送層３５は、バンク２４の傾斜部２４ａ及び平坦部２４ｂを覆って設けられる。

【0042】

発光層３１は、有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｔ）層で形成される。発光層３１は、下部バッファ層３６の上に設けられ、画素電極３２と重なる領域及びバンク２４と重なる領域に亘って設けられる。また、発光層３１は、副画素ＳＰＸごとに選択的に形成される。

【0043】

上部バッファ層３７は、発光層３１の上に設けられ、画素電極３２と重なる領域及びバンク２４と重なる領域に亘って設けられる。上部バッファ層３７は、電子輸送層（ＥＴＬ）である。なお、上部バッファ層３７は単層に限定されず、２層あるいは３層以上の積層構造としてもよい。

【0044】

対向電極３３は、上部バッファ層３７の上に設けられる。対向電極３３は、複数の副画素ＳＰＸの発光層３１を覆って、表示領域ＡＡ（図１参照）に亘って設けられる。本実施形態の表示装置１では、トップエミッション構造としているため、対向電極３３は透光性を有する必要がある。対向電極３３は、半透過性を有する金属膜（例えば、ＭｇＡｇ）が用いられ、発光層３１からの出射光が透過する程度の薄膜として形成される。本実施形態では、画素電極３２が陽極（アノード）となり、対向電極３３が陰極（カソード）となる。例えば、対向電極３３の厚さは１０ｎｍ以上１５ｎｍ以下程度である。なお、対向電極３３の厚さはあくまで一例であり、適宜変更できる。なお、対向電極３３は、半透過性を有する金属膜に限定されず、ＩＴＯ等の透光性を有する導電材料であってもよい。

【0045】

対向電極３３は、表示領域ＡＡ上と、表示領域ＡＡ近傍に設けられた陰極コンタクト部（図示しない）に亘って形成され、陰極コンタクト部で回路形成層２２の導電層と接続される。

【0046】

封止膜２６は、複数の発光素子３を覆って対向電極３３の上に設けられる。封止膜２６はシリコン窒化膜や酸化アルミニウム膜などの無機膜、あるいはアクリルなどの樹脂膜が用いられる。封止膜２６は、単層に限定されず、上記の無機膜及び樹脂膜を組み合わせた２層以上の積層膜であってもよい。封止膜２６により発光素子３は良好に封止され、上面側からの水分の侵入を抑制することができる。

【0047】

図３に戻って、フィルタ層２８は封止膜２６の上に接着層２７により接着される。フィルタ層２８は、隣接する副画素ＳＰＸの間に設けられた遮光層２８ａと、副画素ＳＰＸごとに異なる色に着色されたカラーフィルタ２８ｂとを含む。カラーフィルタ２８ｂは、発光素子３のそれぞれに重なって設けられる。カラーフィルタ２８ｂは、発光素子３のそれぞれから出射される光の色と同色に着色された着色層を有して構成される。隣接する発光素子３Ｂ、３Ｇ（副画素ＳＰＸ－Ｇ、ＳＰＸ－Ｂ）で、発光素子３Ｂに重なるカラーフィルタ２８ｂの周縁部と、発光素子３Ｇに重なるカラーフィルタ２８ｂの周縁部とは第１方向Ｄｘで接している。ただしこれに限定されず、隣接するカラーフィルタ２８ｂの周縁部どうしは、第３方向Ｄｚで重なって設けられていてもよい。

【0048】

遮光層２８ａは、隣接する副画素ＳＰＸの間に設けられ、第３方向Ｄｚでカラーフィルタ２８ｂと対向基板２９との間に積層される。遮光層２８ａは、ブラックマトリクスとも呼ばれる。より具体的には、遮光層２８ａは、隣接するカラーフィルタ２８ｂの境界と重なって設けられる。さらに、遮光層２８ａは、バンク２４の平坦部２４ｂと重なる領域に設けられ、バンク２４の一部（傾斜部２４ａ）及び画素電極３２と重なる領域には開口が設けられる。

【0049】

対向基板２９は、フィルタ層２８を覆って設けられる。対向基板２９は、ガラス基板、又は樹脂基板で形成されたカバーパネルである。

【0050】

次に画素電極３２の、保護膜３８が設けられた重畳領域Ａ１、及び、保護膜３８が設けられない非重畳領域Ａ２について詳細に説明する。図５は、実施形態に係る発光素子の画素電極及び下部バッファ層の構成を説明するための説明図である。図５は、図面を見やすくするために発光素子３の一部を拡大して示している。

【0051】

図５に示す重畳領域Ａ１の保護膜３８は、ＩＴＯで形成された画素電極３２に、表面処理（例えば酸素プラズマ処理）を施すことで画素電極３２の表面に形成された酸素保護膜である。非重畳領域Ａ２は、画素電極３２の表面に形成された保護膜３８が、例えばレーザ光の照射により除去された領域である。非重畳領域Ａ２の第１方向Ｄｘでの幅は、例えば０．５μｍ以上３．０μｍ以下程度である。言い換えると、非重畳領域Ａ２の第１方向Ｄｘでの幅は、画素電極３２の表面に形成された保護膜３８の外縁と、バンク２４が画素電極３２に接する部分との間の、第１方向Ｄｘでの距離である。

【0052】

画素電極３２の重畳領域Ａ１では、表面処理が施されているので、表面処理を行わない場合に比べて仕事関数が高くなる。これにより、画素電極３２の重畳領域Ａ１では、キャリア（正孔）の移動度、注入性が向上する。また、画素電極３２の非重畳領域Ａ２では、保護膜３８が除去されて仕事関数が低くなる。すなわち、画素電極３２の非重畳領域Ａ２の仕事関数は、重畳領域Ａ１の仕事関数よりも低い。例えば、画素電極３２の重畳領域Ａ１の仕事関数は５．８５ｅＶ程度であり、画素電極３２の非重畳領域Ａ２の仕事関数は、４．９４ｅＶ程度である。仕事関数は、紫外光電子分光法（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）によって測定される。

【0053】

画素電極３２の非重畳領域Ａ２では、保護膜３８が除去されることで、非重畳領域Ａ２表面でのＩＴＯのスズ（Ｓｎ）及びインジウム（Ｉｎ）の濃度（含有量）が重畳領域Ａ１に比べて増加する。この結果、画素電極３２の非重畳領域Ａ２の表面には、微細な凹凸部３２ａが形成される。これにより、画素電極３２の非重畳領域Ａ２の表面粗さは、重畳領域Ａ１の表面粗さよりも大きい。例えば、画素電極３２の重畳領域Ａ１の表面粗さＲａは１ｎｍ程度であり、画素電極３２の非重畳領域Ａ２の表面粗さＲａは、８ｎｍ程度である。本実施形態の表面粗さは、原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）によって測定される。

【0054】

また、下部バッファ層３６の正孔注入層３４は、画素電極３２の重畳領域Ａ１及び非重畳領域Ａ２に重なって設けられる。画素電極３２の非重畳領域Ａ２は表面粗さが大きいので、正孔注入層３４の非重畳領域Ａ２と重なる部分では有機膜の凝集、再結晶化が生じる。これにより、正孔注入層３４の非重畳領域Ａ２と重なる部分には高抵抗領域３４ａが形成される。

【0055】

以上のように、本実施形態の表示装置１において、画素電極３２は、保護膜３８が設けられた重畳領域Ａ１と、保護膜３８が設けられない非重畳領域Ａ２と、を有する。これにより、キャリア１００（正孔）の、隣接する画素間で移動が抑制される。

【0056】

具体的には、下部バッファ層３６の正孔注入層３４でのキャリア１００は、正孔注入層３４の高抵抗領域３４ａにより、画素電極３２の表面に沿った横方向での移動が抑制される。これにより、本実施形態では、キャリア１００が下部バッファ層３６の正孔注入層３４から、バンク２４を通って隣接する他の画素ＰＸ（副画素ＳＰＸ）の正孔注入層３４に移動することを抑制できる。すなわち、本実施形態の表示装置１は、隣接する画素ＰＸ間の混色を抑制することができる。

【0057】

また、本実施形態では、キャリア１００が下部バッファ層３６の正孔注入層３４から、バンク２４と重なる領域の発光層３１に到達することを抑制できる。したがって、本実施形態の発光素子３では、発光層３１の重畳領域Ａ１と重なる領域から表示光Ｌ１が出射され、発光層３１のバンク２４と重なる領域から不要な光Ｌ２が出射されることを抑制できる。これにより、表示装置１は、単色発光の色度差Δｕ’ｖ’を小さくすることができる。

【0058】

なお、図５では、理解を容易にするために、画素電極３２の凹凸部３２ａや、正孔注入層３４の非重畳領域Ａ２と重なる高抵抗領域３４ａを強調して示している。例えば、画素電極３２の凹凸部３２ａの膜厚は、７ｎｍ以下程度に薄く形成される。また、正孔注入層３４の非重畳領域Ａ２と重なる高抵抗領域３４ａは、非重畳領域Ａ２の少なくとも一部と重なる領域に、有機膜の凝集、再結晶化が生じていればよい。

【0059】

次に、画素電極３２の重畳領域Ａ１及び非重畳領域Ａ２の製造方法について説明する。図６は、実施形態に係る表示装置の製造方法を説明するための説明図である。

【0060】

図６に示すように、本実施形態の表示装置１の製造方法は、まず、基板２１の上に複数の画素電極３２及び画素電極３２を囲むバンク２４を形成し、画素電極３２の表面処理を行って保護膜３８を形成する（ステップＳＴ１）。

【0061】

具体的には、基板２１の上に回路形成層２２、平坦化膜２３が形成される。画素電極３２は、ＩＴＯ等の透光性導電材料を用いて平坦化膜２３上に成膜され、フォトリソグラフィ及びエッチングによりパターニングされる。

【0062】

次に、画素電極３２を覆って平坦化膜２３上に有機絶縁層が成膜され、フォトリソグラフィ及びエッチングにより有機絶縁層の画素電極３２と重なる部分が除去される。これにより、画素電極３２を囲むバンク２４が形成される。

【0063】

次に酸素プラズマ処理等により画素電極３２の表面処理を行う。これにより、画素電極３２の表面の、バンク２４と重ならない領域には保護膜３８が形成される。なお、画素電極３２の表面処理は酸素プラズマ処理に限定されず、他のプラズマ処理であってもよい。また、画素電極３２の表面処理は複数種類のプラズマ処理を組み合わせてもよい。

【0064】

次に、画素電極３２の上にマスク１１０が配置される（ステップＳＴ２）。マスク１１０は、画素電極３２の中央部を遮光し、画素電極３２の外縁部及びバンク２４と重なる領域で光を透過するように構成される。

【0065】

次に、画素電極３２の外縁部にレーザ光Ｌ３が照射され、画素電極３２の中央部に位置する保護膜３８を残し、画素電極３２の外縁部に位置する保護膜３８が除去される（ステップＳＴ３）。レーザ光Ｌ３は、例えば波長が３５０ｎｍ以下のナノ秒パルス半導体レーザが用いられる。

【0066】

これにより、画素電極３２の非重畳領域Ａ２の仕事関数は、重畳領域Ａ１の仕事関数よりも低くなる。また、上述したように、保護膜３８が除去されることで、画素電極３２の非重畳領域Ａ２には凹凸部３２ａ（図５参照）が形成される。

【0067】

次に、画素電極３２及びバンク２４の上に、下部バッファ層３６、発光層３１、上部バッファ層３７及び対向電極３３の順に成膜される。以上の工程で、図３、図４に示す複数の発光素子３を有する表示装置１が製造される。

【0068】

なお、図６に示す製造方法は、あくまで一例であり、適宜変更することができる。例えば、レーザ光Ｌ３の種類や、マスク１１０の構成は、画素電極３２及び保護膜３８の材料、形状等に応じて適宜変更することができる。

【0069】

以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。

【符号の説明】

【0070】

１ 表示装置
２ アレイ基板
３、３Ｒ、３Ｇ、３Ｂ 発光素子
２１ 基板
２４ バンク
２９ 対向基板
３１ 発光層
３２ 画素電極
３３ 対向電極
３４ 正孔注入層
３５ 正孔輸送層
３６ 下部バッファ層
３７ 上部バッファ層
３８ 保護膜
Ａ１ 重畳領域
Ａ２ 非重畳領域
ＡＡ 表示領域
ＧＡ 周辺領域
ＯＰ 開口
ＰＸ 画素
ＳＰＸ、ＳＰＸ－Ｒ、ＳＰＸ－Ｇ、ＳＰＸ－Ｂ 副画素

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】