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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024083770
(43)【公開日】2024-06-24
(54)【発明の名称】走査信号線駆動回路およびそれを備えた表示装置
(51)【国際特許分類】
G09G 3/36 20060101AFI20240617BHJP
G09G 3/20 20060101ALI20240617BHJP
G11C 19/28 20060101ALI20240617BHJP
【ＦＩ】
G09G3/36
G09G3/20 622E
G09G3/20 621M
G11C19/28 230
G09G3/20 611A
G09G3/20 670E
【審査請求】未請求
【請求項の数】19
【出願形態】ＯＬ
(21)【出願番号】P 2022197773
(22)【出願日】2022-12-12
(71)【出願人】
【識別番号】520487808
【氏名又は名称】シャープディスプレイテクノロジー株式会社
(74)【代理人】
【識別番号】100104695
【弁理士】
【氏名又は名称】島田 明宏
(74)【代理人】
【識別番号】100148459
【弁理士】
【氏名又は名称】河本 悟
(72)【発明者】
【氏名】川守田 聖矢
(72)【発明者】
【氏名】堀内 智
(72)【発明者】
【氏名】岩瀬 泰章
【テーマコード（参考）】
5B074
5C006
5C080
【Ｆターム（参考）】
5B074AA03
5B074CA01
5B074DB02
5B074EA02
5B074EA04
5C006AC22
5C006BB16
5C006BC03
5C006BC20
5C006BF03
5C006FA47
5C080AA10
5C080BB05
5C080DD09
5C080DD22
5C080DD26
5C080FF11
5C080JJ02
5C080JJ03
5C080JJ04
(57)【要約】
【課題】ゲートドライバの消費電力の低減および動作の安定化を実現する。
【解決手段】シフトレジスタの各段を構成する単位回路に、複数のゲートクロック信号の１つが与えられる制御端子と第３ノードＮ３に接続された第１導通端子とローレベルの直流電源電圧が与えられる第２導通端子とを有する薄膜トランジスタＴ５が設けられる。第３ノードＮ３は、第２ノードＮ２（出力端子の電位をローレベルに向けて変化させるための薄膜トランジスタＴ１０の制御端子に接続されたノード）の電位をハイレベルに向けて変化させるための薄膜トランジスタＴ４の制御端子に接続されている。第３ノードＮ３の電位をハイレベルに向けて変化させるための薄膜トランジスタＴ３の制御端子に与えられるゲートクロック信号がハイレベルからローレベルに変化する時に、薄膜トランジスタＴ５の制御端子に与えられるゲートクロック信号がローレベルからハイレベルに変化する。
【選択図】図１
【解決手段】シフトレジスタの各段を構成する単位回路に、複数のゲートクロック信号の１つが与えられる制御端子と第３ノードＮ３に接続された第１導通端子とローレベルの直流電源電圧が与えられる第２導通端子とを有する薄膜トランジスタＴ５が設けられる。第３ノードＮ３は、第２ノードＮ２（出力端子の電位をローレベルに向けて変化させるための薄膜トランジスタＴ１０の制御端子に接続されたノード）の電位をハイレベルに向けて変化させるための薄膜トランジスタＴ４の制御端子に接続されている。第３ノードＮ３の電位をハイレベルに向けて変化させるための薄膜トランジスタＴ３の制御端子に与えられるゲートクロック信号がハイレベルからローレベルに変化する時に、薄膜トランジスタＴ５の制御端子に与えられるゲートクロック信号がローレベルからハイレベルに変化する。
【選択図】図１
【特許請求の範囲】
【請求項1】
複数の走査信号線を駆動する走査信号線駆動回路であって、
複数のクロック信号に基づいて動作する、前記複数の走査信号線と１対１で対応する複数の段からなるシフトレジスタを備え、
前記シフトレジスタに含まれる各段を構成する単位回路は、
第１ノードと、
第２ノードと、
第３ノードと、
対応する走査信号線に出力信号を出力する第１出力ノードと、
前記第１ノードに接続された制御端子と、前記複数のクロック信号の１つが与えられる第１導通端子と、前記第１出力ノードに接続された第２導通端子とを有する第１出力制御トランジスタと、
セット信号に基づいて前記第１ノードの電位をオンレベルに向けて変化させるための第１ノードプルアップ部と、
リセット信号に基づいて前記第１ノードの電位をオフレベルに向けて変化させるための第１ノードプルダウン部と、
前記第２ノードに接続された制御端子と、前記第１ノードまたは前記第１出力ノードに接続された第１導通端子と、オフレベルの電位が与えられる第２導通端子とを有する安定化トランジスタと、
前記第２ノードに接続された安定化回路と
を含み、
前記安定化回路は、
前記第３ノードに接続された制御端子と、前記複数のクロック信号の１つが与えられる第１導通端子と、前記第２ノードに接続された第２導通端子とを有する第２ノードプルアップトランジスタと、
前記第１ノードに接続された制御端子と、前記第２ノードに接続された第１導通端子と、オフレベルの電位が与えられる第２導通端子とを有する第１の第２ノードプルダウントランジスタと、
前記第１ノードに接続された制御端子と、前記第３ノードに接続された第１導通端子と、オフレベルの電位が与えられる第２導通端子とを有する第１の第３ノードプルダウントランジスタと、
前記複数のクロック信号の１つが与えられる制御端子および第１導通端子と、前記第３ノードに接続された第２導通端子とを有する第３ノードプルアップトランジスタと、
前記複数のクロック信号の１つが与えられる制御端子と、前記第３ノードに接続された第１導通端子と、オフレベルの電位が与えられる第２導通端子とを有する第２の第３ノードプルダウントランジスタと
を含み、
前記第３ノードプルアップトランジスタの制御端子に与えられるクロック信号がオンレベルからオフレベルに変化するタイミングで、前記第２の第３ノードプルダウントランジスタの制御端子に与えられるクロック信号がオフレベルからオンレベルに変化する、走査信号線駆動回路。
複数のクロック信号に基づいて動作する、前記複数の走査信号線と１対１で対応する複数の段からなるシフトレジスタを備え、
前記シフトレジスタに含まれる各段を構成する単位回路は、
第１ノードと、
第２ノードと、
第３ノードと、
対応する走査信号線に出力信号を出力する第１出力ノードと、
前記第１ノードに接続された制御端子と、前記複数のクロック信号の１つが与えられる第１導通端子と、前記第１出力ノードに接続された第２導通端子とを有する第１出力制御トランジスタと、
セット信号に基づいて前記第１ノードの電位をオンレベルに向けて変化させるための第１ノードプルアップ部と、
リセット信号に基づいて前記第１ノードの電位をオフレベルに向けて変化させるための第１ノードプルダウン部と、
前記第２ノードに接続された制御端子と、前記第１ノードまたは前記第１出力ノードに接続された第１導通端子と、オフレベルの電位が与えられる第２導通端子とを有する安定化トランジスタと、
前記第２ノードに接続された安定化回路と
を含み、
前記安定化回路は、
前記第３ノードに接続された制御端子と、前記複数のクロック信号の１つが与えられる第１導通端子と、前記第２ノードに接続された第２導通端子とを有する第２ノードプルアップトランジスタと、
前記第１ノードに接続された制御端子と、前記第２ノードに接続された第１導通端子と、オフレベルの電位が与えられる第２導通端子とを有する第１の第２ノードプルダウントランジスタと、
前記第１ノードに接続された制御端子と、前記第３ノードに接続された第１導通端子と、オフレベルの電位が与えられる第２導通端子とを有する第１の第３ノードプルダウントランジスタと、
前記複数のクロック信号の１つが与えられる制御端子および第１導通端子と、前記第３ノードに接続された第２導通端子とを有する第３ノードプルアップトランジスタと、
前記複数のクロック信号の１つが与えられる制御端子と、前記第３ノードに接続された第１導通端子と、オフレベルの電位が与えられる第２導通端子とを有する第２の第３ノードプルダウントランジスタと
を含み、
前記第３ノードプルアップトランジスタの制御端子に与えられるクロック信号がオンレベルからオフレベルに変化するタイミングで、前記第２の第３ノードプルダウントランジスタの制御端子に与えられるクロック信号がオフレベルからオンレベルに変化する、走査信号線駆動回路。
【請求項2】
前記セット信号は、自段よりも前の段を構成する単位回路の第１出力ノードから出力された出力信号であり、
前記リセット信号は、自段よりも後の段を構成する単位回路の第１出力ノードから出力された出力信号である、請求項１に記載の走査信号線駆動回路。
前記リセット信号は、自段よりも後の段を構成する単位回路の第１出力ノードから出力された出力信号である、請求項１に記載の走査信号線駆動回路。
【請求項3】
前記単位回路は、
自段よりも前の段を構成する単位回路および自段よりも後の段を構成する単位回路の動作を制御する他段制御信号を出力する第２出力ノードと、
前記第１ノードに接続された制御端子と、前記複数のクロック信号の１つが与えられる第１導通端子と、前記第２出力ノードに接続された第２導通端子とを有する第２出力制御トランジスタと
を含み、
前記第１出力制御トランジスタの第１導通端子に与えられるクロック信号と前記第２出力制御トランジスタの第１導通端子に与えられるクロック信号とは同一のクロック信号であり、
前記セット信号は、自段よりも前の段を構成する単位回路の第２出力ノードから出力された他段制御信号であり、
前記リセット信号は、自段よりも後の段を構成する単位回路の第２出力ノードから出力された他段制御信号である、請求項１に記載の走査信号線駆動回路。
自段よりも前の段を構成する単位回路および自段よりも後の段を構成する単位回路の動作を制御する他段制御信号を出力する第２出力ノードと、
前記第１ノードに接続された制御端子と、前記複数のクロック信号の１つが与えられる第１導通端子と、前記第２出力ノードに接続された第２導通端子とを有する第２出力制御トランジスタと
を含み、
前記第１出力制御トランジスタの第１導通端子に与えられるクロック信号と前記第２出力制御トランジスタの第１導通端子に与えられるクロック信号とは同一のクロック信号であり、
前記セット信号は、自段よりも前の段を構成する単位回路の第２出力ノードから出力された他段制御信号であり、
前記リセット信号は、自段よりも後の段を構成する単位回路の第２出力ノードから出力された他段制御信号である、請求項１に記載の走査信号線駆動回路。
【請求項4】
前記第１ノードプルアップ部は、前記セット信号が与えられる制御端子および第１導通端子と、前記第１ノードに接続された第２導通端子とを有する第１ノードプルアップトランジスタを含む、請求項１に記載の走査信号線駆動回路。
【請求項5】
前記第１ノードプルダウン部は、前記リセット信号が与えられる制御端子と、前記第１ノードに接続された第１導通端子と、オフレベルの電位が与えられる第２導通端子とを有する第１の第１ノードプルダウントランジスタを含む、請求項１に記載の走査信号線駆動回路。
【請求項6】
前記単位回路は、前記安定化トランジスタとして、前記第１ノードに接続された第１導通端子を有する第２の第１ノードプルダウントランジスタを含む、請求項１に記載の走査信号線駆動回路。
【請求項7】
前記単位回路は、前記安定化トランジスタとして、前記第１出力ノードに接続された第１導通端子を有する第１出力ノードプルダウントランジスタを含む、請求項１に記載の走査信号線駆動回路。
【請求項8】
前記単位回路は、前記安定化トランジスタとして、前記第１ノードに接続された第１導通端子を有する第２の第１ノードプルダウントランジスタと、前記第１出力ノードに接続された第１導通端子を有する第１出力ノードプルダウントランジスタとを含む、請求項１に記載の走査信号線駆動回路。
【請求項9】
前記単位回路は、前記セット信号が与えられる制御端子と、前記第２ノードに接続された第１導通端子と、オフレベルの電位が与えられる第２導通端子とを有する第２の第２ノードプルダウントランジスタを含む、請求項１に記載の走査信号線駆動回路。
【請求項10】
Ｐを自然数として、前記複数のクロック信号は、Ｐ相のクロック信号であって、
前記第３ノードプルアップトランジスタの制御端子に与えられるクロック信号の位相は前記第１出力制御トランジスタの第１導通端子に与えられるクロック信号の位相よりも（３６０／Ｐ）度進んでいる、請求項１に記載の走査信号線駆動回路。
前記第３ノードプルアップトランジスタの制御端子に与えられるクロック信号の位相は前記第１出力制御トランジスタの第１導通端子に与えられるクロック信号の位相よりも（３６０／Ｐ）度進んでいる、請求項１に記載の走査信号線駆動回路。
【請求項11】
前記第３ノードプルアップトランジスタの制御端子に与えられるクロック信号と前記第１出力制御トランジスタの第１導通端子に与えられるクロック信号とは同一のクロック信号である、請求項１に記載の走査信号線駆動回路。
【請求項12】
前記第３ノードプルアップトランジスタのチャネル長は、前記第１出力制御トランジスタ、前記安定化トランジスタ、前記第２ノードプルアップトランジスタ、前記第１の第２ノードプルダウントランジスタ、前記第１の第３ノードプルダウントランジスタ、および前記第２の第３ノードプルダウントランジスタのいずれのチャネル長よりも長い、請求項１に記載の走査信号線駆動回路。
【請求項13】
複数の走査信号線を駆動する走査信号線駆動回路であって、
複数のクロック信号に基づいて動作する、前記複数の走査信号線と１対１で対応する複数の段からなるシフトレジスタを備え、
前記シフトレジスタに含まれる各段を構成する単位回路は、
第１ノードと、
第２ノードと、
第３ノードと、
対応する走査信号線に出力信号を出力する第１出力ノードと、
前記第１ノードに接続された制御端子と、前記複数のクロック信号の１つが与えられる第１導通端子と、前記第１出力ノードに接続された第２導通端子とを有する第１出力制御トランジスタと、
セット信号に基づいて前記第１ノードの電位をオンレベルに向けて変化させるための第１ノードプルアップ部と、
リセット信号に基づいて前記第１ノードの電位をオフレベルに向けて変化させるための第１ノードプルダウン部と、
前記第２ノードに接続された制御端子と、前記第１ノードまたは前記第１出力ノードに接続された第１導通端子と、オフレベルの電位が与えられる第２導通端子とを有する安定化トランジスタと、
前記第２ノードに接続された安定化回路と
を含み、
前記安定化回路は、
前記第３ノードに接続された制御端子と、前記複数のクロック信号の１つが与えられる第１導通端子と、前記第２ノードに接続された第２導通端子とを有する第２ノードプルアップトランジスタと、
前記第１ノードに接続された制御端子と、前記第２ノードに接続された第１導通端子と、オフレベルの電位が与えられる第２導通端子とを有する第２ノードプルダウントランジスタと、
前記第１ノードに接続された制御端子と、前記第３ノードに接続された第１導通端子と、オフレベルの電位が与えられる第２導通端子とを有する第１の第３ノードプルダウントランジスタと、
前記複数のクロック信号の１つが与えられる制御端子および第１導通端子と、前記第３ノードに接続された第２導通端子とを有する第３ノードプルアップトランジスタと、
前記第３ノードに接続された制御端子および第１導通端子と、前記複数のクロック信号の１つが与えられる第２導通端子とを有する第２の第３ノードプルダウントランジスタと
を含み、
前記第３ノードプルアップトランジスタの制御端子に与えられるクロック信号と前記第２の第３ノードプルダウントランジスタの第２導通端子に与えられるクロック信号とは同一のクロック信号である、走査信号線駆動回路。
複数のクロック信号に基づいて動作する、前記複数の走査信号線と１対１で対応する複数の段からなるシフトレジスタを備え、
前記シフトレジスタに含まれる各段を構成する単位回路は、
第１ノードと、
第２ノードと、
第３ノードと、
対応する走査信号線に出力信号を出力する第１出力ノードと、
前記第１ノードに接続された制御端子と、前記複数のクロック信号の１つが与えられる第１導通端子と、前記第１出力ノードに接続された第２導通端子とを有する第１出力制御トランジスタと、
セット信号に基づいて前記第１ノードの電位をオンレベルに向けて変化させるための第１ノードプルアップ部と、
リセット信号に基づいて前記第１ノードの電位をオフレベルに向けて変化させるための第１ノードプルダウン部と、
前記第２ノードに接続された制御端子と、前記第１ノードまたは前記第１出力ノードに接続された第１導通端子と、オフレベルの電位が与えられる第２導通端子とを有する安定化トランジスタと、
前記第２ノードに接続された安定化回路と
を含み、
前記安定化回路は、
前記第３ノードに接続された制御端子と、前記複数のクロック信号の１つが与えられる第１導通端子と、前記第２ノードに接続された第２導通端子とを有する第２ノードプルアップトランジスタと、
前記第１ノードに接続された制御端子と、前記第２ノードに接続された第１導通端子と、オフレベルの電位が与えられる第２導通端子とを有する第２ノードプルダウントランジスタと、
前記第１ノードに接続された制御端子と、前記第３ノードに接続された第１導通端子と、オフレベルの電位が与えられる第２導通端子とを有する第１の第３ノードプルダウントランジスタと、
前記複数のクロック信号の１つが与えられる制御端子および第１導通端子と、前記第３ノードに接続された第２導通端子とを有する第３ノードプルアップトランジスタと、
前記第３ノードに接続された制御端子および第１導通端子と、前記複数のクロック信号の１つが与えられる第２導通端子とを有する第２の第３ノードプルダウントランジスタと
を含み、
前記第３ノードプルアップトランジスタの制御端子に与えられるクロック信号と前記第２の第３ノードプルダウントランジスタの第２導通端子に与えられるクロック信号とは同一のクロック信号である、走査信号線駆動回路。
【請求項14】
前記セット信号は、自段よりも前の段を構成する単位回路の第１出力ノードから出力された出力信号であり、
前記リセット信号は、自段よりも後の段を構成する単位回路の第１出力ノードから出力された出力信号である、請求項１３に記載の走査信号線駆動回路。
前記リセット信号は、自段よりも後の段を構成する単位回路の第１出力ノードから出力された出力信号である、請求項１３に記載の走査信号線駆動回路。
【請求項15】
前記単位回路は、
自段よりも前の段を構成する単位回路および自段よりも後の段を構成する単位回路の動作を制御する他段制御信号を出力する第２出力ノードと、
前記第１ノードに接続された制御端子と、前記複数のクロック信号の１つが与えられる第１導通端子と、前記第２出力ノードに接続された第２導通端子とを有する第２出力制御トランジスタと
を含み、
前記第１出力制御トランジスタの第１導通端子に与えられるクロック信号と前記第２出力制御トランジスタの第１導通端子に与えられるクロック信号とは同一のクロック信号であり、
前記セット信号は、自段よりも前の段を構成する単位回路の第２出力ノードから出力された他段制御信号であり、
前記リセット信号は、自段よりも後の段を構成する単位回路の第２出力ノードから出力された他段制御信号である、請求項１３に記載の走査信号線駆動回路。
自段よりも前の段を構成する単位回路および自段よりも後の段を構成する単位回路の動作を制御する他段制御信号を出力する第２出力ノードと、
前記第１ノードに接続された制御端子と、前記複数のクロック信号の１つが与えられる第１導通端子と、前記第２出力ノードに接続された第２導通端子とを有する第２出力制御トランジスタと
を含み、
前記第１出力制御トランジスタの第１導通端子に与えられるクロック信号と前記第２出力制御トランジスタの第１導通端子に与えられるクロック信号とは同一のクロック信号であり、
前記セット信号は、自段よりも前の段を構成する単位回路の第２出力ノードから出力された他段制御信号であり、
前記リセット信号は、自段よりも後の段を構成する単位回路の第２出力ノードから出力された他段制御信号である、請求項１３に記載の走査信号線駆動回路。
【請求項16】
基板と、
前記基板上に形成された複数の映像信号線と、
前記複数の映像信号線に交差するように前記基板上に形成された複数の走査信号線と、 前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応するように前記基板上に形成された複数の画素形成部と、
前記複数の映像信号線を駆動する映像信号線駆動回路と、
前記複数の走査信号線を駆動する、前記基板上に形成された請求項１から１５までのいずれか１項に記載の走査信号線駆動回路と
を備える、表示装置。
前記基板上に形成された複数の映像信号線と、
前記複数の映像信号線に交差するように前記基板上に形成された複数の走査信号線と、 前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応するように前記基板上に形成された複数の画素形成部と、
前記複数の映像信号線を駆動する映像信号線駆動回路と、
前記複数の走査信号線を駆動する、前記基板上に形成された請求項１から１５までのいずれか１項に記載の走査信号線駆動回路と
を備える、表示装置。
【請求項17】
前記基板上の領域は、
前記複数の画素形成部が形成されている表示領域と、
前記シフトレジスタが形成されているシフトレジスタ領域と、
前記複数のクロック信号を伝達する複数のクロック信号用幹配線が形成されている幹配線領域と
を含み、
前記シフトレジスタ領域は、前記表示領域と前記幹配線領域との間に設けられ、
各単位回路につき、一端が前記複数のクロック信号用幹配線の１つに接続され他端が前記第２の第３ノードプルダウントランジスタの制御端子に接続されたクロック信号用枝配線が設けられている、請求項１６に記載の表示装置。
前記複数の画素形成部が形成されている表示領域と、
前記シフトレジスタが形成されているシフトレジスタ領域と、
前記複数のクロック信号を伝達する複数のクロック信号用幹配線が形成されている幹配線領域と
を含み、
前記シフトレジスタ領域は、前記表示領域と前記幹配線領域との間に設けられ、
各単位回路につき、一端が前記複数のクロック信号用幹配線の１つに接続され他端が前記第２の第３ノードプルダウントランジスタの制御端子に接続されたクロック信号用枝配線が設けられている、請求項１６に記載の表示装置。
【請求項18】
前記複数の映像信号線は、第１の金属膜によって形成され、
前記複数の走査信号線は、第２の金属膜によって形成され、
前記複数のクロック信号用幹配線は、前記第１の金属膜によって形成され、
前記クロック信号用枝配線は、前記第２の金属膜によって形成され、
前記クロック信号用枝配線は、前記複数のクロック信号用幹配線の１つと、前記幹配線領域においてコンタクトホールを介して接続されている、請求項１７に記載の表示装置。
前記複数の走査信号線は、第２の金属膜によって形成され、
前記複数のクロック信号用幹配線は、前記第１の金属膜によって形成され、
前記クロック信号用枝配線は、前記第２の金属膜によって形成され、
前記クロック信号用枝配線は、前記複数のクロック信号用幹配線の１つと、前記幹配線領域においてコンタクトホールを介して接続されている、請求項１７に記載の表示装置。
【請求項19】
前記基板上の領域は、
前記複数の画素形成部が形成されている表示領域と、
前記シフトレジスタが形成されているシフトレジスタ領域と、
前記複数のクロック信号を伝達する複数のクロック信号用幹配線が形成されている幹配線領域と
を含み、
前記シフトレジスタ領域は、前記表示領域と前記幹配線領域との間に設けられ、
ｎを自然数として、（ｎ－１）段目の単位回路に含まれている前記第１出力制御トランジスタの第１導通端子と、ｎ段目の単位回路に含まれている前記第３ノードプルアップトランジスタの制御端子および第１導通端子とは、一端が前記複数のクロック信号用幹配線の１つに接続された同一のクロック信号用枝配線に接続されている、請求項１６に記載の表示装置。
前記複数の画素形成部が形成されている表示領域と、
前記シフトレジスタが形成されているシフトレジスタ領域と、
前記複数のクロック信号を伝達する複数のクロック信号用幹配線が形成されている幹配線領域と
を含み、
前記シフトレジスタ領域は、前記表示領域と前記幹配線領域との間に設けられ、
ｎを自然数として、（ｎ－１）段目の単位回路に含まれている前記第１出力制御トランジスタの第１導通端子と、ｎ段目の単位回路に含まれている前記第３ノードプルアップトランジスタの制御端子および第１導通端子とは、一端が前記複数のクロック信号用幹配線の１つに接続された同一のクロック信号用枝配線に接続されている、請求項１６に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
以下の開示は、表示装置に関し、詳しくは、表示装置の表示部に配設された走査信号線を駆動するシフトレジスタを備えた走査信号線駆動回路に関する。
【背景技術】
【0002】
従来より、複数本のソースバスライン（映像信号線）および複数本のゲートバスライン（走査信号線）を含む表示部を備えた液晶表示装置が知られている。そのような液晶表示装置において、ソースバスラインとゲートバスラインとの交差点には、画素を形成する画素形成部が設けられている。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されるとともに当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ（ＴＦＴ）や、画素電圧値を保持するための画素容量などを含んでいる。液晶表示装置には、また、ゲートバスラインを駆動するためのゲートドライバ（走査信号線駆動回路）とソースバスラインを駆動するためのソースドライバ（映像信号線駆動回路）とが設けられている。
【0003】
画素電圧値を示す映像信号はソースバスラインによって伝達される。しかしながら、各ソースバスラインは複数行分の画素電圧値を示す映像信号を一時（同時）に伝達することができない。このため、表示部に設けられた複数個の画素形成部内の画素容量への映像信号の書き込み（充電）は１行ずつ順次に行われる。これを実現するために、複数本のゲートバスラインが所定期間ずつ順次に選択されるように、ゲートドライバは複数の段からなるシフトレジスタによって構成されている。そして、それら複数の段から順次にアクティブな走査信号が出力されることによって、上述のように、画素容量への映像信号の書き込みが１行ずつ順次に行われる。
【0004】
ところで、ゲートドライバに関しては、以前は、液晶パネルを構成する基板の周辺部に集積回路（ＩＣ）チップとして搭載されることが多かった。しかしながら、近年、基板上に直接的にゲートドライバを形成することが多くなされている。このようなゲートドライバは「モノリシックゲートドライバ」と呼ばれている。
【0005】
なお、以下においては、ゲートドライバ内のシフトレジスタの各段を構成する回路のことを「単位回路」という。また、ｎチャネル型の薄膜トランジスタに関してはドレインとソースのうち電位の高い方がドレインと呼ばれているが、以下で説明する単位回路内の薄膜トランジスタの中には、動作中にドレインとソースとが入れ替わるものもある。そこで、以下、ドレインまたはソースとして機能する２つの端子のうちの一方を「第１導通端子」、他方を「第２導通端子」という。また、薄膜トランジスタのゲートとして機能する端子を「制御端子」という。
【0006】
図２２は、従来の単位回路９の一構成例を示す回路図である。なお、図２２に示す単位回路９はｎ段目の単位回路９（ｎ）であると仮定する。この単位回路９は、９個の薄膜トランジスタＴ１～Ｔ４，Ｔ６～Ｔ１０と、１個のキャパシタ（容量素子）Ｃとを備えている。また、この単位回路９は、５個の入力端子２１～２４，２６と、１個の出力端子２９とを有している。入力端子２１には、４段前の単位回路からの出力信号Ｑ（ｎ－４）であるセット信号Ｓが与えられる。入力端子２２には、６段後の単位回路からの出力信号Ｑ（ｎ＋６）であるリセット信号Ｒが与えられる。入力端子２３には、ゲートドライバに与えられる複数のゲートクロック信号の１つである第１クロック信号ＣＫ１が与えられる。ここでは、複数のゲートクロック信号は８相のクロック信号であると仮定する。入力端子２４には、複数のゲートクロック信号の１つである第２クロック信号ＣＫ２が与えられる。第２クロック信号ＣＫ２の位相は、第１クロック信号ＣＫ１の位相よりも４５度進んでいる。入力端子２６には、ローレベルの直流電源電圧ＶＳＳが与えられる。出力端子２９からは出力信号Ｑ（ｎ）が出力される。この出力信号Ｑ（ｎ）は、対応するゲートバスラインに走査信号として与えられる。
【0007】
薄膜トランジスタＴ１の第２導通端子、薄膜トランジスタＴ２の第１導通端子、薄膜トランジスタＴ６の制御端子、薄膜トランジスタＴ７の制御端子、薄膜トランジスタＴ８の制御端子、薄膜トランジスタＴ９の第１導通端子、およびキャパシタＣの一端は、第１ノードＮ１を介して互いに接続されている。薄膜トランジスタＴ４の第２導通端子、薄膜トランジスタＴ７の第１導通端子、薄膜トランジスタＴ９の制御端子、および薄膜トランジスタＴ１０の制御端子は、第２ノードＮ２を介して互いに接続されている。薄膜トランジスタＴ３の第２導通端子、薄膜トランジスタＴ４の制御端子、および薄膜トランジスタＴ６の第１導通端子は、第３ノードＮ３を介して互いに接続されている。
【0008】
次に、図２３に示す信号波形図を参照しつつ、単位回路９の動作について説明する。この単位回路９を有する液晶表示装置が動作している期間中、デューティ比がほぼ５０％である第１クロック信号ＣＫ１および第２クロック信号ＣＫ２が当該単位回路９に与えられる。
【0009】
時刻ｔ９１以前の期間には、セット信号Ｓ、出力信号Ｑ（ｎ）、およびリセット信号Ｒはローレベルで維持されている。また、第１ノードＮ１の電位についてはローレベルで維持され、第２ノードＮ２の電位についてはハイレベルとローレベルとが所定期間毎に交互に現れ、第３ノードＮ３の電位についてはハイレベルで維持されている。但し、第３ノードＮ３の電位については、比較的高いハイレベルと比較的低いローレベルとが所定期間毎に交互に現れている。
【0010】
時刻ｔ９１になると、セット信号Ｓがローレベルからハイレベルに変化する。薄膜トランジスタＴ１は図２２に示すようにダイオード接続となっているので、このセット信号Ｓのパルスによって薄膜トランジスタＴ１がオン状態となり、第１ノードＮ１の電位が上昇する。これにより、薄膜トランジスタＴ６，Ｔ７，およびＴ８がオン状態となる。薄膜トランジスタＴ６がオン状態となることによって、第３ノードＮ３の電位がローレベルとなる。なお、時刻ｔ９１から時刻ｔ９２までの期間には、第１クロック信号ＣＫ１はローレベルであるので、薄膜トランジスタＴ８がオン状態となっていても出力信号Ｑ（ｎ）はローレベルで維持される。
【0011】
時刻ｔ９２になると、第１クロック信号ＣＫ１がローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴ８はオン状態であるので、入力端子２３の電位の上昇とともに出力端子２９の電位が上昇する。ここで、図２２に示すように第１ノードＮ１－出力端子２９間にはキャパシタＣが設けられているので、出力端子２９の電位の上昇とともに第１ノードＮ１の電位も上昇する（第１ノードＮ１がブースト状態となる）。その結果、薄膜トランジスタＴ８の制御端子には大きな電圧が印加され、この出力端子２９に接続されているゲートバスラインが選択状態となるのに充分なレベルにまで出力信号Ｑ（ｎ）の電位が上昇する。なお、時刻ｔ９２から時刻ｔ９３までの期間には、リセット信号Ｒはローレベルで維持され、第２ノードＮ２の電位もローレベルで維持される。従って、この期間中、薄膜トランジスタＴ２および薄膜トランジスタＴ１０はオフ状態で維持され、第１ノードＮ１の電位および出力信号Ｑ（ｎ）の電位（出力端子２９の電位）が低下することはない。
【0012】
時刻ｔ９３になると、第１クロック信号ＣＫ１がハイレベルからローレベルに変化する。これにより、入力端子２３の電位の低下とともに出力端子２９の電位が低下する。すなわち、出力信号Ｑ（ｎ）の電位がローレベルとなる。また、キャパシタＣを介して第１ノードＮ１の電位が低下する。
【0013】
時刻ｔ９４になると、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ２がオン状態となり、第１ノードＮ１の電位がローレベルとなる。時刻ｔ９４以降の期間には、時刻ｔ９１以前の期間と同様の動作が行われる。
【0014】
以上のような動作が各単位回路９で行われることによって、液晶表示装置に設けられている複数本のゲートバスラインが順次に選択状態となり、画素容量への映像信号の書き込みが１行ずつ順次に行われる。なお、以下においては、各単位回路に関して第１ノードＮ１の電位がハイレベルで維持されるべき期間（図２３に示した例では、時刻ｔ９１から時刻ｔ９４までの期間）を「選択期間」といい、選択期間以外の期間を「非選択期間」という。
【0015】
ところで、図２２に示した構成の単位回路９には、非選択期間中に出力端子２９の電位を確実にローレベルで維持するための安定化回路９１が設けられている。安定化回路９１には、第２ノード（出力端子２９の電位を制御するための薄膜トランジスタＴ１０の制御端子に接続されたノード）Ｎ２の電位を制御するための薄膜トランジスタＴ４の制御端子に接続された第３ノードＮ３が含まれている。第２ノードＮ２の電位および第３ノードＮ３が適宜に制御されることによって薄膜トランジスタＴ１０および薄膜トランジスタＴ４の状態が適宜に制御され、単位回路９の動作が安定化する。図２３に示した例では、非選択期間を通じて第２ノードＮ２の電位がローレベルからハイレベルへの変化とハイレベルからローレベルへの変化とを繰り返すことによって薄膜トランジスタＴ１０が所定期間毎にオン状態となる。これにより、非選択期間には、例えばノイズによって出力端子２９の電位に変動が生じても、所定期間毎に出力端子２９の電位はローレベルへと引き込まれる。
【0016】
表示装置に設けられているシフトレジスタ内の単位回路の構成については、例えば、特開２０１９－０４５６７３号公報、特開２０１４－０６３１６４号公報、特開２０１０－２６２２９６号公報、特開２０１３－１４２８９９号公報、および特開２０１０－２１８６７３号公報に開示されている。
【先行技術文献】
【特許文献】
【0017】
【特許文献1】特開２０１９－０４５６７３号公報
【特許文献2】特開２０１４－０６３１６４号公報
【特許文献3】特開２０１０－２６２２９６号公報
【特許文献4】特開２０１３－１４２８９９号公報
【特許文献5】特開２０１０－２１８６７３号公報
【発明の概要】
【発明が解決しようとする課題】
【0018】
単位回路９の動作に関し、図２３に示した例では、非選択期間において、第２クロック信号ＣＫ２がハイレベルである期間には、薄膜トランジスタＴ３がオン状態となって第３ノードＮ３がハイレベルで維持されることによって薄膜トランジスタＴ４がオン状態で維持されるので、第２ノードＮ２の電位はハイレベルとなる。非選択期間において、第２クロック信号ＣＫ２がハイレベルからローレベルに変化すると、薄膜トランジスタＴ３がオフ状態となって第３ノードＮ３はフローティング状態となるが、入力端子２４の電位の低下に伴って第２ノードＮ２の電位はローレベルとなる。
【0019】
以上のように、従来の単位回路９の構成によれば、非選択期間を通じて第２ノードＮ２の充放電が繰り返される。これは、ゲートドライバの消費電力の増大の要因となっている。また、出力端子２９の電位を制御するための薄膜トランジスタＴ１０に関して、オン状態からオフ状態への変化およびオフ状態からオン状態への変化が頻繁に繰り返されるので、出力端子２９の電位をローレベルへと引き込むプルダウン機能が正常に働かなくなるケースが生じている。同様に、第１ノードＮ１の電位を制御するための薄膜トランジスタＴ９に関して、オン状態からオフ状態への変化およびオフ状態からオン状態への変化が頻繁に繰り返されるので、第１ノードＮ１の電位をローレベルへと引き込むプルダウン機能が正常に働かなくなるケースも生じている。
【0020】
そこで、以下の開示は、ゲートドライバ（特にモノリシックゲートドライバ）の消費電力の低減および動作の安定化を実現することを目的とする。
【課題を解決するための手段】
【0021】
（１）本発明のいくつかの実施形態による走査信号線駆動回路は、複数の走査信号線を駆動する走査信号線駆動回路であって、
複数のクロック信号に基づいて動作する、前記複数の走査信号線と１対１で対応する複数の段からなるシフトレジスタを備え、
前記シフトレジスタに含まれる各段を構成する単位回路は、
第１ノードと、
第２ノードと、
第３ノードと、
対応する走査信号線に出力信号を出力する第１出力ノードと、
前記第１ノードに接続された制御端子と、前記複数のクロック信号の１つが与えられる第１導通端子と、前記第１出力ノードに接続された第２導通端子とを有する第１出力制御トランジスタと、
セット信号に基づいて前記第１ノードの電位をオンレベルに向けて変化させるための第１ノードプルアップ部と、
リセット信号に基づいて前記第１ノードの電位をオフレベルに向けて変化させるための第１ノードプルダウン部と、
前記第２ノードに接続された制御端子と、前記第１ノードまたは前記第１出力ノードに接続された第１導通端子と、オフレベルの電位が与えられる第２導通端子とを有する安定化トランジスタと、
前記第２ノードに接続された安定化回路と
を含み、
前記安定化回路は、
前記第３ノードに接続された制御端子と、前記複数のクロック信号の１つが与えられる第１導通端子と、前記第２ノードに接続された第２導通端子とを有する第２ノードプルアップトランジスタと、
前記第１ノードに接続された制御端子と、前記第２ノードに接続された第１導通端子と、オフレベルの電位が与えられる第２導通端子とを有する第１の第２ノードプルダウントランジスタと、
前記第１ノードに接続された制御端子と、前記第３ノードに接続された第１導通端子と、オフレベルの電位が与えられる第２導通端子とを有する第１の第３ノードプルダウントランジスタと、
前記複数のクロック信号の１つが与えられる制御端子および第１導通端子と、前記第３ノードに接続された第２導通端子とを有する第３ノードプルアップトランジスタと、
前記複数のクロック信号の１つが与えられる制御端子と、前記第３ノードに接続された第１導通端子と、オフレベルの電位が与えられる第２導通端子とを有する第２の第３ノードプルダウントランジスタと
を含み、
前記第３ノードプルアップトランジスタの制御端子に与えられるクロック信号がオンレベルからオフレベルに変化するタイミングで、前記第２の第３ノードプルダウントランジスタの制御端子に与えられるクロック信号がオフレベルからオンレベルに変化する。
複数のクロック信号に基づいて動作する、前記複数の走査信号線と１対１で対応する複数の段からなるシフトレジスタを備え、
前記シフトレジスタに含まれる各段を構成する単位回路は、
第１ノードと、
第２ノードと、
第３ノードと、
対応する走査信号線に出力信号を出力する第１出力ノードと、
前記第１ノードに接続された制御端子と、前記複数のクロック信号の１つが与えられる第１導通端子と、前記第１出力ノードに接続された第２導通端子とを有する第１出力制御トランジスタと、
セット信号に基づいて前記第１ノードの電位をオンレベルに向けて変化させるための第１ノードプルアップ部と、
リセット信号に基づいて前記第１ノードの電位をオフレベルに向けて変化させるための第１ノードプルダウン部と、
前記第２ノードに接続された制御端子と、前記第１ノードまたは前記第１出力ノードに接続された第１導通端子と、オフレベルの電位が与えられる第２導通端子とを有する安定化トランジスタと、
前記第２ノードに接続された安定化回路と
を含み、
前記安定化回路は、
前記第３ノードに接続された制御端子と、前記複数のクロック信号の１つが与えられる第１導通端子と、前記第２ノードに接続された第２導通端子とを有する第２ノードプルアップトランジスタと、
前記第１ノードに接続された制御端子と、前記第２ノードに接続された第１導通端子と、オフレベルの電位が与えられる第２導通端子とを有する第１の第２ノードプルダウントランジスタと、
前記第１ノードに接続された制御端子と、前記第３ノードに接続された第１導通端子と、オフレベルの電位が与えられる第２導通端子とを有する第１の第３ノードプルダウントランジスタと、
前記複数のクロック信号の１つが与えられる制御端子および第１導通端子と、前記第３ノードに接続された第２導通端子とを有する第３ノードプルアップトランジスタと、
前記複数のクロック信号の１つが与えられる制御端子と、前記第３ノードに接続された第１導通端子と、オフレベルの電位が与えられる第２導通端子とを有する第２の第３ノードプルダウントランジスタと
を含み、
前記第３ノードプルアップトランジスタの制御端子に与えられるクロック信号がオンレベルからオフレベルに変化するタイミングで、前記第２の第３ノードプルダウントランジスタの制御端子に与えられるクロック信号がオフレベルからオンレベルに変化する。
【0022】
（２）また、本発明のいくつかの実施形態による走査信号線駆動回路は、上記（１）の構成を含み、
前記セット信号は、自段よりも前の段を構成する単位回路の第１出力ノードから出力された出力信号であり、
前記リセット信号は、自段よりも後の段を構成する単位回路の第１出力ノードから出力された出力信号である。
前記セット信号は、自段よりも前の段を構成する単位回路の第１出力ノードから出力された出力信号であり、
前記リセット信号は、自段よりも後の段を構成する単位回路の第１出力ノードから出力された出力信号である。
【0023】
（３）また、本発明のいくつかの実施形態による走査信号線駆動回路は、上記（１）の構成を含み、
前記単位回路は、
自段よりも前の段を構成する単位回路および自段よりも後の段を構成する単位回路の動作を制御する他段制御信号を出力する第２出力ノードと、
前記第１ノードに接続された制御端子と、前記複数のクロック信号の１つが与えられる第１導通端子と、前記第２出力ノードに接続された第２導通端子とを有する第２出力制御トランジスタと
を含み、
前記第１出力制御トランジスタの第１導通端子に与えられるクロック信号と前記第２出力制御トランジスタの第１導通端子に与えられるクロック信号とは同一のクロック信号であり、
前記セット信号は、自段よりも前の段を構成する単位回路の第２出力ノードから出力された他段制御信号であり、
前記リセット信号は、自段よりも後の段を構成する単位回路の第２出力ノードから出力された他段制御信号である。
前記単位回路は、
自段よりも前の段を構成する単位回路および自段よりも後の段を構成する単位回路の動作を制御する他段制御信号を出力する第２出力ノードと、
前記第１ノードに接続された制御端子と、前記複数のクロック信号の１つが与えられる第１導通端子と、前記第２出力ノードに接続された第２導通端子とを有する第２出力制御トランジスタと
を含み、
前記第１出力制御トランジスタの第１導通端子に与えられるクロック信号と前記第２出力制御トランジスタの第１導通端子に与えられるクロック信号とは同一のクロック信号であり、
前記セット信号は、自段よりも前の段を構成する単位回路の第２出力ノードから出力された他段制御信号であり、
前記リセット信号は、自段よりも後の段を構成する単位回路の第２出力ノードから出力された他段制御信号である。
【0024】
（４）また、本発明のいくつかの実施形態による走査信号線駆動回路は、上記（１）の構成を含み、
前記第１ノードプルアップ部は、前記セット信号が与えられる制御端子および第１導通端子と、前記第１ノードに接続された第２導通端子とを有する第１ノードプルアップトランジスタを含む。
前記第１ノードプルアップ部は、前記セット信号が与えられる制御端子および第１導通端子と、前記第１ノードに接続された第２導通端子とを有する第１ノードプルアップトランジスタを含む。
【0025】
（５）また、本発明のいくつかの実施形態による走査信号線駆動回路は、上記（１）の構成を含み、
前記第１ノードプルダウン部は、前記リセット信号が与えられる制御端子と、前記第１ノードに接続された第１導通端子と、オフレベルの電位が与えられる第２導通端子とを有する第１の第１ノードプルダウントランジスタを含む。
前記第１ノードプルダウン部は、前記リセット信号が与えられる制御端子と、前記第１ノードに接続された第１導通端子と、オフレベルの電位が与えられる第２導通端子とを有する第１の第１ノードプルダウントランジスタを含む。
【0026】
（６）また、本発明のいくつかの実施形態による走査信号線駆動回路は、上記（１）の構成を含み、
前記単位回路は、前記安定化トランジスタとして、前記第１ノードに接続された第１導通端子を有する第２の第１ノードプルダウントランジスタを含む。
前記単位回路は、前記安定化トランジスタとして、前記第１ノードに接続された第１導通端子を有する第２の第１ノードプルダウントランジスタを含む。
【0027】
（７）また、本発明のいくつかの実施形態による走査信号線駆動回路は、上記（１）の構成を含み、
前記単位回路は、前記安定化トランジスタとして、前記第１出力ノードに接続された第１導通端子を有する第１出力ノードプルダウントランジスタを含む。
前記単位回路は、前記安定化トランジスタとして、前記第１出力ノードに接続された第１導通端子を有する第１出力ノードプルダウントランジスタを含む。
【0028】
（８）また、本発明のいくつかの実施形態による走査信号線駆動回路は、上記（１）の構成を含み、
前記単位回路は、前記安定化トランジスタとして、前記第１ノードに接続された第１導通端子を有する第２の第１ノードプルダウントランジスタと、前記第１出力ノードに接続された第１導通端子を有する第１出力ノードプルダウントランジスタとを含む。
前記単位回路は、前記安定化トランジスタとして、前記第１ノードに接続された第１導通端子を有する第２の第１ノードプルダウントランジスタと、前記第１出力ノードに接続された第１導通端子を有する第１出力ノードプルダウントランジスタとを含む。
【0029】
（９）また、本発明のいくつかの実施形態による走査信号線駆動回路は、上記（１）の構成を含み、
前記単位回路は、前記セット信号が与えられる制御端子と、前記第２ノードに接続された第１導通端子と、オフレベルの電位が与えられる第２導通端子とを有する第２の第２ノードプルダウントランジスタを含む。
前記単位回路は、前記セット信号が与えられる制御端子と、前記第２ノードに接続された第１導通端子と、オフレベルの電位が与えられる第２導通端子とを有する第２の第２ノードプルダウントランジスタを含む。
【0030】
（１０）また、本発明のいくつかの実施形態による走査信号線駆動回路は、上記（１）の構成を含み、
Ｐを自然数として、前記複数のクロック信号は、Ｐ相のクロック信号であって、
前記第３ノードプルアップトランジスタの制御端子に与えられるクロック信号の位相は前記第１出力制御トランジスタの第１導通端子に与えられるクロック信号の位相よりも（３６０／Ｐ）度進んでいる。
Ｐを自然数として、前記複数のクロック信号は、Ｐ相のクロック信号であって、
前記第３ノードプルアップトランジスタの制御端子に与えられるクロック信号の位相は前記第１出力制御トランジスタの第１導通端子に与えられるクロック信号の位相よりも（３６０／Ｐ）度進んでいる。
【0031】
（１１）また、本発明のいくつかの実施形態による走査信号線駆動回路は、上記（１）の構成を含み、
前記第３ノードプルアップトランジスタの制御端子に与えられるクロック信号と前記第１出力制御トランジスタの第１導通端子に与えられるクロック信号とは同一のクロック信号である。
前記第３ノードプルアップトランジスタの制御端子に与えられるクロック信号と前記第１出力制御トランジスタの第１導通端子に与えられるクロック信号とは同一のクロック信号である。
【0032】
（１２）また、本発明のいくつかの実施形態による走査信号線駆動回路は、上記（１）の構成を含み、
前記第３ノードプルアップトランジスタのチャネル長は、前記第１出力制御トランジスタ、前記安定化トランジスタ、前記第２ノードプルアップトランジスタ、前記第１の第２ノードプルダウントランジスタ、前記第１の第３ノードプルダウントランジスタ、および前記第２の第３ノードプルダウントランジスタのいずれのチャネル長よりも長い。
前記第３ノードプルアップトランジスタのチャネル長は、前記第１出力制御トランジスタ、前記安定化トランジスタ、前記第２ノードプルアップトランジスタ、前記第１の第２ノードプルダウントランジスタ、前記第１の第３ノードプルダウントランジスタ、および前記第２の第３ノードプルダウントランジスタのいずれのチャネル長よりも長い。
【0033】
（１３）また、本発明のいくつかの実施形態による走査信号線駆動回路は、複数の走査信号線を駆動する走査信号線駆動回路であって、
複数のクロック信号に基づいて動作する、前記複数の走査信号線と１対１で対応する複数の段からなるシフトレジスタを備え、
前記シフトレジスタに含まれる各段を構成する単位回路は、
第１ノードと、
第２ノードと、
第３ノードと、
対応する走査信号線に出力信号を出力する第１出力ノードと、
前記第１ノードに接続された制御端子と、前記複数のクロック信号の１つが与えられる第１導通端子と、前記第１出力ノードに接続された第２導通端子とを有する第１出力制御トランジスタと、
セット信号に基づいて前記第１ノードの電位をオンレベルに向けて変化させるための第１ノードプルアップ部と、
リセット信号に基づいて前記第１ノードの電位をオフレベルに向けて変化させるための第１ノードプルダウン部と、
前記第２ノードに接続された制御端子と、前記第１ノードまたは前記第１出力ノードに接続された第１導通端子と、オフレベルの電位が与えられる第２導通端子とを有する安定化トランジスタと、
前記第２ノードに接続された安定化回路と
を含み、
前記安定化回路は、
前記第３ノードに接続された制御端子と、前記複数のクロック信号の１つが与えられる第１導通端子と、前記第２ノードに接続された第２導通端子とを有する第２ノードプルアップトランジスタと、
前記第１ノードに接続された制御端子と、前記第２ノードに接続された第１導通端子と、オフレベルの電位が与えられる第２導通端子とを有する第２ノードプルダウントランジスタと、
前記第１ノードに接続された制御端子と、前記第３ノードに接続された第１導通端子と、オフレベルの電位が与えられる第２導通端子とを有する第１の第３ノードプルダウントランジスタと、
前記複数のクロック信号の１つが与えられる制御端子および第１導通端子と、前記第３ノードに接続された第２導通端子とを有する第３ノードプルアップトランジスタと、
前記第３ノードに接続された制御端子および第１導通端子と、前記複数のクロック信号の１つが与えられる第２導通端子とを有する第２の第３ノードプルダウントランジスタと
を含み、
前記第３ノードプルアップトランジスタの制御端子に与えられるクロック信号と前記第２の第３ノードプルダウントランジスタの第２導通端子に与えられるクロック信号とは同一のクロック信号である。
複数のクロック信号に基づいて動作する、前記複数の走査信号線と１対１で対応する複数の段からなるシフトレジスタを備え、
前記シフトレジスタに含まれる各段を構成する単位回路は、
第１ノードと、
第２ノードと、
第３ノードと、
対応する走査信号線に出力信号を出力する第１出力ノードと、
前記第１ノードに接続された制御端子と、前記複数のクロック信号の１つが与えられる第１導通端子と、前記第１出力ノードに接続された第２導通端子とを有する第１出力制御トランジスタと、
セット信号に基づいて前記第１ノードの電位をオンレベルに向けて変化させるための第１ノードプルアップ部と、
リセット信号に基づいて前記第１ノードの電位をオフレベルに向けて変化させるための第１ノードプルダウン部と、
前記第２ノードに接続された制御端子と、前記第１ノードまたは前記第１出力ノードに接続された第１導通端子と、オフレベルの電位が与えられる第２導通端子とを有する安定化トランジスタと、
前記第２ノードに接続された安定化回路と
を含み、
前記安定化回路は、
前記第３ノードに接続された制御端子と、前記複数のクロック信号の１つが与えられる第１導通端子と、前記第２ノードに接続された第２導通端子とを有する第２ノードプルアップトランジスタと、
前記第１ノードに接続された制御端子と、前記第２ノードに接続された第１導通端子と、オフレベルの電位が与えられる第２導通端子とを有する第２ノードプルダウントランジスタと、
前記第１ノードに接続された制御端子と、前記第３ノードに接続された第１導通端子と、オフレベルの電位が与えられる第２導通端子とを有する第１の第３ノードプルダウントランジスタと、
前記複数のクロック信号の１つが与えられる制御端子および第１導通端子と、前記第３ノードに接続された第２導通端子とを有する第３ノードプルアップトランジスタと、
前記第３ノードに接続された制御端子および第１導通端子と、前記複数のクロック信号の１つが与えられる第２導通端子とを有する第２の第３ノードプルダウントランジスタと
を含み、
前記第３ノードプルアップトランジスタの制御端子に与えられるクロック信号と前記第２の第３ノードプルダウントランジスタの第２導通端子に与えられるクロック信号とは同一のクロック信号である。
【0034】
（１４）また、本発明のいくつかの実施形態による走査信号線駆動回路は、上記（１３）の構成を含み、
前記セット信号は、自段よりも前の段を構成する単位回路の第１出力ノードから出力された出力信号であり、
前記リセット信号は、自段よりも後の段を構成する単位回路の第１出力ノードから出力された出力信号である。
前記セット信号は、自段よりも前の段を構成する単位回路の第１出力ノードから出力された出力信号であり、
前記リセット信号は、自段よりも後の段を構成する単位回路の第１出力ノードから出力された出力信号である。
【0035】
（１５）また、本発明のいくつかの実施形態による走査信号線駆動回路は、上記（１３）の構成を含み、
前記単位回路は、
自段よりも前の段を構成する単位回路および自段よりも後の段を構成する単位回路の動作を制御する他段制御信号を出力する第２出力ノードと、
前記第１ノードに接続された制御端子と、前記複数のクロック信号の１つが与えられる第１導通端子と、前記第２出力ノードに接続された第２導通端子とを有する第２出力制御トランジスタと
を含み、
前記第１出力制御トランジスタの第１導通端子に与えられるクロック信号と前記第２出力制御トランジスタの第１導通端子に与えられるクロック信号とは同一のクロック信号であり、
前記セット信号は、自段よりも前の段を構成する単位回路の第２出力ノードから出力された他段制御信号であり、
前記リセット信号は、自段よりも後の段を構成する単位回路の第２出力ノードから出力された他段制御信号である。
前記単位回路は、
自段よりも前の段を構成する単位回路および自段よりも後の段を構成する単位回路の動作を制御する他段制御信号を出力する第２出力ノードと、
前記第１ノードに接続された制御端子と、前記複数のクロック信号の１つが与えられる第１導通端子と、前記第２出力ノードに接続された第２導通端子とを有する第２出力制御トランジスタと
を含み、
前記第１出力制御トランジスタの第１導通端子に与えられるクロック信号と前記第２出力制御トランジスタの第１導通端子に与えられるクロック信号とは同一のクロック信号であり、
前記セット信号は、自段よりも前の段を構成する単位回路の第２出力ノードから出力された他段制御信号であり、
前記リセット信号は、自段よりも後の段を構成する単位回路の第２出力ノードから出力された他段制御信号である。
【0036】
（１６）また、本発明のいくつかの実施形態による表示装置は、
基板と、
前記基板上に形成された複数の映像信号線と、
前記複数の映像信号線に交差するように前記基板上に形成された複数の走査信号線と、 前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応するように前記基板上に形成された複数の画素形成部と、
前記複数の映像信号線を駆動する映像信号線駆動回路と、
前記複数の走査信号線を駆動する、前記基板上に形成された上記（１）から（１５）までのいずれかの構成の走査信号線駆動回路と
を備える。
基板と、
前記基板上に形成された複数の映像信号線と、
前記複数の映像信号線に交差するように前記基板上に形成された複数の走査信号線と、 前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応するように前記基板上に形成された複数の画素形成部と、
前記複数の映像信号線を駆動する映像信号線駆動回路と、
前記複数の走査信号線を駆動する、前記基板上に形成された上記（１）から（１５）までのいずれかの構成の走査信号線駆動回路と
を備える。
【0037】
（１７）また、本発明のいくつかの実施形態による表示装置は、上記（１６）の構成を含み、
前記基板上の領域は、
前記複数の画素形成部が形成されている表示領域と、
前記シフトレジスタが形成されているシフトレジスタ領域と、
前記複数のクロック信号を伝達する複数のクロック信号用幹配線が形成されている幹配線領域と
を含み、
前記シフトレジスタ領域は、前記表示領域と前記幹配線領域との間に設けられ、
各単位回路につき、一端が前記複数のクロック信号用幹配線の１つに接続され他端が前記第２の第３ノードプルダウントランジスタの制御端子に接続されたクロック信号用枝配線が設けられている。
前記基板上の領域は、
前記複数の画素形成部が形成されている表示領域と、
前記シフトレジスタが形成されているシフトレジスタ領域と、
前記複数のクロック信号を伝達する複数のクロック信号用幹配線が形成されている幹配線領域と
を含み、
前記シフトレジスタ領域は、前記表示領域と前記幹配線領域との間に設けられ、
各単位回路につき、一端が前記複数のクロック信号用幹配線の１つに接続され他端が前記第２の第３ノードプルダウントランジスタの制御端子に接続されたクロック信号用枝配線が設けられている。
【0038】
（１８）また、本発明のいくつかの実施形態による表示装置は、上記（１７）の構成を含み、
前記複数の映像信号線は、第１の金属膜によって形成され、
前記複数の走査信号線は、第２の金属膜によって形成され、
前記複数のクロック信号用幹配線は、前記第１の金属膜によって形成され、
前記クロック信号用枝配線は、前記第２の金属膜によって形成され、
前記クロック信号用枝配線は、前記複数のクロック信号用幹配線の１つと、前記幹配線領域においてコンタクトホールを介して接続されている。
前記複数の映像信号線は、第１の金属膜によって形成され、
前記複数の走査信号線は、第２の金属膜によって形成され、
前記複数のクロック信号用幹配線は、前記第１の金属膜によって形成され、
前記クロック信号用枝配線は、前記第２の金属膜によって形成され、
前記クロック信号用枝配線は、前記複数のクロック信号用幹配線の１つと、前記幹配線領域においてコンタクトホールを介して接続されている。
【0039】
（１９）また、本発明のいくつかの実施形態による表示装置は、上記（１６）の構成を含み、
前記基板上の領域は、
前記複数の画素形成部が形成されている表示領域と、
前記シフトレジスタが形成されているシフトレジスタ領域と、
前記複数のクロック信号を伝達する複数のクロック信号用幹配線が形成されている幹配線領域と
を含み、
前記シフトレジスタ領域は、前記表示領域と前記幹配線領域との間に設けられ、
ｎを自然数として、（ｎ－１）段目の単位回路に含まれている前記第１出力制御トランジスタの第１導通端子と、ｎ段目の単位回路に含まれている前記第３ノードプルアップトランジスタの制御端子および第１導通端子とは、一端が前記複数のクロック信号用幹配線の１つに接続された同一のクロック信号用枝配線に接続されている。
前記基板上の領域は、
前記複数の画素形成部が形成されている表示領域と、
前記シフトレジスタが形成されているシフトレジスタ領域と、
前記複数のクロック信号を伝達する複数のクロック信号用幹配線が形成されている幹配線領域と
を含み、
前記シフトレジスタ領域は、前記表示領域と前記幹配線領域との間に設けられ、
ｎを自然数として、（ｎ－１）段目の単位回路に含まれている前記第１出力制御トランジスタの第１導通端子と、ｎ段目の単位回路に含まれている前記第３ノードプルアップトランジスタの制御端子および第１導通端子とは、一端が前記複数のクロック信号用幹配線の１つに接続された同一のクロック信号用枝配線に接続されている。
【発明の効果】
【0040】
本発明のいくつかの実施形態による走査信号線駆動回路によれば、シフトレジスタの各段を構成する単位回路に、複数のクロック信号の１つが与えられる制御端子と第３ノードに接続された第１導通端子とオフレベルの電位が与えられる第２導通端子とを有する第２の第３ノードプルダウントランジスタが設けられる。第３ノードの電位をオンレベルに向けて変化させるための第３ノードプルアップトランジスタの制御端子と第２の第３ノードプルダウントランジスタの制御端子とには、異なるクロック信号（例えば、位相が１８０度ずれたクロック信号）が与えられる。従って、各単位回路において、非選択期間中、第３ノードの電位はオフレベルからオンレベルへの変化とオンレベルからオフレベルへの変化とを繰り返す。また、第３ノードプルアップトランジスタの制御端子に与えられるクロック信号がオンレベルからオフレベルに変化するタイミングで、第２の第３ノードプルダウントランジスタの制御端子に与えられるクロック信号がオフレベルからオンレベルに変化する。それ故、第３ノードプルアップトランジスタの制御端子に与えられるクロック信号がオフレベルとなっている期間には、第３ノードの電位はオフレベルであり、第２ノードプルアップトランジスタはオフ状態で維持される。以上より、非選択期間を通じて第２ノードの電位はオンレベルで維持される。すなわち、第２ノードの充放電が過剰に行われることが抑止される。その結果、消費電力が低減される。また、第２ノードに接続された制御端子を有する安定化トランジスタが非選択期間中にオン状態からオフ状態への変化とオフ状態からオン状態への変化とを繰り返すことが抑止されるので、安定化トランジスタの劣化が抑制される。これにより、第１ノードあるいは第１出力ノードの電位をオフレベルへと引き込む動作が安定して行われる。以上のように、走査信号線駆動回路の消費電力の低減および動作の安定化が実現される。
【0041】
本発明の他のいくつかの実施形態による走査信号線駆動回路によれば、シフトレジスタの各段を構成する単位回路に、第３ノードに接続された制御端子と第３ノードに接続された第１導通端子と複数のクロック信号の１つが与えられる第２導通端子とを有する第２の第３ノードプルダウントランジスタが設けられる。第３ノードの電位をオンレベルに向けて変化させるための第３ノードプルアップトランジスタの制御端子と第２の第３ノードプルダウントランジスタの第２導通端子とには、同じクロック信号が与えられる。以上のような構成により、各単位回路において、非選択期間中、第３ノードの電位はオフレベルからオンレベルへの変化とオンレベルからオフレベルへの変化とを繰り返す。これに関し、第３ノードプルアップトランジスタの制御端子に与えられるクロック信号がオンレベルからオフレベルに変化した時、第２の第３ノードプルダウントランジスタを介して第３ノードの電位はオンレベルからオフレベルへと変化する。それ故、第３ノードプルアップトランジスタの制御端子に与えられるクロック信号がオフレベルとなっている期間には、第３ノードの電位はオフレベルであり、第２ノードプルアップトランジスタはオフ状態で維持される。以上より、非選択期間を通じて第２ノードの電位はオンレベルで維持される。すなわち、第２ノードの充放電が過剰に行われることが抑止される。その結果、消費電力が低減される。また、第２ノードに接続された制御端子を有する安定化トランジスタが非選択期間中にオン状態からオフ状態への変化とオフ状態からオン状態への変化とを繰り返すことが抑止されるので、安定化トランジスタの劣化が抑制される。これにより、第１ノードあるいは第１出力ノードの電位をオフレベルへと引き込む動作が安定して行われる。以上のように、走査信号線駆動回路の消費電力の低減および動作の安定化が実現される。
【図面の簡単な説明】
【0042】
【図1】一実施形態における単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。
【図2】上記実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。
【図3】上記実施形態において、ゲートドライバの概略構成について説明するためのブロック図である。
【図4】上記実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。
【図5】上記実施形態におけるゲートクロック信号の波形図である。
【図6】上記実施形態において、複数のゲートクロック信号間の位相の関係について説明するための信号波形図である。
【図7】上記実施形態において、単位回路の入出力信号について説明するための図である。
【図8】上記実施形態において、ゲートドライバの動作について説明するための信号波形図である。
【図9】上記実施形態における単位回路の動作について説明するための波形図である。
【図10】上記実施形態において、レイアウトについて説明するための図である。
【図11】上記実施形態において、レイアウトについて説明するための図である。
【図12】上記実施形態の第１の変形例における単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。
【図13】上記実施形態の第２の変形例における単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。
【図14】上記実施形態の第３の変形例における単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。
【図15】上記実施形態の第４の変形例における単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。
【図16】上記実施形態の第４の変形例における単位回路の動作について説明するための波形図である。
【図17】上記実施形態の第５の変形例における単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。
【図18】上記実施形態の第５の変形例における単位回路の動作について説明するための波形図である。
【図19】上記実施形態の第６の変形例における単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。
【図20】上記実施形態の第６の変形例において、単位回路の入出力信号について説明するための図である。
【図21】上記実施形態の第６の変形例における単位回路の動作について説明するための波形図である。
【図22】従来例における単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。
【図23】従来例における単位回路の動作について説明するための波形図である。
【発明を実施するための形態】
【0043】
以下、添付図面を参照しつつ、一実施形態について説明する。なお、本実施形態におけるトランジスタはすべてｎチャネル型の薄膜トランジスタであると仮定するが、これには限定されない。
【0044】
＜１．全体構成および動作概要＞
図２は、一実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、表示制御回路１００とゲートドライバ（走査信号線駆動回路）２００とソースドライバ（映像信号線駆動回路）３００と表示部（表示領域）４００とを備えている。本実施形態においては、液晶パネル５を構成する２枚の基板のうちの一方の基板（アクティブマトリクス基板）に、表示部４００を構成する画素回路とゲートドライバ２００とが一体的に形成されている。すなわち、本実施形態におけるゲートドライバ２００は、モノリシックゲートドライバである。
図２は、一実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、表示制御回路１００とゲートドライバ（走査信号線駆動回路）２００とソースドライバ（映像信号線駆動回路）３００と表示部（表示領域）４００とを備えている。本実施形態においては、液晶パネル５を構成する２枚の基板のうちの一方の基板（アクティブマトリクス基板）に、表示部４００を構成する画素回路とゲートドライバ２００とが一体的に形成されている。すなわち、本実施形態におけるゲートドライバ２００は、モノリシックゲートドライバである。
【0045】
表示部４００には、複数本（ｊ本）のソースバスライン（映像信号線）ＳＬ（１）～ＳＬ（ｊ）と複数本（ｉ本）のゲートバスライン（走査信号線）ＧＬ（１）～ＧＬ（ｉ）とが配設されている。それら複数本（ｊ本）のソースバスラインＳＬ（１）～ＳＬ（ｊ）と複数本（ｉ本）のゲートバスラインＧＬ（１）～ＧＬ（ｉ）との各交差点に対応して、画素を形成する画素形成部４が設けられている。すなわち、表示部４００には、複数個（ｉ×ｊ個）の画素形成部４が含まれている。各画素形成部４には、対応する交差点を通過するゲートバスラインＧＬに制御端子が接続されると共に当該交差点を通過するソースバスラインＳＬに第１導通端子が接続されたスイッチング素子である薄膜トランジスタ（画素ＴＦＴ）４０と、その薄膜トランジスタ４０の第２導通端子に接続された画素電極４１と、上記複数個の画素形成部４に共通的に設けられた共通電極４４および補助容量電極４５と、画素電極４１と共通電極４４とによって形成される液晶容量４２と、画素電極４１と補助容量電極４５とによって形成される補助容量４３とが含まれている。液晶容量４２と補助容量４３とによって画素容量４６が構成されている。なお、図２には、１つの画素形成部４のみを示している。
【0046】
表示制御回路１００は、外部から送られる画像信号ＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶと、ゲートドライバ２００の動作を制御するためのゲート制御信号ＧＣＴＬと、ソースドライバ３００の動作を制御するためのソース制御信号ＳＣＴＬとを出力する。すなわち、表示制御回路１００は、ゲートドライバ２００およびソースドライバ３００の動作を制御する。なお、ゲート制御信号ＧＣＴＬには、ゲートスタートパルス信号、クリア信号、およびゲートクロック信号が含まれており、ソース制御信号ＳＣＴＬには、ソーススタートパルス信号、ソースクロック信号、およびラッチストローブ信号が含まれている。
【0047】
ゲートドライバ２００は、表示制御回路１００から送られるゲート制御信号ＧＣＴＬに基づいて、アクティブな走査信号の各ゲートバスラインＧＬへの印加を１垂直走査期間を周期として繰り返す。なお、ゲートバスラインＧＬの一端側および他端側の双方にゲートドライバ２００を備える構成（すなわち、図２における表示部４００の左側および右側の双方にゲートドライバ２００を備える構成）を採用することもできる。ゲートドライバ２００についての詳しい説明は後述する。
【0048】
ソースドライバ３００は、表示制御回路１００から送られるデジタル映像信号ＤＶとソース制御信号ＳＣＴＬとに基づいて、ソースバスラインＳＬ（１）～ＳＬ（ｊ）に駆動用映像信号を印加する。このとき、ソースドライバ３００では、ソースクロック信号のパルスが発生するタイミングで、各ソースバスラインＳＬに印加すべき電圧を示すデジタル映像信号ＤＶが順次に保持される。そして、ラッチストローブ信号のパルスが発生するタイミングで、上記保持されたデジタル映像信号ＤＶがアナログ電圧に変換される。その変換されたアナログ電圧は、駆動用映像信号として全てのソースバスラインＳＬ（１）～ＳＬ（ｊ）に一斉に印加される。
【0049】
以上のようにして、ソースバスラインＳＬ（１）～ＳＬ（ｊ）に駆動用映像信号が印加され、ゲートバスラインＧＬ（１）～ＧＬ（ｉ）に走査信号が印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部４００に表示される。
【0050】
＜２．ゲートドライバ＞
図３は、本実施形態におけるゲートドライバ２００の概略構成について説明するためのブロック図である。図３に示すように、ゲートドライバ２００は複数段からなるシフトレジスタ２１０によって構成されている。表示部４００にはｉ行×ｊ列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と１対１で対応するようにシフトレジスタ２１０の各段が設けられている。すなわち、シフトレジスタ２１０にはｉ個の単位回路２（１）～２（ｉ）が含まれている。なお、より詳しくは、１段目よりも前およびｉ段目よりも後に、例えば４段ずつ、ダミー段としての単位回路が設けられている（図３では不図示）。但し、ダミー段については、本発明に直接には関係しないので、その説明を省略する。以下、ゲートドライバ２００の構成および動作について詳しく説明する。
図３は、本実施形態におけるゲートドライバ２００の概略構成について説明するためのブロック図である。図３に示すように、ゲートドライバ２００は複数段からなるシフトレジスタ２１０によって構成されている。表示部４００にはｉ行×ｊ列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と１対１で対応するようにシフトレジスタ２１０の各段が設けられている。すなわち、シフトレジスタ２１０にはｉ個の単位回路２（１）～２（ｉ）が含まれている。なお、より詳しくは、１段目よりも前およびｉ段目よりも後に、例えば４段ずつ、ダミー段としての単位回路が設けられている（図３では不図示）。但し、ダミー段については、本発明に直接には関係しないので、その説明を省略する。以下、ゲートドライバ２００の構成および動作について詳しく説明する。
【0051】
＜２．１ シフトレジスタ全体の構成および動作＞
図４は、ゲートドライバ２００内のシフトレジスタ２１０の構成を示すブロック図である。上述したように、このシフトレジスタ２１０にはｉ個の単位回路２（１）～２（ｉ）が含まれている。なお、図４には、（ｎ－３）段目から（ｎ＋４）段目までの単位回路２（ｎ－３）～２（ｎ＋４）を示している。以下においては、ｉ個の単位回路２（１）～２（ｉ）を互いに区別する必要がない場合には単位回路に符号２を付す。
図４は、ゲートドライバ２００内のシフトレジスタ２１０の構成を示すブロック図である。上述したように、このシフトレジスタ２１０にはｉ個の単位回路２（１）～２（ｉ）が含まれている。なお、図４には、（ｎ－３）段目から（ｎ＋４）段目までの単位回路２（ｎ－３）～２（ｎ＋４）を示している。以下においては、ｉ個の単位回路２（１）～２（ｉ）を互いに区別する必要がない場合には単位回路に符号２を付す。
【0052】
シフトレジスタ２１０には、ゲート制御信号ＧＣＴＬとして、ゲートスタートパルス信号（図４では不図示）とクリア信号（図４では不図示）とゲートクロック信号ＧＣＫ（ＧＣＫ１～ＧＣＫ８）とが与えられる。また、シフトレジスタ２１０には、ローレベルの直流電源電圧ＶＳＳも与えられる。図５は、ゲートクロック信号ＧＣＫ１～ＧＣＫ８の波形図である。図５から把握されるように、ゲートクロック信号ＧＣＫ１～ＧＣＫ８は８相のクロック信号であって、全てのゲートクロック信号ＧＣＫ１～ＧＣＫ８のデューティ比はほぼ５０パーセントである。なお、ゲートクロック信号ＧＣＫ１を基準にすると、図５に示すように、ゲートクロック信号ＧＣＫｚ（ｚは２～８）の位相はゲートクロック信号ＧＣＫ１の位相よりも（４５×（ｚ－１））度遅れている。
【0053】
各単位回路２は、ゲートクロック信号ＧＣＫ１～ＧＣＫ８のいずれかを第１クロック信号ＣＫ１として受け取る入力端子と、ゲートクロック信号ＧＣＫ１～ＧＣＫ８のいずれかを第２クロック信号ＣＫ２として受け取る入力端子と、ゲートクロック信号ＧＣＫ１～ＧＣＫ８のいずれかを第３クロック信号ＣＫ３として受け取る入力端子と、セット信号Ｓを受け取る入力端子と、リセット信号Ｒを受け取る入力端子と、ローレベルの直流電源電圧ＶＳＳを受け取る入力端子と、出力信号Ｑを出力するための出力端子とを含んでいる。
【0054】
ところで、ｎ段目の単位回路２（ｎ）に第１クロック信号ＣＫ１として入力されるゲートクロック信号をＧＣＫ（ｎ）と表し、ゲートクロック信号ＧＣＫ（ｎ）よりも位相がＫ度進んでいるゲートクロック信号をＧＣＫ（ｎ－Ｋ／４５）と表し、ゲートクロック信号ＧＣＫ（ｎ）よりも位相がＫ度遅れているゲートクロック信号をＧＣＫ（ｎ＋Ｋ／４５）と表すと、８相のゲートクロック信号の波形は図６のように表される。本実施形態においては、ｎ段目の単位回路２（ｎ）には、ゲートクロック信号ＧＣＫ（ｎ－１）が第２クロック信号ＣＫ２として入力され、ゲートクロック信号ＧＣＫ（ｎ＋３）が第３クロック信号ＣＫ３として入力される。このように、各単位回路２において、第２クロック信号ＣＫ２の位相は第１クロック信号ＣＫ１の位相よりも４５度進んでおり、第３クロック信号ＣＫ３の位相は第１クロック信号ＣＫ１の位相よりも１３５度遅れている。
【0055】
シフトレジスタ２１０の各段（各単位回路２）の入力端子に与えられる信号は次のようになっている。（ｎ－３）段目の単位回路２（ｎ－３）には、ゲートクロック信号ＧＣＫ１が第１クロック信号ＣＫ１として与えられ、ゲートクロック信号ＧＣＫ８が第２クロック信号ＣＫ２として与えられ、ゲートクロック信号ＧＣＫ４が第３クロック信号ＣＫ３として与えられる。（ｎ－２）段目の単位回路２（ｎ－２）には、ゲートクロック信号ＧＣＫ２が第１クロック信号ＣＫ１として与えられ、ゲートクロック信号ＧＣＫ１が第２クロック信号ＣＫ２として与えられ、ゲートクロック信号ＧＣＫ５が第３クロック信号ＣＫ３として与えられる。（ｎ－１）段目の単位回路２（ｎ－１）には、ゲートクロック信号ＧＣＫ３が第１クロック信号ＣＫ１として与えられ、ゲートクロック信号ＧＣＫ２が第２クロック信号ＣＫ２として与えられ、ゲートクロック信号ＧＣＫ６が第３クロック信号ＣＫ３として与えられる。ｎ段目の単位回路２（ｎ）には、ゲートクロック信号ＧＣＫ４が第１クロック信号ＣＫ１として与えられ、ゲートクロック信号ＧＣＫ３が第２クロック信号ＣＫ２として与えられ、ゲートクロック信号ＧＣＫ７が第３クロック信号ＣＫ３として与えられる。（ｎ＋１）段目の単位回路２（ｎ＋１）には、ゲートクロック信号ＧＣＫ５が第１クロック信号ＣＫ１として与えられ、ゲートクロック信号ＧＣＫ４が第２クロック信号ＣＫ２として与えられ、ゲートクロック信号ＧＣＫ８が第３クロック信号ＣＫ３として与えられる。（ｎ＋２）段目の単位回路２（ｎ＋２）には、ゲートクロック信号ＧＣＫ６が第１クロック信号ＣＫ１として与えられ、ゲートクロック信号ＧＣＫ５が第２クロック信号ＣＫ２として与えられ、ゲートクロック信号ＧＣＫ１が第３クロック信号ＣＫ３として与えられる。（ｎ＋３）段目の単位回路２（ｎ＋３）には、ゲートクロック信号ＧＣＫ７が第１クロック信号ＣＫ１として与えられ、ゲートクロック信号ＧＣＫ６が第２クロック信号ＣＫ２として与えられ、ゲートクロック信号ＧＣＫ２が第３クロック信号ＣＫ３として与えられる。（ｎ＋４）段目の単位回路２（ｎ＋４）には、ゲートクロック信号ＧＣＫ８が第１クロック信号ＣＫ１として与えられ、ゲートクロック信号ＧＣＫ７が第２クロック信号ＣＫ２として与えられ、ゲートクロック信号ＧＣＫ３が第３クロック信号ＣＫ３として与えられる。このような構成が、シフトレジスタ２１０の全ての段を通して８段ずつ繰り返される。また、図７に示すように、任意の段（ここではｋ段目とする：ｋは１以上ｉ以下の整数である）の単位回路２（ｋ）について、４段前の単位回路２（ｋ－４）から出力される出力信号Ｑ（ｋ－４）がセット信号Ｓとして与えられ、６段後の単位回路２（ｋ＋６）から出力される出力信号Ｑ（ｋ＋６）がリセット信号Ｒとして与えられる。但し、初段側の所定数の単位回路２にはゲートスタートパルス信号がセット信号Ｓとして与えられ、最終段側の所定数の単位回路２にはクリア信号がリセット信号Ｒとして与えられる。ゲートスタートパルス信号については、１つだけ用いるようにしても良いし、複数用いるようにしても良い。クリア信号についても同様である。ローレベルの直流電源電圧ＶＳＳについては、全ての単位回路２（１）～２（ｉ）に共通的に与えられる。
【0056】
シフトレジスタ２１０の各段（各単位回路２）の出力端子からは出力信号Ｑが出力される（図７参照）。任意の段（ここではｋ段目とする：ｋは１以上ｉ以下の整数である）から出力される出力信号Ｑは、走査信号ＧＯＵＴ（ｋ）としてｋ行目のゲートバスラインＧＬ（ｋ）に与えられるほか、リセット信号Ｒとして６段前の単位回路２（ｋ－６）に与えられるとともに、セット信号Ｓとして４段後の単位回路２（ｋ＋４）に与えられる。
【0057】
以上のような構成において、シフトレジスタ２１０の１段目よりも前に設けられたダミー段としての単位回路２にセット信号Ｓとしてのゲートスタートパルス信号のパルスが与えられると、ゲートクロック信号ＧＣＫ１～ＧＣＫ８のクロック動作に基づいて、各単位回路２から出力される出力信号Ｑに含まれるシフトパルスが１段目の単位回路２（１）からｉ段目の単位回路２（ｉ）へと順次に転送される。そして、このシフトパルスの転送に応じて、各単位回路２から出力される出力信号Ｑ（走査信号ＧＯＵＴ）が順次にハイレベルとなる。これにより、図８に示すように、所定期間ずつ順次にハイレベル（アクティブ）となる走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｉ）が表示部４００内のゲートバスラインＧＬ（１）～ＧＬ（ｉ）に与えられる。すなわち、ｉ本のゲートバスラインＧＬ（１）～ＧＬ（ｉ）が順次に選択状態となる。
【0058】
なお、本実施形態においてはゲートクロック信号ＧＣＫとしてデューティ比がほぼ５０％である８相のクロック信号が用いられているが、ゲートクロック信号ＧＣＫのデューティ比および相数については特に限定されない。
【0059】
＜２．２ 単位回路の構成＞
図１は、本実施形態における単位回路２の構成を示す回路図である。なお、図１に示す単位回路２はｎ段目の単位回路２（ｎ）であると仮定する。図１に示すように、この単位回路２は、１０個の薄膜トランジスタＴ１～Ｔ１０と、１個のキャパシタ（容量素子）Ｃとを備えている。また、この単位回路２は、６個の入力端子２１～２６と１個の出力端子２９とを有している。入力端子２１には、４段前の単位回路からの出力信号Ｑ（ｎ－４）であるセット信号Ｓが与えられる。入力端子２２には、６段後の単位回路からの出力信号Ｑ（ｎ＋６）であるリセット信号Ｒが与えられる。入力端子２３には、ゲートクロック信号ＧＣＫ１～ＧＣＫ８の１つが第１クロック信号ＣＫ１として与えられる。本実施形態においては、図４に示すように、ｎ段目の単位回路２（ｎ）にはゲートクロック信号ＧＣＫ４が第１クロック信号ＣＫ１として与えられる。入力端子２４には、ゲートクロック信号ＧＣＫ１～ＧＣＫ８の１つが第２クロック信号ＣＫ２として与えられる。本実施形態においては、図４に示すように、ｎ段目の単位回路２（ｎ）にはゲートクロック信号ＧＣＫ３が第２クロック信号ＣＫ２として与えられる。入力端子２５には、ゲートクロック信号ＧＣＫ１～ＧＣＫ８の１つが第３クロック信号ＣＫ３として与えられる。本実施形態においては、図４に示すように、ｎ段目の単位回路２（ｎ）にはゲートクロック信号ＧＣＫ７が第３クロック信号ＣＫ３として与えられる。入力端子２６には、ローレベルの直流電源電圧ＶＳＳが与えられる。出力端子２９からは出力信号Ｑ（ｎ）が出力される。この出力信号Ｑ（ｎ）は、対応するゲートバスラインＧＬ（ｎ）に走査信号ＧＯＵＴ（ｎ）として与えられる。
図１は、本実施形態における単位回路２の構成を示す回路図である。なお、図１に示す単位回路２はｎ段目の単位回路２（ｎ）であると仮定する。図１に示すように、この単位回路２は、１０個の薄膜トランジスタＴ１～Ｔ１０と、１個のキャパシタ（容量素子）Ｃとを備えている。また、この単位回路２は、６個の入力端子２１～２６と１個の出力端子２９とを有している。入力端子２１には、４段前の単位回路からの出力信号Ｑ（ｎ－４）であるセット信号Ｓが与えられる。入力端子２２には、６段後の単位回路からの出力信号Ｑ（ｎ＋６）であるリセット信号Ｒが与えられる。入力端子２３には、ゲートクロック信号ＧＣＫ１～ＧＣＫ８の１つが第１クロック信号ＣＫ１として与えられる。本実施形態においては、図４に示すように、ｎ段目の単位回路２（ｎ）にはゲートクロック信号ＧＣＫ４が第１クロック信号ＣＫ１として与えられる。入力端子２４には、ゲートクロック信号ＧＣＫ１～ＧＣＫ８の１つが第２クロック信号ＣＫ２として与えられる。本実施形態においては、図４に示すように、ｎ段目の単位回路２（ｎ）にはゲートクロック信号ＧＣＫ３が第２クロック信号ＣＫ２として与えられる。入力端子２５には、ゲートクロック信号ＧＣＫ１～ＧＣＫ８の１つが第３クロック信号ＣＫ３として与えられる。本実施形態においては、図４に示すように、ｎ段目の単位回路２（ｎ）にはゲートクロック信号ＧＣＫ７が第３クロック信号ＣＫ３として与えられる。入力端子２６には、ローレベルの直流電源電圧ＶＳＳが与えられる。出力端子２９からは出力信号Ｑ（ｎ）が出力される。この出力信号Ｑ（ｎ）は、対応するゲートバスラインＧＬ（ｎ）に走査信号ＧＯＵＴ（ｎ）として与えられる。
【0060】
次に、単位回路２内における構成要素間の接続関係について説明する。薄膜トランジスタＴ１の第２導通端子、薄膜トランジスタＴ２の第１導通端子、薄膜トランジスタＴ６の制御端子、薄膜トランジスタＴ７の制御端子、薄膜トランジスタＴ８の制御端子、薄膜トランジスタＴ９の第１導通端子、およびキャパシタＣの一端は、第１ノードＮ１を介して互いに接続されている。薄膜トランジスタＴ４の第２導通端子、薄膜トランジスタＴ７の第１導通端子、薄膜トランジスタＴ９の制御端子、および薄膜トランジスタＴ１０の制御端子は、第２ノードＮ２を介して互いに接続されている。薄膜トランジスタＴ３の第２導通端子、薄膜トランジスタＴ４の制御端子、薄膜トランジスタＴ５の第１導通端子、および薄膜トランジスタＴ６の第１導通端子は、第３ノードＮ３を介して互いに接続されている。
【0061】
薄膜トランジスタＴ１については、制御端子および第１導通端子は入力端子２１に接続され、第２導通端子は第１ノードＮ１に接続されている。薄膜トランジスタＴ２については、制御端子は入力端子２２に接続され、第１導通端子は第１ノードＮ１に接続され、第２導通端子は入力端子２６に接続されている。薄膜トランジスタＴ３については、制御端子および第１導通端子は入力端子２４に接続され、第２導通端子は第３ノードＮ３に接続されている。薄膜トランジスタＴ４については、制御端子は第３ノードＮ３に接続され、第１導通端子は入力端子２４に接続され、第２導通端子は第２ノードＮ２に接続されている。薄膜トランジスタＴ５については、制御端子は入力端子２５に接続され、第１導通端子は第３ノードＮ３に接続され、第２導通端子は入力端子２６に接続されている。薄膜トランジスタＴ６については、制御端子は第１ノードＮ１に接続され、第１導通端子は第３ノードＮ３に接続され、第２導通端子は入力端子２６に接続されている。薄膜トランジスタＴ７については、制御端子は第１ノードＮ１に接続され、第１導通端子は第２ノードＮ２に接続され、第２導通端子は入力端子２６に接続されている。薄膜トランジスタＴ８については、制御端子は第１ノードＮ１に接続され、第１導通端子は入力端子２３に接続され、第２導通端子は出力端子２９に接続されている。なお、薄膜トランジスタＴ８は「バッファトランジスタ」と呼ばれている。薄膜トランジスタＴ９については、制御端子は第２ノードＮ２に接続され、第１導通端子は第１ノードＮ１に接続され、第２導通端子は入力端子２６に接続されている。薄膜トランジスタＴ１０については、制御端子は第２ノードＮ２に接続され、第１導通端子は出力端子２９に接続され、第２導通端子は入力端子２６に接続されている。キャパシタＣについては、一端は第１ノードＮ１に接続され、他端は出力端子２９に接続されている。
【0062】
単位回路２は、機能的には、自段よりも前の段を構成する単位回路２の出力端子２９から出力された出力信号Ｑに基づいて第１ノードＮ１の電位をハイレベル（オンレベル）に向けて変化させるための第１ノードプルアップ部２０１と、自段よりも後の段を構成する単位回路２の出力端子２９から出力された出力信号Ｑに基づいて第１ノードＮ１の電位をローレベル（オフレベル）に向けて変化させるための第１の第１ノードプルダウン部２０２と、非選択期間中に出力端子２９の電位を確実にローレベルで維持するための安定化回路２０３と、第１ノードＮ１の電位に基づいて第１クロック信号ＣＫ１の電位を出力端子２９に与える出力制御部２０４と、第２ノードＮ２の電位に基づいて第１ノードＮ１の電位をローレベルに向けて変化させるための第２の第１ノードプルダウン部２０５と、第２ノードＮ２の電位に基づいて出力端子２９の電位をローレベルに向けて変化させるための出力プルダウン部２０６とを含んでいる。第１ノードプルアップ部２０１は、薄膜トランジスタＴ１を含んでいる。第１の第１ノードプルダウン部２０２は、薄膜トランジスタＴ２を含んでいる。安定化回路２０３は、薄膜トランジスタＴ３～Ｔ７を含んでいる。出力制御部２０４は、薄膜トランジスタＴ８を含んでいる。第２の第１ノードプルダウン部２０５は、薄膜トランジスタＴ９を含んでいる。出力プルダウン部２０６は、薄膜トランジスタＴ１０を含んでいる。
【0063】
次に、各構成要素（薄膜トランジスタＴ１～Ｔ１０およびキャパシタＣ）の機能について説明する。薄膜トランジスタＴ１は、セット信号Ｓがハイレベルになっているときに、第１ノードＮ１の電位をハイレベルに向けて変化させる。薄膜トランジスタＴ２は、リセット信号Ｒがハイレベルになっているときに、第１ノードＮ１の電位をローレベルに向けて変化させる。薄膜トランジスタＴ３は、第２クロック信号ＣＫ２がハイレベルになっているときに、第３ノードＮ３の電位をハイレベルに向けて変化させる。薄膜トランジスタＴ４は、第３ノードＮ３の電位がハイレベルになっているときに、第２クロック信号ＣＫ２のレベルに応じて第２ノードＮ２の電位を制御する。薄膜トランジスタＴ５は、第３クロック信号ＣＫ３がハイレベルになっているときに、第３ノードＮ３の電位をローレベルに向けて変化させる。薄膜トランジスタＴ６は、第１ノードＮ１の電位がハイレベルになっているときに、第３ノードＮ３の電位をローレベルに向けて変化させる。薄膜トランジスタＴ７は、第１ノードＮ１の電位がハイレベルになっているときに、第２ノードＮ２の電位をローレベルに向けて変化させる。薄膜トランジスタＴ８は、第１ノードＮ１の電位がハイレベルになっているときに、第１クロック信号ＣＫ１の電位を出力端子２９に与える。薄膜トランジスタＴ９は、第２ノードＮ２の電位がハイレベルになっているときに、第１ノードＮ１の電位をローレベルに向けて変化させる。薄膜トランジスタＴ１０は、第２ノードＮ２の電位がハイレベルになっているときに、出力端子２９の電位をローレベルに向けて変化させる。キャパシタＣは、第１ノードＮ１の電位を上昇させるためのブースト容量として機能する。
【0064】
なお、本実施形態においては、薄膜トランジスタＴ１によって第１ノードプルアップトランジスタが実現され、薄膜トランジスタＴ２によって第１の第１ノードプルダウントランジスタが実現され、薄膜トランジスタＴ３によって第３ノードプルアップトランジスタが実現され、薄膜トランジスタＴ４によって第２ノードプルアップトランジスタが実現され、薄膜トランジスタＴ５によって第２の第３ノードプルダウントランジスタが実現され、薄膜トランジスタＴ６によって第１の第３ノードプルダウントランジスタが実現され、薄膜トランジスタＴ７によって第１の第２ノードプルダウントランジスタが実現され、薄膜トランジスタＴ８によって第１出力制御トランジスタが実現され、薄膜トランジスタＴ９によって安定化トランジスタである第２の第１ノードプルダウントランジスタが実現され、薄膜トランジスタＴ１０によって安定化トランジスタである第１出力ノードプルダウントランジスタが実現され、出力端子２９によって第１出力ノードが実現されている。
【0065】
＜２．３ 単位回路の動作＞
次に、図９に示す信号波形図を参照しつつ、単位回路２の動作について説明する。液晶表示装置が動作している期間中、デューティ比がほぼ５０％である第１～第３クロック信号ＣＫ１～ＣＫ３が単位回路２に与えられる。上述したように、第２クロック信号ＣＫ２の位相は第１クロック信号ＣＫ１の位相よりも４５度進んでおり、第３クロック信号ＣＫ３の位相は第１クロック信号ＣＫ１の位相よりも１３５度遅れている。なお、ここでは、ｎ段目の単位回路２（ｎ）に着目している。
次に、図９に示す信号波形図を参照しつつ、単位回路２の動作について説明する。液晶表示装置が動作している期間中、デューティ比がほぼ５０％である第１～第３クロック信号ＣＫ１～ＣＫ３が単位回路２に与えられる。上述したように、第２クロック信号ＣＫ２の位相は第１クロック信号ＣＫ１の位相よりも４５度進んでおり、第３クロック信号ＣＫ３の位相は第１クロック信号ＣＫ１の位相よりも１３５度遅れている。なお、ここでは、ｎ段目の単位回路２（ｎ）に着目している。
【0066】
時刻ｔ１１の直前の時点には、セット信号Ｓはローレベル、出力信号Ｑ（ｎ）はローレベル、リセット信号Ｒはローレベル、第１ノードＮ１の電位はローレベル、第２ノードＮ２の電位はハイレベル、第３ノードＮ３の電位はローレベルである。
【0067】
時刻ｔ１１になると、セット信号Ｓがローレベルからハイレベルに変化する。薄膜トランジスタＴ１は図１に示すようにダイオード接続となっているので、このセット信号Ｓのパルスによって薄膜トランジスタＴ１がオン状態となり、第１ノードＮ１の電位が上昇する。これにより、薄膜トランジスタＴ６，Ｔ７，およびＴ８がオン状態となる。薄膜トランジスタＴ７がオン状態となることによって、第２ノードＮ２の電位がローレベルとなる。なお、時刻ｔ１１から時刻ｔ１２までの期間には、第１クロック信号ＣＫ１はローレベルであるので、薄膜トランジスタＴ８がオン状態となっていても出力信号Ｑ（ｎ）はローレベルで維持される。また、後述するように、第１ノードＮ１の電位は時刻ｔ１４までハイレベルで維持される。すなわち、時刻ｔ１１から時刻ｔ１４までの期間には、第１ノードＮ１の電位はハイレベルで維持される。従って、この期間中、薄膜トランジスタＴ７および薄膜トランジスタＴ６はオン状態で維持され、第３ノードＮ３の電位および第２ノードＮ２の電位はローレベルで維持される。
【0068】
時刻ｔ１２になると、第１クロック信号ＣＫ１がローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴ８はオン状態であるので、入力端子２３の電位の上昇とともに出力端子２９の電位が上昇する。ここで、図１に示すように第１ノードＮ１－出力端子２９間にはキャパシタＣが設けられているので、出力端子２９の電位の上昇とともに第１ノードＮ１の電位も上昇する（第１ノードＮ１がブースト状態となる）。その結果、薄膜トランジスタＴ８の制御端子には大きな電圧が印加され、この出力端子２９に接続されているゲートバスラインＧＬ（ｎ）が選択状態となるのに充分なレベルにまで出力信号Ｑ（ｎ）の電位が上昇する。なお、時刻ｔ１２から時刻ｔ１３までの期間には、リセット信号Ｒはローレベルで維持され、第２ノードＮ２の電位もローレベルで維持される。従って、この期間中、薄膜トランジスタＴ２および薄膜トランジスタＴ１０はオフ状態で維持され、第１ノードＮ１の電位および出力信号Ｑ（ｎ）の電位（出力端子２９の電位）が低下することはない。
【0069】
時刻ｔ１３になると、第１クロック信号ＣＫ１がハイレベルからローレベルに変化する。これにより、入力端子２３の電位の低下とともに出力端子２９の電位が低下する。すなわち、出力信号Ｑ（ｎ）の電位がローレベルとなる。また、キャパシタＣを介して第１ノードＮ１の電位が低下する。
【0070】
時刻ｔ１４になると、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ２がオン状態となり、第１ノードＮ１の電位がローレベルとなる。第１ノードＮ１の電位がローレベルとなることによって、薄膜トランジスタＴ６，Ｔ７，およびＴ８はオフ状態となる。
【0071】
時刻ｔ１５になると、第２クロック信号ＣＫ２がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ３がオン状態となる。また、時刻ｔ１５には、第３クロック信号ＣＫ３がハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴ５がオフ状態となる。このとき、薄膜トランジスタＴ６はオフ状態である。以上より、時刻ｔ１５には、第３ノードＮ３の電位がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ４がオン状態となる。このとき、薄膜トランジスタＴ７はオフ状態である。従って、時刻ｔ１５には、第２ノードＮ２の電位がローレベルからハイレベルに変化する。
【0072】
時刻ｔ１６になると、第２クロック信号ＣＫ２がハイレベルからローレベルに変化するとともに第３クロック信号ＣＫ３がローレベルからハイレベルに変化する。このように、薄膜トランジスタＴ３の制御端子に与えられる第２クロック信号ＣＫ２がハイレベル（オンレベル）からローレベル（オフレベル）に変化するタイミングで、薄膜トランジスタＴ５の制御端子に与えられる第３クロック信号ＣＫ３がローレベル（オフレベル）からハイレベル（オンレベル）に変化する。これにより、薄膜トランジスタＴ３がオフ状態となり、薄膜トランジスタＴ５がオン状態となる。以上より、時刻ｔ１６には、第３ノードＮ３の電位がハイレベルからローレベルに変化する。このとき、薄膜トランジスタＴ４がオフ状態となるので、第２ノードＮ２の電位はハイレベルで維持される。
【0073】
時刻ｔ１７になると、第２クロック信号ＣＫ２がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ３がオン状態となる。また、時刻ｔ１７には、第３クロック信号ＣＫ３がハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴ５がオフ状態となる。このとき、薄膜トランジスタＴ６はオフ状態である。以上より、時刻ｔ１７には、第３ノードＮ３の電位がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ４がオン状態となり、入力端子２４から第２ノードＮ２に電荷が供給される。このため、仮に薄膜トランジスタＴ７や薄膜トランジスタＴ９で電荷のリークが生じていても、第２ノードＮ２の電位はハイレベルで維持される。
【0074】
非選択期間には、上記のように、第３ノードＮ３の電位についてはローレベルからハイレベルへの変化とハイレベルからローレベルへの変化とが繰り返され、第２ノードＮ２の電位についてはハイレベルで維持される。これにより、非選択期間を通じて、第１ノードＮ１の電位および出力信号Ｑ（ｎ）の電位（出力端子２９の電位）はローレベルで維持される。
【0075】
以上のような動作が各単位回路２で行われることによって、この液晶表示装置に設けられている複数本（ｉ本）のゲートバスラインＧＬ（１）～ＧＬ（ｉ）が順次に選択状態となり、画素容量４６への映像信号の書き込みが順次に行われる。これにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部４００に表示される（図２参照）。
【0076】
なお、本実施形態においてはゲートクロック信号ＧＣＫとして８相のクロック信号が用いられているが、上述したようにゲートクロック信号ＧＣＫの相数については特に限定されない。これに関し、例えば、Ｐを自然数としてＰ相のクロック信号が用いられている場合には、薄膜トランジスタＴ３の制御端子には、薄膜トランジスタＴ８の第１導通端子に与えられるクロック信号よりも位相が（３６０／Ｐ）度進んでいるクロック信号が与えられる。
【0077】
＜２．４ トランジスタサイズおよび配線＞
ここで、図１に示す単位回路２内の薄膜トランジスタのサイズおよびゲートドライバ２００への配線について説明する。
ここで、図１に示す単位回路２内の薄膜トランジスタのサイズおよびゲートドライバ２００への配線について説明する。
【0078】
薄膜トランジスタＴ３については、第３ノードＮ３を充電するための素子である。選択期間において第１ノードＮ１の電位がハイレベルで維持される際、第３ノードＮ３の電位はローレベルであることが望まれる。第３ノードＮ３のプルアップトランジスタである薄膜トランジスタＴ３と第３ノードＮ３のプルダウントランジスタである薄膜トランジスタＴ６が同時にオン状態となっているときに薄膜トランジスタＴ３によるプルアップ効果よりも薄膜トランジスタＴ６によるプルダウン効果が大きく得られるよう、薄膜トランジスタＴ３のチャネル長は他の薄膜トランジスタのチャネル長よりも長くされている。薄膜トランジスタＴ３のチャネル幅は、薄膜トランジスタＴ４，Ｔ５のチャネル幅と同じにされている。
【0079】
上述したように非選択期間を通じて第２ノードＮ２の電位はハイレベルで維持されるので（図９参照）、薄膜トランジスタＴ４の充電能力の高低は特に問われない。また、薄膜トランジスタＴ５については、第３ノードＮ３を放電するための素子であるが、高い放電能力は必要とされない。以上より、回路面積が小さくなるよう、薄膜トランジスタＴ４および薄膜トランジスタＴ５については、この単位回路２に設けられている薄膜トランジスタＴ１～Ｔ１０の中で最小のサイズとされている。
【0080】
液晶パネル５を構成するアクティブマトリクス基板上の領域は、模式的には図１０に示すように、複数個（ｉ×ｊ個）の画素形成部４が形成されている表示領域と、シフトレジスタ２１０が形成されているシフトレジスタ領域と、ゲートクロック信号ＧＣＫ１～ＧＣＫ８を伝達するクロック信号用幹配線５１およびローレベルの直流電源電圧ＶＳＳを伝達する電源電圧用幹配線５２が形成されている幹配線領域とを含んでいる。クロック信号用幹配線５１および電源電圧用幹配線５２は、ソースメタル（ソースバスラインＳＬを形成している金属膜）によって形成されている。ここで、薄膜トランジスタＴ５の制御端子にゲートクロック信号ＧＣＫを与えるための配線として、一端が複数のクロック信号用幹配線５１の１つに接続され他端が薄膜トランジスタＴ５の制御端子に接続されたクロック信号用枝配線５３が図１０に示すように設けられている。クロック信号用枝配線５３は、ゲートメタル（ゲートバスラインＧＬを形成している金属膜）によって形成されている。なお、クロック信号用枝配線５３は、複数のクロック信号用幹配線５１の１つと、幹配線領域においてコンタクトホール５５を介して接続されている。また、単位回路２の入力端子２６にローレベルの直流電源電圧ＶＳＳを与えるための配線として、一端が電源電圧用幹配線５２に接続され他端が入力端子２６に接続された電源電圧用枝配線５４が図１０に示すように設けられている。電源電圧用枝配線５４は、ソースメタルによって形成されている。
【0081】
上述したように、第２クロック信号ＣＫ２の位相は第１クロック信号ＣＫ１の位相よりも４５度進んでいる。従って、例えばｎ段目の単位回路２（ｎ）に含まれている薄膜トランジスタＴ３の制御端子および第１導通端子に第２クロック信号ＣＫ２として与えられるゲートクロック信号ＧＣＫと（ｎ－１）段目の単位回路２（ｎ－１）に含まれている薄膜トランジスタＴ８の第１導通端子に第１クロック信号ＣＫ１として与えられるゲートクロック信号ＧＣＫとは同一の信号である。このことを考慮して、本実施形態においては、ｎ段目の単位回路２（ｎ）に含まれている薄膜トランジスタＴ３の制御端子および第１導通端子にゲートクロック信号ＧＣＫを与えるための配線（枝配線）と（ｎ－１）段目の単位回路２（ｎ－１）に含まれている薄膜トランジスタＴ８の第１導通端子にゲートクロック信号ＧＣＫを与えるための配線（枝配線）とが１本の配線（枝配線）によって実現されている。具体的には、模式的には図１１に示すように、（ｎ－１）段目の単位回路２（ｎ－１）に含まれている薄膜トランジスタＴ８の第１導通端子と、ｎ段目の単位回路２（ｎ）に含まれている薄膜トランジスタＴ３の制御端子および第１導通端子とは、一端が複数のクロック信号用幹配線５１の１つに接続された同一のクロック信号用枝配線５６に接続されている。なお、クロック信号用枝配線５６は、ゲートメタルによって形成され、複数のクロック信号用幹配線５１の１つと幹配線領域においてコンタクトホール５７を介して接続されている。
【0082】
本実施形態においては、図１０および図１１に示すようなレイアウトを採用することによって、回路面積の増大が抑制されている。なお、ソースメタルによって第１の金属膜が実現され、ゲートメタルによって第２の金属膜が実現されている。
【0083】
＜３．効果＞
本実施形態によれば、ゲートドライバ２００内のシフトレジスタ２１０の各段を構成する単位回路２に、複数のゲートクロック信号ＧＣＫの１つが与えられる制御端子と第３ノードＮ３に接続された第１導通端子とローレベルの直流電源電圧ＶＳＳが与えられる第２導通端子とを有する薄膜トランジスタＴ５が設けられる。薄膜トランジスタＴ３の制御端子および第１導通端子に与えられるゲートクロック信号ＧＣＫ（第２クロック信号ＣＫ２）と薄膜トランジスタＴ５の制御端子に与えられるゲートクロック信号ＧＣＫ（第３クロック信号ＣＫ３）とは位相が１８０度ずれている。従って、非選択期間中、第３ノードＮ３の電位は、ローレベルからハイレベルへの変化とハイレベルからローレベルへの変化とを繰り返す。また、第２クロック信号ＣＫ２がハイレベルからローレベルに変化するタイミングで第３クロック信号ＣＫ３がローレベルからハイレベルに変化するので、第２クロック信号ＣＫ２がローレベルとなっている期間には、第３ノードＮ３の電位はローレベルであり、薄膜トランジスタＴ４はオフ状態で維持される。以上より、非選択期間を通じて第２ノードＮ２の電位はハイレベルで維持される。すなわち、第２ノードＮ２の充放電が過剰に行われることが抑止される。その結果、消費電力が低減される。また、薄膜トランジスタＴ９，Ｔ１０が非選択期間中にオン状態からオフ状態への変化とオフ状態からオン状態への変化とを繰り返すことが抑止されるので、薄膜トランジスタＴ９，Ｔ１０の劣化が抑制される。これにより、第１ノードＮ１の電位をローレベルへと引き込むプルダウン機能の働きおよび出力端子２９の電位をローレベルへと引き込むプルダウン機能の働きが安定化する。以上のように、本実施形態によれば、ゲートドライバ２００（モノリシックゲートドライバ）の消費電力の低減および動作の安定化が実現される。
本実施形態によれば、ゲートドライバ２００内のシフトレジスタ２１０の各段を構成する単位回路２に、複数のゲートクロック信号ＧＣＫの１つが与えられる制御端子と第３ノードＮ３に接続された第１導通端子とローレベルの直流電源電圧ＶＳＳが与えられる第２導通端子とを有する薄膜トランジスタＴ５が設けられる。薄膜トランジスタＴ３の制御端子および第１導通端子に与えられるゲートクロック信号ＧＣＫ（第２クロック信号ＣＫ２）と薄膜トランジスタＴ５の制御端子に与えられるゲートクロック信号ＧＣＫ（第３クロック信号ＣＫ３）とは位相が１８０度ずれている。従って、非選択期間中、第３ノードＮ３の電位は、ローレベルからハイレベルへの変化とハイレベルからローレベルへの変化とを繰り返す。また、第２クロック信号ＣＫ２がハイレベルからローレベルに変化するタイミングで第３クロック信号ＣＫ３がローレベルからハイレベルに変化するので、第２クロック信号ＣＫ２がローレベルとなっている期間には、第３ノードＮ３の電位はローレベルであり、薄膜トランジスタＴ４はオフ状態で維持される。以上より、非選択期間を通じて第２ノードＮ２の電位はハイレベルで維持される。すなわち、第２ノードＮ２の充放電が過剰に行われることが抑止される。その結果、消費電力が低減される。また、薄膜トランジスタＴ９，Ｔ１０が非選択期間中にオン状態からオフ状態への変化とオフ状態からオン状態への変化とを繰り返すことが抑止されるので、薄膜トランジスタＴ９，Ｔ１０の劣化が抑制される。これにより、第１ノードＮ１の電位をローレベルへと引き込むプルダウン機能の働きおよび出力端子２９の電位をローレベルへと引き込むプルダウン機能の働きが安定化する。以上のように、本実施形態によれば、ゲートドライバ２００（モノリシックゲートドライバ）の消費電力の低減および動作の安定化が実現される。
【0084】
＜４．変形例＞
以下、単位回路２の構成の変形例について説明する。
以下、単位回路２の構成の変形例について説明する。
【0085】
＜４．１ 第１の変形例＞
図１２は、上記実施形態の第１の変形例における単位回路２の構成を示す回路図である。本変形例における単位回路２には、上記実施形態における単位回路２（図１参照）とは異なり、薄膜トランジスタＴ９が設けられていない。このように薄膜トランジスタＴ９が設けられていないので、非選択期間中に第１クロック信号ＣＫ１のクロック動作等に起因して第１ノードＮ１にノイズが生じても、当該第１ノードＮ１の電位はローレベルへと引き込まれない。それ故、非選択期間中における第１ノードＮ１の電位が不安定になる可能性はある。しかしながら、薄膜トランジスタＴ９が設けられていないことから、上記実施形態に比べて回路面積を小さくすることができるという効果が得られる。
図１２は、上記実施形態の第１の変形例における単位回路２の構成を示す回路図である。本変形例における単位回路２には、上記実施形態における単位回路２（図１参照）とは異なり、薄膜トランジスタＴ９が設けられていない。このように薄膜トランジスタＴ９が設けられていないので、非選択期間中に第１クロック信号ＣＫ１のクロック動作等に起因して第１ノードＮ１にノイズが生じても、当該第１ノードＮ１の電位はローレベルへと引き込まれない。それ故、非選択期間中における第１ノードＮ１の電位が不安定になる可能性はある。しかしながら、薄膜トランジスタＴ９が設けられていないことから、上記実施形態に比べて回路面積を小さくすることができるという効果が得られる。
【0086】
＜４．２ 第２の変形例＞
図１３は、上記実施形態の第２の変形例における単位回路２の構成を示す回路図である。本変形例における単位回路２には、上記実施形態における単位回路２（図１参照）とは異なり、薄膜トランジスタＴ１０が設けられていない。このように薄膜トランジスタＴ１０が設けられていないので、非選択期間中に例えばノイズによって出力端子２９の電位に変動が生じても、出力端子２９の電位はローレベルへと引き込まれない。それ故、非選択期間中における出力端子２９の電位（出力信号Ｑの電位）が不安定になる可能性はある。しかしながら、薄膜トランジスタＴ１０が設けられていないことから、上記実施形態に比べて回路面積を小さくすることができるという効果が得られる。
図１３は、上記実施形態の第２の変形例における単位回路２の構成を示す回路図である。本変形例における単位回路２には、上記実施形態における単位回路２（図１参照）とは異なり、薄膜トランジスタＴ１０が設けられていない。このように薄膜トランジスタＴ１０が設けられていないので、非選択期間中に例えばノイズによって出力端子２９の電位に変動が生じても、出力端子２９の電位はローレベルへと引き込まれない。それ故、非選択期間中における出力端子２９の電位（出力信号Ｑの電位）が不安定になる可能性はある。しかしながら、薄膜トランジスタＴ１０が設けられていないことから、上記実施形態に比べて回路面積を小さくすることができるという効果が得られる。
【0087】
＜４．３ 第３の変形例＞
図１４は、上記実施形態の第３の変形例における単位回路２の構成を示す回路図である。本変形例における単位回路２には、上記実施形態における単位回路２（図１参照）の構成要素に加えて、薄膜トランジスタＴ１１が設けられている。その薄膜トランジスタＴ１１については、制御端子は入力端子２１に接続され、第１導通端子は第２ノードＮ２に接続され、第２導通端子は入力端子２６に接続されている。薄膜トランジスタＴ１１は、セット信号Ｓがハイレベルになっているときに、第２ノードＮ２の電位をローレベルに向けて変化させる。なお、薄膜トランジスタＴ１１によって第２の第２ノードプルダウントランジスタが実現される。
図１４は、上記実施形態の第３の変形例における単位回路２の構成を示す回路図である。本変形例における単位回路２には、上記実施形態における単位回路２（図１参照）の構成要素に加えて、薄膜トランジスタＴ１１が設けられている。その薄膜トランジスタＴ１１については、制御端子は入力端子２１に接続され、第１導通端子は第２ノードＮ２に接続され、第２導通端子は入力端子２６に接続されている。薄膜トランジスタＴ１１は、セット信号Ｓがハイレベルになっているときに、第２ノードＮ２の電位をローレベルに向けて変化させる。なお、薄膜トランジスタＴ１１によって第２の第２ノードプルダウントランジスタが実現される。
【0088】
本変形例によれば、薄膜トランジスタＴ７および薄膜トランジスタＴ１１を介して第２ノードＮ２の電荷が放電される。従って、図９の時刻ｔ１１において第２ノードＮ２の電位がハイレベルからローレベルへと確実に引き込まれる。これにより、ゲートドライバ２００の動作が、より安定化する。
【0089】
＜４．４ 第４の変形例＞
図１５は、上記実施形態の第４の変形例における単位回路２の構成を示す回路図である。本変形例においては、薄膜トランジスタＴ３の制御端子および第１導通端子が入力端子２３に接続されている。それ故、この単位回路２には、入力端子２４が設けられていない。薄膜トランジスタＴ３の制御端子および第１導通端子と薄膜トランジスタＴ８の第１導通端子とには、同じゲートクロック信号が第１クロック信号ＣＫ１として与えられる。また、後述するように、薄膜トランジスタＴ３の制御端子に与えられる第１クロック信号ＣＫ１がハイレベルからローレベルに変化するタイミングで、薄膜トランジスタＴ５の制御端子に与えられる第３クロック信号ＣＫ３がローレベルからハイレベルに変化する。これに関し、例えば、各クロック信号のデューティ比が５０％であって、第３クロック信号ＣＫ３の位相が第１クロック信号ＣＫ１の位相よりも１８０度遅れている（図１６参照）。
図１５は、上記実施形態の第４の変形例における単位回路２の構成を示す回路図である。本変形例においては、薄膜トランジスタＴ３の制御端子および第１導通端子が入力端子２３に接続されている。それ故、この単位回路２には、入力端子２４が設けられていない。薄膜トランジスタＴ３の制御端子および第１導通端子と薄膜トランジスタＴ８の第１導通端子とには、同じゲートクロック信号が第１クロック信号ＣＫ１として与えられる。また、後述するように、薄膜トランジスタＴ３の制御端子に与えられる第１クロック信号ＣＫ１がハイレベルからローレベルに変化するタイミングで、薄膜トランジスタＴ５の制御端子に与えられる第３クロック信号ＣＫ３がローレベルからハイレベルに変化する。これに関し、例えば、各クロック信号のデューティ比が５０％であって、第３クロック信号ＣＫ３の位相が第１クロック信号ＣＫ１の位相よりも１８０度遅れている（図１６参照）。
【0090】
図１６を参照しつつ、本変形例における単位回路２の動作について説明する。なお、ここでも、ｎ段目の単位回路２（ｎ）に着目する。時刻ｔ２１の直前の時点には、セット信号Ｓはローレベル、出力信号Ｑ（ｎ）はローレベル、リセット信号Ｒはローレベル、第１ノードＮ１の電位はローレベル、第２ノードＮ２の電位はハイレベル、第３ノードＮ３の電位はハイレベルである。
【0091】
時刻ｔ２１になると、セット信号Ｓがローレベルからハイレベルに変化する。これにより、上記実施形態（図９参照）における時刻ｔ１１と同様に、第１ノードＮ１の電位は上昇し、第２ノードＮ２の電位がローレベルとなる。また、時刻ｔ２１には、第１クロック信号ＣＫ１がハイレベルからローレベルに変化し、第３クロック信号ＣＫ３がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ３はオフ状態となり、薄膜トランジスタＴ５はオン状態となる。その結果、第３ノードＮ３の電位がローレベルとなる。時刻ｔ２２、時刻ｔ２３、および時刻ｔ２４については、上記実施形態における時刻ｔ１２、時刻ｔ１３、および時刻ｔ１４と同様に動作する。
【0092】
時刻ｔ２５になると、第１クロック信号ＣＫ１がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ３がオン状態となる。また、時刻ｔ２５には、第３クロック信号ＣＫ３がハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴ５がオフ状態となる。以上より、上記実施形態における時刻ｔ１５と同様に、第３ノードＮ３の電位および第２ノードＮ２の電位がローレベルからハイレベルに変化する。
【0093】
時刻ｔ２６になると、第１クロック信号ＣＫ１がハイレベルからローレベルに変化するとともに第３クロック信号ＣＫ３がローレベルからハイレベルに変化する。このように、薄膜トランジスタＴ３の制御端子に与えられる第１クロック信号ＣＫ１がハイレベル（オンレベル）からローレベル（オフレベル）に変化するタイミングで、薄膜トランジスタＴ５の制御端子に与えられる第３クロック信号ＣＫ３がローレベル（オフレベル）からハイレベル（オンレベル）に変化する。これにより、薄膜トランジスタＴ３がオフ状態となり、薄膜トランジスタＴ５がオン状態となる。以上より、時刻ｔ２６には、第３ノードＮ３の電位がハイレベルからローレベルに変化する。このとき、薄膜トランジスタＴ４がオフ状態となるので、第２ノードＮ２の電位はハイレベルで維持される。
【0094】
時刻ｔ２７になると、第１クロック信号ＣＫ１がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ３がオン状態となる。また、時刻ｔ２７には、第３クロック信号ＣＫ３がハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴ５がオフ状態となる。以上より、上記実施形態における時刻ｔ１７と同様に、第３ノードＮ３の電位がローレベルからハイレベルに変化し、薄膜トランジスタＴ４を介して入力端子２４から第２ノードＮ２に電荷が供給される。
【0095】
以上のように、本変形例においても、非選択期間には第２ノードＮ２の電位はハイレベルで維持される。従って、非選択期間を通じて、第１ノードＮ１の電位および出力信号Ｑ（ｎ）の電位（出力端子２９の電位）はローレベルで維持される。
【0096】
以上のような本変形例によれば、薄膜トランジスタＴ３の制御端子および第１導通端子にゲートクロック信号ＧＣＫを与えるための配線（枝配線）と薄膜トランジスタＴ８の第１導通端子にゲートクロック信号ＧＣＫを与えるための配線（枝配線）とを１本の配線（枝配線）によって実現することが可能となる。これにより、回路面積を低減する効果や配線の交差部を少なくする効果が得られる。なお、上記実施形態と同様の効果も得られる。
【0097】
＜４．５ 第５の変形例＞
図１７は、上記実施形態の第５の変形例における単位回路２の構成を示す回路図である。本変形例においては、薄膜トランジスタＴ５の構成が上記実施形態とは異なっている。本変形例における薄膜トランジスタＴ５については、制御端子および第１導通端子は第３ノードＮ３に接続され、第２導通端子は入力端子２４に接続されている。それ故、この単位回路２には、入力端子２５が設けられていない。薄膜トランジスタＴ３の制御端子および第１導通端子と薄膜トランジスタＴ５の第２導通端子とには、同じゲートクロック信号ＧＣＫが第２クロック信号ＣＫ２として与えられる。
図１７は、上記実施形態の第５の変形例における単位回路２の構成を示す回路図である。本変形例においては、薄膜トランジスタＴ５の構成が上記実施形態とは異なっている。本変形例における薄膜トランジスタＴ５については、制御端子および第１導通端子は第３ノードＮ３に接続され、第２導通端子は入力端子２４に接続されている。それ故、この単位回路２には、入力端子２５が設けられていない。薄膜トランジスタＴ３の制御端子および第１導通端子と薄膜トランジスタＴ５の第２導通端子とには、同じゲートクロック信号ＧＣＫが第２クロック信号ＣＫ２として与えられる。
【0098】
図１８を参照しつつ、本変形例における単位回路２の動作について説明する。なお、ここでも、ｎ段目の単位回路２（ｎ）に着目する。時刻ｔ３４以前の期間には、上記実施形態（図９参照）における時刻ｔ１４以前の期間と同様に動作する。
【0099】
時刻ｔ３５になると、第２クロック信号ＣＫ２がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ３がオン状態となる。また、薄膜トランジスタＴ５の第２導通端子の電位が上昇するので、薄膜トランジスタＴ５はオフ状態で維持される。このとき、第１ノードＮ１の電位はローレベルであるので、薄膜トランジスタＴ６はオフ状態である。以上より、時刻ｔ３５には、第３ノードＮ３の電位がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ４がオン状態となる。このとき、薄膜トランジスタＴ７はオフ状態である。従って、時刻ｔ３５には、第２ノードＮ２の電位がローレベルからハイレベルに変化する。
【0100】
時刻ｔ３６になると、第２クロック信号ＣＫ２がハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴ３がオフ状態となる。また、薄膜トランジスタＴ５の第２導通端子の電位が低下することによって、薄膜トランジスタＴ５がオン状態となって第３ノードＮ３の電位が低下する。これにより、薄膜トランジスタＴ４がオフ状態となる。従って、第２ノードＮ２の電位はハイレベルで維持される。
【0101】
時刻ｔ３７になると、第２クロック信号ＣＫ２がローレベルからハイレベルに変化する。これにより、時刻ｔ３５と同様、第３ノードＮ３の電位がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ４がオン状態となる。このとき、薄膜トランジスタＴ７はオフ状態である。以上より、薄膜トランジスタＴ４を介して入力端子２４から第２ノードＮ２に電荷が供給される。
【0102】
以上のように、本変形例においても、非選択期間には第２ノードＮ２の電位はハイレベルで維持される。従って、非選択期間を通じて、第１ノードＮ１の電位および出力信号Ｑ（ｎ）の電位（出力端子２９の電位）はローレベルで維持される。
【0103】
以上のような本変形例によれば、薄膜トランジスタＴ３の制御端子および第１導通端子にゲートクロック信号ＧＣＫを与えるための配線（枝配線）と薄膜トランジスタＴ５の第２導通端子にゲートクロック信号ＧＣＫを与えるための配線（枝配線）とを１本の配線（枝配線）によって実現することが可能となる。これにより、回路面積を低減する効果や配線の交差部を少なくする効果が得られる。なお、上記実施形態と同様の効果も得られる。
【0104】
＜４．６ 第６の変形例＞
上記実施形態および上記第１～第５の変形例においては、１つの出力端子２９からの出力信号が、対応するゲートバスラインＧＬに走査信号ＧＯＵＴとして与えられ、自段よりも６段前の単位回路２にリセット信号Ｒとして与えられ、自段よりも４段後の単位回路２にセット信号Ｓとして与えられていた。すなわち、走査信号ＧＯＵＴと他の段の動作を制御するための信号（以下、便宜上「他段制御信号」という。）とが同じ出力端子２９から出力されていた。しかしながら、これには限定されず、単位回路２に関し、走査信号ＧＯＵＴと他段制御信号とが異なる出力端子から出力される構成（本変形例の構成）を採用することもできる。
上記実施形態および上記第１～第５の変形例においては、１つの出力端子２９からの出力信号が、対応するゲートバスラインＧＬに走査信号ＧＯＵＴとして与えられ、自段よりも６段前の単位回路２にリセット信号Ｒとして与えられ、自段よりも４段後の単位回路２にセット信号Ｓとして与えられていた。すなわち、走査信号ＧＯＵＴと他の段の動作を制御するための信号（以下、便宜上「他段制御信号」という。）とが同じ出力端子２９から出力されていた。しかしながら、これには限定されず、単位回路２に関し、走査信号ＧＯＵＴと他段制御信号とが異なる出力端子から出力される構成（本変形例の構成）を採用することもできる。
【0105】
図１９は、本変形例における単位回路２の構成を示す回路図である。なお、ここでは上記第３の変形例の構成（図１４参照）における出力端子２９を２つの出力端子２９ａ，２９ｂに分離させた構成を例示しているが、これには限定されない。
【0106】
図１９に示すように、本変形例における単位回路２には、２個の出力端子２９ａ，２９ｂが含まれている。それに対応して、出力制御部２０４は２個の薄膜トランジスタＴ８ａ，Ｔ８ｂを含んでおり、出力プルダウン部２０６は２個の薄膜トランジスタＴ１０ａ，Ｔ１０ｂを含んでいる。それら以外の点については、上記第３の変形例と同様である。
【0107】
出力端子２９ａからは出力信号Ｑ（ｎ）が出力され、出力端子２９ｂからは出力信号Ｇ（ｎ）が出力される。出力信号Ｑ（ｎ）は、他段制御信号として他の段を構成する単位回路２に与えられる。詳しくは、ｎ段目の単位回路２（ｎ）の出力端子２９ａから出力された出力信号Ｑ（ｎ）は、（ｎ－６）段目の単位回路２（ｎ－６）にリセット信号Ｒとして与えられるとともに、（ｎ＋４）段目の単位回路２（ｎ＋４）にセット信号Ｓとして与えられる。出力信号Ｇ（ｎ）は、対応するゲートバスラインＧＬ（ｎ）に走査信号ＧＯＵＴ（ｎ）として与えられる。以上より、本変形例においては、各単位回路２の入出力信号は図２０に示すようなものとなる。但し、図２０では、図７と同様、ｋを１以上ｉ以下の整数としてｋ段目の単位回路２（ｋ）に着目している。
【0108】
薄膜トランジスタＴ８ａについては、制御端子は第１ノードＮ１に接続され、第１導通端子は入力端子２３に接続され、第２導通端子は出力端子２９ａに接続されている。薄膜トランジスタＴ８ｂについては、制御端子は第１ノードＮ１に接続され、第１導通端子は入力端子２３に接続され、第２導通端子は出力端子２９ｂに接続されている。以上より、薄膜トランジスタＴ８ａの第１導通端子と薄膜トランジスタＴ８ｂの第１導通端子とには、同一のクロック信号である第１クロック信号ＣＫ１が与えられる。薄膜トランジスタＴ１０ａについては、制御端子は第２ノードＮ２に接続され、第１導通端子は出力端子２９ａに接続され、第２導通端子は入力端子２６に接続されている。薄膜トランジスタＴ１０ｂについては、制御端子は第２ノードＮ２に接続され、第１導通端子は出力端子２９ｂに接続され、第２導通端子は入力端子２６に接続されている。
【0109】
なお、本変形例においては、出力端子２９ｂによって第１出力ノードが実現され、出力端子２９ａによって第２出力ノードが実現され、薄膜トランジスタＴ８ｂによって第１出力制御トランジスタが実現され、薄膜トランジスタＴ８ａによって第２出力制御トランジスタが実現されている。
【0110】
図２１を参照しつつ、本変形例における単位回路２の動作について説明する。なお、ここでも、ｎ段目の単位回路２（ｎ）に着目する。
【0111】
時刻ｔ４１の直前の時点には、セット信号Ｓはローレベル、出力信号Ｑ（ｎ），Ｇ（ｎ）はローレベル、リセット信号Ｒはローレベル、第１ノードＮ１の電位はローレベル、第２ノードＮ２の電位はハイレベル、第３ノードＮ３の電位はローレベルである。
【0112】
時刻ｔ４１になると、セット信号Ｓがローレベルからハイレベルに変化する。これにより、上記実施形態における時刻ｔ１１と同様、第１ノードＮ１の電位が上昇する。その結果、薄膜トランジスタＴ６，Ｔ７，Ｔ８ａ，Ｔ８ｂ，およびＴ１１がオン状態となる。薄膜トランジスタＴ７，Ｔ１１がオン状態となることによって、第２ノードＮ２の電位がローレベルとなる。なお、時刻ｔ４１から時刻ｔ４２までの期間には、第１クロック信号ＣＫ１はローレベルであるので、薄膜トランジスタＴ８ａ，Ｔ８ｂがオン状態となっていても出力信号Ｑ（ｎ），Ｇ（ｎ）はローレベルで維持される。また、上記実施形態における時刻ｔ１１から時刻ｔ１４までの期間と同様、時刻ｔ４１から時刻ｔ４４までの期間には第３ノードＮ３の電位および第２ノードＮ２の電位はローレベルで維持される。
【0113】
時刻ｔ４２になると、第１クロック信号ＣＫ１がローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴ８ａ，Ｔ８ｂはオン状態であるので、入力端子２３の電位の上昇とともに出力端子２９ａ，２９ｂの電位が上昇する。ここで、図１に示すように第１ノードＮ１－出力端子２９ｂ間にはキャパシタＣが設けられているので、出力端子２９ｂの電位の上昇とともに第１ノードＮ１の電位も上昇する（第１ノードＮ１がブースト状態となる）。その結果、薄膜トランジスタＴ８ｂの制御端子には大きな電圧が印加され、この出力端子２９ｂに接続されているゲートバスラインＧＬ（ｎ）が選択状態となるのに充分なレベルにまで出力信号Ｇ（ｎ）の電位が上昇する。同様に、出力信号Ｑ（ｎ）の電位も上昇する。なお、時刻ｔ４２から時刻ｔ４３までの期間には、リセット信号Ｒはローレベルで維持され、第２ノードＮ２の電位もローレベルで維持される。従って、この期間中、薄膜トランジスタＴ２および薄膜トランジスタＴ１０ａ，Ｔ１０ｂはオフ状態で維持され、第１ノードＮ１の電位および出力信号Ｑ（ｎ），Ｇ（ｎ）の電位（出力端子２９ａ，２９ｂの電位）が低下することはない。
【0114】
時刻ｔ４３になると、第１クロック信号ＣＫ１がハイレベルからローレベルに変化する。これにより、入力端子２３の電位の低下とともに出力端子２９ａ，２９ｂの電位が低下する。すなわち、出力信号Ｑ（ｎ），Ｇ（ｎ）の電位がローレベルとなる。また、キャパシタＣを介して第１ノードＮ１の電位が低下する。
【0115】
時刻ｔ４４になると、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ２がオン状態となり、第１ノードＮ１の電位がローレベルとなる。第１ノードＮ１の電位がローレベルとなることによって、薄膜トランジスタＴ６，Ｔ７，Ｔ８ａ，Ｔ８ｂ，およびＴ１１はオフ状態となる。
【0116】
時刻ｔ４５になると、上記実施形態における時刻ｔ１５と同様、第３ノードＮ３の電位および第２ノードＮ２の電位がローレベルからハイレベルに変化する。時刻ｔ４６以降の期間には、上記実施形態における時刻ｔ１６以降の期間と同様に動作する
【0117】
本変形例においても、非選択期間には、第３ノードＮ３の電位についてはローレベルからハイレベルへの変化とハイレベルからローレベルへの変化とが繰り返され、第２ノードＮ２の電位についてはハイレベルで維持される。これにより、非選択期間を通じて、第１ノードＮ１の電位および出力信号Ｑ（ｎ），Ｇ（ｎ）の電位（出力端子２９ａ，２９ｂの電位）はローレベルで維持される。
【0118】
本変形例によれば、単位回路２内の出力制御部２０４には２個の薄膜トランジスタＴ８ａ，Ｔ８ｂが含まれており（図１９参照）、薄膜トランジスタＴ８ａの第２導通端子に接続された出力端子２９ａからは他段制御信号が出力され、薄膜トランジスタＴ８ｂの第２導通端子に接続された出力端子２９ｂからは走査信号ＧＯＵＴが出力される。このような構成が採用されているので、ゲートバスラインＧＬの負荷容量が大きい場合であっても、他段制御信号（セット信号Ｓ、リセット信号Ｒ）の波形なまりを小さくすることができる。このように、シフトレジスタ２１０に関して、回路動作の高速化が可能となり、回路動作の信頼性が向上する。
【0119】
＜５．その他＞
以上において本発明を詳細に説明したが、以上の説明は全ての面で例示的なものであって制限的なものではない。多数の他の変更や変形が本発明の範囲を逸脱することなく案出可能であると了解される。
以上において本発明を詳細に説明したが、以上の説明は全ての面で例示的なものであって制限的なものではない。多数の他の変更や変形が本発明の範囲を逸脱することなく案出可能であると了解される。
【符号の説明】
【0120】
２，２（１）～２（ｉ）…単位回路
４…画素形成部
５…液晶パネル
４０…薄膜トランジスタ（画素ＴＦＴ）
２００…ゲートドライバ
２０３…安定化回路
２１０…シフトレジスタ
４００…表示部
Ｔ１～Ｔ１１，Ｔ８ａ，Ｔ８ｂ，Ｔ１０ａ，Ｔ１０ｂ…単位回路内の薄膜トランジスタ
ＣＫ１～ＣＫ３…第１～第３クロック信号
ＧＣＫ１～ＧＣＫ８…ゲートクロック信号
ＧＬ，ＧＬ（１）～ＧＬ（ｉ）…ゲートバスライン
ＧＯＵＴ，ＧＯＵＴ（１）～ＧＯＵＴ（ｉ）…走査信号
Ｎ１～Ｎ３…第１～第３ノード
Ｒ…リセット信号
Ｓ…セット信号
ＶＳＳ…ローレベルの直流電源電圧
４…画素形成部
５…液晶パネル
４０…薄膜トランジスタ（画素ＴＦＴ）
２００…ゲートドライバ
２０３…安定化回路
２１０…シフトレジスタ
４００…表示部
Ｔ１～Ｔ１１，Ｔ８ａ，Ｔ８ｂ，Ｔ１０ａ，Ｔ１０ｂ…単位回路内の薄膜トランジスタ
ＣＫ１～ＣＫ３…第１～第３クロック信号
ＧＣＫ１～ＧＣＫ８…ゲートクロック信号
ＧＬ，ＧＬ（１）～ＧＬ（ｉ）…ゲートバスライン
ＧＯＵＴ，ＧＯＵＴ（１）～ＧＯＵＴ（ｉ）…走査信号
Ｎ１～Ｎ３…第１～第３ノード
Ｒ…リセット信号
Ｓ…セット信号
ＶＳＳ…ローレベルの直流電源電圧
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】