特開 2024-83802 抵抗変化メモリの書き込み回路および抵抗変化メモリの書き込み方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024083802

(43)【公開日】2024-06-24

(54)【発明の名称】抵抗変化メモリの書き込み回路および抵抗変化メモリの書き込み方法

(51)【国際特許分類】

   G11C 13/00 20060101AFI20240617BHJP

【ＦＩ】

G11C13/00 462

G11C13/00 270J

G11C13/00 480B

G11C13/00 480D

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2022197832

(22)【出願日】2022-12-12

(71)【出願人】

【識別番号】520233375

【氏名又は名称】富士通セミコンダクターメモリソリューション株式会社

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100107515

【弁理士】

【氏名又は名称】廣田 浩一

(72)【発明者】

【氏名】田村 哲朗

(57)【要約】

【課題】抵抗変化素子の抵抗値を書き換える書き込み動作を、消費電力を増大させることなく精度よく行う。
【解決手段】書き込み回路は、抵抗値が固定の参照抵抗素子とシャント回路とを有する。シャント回路は、抵抗変化素子に接続されるソース線と、参照抵抗素子に接続される参照ソース線と電流入力端子が接続されたカレントミラー回路を含み、抵抗変化素子を高抵抗化する書き込み動作において、ソース線の電圧が参照ソース線の電圧より低いとき、ソース線から電流を引き込まず、ソース線から抵抗変化素子に流れる電流により抵抗変化素子が高抵抗化し、ソース線の電圧が参照ソース線の電圧より高くなったとき、ソース線から電流を引き込む。これにより、抵抗変化素子の書き込み動作を消費電力を増大させることなく精度よく行うことができるため、抵抗変化メモリが搭載されるシステムの信頼性を向上することができる。
【選択図】図１

【特許請求の範囲】

【請求項1】

ソース線とビット線との間に接続された抵抗変化素子を有する抵抗変化メモリの書き込み回路であって、
参照ソース線と参照ビット線との間に接続され、抵抗値が固定の参照抵抗素子と、
一対の電流入力端子が前記ソース線と前記参照ソース線とにそれぞれ接続されたカレントミラー回路を含み、前記抵抗変化素子を高抵抗化する書き込み動作において、前記ソース線の電圧が前記参照ソース線の電圧より低いとき、前記ソース線から電流を引き込まず、前記ソース線から前記抵抗変化素子に流れる電流により前記抵抗変化素子が高抵抗化し、前記ソース線の電圧が前記参照ソース線の電圧より高くなったとき、前記ソース線から電流を引き込むシャント回路と、を有する
抵抗変化メモリの書き込み回路。

【請求項2】

前記カレントミラー回路は、
ソースが前記ソース線に接続された第１極性の第１トランジスタと、
ソースが前記参照ソース線に接続され、ゲートおよびドレインが前記第１トランジスタのゲートに接続された第１極性の第２トランジスタと、
ドレインとゲートとが前記第１トランジスタのドレインに接続され、ソースが低電圧線に接続された第２極性の第３トランジスタと、
ドレインが前記第２トランジスタのドレインに接続され、ゲートが前記第３トランジスタのゲートに接続され、ソースが前記低電圧線に接続された第２極性の第４トランジスタと、を有する
請求項１に記載の抵抗変化メモリの書き込み回路。

【請求項3】

高電圧が供給される高電圧線と前記ソース線との間に接続された第１極性の第５トランジスタと、
前記高電圧線と前記参照ソース線との間に接続された第１極性の第６トランジスタと、
前記第１トランジスタのゲート電圧のハイレベルからロウレベルへの遷移を検知する検知部と、
前記検知部が前記ゲート電圧のロウレベルへの遷移を検知する前に前記第５トランジスタおよび前記第６トランジスタのゲートに前記第５トランジスタおよび前記第６トランジスタをオンさせる電圧を印加し、前記検知部が前記ロウレベルを検知したことに基づいて前記第５トランジスタおよび前記第６トランジスタのゲートに前記高電圧を印加する電圧印加部と、を有する
請求項２に記載の抵抗変化メモリの書き込み回路。

【請求項4】

前記抵抗変化素子と前記ビット線との間に接続された第１転送トランジスタと、
前記参照抵抗素子と前記参照ビット線との間に接続された第２転送トランジスタと、
前記第１転送トランジスタのゲートに供給される制御信号をゲートで受け、前記第１転送トランジスタがオフするときにオフする第２極性の第７トランジスタと、
前記制御信号をゲートで受け、前記第１転送トランジスタがオフするときにオフする第２極性の第８トランジスタと、を有し、
前記第３トランジスタのソースは、前記第７トランジスタを介して前記低電圧線に接続され、
前記第４トランジスタのソースは、前記第８トランジスタを介して前記低電圧線に接続される
請求項２または請求項３に記載の抵抗変化メモリの書き込み回路。

【請求項5】

前記ソース線および前記参照ソース線にそれぞれ電流を供給する電流供給部と、
前記書き込み動作において、前記ソース線の電圧が前記参照ソース線の電圧より低いことが前記シャント回路により検知されている間、前記電流供給部を制御して前記ソース線および前記参照ソース線に電流を供給させ、前記ソース線の電圧が前記参照ソース線の電圧より高くなったことが前記シャント回路により検知されたとき、前記電流供給部を制御して前記ソース線および前記参照ソース線への電流の供給を遮断させる電流制御部と、を有する
請求項１に記載の抵抗変化メモリの書き込み回路。

【請求項6】

ソース線とビット線との間に接続された抵抗変化素子と、参照ソース線と参照ビット線との間に接続され、抵抗値が固定の参照抵抗素子と、を有する抵抗変化メモリの書き込み方法であって、
一対の電流入力端子が前記ソース線と前記参照ソース線とにそれぞれ接続されたカレントミラー回路を含むシャント回路が、前記抵抗変化素子を高抵抗化する書き込み動作において、前記ソース線の電圧が前記参照ソース線の電圧より低いとき、前記ソース線から電流を引き込まず、前記ソース線から前記抵抗変化素子に流れる電流により前記抵抗変化素子が高抵抗化し、前記ソース線の電圧が前記参照ソース線の電圧より高くなったとき、前記ソース線から電流を引き込む
抵抗変化メモリの書き込み方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、抵抗変化メモリの書き込み回路および抵抗変化メモリの書き込み方法に関する。

【背景技術】

【0002】

抵抗値に応じてデータを記憶するメモリセルを有する半導体記憶装置として、抵抗変化メモリ（ＲｅＲＡＭ；Resistive Random Access Memory）が知られている。抵抗変化メモリのメモリセルは、一対の電極間に挟まれた金属酸化物を含む抵抗変化素子を有する。抵抗変化素子の抵抗値は、抵抗変化素子に印加される電圧の極性に応じて変化する。そして、抵抗値に応じて抵抗変化素子に流れる電流に基づいて、メモリセルに記憶されたデータの論理が判定される。

【0003】

抵抗変化素子を低抵抗状態から高抵抗状態に変化させる消去動作において、定電流源から出力するリセット電流をカレントミラー回路を利用してビット線にコピーし、メモリセルに供給する手法が知られている。この際、初期リセット電流および後期リセット電流をそれぞれ出力する定電流源を順次動作させることで、高抵抗化後に抵抗変化素子に流れる電流が抑制される（例えば、特許文献１参照）。

【0004】

選択したビット線に接続される非選択のメモリセルに起因するリーク電流を考慮して、消去用の電流にリーク電流分を加算した定電流をカレントミラー回路を利用してビット線にコピーし、メモリセルに供給する手法が知られている（例えば、特許文献２参照）。

【0005】

抵抗変化素子の抵抗状態を書き換える書き込み動作時に、抵抗変化素子に電流を供給するソース線の電圧と参照抵抗素子に電流を供給する参照ソース線の電圧とをオペアンプ等で比較し、書き込み動作の終了を検知する手法が知られている。また、縦続接続したカレントミラー回路を電源線と抵抗変化素子および参照抵抗素子との間に接続し、抵抗変化素子のソース線の電流と参照抵抗素子の参照ソース線の電流とが互いに等しくなるように制御する手法が知られている（例えば、特許文献３参照）。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２０１８－１９５３６５号公報

【特許文献2】特開２０１２－２０３９４６号公報

【特許文献3】特開２０２２－０５０３０２号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

抵抗変化素子の書き込み動作の終了をオペアンプ等で検知する場合、検知精度を高くするほど回路規模が大きくなり、消費電力が増加する。また、縦続接続したカレントミラー回路を電源線と抵抗変化素子および参照抵抗素子との間に接続する場合、カレントミラー回路による電圧降下分だけ電源電圧を高くしなくてはならない。電源電圧を高くするために昇圧回路を設ける場合、消費電力は増加する。

【0008】

１つの側面では、本発明は、抵抗変化素子の抵抗値を書き換える書き込み動作を、消費電力を増大させることなく精度よく行うことを目的とする。

【課題を解決するための手段】

【0009】

一つの観点によれば、抵抗変化メモリの書き込み回路は、ソース線とビット線との間に接続された抵抗変化素子を有する抵抗変化メモリの書き込み回路であって、参照ソース線と参照ビット線との間に接続され、抵抗値が固定の参照抵抗素子と、一対の電流入力端子が前記ソース線と前記参照ソース線とにそれぞれ接続されたカレントミラー回路を含み、前記抵抗変化素子を高抵抗化する書き込み動作において、前記ソース線の電圧が前記参照ソース線の電圧より低いとき、前記ソース線から電流を引き込まず、前記ソース線から前記抵抗変化素子に流れる電流により前記抵抗変化素子が高抵抗化し、前記ソース線の電圧が前記参照ソース線の電圧より高くなったとき、前記ソース線から電流を引き込むシャント回路と、を有する。

【発明の効果】

【0010】

抵抗変化素子の抵抗値を書き換える書き込み動作を、消費電力を増大させることなく精度よく行うことができる。

【図面の簡単な説明】

【0011】

【図1】一実施形態における抵抗変化メモリの書き込み回路の一例を示す回路図である。

【図2】図１の書き込み回路が搭載される抵抗変化メモリの一例を示すブロック図である。

【図3】図１のメモリセルの抵抗変化素子の電流電圧特性の一例を示す特性図である。

【図4】図１の書き込み回路によるメモリセルのリセット書き込み動作の一例を示すタイミング図である。

【図5】リセット書き込み動作における過剰リセットの一例を示すタイミング図である。

【図6】別の実施形態における抵抗変化メモリの書き込み回路の一例を示す回路図である。

【図7】図６の書き込み回路によるメモリセルのリセット書き込み動作の一例を示すタイミング図である。

【発明を実施するための形態】

【0012】

以下、図面を参照して実施形態が説明される。

【0013】

図１は、一実施形態における抵抗変化メモリの書き込み回路の一例を示す。図１等では、ゲートに丸印が付いたトランジスタは、ｐチャネルＭＯＳトランジスタを示す。ゲートに丸印が付いていないトランジスタは、ｎチャネルＭＯＳトランジスタを示す。ｐチャネルＭＯＳトランジスタは、第１極性のトランジスタの一例であり、ｎチャネルＭＯＳトランジスタは、第２極性のトランジスタの一例である。以下では、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタは、トランジスタとも称される。

【0014】

図１に示す抵抗変化メモリ１００は、メモリセルＭＣおよび書き込み回路１１０を有する。メモリセルＭＣは、抵抗値を低抵抗状態または高抵抗状態に変化可能な抵抗変化素子ＭＲと、ノードＢＥを介して抵抗変化素子ＭＲに接続される転送トランジスタＮ１とを有する。書き込み回路１１０は、トランジスタＰ１、Ｐ２、参照抵抗素子ＲＲ、転送トランジスタＮ２およびカレントミラー回路ＣＭを有する。トランジスタＰ１は、第５トランジスタの一例である。トランジスタＰ２は、第６トランジスタの一例である。トランジスタＰ１、Ｐ２は、電流供給部の一例である。転送トランジスタＮ１は、第１転送トランジスタの一例である。転送トランジスタＮ２は、第２転送トランジスタの一例である。

【0015】

書き込み回路１１０は、メモリセルＭＣに配置されるセル抵抗ＭＲの抵抗値を低抵抗状態から高抵抗状態に設定するリセット書き込み動作で使用される。以下では、抵抗変化素子ＭＲは、セル抵抗ＭＲとも称され、参照抵抗素子ＲＲは、参照抵抗ＲＲとも称される。

【0016】

カレントミラー回路ＣＭは、トランジスタＰ３、Ｐ４、Ｎ３、Ｎ４を有する。例えば、トランジスタＰ１、Ｐ２は、互いに同じサイズを有し、トランジスタＮ１、Ｎ２は、互いに同じサイズを有する。例えば、トランジスタＰ３、Ｐ４は、互いに同じサイズを有し、トランジスタＮ３、Ｎ４は、互いに同じサイズを有する。

【0017】

カレントミラー回路ＣＭは、ソース線ＳＬの電圧検知回路およびソース線ＳＬから電流を引き込むシャント回路として機能する。トランジスタＰ３は、第１トランジスタの一例である。トランジスタＰ４は、第２トランジスタの一例である。トランジスタＮ３は、第３トランジスタの一例である。トランジスタＮ４は、第４トランジスタの一例である。

【0018】

後述するように、カレントミラー回路ＣＭは、４つのトランジスタＰ３、Ｐ４、Ｎ３、Ｎ４を使用して、セル抵抗ＭＲが高抵抗化したことを検知し、ソース線ＳＬに流れる電流を引き込むことで、セル抵抗ＭＲに電流が流れることを抑制する。このため、ソース線ＳＬの電圧を比較するオペアンプ等の検知回路によりセル抵抗ＭＲの高抵抗化を検知する場合に比べて、リセット書き込み動作時の動作電流を小さくすることができ、セル抵抗ＭＲの高抵抗化を高速に検知することができる。また、カレントミラー回路ＣＭは、回路規模が大きいオペアンプ等の検知回路に比べて、回路特性の合わせ込みの精度を高くすることができ、セル抵抗ＭＲの高抵抗化の検知精度を高くすることができる。

【0019】

トランジスタＰ１、Ｐ２のソースは、電源線ＶＤＤに接続され、トランジスタＰ１、Ｐ２のゲートは、バイアス電圧線ｂ１に接続される。トランジスタＰ１のドレインは、ソース線ＳＬに接続され、トランジスタＰ２のドレインは、参照ソース線ＲＳＬに接続される。電源線ＶＤＤは、高電圧線の一例であり、電源線ＶＤＤに供給される電源電圧ＶＤＤは、高電圧の一例である。

【0020】

バイアス電圧線ｂ１は、メモリセルＭＣに配置されるセル抵抗ＭＲの抵抗値を低抵抗状態から高抵抗状態に設定するリセット書き込み動作において、トランジスタＰ１、Ｐ２をそれぞれオンさせる電圧に設定される。換言すれば、バイアス電圧線ｂ１は、リセット書き込み動作において、電源線ＶＤＤからソース線ＳＬおよび参照ソース線ＲＳＬにリセット動作に必要な電流を供給する電圧に設定される。バイアス電圧線ｂ１は、リセット書き込み動作を実行しない期間、例えば、トランジスタＰ１、Ｐ２をオフさせる電源電圧ＶＤＤに設定される。

【0021】

メモリセルＭＣのセル抵抗ＭＲおよび転送トランジスタＮ１は、ソース線ＳＬとビット線ＢＬとの間に直列に接続される。転送トランジスタＮ１のゲートは、ワード線ＷＬに接続される。ワード線ＷＬに供給されるワード線信号ＷＬは、制御信号の一例である。参照抵抗素子ＲＲおよび転送トランジスタＮ２は、参照ソース線ＲＳＬと参照ビット線ＲＢＬとの間に直列に接続される。転送トランジスタＮ２のゲートは、参照ワード線ＲＷＬに接続される。例えば、ビット線ＢＬおよび参照ビット線ＲＢＬは、リセット書き込み動作中、接地線ＶＳＳに接続される。接地線ＶＳＳは、低電圧線の一例である。

【0022】

リセット書き込み動作は、セル抵抗ＭＲのソース線ＳＬ側からビット線ＢＬ側にセル電流ＩＣＥＬＬを流すことで実行される。なお、セル抵抗ＭＲの抵抗値を高抵抗状態から低抵抗状態に設定する動作は、セット書き込み動作と称される。セット書き込み動作は、セル抵抗ＭＲのビット線ＢＬ側からソース線ＳＬ側にセル電流を流すことで実行される。例えば、セット書き込み動作では、ビット線ＢＬは電源線ＶＤＤに接続され、ソース線ＳＬは接地線ＶＳＳに接続される。

【0023】

カレントミラー回路ＣＭにおいて、トランジスタＰ３のソースは、電流入力端子としてソース線ＳＬに接続され、トランジスタＰ３のドレインは、トランジスタＮ３のドレインに接続される。トランジスタＰ３のゲートは、ノードｇｐを介してトランジスタＰ４のゲートおよびドレインに接続される。トランジスタＰ４のソースは、電流入力端子として参照ソース線ＲＳＬに接続され、トランジスタＰ４のドレインは、トランジスタＮ４のドレインに接続される。

【0024】

トランジスタＮ３のドレインは、トランジスタＮ３、Ｎ４のゲートに接続される。トランジスタＮ３、Ｎ４のソースは、接地線ＶＳＳに接続される。そして、カレントミラー回路ＣＭは、縦続カレントミラー回路として動作する。カレントミラー回路ＣＭは、リセット書き込み動作の開始時および終了時に、トランジスタＰ３のドレインを介してソース線ＳＬから接地線ＶＳＳに電流ＩＣＭを流す。なお、カレントミラー回路ＣＭは、リセット書き込み動作が実行されない期間、電流ＩＣＭが流れることを抑止するスイッチ等を有してもよい。

【0025】

図２は、図１の書き込み回路１１０が搭載される抵抗変化メモリ１００の一例を示す。図１と同様の要素については、同じ符号を付し、詳細な説明は省略する。図２において、信号線に付した符号"／"は、信号線が複数本（例えば、複数ビット）あることを示す。図２に示す抵抗変化メモリ１００は、動作制御回路１０、アドレスバッファ２０およびメモリコア３０を有する。メモリコア３０は、ローデコーダ４０、メモリセルアレイ５０、センスアンプ部６０、ライトアンプ部７０、コラムデコーダ８０およびデータ入出力回路９０を有する。

【0026】

抵抗変化メモリ１００は、例えば、半導体チップの形態でもよく、半導体チップ内に搭載される回路の形態でもよい。矩形の枠上に示す二重の四角印は、外部端子を示す。なお、外部端子は、半導体チップの外周部に設けられるパッドでもよく、半導体チップの裏面側に設けられるバンプでもよい。

【0027】

動作制御回路１０は、外部端子に供給されるチップセレクト信号、書き込みコマンド信号、読み出しコマンド信号等の制御信号ＣＮＴを受信し、受信した制御信号ＣＮＴに応じてメモリコア３０を動作させる各種制御信号を出力する。

【0028】

アドレスバッファ２０は、アドレス端子に供給されるアドレス信号ＡＤを受信し、受信したアドレス信号ＡＤをローデコーダ４０およびコラムデコーダ８０に出力する。アドレス信号ＡＤが、ロウアドレス信号とコラムアドレス信号を含む場合、ロウアドレス信号は、ローデコーダ４０に出力され、コラムアドレス信号は、コラムデコーダ８０に出力される。

【0029】

ローデコーダ４０は、アドレス信号ＡＤをデコードし、ワード線ＷＬおよび図１に示した参照ワード線ＲＷＬをハイレベルに駆動する。コラムデコーダ８０は、アドレス信号ＡＤをデコードし、デコードしたアドレス信号ＡＤに応じて、メモリセルアレイ５０とデータ入出力回路９０との接続を制御する。

【0030】

メモリセルアレイ５０は、図２の縦方向および横方向にマトリックス状に配置された複数のメモリセルＭＣを有する。また、メモリセルアレイ５０は、図２の縦方向に沿って配線され、横方向に配列された複数ペアのビット線ＢＬおよびソース線ＳＬを有する。さらに、メモリセルアレイ５０は、図２の横方向に沿って配線され、縦方向に配列された複数のワード線ＷＬを有する。

【0031】

縦方向に並ぶ複数のメモリセルＭＣは、共通のビット線ＢＬと共通のソース線ＳＬとに接続される。横方向に並ぶ複数のメモリセルＭＣは、共通のワード線ＷＬに接続される。

【0032】

センスアンプ部６０は、ソース線ＳＬにそれぞれ接続された複数のセンスアンプＳＡを有する。ライトアンプ部７０は、ビット線ＢＬおよびソース線ＳＬのペアにそれぞれ接続された複数のライトアンプＷＡを有する。例えば、図１に示した書き込み回路１１０は、各ライトアンプＷＡに搭載される。

【0033】

データ入出力回路９０は、データ端子ＤＴで受信する書き込みデータをコラムデコーダ８０に出力し、コラムデコーダ８０から出力される読み出しデータをデータ端子ＤＴに出力する。例えば、抵抗変化メモリ１００は、６４ビットのデータ端子ＤＴを有し、データ端子ＤＴ毎にメモリセルアレイ５０を有してもよい。

【0034】

図３は、図１のメモリセルＭＣのセル抵抗ＭＲの電流電圧特性の一例を示す。セル抵抗ＭＲの電流電圧特性は、いわゆるヒステリシスループを示す。図３では、ビット線ＢＬの電圧は符号ＶＢＬで示され、ソース線ＳＬの電圧は符号ＶＳＬで示される。

【0035】

リセット書き込み動作において、セル抵抗ＭＲのビット線ＢＬ側を基準にしてソース線ＳＬ側にリセット電圧ＶＲＥＳＥＴが印加されるとき、セル抵抗ＭＲは、低抵抗状態から高抵抗状態に遷移する。また、セット書き込み動作において、セル抵抗ＭＲのソース線ＳＬ側を基準にしてビット線ＢＬ側にセット電圧ＶＳＥＴが印加されるとき、セル抵抗ＭＲは、高抵抗状態から低抵抗状態に遷移する。

【0036】

高抵抗状態（ＲＥＳＥＴ）に設定されたセル抵抗ＭＲの読み出し動作において、ビット線ＢＬ側を基準にしてソース線ＳＬ側に読み出し電圧Ｖｒｅａｄが印加された場合、参照電流Ｉｒｅｆより小さい読み出し電流Ｉｒｅａｄが流れる。低抵抗状態（ＳＥＴ）に設定されたセル抵抗ＭＲの読み出し動作において、ビット線ＢＬ側を基準にしてソース線ＳＬ側に読み出し電圧Ｖｒｅａｄが印加された場合、参照電流Ｉｒｅｆより大きい読み出し電流Ｉｒｅａｄが流れる。そして、図２のセンスアンプＳＡにより読み出し電流Ｉｒｅａｄと参照電流Ｉｒｅｆとを比較することで、セル抵抗ＭＲの抵抗値に応じてメモリセルＭＣに記憶されたデータの論理を判定することができる。

【0037】

図４は、図１の書き込み回路１１０によるメモリセルＭＣのリセット書き込み動作の一例を示す。すなわち、図４は、抵抗変化メモリ１００の書き込み方法の一例を示す。図４では、各信号線ＷＬ、ＳＬ、ＲＳＬ、電圧線ｂ１およびノードｇｐの電圧は、それぞれ符号ＶＷＬ、ＶＳＬ、ＶＲＳＬ、Ｖｂ１およびＶｇｐで示される。セル抵抗ＭＲおよび参照抵抗ＲＲに流れる電流は、それぞれ符号ＩＣＥＬＬ、ＩＲＥＦで示され、カレントミラー回路ＣＭを流れる電流は、符号ＩＣＭで示される。

【0038】

リセット書き込み動作の開始時、セル抵抗ＭＲは低抵抗状態である。リセット書き込み動作において、バイアス電圧Ｖｂ１は、セル抵抗ＭＲを低抵抗状態から高抵抗状態に遷移させる電流をトランジスタＰ１からソース線ＳＬに十分に流すことができる電圧に設定される（図４（ａ））。ソース線ＳＬおよび参照ソース線ＲＳＬは、バイアス電圧Ｖｂ１によりオンするトランジスタＰ１、Ｐ２から供給される電流に応じた電圧ＶＳＬ、ＶＲＳＬにそれぞれ設定される（図４（ｂ））。

【0039】

ワード線ＷＬの電圧ＶＷＬがロウレベル（ＶＳＳ）の間、セル電流ＩＣＥＬＬおよび参照電流ＩＲＥＦは流れない（図４（ｃ））。このため、ワード線ＷＬの電圧ＶＷＬがロウレベルの間にバイアス電圧Ｖｂ１に応じてソース線ＳＬおよび参照ソース線ＲＳＬに流れる電流は、電流ＩＣＭとしてカレントミラー回路ＣＭに流れる（図４（ｄ））。カレントミラー回路ＣＭのノードｇｐの電圧Ｖｇｐは、電流ＩＣＭに応じた電圧に設定される（図４（ｅ））。

【0040】

ワード線ＷＬおよび参照ワード線ＲＷＬがロウレベルからハイレベル（ＶＰＰ）に変化すると、転送トランジスタＮ１、Ｎ２がオンする。例えば、電圧ＶＰＰは、電源電圧ＶＤＤより転送トランジスタＮ１、Ｎ２の閾値電圧だけ高い電圧である。ソース線ＳＬは、セル抵抗ＭＲおよびトランジスタＮ１を介して接地線ＶＳＳに接続される。参照ソース線ＲＳＬは、参照抵抗ＲＲおよびトランジスタＮ２を介して接地線ＶＳＳに接続される。これにより、セル抵抗ＭＲにセル電流ＩＣＥＬＬが流れ、参照抵抗ＲＲに参照電流ＩＲＥＦが流れ始める。

【0041】

リセット書き込み動作の開始前、セル抵抗ＭＲの抵抗値は、参照抵抗ＲＲの抵抗値より低いため、リセット書き込み動作の開始後、セル電流ＩＣＥＬＬは、参照電流ＩＲＥＦに比べて大きくなる（図４（ｆ））。このため、ソース線ＳＬの電圧ＶＳＬは、参照ソース線ＲＳＬの電圧ＶＲＳＬより低くなる（図４（ｇ））。

【0042】

参照抵抗ＲＲは、抵抗値が固定のため、一定の参照電流ＩＲＥＦを流す（図４（ｈ））。セル抵抗ＭＲに電流ＩＣＥＬＬが流れることによりセル抵抗ＭＲの抵抗値が高くなるにしたがい、電流ＩＣＥＬＬは減少していき、ソース線ＳＬの電圧ＶＳＬは高くなっていく（図４（ｉ）、（ｊ））。

【0043】

電圧ＶＳＬが電圧ＶＲＳＬより低い間、トランジスタＰ３、Ｐ４のゲート電圧であるノードｇｐの電圧Ｖｇｐは、電源電圧ＶＤＤに近い電圧に設定されるため、カレントミラー回路ＣＭに電流ＩＣＭは流れない（図４（ｋ）、（ｌ））。リセット書き込み動作中にカレントミラー回路ＣＭに電流ＩＣＭが流れる期間を短くできるため、例えば、オペアンプ等の検知回路により書き込みの終了を検知する場合に比べて、リセット書き込み動作の消費電力を小さくすることができる。

【0044】

セル抵抗ＭＲが高抵抗状態になり、セル抵抗ＭＲの抵抗値がわずかでも参照抵抗ＲＲの抵抗値より低くなると、セル電流ＩＣＥＬＬは参照電流ＩＲＥＦより小さくなり、ソース線ＳＬの電圧ＶＳＬは、参照ソース線ＲＳＬの電圧ＶＲＳＬよりわずかに高くなる。これにより、カレントミラー回路ＣＭに電流ＩＣＭが流れ始め、ノードｇｐの電圧Ｖｇｐが下がり始める（図４（ｍ）、（ｎ））。

【0045】

カレントミラー回路ＣＭにおいて、トランジスタＰ３のドレインに電流ＩＣＭが流れ、トランジスタＰ４のドレインに電流ＩＣＭのミラー電流が流れることにより、セル電流ＩＣＥＬＬおよび参照電流ＩＲＥＦは、ほとんど流れなくなる（図４（ｏ））。このため、ソース線ＳＬの電圧ＶＳＬおよび参照ソース線ＲＳＬの電圧ＶＲＳＬは、カレントミラー回路ＣＭの電流ＩＣＭの大きさに応じた値に設定される（図４（ｐ））。そして、図２のライトアンプＷＡは、ノードｇｐの電圧Ｖｇｐが接地電圧ＶＳＳまで低下したことに基づいてリセット書き込み動作の終了を判定する。

【0046】

図５は、リセット書き込み動作における過剰リセットの一例を示す。なお、図５に示すリセット書き込み動作では、セル抵抗ＭＲに書き込み回路１１０は接続されず、ソース線ＳＬの電圧ＶＳＬは、一定であるとする。

【0047】

セル抵抗ＭＲを高抵抗化するリセット書き込み動作時、セル抵抗ＭＲに流れるセル電流ＩＣＥＬＬは、ワード線ＷＬの電圧ＶＷＬの高レベルへの変化とともに増加し、セル抵抗ＭＲの抵抗値が高くなるのにしたがって減少していく（図５（ａ）、（ｂ））。

【0048】

セル電流ＩＣＥＬＬが減少すると、転送トランジスタＮ１およびメモリセルＭＣの配線抵抗における電圧降下量が減少し、ノードＢＥの電圧ＶＢＥがソース線ＳＬの電圧ＶＳＬに対して低下する。すなわち、セル抵抗ＭＲの両端（ソース線ＳＬとノードＢＥ間）に掛かる電圧ＶＲＥが増加する（図５（ｃ））。書き込み完了のタイミングを過ぎてもソース線ＳＬの電圧ＶＳＬが印加される場合、電圧ＶＳＬの印加期間が過剰電圧の印加期間となる（図５（ｄ））。

【0049】

例えば、図２に示したメモリセルアレイ５０に配置される複数のセル抵抗ＭＲは、素子特性にばらつきがある。低電圧の印加により高抵抗化する特性を有するセル抵抗ＭＲは、標準的なセル抵抗ＭＲに比べて短時間で高抵抗化し、過剰な電圧（ストレス）が掛かりやすい。このため、低電圧の印加により高抵抗化するセル抵抗ＭＲは、リセット書き込み動作を繰り返すことで素子特性が劣化するおそれがある。

【0050】

セル抵抗ＭＲの素子特性が劣化した場合、セット書き込み動作およびリセット書き込み動作により、セル抵抗ＭＲを所望の抵抗値にそれぞれ設定することが困難になる場合がある。この実施形態では、セル抵抗ＭＲの特性の劣化を抑制するために、図１の書き込み回路１１０は、リセット書き込み動作においてセル抵抗ＭＲが高抵抗化したことを検出する。そして、書き込み回路１１０は、セル抵抗ＭＲへの電流の供給を停止し、リセット書き込み動作を終了する。これにより、セル抵抗ＭＲに過剰な電圧が掛かることを抑制することができ、抵抗変化メモリ１００の信頼性が低下することを抑制することができる。

【0051】

以上、この実施形態では、リセット書き込み動作において、書き込み回路１１０は、セル抵抗ＭＲの抵抗値が参照抵抗ＲＲの抵抗値より低い間、カレントミラー回路ＣＭに電流ＩＣＭを流さない。このため、オペアンプ等の検知回路により書き込みの終了を検知する場合に比べて、リセット書き込み動作の消費電力を小さくすることができる。また、書き込みの終了の検知を回路規模が小さいカレントミラー回路ＣＭで行うため、オペアンプ等の検知回路に比べて、セル抵抗ＭＲが高抵抗化したことを高速に検知することができ、セル抵抗ＭＲの高抵抗化の検知精度を高くすることができる。

【0052】

カレントミラー回路ＣＭは、セル抵抗ＭＲおよび参照抵抗ＲＲの電源線ＶＤＤ側に直列に接続されるのではなく、セル抵抗ＭＲおよび参照抵抗ＲＲと並列に接続される。このため、カレントミラー回路ＣＭによる電圧降下を考慮して電源電圧ＶＤＤを高くしなくてもよい。この結果、電源電圧を高くする昇圧回路等を設ける場合に比べて、消費電力の増加を抑制することができる。

【0053】

以上より、書き込み回路１１０は、抵抗変化素子の抵抗値を低抵抗状態から高抵抗状態に書き換える書き込み動作を、消費電力を増大させることなく精度よく行うことができる。これにより、セル抵抗ＭＲの高抵抗化後にセル抵抗ＭＲに過剰な電流が流れることを抑制することができ、セル抵抗ＭＲの特性の劣化を抑制して抵抗変化メモリ１００の信頼性の低下を抑制することができる。この結果、抵抗変化メモリ１００が搭載されるシステムの信頼性を向上することができる。

【0054】

カレントミラー回路ＣＭにより、セル抵抗ＭＲが高抵抗化された後にセル抵抗ＭＲに電流が流れることを抑制することができるため、図５で説明したように、セル抵抗ＭＲの高抵抗化後にセル抵抗ＭＲに過剰な電流が流れることを抑制することができる。この結果、過剰電流によるセル抵抗ＭＲの特性の劣化を抑制することができ、抵抗変化メモリ１００の信頼性が低下することを抑制することができる。

【0055】

図６は、別の実施形態における抵抗変化メモリの書き込み回路の一例を示す。図１と同様の要素については、同じ符号を付し、詳細な説明は省略する。図６に示す書き込み回路１１０Ａは、図１の書き込み回路１１０に、トランジスタＮ５、Ｎ６、インバータＩＶ、ラッチＬＴおよびセレクタＳＥＬを追加している。書き込み回路１１０Ａは、図２の抵抗変化メモリ１００のライトアンプＷＡに、書き込み回路１１０の代わりに配置される。

【0056】

トランジスタは、トランジスタＮ３のソースと接地電圧ＶＳＳとの間に接続される。トランジスタＮ６は、トランジスタＮ４のソースと接地電圧ＶＳＳとの間に接続される。トランジスタＮ５、Ｎ６のゲートは、ワード線ＷＬに接続される。トランジスタＮ５は、第７トランジスタの一例である。トランジスタＮ６は、第８トランジスタの一例である。

【0057】

インバータＩＶの入力は、ノードｇｐに接続され、インバータＩＶの出力はラッチのセット端子Ｓに接続される。ラッチＬＴは、セット端子Ｓでハイレベルを受けたときにセレクタＳＥＬにハイレベルを出力し、リセット端子Ｒでハイレベルのリセット信号ＲＳＴを受けたときにセレクタＳＥＬにロウレベルを出力する。例えば、リセット信号ＲＳＴは、図２の動作制御回路１０により生成され、リセット書き込み動作が開始される前に、一時的にロウレベルからハイレベルに設定される。

【0058】

セレクタＳＥＬは、バイアス電圧線ｂ０に接続された入力端子０と、電源線ＶＤＤに接続された入力端子１と、バイアス電圧線ｂ１に接続された出力端子とを有する。セレクタＳＥＬは、ラッチＬＴからロウレベルを受けている間、バイアス電圧線ｂ０に供給されるバイアス電圧Ｖｂ０をバイアス電圧線ｂ１に出力する。セレクタＳＥＬは、ラッチＬＴからハイレベルを受けている間、電源電圧ＶＤＤをバイアス電圧線ｂ１に出力する。

【0059】

インバータＩＶおよびラッチＬＴは、リセット書き込み動作において、カレントミラー回路ＣＭのノードｇｐの電圧Ｖｇｐが接地電圧ＶＳＳ（０Ｖ）になったことを検知する。セレクタＳＥＬは、電圧Ｖｇｐが接地電圧ＶＳＳになったことがインバータＩＶおよびラッチＬＴにより検知されたことに基づいて、バイアス電圧線ｂ１のバイアス電圧Ｖｂ１をバイアス電圧Ｖｂ０から電源電圧ＶＤＤに切り替える。

【0060】

インバータＩＶ、ラッチＬＴおよびセレクタＳＥＬは、電流制御部の一例である。また、インバータＩＶおよびラッチＬＴは、電圧Ｖｇｐのハイレベルからロウレベルへの遷移を検知する検知部の一例である。セレクタＳＥＬは、電圧Ｖｇｐのハイレベルからロウレベルへの遷移が検知されたことに基づいてトランジスタＰ１、Ｐ２のゲートに電源電圧ＶＤＤを印加する電圧印加部の一例である。

【0061】

図７は、図６の書き込み回路１１０ＡによるメモリセルＭＣのリセット書き込み動作の一例を示す。すなわち、図７は、抵抗変化メモリ１００の書き込み方法の一例を示す。図４と同様の動作については、詳細な説明は省略する。ワード線ＷＬの電圧ＶＷＬ、参照ワード線ＲＷＬの電圧ＶＲＷＬ、電流ＩＣＥＬＬおよび参照電流ＩＲＥＦの波形は、図４と同様である。

【0062】

カレントミラー回路ＣＭは、ワード線ＷＬがロウレベルの期間に動作しないため、ノードｇｐの電圧Ｖｇｐはハイレベル（電源電圧ＶＤＤ）に設定され、電流ＩＣＭは流れない（図７（ａ）、（ｂ））。ワード線ＷＬのハイレベル（ＶＰＰ）への変化により、カレントミラー回路ＣＭが一時的に動作するため、電流ＩＣＭが一時的に流れるが、電圧ＶＳＬが電圧ＶＲＳＬより低くなるため、電流ＩＣＭは、すぐに流れなくなる（図７（ｃ））。

【0063】

この実施形態では、セル抵抗ＭＲが高抵抗状態になり、ノードｇｐの電圧Ｖｇｐがロウレベル（接地電圧ＶＳＳ）まで低下したとき（図７（ｄ））、ラッチＬＴがセットされ、ラッチＬＴは、セレクタＳＥＬにハイレベルを出力する。セレクタＳＥＬは、ラッチＬＴからのハイレベルを受けて電源電圧ＶＤＤを選択する。これにより、バイアス電圧線ｂ１のバイアス電圧線Ｖｂ１は、バイアス電圧Ｖｂ０から電源電圧ＶＤＤに切り替わる（図７（ｅ））。

【0064】

バイアス電圧ｂ１（＝ＶＤＤ）をゲートで受けるトランジスタＰ１、Ｐ２は遮断され、ソース線ＳＬの電圧ＶＳＬおよび参照ソース線ＲＳＬの電圧ＶＲＳＬは、接地電圧ＶＳＳまで低下する（図７（ｆ））。ソース線ＳＬの電圧ＶＳＬの低下により、カレントミラー回路ＣＭの電流ＩＣＭは、ゼロになる（図７（ｇ））。そして、リセット書き込み動作が完了する。

【0065】

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。例えば、リセット書き込み動作において、セル抵抗ＭＲが高抵抗化するまでの間、カレントミラー回路ＣＭに電流ＩＣＭを流さないことで、リセット書き込み動作の消費電力を小さくすることができる。書き込みの終了の検知をカレントミラー回路ＣＭで行うことで、セル抵抗ＭＲの高抵抗化を精度よく高速に検知することができる。セル抵抗ＭＲの高抵抗化後にセル抵抗ＭＲに過剰な電流が流れることを抑制することができ、セル抵抗ＭＲの特性の劣化を抑制して抵抗変化メモリ１００の信頼性の低下を抑制することができる。この結果、抵抗変化メモリ１００が搭載されるシステムの信頼性を向上することができる。

【0066】

さらに、この実施形態では、リセット書き込み動作において、ワード線ＷＬのロウレベル期間にトランジスタＮ５、Ｎ６を遮断することで、カレントミラー回路ＣＭに電流ＩＣＭが流れることを抑制することができる。また、セル抵抗ＭＲの高抵抗化が検出された後に、トランジスタＰ１、Ｐ２を遮断することで、カレントミラー回路ＣＭに電流ＩＣＭが流れることを抑制することができる。このため、リセット書き込み動作の消費電力をさらに小さくすることができる。

【0067】

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

【符号の説明】

【0068】

１０ 動作制御回路
２０ アドレスバッファ
３０ メモリコア
４０ ローデコーダ
５０ メモリセルアレイ
６０ センスアンプ部
７０ ライトアンプ部
８０ コラムデコーダ
９０ データ入出力回路
１００ 抵抗変化メモリ
１１０、１１０Ａ 書き込み回路
ｂ１ バイアス電圧線
ＢＬ ビット線
ＣＭ カレントミラー回路
ｇｐ ノード
ＩＣＥＬＬ セル電流
ＩＣＭ 電流
ＩＲＥＦ 参照電流
ＭＣ メモリセル
ＭＲ セル抵抗（抵抗変化素子）
Ｎ１、Ｎ２ 転送トランジスタ
Ｎ３、Ｎ４ トランジスタ
Ｐ１、Ｐ２、Ｐ３、Ｐ４ トランジスタ
ＲＢＬ 参照ビット線
ＲＲ 参照抵抗
ＲＳＬ 参照ソース線
ＲＶＳＬ 電圧
ＲＷＬ 参照ワード線
ＳＡ センスアンプ
ＳＬ ソース線
Ｖｂ０、Ｖｂ１ バイアス電圧
ＶＢＥ、Ｖｇｐ、ＶＲＥ、ＶＲＳＬ、ＶＲＷＬ、ＶＳＬ、ＶＷＬ、 電圧
ＷＡ ライトアンプ
ＷＬ ワード線

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】