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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024083973
(43)【公開日】2024-06-24
(54)【発明の名称】自発光型表示装置及び自発光型表示装置の駆動方法
(51)【国際特許分類】
G09G 3/3233 20160101AFI20240617BHJP
G09G 3/20 20060101ALI20240617BHJP
G09G 3/3291 20160101ALI20240617BHJP
G09G 3/3266 20160101ALI20240617BHJP
G09G 3/32 20160101ALI20240617BHJP
H10K 59/12 20230101ALI20240617BHJP
【ＦＩ】
G09G3/3233
G09G3/20 624B
G09G3/20 622E
G09G3/20 612E
G09G3/20 623C
G09G3/20 641D
G09G3/3291
G09G3/3266
G09G3/32 A
G09G3/20 611A
G09G3/20 642D
G09G3/20 611G
H10K59/12
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2022198098
(22)【出願日】2022-12-12
(71)【出願人】
【識別番号】502356528
【氏名又は名称】株式会社ジャパンディスプレイ
(74)【代理人】
【識別番号】110000408
【氏名又は名称】弁理士法人高橋・林アンドパートナーズ
(72)【発明者】
【氏名】森田 哲生
【テーマコード（参考）】
3K107
5C080
5C380
【Ｆターム（参考）】
3K107AA01
3K107BB01
3K107CC14
3K107EE04
3K107FF04
3K107HH02
3K107HH05
5C080AA06
5C080AA07
5C080BB05
5C080CC03
5C080DD06
5C080DD24
5C080DD25
5C080DD26
5C080DD27
5C080EE28
5C080EE29
5C080FF03
5C080FF11
5C080HH09
5C080JJ02
5C080JJ03
5C080JJ04
5C080JJ06
5C080JJ07
5C080KK07
5C080KK34
5C080KK43
5C380AA01
5C380AA03
5C380AB06
5C380AB19
5C380AB24
5C380AB34
5C380AB41
5C380AB45
5C380AC07
5C380AC16
5C380BA03
5C380BA05
5C380BA06
5C380BA19
5C380BA20
5C380BA28
5C380BA46
5C380BB09
5C380BE04
5C380CA10
5C380CA12
5C380CA53
5C380CA54
5C380CB01
5C380CB16
5C380CB17
5C380CB26
5C380CB31
5C380CB37
5C380CC04
5C380CC07
5C380CC27
5C380CC29
5C380CC30
5C380CC39
5C380CC52
5C380CC53
5C380CC55
5C380CC61
5C380CC65
5C380CC66
5C380CD017
5C380CE04
5C380CE08
5C380CE20
5C380CF07
5C380CF53
5C380DA02
5C380DA06
5C380DA32
5C380DA35
5C380DA47
5C380FA02
5C380FA11
5C380FA24
5C380HA05
5C380HA13
(57)【要約】
【課題】輝度の低下を抑制しつつ、低消費電力化が可能な自発光型表示装置を提供すること。
【解決手段】自発光型表示装置は、第１の制御信号がシフトされた第２の制御信号を用いて制御され、第１のノードに電気的に接続された第１のトランジスタと、前記第１のノードと第２のノードとの間に電気的に接続された第２のトランジスタと、第３の制御信号がシフトされた前記第１の制御信号を用いて制御され、前記第２のノードと、前記第２のトランジスタのゲート電極との間に電気的に接続された第３のトランジスタと、前記第３の制御信号を用いて、前記第２のノード及び前記第２のトランジスタのゲート電極にリセット電圧を供給するように制御されると共に、前記第２のノードに電気的に接続された第４のトランジスタと、を含む。
【選択図】図３
【解決手段】自発光型表示装置は、第１の制御信号がシフトされた第２の制御信号を用いて制御され、第１のノードに電気的に接続された第１のトランジスタと、前記第１のノードと第２のノードとの間に電気的に接続された第２のトランジスタと、第３の制御信号がシフトされた前記第１の制御信号を用いて制御され、前記第２のノードと、前記第２のトランジスタのゲート電極との間に電気的に接続された第３のトランジスタと、前記第３の制御信号を用いて、前記第２のノード及び前記第２のトランジスタのゲート電極にリセット電圧を供給するように制御されると共に、前記第２のノードに電気的に接続された第４のトランジスタと、を含む。
【選択図】図３
【特許請求の範囲】
【請求項1】
第１の制御信号がシフトされた第２の制御信号を用いて制御され、画像データ信号線と第１のノードとの間に電気的に接続された第１のトランジスタと、
前記第１のノードと第２のノードとの間に電気的に接続された第２のトランジスタと、
第３の制御信号がシフトされた前記第１の制御信号を用いて制御され、前記第２のノードと、前記第２のトランジスタのゲート電極との間に電気的に接続された第３のトランジスタと、
前記第３の制御信号を用いて、前記第２のノード及び前記第２のトランジスタのゲート電極にリセット電圧を供給するように制御されると共に、前記第２のノードに電気的に接続された第７のトランジスタと、を含む自発光型表示装置。
前記第１のノードと第２のノードとの間に電気的に接続された第２のトランジスタと、
第３の制御信号がシフトされた前記第１の制御信号を用いて制御され、前記第２のノードと、前記第２のトランジスタのゲート電極との間に電気的に接続された第３のトランジスタと、
前記第３の制御信号を用いて、前記第２のノード及び前記第２のトランジスタのゲート電極にリセット電圧を供給するように制御されると共に、前記第２のノードに電気的に接続された第７のトランジスタと、を含む自発光型表示装置。
【請求項2】
前記第３の制御信号と、前記第１の制御信号と、前記第２の制御信号とを順次シフトして出力する制御回路をさらに含む請求項１に記載の自発光型表示装置。
【請求項3】
基準電圧が供給される基準電圧線に電気的に接続された発光素子と、
第４の制御信号を用いて制御され、駆動電圧が供給される駆動電源線と前記第２のノードとの間に前に電気的に接続された第４のトランジスタと、
第５の制御信号を用いて制御され、前記発光素子と前記第１のノードに電気的に接続された第５のトランジスタと、
前記発光素子と、前記発光素子に接続された前記第５のトランジスタの端子とに初期化電圧を供給するように制御されると共に、前記発光素子に電気的に接続された第６のトランジスタと、
前記第５の制御信号を前記第５のトランジスタに供給するタイミングを制御する第１発光制御回路と、
前記第４の制御信号を前記第４のトランジスタに供給するタイミングを制御する第２発光制御回路と、をさらに含む請求項２に記載の自発光型表示装置。
第４の制御信号を用いて制御され、駆動電圧が供給される駆動電源線と前記第２のノードとの間に前に電気的に接続された第４のトランジスタと、
第５の制御信号を用いて制御され、前記発光素子と前記第１のノードに電気的に接続された第５のトランジスタと、
前記発光素子と、前記発光素子に接続された前記第５のトランジスタの端子とに初期化電圧を供給するように制御されると共に、前記発光素子に電気的に接続された第６のトランジスタと、
前記第５の制御信号を前記第５のトランジスタに供給するタイミングを制御する第１発光制御回路と、
前記第４の制御信号を前記第４のトランジスタに供給するタイミングを制御する第２発光制御回路と、をさらに含む請求項２に記載の自発光型表示装置。
【請求項4】
前記駆動電圧は、第１の駆動電圧又は、前記第１の駆動電圧より低い第２の駆動電圧である、請求項３に記載の自発光型表示装置。
【請求項5】
前記第１のトランジスタ乃至前記第７のトランジスタは、オン信号を供給されると、オン状態となり、オフ信号を供給されるとオフ状態となる、請求項３に記載の自発光型表示装置。
【請求項6】
前記第１のトランジスタ乃至前記第７のトランジスタは、ｎチャネル型の電界効果トランジスタであり、
前記第６のトランジスタは、前記第２の制御信号を用いて制御される、
請求項５に記載の自発光型表示装置。
前記第６のトランジスタは、前記第２の制御信号を用いて制御される、
請求項５に記載の自発光型表示装置。
【請求項7】
前記第２発光制御回路が、前記第４の制御信号にオフ信号を供給し、
前記第１発光制御回路が、前記第５の制御信号にオフ信号を供給し、
前記制御回路が、前記第３の制御信号にオン信号を供給し、前記第１の制御信号にオン信号を供給し、前記第２の制御信号にオフ信号を供給し、前記リセット電圧を前記第２のノードと前記ゲート電極とに供給する、
請求項６に記載の自発光型表示装置。
前記第１発光制御回路が、前記第５の制御信号にオフ信号を供給し、
前記制御回路が、前記第３の制御信号にオン信号を供給し、前記第１の制御信号にオン信号を供給し、前記第２の制御信号にオフ信号を供給し、前記リセット電圧を前記第２のノードと前記ゲート電極とに供給する、
請求項６に記載の自発光型表示装置。
【請求項8】
前記第２発光制御回路が、前記第４の制御信号にオフ信号を供給し、
前記第１発光制御回路が、前記第５の制御信号にオフ信号を供給し、
前記制御回路が、前記第３の制御信号にオフ信号を供給し、前記第１の制御信号にオン信号を供給し、前記第２の制御信号にオン信号を供給し、前記画像データ信号線から画像データ信号を前記第１のノードと前記第２のノードと前記ゲート電極とに供給する、
請求項６に記載の自発光型表示装置。
前記第１発光制御回路が、前記第５の制御信号にオフ信号を供給し、
前記制御回路が、前記第３の制御信号にオフ信号を供給し、前記第１の制御信号にオン信号を供給し、前記第２の制御信号にオン信号を供給し、前記画像データ信号線から画像データ信号を前記第１のノードと前記第２のノードと前記ゲート電極とに供給する、
請求項６に記載の自発光型表示装置。
【請求項9】
前記第２発光制御回路が、前記第４の制御信号にオフ信号を供給し、
前記第１発光制御回路が、前記第５の制御信号にオン信号を供給し、
前記制御回路が、前記第３の制御信号にオフ信号を供給し、前記第１の制御信号にオフ信号を供給し、前記第２の制御信号にオフ信号を供給し、黒を表示する電圧を含む画像データ信号を、前記画像データ信号線から前記第１のノードと前記発光素子とに供給する、
請求項６に記載の自発光型表示装置。
前記第１発光制御回路が、前記第５の制御信号にオン信号を供給し、
前記制御回路が、前記第３の制御信号にオフ信号を供給し、前記第１の制御信号にオフ信号を供給し、前記第２の制御信号にオフ信号を供給し、黒を表示する電圧を含む画像データ信号を、前記画像データ信号線から前記第１のノードと前記発光素子とに供給する、
請求項６に記載の自発光型表示装置。
【請求項10】
前記第１のトランジスタ乃至前記第５のトランジスタと、前記第７のトランジスタとは、ｎチャネル型の電界効果トランジスタであり、前記第６のトランジスタは、ｐチャネル型の電界効果トランジスタであり、
前記第１発光制御回路と前記第２発光制御回路とは同一の発光制御回路であり、
前記第４の制御信号と前記第５の制御信号とは同一の発光制御信号であり、
前記第４のトランジスタ乃至前記第６のトランジスタは、前記同一の発光制御信号を用いて制御される、
請求項５に記載の自発光型表示装置。
前記第１発光制御回路と前記第２発光制御回路とは同一の発光制御回路であり、
前記第４の制御信号と前記第５の制御信号とは同一の発光制御信号であり、
前記第４のトランジスタ乃至前記第６のトランジスタは、前記同一の発光制御信号を用いて制御される、
請求項５に記載の自発光型表示装置。
【請求項11】
前記同一の発光制御回路が、前記同一の発光制御信号にオフ信号を供給し、
前記制御回路が、前記第３の制御信号にオン信号を供給し、前記第１の制御信号にオン信号を供給し、前記第２の制御信号にオフ信号を供給し、前記リセット電圧を前記第２のノードと前記ゲート電極とに供給する、
請求項１０に記載の自発光型表示装置。
前記制御回路が、前記第３の制御信号にオン信号を供給し、前記第１の制御信号にオン信号を供給し、前記第２の制御信号にオフ信号を供給し、前記リセット電圧を前記第２のノードと前記ゲート電極とに供給する、
請求項１０に記載の自発光型表示装置。
【請求項12】
前記同一の発光制御回路が、前記同一の発光制御信号にオフ信号を供給し、
前記制御回路が、前記第３の制御信号にオフ信号を供給し、前記第１の制御信号にオン信号を供給し、前記第２の制御信号にオン信号を供給し、前記画像データ信号線から画像データ信号を前記第１のノードと前記第２のノードと前記ゲート電極とに供給する、
請求項１０に記載の自発光型表示装置。
前記制御回路が、前記第３の制御信号にオフ信号を供給し、前記第１の制御信号にオン信号を供給し、前記第２の制御信号にオン信号を供給し、前記画像データ信号線から画像データ信号を前記第１のノードと前記第２のノードと前記ゲート電極とに供給する、
請求項１０に記載の自発光型表示装置。
【請求項13】
前記同一の発光制御回路が、前記同一の発光制御信号にオフ信号を供給し、
前記制御回路が、前記第３の制御信号にオフ信号を供給し、前記第１の制御信号にオフ信号を供給し、前記第２の制御信号にオフ信号を供給し、黒を表示する電圧を含む画像データ信号を、前記画像データ信号線から前記第１のノードと前記発光素子とに供給する、
請求項１０に記載の自発光型表示装置。
前記制御回路が、前記第３の制御信号にオフ信号を供給し、前記第１の制御信号にオフ信号を供給し、前記第２の制御信号にオフ信号を供給し、黒を表示する電圧を含む画像データ信号を、前記画像データ信号線から前記第１のノードと前記発光素子とに供給する、
請求項１０に記載の自発光型表示装置。
【請求項14】
前記第１のトランジスタ乃至前記第３のトランジスタと、前記第６のトランジスタと、前記第７のトランジスタとは、ｎチャネル型の電界効果トランジスタであり、前記第４のトランジスタと前記第５のトランジスタとは、ｐチャネル型の電界効果トランジスタであり、
前記第１発光制御回路と前記第２発光制御回路とは同一の発光制御回路であり、
前記第４の制御信号と前記第５の制御信号とは同一の発光制御信号であり、
前記第４のトランジスタと前記第５のトランジスタとは、前記同一の発光制御信号を用いて制御され、
前記第６のトランジスタは、前記第２の制御信号を用いて制御される、
請求項５に記載の自発光型表示装置。
前記第１発光制御回路と前記第２発光制御回路とは同一の発光制御回路であり、
前記第４の制御信号と前記第５の制御信号とは同一の発光制御信号であり、
前記第４のトランジスタと前記第５のトランジスタとは、前記同一の発光制御信号を用いて制御され、
前記第６のトランジスタは、前記第２の制御信号を用いて制御される、
請求項５に記載の自発光型表示装置。
【請求項15】
前記同一の発光制御回路が、前記同一の発光制御信号にオン信号を供給し、
前記制御回路が、前記第３の制御信号にオン信号を供給し、前記第１の制御信号にオン信号を供給し、前記第２の制御信号にオフ信号を供給し、前記リセット電圧を前記第２のノードと前記ゲート電極とに供給する、
請求項１４に記載の自発光型表示装置。
前記制御回路が、前記第３の制御信号にオン信号を供給し、前記第１の制御信号にオン信号を供給し、前記第２の制御信号にオフ信号を供給し、前記リセット電圧を前記第２のノードと前記ゲート電極とに供給する、
請求項１４に記載の自発光型表示装置。
【請求項16】
前記同一の発光制御回路が、前記同一の発光制御信号にオン信号を供給し、
前記制御回路が、前記第３の制御信号にオフ信号を供給し、前記第１の制御信号にオン信号を供給し、前記第２の制御信号にオン信号を供給し、前記画像データ信号線から画像データ信号を前記第１のノードと前記第２のノードと前記ゲート電極とに供給する、
請求項１４に記載の自発光型表示装置。
前記制御回路が、前記第３の制御信号にオフ信号を供給し、前記第１の制御信号にオン信号を供給し、前記第２の制御信号にオン信号を供給し、前記画像データ信号線から画像データ信号を前記第１のノードと前記第２のノードと前記ゲート電極とに供給する、
請求項１４に記載の自発光型表示装置。
【請求項17】
前記同一の発光制御回路が、前記同一の発光制御信号にオン信号を供給し、
前記制御回路が、前記第３の制御信号にオフ信号を供給し、前記第１の制御信号にオフ信号を供給し、前記第２の制御信号にオフ信号を供給し、黒を表示する電圧を含む画像データ信号を、前記画像データ信号線から前記第１のノードと前記発光素子とに供給する、
請求項１４に記載の自発光型表示装置。
前記制御回路が、前記第３の制御信号にオフ信号を供給し、前記第１の制御信号にオフ信号を供給し、前記第２の制御信号にオフ信号を供給し、黒を表示する電圧を含む画像データ信号を、前記画像データ信号線から前記第１のノードと前記発光素子とに供給する、
請求項１４に記載の自発光型表示装置。
【請求項18】
前記第４のトランジスタのチャネルと、前記第５のトランジスタと、前記第６のトランジスタとのそれぞれのチャネル領域は、低温ポリシリコンを有し、
前記第２のトランジスタのチャネル領域は、酸化物半導体を有する、
請求項１４に記載の自発光型表示装置。
前記第２のトランジスタのチャネル領域は、酸化物半導体を有する、
請求項１４に記載の自発光型表示装置。
【請求項19】
少なくとも、第１の制御信号をシフトした第２の制御信号を用いて制御され、第１のノードに電気的に接続された第１のトランジスタと、前記第１のノードと第２のノードとの間に電気的に接続された第２のトランジスタと、第３の制御信号がシフトされた前記第１の制御信号を用いて制御され、前記第２のノードと前記第２のトランジスタのゲート電極との間に電気的に接続された第３のトランジスタと、前記第３の制御信号を用いて制御され、前記第２のノードに電気的に接続された第４のトランジスタとを含む自発光型表示装置の駆動方法であって、
前記第３の制御信号を用いて前記第４のトランジスタをオンすると共に、前記第１の制御信号を用いて前記第３のトランジスタをオンし、
前記第２のノード及び前記第２のトランジスタのゲート電極にリセット電圧を供給し、
前記リセット電圧を供給したのちに、前記第３の制御信号を用いて前記第４のトランジスタをオフすると共に、前記第２の制御信号を用いて前記第１のトランジスタをオンし、前記第２のノード及び前記第１のノードにデータ電圧を供給する、
自発光型表示装置の駆動方法。
前記第３の制御信号を用いて前記第４のトランジスタをオンすると共に、前記第１の制御信号を用いて前記第３のトランジスタをオンし、
前記第２のノード及び前記第２のトランジスタのゲート電極にリセット電圧を供給し、
前記リセット電圧を供給したのちに、前記第３の制御信号を用いて前記第４のトランジスタをオフすると共に、前記第２の制御信号を用いて前記第１のトランジスタをオンし、前記第２のノード及び前記第１のノードにデータ電圧を供給する、
自発光型表示装置の駆動方法。
【請求項20】
前記自発光型表示装置は、
基準電圧が供給される基準電圧線に電気的に接続された発光素子と、
第４の制御信号を用いて制御され、駆動電圧が供給される駆動電源線と前記第２のノードとの間に前に電気的に接続された第４のトランジスタと、
第５の制御信号を用いて制御され、前記発光素子と前記第１のノードに電気的に接続された第５のトランジスタと、
前記発光素子と、前記発光素子に接続された前記第５のトランジスタの端子とに初期化電圧を供給するように制御されると共に、前記発光素子に電気的に接続された第６のトランジスタと、
前記第５の制御信号を前記第５のトランジスタに供給するタイミングを制御する第１の発光制御回路と、
前記第４の制御信号を前記第４のトランジスタに供給するタイミングを制御する第２の発光制御回路と、をさらに含む、
前記第３の制御信号と、前記第１の制御信号と、前記第２の制御信号とを順次シフトして出力する、請求項１９に記載の自発光型表示装置の駆動方法。
基準電圧が供給される基準電圧線に電気的に接続された発光素子と、
第４の制御信号を用いて制御され、駆動電圧が供給される駆動電源線と前記第２のノードとの間に前に電気的に接続された第４のトランジスタと、
第５の制御信号を用いて制御され、前記発光素子と前記第１のノードに電気的に接続された第５のトランジスタと、
前記発光素子と、前記発光素子に接続された前記第５のトランジスタの端子とに初期化電圧を供給するように制御されると共に、前記発光素子に電気的に接続された第６のトランジスタと、
前記第５の制御信号を前記第５のトランジスタに供給するタイミングを制御する第１の発光制御回路と、
前記第４の制御信号を前記第４のトランジスタに供給するタイミングを制御する第２の発光制御回路と、をさらに含む、
前記第３の制御信号と、前記第１の制御信号と、前記第２の制御信号とを順次シフトして出力する、請求項１９に記載の自発光型表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、自発光型表示装置及び自発光型表示装置の駆動方法に関する。
【背景技術】
【0002】
近年、自発光型表示装置が、テレビ、スマートフォン、デジタルサイネージ（電子看板、電子広告板など）などに実装され、普及している。自発光型表示装置は、例えば、複数の画素、及び複数の画素を駆動するためのドライバを含む。複数の画素の各々は、例えば、複数のトランジスタ、容量素子及び発光素子を含む。発光素子は、例えば、発光ダイオード（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ：ＬＥＤ）、微小な発光ダイオード（マイクロＬＥＤ）、又は、有機エレクトロルミネッセンス（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）素子である。自発光型表示装置では、ドライバが複数の画素の各々に電圧を供給することによって、供給された電圧値に応じた電流が複数の画素の各々に含まれる発光素子に流れる。発光素子の各々は発光素子に流れる電流に応じた輝度で発光し、発光素子を含む画素は当該輝度に応じた階調で画像を表示することができる。一方で、自発光型表示装置の消費電力の低減の要求が高まっている。
【0003】
例えば、特許文献１には、６つのトランジスタ、１つの容量素子、及び１つの発光素子を備える画素、及び、当該画素を含む自発光型表示装置が開示されている。特許文献１に記載の自発光型表示装置の消費電力は、例えば、発光素子に電気的に接続された電源電圧を調整することによって、低減可能である。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許出願公開第２０１６／０２８４２７６号明細書
【発明の概要】
【発明が解決しようとする課題】
【0005】
特許文献１に記載の自発光型表示装置では、発光素子に電気的に接続された電源電圧を調整することによって消費電力を低減する場合には、発光素子（自発光型表示装置）の輝度が低下する虞がある。
【0006】
このような課題に鑑み、本発明の一実施形態は、発光素子（自発光型表示装置）の輝度の低下を抑制しつつ、低消費電力化が可能な自発光型表示装置及び自発光型表示装置の駆動方法を提供することを目的の一つとする。
【課題を解決するための手段】
【0007】
本発明の一実施形態に係る自発光型表示装置は、第１の制御信号がシフトされた第２の制御信号を用いて制御され、第１のノードに電気的に接続された第１のトランジスタと、前記第１のノードと第２のノードとの間に電気的に接続された第２のトランジスタと、第３の制御信号がシフトされた前記第１の制御信号を用いて制御され、前記第２のノードと、前記第２のトランジスタのゲート電極との間に電気的に接続された第３のトランジスタと、前記第３の制御信号を用いて、前記第２のノード及び前記第２のトランジスタのゲート電極にリセット電圧を供給するように制御されると共に、前記第２のノードに電気的に接続された第４のトランジスタと、を含む。
【0008】
本発明の一実施形態に係る自発光型表示装置の駆動方法は、少なくとも、第１の制御信号をシフトした第２の制御信号を用いて制御され、第１のノードに電気的に接続された第１のトランジスタと、前記第１のノードと第２のノードとの間に電気的に接続された第２のトランジスタと、第３の制御信号がシフトされた前記第１の制御信号を用いて制御され、前記第２のノードと前記第２のトランジスタのゲート電極との間に電気的に接続された第３のトランジスタと、前記第３の制御信号を用いて制御され、前記第２のノードに電気的に接続された第４のトランジスタとを含む自発光型表示装置の駆動方法であって、前記第３の制御信号を用いて前記第４のトランジスタをオンすると共に、前記第１の制御信号を用いて前記第３のトランジスタをオンし、前記第２のノード及び前記第２のトランジスタのゲート電極にリセット電圧を供給し、前記リセット電圧を供給したのちに、前記第３の制御信号を用いて前記第４のトランジスタをオフすると共に、前記第２の制御信号を用いて前記第１のトランジスタをオンし、前記第２のノード及び前記第１のノードにデータ電圧を供給する。
【図面の簡単な説明】
【0009】
【図1】本発明の第１実施形態に係る自発光型表示装置の構成を示す模式図である。
【図2】本発明の第１実施形態に係る自発光型表示装置の構成を示す模式図である。
【図3】本発明の第１実施形態に係る画素回路への入力信号を示す模式図である。
【図4】本発明の第１実施形態に係る画素回路の構成を示す回路図である。
【図6】本発明の第１実施形態に係る自発光型表示装置のタイミングチャートを示す模式図である。
【図13】本発明の第１実施形態に係る自発光型表示装置のタイミングチャートを示す模式図である。
【図15】本発明の第２実施形態に係る自発光型表示装置の構成を示す模式図である。
【図16】本発明の第２実施形態に係る画素回路への入力信号を示す模式図である。
【図17】本発明の第２実施形態に係る画素回路の構成を示す回路図である。
【図18】本発明の第２実施形態に係る自発光型表示装置のタイミングチャートを示す模式図である。
【図25】本発明の第２実施形態に係る自発光型表示装置のタイミングチャートを示す模式図である。
【図27】本発明の第３実施形態に係る画素回路の構成を示す回路図である。
【図28】本発明の第３実施形態に係る自発光型表示装置のタイミングチャートを示す模式図である。
【図29】本発明の第３実施形態に係る自発光型表示装置のタイミングチャートを示す模式図である。
【図30】本発明の第４実施形態に係る半導体装置の概要を示す断面図である。
【図31】本発明の第４実施形態に係る半導体装置の概要を示す平面図である。
【図32】本発明の第４実施形態に係る半導体装置の製造方法を示すシーケンス図である。
【図33】本発明の第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図34】本発明の第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図35】本発明の第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図36】本発明の第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図37】本発明の第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図38】本発明の第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図39】本発明の第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図40】本発明の第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図41】本発明の第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図42】本発明の第４実施形態に係る半導体装置の電気特性の一例及び比較例の半導体装置の電気特性の一例を示すグラフである。
【図43】本発明の第４実施形態に係る画素回路の構成を示す模式図である。
【発明を実施するための形態】
【0010】
以下、本発明の実施形態を、図面等を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に例示する実施の形態の記載内容に限定して解釈されるものではない。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状、構成等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。なお、各要素に対する「第１」、「第２」と付記された文字は、各要素を区別するために用いられる便宜的な標識であり、特段の説明がない限りそれ以上の意味を有さない。
【0011】
また、本明細書において「αはＡ、Ｂ又はＣを含む」、「αはＡ，Ｂ及びＣのいずれかを含む」、「αはＡ，Ｂ及びＣからなる群から選択される一つを含む」、といった表現は、特に明示が無い限り、αはＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。
【0012】
本発明の一実施形態に係る自発光型表示装置は、一例として、発光素子にＥＬ素子を用いる発光装置である。
【0013】
＜１．第１実施形態＞
＜１－１．自発光型表示装置１０の概要＞
図１及び図２を参照し、第１実施形態に係る自発光型表示装置１０の概要を説明する。図１及び図２は、第１実施形態に係る自発光型表示装置１０の構成を示す模式図である。図１及び図２に示される自発光型表示装置１０の構成は一例であって、自発光型表示装置１０の構成は、図１及び図２に示される構成に限定されない。
＜１－１．自発光型表示装置１０の概要＞
図１及び図２を参照し、第１実施形態に係る自発光型表示装置１０の概要を説明する。図１及び図２は、第１実施形態に係る自発光型表示装置１０の構成を示す模式図である。図１及び図２に示される自発光型表示装置１０の構成は一例であって、自発光型表示装置１０の構成は、図１及び図２に示される構成に限定されない。
【0014】
図１又は図２に示されるように、自発光型表示装置１０は、アレイ基板１００、フレキシブルプリント回路基板１６０（ＦＰＣ１６０）、およびＩＣチップ１７０を含む。また、自発光型表示装置１０は、アレイ基板１００上に設けられた表示領域２２、表示領域２２を囲う周辺領域２４、及び端子領域２６を含む。
【0015】
表示領域２２には、複数の画素１８０がマトリクス状に配置される。画素１８０は、表示領域２２に表示する画像の一部を構成する最小単位である。複数の画素１８０のそれぞれは、例えば、副画素Ｒ、副画素Ｇ、副画素Ｂに対応してよい。三つの副画素で一つの画素が形成されてもよい。画素１８０の配列には制限がなく、複数の画素１８０の配列は、例えば、ストライプ配列である。自発光型表示装置１０の配列は、デルタ配列、ペンタイル配列などであってよい。
【0016】
副画素Ｒ、副画素Ｇ、副画素Ｂは、互いに異なる色の画像を表示するように構成される。例えば、副画素Ｒ、副画素Ｇ及び副画素Ｂのそれぞれは、赤色、緑色及び青色の三原色を発する発光層を含む発光素子を備えることができる。三つの副画素のそれぞれに任意の電圧又は電流が供給され、自発光型表示装置１０は画像を表示することができる。
【0017】
周辺領域２４には、ソースドライバ回路１１０、第１ゲートドライバ回路１２０、第１発光制御回路１３０及び第２発光制御回路１４０が設けられる。ソースドライバ回路１１０、第１ゲートドライバ回路１２０、第１発光制御回路１３０及び第２発光制御回路１４０のそれぞれが、接続配線３４１を用いて、端子部１５０に接続される。周辺領域２４は額縁領域と呼ばれる場合がある。接続配線３４１は単独で接続配線３４１と呼ばれることがあり、複数の接続配線３４１の束が接続配線３４１と呼ばれることがある。
【0018】
端子領域２６には、端子部１５０、及び、端子部１５０に電気的に接続されたＦＰＣ１６０が設けられる。端子領域２６は、周辺領域２４に対して表示領域２２が設けられる領域とは、第１の方向Ｄ１に対して反対側の領域である。
【0019】
ＦＰＣ１６０は、自発光型表示装置１０の外側において、外部機器（図示は省略）に接続される。したがって、自発光型表示装置１０は、ＦＰＣ１６０及びＦＰＣに接続された端子部１５０を介して、外部機器に接続される。制御信号及び電圧が、ＦＰＣ１６０及びＦＰＣに接続された端子部１５０を介して、外部機器から自発光型表示装置１０に送信される。自発光型表示装置１０は、受信した外部機器からの制御信号及び電圧を用いて、自発光型表示装置１０に設けられた各画素１８０を駆動する。その結果、自発光型表示装置１０は、表示領域２２に画像を表示することができる。
【0020】
ＩＣチップ１７０は、例えば、ＦＰＣ１６０上に設けられる。ＩＣチップ１７０は、各画素１８０を駆動させる信号、電圧などを、ＦＰＣ１６０と端子部１５０と接続配線３４１とを介して、ソースドライバ回路１１０、第１ゲートドライバ回路１２０、第１発光制御回路１３０、第２発光制御回路１４０及び画素回路に供給する。
【0021】
第１実施形態では、ソースドライバ回路１１０、第１ゲートドライバ回路１２０、第１発光制御回路１３０、第２発光制御回路１４０、及びＩＣチップ１７０のそれぞれを単独で制御回路と呼んでよく、ソースドライバ回路１１０、第１ゲートドライバ回路１２０、第１発光制御回路１３０、第２発光制御回路１４０、及びＩＣチップ１７０の一部又は全部を含む回路群を制御回路と呼んでもよい。
【0022】
＜１－２．ソースドライバ回路１１０の構成＞
図１及び図２を参照し、ソースドライバ回路１１０の概要を説明する。図１又は図２に示されるように、ソースドライバ回路１１０は表示領域２２に対して第１の方向Ｄ１（列方向）に隣接する位置に設けられる。画像データ信号線３２１がソースドライバ回路１１０から第１の方向Ｄ１に延在し、第１の方向Ｄ１に配列された複数の画素１８０に接続される。
図１及び図２を参照し、ソースドライバ回路１１０の概要を説明する。図１又は図２に示されるように、ソースドライバ回路１１０は表示領域２２に対して第１の方向Ｄ１（列方向）に隣接する位置に設けられる。画像データ信号線３２１がソースドライバ回路１１０から第１の方向Ｄ１に延在し、第１の方向Ｄ１に配列された複数の画素１８０に接続される。
【0023】
図２に示されるように、ソースドライバ回路１１０は、例えば、複数の選択回路１１２を含む。複数の選択回路１１２のそれぞれは、例えば、選択信号ＭＵＸＲ、選択信号ＭＵＸＧ、選択信号ＭＵＸＢに供給されるオン信号及びオフ信号に基づき、制御される。選択回路１１２は、選択信号（例えば、選択信号ＭＵＸＲ）に供給されるオン信号よって選択され、入力端子１１４に供給されたデータ信号ＶＤＡＴＡを含む画像データ信号ＳＬ（ｍ＋１）を、画像データ信号線３２１、及び、画像データ信号線３２１に電気的に接続された画素１８０に供給する。詳細は後述されるが、データ信号ＶＤＡＴＡは、例えば、電圧ＲＤＡＴＡ（ｎ）、電圧ＧＤＡＴＡ（ｎ）又は電圧ＢＤＡＴＡ（ｎ）を含む。
【0024】
選択回路１１２は、例えば、入力端子１１４及び出力端子１１６を含むスイッチ１１８である。例えば、ＩＣチップ１７０から選択信号ＭＵＸＲに供給されるオン信号によって、入力端子１１４と出力端子１１６とが導通（接続）され、ＩＣチップ１７０から選択信号ＭＵＸＲに供給されるオフ信号によって、入力端子１１４と出力端子１１６とが遮断（非接続）される。オン信号は入力端子１１４と出力端子１１６とを導通する電圧を含む信号であり、オフ信号は入力端子１１４と出力端子１１６を遮断する電圧を含む信号である。
【0025】
本発明において、オン信号はハイ（Ｈｉｇｈ、ＨＩ）であり、オフ信号はロー（Ｌｏｗ、ＬＯ）であってよく、オン信号はロー（Ｌｏｗ、ＬＯ）であり、オフ信号はハイ（Ｈｉｇｈ、ＨＩ）であってもよい。
【0026】
＜１－３．第１ゲートドライバ回路１２０及び第２ゲートドライバ回路１９０の構成＞
図１及び図２を参照し、第１ゲートドライバ回路１２０の概要を説明する。図１又は図２に示されるように、第１ゲートドライバ回路１２０は表示領域２２に対して第２の方向Ｄ２（行方向）に隣接する位置に設けられる。第１走査信号線３２９、３３０、３３１、３３２及び３３３が第１ゲートドライバ回路１２０から第２の方向Ｄ２に延在し、第２の方向Ｄ２に配列された複数の画素１８０に接続される。
図１及び図２を参照し、第１ゲートドライバ回路１２０の概要を説明する。図１又は図２に示されるように、第１ゲートドライバ回路１２０は表示領域２２に対して第２の方向Ｄ２（行方向）に隣接する位置に設けられる。第１走査信号線３２９、３３０、３３１、３３２及び３３３が第１ゲートドライバ回路１２０から第２の方向Ｄ２に延在し、第２の方向Ｄ２に配列された複数の画素１８０に接続される。
【0027】
図２に示されるように、第１ゲートドライバ回路１２０は、複数のシフトレジスタ（例えば、シフトレジスタ１２１、１２２及び１２３）を含む。シフトレジスタ１２１、１２２及び１２３は、例えば、ＩＣチップ１７０から供給されるクロック信号及びスタートパルスなどの制御信号に基づき、第１走査信号線３２９、３３０、３３１、３３２及び３３３のそれぞれに、タイミングの異なる走査信号（例えば、走査信号ＧＦ（ｎ－１）、走査信号ＧＦ（ｎ）、走査信号ＧＦ（ｎ＋１））を、順次供給し、各第１走査信号線に電気的に接続される画素１８０（画素回路）を駆動する役割を有する。
【0028】
例えば、シフトレジスタ１２１はシフトレジスタ１２２に電気的に接続され、シフトレジスタ１２２はシフトレジスタ１２３に電気的に接続される。シフトレジスタ１２１は第１走査信号線３２９に電気的に接続されると共に、例えば、走査信号ＧＦ（ｎ－１）を第１走査信号線３２９に供給する。シフトレジスタ１２１と同様に、シフトレジスタ１２２は第１走査信号線３３０に電気的に接続されると共に、例えば、走査信号ＧＦ（ｎ）を第１走査信号線３３０に供給し、シフトレジスタ１２３は第１走査信号線３３１に電気的に接続されると共に、例えば、走査信号ＧＦ（ｎ＋１）を第１走査信号線３３１に供給する。なお、図示は省略されるが、シフトレジスタ１２３に電気的に接続される次段のシフトレジスタは第１走査信号線３３２に電気的に接続される。走査信号ＧＦ（ｎ）は、走査信号ＧＦ（ｎ－１）と同等のパルス幅を含み、走査信号ＧＦ（ｎ－１）がシフトした信号である。走査信号ＧＦ（ｎ＋１）は、走査信号ＧＦ（ｎ）と同等のパルス幅を含み、走査信号ＧＦ（ｎ）がシフトした信号である。走査信号ＧＦ（ｎ＋１）と同様に、走査信号ＧＦ（ｎ＋２）は、走査信号ＧＦ（ｎ＋１）と同等のパルス幅を含み、走査信号ＧＦ（ｎ＋１）がシフトした信号である。
【0029】
図１及び図２を参照し、第２ゲートドライバ回路１９０の概要を説明する。図１又は図２に示される例では、第２ゲートドライバ回路１９０は第１ゲートドライバ回路１２０に対して第２の方向Ｄ２（行方向）に隣接する位置に設けられる。第２ゲートドライバ回路１９０の位置は、図１又は図２に示される位置に限定されない。第２ゲートドライバ回路１９０は、第１ゲートドライバ回路１２０と表示領域２２との間に設けられてもよい。第２走査信号線３４９、３５０、３５１及び３５２が、第２ゲートドライバ回路１９０から第２の方向Ｄ２に延在し、第２の方向Ｄ２に配列された複数の画素１８０に接続される。
【0030】
図２に示されるように、第２ゲートドライバ回路１９０は、複数のシフトレジスタ（例えば、シフトレジスタ１９１、１９２及び１９３）を含む。シフトレジスタ１９１、１９２及び１９３は、シフトレジスタ１２１、１２２及び１２３と同様の構成及び機能を有する。シフトレジスタ１９１、１９２及び１９３は、例えば、ＩＣチップ１７０から供給されるクロック信号及びスタートパルスなどの制御信号に基づき、第２走査信号線３４９、３５０、３５１、及び３５２のそれぞれに、タイミングの異なる走査信号（例えば、走査信号ＧＳ（ｎ＋１）、走査信号ＧＳ（ｎ＋２）、走査信号ＧＳ（ｎ＋３））を、順次供給し、各第２走査信号線に電気的に接続される画素１８０（画素回路）を駆動する役割を有する。ここで、シフトレジスタ１９１、１９２及び１９３に供給されるクロック信号及びスタートパルスなどの制御信号は、シフトレジスタ１２１、１２２及び１２３に供給されるクロック信号及びスタートパルスなどの制御信号と同期しており、シフトレジスタ１２１、１２２及び１２３に供給されるクロック信号及びスタートパルスなどの制御信号と同じであってもよい。すなわち、第２ゲートドライバ回路１９０は第１ゲートドライバ回路１２０と同期している。
【0031】
例えば、シフトレジスタ１９１はシフトレジスタ１９２に電気的に接続され、シフトレジスタ１９２はシフトレジスタ１９３に電気的に接続される。シフトレジスタ１９１は第２走査信号線３４９に電気的に接続されると共に、例えば、走査信号ＧＳ（ｎ＋１）を第２走査信号線３４９に供給する。シフトレジスタ１９１と同様に、シフトレジスタ１９２は第２走査信号線３５０に電気的に接続されると共に、例えば、走査信号ＧＳ（ｎ＋２）を第２走査信号線３５０に供給し、シフトレジスタ１９３は第２走査信号線３５１に電気的に接続されると共に、例えば、走査信号ＧＳ（ｎ＋３）を第２走査信号線３５１に供給する。第２走査信号ＧＳ（ｎ＋２）は、第２走査信号ＧＳ（ｎ＋１）と同等のパルス幅を含み、走査信号ＧＳ（ｎ＋１）がシフトした信号である。走査信号ＧＳ（ｎ＋３）は、走査信号ＧＳ（ｎ＋２）と同等のパルス幅を含み、走査信号ＧＳ（ｎ＋２）がシフトした信号である。
【0032】
上述のとおり、第１ゲートドライバ回路１２０と第２ゲートドライバ回路１９０とは同期している。第１ゲートドライバ回路１２０及び第２ゲートドライバ回路１９０によって各走査信号線に供給される各走査信号のパルス幅は同等のパルス幅である。また、第１ゲートドライバ回路１２０と第２ゲートドライバ回路１９０とが同期することによって、走査信号ＧＦ（ｎ）は走査信号ＧＦ（ｎ－１）がシフトした信号となり、走査信号ＧＳ（ｎ＋１）は走査信号ＧＦ（ｎ）がシフトした信号に相当する信号となり、走査信号ＧＦ（ｎ＋１）は走査信号ＧＳ（ｎ＋１）がシフトした信号に相当する信号となり、ＧＳ（ｎ＋２）は走査信号ＧＦ（ｎ＋１）がシフトした信号に相当する信号となる。すなわち、シフトレジスタ１２２、シフトレジスタ１２２、シフトレジスタ１９１、シフトレジスタ１２３、シフトレジスタ１９２、第１ゲートドライバ回路１２０に含まれると共にシフトレジスタ１２３に接続されたシフトレジスタ、シフトレジスタ１９３の順に順次シフトした走査信号が出力される。このあとも、第１ゲートドライバ回路１２０に含まれるシフトレジスタと、第２ゲートドライバ回路１９０に含まれるシフトレジスタとが交互に、順次シフトした走査信号が出力される。走査信号ＧＦ（ｎ）は第１の制御信号と呼ばれる場合があり、走査信号ＧＳ（ｎ＋１）は第２の制御信号と呼ばれる場合があり、走査信号ＧＦ（ｎ－１）は第３の制御信号と呼ばれる場合がある。
【0033】
＜１－４．第１発光制御回路１３０及び第２発光制御回路１４０の構成＞
図１及び図２を参照し、第１発光制御回路１３０及び第２発光制御回路１４０の概要を説明する。図１又は図２に示されるように、第１発光制御回路１３０は、表示領域２２に対して第２の方向Ｄ２（行方向）に隣接すると共に、表示領域２２に対して第１ゲートドライバ回路１２０が配置される位置と反対側に設けられる。第１発光制御信号線３３４、３３５及び３３６が第１発光制御回路１３０から第２の方向Ｄ２に延在し、第２の方向Ｄ２に配列された複数の画素１８０（画素回路）に接続される。
図１及び図２を参照し、第１発光制御回路１３０及び第２発光制御回路１４０の概要を説明する。図１又は図２に示されるように、第１発光制御回路１３０は、表示領域２２に対して第２の方向Ｄ２（行方向）に隣接すると共に、表示領域２２に対して第１ゲートドライバ回路１２０が配置される位置と反対側に設けられる。第１発光制御信号線３３４、３３５及び３３６が第１発光制御回路１３０から第２の方向Ｄ２に延在し、第２の方向Ｄ２に配列された複数の画素１８０（画素回路）に接続される。
【0034】
図２に示されるように、第１発光制御回路１３０は、複数のシフトレジスタ（例えば、シフトレジスタ１３１、１３２及び１３３）を含む。シフトレジスタ１３１、１３２及び１３３は、例えば、ＩＣチップ１７０から供給されるクロック信号及びスタートパルスなどの制御信号に基づき、第１発光制御信号線３３４、３３５及び３３６のそれぞれに、タイミングの異なる第１発光制御信号（例えば、第１発光制御信号ＥＦ（ｎ）、第１発光制御信号ＥＦ（ｎ＋１）、第１発光制御信号ＥＦ（ｎ＋２））を、順次供給し、各第１発光制御信号線に電気的に接続される画素１８０（画素回路）を駆動する役割を有する。
【0035】
例えば、シフトレジスタ１３１はシフトレジスタ１３２に電気的に接続され、シフトレジスタ１３２はシフトレジスタ１３３に電気的に接続される。シフトレジスタ１３１は第１発光制御信号線３３４に電気的に接続されると共に、例えば、第１発光制御信号ＥＦ（ｎ）を第１発光制御信号線３３４に供給する。シフトレジスタ１３１と同様に、シフトレジスタ１３２は第１発光制御信号線３３５に電気的に接続されると共に、例えば、第１発光制御信号ＥＦ（ｎ＋１）を第１発光制御信号線３３５に供給し、シフトレジスタ１３３は第１発光制御信号線３３６に電気的に接続されると共に、例えば、第１発光制御信号ＥＦ（ｎ＋２）を第１発光制御信号線３３６に供給する。第１発光制御信号ＥＦ（ｎ＋１）のパルス幅は、第１発光制御信号ＥＦ（ｎ）と同じで、第１発光制御信号ＥＦ（ｎ＋１）は、第１発光制御信号ＥＦ（ｎ）をシフトした信号である。同様にして、第１発光制御信号ＥＦ（ｎ＋２）のパルス幅は、第１発光制御信号ＥＦ（ｎ＋１）と同じで、第１発光制御信号ＥＦ（ｎ＋２）は、第１発光制御信号ＥＦ（ｎ＋２）をシフトした信号である。第１発光制御信号ＥＦは第４の制御信号と呼ばれる場合がある。
【0036】
図２に示されるように、第２発光制御回路１４０は、第１発光制御回路１３０に対して第２の方向Ｄ２（行方向）に隣接すると共に、表示領域２２に対して第１ゲートドライバ回路１２０が配置される位置と反対側に設けられる。第２発光制御信号線３３７、３３８及び３３９が第２発光制御回路１４０から第２の方向Ｄ２に延在し、第２の方向Ｄ２に配列された複数の画素１８０（画素回路）に接続される。
【0037】
第２発光制御回路１４０は、複数のシフトレジスタ（例えば、シフトレジスタ１４１、１４２及び１４３）を含む。シフトレジスタ１４１、１４２及び１４３は、例えば、ＩＣチップ１７０から供給されるクロック信号及びスタートパルスなどの制御信号に基づき、第２発光制御信号線３３７、３３８及び３３９のそれぞれに、タイミングの異なる第２発光制御信号（例えば、第２発光制御信号ＥＳ（ｎ）、第２発光制御信号ＥＳ（ｎ＋１）、第２発光制御信号ＥＳ（ｎ＋１））を、順次供給し、各第２発光制御信号線に電気的に接続される画素１８０（画素回路）を駆動する役割を有する。第２発光制御信号ＥＳは第５の制御信号と呼ばれる場合がある。
【0038】
例えば、シフトレジスタ１４１はシフトレジスタ１４２に電気的に接続され、シフトレジスタ１４２はシフトレジスタ１４３に電気的に接続される。シフトレジスタ１４１は第２発光制御信号線３３７に電気的に接続されると共に、例えば、第２発光制御信号ＥＳ（ｎ）を第２発光制御信号線３３７に供給する。シフトレジスタ１４１と同様に、シフトレジスタ１４２は第２発光制御信号線３３８に電気的に接続されると共に、例えば、第２発光制御信号ＥＳ（ｎ＋１）を第２発光制御信号線３３８に供給し、シフトレジスタ１４３は第２発光制御信号線３３９に電気的に接続されると共に、例えば、第２発光制御信号ＥＳ（ｎ＋２）を第２発光制御信号線３３９に供給する。第２発光制御信号ＥＳ（ｎ＋１）のパルス幅は、第２発光制御信号ＥＳ（ｎ）と同じで、第２発光制御信号ＥＳ（ｎ＋１）は、第２発光制御信号ＥＳ（ｎ）をシフトした信号である。同様にして、第２発光制御信号ＥＳ（ｎ＋２）のパルス幅は、第２発光制御信号ＥＳ（ｎ＋１）と同じで、第２発光制御信号ＥＳ（ｎ＋２）は、第２発光制御信号ＥＳ（ｎ＋２）をシフトした信号である。
【0039】
なお、第１発光制御回路１３０と第２発光制御回路１４０とは、第２の方向Ｄ２（行方向）に対して、位置が入れ替わっていてよい。
【0040】
＜１－５．画素１８０の構成＞
図３及び図４を参照し、画素１８０の概要を説明する。図３は、画素１８０に含まれる画素回路１８１への入力信号を示す模式図である。図４は画素回路１８１の構成を示す回路図である。図３及び図４は、一例として、図１及び図２に示される画素１８０の画素回路１８１の構成を示している。画素１８０及び画素回路１８１の構成は、図３及び図４に示される構成に限定されない。図１及び図２と同一、又は類似する構成については、ここでの説明を省略する。
図３及び図４を参照し、画素１８０の概要を説明する。図３は、画素１８０に含まれる画素回路１８１への入力信号を示す模式図である。図４は画素回路１８１の構成を示す回路図である。図３及び図４は、一例として、図１及び図２に示される画素１８０の画素回路１８１の構成を示している。画素１８０及び画素回路１８１の構成は、図３及び図４に示される構成に限定されない。図１及び図２と同一、又は類似する構成については、ここでの説明を省略する。
【0041】
画素回路１８１は、画素１８０を駆動するための回路である。画素１８０に含まれる副画素Ｒ、副画素Ｇ及び副画素Ｂの画素回路は、画素回路１８１と同様であり、発光素子ＯＬＥＤが発光する色が異なる。以下の説明では、一例として、主に、赤色を発光する発光素子ＯＬＥＤを説明する。
【0042】
図３に示されるように、画素回路１８１には、走査信号ＧＦ（ｎ－１）、走査信号ＧＦ（ｎ）、走査信号ＧＳ（ｎ＋１）、画像データ信号ＳＬ（ｍ＋１）、第１発光制御信号ＥＦ（ｎ）、第２発光制御信号ＥＳ（ｎ）、リセット電圧ＶＳＨ及び初期化電圧ＶＩＮＩが供給される。また、画素１８０を駆動する電源として、画素回路１８１には、駆動電圧ＶＤＤＥＬ又は駆動電圧ＶＤＤＥＬＬ、並びに、基準電圧ＶＳＳＥＬが供給される。
【0043】
リセット電圧ＶＳＨはリセット電圧線ＶＣに供給され、初期化電圧ＶＩＮＩは初期化電圧線ＶＭに供給され、駆動電圧ＶＤＤＥＬ及び駆動電圧ＶＤＤＥＬＬは駆動電源線ＰＶＤＤに供給され、基準電圧ＶＳＳＥＬは基準電圧線ＰＶＳＳに供給される。リセット電圧線ＶＣ、初期化電圧線ＶＭ、駆動電源線ＰＶＤＤ及び基準電圧線ＰＶＳＳのそれぞれは、例えば、異なる接続配線３４１に電気的に接続されてよく、異なる接続配線３４１であってもよい。リセット電圧ＶＳＨ、初期化電圧ＶＩＮＩ、駆動電圧ＶＤＤＥＬ、駆動電圧ＶＤＤＥＬＬ及び基準電圧ＶＳＳＥＬは、外部回路から、ＦＰＣ１６０と端子部１５０とリセット電圧線ＶＣ、初期化電圧線ＶＭ、駆動電源線ＰＶＤＤ及び基準電圧線ＰＶＳＳを介して、複数の画素１８０（画素回路１８１）に供給されてよい。また、リセット電圧ＶＳＨ、初期化電圧ＶＩＮＩ、駆動電圧ＶＤＤＥＬ、駆動電圧ＶＤＤＥＬＬ及び基準電圧ＶＳＳＥＬは、ＩＣチップ１７０から、ＦＰＣ１６０と端子部１５０とリセット電圧線ＶＣ、初期化電圧線ＶＭ、駆動電源線ＰＶＤＤ及び基準電圧線ＰＶＳＳを介して、複数の画素１８０（画素回路１８１）に供給されてよい。リセット電圧ＶＳＨ及び初期化電圧ＶＩＮＩは、駆動電圧ＶＤＤＥＬ及び駆動電圧ＶＤＤＥＬＬより小さい。駆動電圧ＶＤＤＥＬＬは駆動電圧ＶＤＤＥＬより小さい。基準電圧ＶＳＳＥＬは駆動電圧ＶＤＤＥＬＬより小さい。リセット電圧ＶＳＨは、例えば、データ信号ＶＤＡＴＡに含まれる電圧（例えば、電圧ＲＤＡＴＡ（ｎ）、電圧ＧＤＡＴＡ（ｎ）又は電圧ＢＤＡＴＡ（ｎ））より大きい。
【0044】
図４に示されるように、画素回路１８１は、第１のトランジスタＴ１、第２のトランジスタＴ２、第３のトランジスタＴ３、第４のトランジスタＴ４、第５のトランジスタＴ５、第６のトランジスタＴ６、第７のトランジスタＴ７、容量素子ＣＳ及び発光素子ＯＬＥＤを含む。これらのトランジスタのそれぞれは、ゲート電極と、第１の電極及び第２の電極からなる一対の電極（ソース電極及びドレイン電極）を含む。容量素子ＣＳ及び発光素子ＯＬＥＤのそれぞれは、第１の電極及び第２の電極からなる一対の電極を有する。
【0045】
第１のトランジスタＴ１は、所謂、選択トランジスタである。第１のトランジスタＴ１は、第２のトランジスタＴ２に画像データ信号ＳＬ（ｍ＋１）を供給する機能を有する。
【0046】
第２のトランジスタＴ２は、所謂、駆動トランジスタである。第２のトランジスタＴ２は、入力された画像データ信号ＳＬ（ｍ＋１）を用いて、発光素子ＯＬＥＤに電流を流し、発光素子ＯＬＥＤを発光させる機能を有する。
【0047】
第３のトランジスタＴ３は、第２のノードＮ２と第２のトランジスタＴ２のゲート電極６２２（及び容量素子ＣＳの第２の電極６９４）とを導通し、第２のトランジスタＴ２のゲート電極６２２にリセット電圧ＶＳＨを供給し、第２のトランジスタＴ２のゲート電極６２２をリセットする機能を有する。また、第３のトランジスタＴ３は、第２のトランジスタＴ２の閾値電圧Ｖｔｈに相当する電荷を第２のトランジスタＴ２のゲート電極６２２及び容量素子ＣＳの第２の電極６９４に蓄積させる機能を有する。
【0048】
第４のトランジスタＴ４は、駆動電源線ＰＶＤＤと第２のトランジスタＴ２との接続、非接続を制御する。すなわち、第４のトランジスタＴ４は、第２のトランジスタＴ２に駆動電圧ＶＤＤＥＬを供給する機能を有する。
【0049】
第５のトランジスタＴ５は、第２のトランジスタＴ２と発光素子ＯＬＥＤとの接続、非接続を制御する。すわなち、第５のトランジスタＴ５は、第２のトランジスタＴ２と発光素子ＯＬＥＤとの接続、非接続を制御すると共に、発光素子ＯＬＥＤに電流を供給し、発光素子ＯＬＥＤの発光、非発光を制御する機能を有する。
【0050】
第６のトランジスタＴ６は、第５のトランジスタＴ５の第１の電極６５４、発光素子ＯＬＥＤの第２の電極６８４、及び容量素子ＣＳの第１の電極６９２に初期化電圧ＶＩＮＩを供給し、第５のトランジスタＴ５の第１の電極６５４、発光素子ＯＬＥＤの第２の電極６８４、及び容量素子ＣＳの第１の電極６９２を初期化する機能を有する。
【0051】
第７のトランジスタＴ７は、第４のトランジスタＴ４の第１の電極６４４、第２のトランジスタＴ２の第２の電極６２６、第３のトランジスタＴ３の第２の電極６３６などにリセット電圧ＶＳＨを供給し、第４のトランジスタＴ４の第１の電極６４４、第２のトランジスタＴ２の第２の電極６２６、第３のトランジスタＴ３の第２の電極６３６をリセットする機能を有する。
【0052】
容量素子ＣＳは、例えば、第２のトランジスタＴ２の閾値電圧Ｖｔｈに相当する電荷（第１の電荷）を保持する機能を有する。また、容量素子ＣＳは、第２のトランジスタＴ２のゲート電極６２２に入力される画像データ信号ＳＬ（ｍ＋１）に含まれるデータ電圧（例えば、ＲＤＡＴＡ（ｎ）（図６参照））に相当する電荷（第２の電荷）を保持する機能を有する。
【0053】
発光素子ＯＬＥＤは、ダイオード特性を有し、発光素子ＯＬＥＤに流れる電流（すなわち、第２のトランジスタＴ２のドレイン電流）に基づき発光する機能を有する。
【0054】
第１のトランジスタＴ１は、ゲート電極６１２、第１の電極６１４及び第２の電極６１６を含む。ゲート電極６１２は、第２走査信号線３４９に電気的に接続される。第１の電極６１４は、画像データ信号線３２１に電気的に接続される。第２の電極６１６は、第１のノードＮ１、第２のトランジスタＴ２の第１の電極６２４、及び、第５のトランジスタＴ５の第２の電極６５６に電気的に接続される。第２走査信号線３４９には、走査信号ＧＳ（ｎ＋１）が供給される。第１のトランジスタＴ１は、走査信号ＧＳ（ｎ＋１）によって、導通状態（オン状態）、非導通状態（オフ状態）が制御される。走査信号ＧＳ（ｎ＋１）に供給される信号がロー（ＬＯ）のとき、第１のトランジスタＴ１は、非導通状態となる。走査信号ＧＳ（ｎ＋１）に供給される信号がハイ（ＨＩ）のとき、第１のトランジスタＴ１は、導通状態となる。
【0055】
第２のトランジスタＴ２は、ゲート電極６２２、第１の電極６２４及び第２の電極６２６を含む。ゲート電極６２２は、第３のトランジスタＴ３の第１の電極６３４、及び、容量素子ＣＳの第２の電極６９４に電気的に接続される。第２の電極６２６は、第２のノードＮ２、第３のトランジスタＴ３の第２の電極６３６、第７のトランジスタＴ７の第１の電極６７４、及び第４のトランジスタＴ４の第１の電極６４４に電気的に接続される。
【0056】
第３のトランジスタＴ３は、ゲート電極６３２、第１の電極６３４及び第２の電極６３６を含む。ゲート電極６３２は、第１走査信号線３３０に電気的に接続される。第１走査信号線３３０には、走査信号ＧＦ（ｎ）が供給される。第３のトランジスタＴ３は、走査信号ＧＦ（ｎ）によって、導通状態（オン状態）、非導通状態（オフ状態）が制御される。走査信号ＧＦ（ｎ）に供給される信号がロー（ＬＯ）のとき、第３のトランジスタＴ３は、非導通状態となる。走査信号ＧＦ（ｎ）に供給される信号がハイ（ＨＩ）のとき、第３のトランジスタＴ３は、導通状態となる。
【0057】
第４のトランジスタＴ４は、ゲート電極６４２、第１の電極６４４及び第２の電極６４６を含む。ゲート電極６４２は、第２発光制御信号線３３７に電気的に接続される。第２の電極６４６は、駆動電源線ＰＶＤＤに電気的に接続される。駆動電源線ＰＶＤＤには、駆動電圧ＶＤＤＥＬが供給される。第２発光制御信号線３３７には、第２発光制御信号ＥＳ（ｎ）が供給される。第４のトランジスタＴ４は、第２発光制御信号ＥＳ（ｎ）によって、導通状態（オン状態）、非導通状態（オフ状態）が制御される。第２発光制御信号ＥＳ（ｎ）に供給される信号がロー（ＬＯ）のとき、第４のトランジスタＴ４は、非導通状態となる。第２発光制御信号ＥＳ（ｎ）に供給される信号がハイ（ＨＩ）のとき、第４のトランジスタＴ４は、導通状態となる。
【0058】
第５のトランジスタＴ５は、ゲート電極６５２、第１の電極６５４及び第２の電極６５６を含む。ゲート電極６５２は、第１発光制御信号線３３４に電気的に接続される。第１の電極６５４は、第６のトランジスタＴ６の第２の電極６６６、容量素子ＣＳの第１の電極６９２、及び、発光素子ＯＬＥＤの第２の電極６８４に電気的に接続される。第１発光制御信号線３３４には、第１発光制御信号ＥＦ（ｎ）が供給される。第５のトランジスタＴ５は、第１発光制御信号ＥＦ（ｎ）によって、導通状態（オン状態）、非導通状態（オフ状態）が制御される。第１発光制御信号ＥＦ（ｎ）に供給される信号がロー（ＬＯ）のとき、第５のトランジスタＴ５は、非導通状態となる。第１発光制御信号ＥＦ（ｎ）に供給される信号がハイ（ＨＩ）のとき、第５のトランジスタＴ５は、導通状態となる。
【0059】
第６のトランジスタＴ６は、ゲート電極６６２、第１の電極６６４及び第２の電極６６６を含む。ゲート電極６６２は、第１走査信号線３３０に電気的に接続される。第１の電極６６４は、初期化電圧線ＶＭに電気的に接続される。上述のとおり、第１走査信号線３３０には走査信号ＧＦ（ｎ）が供給され、初期化電圧線ＶＭには初期化電圧ＶＩＮＩが供給される。第３のトランジスタＴ３と同様に、第６のトランジスタＴ６は、走査信号ＧＦ（ｎ）によって、導通状態（オン状態）、非導通状態（オフ状態）が制御される。走査信号ＧＦ（ｎ）に供給される信号がロー（ＬＯ）のとき、第６のトランジスタＴ６は、非導通状態となる。走査信号ＧＦ（ｎ）に供給される信号がハイ（ＨＩ）のとき、第６のトランジスタＴ６は、導通状態となる。
【0060】
第７のトランジスタＴ７は、ゲート電極６７２、第１の電極６７４及び第２の電極６７６を含む。ゲート電極６７２は、第１走査信号線３２９に電気的に接続される。第１走査信号線３２９には、走査信号ＧＦ（ｎ－１）が供給される。第２の電極６７６はリセット電圧線ＶＣに電気的に接続される。上述のとおり、リセット電圧線ＶＣにはリセット電圧ＶＳＨが供給される。第７のトランジスタＴ７は、走査信号ＧＦ（ｎ－１）によって、導通状態（オン状態）、非導通状態（オフ状態）制御される。走査信号ＧＦ（ｎ－１）に供給される信号がロー（ＬＯ）のとき、第７のトランジスタＴ７は、非導通状態となる。走査信号ＧＦ（ｎ－１）に供給される信号がハイ（ＨＩ）のとき、第７のトランジスタＴ７は、導通状態となる。
【0061】
発光素子ＯＬＥＤの第１の電極６８２は、基準電圧線ＰＶＳＳに電気的に接続される。上述のとおり、基準電圧線ＰＶＳＳには基準電圧ＶＳＳＥＬが供給される。発光素子ＯＬＥＤの第１の電極６８２は、例えば、カソード電極であり、発光素子ＯＬＥＤの第２の電極６８４は、例えば、アノード電極である。
【0062】
自発光型表示装置１０では、トランジスタの導通状態とは、例えば、トランジスタのソース電極とドレイン電極とが導通し、トランジスタがオン（ＯＮ）の状態を示すものとし、トランジスタの非導通状態とは、トランジスタのソース電極とドレイン電極とが非導通となり、トランジスタがオフ（ＯＦＦ）の状態を示すものとする。なお、各トランジスタにおいて、ソース電極とドレイン電極とは、各電極に供給される電圧又は電位に応じて、入れ替わる場合がある。また、トランジスタがオフ状態であっても、リーク電流などのように、わずかに電流が流れることは、当業者であれば容易に理解できることである。
【0063】
図４に示される各トランジスタは、チャネル領域にシリコンやゲルマニウムなどの１４族元素、或いは半導体特性を示す酸化物を有することができる。例えば、各トランジスタのチャネル領域は、低温ポリシリコン（ＬＴＰＳ）を有する。自発光型表示装置１０では、各トランジスタは、薄膜トランジスタ（ＴＦＴ）を用いて形成され、ｎチャネル型の電界効果トランジスタを有する。各トランジスタはｎチャネル型の電界効果トランジスタとｐチャネル型の電界効果トランジスタの何れか一方を有してよい。自発光型表示装置１０は、用途や仕様に応じて、適宜、トランジスタの構成、保持容量の接続、電源電圧などを適合させるとよい。
【0064】
＜１－６．自発光型表示装置１０の駆動方法＞
図５（Ａ）～図１４を参照し、自発光型表示装置１０の駆動方法を説明する。図５（Ａ）、図５（Ｂ）、図６及び図１３は自発光型表示装置１０のタイミングチャートを示す模式図である。図７～図１２は、図６に示されるタイミングにおける画素１８０（画素回路１８１）の動作状態を示す模式図である。図１４は、図１３に示されるタイミングにおける画素１８０（画素回路１８１）の動作状態を示す模式図である。自発光型表示装置１０の駆動方法は、図５（Ａ）～図１４に示される駆動方法に限定されない。図１～図４と同一、又は類似する構成については、ここでの説明を省略する。なお、タイミングチャートの横軸は、時間（ＴＩＭＥ）である。
図５（Ａ）～図１４を参照し、自発光型表示装置１０の駆動方法を説明する。図５（Ａ）、図５（Ｂ）、図６及び図１３は自発光型表示装置１０のタイミングチャートを示す模式図である。図７～図１２は、図６に示されるタイミングにおける画素１８０（画素回路１８１）の動作状態を示す模式図である。図１４は、図１３に示されるタイミングにおける画素１８０（画素回路１８１）の動作状態を示す模式図である。自発光型表示装置１０の駆動方法は、図５（Ａ）～図１４に示される駆動方法に限定されない。図１～図４と同一、又は類似する構成については、ここでの説明を省略する。なお、タイミングチャートの横軸は、時間（ＴＩＭＥ）である。
【0065】
図５（Ａ）は、例えば、自発光型表示装置１０が高い周波数で駆動される場合の自発光型表示装置１０の駆動方法のタイミングチャートである。高い周波数は、例えば、６０Ｈｚであり、１フレーム（１ＦＲＡＭＥ）が６０Ｈｚで駆動される周波数である。図５（Ａ）は、例えば、当フレーム（ＫｔｈＦＲＡＭＥ）、当フレームの一つ前のフレーム（Ｋ－１ｓｔＦＲＡＭＥ）の一部及び当フレームの一つ後のフレーム（Ｋ＋１ｓｔＦＲＡＭＥ）の一部が示されている。図５（Ａ）に示される駆動方法は例えば高周波駆動と呼ばれる。
【0066】
図５（Ａ）に示されるように、自発光型表示装置１０の駆動方法は、１フレームの中に、少なくとも、リセット期間ＰＲＳ、サンプリング期間ＰＷＲ及び発光期間ＰＥＭを含む。自発光型表示装置１０に含まれる画素１８０（画素回路１８１）では、リセット期間ＰＲＳの後にサンプリング期間ＰＷＲが実行され、サンプリング期間ＰＷＲの後に発光期間ＰＥＭが実行される。また、当フレームの一つ前のフレームの発光期間ＰＥＭの後に、当フレームのリセット期間ＰＲＳが実行され、当フレームの発光期間ＰＥＭの後に、当フレームの一つ後のフレームのリセット期間ＰＲＳ及びサンプリング期間ＰＷＲが実行される。
【0067】
図５（Ｂ）は、例えば、自発光型表示装置１０が低い周波数で駆動される場合の自発光型表示装置１０の駆動方法のタイミングチャートである。低い周波数は、例えば、１Ｈｚであり、１フレーム（１ＦＲＡＭＥ）が１Ｈｚで駆動される周波数である。図５（Ｂ）に示される駆動方法は例えば低周波駆動と呼ばれる。低周波駆動は、高周波駆動と比較して、発光期間ＰＥＭの中で、黒を表示するための期間（黒期間ＰＢＷＲ）を複数回実行する駆動方法である。低周波駆動では、黒期間ＰＢＷＲ以外の駆動は、高周波駆動と同様である。
【0068】
図６は、自発光型表示装置１０の画素１８０（画素回路１８１）の駆動方法のリセット期間ＰＲＳ、サンプリング期間ＰＷＲ及び発光期間ＰＥＭを説明するための図である。図６には、当フレームの一つ前のフレーム（Ｋ－１ｓｔＦＲＡＭＥ）の発光期間ＰＥＭ、当フレーム（ＫｔｈＦＲＡＭＥ）のリセット期間ＰＲＳ、サンプリング期間ＰＷＲ及び発光期間ＰＥＭが示されている。また、図６には、複数の一水平期間（水平期間Ｎ－２ｎｄＨＰ、水平期間Ｎ－１ｓｔＨＰ、水平期間ＮｔｈＨＰ、水平期間Ｎ＋１ｓｔＨＰ、水平期間Ｎ＋２ｎｄＨＰ）が示されている。一水平期間は、例えば、一つの第２走査信号線に電気的に接続された画素（画素回路）にデータ信号ＶＤＡＴＡを含む画像データ信号ＳＬ（ｍ＋１）が入力される期間であり、全ての第２走査信号線に電気的に接続された画素（画素回路）にデータ信号ＶＤＡＴＡを含む画像データ信号ＳＬ（ｍ＋１）が入力され、１ＦＲＡＭＥに相当する当フレームの画像が表示される。
【0069】
図６～図１２を参照し、画素１８０（画素回路１８１）が、一水平期間ＮｔｈＨＰに入力されるデータ信号ＶＤＡＴＡに含まれる電圧ＲＤＡＴＡ（ｎ）に基づく画像を表示する駆動方法の一例を説明する。なお、第１実施形態に係る駆動方法の説明では、一例として、駆動電圧ＶＤＤＥＬ又は駆動電圧ＶＤＤＥＬＬが駆動電源線ＰＶＤＤに供給され、基準電圧ＶＳＳＥＬが基準電圧線ＰＶＳＳに供給される。
【0070】
はじめに、データ信号ＶＤＡＴＡ、選択信号ＭＵＸＲ、選択信号ＭＵＸＧ、及び選択信号ＭＵＸＢを説明する。各水平期間に応じて、データ信号ＶＤＡＴＡを含む画像データ信号ＳＬ（ｍ＋１）が各画素１８０（画素回路１８１）入力される。データ信号ＶＤＡＴＡは、例えば、電圧ＶＤＨより低い電圧ＶＤＬと電圧ＶＤＨとの間の電圧を含むアナログデータである。電圧ＶＤＭは、電圧ＶＤＨより低い電圧ＶＤＬと電圧ＶＤＨとの間の電圧である。各水平期間では、例えば、選択信号ＭＵＸＲを用いて、電圧ＲＤＡＴＡが選択され、画像データ信号線に供給され、選択信号ＭＵＸＧを用いて、電圧ＧＤＡＴＡが選択され、画像データ信号線に供給され、選択信号ＭＵＸＢを用いて、電圧ＢＤＡＴＡが選択され、画像データ信号線に供給される。選択信号ＭＵＸＧを用いてデータが選択されない期間では、データ信号ＶＤＡＴＡは、例えば、電圧ＶＤＭに保たれる。
【0071】
次に、図６及び図７を参照し、当フレームの一つ前のフレーム（Ｋ－１ｓｔＦＲＡＭＥ）の発光期間ＰＥＭでの、画素１８０（画素回路１８１）の駆動方法を説明する。当フレームの一つ前のフレーム（Ｋ－１ｓｔＦＲＡＭＥ）の発光期間ＰＥＭは、画素１８０（画素回路１８１）が、電圧ＲＤＡＴＡ（ｎ－１）に応じて発光する期間である。
【0072】
第２のトランジスタＴ２のゲート電極６２２は、電圧ＲＤＡＴＡ（ｎ－１）が供給されている。走査信号ＧＦ（ｎ－１）、走査信号ＧＦ（ｎ）及び走査信号ＧＳ（ｎ＋１）は、ロー（ＬＯ）が供給され、第１のトランジスタＴ１、第３のトランジスタＴ３、第６のトランジスタＴ６及び第７のトランジスタＴ７がオフ状態となっている。また、第４のトランジスタＴ４は第２発光制御信号ＥＳ（ｎ）からハイ（ＨＩ）が供給され、第５のトランジスタＴ５は第１発光制御信号ＥＦ（ｎ）からハイ（ＨＩ）が供給され、第４のトランジスタＴ４及び第５のトランジスタＴ５はオン状態となっている。
【0073】
第２のトランジスタＴ２は、電圧ＲＤＡＴＡ（ｎ－１）に基づき、オン状態となっている。その結果、第２のトランジスタＴ２は、電圧ＲＤＡＴＡ（ｎ－１）に応じたゲート・ソース間電圧Ｖｇｓ及びソース・ドレイン間電圧Ｖｄｓに基づく電流ＩＥＬを流すことができる。
【0074】
第４のトランジスタＴ４、第２のトランジスタＴ２及び第５のトランジスタＴ５がオン状態であり、駆動電源線ＰＶＤＤから基準電圧線ＰＶＳＳに、電流ＩＥＬが流れる。その結果、電流ＩＥＬが、発光素子ＯＬＥＤに流れ、発光素子ＯＬＥＤは発光する。
【0075】
次に、図６を参照し、当フレームの一つ前のフレーム（Ｋ－１ｓｔＦＲＡＭＥ）の発光期間ＰＥＭと当フレームのリセット期間ＰＲＳの間の期間での画素１８０（画素回路１８１）の駆動方法を説明する。当フレームの一つ前のフレーム（Ｋ－１ｓｔＦＲＡＭＥ）の発光期間ＰＥＭと当フレームのリセット期間ＰＲＳの間の期間は、一水平期間Ｎ－２ｎｄＨＰの一部及び一水平期間Ｎ－１ｓｔＨＰの一部と重なる期間である。当該期間では、第２発光制御信号ＥＳ（ｎ）及び第１発光制御信号ＥＦ（ｎ）はハイ（ＨＩ）からロー（ＬＯ）が供給され、第５のトランジスタＴ５及び第４のトランジスタＴ４はオフ状態となっている。また、走査信号ＧＦ（ｎ－１）は、ロー（ＬＯ）からハイ（ＨＩ）が供給され、第７のトランジスタＴ７がオン状態となっている。第１のトランジスタＴ１、第３のトランジスタＴ３、及び第６のトランジスタＴ６はオフ状態のままである。第４のトランジスタＴ４及び第５のトランジスタＴ５がオフ状態であり、駆動電源線ＰＶＤＤから基準電圧線ＰＶＳＳに電流は流れず、発光素子ＯＬＥＤは非発光となる（発光しない）。
【0076】
次に、図６及び図８を参照し、当フレームのリセット期間ＰＲＳでの画素１８０（画素回路１８１）の駆動方法を説明する。リセット期間ＰＲＳは、画素１８０（画素回路１８１）にリセット電圧ＶＳＨ及び初期化電圧ＶＩＮＩを書き込み、画素１８０（画素回路１８１）を初期化する期間である。当フレームのリセット期間ＰＲＳは、一水平期間Ｎ－１ｓｔＨＰの一部と重なる期間である。
【0077】
リセット期間ＰＲＳでは、走査信号ＧＦ（ｎ）はロー（ＬＯ）からハイ（ＨＩ）が供給され、第３のトランジスタＴ３及び第６のトランジスタＴ６はオン状態となっている。また、第７のトランジスタＴ７がオン状態のままであり、第１のトランジスタＴ１、第４のトランジスタＴ４及び第５のトランジスタＴ５がオフ状態のままである。
【0078】
第７のトランジスタＴ７及び第３のトランジスタＴ３がオン状態になることに基づき、第１のノードＮ１、第２のノードＮ２、第１のノードＮ１に電気的に接続された各電極、第２のノードＮ２に電気的に接続された各電極、第２のトランジスタＴ２のゲート電極６２２、及び容量素子ＣＳの第２の電極６９４にリセット電圧ＶＳＨが供給される。また、第６のトランジスタＴ６がオン状態になることに基づき、容量素子ＣＳの第１の電極６９２、第１の電極６９２に電気的に接続された各電極、及び発光素子ＯＬＥＤの第２の電極６８４に初期化電圧ＶＩＮＩが供給される。その結果、第１のノードＮ１、第２のノードＮ２、第１のノードＮ１に電気的に接続された各電極、第２のノードＮ２に電気的に接続された各電極、第２のトランジスタＴ２のゲート電極６２２、及び容量素子ＣＳの第２の電極６９４がリセットされると共に、容量素子ＣＳの第１の電極６９２、第１の電極６９２に電気的に接続された各電極、及び発光素子ＯＬＥＤの第２の電極６８４が初期化される。また、第４のトランジスタＴ４及び第５のトランジスタＴ５がオフ状態のままであるため、駆動電源線ＰＶＤＤから基準電圧線ＰＶＳＳに電流は流れず、発光素子ＯＬＥＤは非発光である（発光していない）。
【0079】
次に、図６及び図９を参照し、当フレームのリセット期間ＰＲＳとサンプリング期間ＰＷＲとの間の期間での画素１８０（画素回路１８１）の駆動方法を説明する。当フレームのリセット期間ＰＲＳとサンプリング期間ＰＷＲとの間の期間は、一水平期間Ｎ－１ｓｔＨＰの一部及び一水平期間ＮｔｈＨＰの一部と重なる期間である。
【0080】
当フレームのリセット期間ＰＲＳとサンプリング期間ＰＷＲとの間の期間では、走査信号ＧＦ（ｎ－１）はハイ（ＨＩ）からロー（ＬＯ）が供給され、第７のトランジスタＴ７はオフ状態となっている。また、第３のトランジスタＴ３及び第６のトランジスタＴ６がオン状態のままであり、第１のトランジスタＴ１、第２のトランジスタＴ２、第４のトランジスタＴ４及び第５のトランジスタＴ５がオフ状態のままである。
【0081】
また、当フレームのリセット期間ＰＲＳとサンプリング期間ＰＷＲとの間の期間では、第２のノードＮ２、第２のノードＮ２に電気的に接続された各電極、第２のトランジスタＴ２のゲート電極６２２、及び容量素子ＣＳの第２の電極６９４には、リセット電圧ＶＳＨが保持される。また、第６のトランジスタＴ６がオン状態のままであるため、容量素子ＣＳの第１の電極６９２、第１の電極６９２に電気的に接続された各電極、及び発光素子ＯＬＥＤの第２の電極６８４には、初期化電圧ＶＩＮＩが供給されている。また、第４のトランジスタＴ４及び第５のトランジスタＴ５がオフ状態のままであるため、駆動電源線ＰＶＤＤから基準電圧線ＰＶＳＳに電流は流れず、発光素子ＯＬＥＤは非発光である（発光していない）。
【0082】
なお、当フレームのリセット期間ＰＲＳとサンプリング期間ＰＷＲとの間の期間では、選択信号ＭＵＸＲにオン信号が供給されることに基づき、電圧ＲＤＡＴＡ（ｎ）が選択される。よって、画像データ信号ＳＬ（ｍ＋１）は電圧ＲＤＡＴＡ（ｎ）を含んでいる。また、電圧ＲＤＡＴＡ（ｎ）を含む画像データ信号ＳＬ（ｍ＋１）が画像データ信号線３２１に供給される。選択信号ＭＵＸＲにオフ信号が供給されることに基づき、画像データ信号線３２１は電圧ＲＤＡＴＡ（ｎ）を保持している。
【0083】
次に、図６及び図１０を参照し、当フレームのサンプリング期間ＰＷＲでの画素１８０（画素回路１８１）の駆動方法を説明する。サンプリング期間ＰＷＲは、画素１８０（画素回路１８１）が表示する画像データに対応する電圧を、画素１８０（画素回路１８１）に書き込む期間である。当フレームのサンプリング期間ＰＷＲは、一水平期間ＮｔｈＨＰの一部と重なる期間である。
【0084】
当フレームのサンプリング期間ＰＷＲでは、走査信号ＧＳ（ｎ＋１）はロー（ＬＯ）からハイ（ＨＩ）が供給され、第１のトランジスタＴ１はオン状態となっている。また、第３のトランジスタＴ３及び第６のトランジスタＴ６がオン状態のままであり、第４のトランジスタＴ４、第５のトランジスタＴ５及び第７のトランジスタＴ７がオフ状態のままである。
【0085】
第１のトランジスタＴ１がオン状態になることに基づき、第１のノードＮ１及び第１のノードＮ１に電気的に接続された各電極には、電圧ＲＤＡＴＡ（ｎ）が供給される。また、電圧ＲＤＡＴＡ（ｎ）が第１のノードＮ１に供給されると、第２のトランジスタＴ２のゲート・ソース間の電圧も変化し、第２のトランジスタＴ２がオン状態となる。その結果、第２のノードＮ２、第２のノードＮ２に電気的に接続された各電極、第２のトランジスタＴ２のゲート電極６２２、及び容量素子ＣＳの第２の電極６９４の電圧は、電圧ＶＳＨから降下し、電圧ＲＤＡＴＡ（ｎ）＋閾値電圧Ｖｔｈ（ＲＤＡＴＡ（ｎ）＋Ｖｔｈ）になる。こうして、第２のトランジスタＴ２のゲート電極６２２と第１の電極６２４の間の電位差が、第２のトランジスタＴ２の閾値電圧Ｖｔｈと同じになり、第２のノードＮ２等の電圧の降下が終了するとともに、第２のトランジスタＴ２がオフ状態となる。また、第６のトランジスタＴ６がオン状態のままであるため、容量素子ＣＳの第１の電極６９２第１の電極６９２に電気的に接続された各電極、及び発光素子ＯＬＥＤの第２の電極６８４には、初期化電圧ＶＩＮＩが供給されている。また、第４のトランジスタＴ４及び第５のトランジスタＴ５がオフ状態のままであるため、駆動電源線ＰＶＤＤから基準電圧線ＰＶＳＳに電流は流れず、発光素子ＯＬＥＤは非発光である（発光していない）。
【0086】
詳細な図示は省略されるが、このとき、第１のトランジスタＴ１がオン状態のままであるため、第１のノードＮ１及び第１のノードＮ１に電気的に接続された各電極の電圧は電圧ＲＤＡＴＡ（ｎ）に固定されている。また、第２のトランジスタＴ２のゲート電極６２２と第１の電極６２４との間には、閾値電圧Ｖｔｈに相当する電荷が保持されている。よって、当フレームのサンプリング期間ＰＷＲは、画素１８０（画素回路１８１）が表示する画像データに対応する電圧を画素１８０（画素回路１８１）に書き込む期間であると共に、第２のトランジスタＴ２のゲート電極６２２と第１の電極６２４との間に閾値電圧Ｖｔｈに相当する電荷を保持し、第２のトランジスタＴ２の閾値を補正する期間（閾値補正期間）でもある。
【0087】
次に、図６及び図１１を参照し、当フレームのサンプリング期間ＰＷＲの後での画素１８０（画素回路１８１）の駆動方法を説明する。当フレームのサンプリング期間ＰＷＲの後の期間は、一水平期間ＮｔｈＨＰの一部及び一水平期間Ｎ＋１ｓｔＨＰと重なる期間である。
【0088】
当フレームのサンプリング期間ＰＷＲの後の期間では、走査信号ＧＦ（ｎ）はハイ（ＨＩ）からロー（ＬＯ）が供給され、第３のトランジスタＴ３はオフ状態となっている。また、第１のトランジスタＴ１がオン状態のままであり、第２のトランジスタＴ２、第４のトランジスタＴ４、第５のトランジスタＴ５、第６のトランジスタＴ６及び第７のトランジスタＴ７がオフ状態のままである。走査信号ＧＳ（ｎ＋１）にハイ（ＨＩ）が供給され、第１のトランジスタＴ１がオン状態である。よって、第１のトランジスタＴ１の第１の電極６１４の電圧と第２の電極６１６の電圧との電位差は、０であるため、第１のトランジスタＴ１には、電流が流れない。
【0089】
第２のトランジスタＴ２、第３のトランジスタＴ３、第６のトランジスタＴ６及び第７のトランジスタＴ７がオフ状態であるため、第２のノードＮ２、第２のノードＮ２に電気的に接続された各電極、第２のトランジスタＴ２のゲート電極６２２、及び容量素子ＣＳの第２の電極６９４には、電圧ＲＤＡＴＡ（ｎ）＋閾値電圧Ｖｔｈ（ＲＤＡＴＡ（ｎ）＋Ｖｔｈ）が保持され、容量素子ＣＳの第１の電極６９２、第１の電極６９２に電気的に接続された各電極、及び発光素子ＯＬＥＤの第２の電極６８４には、初期化電圧ＶＩＮＩが保持されている。また、第４のトランジスタＴ４及び第５のトランジスタＴ５がオフ状態であるため、駆動電源線ＰＶＤＤから基準電圧線ＰＶＳＳに電流は流れず、発光素子ＯＬＥＤは非発光である（発光していない）。
【0090】
図６に示されるように、走査信号ＧＦ（ｎ）はハイ（ＨＩ）からロー（ＬＯ）が供給され、第３のトランジスタＴ３はオフ状態となったのち、走査信号ＧＳ（ｎ＋１）はハイ（ＨＩ）からロー（ＬＯ）が供給され、第１のトランジスタＴ１はオフ状態となる。
【0091】
このとき、第１のトランジスタＴ１はオフ状態であるため、第１のノードＮ１及び第１のノードＮ１に電気的に接続された各電極には、電圧ＲＤＡＴＡ（ｎ）が保持されている。また、第２のトランジスタＴ２、第３のトランジスタＴ３、第６のトランジスタＴ６及び第７のトランジスタＴ７がオフ状態であるため、第２のノードＮ２、第２のノードＮ２に電気的に接続された各電極、第２のトランジスタＴ２のゲート電極６２２、及び容量素子ＣＳの第２の電極６９４には、電圧ＲＤＡＴＡ（ｎ）＋閾値電圧Ｖｔｈ（ＲＤＡＴＡ（ｎ）＋Ｖｔｈ）が保持され、容量素子ＣＳの第１の電極６９２、第１の電極６９２に電気的に接続された各電極、及び発光素子ＯＬＥＤの第２の電極６８４には、初期化電圧ＶＩＮＩが保持されている。さらに、第４のトランジスタＴ４及び第５のトランジスタＴ５がオフ状態であるため、駆動電源線ＰＶＤＤから基準電圧線ＰＶＳＳに電流は流れず、発光素子ＯＬＥＤは非発光である（発光していない）。
【0092】
次に、図６、図１１及び図１２を参照し、当フレームの発光期間ＰＥＭでの、画素１８０（画素回路１８１）の駆動方法を説明する。当フレームの発光期間ＰＥＭは、画素１８０（画素回路１８１）が、電圧ＲＤＡＴＡ（ｎ）に応じて発光する期間である。当フレームの発光期間ＰＥＭは、一水平期間Ｎ＋２ｎｄＨＰと重なる期間である。
【0093】
図６及び図１２に示されるように、走査信号ＧＦ（ｎ－１）、走査信号Ｇ（ｎ）及び走査信号ＧＳ（ｎ＋１）は、ロー（ＬＯ）が供給され、第１のトランジスタＴ１、第２のトランジスタＴ２、第３のトランジスタＴ３、第６のトランジスタＴ６及び第７のトランジスタＴ７がオフ状態となっている。また、第４のトランジスタＴ４は第２発光制御信号ＥＳ（ｎ）からハイ（ＨＩ）が供給され、第５のトランジスタＴ５は第１発光制御信号ＥＦ（ｎ）からハイ（ＨＩ）が供給され、第４のトランジスタＴ４及び第５のトランジスタＴ５はオン状態となっている。
【0094】
図１１に示されるように、第５のトランジスタＴ５の第２の電極６５６が保持する電圧はＲＤＡＴＡ（ｎ）であり、第５のトランジスタＴ５の第１の電極６５４が保持する電圧は初期化電圧ＶＩＮＩである。
【0095】
第５のトランジスタＴ５の第２の電極６５６の電圧及び第１の電極６５４の電圧が、電圧ＲＤＡＴＡ（ｎ）（ＲＤＡＴＡ（ｎ））及び初期化電圧ＶＩＮＩ（ＶＩＮＩ）である状態から、図６及び図１２に示される第５のトランジスタＴ５がオン状態になると、第５のトランジスタＴ５の第２の電極６５６から第１の電極６５４に電流が流れ、電荷の再分配が起こり、第２の電極６５６の電圧及び第１の電極６５４の電圧が初期化電圧ＶＩＮＩ（ＶＩＮＩ）になる。このとき、第２のトランジスタＴ２のゲート電極６２２及び容量素子ＣＳの第２の電極６９４は、電圧ＲＤＡＴＡ（ｎ）＋閾値電圧Ｖｔｈ－初期化電圧ＶＩＮＩ（ＲＤＡＴＡ（ｎ）＋Ｖｔｈ－ＶＩＮＩ）となる。電圧ＲＤＡＴＡ（ｎ）の値によって、第２のトランジスタＴ２はオン状態又はオフ状態をとる可能性がある。
【0096】
また、例えば、図６及び図１２に示されるように、第５のトランジスタＴ５がオン状態であることに基づき、第５のトランジスタＴ５の第２の電極６５６から第１の電極６５４に電流が流れ、第２の電極６５６及び第２の電極に電気的に接続された各電極（発光素子ＯＬＥＤの第２の電極６８４、第６のトランジスタＴ６の第２の電極６６６、及び容量素子ＣＳの第１の電極６９２）の電圧が電圧ＶＩＮＩから電圧ＶＩＮＩ＋αに上昇すると、第１のノードＮ１（第５のトランジスタＴ５の第２の電極６５６及び第２のトランジスタＴ２の第１の電極６２４）が保持する電圧はＲＤＡＴＡ（ｎ）から低下する。容量素子ＣＳの第１の電極６９２が電圧ＶＩＮＩ＋αに上昇したことに伴い、容量カップリングによって、第２のトランジスタＴ２のゲート電極６２２及び容量素子ＣＳの第２の電極６９４の電圧は、電圧ＲＤＡＴＡ（ｎ）＋閾値電圧Ｖｔｈ（ＲＤＡＴＡ（ｎ）＋Ｖｔｈ）から電圧ＲＤＡＴＡ（ｎ）＋閾値電圧Ｖｔｈ＋電圧α（ＲＤＡＴＡ（ｎ）＋Ｖｔｈ＋α）に上昇する。その結果、第２のトランジスタＴ２のゲート電極６２２と第１の電極６２４との間のゲート・ソース間電圧が第２のトランジスタＴ２の閾値電圧Ｖｔｈより高くなるため、第２のトランジスタＴ２はオン状態となる。
【0097】
第４のトランジスタＴ４、第２のトランジスタＴ２及び第５のトランジスタＴ５がオン状態であり、駆動電源線ＰＶＤＤから基準電圧線ＰＶＳＳに、電流ＩＥＬＡが流れる。その結果、電流ＩＥＬＡが、発光素子ＯＬＥＤに流れ、発光素子ＯＬＥＤは発光する。電流ＩＥＬＡは、例えば、第２のトランジスタＴ２に書き込まれた電圧ＲＤＡＴＡ（ｎ）＋閾値電圧Ｖｔｈ＋電圧α（ＲＤＡＴＡ（ｎ）＋Ｖｔｈ＋α）に基づく電流である。ここで、例えば、電圧αは正の値であり、電圧ＲＤＡＴＡ（ｎ）に応じて変化する電圧値である。例えば、電圧ＲＤＡＴＡ（ｎ）が高くなる（大きく）と、電圧αは高く（大きく）なり、電圧ＲＤＡＴＡ（ｎ）が低くなる（小さく）と、電圧αは低く（小さく）なる。例えは、第２のトランジスタＴ２がゲート電極６２２、第１の電極６２４及び第２の電極６２６に応じて流す電流値と、発光素子ＯＬＥＤが流す電流値が同一となるように、電圧αが決まる。
【0098】
自発光型表示装置１０は以上説明したように駆動し、各画素１８０（画素回路１８１）に対応した画像データが各画素１８０（画素回路１８１）に供給され、画像データに応じた電流が各画素１８０（画素回路１８１）に含まれる発光素子ＯＬＥＤに供給され、各発光素子ＯＬＥＤは画像データに応じた輝度で発光する。その結果、自発光型表示装置１０は所望の画像を表示することができる。
【0099】
例えば、本願発明と異なる従来の自発光型表示装置従来の駆動方法では、リセット期間において駆動電圧ＶＤＤＥＬがリセット電圧として使用されている。すなわち、従来の駆動方法では、駆動電圧ＶＤＤＥＬが、駆動電源線ＰＶＤＤから画素１８０の第２のノードＮ２及びゲート電極６２２に供給されていた。例えば、自発光型表示装置の消費電力は、低階調の画像を表示する場合に、低減される。このとき、電源電圧ＶＤＤＥＬは、例えば、駆動電圧ＶＤＤＥＬより低い駆動電圧ＶＤＤＥＬＬに低減される。しかしながら、従来の駆動方法では、駆動電圧ＶＤＤＥＬが駆動電圧ＶＤＤＥＬＬに低減されると、リセット電圧も低下するため、自発光型表示装置の輝度が低下する。
【0100】
一方、本発明の自発光型表示装置１０は、第７のトランジスタＴ７を含む。自発光型表示装置１０が第７のトランジスタＴ７を含むことに基づき、本発明の自発光型表示装置１０は、第７のトランジスタＴ７を用いて、駆動電圧ＶＤＤＥＬとは独立したリセット電圧ＶＳＨを、第２のノードＮ２及びゲート電極６２２に供給することができる。また、本発明の自発光型表示装置１０は、リセット電圧ＶＳＨとは独立に、駆動電圧ＶＤＤＥＬを駆動電源線ＰＶＤＤに供給することができる。その結果、図６に示されるように、例えば、駆動電圧ＶＤＤＥＬより低い駆動電圧ＶＤＤＥＬＬを駆動電源線ＰＶＤＤに供給しても、ゲート電極６２２（第２のノードＮ２）に供給されるリセット電圧ＶＳＨは低下しない。
【0101】
よって、本発明の自発光型表示装置１０では、リセット電圧ＶＳＨの低下に伴う輝度の低下がない。自発光型表示装置１０では、低階調の画像を表示する場合に、画素１８０（画素回路１８１）に電源電圧ＶＤＤＥＬより低い電源電圧ＶＤＤＥＬＬを供給することによって、輝度の低下を伴うこと無しに消費電力を低減することができる。
【0102】
次に、図５（Ｂ）、図１３及び図１４を参照し、画素１８０（画素回路１８１）が、一水平期間ＮｔｈＨＰに入力されるデータ信号ＶＤＡＴＡに含まれる電圧ＲＤＡＴＡＢに基づく黒を表示する駆動方法の一例を説明する。上述のとおり、低周波駆動では、黒期間ＰＢＷＲ以外の駆動は、高周波駆動と同様である。よって、主に、黒期間ＰＢＷＲでの画素１８０（画素回路１８１）駆動がここで説明される。図１～図５（Ａ）、図６～図１２と同一、又は類似する構成については、ここでの説明を省略する。なお、タイミングチャートの横軸は、時間（ＴＩＭＥ）である。
【0103】
はじめに、データ信号ＶＤＡＴＡ、選択信号ＭＵＸＲ、選択信号ＭＵＸＧ、及び選択信号ＭＵＸＢを説明する。各水平期間に応じて、データ信号ＶＤＡＴＡを含む画像データ信号ＳＬ（ｍ＋１）が各画素１８０（画素回路１８１）入力される。データ信号ＶＤＡＴＡは、例えば、黒を表示するための電圧ＶＤＬを含むアナログデータである。電圧ＶＤＭは、電圧ＶＤＨより低い電圧ＶＤＬと電圧ＶＤＨとの間の電圧である。各水平期間では、例えば、選択信号ＭＵＸＲを用いて、電圧ＶＤＬが選択され、画像データ信号線に供給され、選択信号ＭＵＸＧを用いて、電圧ＶＤＬが選択され、画像データ信号線に供給され、選択信号ＭＵＸＢを用いて、電圧ＶＤＬが選択され、画像データ信号線に供給される。選択信号ＭＵＸＧを用いてデータが選択されない期間では、データ信号ＶＤＡＴＡは、例えば、電圧ＶＤＭに保たれる。
【0104】
当フレームの一つ前のフレーム（Ｋ－１ｓｔＦＲＡＭＥ）の発光期間ＰＥＭでの、画素１８０（画素回路１８１）の駆動方法は、図１～図５（Ａ）、図６～図１２を参照して説明された駆動方法と同様である。よって、ここでの説明を省略する。なお、当フレームの一つ前のフレーム（Ｋ－１ｓｔＦＲＡＭＥ）の発光期間ＰＥＭ～黒期間ＰＢＷＲまでの第１のノードＮ１、第５のトランジスタＴ５の第１の電極６５４、及び発光素子ＯＬＥＤの第２の電極６８４の電圧は、電圧ＶＤＬと電圧ＶＤＨの間の電圧である。
【0105】
次に、当フレームの一つ前のフレーム（Ｋ－１ｓｔＦＲＡＭＥ）の発光期間ＰＥＭと黒期間ＰＢＷＲとの間の期間での画素１８０（画素回路１８１）の駆動方法を説明する。当フレームの一つ前のフレーム（Ｋ－１ｓｔＦＲＡＭＥ）の発光期間ＰＥＭと黒期間ＰＢＷＲとの間の期間は、一水平期間Ｎ－２ｎｄＨＰの一部、一水平期間Ｎ－１ｓｔＨＰの一部及び一水平期間ＮｔｈＨＰの一部と重なる期間である。
【0106】
走査信号ＧＦ（ｎ－１）、走査信号ＧＦ（ｎ）、走査信号ＧＳ（ｎ＋１）、第１発光制御信号ＥＦ（ｎ）及び第２発光制御信号ＥＳ（ｎ）はロー（ＬＯ）が供給されている。よって、画素回路１８１内の全てのトランジスタ（第１のトランジスタＴ１、第２のトランジスタＴ２、第３のトランジスタＴ３、第４のトランジスタＴ４、第５のトランジスタＴ５、第６のトランジスタＴ６及び第７のトランジスタＴ７）がオフ状態である。よって、駆動電源線ＰＶＤＤから基準電圧線ＰＶＳＳに電流は流れず、発光素子ＯＬＥＤに流れる電流ＩＤＩはほぼ０であり、発光素子ＯＬＥＤは非発光である（発光していない）。
【0107】
次に、図１３及び図１４を参照し、当フレームの黒期間ＰＢＷＲでの画素１８０（画素回路１８１）の駆動方法を説明する。当フレームの黒期間ＰＢＷＲは、一水平期間ＮｔｈＨＰの一部及び一水平期間Ｎ＋１ｓｔＨＰの一部と重なる期間である。
【0108】
当フレームの黒期間ＰＢＷＲでは、走査信号ＧＳ（ｎ＋１）及び第１発光制御信号ＥＦ（ｎ）はロー（ＬＯ）からハイ（ＨＩ）が供給され、第１のトランジスタＴ１及び第５のトランジスタＴ５はオン状態となっている。また、第２のトランジスタＴ２、第３のトランジスタＴ３、第４のトランジスタＴ４、第６のトランジスタＴ６及び第７のトランジスタＴ７がオフ状態のままである。
【0109】
第１のトランジスタＴ１がオン状態になることに基づき、第１のノードＮ１、第１のノードＮ１に電気的に接続された各電極、第５のトランジスタＴ５の第１の電極６５４、発光素子ＯＬＥＤの第２の電極６８４、第６のトランジスタＴ６の第２の電極６６６、及び容量素子ＣＳの第１の電極６９２には、電圧ＶＤＬを含む電圧ＲＤＡＴＡＢが供給される。図示は省略されるが、第２のトランジスタＴ２、第３のトランジスタＴ３、第４のトランジスタＴ４、第６のトランジスタＴ６及び第７のトランジスタＴ７がオフ状態のままであるため、第２のノードＮ２、第２のノードＮ２に電気的に接続された各電極、第２のトランジスタＴ２のゲート電極６２２、及び容量素子ＣＳの第２の電極６９４には、当フレームの一つ前のフレーム（Ｋ－１ｓｔＦＲＡＭＥ）の発光期間ＰＥＭで供給されていた電圧ＶＤＬと電圧ＶＤＨとの間の電圧と同様の電圧が保持されている。
【0110】
また、第４のトランジスタＴ４がオフ状態のままであるため、駆動電源線ＰＶＤＤから基準電圧線ＰＶＳＳに電流が流れず、画像データ信号線３２１から基準電圧線ＰＶＳＳに電流が流れる。発光素子ＯＬＥＤに流れる電流ＩＤＩは、発光素子ＯＬＥＤの第２の電極６８４の電圧と第１の電極６８２の電圧との電位差（電圧ＲＤＡＴＡＢ－基準電圧ＶＳＳＥＬ）に応じた電流（ほぼ０）であり、発光素子ＯＬＥＤは非発光である（発光していない）。すなわち、画素１８０（画素回路１８１）は黒を表示する。
【0111】
当フレーム（ＫｔｈＦＲＡＭＥ）の発光期間ＰＥＭでの、画素１８０（画素回路１８１）の駆動方法は、当フレームの一つ前のフレーム（Ｋ－１ｓｔＦＲＡＭＥ）の発光期間ＰＥＭでの、画素１８０（画素回路１８１）の駆動方法と同様である。よって、ここでの説明を省略する。なお、当フレーム（ＫｔｈＦＲＡＭＥ）の発光期間ＰＥＭ～黒期間ＰＢＷＲまでの第１のノードＮ１、第５のトランジスタＴ５の第１の電極６５４、及び発光素子ＯＬＥＤの第２の電極６８４の電圧は、電圧ＶＤＬと電圧ＶＤＨの間の電圧である。
【0112】
自発光型表示装置１０では、黒期間ＰＢＷＲを実行することによって、フリッカを調整することができる。上述のとおり、黒期間ＰＢＷＲでは、走査信号ＧＦ（ｎ－１）、走査信号ＧＦ（ｎ）に供給される電圧はローに固定され、走査信号ＧＳ（ｎ＋１）のみハイが供給される。自発光型表示装置１０では、第１ゲートドライバ回路１２０（シフトレジスタ１２１乃至１２３）及び第２ゲートドライバ回路１９０（シフトレジスタ１９１乃至１９３）を備えることによって、走査信号ＧＦ（ｎ－１）及び走査信号ＧＦ（ｎ）に供給する電圧と、走査信号ＧＳ（ｎ＋１）に供給する電圧とを、それぞれ独立に制御することができる。
【0113】
＜２．第２実施形態＞
図１５～図２６を参照し、第２実施形態に係る自発光型表示装置１０Ａを説明する。自発光型表示装置１０Ａでは、主に、一つの発光制御回路（発光制御回路１３０Ａ）を用いて画素の発光を制御すること、第４のトランジスタＴ４及び第５のトランジスタＴ５が共通の発光制御信号ＥＭによって制御されること、及び第６のトランジスタＴ６がｐチャネル型の電界効果トランジスタであること、以外の構成は、第１実施形態で説明された自発光型表示装置１０の構成と同様である。図１５～図２７に示された自発光型表示装置１０Ａは一例であって、自発光型表示装置１０Ａは図１５～図２７に示された例に限定されない。第１実施形態で説明された自発光型表示装置１０の構成と同一、又は類似する構成、及び、図１～図１４と同一、又は類似する構成については、ここでの説明を省略する。
図１５～図２６を参照し、第２実施形態に係る自発光型表示装置１０Ａを説明する。自発光型表示装置１０Ａでは、主に、一つの発光制御回路（発光制御回路１３０Ａ）を用いて画素の発光を制御すること、第４のトランジスタＴ４及び第５のトランジスタＴ５が共通の発光制御信号ＥＭによって制御されること、及び第６のトランジスタＴ６がｐチャネル型の電界効果トランジスタであること、以外の構成は、第１実施形態で説明された自発光型表示装置１０の構成と同様である。図１５～図２７に示された自発光型表示装置１０Ａは一例であって、自発光型表示装置１０Ａは図１５～図２７に示された例に限定されない。第１実施形態で説明された自発光型表示装置１０の構成と同一、又は類似する構成、及び、図１～図１４と同一、又は類似する構成については、ここでの説明を省略する。
【0114】
【0115】
図１５に示されるように、自発光型表示装置１０Ａは、図１及び図２に示されるソースドライバ回路１１０と同様のソースドライバ回路１１０を含む。また、自発光型表示装置１０Ａは、図１及び図２に示されるＩＣチップ１７０をＩＣチップ１７０Ａに置き換えた構成を含み、図１及び図２に示される第１ゲートドライバ回路１２０及び第２ゲートドライバ回路１９０をゲートドライバ回路１２０Ａにまとめた構成を含み、図１及び図２に示される第１発光制御回路１３０及び第２発光制御回路１４０を発光制御回路１３０Ａにまとめた構成を含む。また、図１５又は図１６に示されるように、自発光型表示装置１０Ａでは、表示領域２２（図１）に配置される画素１８０は、画素回路１８２を含む。
【0116】
画像データ信号線３２１がソースドライバ回路１１０から第１の方向Ｄ１に延在し、第１の方向Ｄ１に配列された複数の画素１８０（画素回路１８２）に接続される。上記以外のソースドライバ回路１１０の構成は第１実施形態と同様であるから、ここでの詳細な説明は省略される。
【0117】
ＩＣチップ１７０Ａは、接続配線３４１を用いて、ソースドライバ回路１１０、ゲートドライバ回路１２０Ａ及び発光制御回路１３０Ａに電気的に接続される。ＩＣチップ１７０Ａは、ＩＣチップ１７０と同様に、各画素１８０を駆動させる信号、電圧などを、ソースドライバ回路１１０、ゲートドライバ回路１２０Ａ、発光制御回路１３０Ａ及び画素回路１８２に供給する。
【0118】
第１実施形態と同様に、第２実施形態では、ソースドライバ回路１１０、ゲートドライバ回路１２０Ａ、発光制御回路１３０Ａ、及びＩＣチップ１７０Ａのそれぞれを単独で制御回路と呼んでよく、ソースドライバ回路１１０、ゲートドライバ回路１２０Ａ、発光制御回路１３０Ａ、及びＩＣチップ１７０Ａの一部又は全部を含む回路群を制御回路と呼んでもよい。
【0119】
自発光型表示装置１０Ａは、第１ゲートドライバ回路１２０及び第２ゲートドライバ回路１９０をゲートドライバ回路１２０Ａにまとめた構成、及び、第１発光制御回路１３０及び第２発光制御回路１４０を発光制御回路１３０Ａにまとめた構成を含むため、自発光型表示装置１０Ａを用いることで額縁領域の狭い表示装置を提供することができる。また、自発光型表示装置１０Ａを用いない構成より、画素回路の回路構成を簡略化し、各トランジスタのゲート電極に用いられる配線の引き回しなどの配線構造を簡略化することができる。その結果、配線の引き回しに伴う寄生容量及び抵抗を低減することができる。よって、寄生容量及び抵抗の充電に伴う電力を低減できる。したがって、自発光型表示装置１０Ａを用いることで、自発光型表示装置１０Ａを用いない構成より、表示装置の消費電力を抑制することができる。
【0120】
＜２－２．ゲートドライバ回路１２０Ａの構成＞
図１５を参照し、ゲートドライバ回路１２０Ａの概要を説明する。図１５に示されるように、ゲートドライバ回路１２０Ａは表示領域２２に対して第２の方向Ｄ２（行方向）に隣接する位置に設けられる。ゲートドライバ回路１２０Ａは、第１ゲートドライバ回路１２０及び第２ゲートドライバ回路１９０をまとめた構成及び機能を有し、走査信号線３６９、３７０、３７１、３７２及び３７３がゲートドライバ回路１２０Ａから第２の方向Ｄ２に延在し、第２の方向Ｄ２に配列された複数の画素１８０に接続される。
図１５を参照し、ゲートドライバ回路１２０Ａの概要を説明する。図１５に示されるように、ゲートドライバ回路１２０Ａは表示領域２２に対して第２の方向Ｄ２（行方向）に隣接する位置に設けられる。ゲートドライバ回路１２０Ａは、第１ゲートドライバ回路１２０及び第２ゲートドライバ回路１９０をまとめた構成及び機能を有し、走査信号線３６９、３７０、３７１、３７２及び３７３がゲートドライバ回路１２０Ａから第２の方向Ｄ２に延在し、第２の方向Ｄ２に配列された複数の画素１８０に接続される。
【0121】
図１５に示されるように、ゲートドライバ回路１２０Ａは、複数のシフトレジスタ（例えば、シフトレジスタ１２１Ａ、１２２Ａ及び１２３Ａ）を含む。シフトレジスタ１２１Ａ、１２２Ａ及び１２３Ａは、例えば、ＩＣチップ１７０から供給されるクロック信号及びスタートパルスなどの制御信号に基づき、走査信号線３６９、３７０、３７１、３７２及び３７３のそれぞれに、タイミングの異なる走査信号（例えば、走査信号Ｇ（ｎ－１）、走査信号Ｇ（ｎ）、走査信号Ｇ（ｎ＋１）など）を、順次供給し、各走査信号線に電気的に接続される画素１８０（画素回路１８２）を駆動する役割を有する。走査信号Ｇ（ｎ）は第１の制御信号と呼ばれる場合があり、走査信号Ｇ（ｎ＋１）は第２の制御信号と呼ばれる場合があり、走査信号Ｇ（ｎ－１）は第３の制御信号と呼ばれる場合がある。
【0122】
例えば、シフトレジスタ１２１Ａはシフトレジスタ１２２Ａに電気的に接続され、シフトレジスタ１２２Ａはシフトレジスタ１２３Ａに電気的に接続される。シフトレジスタ１２１Ａは走査信号線３６９に電気的に接続されると共に、例えば、走査信号Ｇ（ｎ－１）を走査信号線３６９に供給する。シフトレジスタ１２１Ａと同様に、シフトレジスタ１２２Ａは走査信号線３７０に電気的に接続されると共に、例えば、走査信号Ｇ（ｎ）を走査信号線３７０に供給し、シフトレジスタ１２３Ａは走査信号線３７１に電気的に接続されると共に、例えば、走査信号Ｇ（ｎ＋１）を走査信号線３７１に供給する。なお、図示は省略されるが、シフトレジスタ１２３Ａに電気的に接続される次段のシフトレジスタは走査信号線３７２に電気的に接続され、次段のシフトレジスタに電気的に接続される次々段のシフトレジスタは走査信号線３７３に電気的に接続される。
【0123】
走査信号Ｇ（ｎ）は、走査信号Ｇ（ｎ－１）と同等のパルス幅を含み、走査信号Ｇ（ｎ－１）がシフトした信号である。走査信号Ｇ（ｎ＋１）は、走査信号Ｇ（ｎ）と同等のパルス幅を含み、走査信号Ｇ（ｎ）がシフトした信号である。走査信号Ｇ（ｎ＋１）と同様に、走査信号Ｇ（ｎ＋２）は、走査信号Ｇ（ｎ＋１）と同等のパルス幅を含み、走査信号Ｇ（ｎ＋１）がシフトした信号である。また、走査信号Ｇ（ｎ‐１）は、第１実施形態に係る第１ゲートドライバ回路１２０のシフトレジスタ１２１から供給される走査信号ＧＦ（ｎ‐１）と同じタイミングで出力される信号であり、走査信号Ｇ（ｎ）は、第１実施形態に係る第１ゲートドライバ回路１２０のシフトレジスタ１２２から供給される走査信号ＧＦ（ｎ）と同じタイミングで出力される信号であり、走査信号Ｇ（ｎ＋１）は、第１実施形態に係る第２ゲートドライバ回路１９０のシフトレジスタ１９１から供給される走査信号ＧＳ（ｎ＋１）と同じタイミングで出力される信号である。
【0124】
＜２－３．発光制御回路１３０Ａの構成＞
図１５を参照し、発光制御回路１３０Ａの概要を説明する。発光制御回路１３０Ａは、複数の画素１８０が配置された表示領域２２（図１）に対して第２の方向Ｄ２（行方向）に隣接すると共に、表示領域２２に対して第１ゲートドライバ回路１２０が配置される位置と反対側に設けられる。発光制御回路１３０Ａは、第１発光制御回路１３０及び第２発光制御回路１４０をまとめた構成及び機能を有し、発光制御信号線３３４Ａ、３３５Ａ及び３３６Ａが発光制御回路１３０Ａから第２の方向Ｄ２に延在し、第２の方向Ｄ２に配列された複数の画素１８０（画素回路１８２）に接続される。
図１５を参照し、発光制御回路１３０Ａの概要を説明する。発光制御回路１３０Ａは、複数の画素１８０が配置された表示領域２２（図１）に対して第２の方向Ｄ２（行方向）に隣接すると共に、表示領域２２に対して第１ゲートドライバ回路１２０が配置される位置と反対側に設けられる。発光制御回路１３０Ａは、第１発光制御回路１３０及び第２発光制御回路１４０をまとめた構成及び機能を有し、発光制御信号線３３４Ａ、３３５Ａ及び３３６Ａが発光制御回路１３０Ａから第２の方向Ｄ２に延在し、第２の方向Ｄ２に配列された複数の画素１８０（画素回路１８２）に接続される。
【0125】
発光制御回路１３０Ａは、複数のシフトレジスタ（例えば、シフトレジスタ１３１Ａ、１３２Ａ及び１３３Ａ）を含む。シフトレジスタ１３１、１３２及び１３３と同様に、シフトレジスタ１３１Ａ、１３２Ａ及び１３３Ａは、例えば、ＩＣチップ１７０Ａから供給されるクロック信号及びスタートパルスなどの制御信号に基づき、発光制御信号線３３４Ａ、３３５Ａ及び３３６Ａのそれぞれに、タイミングの異なる発光制御信号（例えば、発光制御信号ＥＭ（ｎ）、発光制御信号ＥＭ（ｎ＋１）、発光制御信号ＥＭ（ｎ＋２））を、順次供給し、各発光制御信号線に電気的に接続される画素１８０（画素回路１８２）を駆動する役割を有する。
【0126】
例えば、シフトレジスタ１３１Ａはシフトレジスタ１３２Ａに電気的に接続され、シフトレジスタ１３２Ａはシフトレジスタ１３３Ａに電気的に接続される。シフトレジスタ１３１Ａは発光制御信号線３３４Ａに電気的に接続されると共に、例えば、発光制御信号ＥＭ（ｎ）を発光制御信号線３３４Ａに供給する。シフトレジスタ１３１Ａと同様に、シフトレジスタ１３２Ａは発光制御信号線３３５Ａに電気的に接続されると共に、例えば、発光制御信号ＥＭ（ｎ＋１）を発光制御信号線３３５Ａに供給し、シフトレジスタ１３３Ａは発光制御信号線３３６Ａに電気的に接続されると共に、例えば、発光制御信号ＥＭ（ｎ＋２）を発光制御信号線３３６Ａに供給する。発光制御信号ＥＭ（ｎ＋１）のパルス幅は、発光制御信号ＥＭ（ｎ）と同じで、発光制御信号ＥＭ（ｎ＋１）は、発光制御信号ＥＭ（ｎ）をシフトした信号である。同様にして、発光制御信号ＥＭ（ｎ＋２）のパルス幅は、発光制御信号ＥＭ（ｎ＋１）と同じで、発光制御信号ＥＭ（ｎ＋２）は、発光制御信号ＥＭ（ｎ＋２）をシフトした信号である。
【0127】
＜２－４．画素１８０の構成＞
図１６及び図１７を参照し、画素１８０の概要を説明する。図１６は、画素１８０に含まれる画素回路１８２への入力信号を示す模式図である。図１７は画素回路１８２の構成を示す回路図である。図１６及び図１７は、一例として、図１５に示される画素１８０の画素回路１８２の構成を示している。画素１８０及び画素回路１８２の構成は、図１６及び図１７に示される構成に限定されない。図１～図１５と同一、又は類似する構成については、ここでの説明を省略する。
図１６及び図１７を参照し、画素１８０の概要を説明する。図１６は、画素１８０に含まれる画素回路１８２への入力信号を示す模式図である。図１７は画素回路１８２の構成を示す回路図である。図１６及び図１７は、一例として、図１５に示される画素１８０の画素回路１８２の構成を示している。画素１８０及び画素回路１８２の構成は、図１６及び図１７に示される構成に限定されない。図１～図１５と同一、又は類似する構成については、ここでの説明を省略する。
【0128】
画素回路１８２は、画素回路１８１と同様に画素１８０を駆動するための回路であり、画素回路１８１と同様の構成及び機能を有する。画素回路１８２の説明では、主に、画素回路１８１と異なる点を説明する。
【0129】
図１６に示されるように、画素回路１８２には、発光制御信号ＥＦ（ｎ）及び発光制御信号ＥＳ（ｎ）に替わって、発光制御信号ＥＭが供給される。例えば、発光制御信号ＥＭが発光制御信号線３３４Ａに供給される。
【0130】
図１７に示されるように、画素回路１８２は、画素回路１８１と同様に、第１のトランジスタＴ１、第２のトランジスタＴ２、第３のトランジスタＴ３、第４のトランジスタＴ４、第５のトランジスタＴ５、第６のトランジスタＴ６、第７のトランジスタＴ７、容量素子ＣＳ及び発光素子ＯＬＥＤを含む。上述のとおり、第６のトランジスタＴ６はｐチャネル型の電界効果トランジスタである。
【0131】
第４のトランジスタＴ４のゲート電極６４２、第５のトランジスタＴ５のゲート電極６５２及び第６のトランジスタＴ６のゲート電極６６２は、発光制御信号線３３４Ａに電気的に接続される。発光制御信号線３３４Ａには、発光制御信号ＥＭ（ｎ）が供給される。第４のトランジスタＴ４、第５のトランジスタＴ５及び第６のトランジスタＴ６は、発光制御信号ＥＭ（ｎ）によって、導通状態、非導通状態が制御される。発光制御信号ＥＭ（ｎ）に供給される信号がロー（ＬＯ）のとき、第４のトランジスタＴ４、第５のトランジスタＴ５及び第６のトランジスタＴ６は、非導通状態となる。発光制御信号ＥＭ（ｎ）に供給される信号がハイ（ＨＩ）のとき、第４のトランジスタＴ４、第５のトランジスタＴ５及び第６のトランジスタＴ６は、導通状態となる。
【0132】
図１７に示される各トランジスタは、第１実施形態と同様に、チャネル領域にシリコンやゲルマニウムなどの１４族元素、或いは半導体特性を示す酸化物を有することができる。例えば、各トランジスタのチャネル領域は、低温ポリシリコン（ＬＴＰＳ）を有する。自発光型表示装置１０Ａでは、各トランジスタは薄膜トランジスタ（ＴＦＴ）を用いて形成され、第６のトランジスタＴ６を除く各トランジスタはｎチャネル型の電界効果トランジスタを有する。自発光型表示装置１０Ａは、自発光型表示装置１０と同様に、用途や仕様に応じて、適宜、トランジスタの構成、保持容量の接続、電源電圧などを適合させるとよい。
【0133】
＜２－５．自発光型表示装置１０Ａの駆動方法＞
図１８～図２６を参照し、自発光型表示装置１０Ａの駆動方法を説明する。図１８及び図２５は自発光型表示装置１０Ａのタイミングチャートを示す模式図である。図１９～図２４は、図１８に示されるタイミングにおける画素１８０（画素回路１８２）の動作状態を示す模式図である。図２６は図２５に示されるタイミングにおける画素１８０（画素回路１８２）の動作状態を示す模式図である。図１～図１７と同一、又は類似する構成については、ここでの説明を省略する。なお、自発光型表示装置１０Ａの駆動方法は、自発光型表示装置１０の駆動方法と同様に、図５（Ａ）及び図５（Ｂ）のタイミングチャートに基づき実行される。タイミングチャートの横軸は、時間（ＴＩＭＥ）である。
図１８～図２６を参照し、自発光型表示装置１０Ａの駆動方法を説明する。図１８及び図２５は自発光型表示装置１０Ａのタイミングチャートを示す模式図である。図１９～図２４は、図１８に示されるタイミングにおける画素１８０（画素回路１８２）の動作状態を示す模式図である。図２６は図２５に示されるタイミングにおける画素１８０（画素回路１８２）の動作状態を示す模式図である。図１～図１７と同一、又は類似する構成については、ここでの説明を省略する。なお、自発光型表示装置１０Ａの駆動方法は、自発光型表示装置１０の駆動方法と同様に、図５（Ａ）及び図５（Ｂ）のタイミングチャートに基づき実行される。タイミングチャートの横軸は、時間（ＴＩＭＥ）である。
【0134】
図１８～図２４を参照し、画素１８０（画素回路１８２）が、一水平期間ＮｔｈＨＰに入力されるデータ信号ＶＤＡＴＡに含まれる電圧ＲＤＡＴＡ（ｎ）に基づく画像を表示する駆動方法の一例を説明する。なお、第１実施形態と同様に、第２実施形態に係る駆動方法の説明では、一例として、駆動電圧ＶＤＤＥＬ又は駆動電圧ＶＤＤＥＬＬが駆動電源線ＰＶＤＤに供給され、基準電圧ＶＳＳＥＬが基準電圧線ＰＶＳＳに供給される。
【0135】
データ信号ＶＤＡＴＡ、選択信号ＭＵＸＲ、選択信号ＭＵＸＧ、及び選択信号ＭＵＸＢに関連する駆動方法は、第１実施形態と同様であるから、ここでの説明は省略される。
【0136】
次に、図１８及び図１９を参照し、当フレームの一つ前のフレーム（Ｋ－１ｓｔＦＲＡＭＥ）の発光期間ＰＥＭでの、画素１８０（画素回路１８２）の駆動方法を説明する。当フレームの一つ前のフレーム（Ｋ－１ｓｔＦＲＡＭＥ）の発光期間ＰＥＭは、画素１８０（画素回路１８２）が、電圧ＲＤＡＴＡ（ｎ－１）に応じて発光する期間である。
【0137】
第２のトランジスタＴ２のゲート電極６２２は、電圧ＲＤＡＴＡ（ｎ－１）が供給されている。走査信号Ｇ（ｎ－１）、走査信号Ｇ（ｎ）及び走査信号Ｇ（ｎ＋１）は、ロー（ＬＯ）が供給され、第１のトランジスタＴ１、第３のトランジスタＴ３及び第７のトランジスタＴ７がオフ状態となっている。また、第４のトランジスタＴ４、第５のトランジスタＴ５及び第６のトランジスタＴ６は発光制御信号ＥＭ（ｎ）からハイ（ＨＩ）が供給され、第４のトランジスタＴ４及び第５のトランジスタＴ５はオン状態となり、第６のトランジスタＴ６はオフ状態となっている。
【0138】
第２のトランジスタＴ２は、電圧ＲＤＡＴＡ（ｎ－１）に基づき、オン状態となっている。その結果、第２のトランジスタＴ２は、電圧ＲＤＡＴＡ（ｎ－１）に応じたゲート・ソース間電圧Ｖｇｓ及びソース・ドレイン間電圧Ｖｄｓに基づく電流ＩＥＬＡを流すことができる。
【0139】
第４のトランジスタＴ４、第２のトランジスタＴ２及び第５のトランジスタＴ５がオン状態であり、駆動電源線ＰＶＤＤから基準電圧線ＰＶＳＳに、電流ＩＥＬＡが流れる。その結果、電流ＩＥＬＡが、発光素子ＯＬＥＤに流れ、発光素子ＯＬＥＤは発光する。
【0140】
次に、図１８を参照し、当フレームの一つ前のフレーム（Ｋ－１ｓｔＦＲＡＭＥ）の発光期間ＰＥＭと当フレームのリセット期間ＰＲＳの間の期間での画素１８０（画素回路１８２）の駆動方法を説明する。当該期間では、発光制御信号ＥＭ（ｎ）はハイ（ＨＩ）からロー（ＬＯ）が供給され、第５のトランジスタＴ５及び第４のトランジスタＴ４はオフ状態となり、第６のトランジスタＴ６はオン状態となっている。また、走査信号Ｇ（ｎ－１）は、ロー（ＬＯ）からハイ（ＨＩ）が供給され、第７のトランジスタＴ７がオン状態となっている。第１のトランジスタＴ１、及び第３のトランジスタＴ３はオフ状態のままである。
【0141】
第６のトランジスタＴ６がオン状態になることに基づき、容量素子ＣＳの第１の電極６９２、第１の電極６９２に電気的に接続された各電極、及び発光素子ＯＬＥＤの第２の電極６８４に初期化電圧ＶＩＮＩが供給される。その結果、容量素子ＣＳの第１の電極６９２、第１の電極６９２に電気的に接続された各電極、及び発光素子ＯＬＥＤの第２の電極６８４が初期化される。また、第４のトランジスタＴ４及び第５のトランジスタＴ５がオフ状態であり、駆動電源線ＰＶＤＤから基準電圧線ＰＶＳＳに電流は流れず、初期化電圧線ＶＭから基準電圧線ＰＶＳＳに電流ＩＩＮＩが流れる。発光素子ＯＬＥＤに流れる電流ＩＩＮＩは、発光素子ＯＬＥＤの第２の電極６８４の電圧と第１の電極６８２の電圧との電位差（電圧ＲＤＡＴＡＢ－基準電圧ＶＳＳＥＬ）に応じた電流（ほぼ０）であり、発光素子ＯＬＥＤは非発光である（発光していない）。
【0142】
【0143】
リセット期間ＰＲＳでは、走査信号Ｇ（ｎ）はロー（ＬＯ）からハイ（ＨＩ）が供給され、第３のトランジスタＴ３はオン状態となっている。また、第６のトランジスタＴ６及び第７のトランジスタＴ７がオン状態のままであり、第１のトランジスタＴ１、第４のトランジスタＴ４及び第５のトランジスタＴ５がオフ状態のままである。
【0144】
第７のトランジスタＴ７及び第３のトランジスタＴ３がオン状態になることに基づき、第１のノードＮ１、第２のノードＮ２、第１のノードＮ１に電気的に接続された各電極、第２のノードＮ２に電気的に接続された各電極、第２のトランジスタＴ２のゲート電極６２２、及び容量素子ＣＳの第２の電極６９４にリセット電圧ＶＳＨが供給される。その結果、第１のノードＮ１、第２のノードＮ２、第１のノードＮ１に電気的に接続された各電極、第２のノードＮ２に電気的に接続された各電極、第２のトランジスタＴ２のゲート電極６２２、及び容量素子ＣＳの第２の電極６９４がリセットされる。また、第６のトランジスタＴ６がオン状態のままであるため、容量素子ＣＳの第１の電極６９２、第１の電極６９２に電気的に接続された各電極、及び発光素子ＯＬＥＤの第２の電極６８４は初期化電圧ＶＩＮＩに保たれる。また、第４のトランジスタＴ４及び第５のトランジスタＴ５がオフ状態のままであるため、駆動電源線ＰＶＤＤから基準電圧線ＰＶＳＳに電流は流れず、初期化電圧線ＶＭから基準電圧線ＰＶＳＳに電流ＩＩＮＩが流れる。発光素子ＯＬＥＤに流れる電流ＩＩＮＩは、上述のとおり、ほぼ０であり、発光素子ＯＬＥＤは非発光である（発光していない）。
【0145】
詳細な図示は省略されるが、図２０に示される第２のトランジスタＴ２はオン状態であるが、第２のトランジスタＴ２のゲート電極６２２と第１の電極６２４との電位差（ゲート電極６２２と第１のノードＮ１との電位差）が、第２のトランジスタＴ２の閾値電圧Ｖｔｈと同じになると、第２のトランジスタＴ２はオフ状態となる。
【0146】
次に、図１８及び図２１を参照し、当フレームのリセット期間ＰＲＳとサンプリング期間ＰＷＲとの間の期間での画素１８０（画素回路１８２）の駆動方法を説明する。当フレームのリセット期間ＰＲＳとサンプリング期間ＰＷＲとの間の期間での画素１８０（画素回路１８２）の駆動方法では、発光制御信号ＥＭ（ｎ）が供給されていること、第６のトランジスタＴ６がｐチャネル型の電界効果トランジスタであること以外の構成、各信号、各トランジスタの状態などは、第１実施形態における当フレームのリセット期間ＰＲＳとサンプリング期間ＰＷＲとの間の期間での画素１８０（画素回路１８１）の駆動方法（図６及び図９参照）と同様である。よって、当フレームのリセット期間ＰＲＳとサンプリング期間ＰＷＲとの間の期間での画素１８０（画素回路１８２）の駆動方法のここでの詳細な説明は省略される。なお、当フレームのリセット期間ＰＲＳとサンプリング期間ＰＷＲとの間の期間においても、上述のとおり、初期化電圧線ＶＭから基準電圧線ＰＶＳＳに電流ＩＩＮＩが流れる。発光素子ＯＬＥＤに流れる電流ＩＩＮＩは、ほぼ０であり、発光素子ＯＬＥＤは非発光である（発光していない）。
【0147】
次に、図１８及び図２２を参照し、当フレームのサンプリング期間ＰＷＲでの画素１８０（画素回路１８２）の駆動方法を説明する。当フレームのサンプリング期間ＰＷＲでの画素１８０（画素回路１８２）の駆動方法では、発光制御信号ＥＭ（ｎ）が供給されていること、第６のトランジスタＴ６がｐチャネル型の電界効果トランジスタであること以外の構成、各信号、各トランジスタの状態などは、第１実施形態における当フレームのサンプリング期間ＰＷＲでの画素１８０（画素回路１８１）の駆動方法（図６及び図１０参照）と同様である。よって、当フレームのサンプリング期間ＰＷＲでの画素１８０（画素回路１８２）の駆動方法のここでの詳細な説明は省略される。なお、当フレームのリセット期間ＰＲＳとサンプリング期間ＰＷＲとの間の期間と同様に、当フレームのサンプリング期間ＰＷＲにおいても、初期化電圧線ＶＭから基準電圧線ＰＶＳＳに電流ＩＩＮＩが流れる。発光素子ＯＬＥＤに流れる電流ＩＩＮＩは、ほぼ０であり、発光素子ＯＬＥＤは非発光である（発光していない）。
【0148】
【0149】
当フレームのサンプリング期間ＰＷＲの後の期間では、走査信号Ｇ（ｎ）はハイ（ＨＩ）からロー（ＬＯ）が供給され、第３のトランジスタＴ３はオフ状態となっている。また、第１のトランジスタＴ１及び第６のトランジスタＴ６がオン状態のままであり、第２のトランジスタＴ２、第４のトランジスタＴ４、第５のトランジスタＴ５及び第７のトランジスタＴ７がオフ状態のままである。走査信号Ｇ（ｎ＋１）にハイ（ＨＩ）が供給され、第１のトランジスタＴ１がオン状態である。よって、第１のトランジスタＴ１の第１の電極６１４の電圧と第２の電極６１６の電圧とは、電圧ＲＤＡＴＡ（ｎ）である。すなわち、第１のトランジスタＴ１の第１の電極６１４の電圧と第２の電極６１６の電圧とは、同じである。よって、第１のトランジスタＴ１には、電流が流れない。
【0150】
第１のトランジスタＴ１がオン状態であり、第２のトランジスタＴ２、第３のトランジスタＴ３及び第７のトランジスタＴ７がオフ状態であるため、第１のノードＮ１及び第１のノードＮ１に電気的に接続された各電極には、電圧ＲＤＡＴＡ（ｎ）が供給される。電圧ＲＤＡＴＡ（ｎ）が第１のノードＮ１に供給されると、第２のトランジスタＴ２のゲート・ソース間の電圧も変化し、第２のトランジスタＴ２がオン状態となる。その結果、第２のノードＮ２、第２のノードＮ２に電気的に接続された各電極、第２のトランジスタＴ２のゲート電極６２２、及び容量素子ＣＳの第２の電極６９４の電圧は、電圧ＶＳＨから降下し、電圧ＲＤＡＴＡ（ｎ）＋閾値電圧Ｖｔｈ（ＲＤＡＴＡ（ｎ）＋Ｖｔｈ）になる。こうして、第２のトランジスタＴ２のゲート電極６２２と第１の電極６２４の間の電位差が、第２のトランジスタＴ２の閾値電圧Ｖｔｈと同じになり、第２のノードＮ２等の電圧の降下が終了するとともに、第２のトランジスタＴ２がオフ状態となる。また、第６のトランジスタＴ６がオン状態であるため、容量素子ＣＳの第１の電極６９２、第１の電極６９２に電気的に接続された各電極、及び発光素子ＯＬＥＤの第２の電極６８４には、初期化電圧ＶＩＮＩが供給されている。当フレームのサンプリング期間ＰＷＲと同様に、当フレームのサンプリング期間ＰＷＲの後の期間においても、初期化電圧線ＶＭから基準電圧線ＰＶＳＳに電流ＩＩＮＩが流れる。発光素子ＯＬＥＤに流れる電流ＩＩＮＩは、ほぼ０であり、発光素子ＯＬＥＤは非発光である（発光していない）。
【0151】
図１８に示されるように、走査信号Ｇ（ｎ）はハイ（ＨＩ）からロー（ＬＯ）が供給され、第３のトランジスタＴ３はオフ状態となったのち、走査信号Ｇ（ｎ＋１）はハイ（ＨＩ）からロー（ＬＯ）が供給され、第１のトランジスタＴ１はオフ状態となる。
【0152】
このとき、第１のトランジスタＴ１はオフ状態であるため、第１のノードＮ１及び第１のノードＮ１に電気的に接続された各電極の電圧には、電圧ＲＤＡＴＡ（ｎ）が保持されている。また、第２のトランジスタＴ１、第３のトランジスタＴ３及び第７のトランジスタＴ７がオフ状態であるため、第２のノードＮ２、第２のノードＮ２に電気的に接続された各電極、第２のトランジスタＴ２のゲート電極６２２、及び容量素子ＣＳの第２の電極６９４には、電圧ＲＤＡＴＡ（ｎ）＋閾値電圧Ｖｔｈ（ＲＤＡＴＡ（ｎ）＋Ｖｔｈ）が保持されている。また、第６のトランジスタＴ６がオン状態であるため、容量素子ＣＳの第１の電極６９２、第１の電極６９２に電気的に接続された各電極、及び発光素子ＯＬＥＤの第２の電極６８４には、初期化電圧ＶＩＮＩが供給されている。よって、当フレームのサンプリング期間ＰＷＲの後の期間に続けて、初期化電圧線ＶＭから基準電圧線ＰＶＳＳに電流ＩＩＮＩが流れる。発光素子ＯＬＥＤに流れる電流ＩＩＮＩは、ほぼ０であり、発光素子ＯＬＥＤは非発光である（発光していない）。
【0153】
【0154】
図１８及び図２４に示されるように、走査信号Ｇ（ｎ－１）、走査信号Ｇ（ｎ）及び走査信号Ｇ（ｎ＋１）は、ロー（ＬＯ）が供給され、第１のトランジスタＴ１、第２のトランジスタＴ２、第３のトランジスタＴ３、第６のトランジスタＴ６及び第７のトランジスタＴ７がオフ状態となっている。また、第４のトランジスタＴ４、第５のトランジスタＴ５及び第６のトランジスタＴ６は発光制御信号ＥＭ（ｎ）からハイ（ＨＩ）が供給され、第４のトランジスタＴ４及び第５のトランジスタＴ５はオン状態となり、第６のトランジスタＴ６はオフ状態となっている。
【0155】
図１１で説明した内容と同様に、第５のトランジスタＴ５の第２の電極６５６が保持する電圧はＲＤＡＴＡ（ｎ）であり、第５のトランジスタＴ５の第１の電極６５４が保持する電圧は初期化電圧ＶＩＮＩである。第５のトランジスタＴ５の第２の電極６５６の電圧及び第１の電極６５４の電圧が、電圧ＲＤＡＴＡ（ｎ）（ＲＤＡＴＡ（ｎ））及び初期化電圧ＶＩＮＩ（ＶＩＮＩ）である状態から、第５のトランジスタＴ５がオン状態になると、図１１で説明した内容と同様に、第５のトランジスタＴ５の第２の電極６５６から第１の電極６５４に電流が流れ、電荷の再分配が起こり、第２の電極６５６の電圧及び第１の電極６５４の電圧が初期化電圧ＶＩＮＩ（ＶＩＮＩ）になる。その他の動作も図１１で説明した内容と同様である。
【0156】
図１８及び図２４に示されるように、第１実施形態の図６、図１１及び図１２を参照して説明した当フレームの発光期間ＰＥＭでの画素１８０（画素回路１８１）の駆動方法と同様の駆動方法が、第２実施形態の駆動方法において実行される。よって、第２実施形態に係る当フレームの発光期間ＰＥＭでの画素１８０（画素回路１８２）の駆動方法の詳細な説明は省略される。
【0157】
簡単に説明すると、第１実施形態の当フレームの発光期間ＰＥＭでの画素１８０（画素回路１８１）の駆動方法と同様に、第２実施形態に係る当フレームの発光期間ＰＥＭにおいても、第２のトランジスタＴ２のゲート電極６２２と第１の電極６２４との間のゲート・ソース間電圧が第２のトランジスタＴ２の閾値電圧Ｖｔｈより高くなるため、第２のトランジスタＴ２はオン状態となる。第４のトランジスタＴ４、第２のトランジスタＴ２及び第５のトランジスタＴ５がオン状態であり、駆動電源線ＰＶＤＤから基準電圧線ＰＶＳＳに、電流ＩＥＬＡが流れる。その結果、電流ＩＥＬＡが、発光素子ＯＬＥＤに流れ、発光素子ＯＬＥＤは発光する。
【0158】
以上説明したように、第２実施形態に係る自発光型表示装置１０Ａでは、第６のトランジスタＴ６がｐチャネル型の電界効果トランジスタであることに基づき、第４のトランジスタＴ４、第５のトランジスタＴ５及び第６のトランジスタＴ６を共通の一つの発光制御信号ＥＭに基づき、同一のタイミングで制御することができる。すなわち、一つの発光制御回路（発光制御回路１３０Ａ）を用いて画素回路１８２を制御し、画素１８０の発光を制御することができる。また、一つの発光制御回路（発光制御回路１３０Ａ）と同様に、第４のトランジスタＴ４、第５のトランジスタＴ５及び第６のトランジスタＴ６を、共通の一つのゲートドライバ回路によって出力されるシフトパルスを用いて制御することができる。よって、自発光型表示装置１０Ａは、第６のトランジスタＴ６がｐチャネル型のトランジスタでない自発光型表示装置と比較して、回路構成を簡略化できるため、自発光型表示装置１０Ａの製造コストを低減できる。
【0159】
次に、図２５及び図２６を参照し、画素１８０（画素回路１８２）が、初期化電圧線ＶＭから供給される電圧ＲＤＡＴＡＢに基づく黒を表示する駆動方法の一例を説明する。第１実施形態と同様に、低周波駆動では、黒期間ＰＢＷＲ以外の駆動は、高周波駆動と同様である。よって、主に、黒期間ＰＢＷＲでの画素１８０（画素回路１８２）駆動がここで説明される。図１～図２４と同一、又は類似する構成については、ここでの説明を省略する。なお、タイミングチャートの横軸は、時間（ＴＩＭＥ）である。
【0160】
はじめに、データ信号ＶＤＡＴＡ、選択信号ＭＵＸＲ、選択信号ＭＵＸＧ、及び選択信号ＭＵＸＢは、第１実施形態の図６を参照した説明と同様であるから、ここでの説明は省略される。
【0161】
当フレームの一つ前のフレーム（Ｋ－１ｓｔＦＲＡＭＥ）の発光期間ＰＥＭでの、画素１８０（画素回路１８２）の駆動方法は、第１実施形態の図１～図５（Ａ）、図１８～図２４を参照して説明された駆動方法と同様である。よって、ここでの説明を省略する。なお、当フレームの一つ前のフレーム（Ｋ－１ｓｔＦＲＡＭＥ）の発光期間ＰＥＭの第１のノードＮ１、第５のトランジスタＴ５の第１の電極６５４、及び発光素子ＯＬＥＤの第２の電極６８４の電圧は、電圧ＶＤＬと電圧ＶＤＨの間の電圧である。
【0162】
次に、当フレームの一つ前のフレーム（Ｋ－１ｓｔＦＲＡＭＥ）の発光期間ＰＥＭに続き実行される黒期間ＰＢＷＲでの画素１８０（画素回路１８２）の駆動方法を説明する。当フレームの黒期間ＰＢＷＲは、一水平期間Ｎ－２ｎｄＨＰの一部、一水平期間Ｎ－１ｓｔＨＰ、一水平期間ＮｔｈＨＰ、一水平期間Ｎ＋１ｓｔＨＰ、及び一水平期間Ｎ＋２ｎｄＨＰの一部と重なる期間である。
【0163】
走査信号Ｇ（ｎ－１）、走査信号Ｇ（ｎ）、走査信号Ｇ（ｎ＋１）及び発光制御信号ＥＭ（ｎ）はロー（ＬＯ）が供給されている。第１のトランジスタＴ１、第２のトランジスタＴ２、第３のトランジスタＴ３、第４のトランジスタＴ４、第５のトランジスタＴ５及び第７のトランジスタＴ７がオフ状態であり、第６のトランジスタＴ６がオン状態である。
【0164】
第６のトランジスタＴ６がオン状態であるため、容量素子ＣＳの第１の電極６９２、第１の電極６９２に電気的に接続された各電極、及び発光素子ＯＬＥＤの第２の電極６８４には、電圧ＲＤＡＴＡＢが供給されている。よって、初期化電圧線ＶＭから基準電圧線ＰＶＳＳに電流ＩＲＢが流れる。発光素子ＯＬＥＤに流れる電流ＩＲＢは、電圧ＲＤＡＴＡＢに基づく黒を表示するための電流であり、発光素子ＯＬＥＤはほぼ発光しない（発光していない）。よって、画素１８０は黒を表示する。
【0165】
当フレーム（ＫｔｈＦＲＡＭＥ）の発光期間ＰＥＭでの、画素１８０（画素回路１８２）の駆動方法は、当フレームの一つ前のフレーム（Ｋ－１ｓｔＦＲＡＭＥ）の発光期間ＰＥＭでの、画素１８０（画素回路１８２）の駆動方法と同様である。よって、ここでの説明を省略する。なお、当フレーム（ＫｔｈＦＲＡＭＥ）の発光期間ＰＥＭの第１のノードＮ１、第５のトランジスタＴ５の第１の電極６５４、及び発光素子ＯＬＥＤの第２の電極６８４の電圧は、電圧ＶＤＬと電圧ＶＤＨの間の電圧である。
【0166】
自発光型表示装置１０Ａの黒期間ＰＢＷＲでは、電圧ＲＤＡＴＡＢが初期化電圧線ＶＭから発光素子ＯＬＥＤの第２の電極６８４に供給されることによって、自発光型表示装置１０Ａは黒を表示することができる。その結果、自発光型表示装置１０Ａは、フリッカを調整することができる。
【0167】
また、自発光型表示装置１０Ａの黒期間ＰＢＷＲでは、画像データ信号線３２１から第１のトランジスタＴ１を介して第１のノードＮ１に、黒を表示するためのデータを供給する必要がないため、発光制御信号ＥＭを用いて第１のノードＮ１に電気的に接続された第５のトランジスタＴ５を駆動する必要が無い。よって、自発光型表示装置１０Ａの黒期間ＰＢＷＲでは、発光制御回路１３０Ａを駆動する必要が無いため、自発光型表示装置１０Ａの駆動方法を簡素化することが可能であると共に、自発光型表示装置１０Ａの消費電力を低減することができる。
【0168】
＜３．第３実施形態＞
図２７～図２９を参照し、第３実施形態に係る画素回路１８３を説明する。画素回路１８３では、第４のトランジスタＴ４、第５のトランジスタＴ５及び第６のトランジスタＴ６のトランジスタの極性が、画素回路１８２と逆になっている。具体的には、画素回路１８２では、第４のトランジスタＴ４及び第５のトランジスタＴ５がｎチャネル型の電界効果トランジスタであり、第６のトランジスタＴ６のトランジスタがｐチャネル型の電界効果トランジスタであるのに対し、画素回路１８３では、第４のトランジスタＴ４及び第５のトランジスタＴ５がｐチャネル型の電界効果トランジスタであり、第６のトランジスタＴ６のトランジスタがｎチャネル型の電界効果トランジスタである。トランジスタの極性以外の構成は、自発光型表示装置１０Ａ及び画素回路１８２と同様である。図２７～図２９に示された画素回路１８３は一例であって、画素回路１８３は図２７～図２９に示された例に限定されない。第１実施形態及び第２実施形態で説明された自発光型表示装置１０、１０Ａの構成と同一、又は類似する構成、及び、図１～図２６と同一、又は類似する構成については、ここでの説明を省略する。
図２７～図２９を参照し、第３実施形態に係る画素回路１８３を説明する。画素回路１８３では、第４のトランジスタＴ４、第５のトランジスタＴ５及び第６のトランジスタＴ６のトランジスタの極性が、画素回路１８２と逆になっている。具体的には、画素回路１８２では、第４のトランジスタＴ４及び第５のトランジスタＴ５がｎチャネル型の電界効果トランジスタであり、第６のトランジスタＴ６のトランジスタがｐチャネル型の電界効果トランジスタであるのに対し、画素回路１８３では、第４のトランジスタＴ４及び第５のトランジスタＴ５がｐチャネル型の電界効果トランジスタであり、第６のトランジスタＴ６のトランジスタがｎチャネル型の電界効果トランジスタである。トランジスタの極性以外の構成は、自発光型表示装置１０Ａ及び画素回路１８２と同様である。図２７～図２９に示された画素回路１８３は一例であって、画素回路１８３は図２７～図２９に示された例に限定されない。第１実施形態及び第２実施形態で説明された自発光型表示装置１０、１０Ａの構成と同一、又は類似する構成、及び、図１～図２６と同一、又は類似する構成については、ここでの説明を省略する。
【0169】
【0170】
画素回路１８３は、画素回路１８１及び画素回路１８２と同様に画素１８０を駆動するための回路である。上述のとおり、画素回路１８３は、画素回路１８２と比べて、第４のトランジスタＴ４及び第５のトランジスタＴ５がｐチャネル型の電界効果トランジスタであり、第６のトランジスタＴ６のトランジスタがｎチャネル型の電界効果トランジスタである点が異なる。
【0171】
図２７～図２９を参照し、画素１８０（画素回路１８３）の駆動方法を説明する。図２８は自発光型表示装置１０Ａ（画素１８０（画素回路１８３））の駆動方法のリセット期間ＰＲＳ、サンプリング期間ＰＷＲ及び発光期間ＰＥＭを説明するための図である。図２９は自発光型表示装置１０Ａ（画素１８０（画素回路１８３））の駆動方法の黒期間ＰＢＷＲを説明するための図である。
【0172】
第３実施形態に係る画素回路１８３では、第４のトランジスタＴ４及び第５のトランジスタＴ５がｐチャネル型の電界効果トランジスタであり、第６のトランジスタＴ６のトランジスタがｎチャネル型の電界効果トランジスタであるため、第２実施形態に係る画素回路１８２に対して、発光制御信号ＥＭ（ｎ）が反転している。
【0173】
図２８及び図２９に示されるように、当フレームの一つ前のフレーム（Ｋ－１ｓｔＦＲＡＭＥ）の発光期間ＰＥＭ、及び当フレーム（ＫｔｈＦＲＡＭＥ）の発光期間ＰＥＭでの画素１８０（画素回路１８３）の駆動方法では、発光制御信号ＥＭ（ｎ）はロー（ＬＯ）が供給されている。よって、図２７に示される第４のトランジスタＴ４及び第５のトランジスタＴ５はオン状態となり、図２７に示される第６のトランジスタＴ６はオフ状態となる。
【0174】
図２８及び図２９に示されるように、当フレームの一つ前のフレーム（Ｋ－１ｓｔＦＲＡＭＥ）の発光期間ＰＥＭと、当フレーム（ＫｔｈＦＲＡＭＥ）の発光期間ＰＥＭとの間の期間での画素１８０（画素回路１８３）の駆動方法では、発光制御信号ＥＭ（ｎ）はハイ（ＨＩ又はＨＩＬ）が供給されている。よって、図２７に示される第４のトランジスタＴ４及び第５のトランジスタＴ５はオフ状態となり、図２７に示される第６のトランジスタＴ６はオン状態となっている。
【0175】
第３実施形態に係る自発光型表示装置１０Ａ（画素１８０（画素回路１８３））の駆動方法では、発光制御信号ＥＭ（ｎ）以外の構成、各信号、各トランジスタの状態などは、第２実施形態の図１５～図２６を参照して説明された自発光型表示装置１０Ａの構成、機能及び駆動方法と同様である。よって、ここでの説明を省略する。
【0176】
例えば、当フレーム（ＫｔｈＦＲＡＭＥ）の発光期間ＰＥＭでは、第５のトランジスタＴ５がｐチャネル型の電界効果トランジスタであることによって、発光制御信号ＥＭ（ｎ）にハイ（ＨＩ）からロー（ＬＯ）が供給される。画素回路１８３では、発光制御信号ＥＭ（ｎ）にハイ（ＨＩ）からロー（ＬＯ）が供給されるため、発光制御信号ＥＭ（ｎ）にロー（ＬＯ）からハイ（ＨＩ）が供給される場合より、発光制御信号線３３４Ａと発光素子ＯＬＥＤの第２の電極６８４（アノード電極）とのカップリングに伴う、アノード電極の電圧の上昇を抑制することができる。アノード電極の電圧が上昇すると、画素１８０が黒を表示する場合より大きな電流が発光素子ＯＬＥＤに流れるため、画素１８０が黒を表示し難くなる。一方、第３実施形態に係る自発光型表示装置１０Ａ（画素１８０（画素回路１８３））は、アノード電極の電圧の上昇を抑制することができるため、黒を表示する際のマージンを大きくすることができる。
【0177】
また、第３実施形態に係る自発光型表示装置１０Ａ（画素１８０（画素回路１８３））の駆動方法では、第４のトランジスタＴ４がｐチャネル型の電界効果トランジスタであることによって、発光制御信号ＥＭ（ｎ）の高電圧を、ハイ（ＨＩ）から、ハイ（ＨＩ）より低いハイ（ＨＩＬ）に低減することができる。その結果、第４のトランジスタＴ４のゲート電極６４２に供給される電圧を低減できるため、自発光型表示装置１０Ａの消費電力を低減することができる。
【0178】
＜４．第４実施形態＞
図３０～図４３を参照し、第４実施形態に係る自発光型表示装置で使用される半導体装置４０の製造方法の一例、電気特性及び画素回路を説明する。図３０及び図３１は、本発明の一実施形態に係る自発光型表示装置で用いられる半導体装置４０の概要を示す断面図及び平面図である。図３２は、半導体装置４０の製造方法を示すシーケンス図である。図３３～図４１は、半導体装置４０の製造方法を示す断面図である。図４２は、半導体装置４０の電気特性の一例及び比較例の半導体装置の電気特性の一例を示すグラフである。図４３は、半導体装置４０を用いた画素回路の構成を示す模式図である。図１～図２９と同一、又は類似する構成などについては、ここでの説明を省略する。
図３０～図４３を参照し、第４実施形態に係る自発光型表示装置で使用される半導体装置４０の製造方法の一例、電気特性及び画素回路を説明する。図３０及び図３１は、本発明の一実施形態に係る自発光型表示装置で用いられる半導体装置４０の概要を示す断面図及び平面図である。図３２は、半導体装置４０の製造方法を示すシーケンス図である。図３３～図４１は、半導体装置４０の製造方法を示す断面図である。図４２は、半導体装置４０の電気特性の一例及び比較例の半導体装置の電気特性の一例を示すグラフである。図４３は、半導体装置４０を用いた画素回路の構成を示す模式図である。図１～図２９と同一、又は類似する構成などについては、ここでの説明を省略する。
【0179】
第４実施形態の説明では、基板から酸化物半導体層に向かう方向を上又は上方と呼び、酸化物半導体層から基板に向かう方向を下又は下方と呼ぶ。また、第４実施形態の説明では、例えば、基板及び酸化物半導体層の配置が、上下逆になるように配置されてもよい。基板上の酸化物半導体層という表現は、基板及び酸化物半導体層の配置の上下関係を説明しているに過ぎず、基板と酸化物半導体層との間に他の部材が配置されてもよい。上方又は下方という表現は、複数の層が積層された構造における積層順を意味する。例えば、トランジスタの上方の画素電極と表現する場合、平面視において、トランジスタ及び画素電極の位置関係が重ならない位置関係であってよい。一方、トランジスタの鉛直上方の画素電極と表現する場合は、平面視において、トランジスタ及び画素電極の位置関係が重なる位置関係を意味する。
【0180】
＜４－１．半導体装置４０の構成＞
図３０に示されるように、半導体装置４０は基板４００の上方に設けられている。半導体装置４０は、ゲート電極４０５、ゲート絶縁層４１０、４２０、金属酸化物層４３０、酸化物半導体層４４０、ゲート絶縁層４５０、ゲート電極４６０、絶縁層４７０、４８０、ソース電極２０１、及びドレイン電極２０３を含む。ソース電極２０１及びドレイン電極２０３を特に区別しない場合、これらを併せてソース・ドレイン電極２００と呼ぶ場合がある。
図３０に示されるように、半導体装置４０は基板４００の上方に設けられている。半導体装置４０は、ゲート電極４０５、ゲート絶縁層４１０、４２０、金属酸化物層４３０、酸化物半導体層４４０、ゲート絶縁層４５０、ゲート電極４６０、絶縁層４７０、４８０、ソース電極２０１、及びドレイン電極２０３を含む。ソース電極２０１及びドレイン電極２０３を特に区別しない場合、これらを併せてソース・ドレイン電極２００と呼ぶ場合がある。
【0181】
ゲート電極４０５は基板４００の上に設けられている。ゲート絶縁層４１０及びゲート絶縁層４２０は基板４００及びゲート電極４０５の上に設けられている。金属酸化物層４３０はゲート絶縁層４２０の上に設けられている。金属酸化物層４３０はゲート絶縁層４２０に接している。酸化物半導体層４４０は金属酸化物層４３０の上に設けられている。酸化物半導体層４４０は金属酸化物層４３０に接している。酸化物半導体層４４０の主面のうち、金属酸化物層４３０に接する面を下面４４２と呼ぶ。金属酸化物層４３０の端部と酸化物半導体層４４０の端部は略一致している。
【0182】
第４実施形態では、金属酸化物層４３０と基板４００との間に、半導体層又は酸化物半導体層は設けられていない。
【0183】
第４実施形態では、金属酸化物層４３０がゲート絶縁層４２０に接し、酸化物半導体層４４０が金属酸化物層４３０に接している構成が例示されているが、この構成に限定されない。ゲート絶縁層４２０と金属酸化物層４３０との間に他の層が設けられていてもよい。金属酸化物層４３０と酸化物半導体層４４０との間に他の層が設けられていてもよい。
【0184】
図３０では、金属酸化物層４３０の側壁と酸化物半導体層４４０の側壁とが直線上に並んでいるが、この構成に限定されない。基板４００の主面に対する金属酸化物層４３０の側壁の角度が酸化物半導体層４４０の側壁の角度と異なっていてもよい。金属酸化物層４３０及び酸化物半導体層４４０の少なくともいずれか一方の側壁の断面形状が湾曲していてもよい。
【0185】
ゲート電極４６０は酸化物半導体層４４０に対向している。ゲート絶縁層４５０は、酸化物半導体層４４０とゲート電極４６０との間に設けられている。ゲート絶縁層４５０は酸化物半導体層４４０に接している。酸化物半導体層４４０の主面のうち、ゲート絶縁層４５０に接する面を上面４４１と呼ぶ。上面４４１と下面４４２との間の面を側面４４３と呼ぶ。絶縁層４７０、４８０はゲート絶縁層４５０及びゲート電極４６０の上に設けられている。絶縁層４７０、４８０には、酸化物半導体層４４０に達する開口４７１、４７３が設けられている。ソース電極２０１は開口４７１の内部に設けられている。ソース電極２０１は開口４７１の底部で酸化物半導体層４４０に接している。ドレイン電極２０３は開口４７３の内部に設けられている。ドレイン電極２０３は開口４７３の底部で酸化物半導体層４４０に接している。
【0186】
ゲート電極４０５は、半導体装置４０のボトムゲートとしての機能及び酸化物半導体層４４０に対する遮光膜としての機能を備える。ゲート絶縁層４１０は、基板４００から酸化物半導体層４４０に向かって拡散する不純物を遮蔽するバリア膜としての機能を備える。ゲート絶縁層４１０、４２０は、ボトムゲートに対するゲート絶縁層としての機能を備える。金属酸化物層４３０は、アルミニウムを主成分とする酸化金属を含む層であり、酸素や水素などのガスを遮蔽するガスバリア膜としての機能を備える。
【0187】
酸化物半導体層４４０は、ソース領域Ｓ、ドレイン領域Ｄ、及びチャネル領域ＣＨに区分される。チャネル領域ＣＨは、酸化物半導体層４４０のうちゲート電極４６０の鉛直下方の領域である。ソース領域Ｓは、酸化物半導体層４４０のうちゲート電極４６０と重ならない領域であって、チャネル領域ＣＨよりもソース電極２０１に近い側の領域である。ドレイン領域Ｄは、酸化物半導体層４４０のうちゲート電極４６０と重ならない領域であって、チャネル領域ＣＨよりもドレイン電極２０３に近い側の領域である。チャネル領域ＣＨにおける酸化物半導体層４４０は、半導体としての物性を備えている。ソース領域Ｓ及びドレイン領域Ｄにおける酸化物半導体層４４０は、導電体としての物性を備えている。
【0188】
ゲート電極４６０は半導体装置４０のトップゲート及び酸化物半導体層４４０に対する遮光膜としての機能を備える。ゲート絶縁層４５０はトップゲートに対するゲート絶縁層としての機能を備え、製造プロセスにおける熱処理によって酸素を放出する機能を備える。絶縁層４７０、４８０はゲート電極４６０とソース・ドレイン電極２００とを絶縁し、両者間の寄生容量を低減する機能を備える。半導体装置４０の動作は、主にゲート電極４６０に供給される電圧によって制御される。ゲート電極４０５には補助的な電圧が供給される。ただし、ゲート電極４０５を単に遮光膜として用いる場合、ゲート電極４０５に特定の電圧が供給されず、フローティングであってもよい。すなわち、ゲート電極４０５は単に「遮光膜」と呼ばれてもよい。
【0189】
第４実施形態では、半導体装置４０として、ゲート電極が酸化物半導体層の上方及び下方の両方に設けられたデュアルゲート型トランジスタが用いられた構成を例示するが、この構成に限定されない。例えば、半導体装置４０として、ゲート電極が酸化物半導体層の下方のみに設けられたボトムゲート型トランジスタ、又はゲート電極が酸化物半導体層の上方のみに設けられたトップゲート型トランジスタが用いられてもよい。上記の構成はあくまで一実施形態に過ぎず、本発明は上記の構成に限定されない。
【0190】
図３１に示されるように、平面視において、金属酸化物層４３０の平面パターンは、酸化物半導体層４４０の平面パターンと略同一である。図３０及び図３１を参照すると、酸化物半導体層４４０の下面４４２は金属酸化物層４３０によって覆われている。特に、第４実施形態では、酸化物半導体層４４０の下面４４２の全てが、金属酸化物層４３０によって覆われている。Ｄ１方向において、ゲート電極４０５の幅はゲート電極４６０の幅より大きい。Ｄ１方向は、ソース電極２０１とドレイン電極２０３とを結ぶ方向であり、半導体装置４０のチャネル長Ｌを示す方向である。具体的には、酸化物半導体層４４０とゲート電極４６０とが重なる領域（チャネル領域ＣＨ）のＤ１方向の長さがチャネル長Ｌであり、当該チャネル領域ＣＨのＤ２方向の幅がチャネル幅Ｗである。
【0191】
第４実施形態では、酸化物半導体層４４０の下面４４２の全てが金属酸化物層４３０によって覆われた構成を例示したが、この構成に限定されない。例えば、酸化物半導体層４４０の下面４４２の一部が金属酸化物層４３０と接していなくてもよい。例えば、チャネル領域ＣＨにおける酸化物半導体層４４０の下面４４２の全てが金属酸化物層４３０によって覆われ、ソース領域Ｓ及びドレイン領域Ｄにおける酸化物半導体層４４０の下面４４２の全て又は一部が金属酸化物層４３０によって覆われていなくてもよい。すなわち、ソース領域Ｓ及びドレイン領域Ｄにおける酸化物半導体層４４０の下面４４２の全て又は一部が金属酸化物層４３０と接していなくてもよい。ただし、上記の構成では、チャネル領域ＣＨにおける酸化物半導体層４４０の下面４４２の一部が金属酸化物層４３０によって覆われておらず、当該下面４４２のその他の部分が金属酸化物層４３０と接していてもよい。
【0192】
第４実施形態では、ゲート絶縁層４５０が全面に形成され、ゲート絶縁層４５０に開口４７１、４７３が設けられた構成を例示したが、この構成に限定されない。ゲート絶縁層４５０が、開口４７１、４７３が設けられた形状とは異なる形状にパターニングされていてもよい。例えば、ソース領域Ｓ及びドレイン領域Ｄの全部又は一部の酸化物半導体層４４０を露出するようにゲート絶縁層４５０がパターニングされていてもよい。すなわち、ソース領域Ｓ及びドレイン領域Ｄのゲート絶縁層４５０が除去され、これらの領域で酸化物半導体層４４０と絶縁層４７０とが接していてもよい。
【0193】
図３１では、平面視において、ソース・ドレイン電極２００がゲート電極４０５及びゲート電極４６０と重ならない構成が例示されているが、この構成に限定されない。例えば、平面視において、ソース・ドレイン電極２００がゲート電極４０５及びゲート電極４６０の少なくともいずれか一方と重なっていてもよい。上記の構成はあくまで一実施形態に過ぎず、本発明は上記の構成に限定されない。
【0194】
＜４－２．半導体装置４０の各部材の材質＞
基板４００として、ガラス基板、石英基板、及びサファイア基板など、透光性を有する剛性基板が用いられる。基板４００が可撓性を備える必要がある場合、基板４００として、ポリイミド基板、アクリル基板、シロキサン基板、フッ素樹脂基板など、樹脂を含む基板が用いられる。基板４００として樹脂を含む基板が用いられる場合、基板４００の耐熱性を向上させるために、上記の樹脂に不純物が導入されてもよい。特に、半導体装置４０がトップエミッション型の自発光型表示装置に用いられる場合、基板４００が透明である必要はないため、基板４００の透明度を悪化させる不純物が用いられてもよい。
基板４００として、ガラス基板、石英基板、及びサファイア基板など、透光性を有する剛性基板が用いられる。基板４００が可撓性を備える必要がある場合、基板４００として、ポリイミド基板、アクリル基板、シロキサン基板、フッ素樹脂基板など、樹脂を含む基板が用いられる。基板４００として樹脂を含む基板が用いられる場合、基板４００の耐熱性を向上させるために、上記の樹脂に不純物が導入されてもよい。特に、半導体装置４０がトップエミッション型の自発光型表示装置に用いられる場合、基板４００が透明である必要はないため、基板４００の透明度を悪化させる不純物が用いられてもよい。
【0195】
ゲート電極４０５、ゲート電極４６０、及びソース・ドレイン電極２００として、一般的な金属材料が用いられる。例えば、これらの部材として、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ビスマス（Ｂｉ）、銀（Ａｇ）、銅（Ｃｕ）、及びこれらの合金又は化合物が用いられる。ゲート電極４０５、ゲート電極４６０、及びソース・ドレイン電極２００として、上記の材料が単層で用いられてよく、積層で用いられてもよい。
【0196】
ゲート絶縁層４１０、４２０及び絶縁層４７０、４８０として、一般的な絶縁性材料が用いられる。例えば、これらの絶縁層として、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化シリコン（ＳｉＮｘ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ）、窒化アルミニウム（ＡｌＮｘ）などの無機絶縁層が用いられる。
【0197】
ゲート絶縁層４５０として、上記の絶縁層のうち酸素を含む絶縁層が用いられる。例えば、ゲート絶縁層４５０として、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）などの無機絶縁層が用いられる。
【0198】
ゲート絶縁層４２０として、熱処理によって酸素を放出する機能を備える絶縁層が用いられる。ゲート絶縁層４２０が酸素を放出する熱処理の温度は、例えば、６００℃以下、５００℃以下、４５０℃以下、又は４００℃以下である。すなわち、ゲート絶縁層４２０は、例えば、基板４００としてガラス基板が用いられた場合の半導体装置４０の製造工程で行われる熱処理温度で酸素を放出する。
【0199】
ゲート絶縁層４５０として、欠陥が少ない絶縁層が用いられる。例えば、ゲート絶縁層４５０における酸素の組成比と、ゲート絶縁層４５０と同様の組成の絶縁層（以下、「他の絶縁層」という）における酸素の組成比と、を比較した場合、ゲート絶縁層４５０における酸素の組成比の方が当該他の絶縁層における酸素の組成比よりも当該絶縁層に対する化学量論比に近い。具体的には、ゲート絶縁層４５０及び絶縁層４８０の各々に酸化シリコン（ＳｉＯｘ）が用いられる場合、ゲート絶縁層４５０として用いられる酸化シリコンにおける酸素の組成比は、絶縁層４８０として用いられる酸化シリコンにおける酸素の組成比に比べて、酸化シリコンの化学量論比に近い。例えば、ゲート絶縁層４５０として、電子スピン共鳴法（ＥＳＲ）で評価したときに欠陥が観測されない層が用いられてもよい。
【0200】
上記のＳｉＯｘＮｙ及びＡｌＯｘＮｙは、酸素（Ｏ）よりも少ない比率（ｘ＞ｙ）の窒素（Ｎ）を含有するシリコン化合物及びアルミニウム化合物である。ＳｉＮｘＯｙ及びＡｌＮｘＯｙは、窒素よりも少ない比率（ｘ＞ｙ）の酸素を含有するシリコン化合物及びアルミニウム化合物である。
【0201】
金属酸化物層４３０及び後述するように製造工程で用いられる金属酸化物層４９０として、アルミニウムを主成分とする金属酸化物が用いられる。例えば、金属酸化物層４３０（又は金属酸化物層４９０）として、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ）、窒化アルミニウム（ＡｌＮｘ）などの無機絶縁層が用いられる。「アルミニウムを主成分とする金属酸化物層」とは、金属酸化物層４３０（又は金属酸化物層４９０）に含まれるアルミニウムの比率が、金属酸化物層４３０（又は金属酸化物層４９０）全体の１％以上であることを意味する。金属酸化物層４３０（又は金属酸化物層４９０）に含まれるアルミニウムの比率は、金属酸化物層４３０全体の５％以上７０％以下、１０％以上６０％以下、又は３０％以上５０％以下であってもよい。上記の比率は、質量比であってもよく、重量比であってもよい。
【0202】
酸化物半導体層４４０として、半導体の特性を有する金属酸化物を用いることができる。例えば、酸化物半導体層４４０として、インジウム（Ｉｎ）を含む２以上の金属を含む酸化物半導体が用いられる。酸化物半導体層４４０の全体に対するインジウムの比率は５０％以上である。酸化物半導体層４４０として、インジウムに加えて、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、イットリウム（Ｙ）、ジルコニア（Ｚｒ）、ランタノイドが用いられる。酸化物半導体層４４０として、上記以外の元素が用いられてもよい。
【0203】
酸化物半導体層４４０はアモルファスであってよく、結晶性であってもよい。また、酸化物半導体層４４０はアモルファスと結晶の混相であってもよい。下記のように、インジウムの比率が５０％以上である酸化物半導体層４４０では、酸素欠損が形成されやすい。結晶性の酸化物半導体は、アモルファスの酸化物半導体に比べて酸素欠損が形成されにくい。したがって、上記のような酸化物半導体層４４０は結晶性であることが好ましい。
【0204】
＜４－３．本発明に至る過程で新たに認識された課題＞
酸化物半導体層４４０におけるインジウムの比率が５０％以上であることで、高移動度の半導体装置４０を実現することができる。一方、このような酸化物半導体層４４０では、酸化物半導体層４４０に含まれる酸素が還元されやすく、酸化物半導体層４４０に酸素欠損が形成されやすい。
酸化物半導体層４４０におけるインジウムの比率が５０％以上であることで、高移動度の半導体装置４０を実現することができる。一方、このような酸化物半導体層４４０では、酸化物半導体層４４０に含まれる酸素が還元されやすく、酸化物半導体層４４０に酸素欠損が形成されやすい。
【0205】
半導体装置４０では、製造プロセスの熱処理工程において、酸化物半導体層４４０よりも基板４００側に設けられる層（例えば、ゲート絶縁層４１０、４２０）から水素が放出され、その水素が酸化物半導体層４４０に到達することで、酸化物半導体層４４０に酸素欠損が発生する。この酸素欠損の発生は、酸化物半導体層４４０のパターンサイズが大きいほど顕著である。このような酸素欠損の発生を抑制するために、酸化物半導体層４４０の下面４４２への水素の到達を抑制する必要がある。上記の内容が一つ目の課題である。
【0206】
上記の課題とは別に、以下に示す二つ目の課題がある。酸化物半導体層４４０の上面４４１は、酸化物半導体層４４０が形成された後の工程（例えば、パターニング工程又はエッチング工程）の影響を受ける。一方、酸化物半導体層４４０の下面４４２（酸化物半導体層４４０の基板４００側の面）は、上記のような影響を受けない。
【0207】
したがって、酸化物半導体層４４０の上面４４１に形成される酸素欠損は、酸化物半導体層４４０の下面４４２に形成される酸素欠損より多い。すなわち、酸化物半導体層４４０中の酸素欠損は、酸化物半導体層４４０の厚さ方向に一様に存在しているのではなく、酸化物半導体層４４０の厚さ方向に不均一な分布で存在している。具体的には、酸化物半導体層４４０中の酸素欠損は、酸化物半導体層４４０の下面４４２側ほど少なく、酸化物半導体層４４０の上面４４１側ほど多い。
【0208】
上記のような酸素欠損分布を有する酸化物半導体層４４０に対して、一様に酸素供給処理を行う場合、酸化物半導体層４４０の上面４４１側に形成された酸素欠損を修復するために必要な量の酸素を供給すると、酸化物半導体層４４０の下面４４２側には酸素が過剰に供給される。その結果、下面４４２側では、過剰酸素によって酸素欠損とは異なる欠陥準位が形成されてしまい、信頼性試験における特性変動、又は電界効果移動度の低下などの現象が発生する。したがって、このような現象を抑制するためには、酸化物半導体層４４０の下面４４２側への酸素供給を抑制しつつ、酸化物半導体層４４０の上面４４１側へ酸素を供給する必要がある。
【0209】
上記の課題は、本発明に至る過程で新たに認識された課題であり、従来から認識されていた課題ではない。従来の構成及び製造方法では、酸化物半導体層への酸素供給処理によって、半導体装置の初期特性が改善されても、信頼性試験による特性変動が発生するという、初期特性と信頼性試験との間にトレードオフの関係があった。しかし、第４実施形態に係る構成によって、上記の課題が解決され、半導体装置４０の良好な初期特性及び信頼性試験結果を得ることができる。
【0210】
＜４－４．半導体装置４０の製造方法＞
図３２～図４１を用いて、半導体装置４０の製造方法を説明する。ここでは、金属酸化物層４３０、４９０として酸化アルミニウムが用いられた半導体装置４０の製造方法の一例を説明する。
図３２～図４１を用いて、半導体装置４０の製造方法を説明する。ここでは、金属酸化物層４３０、４９０として酸化アルミニウムが用いられた半導体装置４０の製造方法の一例を説明する。
【0211】
図３２及び図３３に示されるように、基板４００の上にボトムゲートとしてゲート電極４０５が形成され、ゲート電極４０５の上にゲート絶縁層４１０、４２０が形成される（図３２のステップＳ２００１の「Ｂｏｔｔｏｍ ＧＩ／ＧＥ形成」）。ゲート絶縁層４１０として、例えば、窒化シリコンが形成される。ゲート絶縁層４２０として、例えば、酸化シリコンが形成される。ゲート絶縁層４１０、４２０はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜される。ゲート絶縁層４１０、４２０の一方又は両方を「第１絶縁層」という場合がある。
【0212】
ゲート絶縁層４１０として窒化シリコンが用いられることで、ゲート絶縁層４１０は、例えば基板４００側から酸化物半導体層４４０に向かって拡散する不純物をブロックすることができる。ゲート絶縁層４２０として用いられる酸化シリコンは、熱処理によって酸素を放出する物性の酸化シリコンである。
【0213】
図３２及び図３４に示されるように、ゲート絶縁層４２０の上に金属酸化物層４３０及び酸化物半導体層４４０を形成する（図３２のステップＳ２００２の「ＯＳ／ＡｌＯｘ成膜」）。この工程について、基板４００の上にゲート絶縁層４１０、４２０を形成し、ゲート絶縁層４１０、４２０の上に金属酸化物層４３０を形成する、と呼ぶ場合がある。又は、基板４００の上に金属酸化物層４３０を形成し、金属酸化物層４３０の上に酸化物半導体層４４０を形成する、という場合がある。具体的には、酸化物半導体層４４０は金属酸化物層４３０に接するように形成される。金属酸化物層４３０及び酸化物半導体層４４０は、スパッタリング法又は原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）によって成膜される。
【0214】
金属酸化物層４３０の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、１ｎｍ以上５０ｎｍ以下、１ｎｍ以上３０ｎｍ以下、又は１ｎｍ以上１０ｎｍ以下である。第４実施形態では、金属酸化物層４３０として酸化アルミニウムが用いられる。酸化アルミニウムはガスに対する高いバリア性を備えている。第４実施形態では、金属酸化物層４３０として用いられた酸化アルミニウムは、ゲート絶縁層４２０から放出された水素及び酸素をブロックし、放出された水素及び酸素が酸化物半導体層４４０に到達することを抑制する。
【0215】
酸化物半導体層４４０の厚さは、例えば、１０ｎｍ以上１００ｎｍ以下、１５ｎｍ以上７０ｎｍ以下、又は２０ｎｍ以上４０ｎｍ以下である。後述する熱処理（ＯＳアニール）前の酸化物半導体層４４０はアモルファスである。
【0216】
後述するＯＳアニールによって、酸化物半導体層４４０を結晶化する場合、成膜後かつＯＳアニール前の酸化物半導体層４４０はアモルファス（酸化物半導体の結晶成分が少ない状態）であることが好ましい。すなわち、酸化物半導体層４４０の成膜条件は、成膜直後の酸化物半導体層４４０ができるだけ結晶化しない条件であることが好ましい。例えば、スパッタリング法によって酸化物半導体層４４０が成膜される場合、被成膜対象物（基板４００及びその上に形成された構造物）の温度を制御しながら酸化物半導体層４４０が成膜される。
【0217】
スパッタリング法によって被成膜対象物に対して成膜を行うと、プラズマ中で発生したイオン及びスパッタリングターゲットによって反跳した原子が被成膜対象物に衝突するため、成膜処理に伴い被成膜対象物の温度が上昇する。成膜処理中の被成膜対象物の温度が上昇すると、成膜直後の状態で酸化物半導体層４４０に微結晶が含まれ、その後のＯＳアニールによる結晶化が阻害される。上記のように被成膜対象物の温度を制御するために、例えば、被成膜対象物を冷却しながら成膜を行うことができる。例えば、被成膜対象物の被成膜面（表面）の温度（以下、「成膜温度」と呼ぶ。）が１００℃以下、７０℃以下、５０℃以下、又は３０℃以下になるように、被成膜対象物を当該被成膜面の反対側の面から冷却することができる。上記のように、被成膜対象物を冷却しながら酸化物半導体層４４０の成膜を行うことで、成膜直後の状態で結晶成分が少ない酸化物半導体層４４０を成膜することができる。
【0218】
図３２及び図３５に示されるように、酸化物半導体層４４０のパターンを形成する（図３２のステップＳ２００３の「ＯＳパターン形成」）。図示しないが、酸化物半導体層４４０の上にレジストマスクを形成し、当該レジストマスクを用いて酸化物半導体層４４０をエッチングする。酸化物半導体層４４０のエッチングとして、ウェットエッチングが用いられてもよく、ドライエッチングが用いられてもよい。ウェットエッチングとして、酸性のエッチャントを用いてエッチングを行うことができる。エッチャントとして、例えば、シュウ酸又はフッ酸を用いることができる。
【0219】
酸化物半導体層４４０のパターン形成の後に酸化物半導体層４４０に対して熱処理（ＯＳアニール）が行われる（図３２のステップＳ２００４の「ＯＳアニール」）。第４実施形態では、このＯＳアニールによって、酸化物半導体層４４０が結晶化する。
【0220】
図３２及び図３６に示されるように、金属酸化物層４３０のパターンを形成する（図３２のステップＳ２００５の「ＡｌＯｘパターン形成」）。金属酸化物層４３０は、上記の工程でパターニングされた酸化物半導体層４４０をマスクとしてエッチングされる。金属酸化物層４３０のエッチングとして、ウェットエッチングが用いられてもよく、ドライエッチングが用いられてもよい。ウェットエッチングとして、例えば希釈フッ酸（ＤＨＦ）が用いられる。上記のように、酸化物半導体層４４０をマスクとして金属酸化物層４３０をエッチングすることで、フォトリソグラフィ工程を省略することができる。
【0221】
図３２及び図３７に示されるように、酸化物半導体層４４０の上にゲート絶縁層４５０を成膜する（図３２のステップＳ２００６の「ＧＩ形成」）。ゲート絶縁層４５０として、例えば、酸化シリコンが形成される。ゲート絶縁層４５０はＣＶＤ法によって形成される。例えば、ゲート絶縁層４５０として上記のように欠陥が少ない絶縁層を形成するために、３５０℃以上の成膜温度でゲート絶縁層４５０を成膜してもよい。ゲート絶縁層４５０の厚さは、例えば、５０ｎｍ以上３００ｎｍ以下、６０ｎｍ以上２００ｎｍ以下、又は７０ｎｍ以上１５０ｎｍ以下である。ゲート絶縁層４５０を成膜した後に、ゲート絶縁層４５０の一部に酸素を打ち込む処理を行ってもよい。ゲート絶縁層４５０を「第２絶縁層」と呼ぶ場合がある。ゲート絶縁層４５０の上に金属酸化物層４９０を成膜する（図３２のステップＳ２００７の「ＡｌＯｘ成膜」）。金属酸化物層４９０は、スパッタリング法によって成膜される。金属酸化物層４９０の成膜によって、ゲート絶縁層４５０に酸素が打ち込まれる。
【0222】
金属酸化物層４９０の厚さは、例えば、５ｎｍ以上１００ｎｍ以下、５ｎｍ以上５０ｎｍ以下、５ｎｍ以上３０ｎｍ以下、又は７ｎｍ以上１５ｎｍ以下である。第４実施形態では、金属酸化物層４９０として酸化アルミニウムが用いられる。酸化アルミニウムはガスに対する高いバリア性を備えている。第４実施形態では、金属酸化物層４９０として用いられた酸化アルミニウムは、金属酸化物層４９０の成膜時にゲート絶縁層４５０に打ち込まれた酸素が外方拡散することを抑制する。
【0223】
例えば、金属酸化物層４９０をスパッタリング法で形成した場合、金属酸化物層４９０の膜中にはスパッタリングで用いられたプロセスガスが残存する。例えば、スパッタリングのプロセスガスとしてＡｒが用いられた場合、金属酸化物層４９０の膜中にはＡｒが残存することがある。残存したＡｒは金属酸化物層４９０に対するＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析で検出することができる。
【0224】
酸化物半導体層４４０の上にゲート絶縁層４５０が成膜され、ゲート絶縁層４５０の上に金属酸化物層４９０が成膜された状態で、酸化物半導体層４４０へ酸素を供給するための熱処理（酸化アニール）が行われる（図３２のステップＳ２００８の「酸化アニール」）。換言すると、上記のようにパターニングされた金属酸化物層４３０及び酸化物半導体層４４０に対して熱処理（酸化アニール）が行われる。酸化物半導体層４４０が成膜されてから酸化物半導体層４４０の上にゲート絶縁層４５０が成膜されるまでの間の工程で、酸化物半導体層４４０の上面４４１及び側面４４３には多くの酸素欠損が発生する。上記の酸化アニールによって、ゲート絶縁層４２０、４５０から放出された酸素が酸化物半導体層４４０に供給され、酸素欠損が修復される。
【0225】
酸化アニールによって、ゲート絶縁層４２０から放出された酸素は、金属酸化物層４３０によってブロックされるため、酸化物半導体層４４０の下面４４２には酸素が供給されにくい。ゲート絶縁層４２０から放出された酸素は、金属酸化物層４３０が形成されていない領域からゲート絶縁層４２０の上に設けられたゲート絶縁層４５０に拡散し、ゲート絶縁層４５０を介して酸化物半導体層４４０に到達する。その結果、ゲート絶縁層４２０から放出された酸素は、酸化物半導体層４４０の下面４４２には供給されにくく、主に酸化物半導体層４４０の側面４４３及び上面４４１に供給される。さらに、酸化アニールによって、ゲート絶縁層４５０から放出された酸素が酸化物半導体層４４０の上面４４１及び側面４４３に供給される。上記の酸化アニールによって、ゲート絶縁層４１０、４２０から水素が放出される場合があるが、当該水素は金属酸化物層４３０によってブロックされる。
【0226】
上記のように、酸化アニールの工程によって、酸素欠損の量が少ない酸化物半導体層４４０の下面４４２への酸素の供給を抑制しつつ、酸素欠損の量が多い酸化物半導体層４４０の上面４４１及び側面４４３への酸素供給を行うことができる。
【0227】
同様に、上記の酸化アニールでは、ゲート絶縁層４５０に打ち込まれた酸素は、金属酸化物層４９０によってブロックされるため、大気中に放出されることが抑制される。したがって、当該酸化アニールによって、当該酸素が効率よく酸化物半導体層４４０に供給され、酸素欠損が修復される。
【0228】
図３２及び図３８に示されるように、酸化アニールの後に、金属酸化物層４９０はエッチング（除去）される（図３２のステップＳ２００９の「ＡｌＯｘ除去」）。金属酸化物層４９０のエッチングとして、ウェットエッチングが用いられてもよく、ドライエッチングが用いられてもよい。ウェットエッチングとして、例えば希釈フッ酸（ＤＨＦ）が用いられる。当該エッチングによって、全面に形成された金属酸化物層４９０が除去される。換言すると、金属酸化物層４９０の除去はマスクを用いずに行われる。さらに換言すると、当該エッチングによって、少なくとも平面視において、ある１つのパターンに形成された酸化物半導体層４４０と重なる領域の全ての金属酸化物層４９０が除去される。
【0229】
図３２及び図３９に示されるように、ゲート絶縁層４５０の上にゲート電極４６０を成膜する（図３２のステップＳ２０１０の「ＧＥ形成」）。ゲート電極４６０は、スパッタリング法又は原子層堆積法によって成膜され、フォトリソグラフィ工程を経てパターニングされる。上記のように、ゲート電極４６０は、金属酸化物層４９０が除去されることで露出したゲート絶縁層４５０と接するように形成される。
【0230】
ゲート電極４６０がパターニングされた状態で、酸化物半導体層４４０のソース領域Ｓ及びドレイン領域Ｄの低抵抗化が行われる（図３２のステップＳ２０１１の「ＳＤ低抵抗化」）。具体的には、イオン注入によって、ゲート電極４６０側からゲート絶縁層４５０を介して酸化物半導体層４４０に不純物が注入される。イオン注入によって、例えば、アルゴン（Ａｒ）、リン（Ｐ）、ボロン（Ｂ）が酸化物半導体層４４０に注入される。イオン注入によって酸化物半導体層４４０に酸素欠損が形成されることで、酸化物半導体層４４０が低抵抗化する。半導体装置４０のチャネル領域ＣＨとして機能する酸化物半導体層４４０の上方にはゲート電極４６０が設けられているため、チャネル領域ＣＨの酸化物半導体層４４０には不純物は注入されない。
【0231】
図３２及び図４０に示されるように、ゲート絶縁層４５０及びゲート電極４６０の上に層間膜として絶縁層４７０、４８０を成膜する（図３２のステップＳ２０１２の「層間膜成膜」）。絶縁層４７０、４８０はＣＶＤ法によって成膜される。例えば、絶縁層４７０として窒化シリコンが形成され、絶縁層４８０として酸化シリコンが形成される。絶縁層４７０、４８０として用いられる材料は上記に限定されない。絶縁層４７０の厚さは、５０ｎｍ以上５００ｎｍ以下である。絶縁層４８０の厚さは、５０ｎｍ以上５００ｎｍ以下である。
【0232】
図３２及び図４１に示されるように、ゲート絶縁層４５０及び絶縁層４７０、４８０に開口４７１、４７３を形成する（図３２のステップＳ２０１３の「コンタクト開孔」）。開口４７１によってソース領域Ｓの酸化物半導体層４４０が露出されている。開口４７３によってドレイン領域Ｄの酸化物半導体層４４０が露出されている。開口４７１、４７３によって露出された酸化物半導体層４４０の上及び絶縁層４８０の上にソース・ドレイン電極２００を形成することで（図３２のステップＳ２０４４の「ＳＤ形成」）、図３２に示す半導体装置４０が完成する。
【0233】
上記の製造方法で作成した半導体装置４０では、チャネル領域ＣＨのチャネル長Ｌが２μｍ以上４μｍ以下、かつ、チャネル領域ＣＨのチャネル幅が２μｍ以上２５μｍ以下の範囲において、移動度が５０ｃｍ２／Ｖｓ以上、５５ｃｍ２／Ｖｓ以上、又は６０ｃｍ２／Ｖｓ以上の電気特性を得ることができる。第４実施形態における移動度とは半導体装置４０の飽和領域における電界効果移動度であって、ソース電極とドレイン電極との間の電位差（Ｖｄｓ）が、ゲート電極に供給される電圧（Ｖｇ）から半導体装置４０の閾値電圧（Ｖｔｈ）を引いた値（Ｖｇ－Ｖｔｈ）より大きい領域（すなわち、飽和領域）における電界効果移動度の最大値を意味する。
【0234】
＜４－５．半導体装置４０の電気特性の一例＞
図４２及び図４３を用いて、主に、半導体装置４０の電気特性の一例を説明する。半導体装置４０は、図４３に示される画素回路内の、第２のトランジスタＯＴ２のチャネル領域ＣＨに用いられる。第２のトランジスタＯＴ２は、所謂、駆動トランジスタと呼ばれるトランジスタである。図４２において、本願発明はＰｒｅｓｅｎｔ Ａｐｐｌｉｃａｔｉｏｎと記載され、比較例はＰｒｉｏｒ Ａｒｔと記載される。本願発明の画素回路は比較例の画素回路と同じであり、本願発明の第２のトランジスタＯＴ２及び発光素子ＯＬＥＤは、比較例の第２のトランジスタＴＲ及び発光素子ＰＯＬＥＤに対応する。また、本願発明の第２のトランジスタＯＴ２のチャネル領域ＣＨは酸化物半導体層４４０を用いて形成されるのに対し、比較例の第２のトランジスタＴＲのチャネル領域は、例えば、低温ポリシリコン層（ＬＴＰＳ層）又は酸化物半導体層４４０とは異なる特性の酸化物半導体層を用いて形成される。
図４２及び図４３を用いて、主に、半導体装置４０の電気特性の一例を説明する。半導体装置４０は、図４３に示される画素回路内の、第２のトランジスタＯＴ２のチャネル領域ＣＨに用いられる。第２のトランジスタＯＴ２は、所謂、駆動トランジスタと呼ばれるトランジスタである。図４２において、本願発明はＰｒｅｓｅｎｔ Ａｐｐｌｉｃａｔｉｏｎと記載され、比較例はＰｒｉｏｒ Ａｒｔと記載される。本願発明の画素回路は比較例の画素回路と同じであり、本願発明の第２のトランジスタＯＴ２及び発光素子ＯＬＥＤは、比較例の第２のトランジスタＴＲ及び発光素子ＰＯＬＥＤに対応する。また、本願発明の第２のトランジスタＯＴ２のチャネル領域ＣＨは酸化物半導体層４４０を用いて形成されるのに対し、比較例の第２のトランジスタＴＲのチャネル領域は、例えば、低温ポリシリコン層（ＬＴＰＳ層）又は酸化物半導体層４４０とは異なる特性の酸化物半導体層を用いて形成される。
【0235】
なお、図４３に示される第４実施形態に係る画素回路は、図２７を用いて説明された第３実施形態に係る画素回路１８３の第２のトランジスタＴ２を、半導体装置４０を用いて形成される第２のトランジスタＯＴ２に置き換えた回路である。第４実施形態に係る画素回路の第２のトランジスタＯＴ２以外の構成及び機能は、図２７を用いて説明された第３実施形態に係る画素回路１８３の構成及び機能と同様である。よって、第４実施形態では、主に、第２のトランジスタＯＴ２について説明し、第２のトランジスタＯＴ２以外の構成及び機能の説明は省略される。なお、第２のトランジスタＯＴ２以外のトランジスタ（第１のトランジスタＴ１、第３のトランジスタＴ３～第７のトランジスタＴ７）のチャネル領域は、例えば、低温ポリシリコン層（ＬＴＰＳ層）を用いて形成される。
【0236】
図４２は、第２のトランジスタＯＴ２のドレイン電圧（電圧ＶＡＮＯＤＥ）に対するドレイン電流ＩＯＴ２の依存性を示す図であり、発光素子ＯＬＥＤの電圧ＶＡＮＯＤＥと発光素子ＯＬＥＤに流れる電流ＩＤＩの依存性を示す図である。また、図４２には、第２のトランジスタＴＲのドレイン電圧（電圧ＶＡＮＯＤＥ）に対するドレイン電流ＩＯＴ２の依存性、及び、発光素子ＰＯＬＥＤの電圧ＶＡＮＯＤＥと発光素子ＯＬＥＤに流れる電流ＩＤＩの依存性が併記されている。また、図４２では、線形領域（Ｌｉｎｅａｒ Ｒｅｇｉｏｎ）と飽和領域（Ｓａｔｕｒａｔｅｄ Ｒｅｇｉｏｎ）との境界では、ソース・ドレイン間電圧（例えば、ソース電極とドレイン電極との間の電位差（Ｖｄｓ））が、ゲート電極とソース電極との間の電位差（Ｖｇｓ）から半導体装置４０の閾値電圧（Ｖｔｈ）を引いた値（Ｖｇｓ－Ｖｔｈ）と同一である。
【0237】
図４２に示されるように、半導体装置４０を用いた本願発明の動作点（第２のトランジスタＯＴ２の曲線と発光素子ＯＬＥＤの曲線とが交差する点）５０では、比較例の動作点（第２のトランジスタＴＲの曲線と発光素子ＰＯＬＥＤの曲線とが交差する点）５０Ｐより、ドレイン電圧が小さく、ドレイン電流が大きい。
【0238】
すなわち、第２のトランジスタＯＴ２は、第２のトランジスタＴＲより小さいゲート・ソース間電圧Ｖｇｓで、第２のトランジスタＴＲと同一の電流を流すことができるため、第２のトランジスタＯＴ２は、第２のトランジスタＴＲより小さいソース・ドレイン間電圧Ｖｄｓを用いて、飽和領域で駆動可能である。その結果、半導体装置４０を用いることによって、本願発明の画素回路は、比較例の画素回路より低電圧での駆動が可能である。
【0239】
よって、半導体装置４０を用いることによって、画素回路の第１の駆動電源線ＰＶＤＤと基準電位線ＰＶＳＳとに供給される電圧の電位差（駆動電圧ＶＤＤＥＬと基準電圧ＶＳＳＥＬとの電位差）を小さく設定することができる。半導体装置４０を用いた自発光型表示装置は、電源電圧を低減能であるため、低消費電力化が可能である。
【0240】
本発明の実施形態として上述した各実施形態又は各実施形態の一部は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。
【0241】
上述した各実施形態の態様によりもたらされる作用効果とは異なる別の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
【符号の説明】
【0242】
１０：自発光型表示装置、１０Ａ：自発光型表示装置、２２：表示領域、２４：周辺領域、２６：端子領域、４０：半導体装置、５０：動作点（第２のトランジスタＯＴ２の曲線と発光素子ＯＬＥＤの曲線とが交差する点）、５０Ｐ：動作点（第２のトランジスタＴＲの曲線と発光素子ＰＯＬＥＤの曲線とが交差する点）、１００：アレイ基板、１１０：ソースドライバ回路、１１２：選択回路、１１４：入力端子、１１６：出力端子、１１８：スイッチ、１２０：第１ゲートドライバ回路、１２０Ａ：ゲートドライバ回路、１２１：シフトレジスタ、１２２：シフトレジスタ、１２３：シフトレジスタ、１２１Ａ：シフトレジスタ、１２２Ａ：シフトレジスタ、１２３Ａ：シフトレジスタ、１３０：第１発光制御回路、１３０Ａ：発光制御回路、１３１：シフトレジスタ、１３１Ａ：シフトレジスタ、１３２：シフトレジスタ、１３２Ａ：シフトレジスタ、１３３：シフトレジスタ、１３３Ａ：シフトレジスタ、１４０：第２発光制御回路、１４１：シフトレジスタ、１４２：シフトレジスタ、１４３：シフトレジスタ、１５０：端子部、１６０：フレキシブルプリント回路基板、１７０：ＩＣチップ、１７０Ａ：ＩＣチップ、１８０：画素、１８１：画素回路、１８２：画素回路、１８３：画素回路、１９０：第２ゲートドライバ回路、１９１：シフトレジスタ、１９２：シフトレジスタ、１９３：シフトレジスタ、２００：ソース・ドレイン電極、２０１：ソース電極、２０３：ドレイン電極、３２１：画像データ信号線、３２９：第１走査信号線、３３０：第１走査信号線、３３１：第１走査信号線、３３２：第１走査信号線、３３３：第１走査信号線、３３４：第１発光制御信号線、３３４Ａ：発光制御信号線、３３５：第１発光制御信号線、３３５Ａ：発光制御信号線、３３６：第１発光制御信号線、３３６Ａ：発光制御信号線、３３７：第２発光制御信号線、３３８：第２発光制御信号線、３３９：第２発光制御信号線、３４１：接続配線、３４９：第２走査信号線、３５０：第２走査信号線、３５１：第２走査信号線、３５２：第２走査信号線、３６９：走査信号線、３７０：走査信号線、３７１：走査信号線、３７２：走査信号線、３７３：走査信号線、４００：基板、４０５：ゲート電極、４１０：ゲート絶縁層、４２０：ゲート絶縁層、４３０：金属酸化物層、４４０：酸化物半導体層、４４１：上面、４４２：下面、４４３：側面、４５０：ゲート絶縁層、４６０：ゲート電極、４７０：絶縁層、４７１：開口、４７３：開口、４８０：絶縁層、４９０：金属酸化物層、６１２：ゲート電極、６１４：第１の電極、６１６：第２の電極、６２２：ゲート電極、６２４：第１の電極、６２６：第２の電極、６３２：ゲート電極、６３４：第１の電極、６３６：第２の電極、６４２：ゲート電極、６４４：第１の電極、６４６：第２の電極、６５２：ゲート電極、６５４：第１の電極、６５６：第２の電極、６６２：ゲート電極、６６４：第１の電極、６６６：第２の電極、６７２：ゲート電極、６７４：第１の電極、６７６：第２の電極、６８２：第１の電極、６８４：第２の電極、６９２：第１の電極、６９４：第２の電極
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】