特開 2024-83977 半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024083977

(43)【公開日】2024-06-24

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/283 20060101AFI20240617BHJP

   H01L 21/28 20060101ALI20240617BHJP

   B23K 26/57 20140101ALI20240617BHJP

【ＦＩ】

H01L21/283 B

H01L21/28 301B

B23K26/57

【審査請求】未請求

【請求項の数】13

【出願形態】ＯＬ

(21)【出願番号】P 2022198102

(22)【出願日】2022-12-12

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(71)【出願人】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(71)【出願人】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(71)【出願人】

【識別番号】000236436

【氏名又は名称】浜松ホトニクス株式会社

(71)【出願人】

【識別番号】504139662

【氏名又は名称】国立大学法人東海国立大学機構

(74)【代理人】

【識別番号】110000110

【氏名又は名称】弁理士法人 快友国際特許事務所

(72)【発明者】

【氏名】石田 崇

(72)【発明者】

【氏名】恩田 正一

(72)【発明者】

【氏名】小島 淳

(72)【発明者】

【氏名】笹岡 千秋

(72)【発明者】

【氏名】河口 大祐

(72)【発明者】

【氏名】油井 俊樹

(72)【発明者】

【氏名】原 佳祐

【テーマコード（参考）】

4E168

4M104

【Ｆターム（参考）】

4E168AE01

4E168AE05

4E168FD02

4E168JA13

4M104AA03

4M104AA04

4M104BB01

4M104BB05

4M104DD08

4M104EE02

4M104EE14

4M104EE16

4M104EE17

4M104FF27

4M104GG02

4M104GG06

4M104GG09

4M104GG12

4M104HH20

(57)【要約】

【課題】レーザ剥離技術を利用する半導体装置において、電極層の変形を抑える技術を提供する。
【解決手段】半導体装置は、ワイドギャップ化合物半導体の半導体基板を備えている。半導体装置は、半導体基板の表面の少なくとも一部に配置されている電極層を備えている。半導体装置は、半導体基板の裏面と電極層の下面との間の領域のいずれかの位置に配置されており、半導体基板よりも抵抗の高い特定層を備えている。半導体基板の裏面に垂直な方向からみたときに、電極層と特定層とが重複している。
【選択図】図１

【特許請求の範囲】

【請求項1】

ワイドギャップ化合物半導体の半導体基板（１０）と、
前記半導体基板の表面（１０ｆ）の少なくとも一部に配置されている電極層（３０）と、
前記半導体基板の裏面（１０ｒ）と前記電極層の下面との間の領域のいずれかの位置に配置されており、前記半導体基板よりも抵抗の高い特定層（２０）と、
を備えており、
前記半導体基板の前記裏面に垂直な方向からみたときに、前記電極層と前記特定層とが重複している、
半導体装置（１）。

【請求項2】

前記電極層が配置されている領域（Ｒ１）には、前記半導体基板の前記表面から前記半導体基板の内部側に延びている複数の窪みパタン（ＲＰ）が形成されており、
前記複数の窪みパタンは、底面（１０ｂ）と、前記底面と前記表面とを接続している内壁面（１０ｉ）と、を備えており、
前記特定層は、前記表面および前記底面に配置されており、
前記電極層は、前記表面および前記底面に前記特定層を介して接触しているとともに、前記内壁面に前記特定層を介さずに接触している、請求項１に記載の半導体装置。

【請求項3】

前記複数の窪みパタンが備える前記内壁面の総面積は、前記電極層が配置されている領域の面積以上である、請求項２に記載の半導体装置。

【請求項4】

前記半導体基板は、前記表面にイオン注入されている第１導電型の第１領域（ＮＲ）と、前記表面にイオン注入されていない第２導電型の第２領域（ＰＲ）と、を備えており、
前記第２領域に形成されている前記複数の窪みパタンの深さ（Ｄ２）は、前記第１領域に形成されている前記複数の窪みパタンの深さ（Ｄ１）よりも深い、請求項２に記載の半導体装置。

【請求項5】

前記内壁面は、前記底面の幅に比して前記表面の開口幅の方が小さくなるようなテーパ角度（ＴＡ）を有している、請求項２に記載の半導体装置。

【請求項6】

前記特定層は、酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ガリウムの少なくとも１つを含んでおり、
前記特定層の厚さは１００ナノメートル以上である、請求項１に記載の半導体装置。

【請求項7】

前記ワイドギャップ化合物半導体は、窒化ガリウムまたは炭化ケイ素である、請求項１に記載の半導体装置。

【請求項8】

ワイドギャップ化合物半導体の半導体基板の裏面と表面との間のいずれかの位置に特定層を形成する特定層形成工程（Ｓ３０）であって、前記特定層は前記半導体基板よりも抵抗の高い層である、前記特定層形成工程と、
前記半導体基板の前記表面に電極層を配置する電極層配置工程（Ｓ４０）であって、
前記半導体基板の前記裏面に垂直な方向からみたときに前記特定層と重複するように前記電極層が配置される、前記電極層配置工程と、
前記半導体基板の前記裏面から前記半導体基板の内部に、前記表面に平行な集光面（ＣＳ）に沿ってレーザ光を照射する照射工程（Ｓ５０）と、
前記集光面を境界として、前記半導体基板を互いに分離する分離工程（Ｓ６０）と、
を備え、
前記照射工程では、前記集光面を通過した前記レーザ光の少なくとも一部が、前記特定層で吸収または反射される、
半導体装置の製造方法。

【請求項9】

前記特定層形成工程は、前記半導体基板の前記表面から前記半導体基板の内部側に延びている複数の窪みパタンを、前記電極層が配置されている領域に加工するパタン加工工程（Ｓ３１）をさらに備えており、
前記複数の窪みパタンは、底面と、前記底面と前記表面とを接続している内壁面と、を備えており、
前記特定層形成工程では、前記内壁面に前記特定層が形成されることなく、前記表面および前記底面に前記特定層が形成され、
前記電極層配置工程では、前記複数の窪みパタンの内部および前記表面に前記電極層が配置される、請求項８に記載の半導体装置の製造方法。

【請求項10】

前記特定層形成工程は、
前記表面および前記底面の膜厚が、前記内壁面の膜厚よりも厚くなるように、前記特定層を成膜する成膜工程（Ｓ３２）と、
等方エッチングにより、前記表面および前記底面の前記特定層を残存させながら前記内壁面の前記特定層を除去するエッチング工程（Ｓ３３）と、
をさらに備える、請求項９に記載の半導体装置の製造方法。

【請求項11】

前記表面および前記底面は第１の面方位を有しており、
前記内壁面の面方位は第２の面方位を有しており、
前記第１の面方位は、前記第２の面方位よりも、前記特定層の成膜速度が高い面方位である、請求項１０に記載の半導体装置の製造方法。

【請求項12】

前記特定層は、酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ガリウムの少なくとも１つを含んでおり、
前記特定層の厚さは１００ナノメートル以上である、請求項８に記載の半導体装置の製造方法。

【請求項13】

前記ワイドギャップ化合物半導体は、窒化ガリウムまたは炭化ケイ素である、請求項８に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書では、半導体装置および半導体装置の製造方法に関する技術を開示する。

【背景技術】

【0002】

窒化ガリウムなどのワイドギャップ半導体の半導体基板の表面に各種デバイスを製造した後に、裏面からレーザ光を照射する技術が知られている。レーザ光を基板表面に平行な集光面に沿って照射することで、デバイスが製造されている上部を剥離することができる。なお、関連する技術が、特許文献１および２に開示されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００３－２５７８５６号公報

【特許文献1】特開２００３－２５７８５７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

集光面における改質層の形成に寄与しなかったレーザ光は、集光面を抜けて、半導体基板の表面側へ到達する。このレーザ抜け光が、デバイスが備える電極に到達すると、電極がレーザ抜け光を吸収して発熱する場合がある。電極材料の融点を超過して加熱される結果、電極が変形してしまうおそれがある。

【課題を解決するための手段】

【0005】

本明細書では、半導体装置（１）を開示する。半導体装置は、ワイドギャップ化合物半導体の半導体基板（１０）を備えている。半導体装置は、半導体基板の表面（１０ｆ）の少なくとも一部に配置されている電極層（３０）を備えている。半導体装置は、半導体基板の裏面（１０ｒ）と電極層の下面との間の領域のいずれかの位置に配置されており、半導体基板よりも抵抗の高い特定層（２０）を備えている。半導体基板の裏面に垂直な方向からみたときに、電極層と特定層とが重複している。

【0006】

本明細書の基板製造装置では、半導体基板の裏面に垂直な方向からみたときに、電極層が特定層によって覆われている。従って、半導体基板の裏面から照射したレーザ光が表面側に到達した場合においても、特定層によって電極層をレーザ光から保護することができる。電極層がレーザ光の影響によって変形してしまうことを防止できる。

【図面の簡単な説明】

【0007】

【図1】半導体装置１の断面概略図である。

【図2】半導体装置１の製造方法について説明するフローチャートである。

【図3】半導体装置１の製造方法について説明する断面概略図である。

【図4】半導体装置１の製造方法について説明する断面概略図である。

【図5】半導体装置１の製造方法について説明する断面概略図である。

【図6】半導体装置１の製造方法について説明する断面概略図である。

【図7】実施例２の半導体装置２０１の断面概略図である。

【図8】実施例３の半導体装置３０１の断面概略図である。

【図9】実施例４の半導体装置４０１の断面概略図である。

【発明を実施するための形態】

【0008】

上記の半導体装置においては、電極層が配置されている領域（Ｒ１）には、半導体基板の表面から半導体基板の内部側に延びている複数の窪みパタン（ＲＰ）が形成されていてもよい。複数の窪みパタンは、底面（１０ｂ）と、底面と表面とを接続している内壁面（１０ｉ）と、を備えていてもよい。特定層は、表面および底面に配置されていてもよい。電極層は、表面および底面に特定層を介して接触しているとともに、内壁面に特定層を介さずに接触していてもよい。この構成によれば、内壁面を介して、半導体基板と電極層との導通を確保することが可能となる。

【0009】

上記の半導体装置においては、複数の窪みパタンが備える内壁面の総面積は、電極層が配置されている領域の面積以上であってもよい。この構成によれば、半導体基板と電極層との間の抵抗増加を、適切に抑制することが可能となる。

【0010】

上記の半導体装置においては、半導体基板は、表面にイオン注入されている第１導電型の第１領域（ＮＲ）と、表面にイオン注入されていない第２導電型の第２領域（ＰＲ）と、を備えていてもよい。第２領域に形成されている複数の窪みパタンの深さ（Ｄ２）は、第１領域に形成されている複数の窪みパタンの深さ（Ｄ１）よりも深くてもよい。この構成によれば、第２領域における接触抵抗を適切に抑制することが可能となる。

【0011】

上記の半導体装置においては、内壁面は、底面の幅に比して表面の開口幅の方が小さくなるようなテーパ角度（ＴＡ）を有していてもよい。この構成によれば、表面および底面に特定層が配置されているとともに、内壁面に特定層が配置されていない構造を、実現することが可能となる。

【0012】

上記の半導体装置においては、特定層は、酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ガリウムの少なくとも１つを含んでいてもよい。特定層の厚さは１００ナノメートル以上であってもよい。

【0013】

上記の半導体装置においては、ワイドギャップ化合物半導体は、窒化ガリウムまたは炭化ケイ素であってもよい。

【0014】

本明細書では、半導体装置の製造方法を開示する。製造方法は、ワイドギャップ化合物半導体の半導体基板の裏面と表面との間のいずれかの位置に特定層を形成する特定層形成工程（Ｓ３０）を備える。特定層は半導体基板よりも抵抗の高い層である。製造方法は、半導体基板の表面に電極層を配置する電極層配置工程（Ｓ４０）を備える。半導体基板の裏面に垂直な方向からみたときに特定層と重複するように電極層が配置される。製造方法は、半導体基板の裏面から半導体基板の内部に、表面に平行な集光面（ＣＳ）に沿ってレーザ光を照射する照射工程（Ｓ５０）を備える。製造方法は、集光面を境界として、半導体基板を互いに分離する分離工程（Ｓ６０を備える。照射工程では、集光面を通過したレーザ光の少なくとも一部が、特定層で吸収または反射される。この方法によれば、半導体基板の裏面に垂直な方向からみたときに、電極層が特定層によって覆われている構造を作成できる。従って、集光面を抜けて半導体基板の表面側へ到達したレーザ光が存在する場合においても、特定層によって電極層をレーザ光から保護することができる。電極層がレーザ光の影響によって変形してしまうことを防止できる。

【0015】

上記の半導体装置の製造方法においては、特定層形成工程は、半導体基板の表面から半導体基板の内部側に延びている複数の窪みパタンを、電極層が配置されている領域に加工するパタン加工工程（Ｓ３１）をさらに備えていてもよい。複数の窪みパタンは、底面と、底面と表面とを接続している内壁面と、を備えていてもよい。特定層形成工程では、内壁面に特定層が形成されることなく、表面および底面に特定層が形成されてもよい。電極層配置工程では、複数の窪みパタンの内部および表面に電極層が配置されてもよい。この方法によれば、内壁面を介して、半導体基板と電極層との導通を確保することが可能となる。

【0016】

上記の半導体装置の製造方法においては、特定層形成工程は、表面および底面の膜厚が、内壁面の膜厚よりも厚くなるように、特定層を成膜する成膜工程（Ｓ３２）と、等方エッチングにより、表面および底面の特定層を残存させながら内壁面の特定層を除去するエッチング工程（Ｓ３３）と、をさらに備えていてもよい。この方法によれば、表面および底面に特定層が配置されているとともに、内壁面に特定層が配置されていない構造を、実現することが可能となる。

【0017】

上記の半導体装置の製造方法においては、表面および底面は第１の面方位を有していてもよい。内壁面の面方位は第２の面方位を有していてもよい。第１の面方位は、第２の面方位よりも、特定層の成膜速度が高い面方位であってもよい。この方法によれば、表面および底面の膜厚が、内壁面の膜厚よりも厚くなるように、特定層を成膜することが可能となる。

【実施例0018】

（半導体装置１の構成）
図１に、実施例１に係る半導体装置１の断面概略図を示す。図１では、半導体基板１０の表面１０ｆに平行な方向を、ｘおよびｙ方向としている。また表面１０ｆに垂直な方向を、ｚ方向としている。以後の図においても同様である。半導体装置１は、半導体基板１０、特定層２０、電極層３０、を主に備えている。半導体装置１は、半導体基板１０と電極層３０とのコンタクト構造について説明するための装置である。従って、本明細書の半導体装置１のコンタクト構造は、様々なデバイスに適用可能である。例えば、横型ＭＯＳＦＥＴ、縦型ＭＯＳＦＥＴ、スーパージャンクションＭＯＳＦＥＴ、ＩＧＢＴ、ＰＮダイオード、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）、ＨＥＭＴ、などに適用してもよい。

【0019】

半導体基板１０は、ワイドギャップ化合物半導体の半導体基板である。本実施例では、窒化ガリウム（ＧａＮ）である。半導体基板１０は、ＧａＮ支持基板１１の上にＧａＮ層１２が積層された構造を有している。半導体基板１０の表面１０ｆの一部の領域である領域Ｒ１には、電極層３０が配置されている。

【0020】

領域Ｒ１内の表面１０ｆには、複数の窪みパタンＲＰが形成されている。複数の窪みパタンＲＰは、表面１０ｆから半導体基板１０の内部側に延びている。複数の窪みパタンＲＰの形状は様々であってよい。例えば、トレンチが整列している形状や、ホールが敷き詰められた形状であってもよい。本実施例では、複数の窪みパタンＲＰは、トレンチ形状である。複数の窪みパタンＲＰは、底面１０ｂおよび内壁面１０ｉを備えている。内壁面１０ｉは、底面１０ｂと表面１０ｆとを接続している面である。

【0021】

特定層２０のｘｙ方向における配置領域を説明する。特定層２０は、裏面１０ｒに垂直な方向（－ｚ方向）から見たときに、領域Ｒ１の全て（すなわち電極層３０の配置されている領域の全て）を含むように配置されている。本実施例では、特定層２０の配置領域は、領域Ｒ１と一致している。

【0022】

特定層２０のｚ方向における配置領域を説明する。ｚ方向において、半導体基板１０の裏面１０ｒと、表面１０ｆに配置されている電極層３０の下面３０ｕと、の間の領域を、領域Ｒ２と定義する。特定層２０のｚ方向の配置領域は、この領域Ｒ２の範囲内である。本実施例では、特定層２０は、半導体基板１０の表面１０ｆ上、および、窪みパタンＲＰの底面１０ｂに配置されている。一方、内壁面１０ｉには特定層２０は配置されていない。

【0023】

表面１０ｆおよび底面１０ｂは、第１の面方位を有している。一方、内壁面１０ｉは、第２の面方位を有している。第１の面方位は、第２の面方位よりも、特定層２０の成膜速度が高い面方位である。本実施例では、第１の面方位はＧａＮウルツ鉱構造のｃ面の面方位である。第２の面方位は、ｃ面以外の面の面方位である。特定層２０は、酸化シリコンである。窪みパタンを配置したｃ面ＧａＮ基板に、プラズマＣＶＤ（ＰＣＶＤ）法にて酸化シリコンを成膜すると、ｃ面上の成膜速度が、他の面の成膜速度よりも高いことが知られている。

【0024】

特定層２０は、半導体基板１０よりも抵抗の高い層である。また特定層２０は、電極層３０に比して、レーザ光を吸収または反射する特性が高い層である。例えば、特定層２０は、酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ガリウムの少なくとも１つを含んでいてもよい。本実施例では、特定層２０は、酸化シリコンである。また特定層２０の厚さは、１００ナノメートル以上であることが好ましい。これにより、後述するように、特定層２０によって電極層３０をレーザ光から保護する効果を得ることができる。

【0025】

電極層３０は、複数の窪みパタンＲＰの内部および表面１０ｆに配置されている。電極層３０の材料は様々であってよく、例えば各種の金属や、シリコンであってよい。本実施例では、電極層３０は、ニッケルを含む金属である。電極層３０は、表面１０ｆおよび底面１０ｂに、特定層２０を介して接触している。また電極層３０は、内壁面１０ｉに、特定層２０を介さずに接触している。これにより、内壁面１０ｉを介して、半導体基板１０と電極層３０との導通を確保することが可能とされている。

【0026】

半導体基板１０の裏面１０ｒに垂直な方向からからみたときに、電極層３０と特定層２０とが重複している。換言すると、－ｚ方向からみたときに、電極層３０が特定層２０によって完全に覆われた状態となっている。

【0027】

複数の窪みパタンＲＰが備える内壁面１０ｉの総面積は、電極層３０が配置されている領域Ｒ１の面積以上であることが好ましい。理由を説明する。従来構造では、複数の窪みパタンＲＰを形成せずに、平坦な表面１０ｆ上に電極層３０を配置している。よって従来構造では、半導体基板１０と電極層３０との導通を確保するためのコンタクト領域の面積は、領域Ｒ１の面積となる。一方、本明細書の技術では、コンタクト面積は、内壁面１０ｉの総面積となる。従って、内壁面１０ｉの総面積が領域Ｒ１の面積以上となるように、複数の窪みパタンＲＰのアスペクト比（窪み深さと開口幅の比）や配置密度を、適宜設計すればよい。これにより、コンタクト面積を従来構造以上とすることができる。特定層２０によって電極層３０をレーザ光から保護しながら、コンタクト抵抗を従来構造以下に抑制することが可能となる。

【0028】

（半導体装置１の製造方法）
図２のフローチャートおよび図３～図６の断面概略図を参照して、半導体装置１の製造方法について説明する。なお以下において、ステップを「Ｓ」と略記することがある。

【0029】

Ｓ１０において、ＧａＮ支持基板１１上にＧａＮ層１２が積層している半導体基板１０が形成される。半導体基板１０は、エピタキシャル成長法（例：ＨＶＰＥ法）によって、ＧａＮ支持基板１１上にＧａＮ層１２を成長させることで形成してもよい。Ｓ２０において、デバイスの下地構造が形成される。下地構造は、電極よりも下側の構造である。

【0030】

Ｓ３０において、特定層形成工程が行われる。特定層形成工程は、パタン加工工程（Ｓ３１）、成膜工程（Ｓ３２）、エッチング工程（Ｓ３３）を備えている。

【0031】

Ｓ３１のパタン加工工程では、電極が配置される領域Ｒ１に、複数の窪みパタンＲＰが形成される。具体的には、図３に示すように、窪みパタンＲＰに対応する開口部５０ａを備えたマスク５０を作成する。マスク５０は、周知のリソグラフィ技術を用いて作成することができる。マスク５０は、レジストマスクでもよいし、シリコン酸化膜などを用いたハードマスクでもよい。次に、周知のドライエッチング技術を用いて、複数の窪みパタンＲＰを加工する。その後、マスク５０を除去する。なお、マスク５０にハードマスクを用いた場合には、マスク５０を除去せずに次工程へ進んでもよい。

【0032】

Ｓ３２の成膜工程では、特定層２０が成膜される。前述したように、特定層２０の成膜速度は、表面１０ｆおよび底面１０ｂの方が、内壁面１０ｉよりも高い。よって図４に示すように、表面１０ｆおよび底面１０ｂの膜厚Ｔ１が、内壁面１０ｉの膜厚Ｔ２よりも厚くなるように、特定層２０が成膜される。

【0033】

Ｓ３３のエッチング工程では、特定層２０が等方エッチングされる。等方エッチングの種類は、様々であってよく、例えばウエットエッチングや、ＣＤＥ（Chemical Dry Etching）などであってよい。等方エッチングでは、エッチングレートに方向の依存性がない。従って、エッチング量を適宜調整することにより、表面１０ｆおよび底面１０ｂの特定層２０を残存させながら、内壁面１０ｉの特定層２０を除去することができる。その後、周知のフォトリソグラフィー技術およびドライエッチング加工を用いて、領域Ｒ１以外の特定層２０を除去する。これにより、図５に示す構造を形成することができる。

【0034】

Ｓ４０において、電極層配置工程が行われる。具体的には、表面１０ｆ上の全面に、金属層を成膜する。次に、周知のフォトリソグラフィー技術およびドライエッチング加工を用いて、領域Ｒ１以外の金属層を除去する。これにより、図１に示すように、複数の窪みパタンＲＰの内部および表面１０ｆに、電極層３０が配置される。

【0035】

Ｓ５０において、図６に示すように、照射工程が行われる。照射工程では、半導体基板１０の裏面１０ｒから半導体基板１０の内部に、集光面ＣＳに沿ってレーザ光ＬＡを照射する。これにより、集光面ＣＳ上に、複数の集光点ＦＰを２次元配置することができる。複数の集光点ＦＰの各々により局所的に加熱されることで、ＧａＮの窒素がガスとなり蒸発することで、改質領域が形成される。

【0036】

Ｓ６０において、分離工程が行われる。具体的には、熱や応力を半導体基板１０に印加する。これにより、集光面ＣＳに多数形成されている改質領域から伸びるクラックを、集光面ＣＳ方向に進展させる。よって、集光面ＣＳを境界として、半導体基板１０を互いに分離することができる。

【0037】

Ｓ７０の研磨工程において、分離された半導体基板１０の裏面１０ｒが研磨される。これにより、ダメージ層を除去するとともに、平坦化することができる。研磨工程は、例えばＣＭＰ（化学的機械的研磨法）を用いて行われてもよい。なお、Ｓ７０は省略してもよい。

【0038】

（課題）
Ｓ５０の照射工程では、集光点ＦＰにおける改質層の形成に寄与しなかったレーザ光ＬＡは、集光面ＣＳを抜けて、レーザ抜け光ＬＬとなる。図６では、レーザ抜け光ＬＬを想像線で記載している。このレーザ抜け光ＬＬが、表面１０ｆ側の電極層３０に到達すると、電極層３０がレーザ抜け光ＬＬを吸収して発熱する場合がある。電極材料の融点を超過して加熱される結果、電極層３０が変形してしまうおそれがある。

【0039】

（効果）
本実施例の技術では、半導体基板１０の裏面１０ｒに垂直な方向（－ｚ方向）からみたときに、電極層３０が特定層２０によって覆われている。従って、半導体基板の裏面１０ｒから照射されたレーザ抜け光ＬＬが表面１０ｆ側に到達した場合においても、レーザ抜け光ＬＬの少なくとも一部を、特定層２０で吸収または反射することができる（図６、領域Ｒ３参照）。すなわち、特定層２０によって電極層３０をレーザ抜け光ＬＬから保護することができる。電極層３０がレーザ抜け光ＬＬの影響によって変形してしまうことを防止できる。

【実施例0040】

図７を用いて、実施例２の半導体装置２０１を説明する。なお、実施例２の半導体装置２０１と実施例１の半導体装置１とで共通する部位には、同一の符号を付すことで、説明を省略する。

【0041】

半導体装置２０１は、Ｎ型領域ＮＲおよびＰ型領域ＰＲを備えている。Ｎ型領域ＮＲは、表面１０ｆに不純物がイオン注入されて形成されている領域である。不純物は、例えば、シリコン、ゲルマニウム、酸素である。Ｐ型領域ＰＲは、表面にイオン注入されることなく形成されている領域である。Ｐ型領域ＰＲは、例えば、マグネシウムを含んだＧａＮをエピタキシャル成長させることで形成する。本実施例では、ＧａＮ層１２の全体がＰ型領域ＰＲである。そして、ＧａＮ層１２の表面の一部に、Ｎ型領域ＮＲが形成されている。

【0042】

Ｎ型領域ＮＲには、複数の窪みパタンＲＰ＿Ｎが形成されている。窪みパタンＲＰ＿Ｎは、深さＤ１を有している。また、Ｐ型領域ＰＲには、複数の窪みパタンＲＰ＿Ｐが形成されている。窪みパタンＲＰ＿Ｐは、深さＤ２を有している。深さＤ２は、深さＤ１よりも深い。

【0043】

（効果）
一般に、イオン注入で形成されたＮ型領域ＮＲの深さは、イオン注入されることなく形成されたＰ型領域ＰＲに比して浅い。従って、窪みパタンＲＰ＿Ｎの深さＤ１を窪みパタンＲＰ＿Ｐの深さＤ２よりも浅くすることで、窪みパタンＲＰ＿ＮがＮ型領域ＮＲを貫通してしまう事態を防止することができる。また、窪みパタンＲＰ＿Ｐでは、内壁面１０ｉの総面積を窪みパタンＲＰ＿Ｎよりも大きくすることができるため、コンタクト抵抗の増加を抑制することができる。