特開 2024-84004 セラミック電子部品、包装体、回路基板、およびセラミック電子部品の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024084004

(43)【公開日】2024-06-24

(54)【発明の名称】セラミック電子部品、包装体、回路基板、およびセラミック電子部品の製造方法

(51)【国際特許分類】

   H01G 4/30 20060101AFI20240617BHJP

【ＦＩ】

H01G4/30 201C

H01G4/30 513

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022198146

(22)【出願日】2022-12-12

(71)【出願人】

【識別番号】000204284

【氏名又は名称】太陽誘電株式会社

(74)【代理人】

【識別番号】100087480

【弁理士】

【氏名又は名称】片山 修平

(72)【発明者】

【氏名】小和瀬 裕介

(72)【発明者】

【氏名】滝田 優治

(72)【発明者】

【氏名】山根 麻衣子

【テーマコード（参考）】

5E001

5E082

【Ｆターム（参考）】

5E001AB03

5E001AC04

5E001AD04

5E001AF02

5E001AH01

5E001AH07

5E001AH09

5E001AJ02

5E082AA01

5E082AB03

5E082EE04

5E082EE23

5E082EE35

5E082FF05

5E082FG04

5E082FG26

5E082FG46

5E082FG54

5E082GG10

5E082GG28

5E082JJ27

5E082KK01

5E082LL02

(57)【要約】

【課題】 クラックの発生を抑制することができるセラミック電子部品、包装体、回路基板、およびセラミック電子部品の製造方法を提供する。
【解決手段】 第１方向の寸法が、前記第１方向と直交する第２方向の寸法の１．３倍以上であり、複数の誘電体層と、複数の内部電極層と、が前記第１方向に交互に積層され、略直方体形状を有し、前記第１方向および前記第２方向に直交する第３方向に対向する第１端面と第２端面とに前記複数の内部電極層が交互に露出するように形成された積層チップと、前記第１端面および前記第２端面に設けられ、前記第１端面および前記第２端面に設けられた１対の外部電極と、を備え、前記複数の内部電極層は、前記外部電極に接続される接続部の前記第２方向の幅が、他の領域の幅よりも狭くなっており、前記複数の内部電極層のうち隣り合う少なくとも２層において、前記接続部の前記第２方向の端が前記第２方向においてずれている。
【選択図】 図９

【特許請求の範囲】

【請求項1】

第１方向の寸法が、前記第１方向と直交する第２方向の寸法の１．３倍以上であり、
複数の誘電体層と、複数の内部電極層と、が前記第１方向に交互に積層され、略直方体形状を有し、前記第１方向および前記第２方向に直交する第３方向に対向する第１端面と第２端面とに前記複数の内部電極層が交互に露出するように形成された積層チップと、
前記第１端面および前記第２端面に設けられ、前記第１端面および前記第２端面に設けられた１対の外部電極と、を備え、
前記複数の内部電極層は、前記外部電極に接続される接続部の前記第２方向の幅が、他の領域の幅よりも狭くなっており、
前記複数の内部電極層のうち隣り合う少なくとも２層において、前記接続部の前記第２方向の端が前記第２方向においてずれていることを特徴とするセラミック電子部品。

【請求項2】

前記積層チップの前記第２方向における中心と、前記複数の内部電極層の前記第２方向における中心とのずれ量の平均値をＤとし、前記複数の内部電極層が前記外部電極と接続される箇所の前記第２方向における幅の平均値をＨとする場合に、Ｄ／Ｈは、１０％以上７５％以下であることを特徴とする請求項１に記載のセラミック電子部品。

【請求項3】

前記接続部の幅は、異なる外部電極に接続される内部電極層同士が対向する領域における前記内部電極層の幅の、２０％以上８０％以下であることを特徴とする請求項１または請求項２に記載のセラミック電子部品。

【請求項4】

前記複数の内部電極層の主成分は、ニッケルであり、
前記外部電極のうち前記第１端面および前記第２端面に接する部位の主成分は、銅であることを特徴とする請求項１または請求項２に記載のセラミック電子部品。

【請求項5】

請求項１または請求項２に記載のセラミック電子部品と、
前記第１方向に垂直なシール面と、前記シール面から前記第１方向に窪み、前記セラミック電子部品を収容する凹部と、を有するキャリアテープと、
前記シール面に貼り付けられ、前記凹部を覆うトップテープと、
を備えることを特徴とする包装体。

【請求項6】

請求項１または請求項２に記載のセラミック電子部品と、
前記第１方向に垂直な実装面と、前記実装面に設けられ、前記セラミック電子部品の前記１対の外部電極がそれぞれハンダを介して接続された１対の接続電極と、を有する実装基板と、
を備えることを特徴とする回路基板。

【請求項7】

第１方向の寸法が前記第１方向と直交する第２方向の寸法の１．３倍以上であるセラミック電子部品の製造方法であって、
誘電体グリーンシート上に内部電極パターンが成膜された積層単位が、前記第１方向に複数積層された積層体を焼成する工程と、
前記積層体を焼成する際に、または前記積層体を焼成した後に、前記積層体の前記第１方向および前記第２方向に直交する第３方向に対向する第１端面と第２端面とに１対の外部電極を形成する工程と、を含み、
内部電極パターンは、前記外部電極に接続される接続部の前記第２方向の幅が、他の領域の幅よりも狭くなっており、
前記複数の内部電極パターンのうち隣り合う少なくとも２層において、前記接続部の前記第２方向の端が前記第２方向においてずれていることを特徴とするセラミック電子部品の製造方法。

【請求項8】

前記積層単位を前記第１方向に複数積層し、得られる積層構造の前記第２方向の端の２面にサイドマージンシートを貼り付けることによって、前記積層体を得て、その後に前記積層体を焼成することを特徴とする請求項７に記載のセラミック電子部品の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、セラミック電子部品、包装体、回路基板、およびセラミック電子部品の製造方法に関する。

【背景技術】

【0002】

近年、携帯情報端末等の電子機器の小型化が進み、回路基板上でのセラミック電子部品の実装面積は制限されている。その一方で、機器の高機能化により、積層セラミックコンデンサのさらなる大容量化が求められている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１４－２１２２９５号公報

【特許文献2】特開平１１－１３５３５５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

積層セラミックコンデンサの大容量化を実現するには、内部電極層の総対向面積の増加が重要である。特に実装面積を拡大せずに大容量化を実現するために、内部電極層の積層数を多くすることが考えられる（例えば、特許文献１参照）。しかしながら、積層数を多くするために、高さ方向寸法（Ｔ）を幅方向寸法（Ｗ）よりも大きくする形状の場合、外部電極や内部電極層からの元素拡散が促進され、クラック発生率が大きくなるおそれがある。

【0005】

そこで、内部電極層の幅を小さくして外部電極との接触面積を小さくすることで、元素拡散を抑制することが考えられる（例えば、特許文献２参照）。

【0006】

しかしながら、高さ方向寸法（Ｔ）を幅方向寸法（Ｗ）よりも大きくする高背構造では、内部電極層の幅を小さくすることに起因する充填率の低下の影響が大きくなり、内部電極の無い部分が凹んでしまうので、矩形性を保ちにくくなるおそれがある。さらに、上記のようないびつな構造になってしまうことで外部電極を塗布する際、稜部等で切れてしまい不良品となってしまうおそれがある。

【0007】

本発明は、上記課題に鑑みなされたものであり、形状に起因する不具合の発生を抑制することができるセラミック電子部品、包装体、回路基板、およびセラミック電子部品の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0008】

本発明に係るセラミック電子部品は、第１方向の寸法が、前記第１方向と直交する第２方向の寸法の１．３倍以上であり、複数の誘電体層と、複数の内部電極層と、が前記第１方向に交互に積層され、略直方体形状を有し、前記第１方向および前記第２方向に直交する第３方向に対向する第１端面と第２端面とに前記複数の内部電極層が交互に露出するように形成された積層チップと、前記第１端面および前記第２端面に設けられ、前記第１端面および前記第２端面に設けられた１対の外部電極と、を備え、前記複数の内部電極層は、前記外部電極に接続される接続部の前記第２方向の幅が、他の領域の幅よりも狭くなっており、前記複数の内部電極層のうち隣り合う少なくとも２層において、前記接続部の前記第２方向の端が前記第２方向においてずれていることを特徴とする。

【0009】

上記セラミック電子部品において、前記積層チップの前記第２方向における中心と、前記複数の内部電極層の前記第２方向における中心とのずれ量の平均値をＤとし、前記複数の内部電極層が前記外部電極と接続される箇所の前記第２方向における幅の平均値をＨとする場合に、Ｄ／Ｈは、１０％以上７５％以下であってもよい。

【0010】

上記セラミック電子部品において、前記接続部の幅は、異なる外部電極に接続される内部電極層同士が対向する領域における前記内部電極層の幅の、２０％以上８０％以下であってもよい。

【0011】

上記セラミック電子部品において、前記複数の内部電極層の主成分は、ニッケルであり、前記外部電極のうち前記第１端面および前記第２端面に接する部位の主成分は、銅であってもよい。

【0012】

本発明に係る包装体は、上記のいずれかのセラミック電子部品と、前記第１方向に垂直なシール面と、前記シール面から前記第１方向に窪み、前記セラミック電子部品を収容する凹部と、を有するキャリアテープと、前記シール面に貼り付けられ、前記凹部を覆うトップテープと、を備えることを特徴とする。

【0013】

本発明に係る回路基板は、上記いずれかのセラミック電子部品と、前記第１方向に垂直な実装面と、前記実装面に設けられ、前記セラミック電子部品の前記１対の外部電極がそれぞれハンダを介して接続された１対の接続電極と、を有する実装基板と、を備えることを特徴とする。

【0014】

本発明に係るセラミック電子部品の製造方法は、第１方向の寸法が前記第１方向と直交する第２方向の寸法の１．３倍以上であるセラミック電子部品の製造方法であって、誘電体グリーンシート上に内部電極パターンが成膜された積層単位が、前記第１方向に複数積層された積層体を焼成する工程と、前記積層体を焼成する際に、または前記積層体を焼成した後に、前記積層体の前記第１方向および前記第２方向に直交する第３方向に対向する第１端面と第２端面とに１対の外部電極を形成する工程と、を含み、内部電極パターンは、前記外部電極に接続される接続部の前記第２方向の幅が、他の領域の幅よりも狭くなっており、前記複数の内部電極パターンのうち隣り合う少なくとも２層において、前記接続部の前記第２方向の端が前記第２方向においてずれていることを特徴とする。

【0015】

上記セラミック電子部品の製造方法において、前記積層単位を前記第１方向に複数積層し、得られる積層構造の前記第２方向の端の２面にサイドマージンシートを貼り付けることによって、前記積層体を得て、その後に前記積層体を焼成してもよい。

【発明の効果】

【0016】

本発明によれば、形状に起因する不具合の発生を抑制することができるセラミック電子部品、包装体、回路基板、およびセラミック電子部品の製造方法を提供することができる。

【図面の簡単な説明】

【0017】

【図1】実施形態に係る積層セラミックコンデンサの外観図である。

【図2】実施形態に係る積層セラミックコンデンサの部分断面斜視図である。

【図3】図２のＡ－Ａ線断面図である。

【図4】図２のＢ－Ｂ線断面図である。

【図5】外部電極付近の拡大断面図である。

【図6】（ａ）および（ｂ）は元素拡散を例示する図である。

【図7】（ａ）および（ｂ）は局所的な充填率不足を例示する図である。

【図8】（ａ）および（ｂ）は第1領域および第２領域を例示する図である。

【図9】（ａ）は積層チップの第１端面および第２端面を例示する図であり、（ｂ）はエンドマージンにおける部分断面斜視図である。

【図10】積層セラミックコンデンサの製造方法のフローを例示する図である。

【図11】積層工程を例示する図である。

【図12】積層セラミックコンデンサを含む回路基板の側面図である。

【図13】包装体の部分平面図である。

【図14】図１３のＤ－Ｄ線に沿った包装体の断面図である。

【発明を実施するための形態】

【0018】

以下、図面を参照しつつ、実施形態について説明する。

【0019】

（実施形態）
図１は、実施形態に係る積層セラミックコンデンサ１００の外観図である。図１で例示するように、積層セラミックコンデンサ１００は、略直方体形状を有する積層チップ１０と、積層チップ１０のいずれかの対向する２端面に設けられた外部電極２０ａ，２０ｂと、を備える。なお、積層チップ１０の当該２端面以外の４面のうち積層方向の両端の２面を、上面および下面と称する。２端面、上面および下面以外の２面を側面と称する。外部電極２０ａ，２０ｂは、積層チップ１０の積層方向の上面、下面および２側面に延在している。ただし、外部電極２０ａと外部電極２０ｂとは、互いに離間している。

【0020】

Ｔ方向は、積層チップ１０内の各層の積層方向であって、積層セラミックコンデンサ１００の高さ方向であり、積層チップ１０の上面と下面とが対向する方向である。Ｗ方向は、積層チップ１０の２側面が対向する方向である。Ｌ方向は、積層チップ１０の２端面が対向する方向であり、外部電極２０ａと外部電極２０ｂとが対向する方向である。Ｌ方向と、Ｗ方向と、Ｔ方向とは、互いに直交している。図１で例示するように、積層セラミックコンデンサ１００のＴ方向の高さを高さＴ_０とし、Ｗ方向の幅を幅Ｗ_０とし、Ｌ方向の長さを長さＬ_０とする。なお、高さＴ_０、幅Ｗ_０、および長さＬ_０、それぞれＴ方向、Ｗ方向、およびＬ方向の最大寸法である。

【0021】

図２は、積層セラミックコンデンサ１００の部分断面斜視図である。図３は、図２のＡ－Ａ線断面図である。図４は、図２のＢ－Ｂ線断面図である。図２～図４で例示するように、積層チップ１０は、誘電体として機能するセラミック材料を含む誘電体層１１と、金属を主成分とする内部電極層１２とが、交互に積層された構成を有する。言い換えると、積層チップ１０は、互いに対向する複数の内部電極層１２と、複数の内部電極層１２の間に各々挟まれた誘電体層１１と、を備えている。各内部電極層１２が延伸される方向の端縁は、積層チップ１０の外部電極２０ａが設けられた第１端面と、外部電極２０ｂが設けられた第２端面とに対して、交互に露出している。外部電極２０ａに接続される内部電極層１２は、外部電極２０ｂには接続されていない。外部電極２０ｂに接続される内部電極層１２は、外部電極２０ａには接続されていない。したがって、各内部電極層１２が、外部電極２０ａと外部電極２０ｂとに、交互に導通する。また、誘電体層１１と内部電極層１２との積層体において、積層方向の最上層には内部電極層１２が配置され、積層方向の最下層にも内部電極層１２が配置され、当該積層体の２側面のそれぞれは、カバー層１３によって覆われている。カバー層１３は、セラミック材料を主成分とする。例えば、カバー層１３の主成分は、誘電体層１１の主成分と同じである。

【0022】

誘電体層１１は、例えば、一般式ＡＢＯ_３で表されるペロブスカイト構造を有するセラミック材料を主相とする。なお、当該ペロブスカイト構造は、化学量論組成から外れたＡＢＯ_３－αを含む。例えば、当該セラミック材料として、ＢａＴｉＯ_３（チタン酸バリウム），ＣａＺｒＯ_３（ジルコン酸カルシウム），ＣａＴｉＯ_３（チタン酸カルシウム），ＳｒＴｉＯ_３（チタン酸ストロンチウム），ＭｇＴｉＯ_３（チタン酸マグネシウム），ペロブスカイト構造を形成するＢａ_{１-ｘ－ｙ}Ｃａ_ｘＳｒ_ｙＴｉ_１－ｚＺｒ_ｚＯ_３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)等のうち少なくとも１つから選択して用いることができる。Ｂａ_{１-ｘ－ｙ}Ｃａ_ｘＳｒ_ｙＴｉ_１－ｚＺｒ_ｚＯ_３は、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸バリウム、チタン酸ジルコン酸バリウム、チタン酸ジルコン酸カルシウムおよびチタン酸ジルコン酸バリウムカルシウムなどである。

【0023】

誘電体層１１には、添加物が添加されていてもよい。誘電体層１１への添加物として、マグネシウム(Ｍｇ）、マンガン(Ｍｎ）、モリブデン（Ｍｏ）、バナジウム(Ｖ）、クロム(Ｃｒ）、希土類元素(イットリウム(Ｙ）、サマリウム（Ｓｍ）、ユーロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ)、ツリウム（Ｔｍ）およびイッテルビウム（Ｙｂ）)の酸化物、または、コバルト(Ｃｏ）、ニッケル(Ｎｉ）、リチウム（Ｌｉ）、ホウ素（Ｂ）、ナトリウム（Ｎａ）、カリウム（Ｋ）もしくはケイ素（Ｓｉ）を含む酸化物、または、Ｃｏ、Ｎｉ、Ｌｉ、Ｂ、Ｎａ、ＫもしくはＳｉを含むガラスが挙げられる。

【0024】

１層あたりの誘電体層１１のＴ方向の厚みは、例えば、０．３μｍ以上１０μｍ以下であり、または０．４μｍ以上８μｍ以下であり、または０．５μｍ以上５μｍ以下である。１層あたりの誘電体層１１のＴ方向の厚みは、積層セラミックコンデンサ１００の例えば図３の断面を機械研磨で露出した後、走査透過電子顕微鏡等の顕微鏡で撮影した画像から１０か所の厚さの平均値を求めるようにして測定することができる。

【0025】

内部電極層１２は、Ｎｉ，銅（Ｃｕ），スズ（Ｓｎ）等の卑金属やこれらを含む合金を主成分とする。内部電極層１２の主成分として、白金（Ｐｔ），パラジウム（Ｐｄ），銀（Ａｇ），金（Ａｕ）などの貴金属やこれらを含む合金を主成分として用いてもよい。１層あたりの内部電極層１２のＴ方向の厚みは、例えば、０．１μｍ以上２μｍ以下であり、または０．２μｍ以上１μｍ以下であり、または０．３μｍ以上０．８μｍ以下である。１層あたりの内部電極層１２のＴ方向の厚みは、積層セラミックコンデンサ１００の例えば図３の断面を機械研磨で露出した後、走査透過電子顕微鏡等の顕微鏡で撮影した画像から１０か所の厚さの平均値を求めるようにして測定することができる。

【0026】

図３で例示するように、外部電極２０ａに接続された内部電極層１２と外部電極２０ｂに接続された内部電極層１２とが対向する領域は、積層セラミックコンデンサ１００において静電容量を生じる領域である。そこで、当該静電容量を生じる領域を、容量部１４と称する。すなわち、容量部１４は、異なる外部電極に接続された隣接する内部電極層同士が対向する領域である。

【0027】

外部電極２０ａに接続された内部電極層１２同士が、外部電極２０ｂに接続された内部電極層１２を介さずに対向する領域を、エンドマージン１５と称する。また、外部電極２０ｂに接続された内部電極層１２同士が、外部電極２０ａに接続された内部電極層１２を介さずに対向する領域も、エンドマージン１５である。すなわち、エンドマージンは、同じ外部電極に接続された内部電極層が異なる外部電極に接続された内部電極層を介さずに対向する領域である。エンドマージン１５は、静電容量を生じない領域である。エンドマージン１５は、容量部１４の誘電体層１１と同じ組成であってもよく、異なる組成であってもよい。

【0028】

図４で例示するように、積層チップ１０において、Ｗ方向に側面から内部電極層１２に至るまでの領域をサイドマージン１６と称する。すなわち、サイドマージン１６は、上記積層構造において積層された複数の内部電極層１２が２側面に延びた端部を覆うように設けられた領域である。サイドマージン１６も、静電容量を生じない領域である。サイドマージン１６は、容量部１４の誘電体層１１と同じ組成であってもよく、異なる組成であってもよい。

【0029】

図５は、外部電極２０ａ付近の拡大断面図である。図５では、ハッチを省略している。図５で例示するように、外部電極２０ａは、下地層２１上に、めっき層２２が設けられた構造を有している。下地層２１は、Ｃｕを主成分とする。下地層２１は、ガラス成分を含んでいてもよい。めっき層２２は、Ｎｉ、アルミニウム（Ａｌ）、亜鉛（Ｚｎ）、Ｓｎなどの金属またはこれらの２以上の合金を主成分とする。めっき層２２は、単一金属成分のめっき層でもよく、互いに異なる金属成分の複数のめっき層でもよい。例えば、めっき層２２は、下地層２１側から順に、第１めっき層２３、第２めっき層２４および第３めっき層２５が形成された構造を有する。第１めっき層２３は、例えば、Ｓｎめっき層である。第２めっき層２４は、例えば、Ｎｉめっき層である。第３めっき層２５は、例えば、Ｓｎめっき層である。なお、図５では、外部電極２０ａについて例示しているが、外部電極２０ｂも同様の積層構造を有する。

【0030】

大容量の積層セラミックコンデンサを実現しようとすると、内部電極層の総対向面積の増加が重要である。実装面積を拡大せずに大容量化を実現するために、内部電極層の積層数を多くすることが考えられる。そこで、本実施形態においては、高さＴ_０≧幅Ｗ_０×１．３とすることで、積層数を多くする。この構成により、内部電極層１２の総対向面積が増加するため、大容量を実現することができる。なお、積層セラミックコンデンサ１００において、内部電極層１２の積層数は、例えば、５０以上１０００以下程度である。また、積層セラミックコンデンサ１００において、内部電極層１２の積層密度は、１３０層／ｍｍ以上、２５００層／ｍｍ以下程度である。

【0031】

しかしながら、図６（ａ）で例示するように、外部電極２０ａ，２０ｂと内部電極層１２との間の元素拡散に起因して、クラック４０が発生するおそれがある。そこで、図６（ｂ）で例示するように、内部電極層１２の形状を、内部電極層１２と外部電極２０ａ，２０ｂとの接触面積が小さくなるような形状にすることが考えられる。この形状により、外部電極２０ａ，２０ｂと内部電極層１２との間の元素拡散を抑制することができるようになる。しかしながら、内部電極層１２と外部電極２０ａ，２０ｂとの接触面積を小さくしようとすると、Ｔ方向から見た場合の平面視で内部電極層１２が存在しない領域が増え、局所的な充填率不足が生じる。

【0032】

以下、局所的な充填率不足について説明する。図７（ａ）の左図は、内部電極層１２と外部電極２０ａ，２０ｂとの接触面積を小さくしない場合における、積層チップ１０の第１端面を例示する図である。この場合において、外部電極２０ｂに接続される内部電極層１２は第１端面まで延在していないことから、図７（ａ）の右図のように、第１端面側のエンドマージン１５付近における充填率が低下する。それにより、積層チップ１０において、第１端面における高さと、Ｌ方向の中央における高さとの間に、高低差が生じる。しかしながら、図７（ａ）の左図で例示するように、各内部電極層１２はＷ方向においてサイドマージン１６まで延在している。したがって、充填率の低下が抑えられ、当該高低差を比較的小さくすることができる。なお、図７（ａ）は、充填率について説明するための図であって、概略的に記載したものであるため、内部電極層１２の層数が図２などと異なっている。図７（ｂ）についても同様である。

【0033】

これに対して、図７（ｂ）の左図で例示するように、内部電極層１２と外部電極２０ａ，２０ｂとの接触面積を小さくしようとすると、積層チップ１０の第１端面において内部電極層１２の割合が低下する。この場合において、外部電極２０ｂに接続される内部電極層１２も第１端面まで延在しないことから、図７（ｂ）の右図のように、第１端面側のエンドマージン１５付近における充填率がさらに低下してしまう。それにより、第１端面における高さと、Ｌ方向の中央における高さとの間の高低差が大きくなってしまう。この場合、内部電極の無い部分が凹んでしまうので、矩形性を保ちにくくなるおそれがある。さらに、上記のようないびつな構造になってしまうことで外部電極を塗布する際、稜部等で切れてしまい不良品となってしまうおそれがある。この局所的な充填率の低下の影響は、高さＴ_０≧幅Ｗ_０×１．３の高背の構造で特に顕著となる。

【0034】

そこで、本実施形態に係る積層セラミックコンデンサ１００は、形状に起因する不具合の発生を抑制することができる構成を有している。

【0035】

まず、内部電極層１２の幅に変化を持たせる。図８（ａ）で例示するように、外部電極２０ａに接続される内部電極層１２は、エンドマージン１５に相当する領域において外部電極２０ａに接続され幅Ｗ１を有する第１領域１２１（接続部）と、容量部１４に相当する領域において幅Ｗ２を有する第２領域１２２とを有する。幅Ｗ１は、幅Ｗ２よりも小さくなっている。幅Ｗ１および幅Ｗ２は、Ｗ方向の幅のことである。幅Ｗ１は、内部電極層１２におけるＷ方向の最大幅に対応する。この構成によれば、コーナー部において外部電極２０ａ，２０ｂから内部電極層１２への移動距離が長くなるため、外部電極２０ａ，２０ｂと内部電極層１２との間の元素拡散が抑制される。それにより、クラック４０の発生が抑制される。外部電極２０ｂに接続される内部電極層１２においても、幅Ｗ１を有する第１領域１２１と、幅Ｗ２を有する第２領域１２２とが設けられていることが好ましい。

【0036】

図８（ｂ）で例示するように、第１領域１２１は、第２領域１２２側から、接続される外部電極に向かって徐々にまたは段階的に幅が小さくなっていてもよい。この場合においても、コーナー部において外部電極２０ａ，２０ｂから内部電極層１２への移動距離が長くなるため、外部電極２０ａ，２０ｂから内部電極層１２への拡散が抑制される。それにより、クラック４０の発生が抑制される。外部電極２０ｂに接続される内部電極層１２も、同様の形状を有していることが好ましい。

【0037】

また、少なくともいずれかの隣り合う２層の内部電極層１２において、第１端面における各内部電極層１２のＷ方向の端が互いにずれている。図９（ａ）は、積層チップ１０の第１端面および第２端面を例示する図である。図９（ｂ）は、外部電極２０ａ側のエンドマージンにおける部分断面斜視図である。この構成によれば、内部電極層１２が存在しない箇所が分散し、充填密度が低くなる箇所が分散するため、局所的なクラックの発生を抑制することができる。また、充填密度が低くなる箇所が分散することで、積層チップ１０の矩形性が良好となる。それにより、サイドマージン１６の剥がれを抑制することができ、外部電極２０ａ，２０ｂの形状が良好となり、実装時の不具合を抑制することができる。以上のように、形状に起因する不具合の発生を抑制することができる。

【0038】

充填密度が低くなる箇所を分散させる観点から、内部電極層１２のＷ方向におけるずらし量に下限を設けることが好ましい。例えば、積層チップ１０のＷ方向における中心と、各内部電極層１２のＷ方向における中心とのずれ量を１０点測定し、測定された各ずれ量の平均値をＤとする。また、積層チップ１０の第１端面における各内部電極層１２の幅の平均値をＨとする。この場合において、Ｄ／Ｈは、１０％以上であることが好ましく、３０％以上であることがより好ましく、４０％以上であることがさらに好ましい。

【0039】

一方、Ｄ／Ｈが大きすぎると、積層チップ１０の第１端面付近の各内部電極層１２間の局所的な歪みが大きくなってしまう。それにより、ショートが発生するおそれがあり、信頼性が悪化するおそれがある。そこで、Ｄ／Ｈに上限を設けることが好ましい。本実施形態においては、Ｄ／Ｈは、７５％以下であることが好ましく、７０％以下であることがより好ましく、６０％以下であることがさらに好ましい。

【0040】

第１領域１２１における幅Ｗ１が十分に小さくないと、内部電極層１２と外部電極２０ａ，２０ｂとの間の元素拡散を十分に抑制できないおそれがある。そこで、幅Ｗ２に対する幅Ｗ１の比率に上限を設けることが好ましい。本実施形態においては、幅Ｗ２に対する幅Ｗ１の比率（Ｗ１／Ｗ２）は、８０％以下であることが好ましく、７０％以下であることがより好ましく、６０％以下であることがさらに好ましい。

【0041】

一方で、第１領域１２１における幅Ｗ１が小さすぎると、外部電極との接触不良による容量低下のおそれがある。そこで、幅Ｗ２に対する幅Ｗ１の比率に下限を設けることが好ましい。本実施形態においては、幅Ｗ２に対する幅Ｗ１の比率（Ｗ１／Ｗ２）は、２０％以上であることが好ましく、３０％以上であることがより好ましく、４０％以上であることがさらに好ましい。

【0042】

高容量化を実現するために、高さＴ_０≧幅Ｗ_０×１．５であることが好ましく、高さＴ_０≧幅Ｗ_０×１．７であることがより好ましい。

【0043】

続いて、積層セラミックコンデンサ１００の製造方法について説明する。図１０は、積層セラミックコンデンサ１００の製造方法のフローを例示する図である。

【0044】

（原料粉末作製工程）
まず、誘電体層１１を形成するための誘電体材料を用意する。誘電体層１１に含まれるＡサイト元素およびＢサイト元素は、通常はＡＢＯ_３の粒子の焼結体の形で誘電体層１１に含まれる。例えば、ＢａＴｉＯ_３は、ペロブスカイト構造を有する正方晶化合物であって、高い誘電率を示す。このＢａＴｉＯ_３は、一般的に、二酸化チタンなどのチタン原料と炭酸バリウムなどのバリウム原料とを反応させてチタン酸バリウムを合成することで得ることができる。誘電体層１１の主成分セラミックの合成方法としては、従来種々の方法が知られており、例えば固相法、ゾル－ゲル法、水熱法等が知られている。本実施形態においては、これらのいずれも採用することができる。

【0045】

得られたセラミック粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、Ｍｇ、Ｍｎ、Ｍｏ、Ｖ、Ｃｒ、希土類元素(Ｙ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、ＴｍおよびＹｂ)の酸化物、または、Ｃｏ、Ｎｉ、Ｌｉ、Ｂ、Ｎａ、ＫもしくはＳｉを含む酸化物、または、Ｃｏ、Ｎｉ、Ｌｉ、Ｂ、Ｎａ、ＫもしくはＳｉを含むガラスが挙げられる。これらのうち、主としてＳｉＯ_２が焼結助剤として機能する。

【0046】

例えば、セラミック原料粉末に添加化合物を含む化合物を湿式混合し、乾燥および粉砕してセラミック材料を調製する。例えば、上記のようにして得られたセラミック材料について、必要に応じて粉砕処理して粒径を調節し、あるいは分級処理と組み合わせることで粒径を整えてもよい。以上の工程により、誘電体材料が得られる。

【0047】

（積層工程）
次に、得られた原料粉末に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリを使用して、例えばダイコータ法やドクターブレード法により、基材上に誘電体グリーンシートを塗工して乾燥させる。基材は、例えば、ポリエチレンテレフタレート（ＰＥＴ）フィルムである。

【0048】

次に、誘電体グリーンシート５１上に、幅Ｗ１および幅Ｗ２を有する内部電極パターン５２を成膜する。幅Ｗ２を、誘電体グリーンシート５１のＷ方向の幅に一致させる。内部電極パターン５２が成膜された誘電体グリーンシート５１を、積層単位とする。成膜の手法は、印刷、スパッタ、蒸着などであってもよい。

【0049】

次に、誘電体グリーンシート５１を基材から剥がしつつ、図１１で例示するように、積層単位を積層する。この場合において、少なくともいずれかの隣り合う２層の内部電極パターン５２において、積層チップ１０の第１端面に対応する端面において各内部電極パターン５２のＷ方向の端が互いにずれるように積層する。また、焼成後の積層セラミックコンデンサ１００において、高さＴ_０≧幅Ｗ_０×１．３となるように積層数を調整する。次に、積層単位が積層されることで得られた積層体の上下にカバーシート５３を所定数（例えば２～１０層）だけ積層して熱圧着する。カバーシート５３は、誘電体グリーンシート５１と同様の手法により形成することができる。

【0050】

次に、積層体の両側面のそれぞれに、複数のサイドマージンシート５４を貼り付ける。サイドマージンシート５４は、誘電体グリーンシート５１と同様の手法により形成することができる。

【0051】

（脱バインダ工程）
このようにして得られた積層体を、Ｎ_２雰囲気で脱バインダ処理する。熱処理温度は、２５０℃～７００℃程度であり、熱処理時間は、５分～１時間程度である。

【0052】

（焼成工程）
その後、酸素分圧１０^－５～１０^－８ａｔｍの還元雰囲気中で１１００℃～１３００℃で１０分～２時間焼成する。このようにして、積層チップ１０が得られる。

【0053】

（再酸化処理工程）
その後、Ｎ_２ガス雰囲気中において６００℃～１０００℃で再酸化処理を行ってもよい。

【0054】

（塗布工程）
次に、積層体の第１側面に、下地層２１となる金属ペーストをディップ法などで塗布する。この金属ペーストには、ガラスフリットなどのガラス成分を含ませる。

【0055】

（焼付工程）
次に、７００℃～９００℃程度の温度で金属ペーストを焼き付けることで、下地層２１を形成する。

【0056】

（めっき処理工程）
その後、めっき処理により、下地層２１上に、銅、ニッケル、スズ等の金属コーティングを行ってもよい。例えば、下地層２１上に、第１めっき層２３、第２めっき層２４および第３めっき層２５を順に形成する。それにより、積層セラミックコンデンサ１００が完成する。

【0057】

本実施形態に係る製造方法によれば、高さＴ_０≧幅Ｗ_０×１．３となることから、積層数が多くなる。この構成により、内部電極層１２の総対向面積が増加するため、大容量を実現することができる。また、幅Ｗ１が幅Ｗ２よりも小さくなっているため、外部電極２０ａ，２０ｂと内部電極層１２との間の元素拡散が抑制される。それにより、クラック４０の発生が抑制される。また、少なくともいずれかの隣り合う２層の内部電極パターン５２において、第１端面における各内部電極パターン５２のＷ方向の端が互いにずれるようになる。それにより、充填密度が低くなる箇所が分散するため、局所的なクラックの発生を抑制することができる。また、充填密度が低くなる箇所が分散することで、積層体の矩形性が良好となる。それにより、サイドマージンシート５４の剥がれを抑制することができ、外部電極２０ａ，２０ｂの形状が良好となり、実装時の不具合、例えば、積層セラミックコンデンサが倒れたり、ツームストーン現象が生じることで片側の外部電極が浮いてしまうことなどを抑制することができる。以上のように、形状に起因する不具合の発生を抑制することができる。

【0058】

なお、上記の製造方法では、積層チップ１０を焼成した後に下地層２１を焼き付けたが、それに限られない。例えば、積層チップ１０を焼成する際に、同時に下地層２１を焼成してもよい。

【0059】

ここで、積層セラミックコンデンサ１００の実装について説明する。図１２は、積層セラミックコンデンサ１００を含む回路基板２００の側面図である。回路基板２００は、積層セラミックコンデンサ１００が実装される実装基板２１０を有する。実装基板２１０は、Ｌ方向およびＷ方向の平面に沿って延び、Ｔ方向に垂直な実装面Ｇを有する基材２１１と、実装面Ｇに設けられた一対の接続電極２１２と、を有する。

【0060】

回路基板２００では、積層セラミックコンデンサ１００の外部電極２０ａ，２０ｂがそれぞれ実装基板２１０の一対の接続電極２１２に半田Ｈを介して接続されている。これにより、回路基板２００では、積層セラミックコンデンサ１００が実装基板２１０に対して固定されるとともに電気的に接続されている。

【0061】

積層セラミックコンデンサ１００は、実装基板２１０に実装する際に包装体３００として包装された状態で準備される。図１３および図１４は、包装体３００を例示する図である。図１３は、包装体３００の部分平面図である。図１４は、図１３のＤ－Ｄ線に沿った包装体３００の断面図である。

【0062】

包装体３００は、積層セラミックコンデンサ１００と、キャリアテープ３１０と、トップテープ３２０と、を備える。キャリアテープ３１０は、Ｗ方向に延びる長尺状のテープとして構成されている。キャリアテープ３１０には、積層セラミックコンデンサ１００を１個ずつ収容する複数の凹部３１１がＷ方向に間隔をあけて配列されている。

【0063】

キャリアテープ３１０は、Ｔ方向と直交する上向きの面であるシール面Ｐを有し、複数の凹部３１１はシール面ＰからＴ方向の下向きに窪んでいる。つまり、キャリアテープ３１０は、シール面Ｐ側から複数の凹部３１１内の積層セラミックコンデンサ１００を取り出すことが可能なように構成されている。

【0064】

キャリアテープ３１０では、複数の凹部３１１の列とはＬ方向にずれた位置に、Ｗ方向に間隔をあけて配列されたＴ方向に貫通する複数の送り孔３１２が設けられている。送り孔３１２は、テープ搬送機構がキャリアテープ３１０をＷ方向に搬送するために用いられる係合孔として構成される。

【0065】

包装体３００では、トップテープ３２０が複数の凹部３１１の列に沿ってキャリアテープ３１０のシール面Ｐに貼り付けられ、複数の積層セラミックコンデンサ１００を収容した複数の凹部３１１がトップテープ３２０によって一括して覆われている。これにより、複数の積層セラミックコンデンサ１００が複数の凹部３１１内に保持される。

【0066】

図１４に示すように、キャリアテープ３１０の凹部３１１内の積層セラミックコンデンサ１００では、積層チップ１０におけるＴ方向上方を向いた第１主面Ｍ１がトップテープ３２０と対向している。また、積層チップ１０のＴ方向下方を向いた第２主面Ｍ２は、凹部３１１の底面と対向している。

【0067】

包装体３００として包装された積層セラミックコンデンサ１００の実装の際には、キャリアテープ３１０のシール面Ｐからトップテープ３２０をＷ方向に沿って剥離させる。これにより、包装体３００では、複数の積層セラミックコンデンサ１００が収容された複数の凹部３１１をＴ方向上方に順次開放させることができる。

【0068】

開放された凹部３１１に収容された積層セラミックコンデンサ１００は、Ｔ方向上方を向いた積層チップ１０の第１主面Ｍ１が実装装置の吸着ノズルの先端に吸着された状態で取り出される。実装装置は、吸着ノズルを移動させることで、実装基板２１０の実装面Ｇ上に積層セラミックコンデンサ１００を移動させる。

【0069】

続いて、実装装置は、積層チップ１０の第２主面Ｍ２を実装面Ｇに対向させ、外部電極２０ａ，２０ｂを半田ペーストが塗布された一対の接続電極２１２上に位置合わせした状態で、積層チップ１０の第１主面Ｍ１に対する吸着ノズルによる吸着を解除する。これにより、積層セラミックコンデンサ１００が実装面Ｇ上に載置される。

【0070】

そして、積層セラミックコンデンサ１００が実装面Ｇ上に載置された実装基板２１０に対してリフロー炉などを用いて半田ペーストを溶融させた後に硬化させる。これにより、外部電極２０ａ，２０ｂが実装基板２１０の一対の接続電極２１２に半田Ｈを介して接続されることで、図１２に示す回路基板２００が得られる。

【0071】

なお、上記各実施形態は、セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、それに限られない。例えば、上記各実施形態の構成は、バリスタやサーミスタなどの、他の積層セラミック電子部品に適用することもできる。

【実施例0072】

以下、各実施形態に係る積層セラミックコンデンサを作製し、特性について調べた。

【0073】

（実施例１）
ＢａＴｉＯ_３を主成分とするスラリを配合、塗工し、誘電体グリーンシートを得た。各誘電体グリーンシートに内部電極パターンを印刷した。内部電極パターンには、ニッケル粉末を用いた。各内部電極パターンにおいて、容量部ではＷ方向の幅Ｗ２を大きくし、エンドマージンではＷ方向の幅Ｗ１をＷ２よりも小さくした。容量部における内部電極層の幅Ｗ２は２４０μｍであり、エンドマージンにおける内部電極層の寸法Ｗ２は１５０μｍであった。得られた積層単位の４００層を積層し、積層体を得た。

【0074】

ＢａＴｉＯ_３を主成分とするスラリを配合、塗工し、カバーシートおよびサイドマージンシートを得た。上記の積層体の積層方向の上下のそれぞれに、複数のカバーシートを積層して圧着し、積層体の両側面のそれぞれに、複数のサイドマージンシートを貼り付けた。その後、バレル研磨を行ない、脱バインダ工程を行なった。その後、焼成し、再酸化処理を行なった。得られた積層チップの２端面にＣｕを主成分とする金属ペーストを塗布し、８００℃前後で焼き付けた。これらの工程を経て、長さＬ_０：０．６ｍｍ、幅Ｗ_０：０．３ｍｍ、高さＴ_０：０．４５ｍｍの積層セラミックコンデンサを作製した。

【0075】

焼成された積層セラミックコンデンサにおいて、各内部電極層のＴ方向の厚みは０．５μｍであり、各誘電体層のＴ方向の厚みは０．５μｍであった。各カバー層のＴ方向における厚みは、２５μｍであった。各サイドマージンのＷ方向における厚みは、１５μｍであった。Ｄ／Ｈは、５．３％であった。

【0076】

（実施例２）
実施例２では、Ｄ／Ｈが１２．５％であった。その他の条件は、実施例１と同じとした。

【0077】

（実施例３）
実施例３では、Ｄ／Ｈが２９．５％であった。その他の条件は、実施例１と同じとした。

【0078】

（実施例４）
実施例４では、Ｄ／Ｈが４１．１％であった。その他の条件は、実施例１と同じとした。

【0079】

（実施例５）
実施例５では、Ｄ／Ｈが５９．８％であった。その他の条件は、実施例１と同じとした。

【0080】

（実施例６）
実施例６では、Ｄ／Ｈが６９．９％であった。その他の条件は、実施例１と同じとした。

【0081】

（実施例７）
実施例７では、Ｄ／Ｈが７４．８％であった。その他の条件は、実施例１と同じとした。

【0082】

（実施例８）
実施例８では、Ｄ／Ｈが８５．２％であった。その他の条件は、実施例１と同じとした。

【0083】

（比較例）
比較例では、Ｄ／Ｈが０％であった。その他の条件は、実施例１と同じとした。

【0084】

（焼成クラック発生率）
実施例１～８および比較例のそれぞれの１００サンプルについて、焼成後にクラックが発生しているか否かを調べた。クラック発生率が１％以下の場合には良好「〇」と判定した。クラック発生率が１％を上回って１０％以下の場合にはやや良好「△」と判定した。クラック発生率が１０％上回った場合には不良「×」と判定した。結果を表１に示す。

【0085】

表１に示すように、実施例１～８のいずれにおいても、やや良好「△」または良好「〇」と判定された。これは、高さＴ_０≧幅Ｗ_０×１．３の構成であっても、幅Ｗ１を幅Ｗ２よりも小さくし、第１領域１２１のＷ方向の位置をずらしたからであると考えられる。

【0086】

（ＳＡＰ不良率）
実施例１～８および比較例のそれぞれの１００サンプルについて、サイドマージンの剥がれが発生しているか否かを調べた。サイドマージンに剥がれが生じている率（ＳＡＰ不良率）が１％以下の場合には良好「〇」と判定した。ＳＡＰ不良率が１％を上回って１０％以下の場合にはやや良好「△」と判定した。ＳＡＰ不良率が１０％上回った場合には不良「×」と判定した。結果を表１に示す。

【0087】

表１に示すように、実施例１～８のいずれにおいても、やや良好「△」または良好「〇」と判定された。これは、高さＴ_０≧幅Ｗ_０×１．３の構成であっても、幅Ｗ１を幅Ｗ２よりも小さくし、第１領域１２１のＷ方向の位置をずらしたからであると考えられる。

【0088】

（外電形状不良率）
実施例１～８および比較例のそれぞれの１００サンプルについて、外部電極の形状に不良が発生しているか否かを調べた。外電形状不良率が１％以下の場合には良好「〇」と判定した。外電形状不良率が１％を上回って１０％以下の場合にはやや良好「△」と判定した。外電形状不良率が１０％上回った場合には不良「×」と判定した。結果を表１に示す。

【0089】

表１に示すように、実施例１～８のいずれにおいても、やや良好「△」または良好「〇」と判定された。これは、高さＴ_０≧幅Ｗ_０×１．３の構成であっても、幅Ｗ１を幅Ｗ２よりも小さくし、第１領域１２１のＷ方向の位置をずらしたからであると考えられる。

【0090】

（ショート不良率）
実施例１～８および比較例のそれぞれの１００サンプルについて、ショート不良が発生しているか否かを調べた。ショート不良率が５％以下の場合には良好「〇」と判定した。ショート不良率が５％を上回って１０％以下の場合にはやや良好「△」と判定した。ショート不良率が１０％上回った場合には不良「×」と判定した。結果を表１に示す。

【0091】

表１に示すように、実施例１～８のいずれにおいても、やや良好「△」または良好「〇」と判定された。これは、高さＴ_０≧幅Ｗ_０×１．３の構成であっても、幅Ｗ１を幅Ｗ２よりも小さくし、第１領域１２１のＷ方向の位置をずらしたからであると考えられる。

【0092】

（高温負荷試験）
実施例１～８および比較例のそれぞれの１０００サンプルについて、高温負荷試験で故障が発生しているか否かを調べた。高温負荷試験は、温度８５℃で、１０００時間後に故障が発生したか否かを調べた。故障率が０．５％未満の場合には良好「〇」と判定した。故障率が０．５％を上回って１％以下の場合にはやや良好「△」と判定した。故障率が１％上回った場合には不良「×」と判定した。結果を表１に示す。

【0093】

表１に示すように、実施例１～８のいずれにおいても、やや良好「△」または良好「〇」と判定された。これは、高さＴ_０≧幅Ｗ_０×１．３の構成であっても、幅Ｗ１を幅Ｗ２よりも小さくし、第１領域１２１のＷ方向の位置をずらしたからであると考えられる。

【0094】

（耐湿試験）
実施例１～８および比較例のそれぞれの１０００サンプルについて、耐湿試験で故障が発生しているか否かを調べた。耐湿試験では、温度８５℃、湿度８５％で、１０００時間後に故障が発生したか否かを調べた。故障率が０．５％未満の場合には良好「〇」と判定した。故障率が０．５％を上回って１２％以下の場合にはやや良好「△」と判定した。故障率が１２％を上回った場合には不良「×」と判定した。結果を表１に示す。

【0095】

表１に示すように、実施例１～８のいずれにおいても、やや良好「△」または良好「〇」と判定された。これは、幅Ｗ１を幅Ｗ２よりも小さくし、第１領域１２１のＷ方向の位置をずらし、Ｄ／Ｈを７５％以下にしたからであると考えられる。

【表1】

【0096】

なお、上記実施例では外部電極は６面塗布での構造を実施したが、コの字（４面）やＬ字（２面）塗布でも同様の効果が得られる。

【0097】

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

【符号の説明】

【0098】

１０ 積層チップ
１１ 誘電体層
１２ 内部電極層
１３ カバー層
１４ 容量部
１５ エンドマージン
１６ サイドマージン
２０ａ，２０ｂ 外部電極
２１ 下地層
２２ めっき層
２３ 第１めっき層
２４ 第２めっき層
２５ 第３めっき層
４０ クラック
５１ 誘電体グリーンシート
５２ 内部電極パターン
５３ カバーシート
１００ 積層セラミックコンデンサ
１２１ 第１領域
１２２ 第２領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】