(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024084140
(43)【公開日】2024-06-24
(54)【発明の名称】半導体パッケージ及びその製造方法
(51)【国際特許分類】
H01L 25/07 20060101AFI20240617BHJP
【FI】
H01L25/08 C
【審査請求】未請求
【請求項の数】20
【出願形態】OL
(21)【出願番号】P 2023208301
(22)【出願日】2023-12-11
(31)【優先権主張番号】10-2022-0173045
(32)【優先日】2022-12-12
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【住所又は居所原語表記】129,Samsung-ro,Yeongtong-gu,Suwon-si,Gyeonggi-do,Republic of Korea
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】金 眞▲よん▼
(72)【発明者】
【氏名】辛 元彬
(72)【発明者】
【氏名】金 基石
(72)【発明者】
【氏名】沈 智慧
(57)【要約】
【課題】半導体パッケージ及びその製造方法を提供する。
【解決手段】工程容易性確保、反りの最小化、及び動作性能の最適化を具現することができる半導体パッケージ及びその製造方法を提供する。該半導体パッケージは、第1基板、第1基板上の第1配線層、及び第1基板を貫通し、第1配線層に連結され、第1基板の下面上に突出された多数の貫通電極を具備した第1チップと、第1チップの側面及び下面、及び貫通電極の突出された部分を覆い、二重層構造を有する二重ギャップフィル(gap-fill)層と、第1チップと二重ギャップフィル層との上に配され、第2配線層、及び第2配線層上の第2基板を具備し、第1チップとハイブリッドボンディング(HB:hybrid bonding)によって結合された第2チップと、第1チップの下面上に配され、貫通電極に連結されたバンプと、を含む。
【選択図】
図1A
【特許請求の範囲】
【請求項1】
第1基板、前記第1基板上の第1配線層、及び前記第1基板を貫通し、前記第1配線層に連結され、前記第1基板の下面上に突出された多数の貫通電極を具備した第1チップと、
前記第1チップの側面及び下面、及び前記貫通電極の突出された部分を覆い、二重層構造を有する二重ギャップフィル層と、
前記第1チップと前記二重ギャップフィル層との上に配され、第2配線層、及び前記第2配線層上の第2基板を具備し、前記第1チップとハイブリッドボンディングによって結合された第2チップと、
前記第1チップの下面上に配され、前記貫通電極に連結されたバンプと、を含む、半導体パッケージ。
【請求項2】
前記二重ギャップフィル層は、下部ギャップフィル層と上部ギャップフィル層とを具備し、有機/無機複合素材を含むことを特徴とする請求項1に記載の半導体パッケージ。
【請求項3】
前記下部ギャップフィル層は、前記第1チップの下面、及び前記貫通電極の突出された部分を覆い、
前記上部ギャップフィル層は、前記第1チップの側面の少なくとも一部を覆い、前記第2配線層に隣接することを特徴とする請求項2に記載の半導体パッケージ。
【請求項4】
前記上部ギャップフィル層は、樹脂、及び前記樹脂内に多様な大きさのシリカフィラを含むことを特徴とする請求項2に記載の半導体パッケージ。
【請求項5】
前記第1チップの第1水平面は、前記第2チップの第2水平面より小さく、
前記二重ギャップフィル層の側面は、前記第2チップの側面と実質的に同一平面をなすことを特徴とする請求項1に記載の半導体パッケージ。
【請求項6】
前記二重ギャップフィル層の下面上に再配線層が配され、
前記バンプは、前記再配線層を介し、前記貫通電極に連結されたことを特徴とする請求項1乃至5のいずれか1項に記載の半導体パッケージ。
【請求項7】
前記第1チップの側面に隣接し、前記二重ギャップフィル層を貫通し、前記再配線層と前記第2配線層とを連結する貫通ポストをさらに含むことを特徴とする請求項6に記載の半導体パッケージ。
【請求項8】
第1再配線基板と、
前記第1再配線基板上に配され、ハイブリッドボンディングによって互いに結合された第1チップ及び第2チップ、並びに前記第1チップの側面と下面とを覆う二重ギャップフィル層を具備した内部パッケージと、
前記第1再配線基板上に配され、前記内部パッケージを密封する密封材と、
前記内部パッケージと前記密封材との上に配された第2再配線基板と、
前記内部パッケージの周辺において、前記密封材を貫通して延長され、前記第1再配線基板と前記第2再配線基板とを連結する第1貫通ポストと、を含み、
前記第1チップの第1水平面は、前記第2チップの第2水平面より小さく、
前記二重ギャップフィル層は、前記第1水平面と前記第2水平面との差に対応する面積を覆う、半導体パッケージ。
【請求項9】
前記第1チップは、
第1基板、前記第1基板上の第1配線層、及び前記第1基板を貫通し、前記第1配線層に連結され、前記第1基板の下面上に突出された多数の貫通電極を具備し、
前記第2チップは、
前記第1チップと前記二重ギャップフィル層との上に配され、第2配線層、及び前記第2配線層上の第2基板を具備し、
前記二重ギャップフィル層は、前記貫通電極の突出された部分を覆うことを特徴とする請求項8に記載の半導体パッケージ。
【請求項10】
前記二重ギャップフィル層は、下部ギャップフィル層と上部ギャップフィル層とを具備し、有機/無機複合素材を含み、
前記下部ギャップフィル層は、前記第1チップの下面、及び前記貫通電極の突出された部分を覆い、
前記上部ギャップフィル層は、前記第1チップの側面の少なくとも一部を覆い、前記第2配線層に隣接することを特徴とする請求項9に記載の半導体パッケージ。
【請求項11】
前記内部パッケージは、バンプを介し、前記第1再配線基板上に積層され、
前記二重ギャップフィル層の下面上に再配線層が配され、
前記バンプは、前記再配線層を介し、前記貫通電極に連結されたことを特徴とする請求項9に記載の半導体パッケージ。
【請求項12】
前記第2再配線基板上に、基板間接続端子を介して配され、メモリチップを具備した上部パッケージをさらに含むことを特徴とする請求項8乃至11のいずれか1項に記載の半導体パッケージ。
【請求項13】
第1基板、前記第1基板上の第1配線層、及び前記第1基板を貫通し、前記第1配線層に連結され、前記第1基板の下面上に突出された多数の貫通電極を具備した第1チップと、
前記第1チップの下面と、前記貫通電極の突出された部分とを覆う下部ギャップフィル層、及び前記第1チップの側面を覆う上部ギャップフィル層を具備し、有機/無機複合素材を含む二重ギャップフィル層と、
前記第1チップと前記上部ギャップフィル層との上に配され、第2配線層、及び前記第2配線層上の第2基板を具備し、前記第1チップとハイブリッドボンディングによって結合された第2チップと、
前記二重ギャップフィル層の下面上に配された再配線層と、
前記再配線層の下面上に配され、前記再配線層の再配線を介し、前記貫通電極に連結されたバンプと、を含み、
前記第1チップの第1水平面は、前記第2チップの第2水平面より小さく、
前記二重ギャップフィル層は、前記第1水平面と前記第2水平面との差に対応する面積を覆う、半導体パッケージ。
【請求項14】
前記上部ギャップフィル層は、樹脂、及び前記樹脂内に多様な大きさのシリカフィラを含み、
前記下部ギャップフィル層は、5kÅ/min以上の研磨速度を有するポリマーを含むことを特徴とする請求項13に記載の半導体パッケージ。
【請求項15】
第1基板、前記第1基板上の第1配線層、及び前記第1配線層から、前記第1基板の内部に延長される多数の貫通電極をそれぞれ具備した多数の第1チップを準備する段階と、
前記第1基板より面積が広い第2基板、及び前記第2基板上の第2配線層をそれぞれ具備した多数の第2チップをウェーハ状態に準備する段階と、
前記第2チップ上に、前記第1チップをハイブリッドボンディングで積層するが、前記第1チップが互いに離隔されるように積層する段階と、
前記第1チップそれぞれの前記第1基板をグラインディングし、前記第1チップを薄膜化させる段階と、
前記貫通電極の一部が突出されるように、前記第1チップそれぞれの前記第1基板をエッチングする段階と、
前記第1チップ間を充填し、前記第1チップを覆う二重ギャップフィル層を前記第2チップ上に形成する段階と、
前記二重ギャップフィル層上に再配線層を形成する段階と、
前記再配線層上にバンプを形成する段階と、
前記第2チップそれぞれの前記第2基板をグラインディングし、前記第2チップを薄膜化させる段階と、
ソーイング工程を介し、前記第1チップ、前記第2チップ及び前記二重ギャップフィル層をそれぞれ具備した多数の半導体パッケージに個別化させる段階と、を含む、半導体パッケージ製造方法。
【請求項16】
前記半導体パッケージそれぞれにおいて、前記第1チップの上部に、前記第2チップが配され、前記第1チップ及び前記第2チップの下面は、前記バンプが配された方であり、
前記二重ギャップフィル層は、
前記第1チップの下面と、前記貫通電極の突出された部分とを覆う下部ギャップフィル層、及び前記第1チップの側面を覆う上部ギャップフィル層を具備し、有機/無機複合素材を含むことを特徴とする、請求項15に記載の半導体パッケージ製造方法。
【請求項17】
前記二重ギャップフィル層を前記第2チップ上に形成する段階において、
前記上部ギャップフィル層を、前記第1チップ間に充填し、前記第1チップの側面を覆い、
前記下部ギャップフィル層を前記上部ギャップフィル層上に塗布し、前記第1チップの下面と、前記貫通電極の突出された部分とを覆うことを特徴とする請求項16に記載の半導体パッケージ製造方法。
【請求項18】
前記再配線層を形成する段階前、
前記二重ギャップフィル層の一部を除去し、前記貫通電極を露出させる段階をさらに含み、
前記再配線層の再配線は、前記貫通電極に連結され、
前記バンプは、前記再配線を介し、前記貫通電極に連結されることを特徴とする請求項15に記載の半導体パッケージ製造方法。
【請求項19】
前記貫通電極を露出させる段階と、前記再配線層を形成する段階との間に、
前記第1チップ間にアラインキーを形成する段階と、
前記二重ギャップフィル層を貫通し、前記第2配線層に連結される貫通ポストを形成する段階と、をさらに含むことを特徴とする請求項18に記載の半導体パッケージ製造方法。
【請求項20】
前記再配線層は、
前記貫通電極に連結された外部パッドと、前記外部パッドを覆った再配線絶縁層と、を含むか、あるいは
前記貫通電極に連結された再配線、前記再配線に連結された外部パッド、及び前記再配線と前記外部パッドを覆った再配線絶縁層を含み、
前記再配線層を形成する段階において、前記再配線絶縁層から、前記外部パッドを露出させ、
前記バンプは、前記外部パッド上に形成することを特徴とする請求項15乃至17のいずれか1項に記載の半導体パッケージ製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体パッケージに係り、特に、2個のチップがハイブリッドボンディングによって直接積層された半導体パッケージ、及びその製造方法に関する。
【背景技術】
【0002】
電子産業の飛躍的な発展、及びユーザの要求により、電子機器は、さらに小型化及び軽量化されている。該電子機器の小型化及び軽量化により、それに使用される半導体パッケージも、小型化及び軽量化されており、また該半導体パッケージは、高性能及び大容量と共に、高い信頼性が要求されている。そのような半導体パッケージが、高性能及び高容量化されることにより、半導体パッケージの消耗電力が増大している。それにより、該半導体パッケージのサイズ/性能に対応し、該半導体パッケージへの安定した電力供給のための半導体パッケージの構造に係わる重要度が高くなっている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明の技術的思想は、工程容易性確保、反り(warpage)の最小化、及び動作性能の最適化を具現することができる半導体パッケージ及びその製造方法を提供するところにある。
【0004】
また、本発明の技術的思想が解決しようとする課題は、以上で言及された課題に限定されるものではなく、他の課題は、以下の記載から、通常の技術者に明確に理解されうる。
【課題を解決するための手段】
【0005】
前記課題を解決するために、本発明の技術的思想は、第1基板、前記第1基板上の第1配線層、及び前記第1基板を貫通し、前記第1配線層に連結され、前記第1基板の下面上に突出された多数の貫通電極を具備した第1チップ;前記第1チップの側面及び下面、及び前記貫通電極の突出された部分を覆い、二重層構造を有する二重ギャップフィル(gap-fill)層;前記第1チップと前記二重ギャップフィル層との上に配され、第2配線層、及び前記第2配線層上の第2基板を具備し、前記第1チップとハイブリッドボンディング(HB:hybrid bonding)によって結合された第2チップ;並びに前記第1チップの下面上に配され、前記貫通電極に連結されたバンプ;を含む、半導体パッケージを提供する。
【0006】
また、本発明の技術的思想は、前記課題を解決するために、第1再配線基板;前記第1再配線基板上に配され、ハイブリッドボンディング(HB)によって互いに結合された第1チップ及び第2チップ、並びに前記第1チップの側面と下面とを覆う二重ギャップフィル層を具備した内部パッケージ;前記第1再配線基板上に配され、前記内部パッケージを密封する密封材;前記内部パッケージと前記密封材との上に配された第2再配線基板;並びに前記内部パッケージの周辺で前記密封材を貫通して延長され、前記第1再配線基板と前記第2再配線基板とを連結する第1貫通ポスト;を含み、前記第1チップの第1水平面は、前記第2チップの第2水平面より小さく、前記二重ギャップフィル層は、前記第1水平面と前記第2水平面との差に対応する面積を覆う、半導体パッケージを提供する。
【0007】
さらには、本発明の技術的思想は、前記課題を解決するために、第1基板、前記第1基板上の第1配線層、及び前記第1基板を貫通し、前記第1配線層に連結され、前記第1基板の下面上に突出された多数の貫通電極を具備した第1チップ;前記第1チップの下面と、前記貫通電極の突出された部分とを覆う下部ギャップフィル層、及び前記第1チップの側面を覆う上部ギャップフィル層を具備し、有機/無機複合素材を含んだ二重ギャップフィル層;前記第1チップと前記上部ギャップフィル層との上に配され、第2配線層、及び前記第2配線層上の第2基板を具備し、前記第1チップとハイブリッドボンディング(HB)によって結合された第2チップ;前記二重ギャップフィル層の下面上に配された再配線層;並びに前記再配線層の下面上に配され、前記再配線層の再配線を介し、前記貫通電極に連結されたバンプ;を含み、前記第1チップの第1水平面は、前記第2チップの第2水平面より小さく、前記二重ギャップフィル層は、前記第1水平面と前記第2水平面との差に対応する面積を覆う、半導体パッケージを提供する。
【0008】
なお、本発明の技術的思想は、前記課題を解決するために、第1基板、前記第1基板上の第1配線層、及び前記第1配線層から、前記第1基板の内部に延長される多数の貫通電極をそれぞれ具備した多数の第1チップを準備する段階;前記第1基板より面積が広い第2基板、及び前記第2基板上の第2配線層をそれぞれ具備した多数の第2チップをウェーハ状態に準備する段階;前記第2チップ上に前記第1チップをハイブリッドボンディング(HB)で積層するものの、前記第1チップが互いに離隔されるように積層する段階;前記第1チップそれぞれの前記第1基板をグラインディングし、前記第1チップを薄膜化させる段階;前記貫通電極の一部が突出されるように、前記第1チップそれぞれの前記第1基板をエッチングする段階;前記第1チップ間を充填し、前記第1チップを覆う二重ギャップフィル層を前記第2チップ上に形成する段階;前記二重ギャップフィル層上に再配線層を形成する段階;前記再配線層上にバンプを形成する段階;前記第2チップそれぞれの前記第2基板をグラインディングし、前記第2チップを薄膜化させる段階;ソーイング工程を介し、前記第1チップ、第2チップ及び二重ギャップフィル層をそれぞれ具備した多数の半導体パッケージに個別化させる段階;を含む、半導体パッケージ製造方法を提供する。
【発明の効果】
【0009】
本発明の技術的思想による半導体パッケージにおいて、第1チップ及び第2チップは、ハイブリッドボンディング(HB)によって結合され、上部の第2チップが下部の第1チップより大きいラージトップ(large-top)構造を有することができる。また、該第1チップは、二重ギャップフィル層によって取り囲まれ、該二重ギャップフィル層は、下部ギャップフィル層と上部ギャップフィル層とを含むものでもある。該下部ギャップフィル層は、高いR/R(removal rate(除去速度))、及び大きい密着力のポリマーを含むことにより、半導体パッケージの工程容易性を確保して、動作性能及び信頼性の向上に寄与することができる。また、上部ギャップフィル層は、高充填率及び低誘電率の有機/無機複合素材を含むことにより、半導体パッケージの反りを制御し、電気的特性を改善させるのに寄与することができる。
【図面の簡単な説明】
【0010】
【
図1A】本発明の一実施形態による半導体パッケージの構造を概略的に示す断面図である。
【
図1B】本発明の一実施形態による半導体パッケージの構造を概略的に示す拡大図である。
【
図2A】本発明の実施形態による半導体パッケージの構造を概略的に示す断面図である。
【
図2B】本発明の実施形態による半導体パッケージの構造を概略的に示す断面図である。
【
図3A】本発明の実施形態による半導体パッケージの構造を概略的に示す断面図である。
【
図3B】本発明の実施形態による半導体パッケージの構造を概略的に示す断面図である。
【
図4A】本発明の実施形態による半導体パッケージの構造を概略的に示す断面図である。
【
図4B】本発明の実施形態による半導体パッケージの構造を概略的に示す断面図である。
【
図5A】
図1Aの半導体パッケージを製造する過程を概略的に示す断面図である。
【
図5B】
図1Aの半導体パッケージを製造する過程を概略的に示す断面図である。
【
図5C】
図1Aの半導体パッケージを製造する過程を概略的に示す断面図である。
【
図5D】
図1Aの半導体パッケージを製造する過程を概略的に示す断面図である。
【
図5E】
図1Aの半導体パッケージを製造する過程を概略的に示す断面図である。
【
図5F】
図1Aの半導体パッケージを製造する過程を概略的に示す断面図である。
【
図5G】
図1Aの半導体パッケージを製造する過程を概略的に示す断面図である。
【
図5H】
図1Aの半導体パッケージを製造する過程を概略的に示す断面図である。
【
図5I】
図1Aの半導体パッケージを製造する過程を概略的に示す断面図である。
【
図5J】
図1Aの半導体パッケージを製造する過程を概略的に示す断面図である。
【
図6A】
図2Aの半導体パッケージを製造する過程を概略的に示す断面図である。
【
図6B】
図2Aの半導体パッケージを製造する過程を概略的に示す断面図である。
【
図6C】
図2Aの半導体パッケージを製造する過程を概略的に示す断面図である。
【
図6D】
図2Aの半導体パッケージを製造する過程を概略的に示す断面図である。
【
図7A】
図3Aの半導体パッケージを製造する過程を概略的に示す断面図である。
【
図7B】
図3Aの半導体パッケージを製造する過程を概略的に示す断面図である。
【
図7C】
図3Aの半導体パッケージを製造する過程を概略的に示す断面図である。
【
図7D】
図3Aの半導体パッケージを製造する過程を概略的に示す断面図である。
【
図7E】
図3Aの半導体パッケージを製造する過程を概略的に示す断面図である。
【
図7F】
図3Aの半導体パッケージを製造する過程を概略的に示す断面図である。
【
図7G】
図3Aの半導体パッケージを製造する過程を概略的に示す断面図である。
【
図7H】
図3Aの半導体パッケージを製造する過程を概略的に示す断面図である。
【
図7I】
図3Aの半導体パッケージを製造する過程を概略的に示す断面図である。
【
図7J】
図3Aの半導体パッケージを製造する過程を概略的に示す断面図である。
【発明を実施するための形態】
【0011】
以下においては、添付図面を参照し、本発明の実施形態について詳細に説明する。図面上の同一構成要素については、同一参照符号を使用し、それらに係わる重複説明は、省略する。
【0012】
図1A及び
図1Bは、本発明の一実施形態による半導体パッケージの構造を概略的に示す断面図及び拡大図であり、
図1Bは、
図1AのA部分を拡大して示す部分拡大図である。
【0013】
図1A及び
図1Bを参照すれば、本実施形態の半導体パッケージ1000は、第1チップ100、第2チップ200、二重ギャップフィル(gap-fill)層300、及び再配線層400を含むものでもある。第1チップ100と第2チップ200は、ハイブリッドボンディング(HB:hybrid bonding)を介して互いに直接結合されうる。ここで、該ハイブリッドボンディング(HB)は、第1チップ100と第2チップ200とのパッドが互いに結合されるパッド対パッド(pad-to-pad)ボンディングと、第1チップ100と第2チップ200との絶縁層が互いに結合される絶縁体対絶縁体(In(insulator)-to-In(insulator))ボンディングとが複合されたものを意味しうる。なお、パッドは、普通銅(Cu)によって形成されるので、該パッド対パッドボンディングは、銅対銅(Cu-to-Cu)ボンディングとも言う。また、該絶縁体対絶縁体ボンディングにおける絶縁層は、例えば、SiN
xのような窒化膜、またはSiO
2のような酸化膜を含むものでもある。しかしながら、該絶縁層の材質が、窒化膜や酸化膜に限定されるものではない。
【0014】
なお、本実施形態の半導体パッケージ1000において、第1チップ100と第2チップ200との結合が、ハイブリッドボンディング(HB)に限定されるものではない。例えば、本実施形態の半導体パッケージ1000において、第1チップ100と第2チップ200は、ACF(anisotropic conductive film(異方導電性フィルム))を利用したボンディング、またバンプやソルダボールのような接続部材を利用したボンディングを介して結合されもする。
【0015】
第1チップ100は、アナログチップでもある。例えば、第1チップ100は、第2チップ200の通信を支援するモデム(modem)チップでもある。しかしながら、第1チップ100の種類が、アナログチップやモデムチップに限定されるものではない。例えば、第1チップ100は、第2チップ200の動作を支援する多様な種類の集積素子を含むものでもある。
【0016】
第1チップ100は、第1基板110、第1配線層120及び貫通電極130を含むものでもある。第1基板110は、第1チップ100のボディを構成し、シリコン(Si)を含むものでもある。しかしながら、第1基板110の材質がSiに限定されるものではない。例えば、第1基板110は、ゲルマニウム(Ge)、Si-Geのような他の半導体物質、またはGaP、GaAs、GaSbのようなIII-V族化合物を含むものでもある。また、一部実施形態において、第1基板110は、SOI(silicon-on-insulator(シリコン・オン・インシュレータ))基板またはGOI(germanium-on-insulator(ゲルマニウム・オン・インシュレータ))基板でもある。なお、第1基板110は、第1配線層120に隣接して配された集積回路層を含むものでもある。該集積回路層には、第1チップ100の動作遂行のための多数の集積素子が配されうる。
【0017】
第1配線層120は、第1基板110の上部に配され、配線絶縁層122、及び配線絶縁層122内の配線124を含むものでもある。配線124が2層以上に配された場合、互いに異なる層の配線124は、垂直ビアを介して互いに連結されうる。なお、配線124において、配線絶縁層122の上面上及び/または下面上に露出された部分は、パッドに該当しうる。一実施形態により、該パッドは、配線124と別個の構成要素としても取り扱われる。
【0018】
貫通電極130は、第3方向(z方向)に、第1基板110を貫通して延長されうる。また、
図1Aに図示されているように、貫通電極130は、第1チップ100の下面、例えば、第1基板110の下面に突出された構造を有することができる。なお、第1基板110がSiを含むので、貫通電極130は、TSV(through silicon via(シリコン貫通ビア))に該当しうる。参照として、貫通電極130は、集積回路層が形成される前に形成されたビア・ファースト構造、集積回路層の形成後、配線層の形成前に形成されたビア・ミドル構造、及び配線層が形成された後に形成されたビア・ラスト構造に区別されうる。
図1Aにおいて、貫通電極130は、ビア・ミドル構造に該当しうる。しかしながら、それに限られるものではなく、本実施形態の半導体パッケージ1000において、貫通電極130は、ビア・ファースト構造またはビア・ラスト構造にも形成される。
【0019】
第1チップ100において、上面が、アクティブ面である前面(FS(front surface)1)であり、下面が、非アクティブ面である背面(BS(back surface)1)でもある。言い替えれば、第1配線層120の上面が、第1チップ100の前面(FS1)に該当し、第1基板110の下面が、第1チップ100の背面(BS1)に該当しうる。なお、第1配線層120の上面、すなわち、第1チップ100の前面(FS1)上に、第1配線層120の配線124の一部である第1パッドが配されうる。
【0020】
第2チップ200は、内部に、多数のロジック素子を含むものでもある。ここで、該ロジック素子は、例えば、AND、OR、NOT、フリップフロップ(flip-flop)のようなロジック回路を含三、多様な信号処理を行う素子を意味しうる。本実施形態の半導体パッケージ1000において、第2チップ200は、例えば、AP(application processor(アプリケーションプロセッサ))チップでもある。第2チップ200は、その機能により、コントロールチップ、プロセスチップ、CPUチップなどとも言及される。
【0021】
第2チップ200は、第2基板210及び第2配線層220を含むものでもある。第2基板210は、第2チップ200のボディを構成し、Siを含むものでもある。しかしながら、第2基板210の材質がSiに限定されるものではない。なお、第2基板210は、第2配線層220に隣接して配された集積回路層を含むものでもある。該集積回路層には、第2チップ200の動作遂行のための多数の集積素子が配されうる。
第2配線層220は、第2基板210の下部に配され、配線絶縁層222、及び配線絶縁層222内の配線224を含むものでもある。配線224が2層以上に配された場合、互いに異なる層の配線224は、垂直ビアを介して互いに連結されうる。なお、配線224において、配線絶縁層222の上面上及び/または下面上に露出された部分は、パッドに該当しうる。
図1Aにおいて、便宜上、パッドに該当する配線224だけが図示されている。一実施形態により、該パッドは、配線224と別個の構成要素としても取り扱われる。
【0022】
第2チップ200において、下面が、アクティブ面である前面(FS2)であり、上面が、非アクティブ面である背面(BS2)でもある。言い替えれば、第2配線層220の下面が、第2チップ200の前面(FS2)に該当し、第2基板210の上面が、第2チップ200の背面(BS2)に該当しうる。なお、第2チップ200のパッドは、前面(FS2)と背面(BS2)とのいずれにも形成されうる。言い替えれば、第2配線層220の下面、すなわち、第2チップ200の前面(FS2)上に、第2配線層220の配線224の一部である第2パッドが形成されうる。
【0023】
前述のように、第1チップ100と第2チップ200は、ハイブリッドボンディング(HB)によって結合されうる。それにより、第1チップ100の第1パッドは、第2チップ200の対応する第2パッドに、Cu-to-Cuボンディングされうる。また、第1配線層120の配線絶縁層122は、第2配線層220の配線絶縁層222に、In-to-Inボンディングされうる。
【0024】
本実施形態の半導体パッケージ1000において、垂直方向、すなわち、第3方向(z方向)に、第1チップ100が下部に配され、第2チップ200が上部に配されうる。また、水平方向に第1チップ100の面積は、第2チップ200の面積よりも小さい。ここで、該水平方向は、第3方向(z方向)に垂直面における方向を意味し、例えば、第1方向(x方向)と第2方向(y方向)とを含むものでもある。従って、第1方向(x方向)と第2方向(y方向)とにおいて、第2チップ200の外郭部分には、第1チップ100と結合されていない非結合領域が存在しうる。例えば、第2チップ200の部分は、該第1方向及び該第2方向に、第1チップ100の外部に拡張し、第1チップ100にコンタクトしない上面(FS2)の部分を有しうる。本実施形態の半導体パッケージ1000において、二重ギャップフィル層300は、第2チップ200の非結合領域に対応する空間を充填することができる。例えば、二重ギャップフィル層300は、第1方向及び第2方向に、第1チップ100外部に拡張(例えば、オーバーハング)する第2チップ200の上面(FS2)の一部に直接コンタクトしうる。
【0025】
二重ギャップフィル層300は、下部ギャップフィル層310と上部ギャップフィル層320とを含むものでもある。下部ギャップフィル層310は、第1チップ100の下面と側面一部とを覆うことができる。また、下部ギャップフィル層310は、第1チップ100の下面に突出された貫通電極130の側面を覆うことができる。例えば、下部ギャップフィル層310は、第1チップ100下面外部に拡張する貫通電極130の突出部分を覆うことができる。貫通電極130の下面は、下部ギャップフィル層310の下面上に露出されうる。例えば、貫通電極130と、下部ギャップフィル層310の下面は、同一平面でもある
下部ギャップフィル層310は、エッチング速度(etch rate)が速く、他の物質層との密着力または接着力が大きい物質を含むものでもある。例えば、下部ギャップフィル層310は、高いR/R(removal rate(除去速度))を有するポリマーによって形成されうる。ここで、高いR/Rは、単位時間当たり除去される比率であり、エッチング工程とCMP(chemical mechanical polishing(化学的機械的研磨))工程とによって除去される速度をいずれも含む概念でもある。例えば、下部ギャップフィル層310は、5kÅ/min以上のR/Rを有するポリマーを含むものでもある。下部ギャップフィル層310は、5~10μmほどの第1厚D1を有しうる。例えば、下部ギャップフィル層310の第1厚D1は、第1チップ100の側面と部分的にオーバーラップして拡張する第3方向に、下部ギャップフィル層310の最大厚でもある。
下部ギャップフィル層310は、有機物質を含むものでもある。例えば、下部ギャップフィル層310は、PI(polyimide(ポリイミド))系、PBO(polybenzoxazole(ポリベンゾオキサゾール))系、PHS(polyhydroxystyrene)系、エポキシ(epoxy)系、BCB(benzocyclobutene(ベンゾシクロブテン))系のようなポリマーを含むものでもある。しかしながら、下部ギャップフィル層310の材質が、前記物質に限定されるものではない。なお、下部ギャップフィル層310は、非感光性特徴を基にし、感光剤(photosensitizer)を含まないのである。しかしながら、一実施形態により、下部ギャップフィル層310は、感光剤を含む感光性素材を含むものでもある。
【0026】
下部ギャップフィル層310が高いR/Rのポリマーを含むことにより、半導体パッケージ1000の製造工程において、工程容易性を確保することができる。また、下部ギャップフィル層310の大きい密着力に起因し、剥離やデタッチなどを防止することにより、半導体パッケージ1000の動作性能及び信頼性を向上させることができる。
【0027】
上部ギャップフィル層320は、第1チップ100の側面を覆うことができる。上部ギャップフィル層320の上面は、第2チップ200、例えば、第2配線層220に接することができる。また、上部ギャップフィル層320の下面は、下部ギャップフィル層310に接することができる。
【0028】
上部ギャップフィル層320は、有機/無機複合素材を含むものでもある。例えば、上部ギャップフィル層320は、シリカフィラ(silica filler)324を含む樹脂322を含むものでもある。ここで、該樹脂は、有機物質に該当し、該シリカフィラは、無機物質に該当しうる。上部ギャップフィル層320は、高い充填特性を有しうる。
図1Bを参照してさらに具体的に説明すれば、上部ギャップフィル層320は、樹脂322内に、多様なサイズのシリカフィラ324が含有された構造を有しうる。例えば、シリカフィラ324は、ナノサイズレベルの第1シリカフィラF1、μmサイズレベルの第3シリカフィラF3、及び中間サイズの第2シリカフィラF2を含むものでもある。そのように、シリカフィラ324が多様なサイズを有することにより、上部ギャップフィル層320の充填特性が極大化されうる。なお、シリカフィラ324の種類が、前述の3種に限定されるものではない。また、フィラの種類が、シリカに限定されるものでもない。
【0029】
なお、上部ギャップフィル層320は、誘電率が低い物質を含むものでもある。例えば、上部ギャップフィル層320は、3.8以下の誘電率を有する物質を含むものでもある。上部ギャップフィル層320は、10~30μmほどの第2厚D2を有しうる。しかしながら、上部ギャップフィル層320の第2厚D2が、前記数値範囲に限定されるものではない。参照として、第1チップ100の厚みは、30~40μmほどの第3厚D3を有しうる。また、下部ギャップフィル層310と上部ギャップフィル層320との全体厚、すなわち、二重ギャップフィル層300の厚みは、第1チップ100の第3厚D3よりも厚くなる。
【0030】
上部ギャップフィル層320が高充填率の有機/無機複合素材を含むことにより、半導体パッケージ1000の反り(warpage)を効果的に制御することができる。また、上部ギャップフィル層320の低誘電率特性に基づき、半導体パッケージ1000において、寄生キャパシタ防止、RCディレイ最小化のような電気的特性を改善させることができる。
【0031】
再配線層400は、二重ギャップフィル層300の下面上に配されうる。例えば、下部ギャップフィル層310は、第1チップ100と再配線層400との間にありうる。再配線層400は、再配線絶縁層410、及び再配線絶縁層410内の再配線420を含むものでもある。再配線絶縁層410は、例えば、PID(photo imageable dielectric(写真画像形成可能誘電体))樹脂によって形成され、無機フィラをさらに含むものでもある。しかしながら、再配線絶縁層410の材質が、PID樹脂に限定されるものではない。再配線420が2層以上に配された場合、互いに異なる層の再配線420は、垂直ビアを介して互いに連結されうる。
【0032】
なお、再配線420において、再配線絶縁層410の上面上及び/または下面上に露出された部分は、パッドに該当しうる。再配線絶縁層410の上面上に露出された再配線420の一部である上部パッドは、貫通電極130に連結されうる。また、再配線絶縁層410の下面上に露出された再配線420の一部である下部パッドは、バンプ450に連結されうる。一実施形態により、該上部パッドと該下部パッドは、再配線420と別個の構成要素としても取り扱われる。
【0033】
バンプ450は、再配線層400の下面上に配されうる。バンプ450は、半導体パッケージ1000を、他の基板、例えば、第1再配線基板620(
図3A)に連結することができる。バンプ450は、例えば、ピラ452とソルダ(solder)454とを含むものでもある。しかしながら、一実施形態により、バンプ450は、ソルダ454のみを含むものでもある。
【0034】
本実施形態の半導体パッケージ1000において、第1チップ100と第2チップ200は、ハイブリッドボンディング(HB)によって結合され、上部第2チップ200は、下部第1チップ100よりも大きくなる。例えば、上部第2チップ200は、トップビューにおいて、第1方向及び第2方向のいずれにも、下部第1チップ100の外部に水平に拡張し、下部第1チップ100よりさらに大きい面積を有しうる。すなわち、上部の第2チップ200が、下部の第1チップ100より大きいラージトップ(large-top)構造を有しうる。また、第1チップ100は、下部第1チップの側面、及び上部第2チップの拡張部分と直接コンタクトする二重ギャップフィル層300によって取り囲まれる(例えば、二重ギャップフィル層300が、第1チップの第1水平面の領域と、第2チップの第2水平面の領域との差に対応する領域(例えば、ギャップ)を覆う)。二重ギャップフィル層300は、下部ギャップフィル層310と上部ギャップフィル層320とを含むものでもある。下部ギャップフィル層310は、高いR/R、及び大きい密着力のポリマーを含むことにより、半導体パッケージ1000の工程容易性を確保し、動作性能及び信頼性の向上に寄与することができる。また、上部ギャップフィル層320は、高充填率及び低誘電率の有機/無機複合素材を含むことにより、半導体パッケージ1000の反りを制御し、電気的特性を改善させるのに寄与することができる。
【0035】
図2A及び
図2Bは、本発明の実施形態による半導体パッケージの構造を概略的に示す断面図である。
図1A及び
図1Bの説明部分において、すでに説明した内容は、簡単に説明するか、あるいは省略する。
【0036】
図2Aを参照すれば、本実施形態の半導体パッケージ1000aは、貫通ポスト500をさらに含むという側面において、
図1Aの半導体パッケージ1000と異なりうる。具体的には、本実施形態の半導体パッケージ1000aは、第1チップ100、第2チップ200、二重ギャップフィル層300、再配線層400及び貫通ポスト500を含むものでもある。第1チップ100、第2チップ200、二重ギャップフィル層300及び再配線層400については、
図1Aの半導体パッケージ1000の説明部分で説明した通りである。ただし、第1チップ100の場合、貫通ポスト500の存在により、水平方向に、第2チップ200の中心に配されず、第2チップ200の中心から、若干ずれて配されうる。
【0037】
貫通ポスト500は、二重ギャップフィル層300を貫通し、第3方向(z方向)に延長される構造を有しうる。貫通ポスト500は、二重ギャップフィル層300に貫通ホールを形成し、該貫通ホールをメタル物質で充填して形成することができる。貫通ポスト500は、再配線層400と第2配線層220とを電気的に連結することができる。
【0038】
本実施形態の半導体パッケージ1000aにおいて、貫通ポスト500は、第1チップ100の一側面に隣接し、第2方向(y方向)に沿い、1列に多数個配されうる。また、他の実施形態において、貫通ポスト500は、第2方向(y方向)に沿い、2列以上にも配される。さらには、貫通ポスト500は、第1チップ100の両側面それぞれに隣接し、少なくとも1列に配されうる。貫通ポスト500が、第1チップ100の両側面に配される場合、第1チップ100は、水平方向に、第2チップ200の中心に配されうる。なお、貫通ポスト500は、誘電層である二重ギャップフィル層300を貫通するので、TDV(through dielectric via(貫通誘電体ビア))に該当しうる。
【0039】
図2Bを参照すれば、本実施形態の半導体パッケージ1000bは、再配線層400aの構造において、
図1Aの半導体パッケージ1000と異なりうる。具体的には、本実施形態の半導体パッケージ1000bは、第1チップ100、第2チップ200、二重ギャップフィル層300及び再配線層400aを含むものでもある。第1チップ100、第2チップ200及び二重ギャップフィル層300については、
図1Aの半導体パッケージ1000の説明部分で説明した通りである。
【0040】
再配線層400aは、再配線絶縁層410及び再配線420aを含むものでもある。再配線420aは、単一層構造に配されたパッドのみを含むものでもある。例えば、再配線420aの上面は、貫通電極130に連結されうる。また、再配線420aの下面は、再配線絶縁層410の下面に露出され、再配線420aの下面上にバンプ450が配されうる。
【0041】
図3A及び
図3Bは、本発明の実施形態による半導体パッケージの構造を概略的に示す断面図である。
図1Aないし
図2Bの説明部分ですでに説明した内容は、簡単に説明するか、あるいは省略する。
図3Aを参照すれば、本実施形態の半導体パッケージ1000cは、第1チップ100、第2チップ200、二重ギャップフィル層300、再配線層400、第1再配線基板620、第2再配線基板640、貫通ポスト700、密封材800及び外部接続端子660を含むものでもある。第1チップ100、第2チップ200、二重ギャップフィル層300及び再配線層400については、
図1Aの半導体パッケージ1000の説明部分で説明した通りである。
【0042】
第1再配線基板620は、再配線層400の下部に配されうる。第1再配線基板620は、第1ボディ絶縁層622、及び第1ボディ絶縁層622内の第1再配線624を含むものでもある。第1ボディ絶縁層622は、絶縁性物質、例えば、PID樹脂によって形成され、無機フィラをさらに含むものでもある。しかしながら、第1ボディ絶縁層622の材質が、PID樹脂に限定されるものではない。第1再配線624が2層以上に配された場合、互いに異なる層の第1再配線624は、垂直ビアを介して互いに連結されうる。なお、
図3Aに図示されていないが、第1再配線624において、第1ボディ絶縁層622の上面上及び/または下面上に露出された部分は、パッドに該当しうる。
第1ボディ絶縁層622の下面上には、外部接続端子660が配されうる。外部接続端子660は、第1ボディ絶縁層622の下面上に露出された、第1再配線624の一部である外部接続パッド上に配されうる。外部接続端子660は、第1再配線基板620の第1再配線624とバンプ450とを介し、再配線層400に電気的に連結されうる。
貫通ポスト700は、第1再配線基板620と第2再配線基板640との間に配されうる。第1再配線基板620と第2再配線基板640との間に、密封材800が配されることにより、貫通ポスト700は、第3方向(z方向)に、密封材800を貫通して延長されうる。貫通ポスト700は、第1再配線基板620と第2再配線基板640とを電気的に連結することができる。例えば、貫通ポスト700の下面は、第1再配線基板620の第1再配線624に連結され、貫通ポスト700の上面は、第2再配線基板640の第2再配線644に連結されうる。
【0043】
貫通ポスト700は、例えば、Cuを含むものでもある。しかしながら、貫通ポスト700の材質がCuに限定されるものではない。貫通ポスト700は、シード(seed)メタルを利用した電気メッキを介して形成されうる。それにより、第1再配線基板620上にシードメタル710a(
図7F)が形成され、シードメタル710a上に貫通ポスト700が形成されうる。シードメタル710aは、例えば、Cuを含むものでもある。それにより、本実施形態の半導体パッケージ1000cにおいて、シードメタル710aは、貫通ポスト700の一部として含まれ、
図3Aにおいて、シードメタル710aを別途に表示していない。
【0044】
密封材800は、第1再配線基板620と第2再配線基板640との間に配されうる。密封材800は、第2チップ200、二重ギャップフィル層300及び再配線層400を覆って密封することができる。また、密封材800は、貫通ポスト700の側面を取り囲むことができる。なお、
図3Aに図示されているように、密封材800は、第1再配線基板620と再配線層400との間と、再配線層400下面上のバンプ450間とを充填することができる。しかしながら、一部実施形態において、バンプ150間にアンダーフィル(underfill)が充填され、密封材800は、該アンダーフィルを覆うことができる。
【0045】
密封材800は、絶縁性物質、例えば、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、または熱硬化性樹脂や熱可塑性樹脂に、無機フィラのような補強材が含まれた樹脂、例えば、ABF樹脂、FR-4樹脂、BT樹脂などを含むものでもある。また、密封材800には、EMCのようなモールディング物質、またはPIDのような感光性物質を含むものでもある。ここで、密封材800の材質が前述の物質に限定されるものではないということは、言うまでもない。
【0046】
第2再配線基板640は、貫通ポスト700上及び密封材800上に配されうる。第2再配線基板640は、第1再配線基板620と類似した構造を有しうる。例えば、第2再配線基板640は、第2ボディ絶縁層642及び第2再配線644を含むものでもある。第2ボディ絶縁層642と第2再配線644は、先に、第1再配線基板620の第1ボディ絶縁層622と第1再配線624とについて説明した通りである。第2再配線基板640の第2再配線644は、貫通ポスト700、及び第1再配線基板620の第1再配線624を介し、バンプ450と外部接続端子660とに電気的に連結されうる。
【0047】
外部接続端子660は、第1再配線基板620の下面上の外部接続パッド上に配され、外部接続パッドを介し、第1再配線624に電気的に連結されうる。外部接続端子660は、半導体パッケージ1000cを、外部システムのパッケージ基板や、またはモバイルのような電子装置のメインボードなどに連結されうる。外部接続端子660は、導電性物質、例えば、ソルダ、スズ(Sn)、銀(Ag)、銅(Cu)及びアルミニウム(Al)のうち少なくとも一つを含むものでもある。
【0048】
なお、第2再配線基板640の上面上に、メモリチップを含む上部パッケージ900(
図4A)が、基板間接続端子950(
図4A)を介して積層されうる。例えば、上部パッケージは、内部基板連結端子を介し、第2再配線基板に電気的に連結されうる。第2再配線基板640上に上部パッケージが積層された全体半導体パッケージの構造は、POP(package on package(パッケージオンパッケージ))構造に該当しうる。なお、第2再配線基板640の上面上に、少なくとも1つの半導体チップ910a(
図4B)、及び/または少なくとも1つの受動素子940(
図4B)が直接積層されもする。
【0049】
図3Bを参照すれば、本実施形態の半導体パッケージ1000dは、第2チップ200が、第2再配線基板640に直接接して配されるという点において、
図3Aの半導体パッケージ1000cと異なりうる。具体的には、本実施形態の半導体パッケージ1000dにおいて、第2チップ200の背面(BS2)が、直接第2再配線基板640の下面に接することができる。言い替えれば、第2チップ200と第2再配線基板640との間に、密封材800が介在されないのである。
【0050】
本実施形態の半導体パッケージ1000dにおいて、第2チップ200が、第2再配線基板640に直接接して配されることにより、密封材800aの厚みが薄くなり、貫通ポスト700の長さが短くなりうる。従って、全体半導体パッケージ1000dの厚みが薄くなりうる。なお、そのような第2チップ200が、第2再配線基板640に直接接する半導体パッケージ構造において、一実施形態により、貫通ポスト700は、二重メタル層構造を有しうる。例えば、貫通ポスト700は、Cuの下部メタル層と、ニッケル(Ni)の上部メタル層とを含む二重メタル層構造を有しうる。そのように、貫通ポスト700が、上部にNiの上部メタル層を含むことにより、密封材800の上部部分に対するグラインディング工程において、貫通ポスト700のCuによる汚染を最小化させることができる。
【0051】
図4A及び
図4Bは、本発明の実施形態による半導体パッケージの構造を概略的に示す断面図である。
図1Aないし
図3Bの説明部分ですでに説明した内容は、簡単に説明するか、あるいは省略する。
【0052】
図4Aを参照すれば、本実施形態の半導体パッケージ1000eは、上部パッケージ900をさらに含むという点において、
図3Aの半導体パッケージ1000cと異なりうる。具体的には、本実施形態の半導体パッケージ1000eは、下部パッケージPKGと上部パッケージ900とを含むものでもある。下部パッケージPKGは、
図3Aの半導体パッケージ1000cでもある。しかしながら、下部パッケージPKGが、
図3Aの半導体パッケージ1000cに限定されるものではない。例えば、下部パッケージPKGは、
図3Bの半導体パッケージ1000dで代替されもする。
【0053】
上部パッケージ900は、第3チップ910、上部パッケージ基板920及び上部密封材930を含むものでもある。第3チップ910は、例えば、DRAM(dynamic random access memory)、SRAM(static random access memory)のような揮発性メモリ素子、またはフラッシュメモリのような不揮発性メモリ素子を含むものでもある。
図4Aにおいて、単一チップ構造の第3チップ910が、上部パッケージ基板920上に積層されているが、単一チップ構造の代わりに、多重積層チップ構造が、上部パッケージ基板920上にも積層される。例えば、該多重積層チップ構造は、バンプとボンディングワイヤを介して上部パッケージ基板920上に実装されるか、あるいはTSVを利用し、上部パッケージ基板920上に実装されうる。
【0054】
上部パッケージ基板920は、例えば、セラミックス基板、PCB、有機基板、インターポーザ基板などを基に形成されうる。本実施形態の半導体パッケージ1000eにおいて、上部パッケージ基板920は、PCBでもある。上部パッケージ基板920の下面上には、バンプまたはソルダボールのような基板間接続端子950が配されうる。基板間接続端子950を介し、上部パッケージ900は、第2再配線基板640上に積層されうる。
【0055】
上部密封材930は、第3チップ910を密封し、第3チップ910を外部の物理的化学的損傷から保護することができる。なお、第3チップ910がバンプを介し、上部パッケージ基板920上に積層された場合、上部密封材930は、第3チップ910と上部パッケージ基板920との間、及びバンプ間を充填することができる。
【0056】
図4Bを参照すれば、本実施形態の半導体パッケージ1000fは、上部パッケージ900aの構造において、
図4Aの半導体パッケージ1000eと異なりうる。具体的には、本実施形態の半導体パッケージ1000fは、下部パッケージPKGと上部パッケージ900aとを含むものでもある。下部パッケージPKGは、
図3Aの半導体パッケージ1000cでもある。しかしながら、下部パッケージPKGが
図3Aの半導体パッケージ1000cに限定されるものではない。例えば、下部パッケージPKGは、
図3Bの半導体パッケージ1000dで代替されうる。
【0057】
上部パッケージ900aは、少なくとも1つの第3チップ910a、少なくとも1つの受動素子940、及び上部密封材930を含むものでもある。第3チップ910aは、メモリチップでもある。第3チップ910aは、例えば、揮発性メモリ素子または不揮発性メモリ素子を含むものでもある。しかしながら、第3チップ910aがメモリチップに限定されるものではない。一部実施形態において、第3チップ910aは、ロジックチップを含むものでもある。
【0058】
図4Bに図示されているように、上部パッケージ900aは、2個の第3チップ910a-1,910a-2を含むものでもある。2個の第3チップ910a-1,910a-2は、同種の半導体チップでもあり、あるいは互いに異なる種類の半導体チップでもある。上部パッケージ900aにおいて、第3チップ910aの個数が2個に限定されるものではない。例えば、上部パッケージ900aは、1個または3個以上の第3チップ910aを含むものでもある。なお、2個の第3チップ910a-1,910a-2のうち少なくとも一つは、多重積層チップ構造を有しうる。第3チップ910aは、バンプ915を介し、第2再配線基板640上に直接実装されうる。なお、第3チップ910aは、バンプ915の代わりに、ボンディングワイヤを介し、第2再配線基板640上に実装されもする。
【0059】
受動素子940は、抵抗、キャパシタ、インダクタのような2端子素子を含むものでもある。
図4Bにおいて、2個の受動素子940が、第2再配線基板640上に配されている。しかしながら、第2再配線基板640上に配された受動素子940の個数が2個に限定されるものではない。上部密封材930は、第3チップ910aと受動素子940とを密封し、第3チップ910aと受動素子940とを外部の物理的・化学的損傷から保護することができる。
【0060】
図5Aないし
図5Jは、
図1Aの半導体パッケージを製造する過程を概略的に示す断面図である。
図1Aを共に参照して説明するが、
図1Aないし
図4Bの説明部分ですでに説明した内容は、簡単に説明するか、あるいは省略する。
【0061】
図5Aを参照すれば、本実施形態の半導体パッケージ1000の製造方法は、まず、多数の第2チップを含むウェーハ200Wを準備する。第2チップそれぞれは、第2基板210a及び第2配線層220を含むものでもある。第2配線層220は、配線絶縁層222及び配線224を含むものでもある。なお、配線224は、パッドを含むものでもある。従って、ウェーハ200Wの準備は、第2チップそれぞれに、配線224を形成することを含むものでもある。また、配線224の形成は、配線絶縁層222上にパッドを形成することを含むものでもある。
【0062】
なお、図示されていないが、ウェーハ200Wの準備と共に、またはウェーハ200Wの準備前後に、多数の第1チップ100a(
図5B)を準備する。第1チップ100aは、ウェーハ状態ではなく、ソーイング工程後に個別化された状態に準備する。
【0063】
図5Bを参照すれば、第2チップ上に、第1チップ100aを、ハイブリッドボンディング(HB)によって積層する。なお、ハイブリッドボンディング(HB)によって積層するとき、熱処理(annealing)工程が遂行されうる。第1チップ100aそれぞれは、第1基板110a、第1配線層120及び貫通電極130を含むものでもある。なお、
図5bに図示されているように、貫通電極130は、第1基板110a全体ではなく、第1基板110aの一部分を貫通した構造を有しうる。
【0064】
図5Cを参照すれば、第1チップ100aの積層後、第1チップ100aの背面を、グラインディング工程Gを介して除去し、第1チップ100aを薄膜化させる。ただし、薄膜化された第1チップ100bにおいて、貫通電極130は、まだ第1基板110bに露出されないのである。
【0065】
図5Dを参照すれば、続けて、第1チップ100aの背面を、エッチング工程Eを介して除去し、貫通電極130が、第1基板110の背面上に突出されるようにする。ここで、エッチング工程Eは、Siの第1基板110に対する湿式エッチング工程を含むものでもある。薄膜化された第1チップ100それぞれ、は
図1Aの半導体パッケージ1000の第1チップ100に該当しうる。
【0066】
図5Eを参照すれば、その後、ウェーハ200W上に、二重ギャップフィル層300aを塗布し、第1チップ100の側面と上面とを覆う。二重ギャップフィル層300aは、貫通電極130の上面を覆うように厚く形成する。
【0067】
さらに具体的に説明すれば、まず、上部ギャップフィル層320を塗布し、第1チップ100間を充填する。前述のように、上部ギャップフィル層320は、樹脂に多様な大きさのシリカフィラを含み、高い充填特性を有しうる。
上部ギャップフィル層320充填後、下部ギャップフィル層310aを上部ギャップフィル層320上に塗布する。下部ギャップフィル層310aは、R/Rが高く、密着力が大きいポリマーを含むものでもある。従って、下部ギャップフィル層310aは、上部ギャップフィル層320と第1チップ100とに堅固に付着されうる。
【0068】
参照として、上部ギャップフィル層320と下部ギャップフィル層310aとにおいて、上部と下部との用語は、最終半導体パッケージ1000の構造に起因したものであり、現段階では、反対でもある。すなわち、
図5Eにおいて、上部ギャップフィル層320が下部に位置し、下部ギャップフィル層310aが上部に位置しうる。
【0069】
図5Fを参照すれば、その後、CMP工程を介し、二重ギャップフィル層300aの上部部分を除去する。例えば、CMP工程を介して下部ギャップフィル層310aの上部部分を除去する。該CMP工程は、貫通電極130をエッチング停止層にして遂行されうる。従って、該CMP工程後、下部ギャップフィル層310aの上面上に、貫通電極130の上面が露出されうる。
【0070】
図5Gを参照すれば、その後、第1チップ100間にアラインキー(AK:align key)を形成する。該アラインキー(AK)は、その後の工程において、パターンを第1チップ100に整列させるために形成されうる。
【0071】
図5Hを参照すれば、続けて、二重ギャップフィル層300上に、再配線層400を形成する。再配線層400は、再配線絶縁層410と再配線420とを含むものでもある。再配線絶縁層410の下面上の再配線420、すなわち、上部パッドは、貫通電極130に連結されうる。なお、再配線絶縁層410の上面上の再配線420、すなわち、下部パッドは、再配線絶縁層410から露出されうる。該上部パッドと該下部パッドとにおいて、上部と下部との用語も、最終半導体パッケージ1000の構造に起因しうる。
【0072】
図5Iを参照すれば、再配線層400形成後、再配線層400の再配線420の一部である下部パッド上に、バンプ450を形成する。バンプ450は、例えば、ピラ452とソルダ454とを含むものでもある。
【0073】
図5Jを参照すれば、その後、ウェーハ200Wの背面をグラインディングするバックラップ工程B-Lを遂行し、ウェーハ200Wを薄膜化させる。その後、ソーイング工程Sを介し、ウェーハ200Wと、ウェーハ200W上の構造物とを個別化させる。ここで、該構造物それぞれは、第1チップ100、二重ギャップフィル層300、再配線層400及びバンプ450を含むものでもある。ソーイング工程S後、多数の第2チップそれぞれと、それに対応する構造物とが、
図1Aの半導体パッケージ1000に該当しうる。
【0074】
なお、
図5Hの工程において、再配線層400aが、再配線絶縁層410、及び単一層構造のパッドだけ含むように、再配線層400aを形成する場合、
図5I及び
図5Jの工程を経て、
図2Bの半導体パッケージ1000bが製造されうる。
【0075】
図6A及び
図6Dは、
図2Aの半導体パッケージを製造する過程を概略的に示す断面図である。
図2Aを共に参照して説明するが、
図5Aないし
図5Jの説明部分ですでに説明した内容は、簡単に説明するか、あるいは省略する。
【0076】
図6Aを参照すれば、本実施形態の半導体パッケージ1000aの製造方法は、先のところの、
図5Aないし
図5Hの工程を遂行する。その後、第1チップ100それぞれの一側面に隣接し、二重ギャップフィル層300を貫通する貫通ポスト500を形成する。貫通ポスト500は、二重ギャップフィル層300に、貫通ホールを形成し、該貫通ホールをメタル物質で充填して形成することができる。参照として、
図5Bの第1チップ100aをハイブリッドボンディング(HB)によって積層する段階において、貫通ポスト500が配される位置を考慮し、第1チップ100a間の間隔が適切に調節されうる。
【0077】
図6Bを参照すれば、貫通ポスト500形成後、二重ギャップフィル層300上に、再配線層400を形成する。再配線層400は、再配線絶縁層410と再配線420とを含むものでもある。再配線絶縁層410の下面上の再配線420、すなわち、上部パッドは、貫通電極130と貫通ポスト500とに連結されうる。なお、再配線絶縁層410の上面上の再配線420、すなわち、下部パッドは、再配線絶縁層410から露出されうる。
【0078】
図6Cを参照すれば、再配線層400形成後、再配線層400の再配線420の一部である下部パッド上に、バンプ450を形成する。バンプ450は、例えば、ピラ452とソルダ454とを含むものでもある。
【0079】
図6Dを参照すれば、その後、ウェーハ200Wの背面をグラインディングするバックラップ工程B-Lを遂行し、ウェーハ200Wを薄膜化させる。その後、ソーイング工程Sを介し、ウェーハ200Wと、ウェーハ200W上の構造物とを個別化させる。ソーイング工程S後、多数の第2チップそれぞれと、それに対応する構造物とが、
図2Aの半導体パッケージ1000aに該当しうる。
【0080】
図7Aないし
図7Jは、
図3Aの半導体パッケージを製造する過程を概略的に示す断面図である。
図3Aを共に参照するが、
図1Aないし
図6Dの説明部分ですでに説明した内容は、簡単に説明するか、あるいは省略する。
【0081】
図7Aを参照すれば、本実施形態の半導体パッケージ1000cの製造方法は、まず、第1再配線基板620を形成する。第1再配線基板620は、前述のように、第1ボディ絶縁層622と第1再配線624とを含むものでもある。第1再配線基板620は、キャリア基板2000上で形成されうる。キャリア基板2000は、ウェーハのように、大きいサイズの基板でもある。また、キャリア基板2000上において、多数の第1再配線基板620を含む大型再配線基板が形成されうる。
【0082】
参照として、大型再配線基板上に、後続構成要素が形成された後、ソーイング工程を介して個別化された半導体パッケージを、ウェーハレベルパッケージ(WLP:wafer level package)と言う。ただし、説明の便宜のために、
図7A、及びそれ以下の
図7Bないし
図7Jにおいて、1つの第1再配線基板620、及びそれに対応する構成要素だけが図示されている。
【0083】
その後、第1再配線基板620上に、シードメタル710を形成する。シードメタル710は、その後の貫通ポスト700形成のための電気メッキ(electroplating)工程で利用されうる。シードメタル710は、多様なメタル物質、例えば、Cu、Ti、Ta、TiN、TaNなどによって形成されうる。本実施形態の半導体パッケージ製造方法において、例えば、シードメタル710は、Cuによって形成されうる。
【0084】
図7Bを参照すれば、続けて、第1再配線基板620のシードメタル710上に、フォトレジスト(PR:photo-resist)1500を塗布する。該フォトレジスト(PR)は、例えば、スピンコータ(spin coater)を利用したスピンコーティング方法を介して塗布されうる。該フォトレジスト(PR)は、貫通ポスト700の高さに対応する厚みに形成されうる。
【0085】
図7Cを参照すれば、フォトレジスト(PR)塗布後、露光工程を遂行する。該露光工程は、特定パターンを含むマスクを利用して遂行されうる。例えば、透過型マスクの透明な部分に光を透過させ、フォトレジスト(PR)の所定部分に光を照射することができる。光が照射されたフォトレジスト(PR)部分は、化学的特性が変更されうる。例えば、露光工程後、フォトレジスト(PR)1500aは、露光されていない部分1510と、露光された部分1520とに区別されうる。
図7Cを介して知ることができるように、露光された部分1520は、第1再配線基板620の外郭部分に位置することができる。
【0086】
図7Dを参照すれば、露光工程後、フォトレジスト(PR)1500aに対する現像工程を遂行する。該現像工程において、例えば、露光された部分1520が除去されうる。例えば、フォトレジスト(PR)1500aは、陽性(positive)フォトレジスト(PR)でもある。なお、一実施形態により、陰性(negative)フォトレジスト(PR)が利用されもするが、該陰性フォトレジスト(PR)が利用される場合、現像工程において、露光されていない部分が除去されうる。
【0087】
現像工程を介して露光された部分1520が除去されることにより、フォトレジスト(PR)パターン1500bが形成されうる。フォトレジスト(PR)パターン1500bは、多数の貫通ホールHを含むものでもある。貫通ホールHの底面において、シードメタル710が露出されうる。なお、該現像工程後、貫通ホールH内部には、フォトレジスト(PR)スカム(scum)などの副産物が残りうる。それにより、洗浄工程を介して副産物を除去する。参照として、フォトレジスト(PR)スカムを除去する工程を、フォトレジスト(PR)デスカム(descum)工程と言う。そのようなフォトレジスト(PR)デスカム工程は、洗浄工程に含まれうる。
【0088】
図7Eを参照すれば、洗浄工程後、電気メッキを介し、貫通ホールH内部に貫通ポスト700を形成する。貫通ポスト700は、例えば、Cuによって形成されうる。図示されていないが、貫通ポスト700は、貫通ホールHを越え、貫通ホールHに隣接したフォトレジスト(PR)パターン1500bの上面の一部にも形成されうる。
【0089】
図7Fを参照すれば、貫通ポスト700の形成後、フォトレジスト(PR)パターン1500bを除去する。フォトレジスト(PR)パターン1500bは、アッシング/ストリップ(ashing/strip)工程を介して除去することができる。フォトレジスト(PR)パターン1500bの除去後、貫通ポスト700間にシードメタル710が露出されうる。続けて、貫通ポスト700間に露出されたシードメタル710を、エッチング工程を介して除去する。シードメタル710の除去を介し、第1再配線基板620の上面が、貫通ポスト700間に露出されうる。なお、貫通ポスト700の下面上のシードメタル710aは、そのまま維持されうる。シードメタル710aと貫通ポスト1700は、同じCuによって形成されるので、以下の
図7Gないし7Jにおいて、シードメタル710aを略して図示する。
【0090】
図7Gを参照すれば、
図1Aの半導体パッケージ1000(以下、
図3Aの半導体パッケージ1000cと区別するために、「内部パッケージPKGin」とする)を実装する。内部パッケージPKGinは、バンプ450を利用し、フリップチップ構造でもって、第1再配線基板620上に実装されうる。一実施形態により、第1再配線基板620と内部パッケージPKGinとの間、及びバンプ450間にアンダーフィルを充填することもできる。
【0091】
図7Hを参照すれば、内部パッケージPKGinの実装後、内部パッケージPKGinと貫通ポスト700とを覆う密封材800aを、第1再配線基板620上に形成する。密封材800aは、内部パッケージPKGin、及び貫通ポスト700の側面と上面とを覆うことができる。密封材800aの材質については、
図3Aの半導体パッケージ1000cの密封材800について説明した通りである。
【0092】
図7Iを参照すれば、密封材800aの上部部分を除去する平坦化工程を遂行する。該平坦化工程は、例えば、CMPを介して遂行することができる。密封材800aの平坦化工程を介し、貫通ポスト700の上面が密封材800から露出されうる。例えば、密封材800aの平坦化工程において、貫通ポスト700がエッチング停止層として作用することができる。密封材800aの平坦化工程後、貫通ポスト700の上面と、密封材800の上面は、実質的に同一平面をなすことができる。なお、
図7Iに図示されているように、内部パッケージPKGinの上部には、所定厚の密封材800が維持されうる。
【0093】
図7Jを参照すれば、貫通ポスト700及び密封材800の上に、第2再配線基板640を形成する。第2再配線基板640は、第2ボディ絶縁層642及び第2再配線644を含むものでもある。第2再配線基板640の第2再配線ライン644は、貫通ポスト700に連結されうる。それ以外の第2再配線基板640については、
図3Aの半導体パッケージ1000cの第2再配線基板640について説明した通りである。
【0094】
その後、キャリア基板2000を、第1再配線基板620から分離し、第1再配線基板620の下面上に、外部接続端子660を配する。外部接続端子660の配置を介し、
図3Aの半導体パッケージ1000cを完成することができる。なお、前述のように、
図7Aないし
図7Jの工程は、ウェーハレベルに形成されるので、該ウェーハレベルの第1再配線基板と、それに対応する構造物とを個別半導体パッケージに分離するソーイング工程を介し、実質的な
図3Aの半導体パッケージ1000cが完成されうる。
【0095】
要約及び検討の側面において、前述の実施形態は、工程性を確保し、曲がることを低減させ、動作性能を向上させる半導体パッケージ及びその製造方法を提供する。
【0096】
以上、本発明について、図面に図示された実施形態を参照して説明したが、それらは、例示的なものに過ぎず、本技術分野の通常の知識を有する者であるならば、それらから、多様な変形、及び均等な他の実施形態が可能であるという点を理解するであろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって定められるものである。
【産業上の利用可能性】
【0097】
本発明の、半導体パッケージ及びその製造方法は、例えば、電子機器関連の技術分野に効果的に適用可能である。
【符号の説明】
【0098】
100 第1チップ
110 第1基板
120 第1配線層
130 貫通電極
200 第2チップ
210 第2基板
220 第2配線層
300 二重ギャップフィル層
310 下部ギャップフィル層
320 上部ギャップフィル層
400 再配線層
410 再配線絶縁層
420 再配線
500,700 貫通ポスト
620,640 再配線基板
660 外部接続端子
800 密封材
900,900a 上部パッケージ
910,910a 第3チップ
920 上部パッケージ基板
930 上部密封材
940 受動素子
950 基板間接続端子
1500,1500a,1500b PRまたはPRパターン
2000 キャリア基板