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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024000843
(43)【公開日】2024-01-09
(54)【発明の名称】メモリシステム
(51)【国際特許分類】
G06F 12/00 20060101AFI20231226BHJP
【ＦＩ】
G06F12/00 560B
G06F12/00 550Z
G06F12/00 597U
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2022099789
(22)【出願日】2022-06-21
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110000408
【氏名又は名称】弁理士法人高橋・林アンドパートナーズ
(72)【発明者】
【氏名】福田 晃史
(72)【発明者】
【氏名】安福 健太
【テーマコード（参考）】
5B160
【Ｆターム（参考）】
5B160CB01
5B160NA03
(57)【要約】
【課題】コストの上昇を抑制しつつ、処理速度を向上させること。
【解決手段】メモリシステムは、不揮発性メモリと、前記不揮発性メモリへの書き込み動作及び読み出し動作を制御するメモリコントローラと、を備える。前記メモリコントローラは、前記不揮発性メモリに対してウェアレベリング処理が実行された履歴を示すウェアレベリング履歴が格納されたウェアレベリング履歴テーブルと、前記不揮発性メモリに書き込む情報又は前記不揮発性メモリから読み出した情報を一時的に格納するバッファと、を含む。前記メモリコントローラは、前記ウェアレベリング履歴テーブルに基づいて、前記バッファに格納されたデータを一時的に固定するピニング処理を実行するデータを決定する。
【選択図】図２
【解決手段】メモリシステムは、不揮発性メモリと、前記不揮発性メモリへの書き込み動作及び読み出し動作を制御するメモリコントローラと、を備える。前記メモリコントローラは、前記不揮発性メモリに対してウェアレベリング処理が実行された履歴を示すウェアレベリング履歴が格納されたウェアレベリング履歴テーブルと、前記不揮発性メモリに書き込む情報又は前記不揮発性メモリから読み出した情報を一時的に格納するバッファと、を含む。前記メモリコントローラは、前記ウェアレベリング履歴テーブルに基づいて、前記バッファに格納されたデータを一時的に固定するピニング処理を実行するデータを決定する。
【選択図】図２
【特許請求の範囲】
【請求項1】
不揮発性メモリと、
前記不揮発性メモリへの書き込み動作及び読み出し動作を制御するメモリコントローラと、を備え、
前記メモリコントローラは、
前記不揮発性メモリに対してウェアレベリング処理が実行された履歴を示すウェアレベリング履歴が格納されたウェアレベリング履歴テーブルと、
前記不揮発性メモリに書き込む情報又は前記不揮発性メモリから読み出した情報を一時的に格納するバッファと、を含み、
前記ウェアレベリング履歴テーブルに基づいて、前記バッファに格納されたデータを一時的に固定するピニング処理を実行するデータを決定するメモリシステム。
前記不揮発性メモリへの書き込み動作及び読み出し動作を制御するメモリコントローラと、を備え、
前記メモリコントローラは、
前記不揮発性メモリに対してウェアレベリング処理が実行された履歴を示すウェアレベリング履歴が格納されたウェアレベリング履歴テーブルと、
前記不揮発性メモリに書き込む情報又は前記不揮発性メモリから読み出した情報を一時的に格納するバッファと、を含み、
前記ウェアレベリング履歴テーブルに基づいて、前記バッファに格納されたデータを一時的に固定するピニング処理を実行するデータを決定するメモリシステム。
【請求項2】
前記バッファは、それぞれ個別に設けられた第１バッファ及び第２バッファを含み、
前記第２バッファには、前記ピニング処理が実行されるデータが格納され、
前記第１バッファには、前記ピニング処理の対象外のデータが格納される、請求項１に記載のメモリシステム。
前記第２バッファには、前記ピニング処理が実行されるデータが格納され、
前記第１バッファには、前記ピニング処理の対象外のデータが格納される、請求項１に記載のメモリシステム。
【請求項3】
前記メモリコントローラは、
前記第１ウェアレベリング処理を実行し、
前記第１ウェアレベリング処理の実行に基づいて前記ウェアレベリング履歴テーブルに前記第１ウェアレベリング処理に係る第１ウェアレベリング履歴を追加する更新を行い、
前記第１ウェアレベリング履歴が、前記第１ウェアレベリング処理より前に実行されたＮ回の第２ウェアレベリング処理に係るＮ個の第２ウェアレベリング履歴のいずれかと同じ場合（Ｎは自然数）、前記第２バッファに、前記第１ウェアレベリング処理が実行された対象のデータを格納する、請求項２に記載のメモリシステム。
前記第１ウェアレベリング処理を実行し、
前記第１ウェアレベリング処理の実行に基づいて前記ウェアレベリング履歴テーブルに前記第１ウェアレベリング処理に係る第１ウェアレベリング履歴を追加する更新を行い、
前記第１ウェアレベリング履歴が、前記第１ウェアレベリング処理より前に実行されたＮ回の第２ウェアレベリング処理に係るＮ個の第２ウェアレベリング履歴のいずれかと同じ場合（Ｎは自然数）、前記第２バッファに、前記第１ウェアレベリング処理が実行された対象のデータを格納する、請求項２に記載のメモリシステム。
【請求項4】
前記メモリコントローラは、
前記第１ウェアレベリング履歴が、Ｎ個の前記第２ウェアレベリング履歴のいずれかと同じ場合、前記第２バッファに新たなデータを格納する容量があるか否かを判断し、
前記第２バッファに新たなデータを格納する容量がないと判断した場合、前記第２バッファに格納された既存のデータを前記第１ウェアレベリング処理が実行された対象のデータに置き換える、請求項３に記載のメモリシステム。
前記第１ウェアレベリング履歴が、Ｎ個の前記第２ウェアレベリング履歴のいずれかと同じ場合、前記第２バッファに新たなデータを格納する容量があるか否かを判断し、
前記第２バッファに新たなデータを格納する容量がないと判断した場合、前記第２バッファに格納された既存のデータを前記第１ウェアレベリング処理が実行された対象のデータに置き換える、請求項３に記載のメモリシステム。
【請求項5】
前記メモリコントローラは、前記ピニング処理を実行するデータ数を変更可能である、請求項１に記載のメモリシステム。
【請求項6】
前記メモリコントローラは、
アドレスリストをさらに含み、
前記ウェアレベリング履歴テーブルに基づいて、前記ピニング処理を実行する対象のアドレスを前記アドレスリストに格納し、
前記アドレスリストに基づいて前記ピニング処理を実行する、請求項５に記載のメモリシステム。
アドレスリストをさらに含み、
前記ウェアレベリング履歴テーブルに基づいて、前記ピニング処理を実行する対象のアドレスを前記アドレスリストに格納し、
前記アドレスリストに基づいて前記ピニング処理を実行する、請求項５に記載のメモリシステム。
【請求項7】
前記メモリコントローラは、
前記第１ウェアレベリング処理を実行し、
前記第１ウェアレベリング処理の実行に基づいて前記ウェアレベリング履歴テーブルに前記第１ウェアレベリング処理に係る第１ウェアレベリング履歴を追加する更新を行い、
前記第１ウェアレベリング履歴が、前記第１ウェアレベリング処理より前に実行されたＮ回の第２ウェアレベリング処理に係るＮ個の第２ウェアレベリング履歴のいずれかと同じ場合（Ｎは自然数）、前記ウェアレベリング履歴テーブルに基づいて、前記ピニング処理を実行する対象のアドレスを前記アドレスリストに格納する、請求項６に記載のメモリシステム。
前記第１ウェアレベリング処理を実行し、
前記第１ウェアレベリング処理の実行に基づいて前記ウェアレベリング履歴テーブルに前記第１ウェアレベリング処理に係る第１ウェアレベリング履歴を追加する更新を行い、
前記第１ウェアレベリング履歴が、前記第１ウェアレベリング処理より前に実行されたＮ回の第２ウェアレベリング処理に係るＮ個の第２ウェアレベリング履歴のいずれかと同じ場合（Ｎは自然数）、前記ウェアレベリング履歴テーブルに基づいて、前記ピニング処理を実行する対象のアドレスを前記アドレスリストに格納する、請求項６に記載のメモリシステム。
【請求項8】
前記メモリコントローラは、
ホストからの要求に応じた前記バッファへ書き込み動作又は前記バッファからの読み出し動作に関する統計情報を取得する統計情報取得部を有し、
前記統計情報に基づいて、前記ピニング処理を解除する、請求項７に記載のメモリシステム。
ホストからの要求に応じた前記バッファへ書き込み動作又は前記バッファからの読み出し動作に関する統計情報を取得する統計情報取得部を有し、
前記統計情報に基づいて、前記ピニング処理を解除する、請求項７に記載のメモリシステム。
【請求項9】
前記ウェアレベリング履歴テーブルは、前記第１ウェアレベリング処理と前記第２ウェアレベリング処理との時間を示す時間情報を含み、
前記メモリコントローラは、前記第１ウェアレベリング履歴に係るアドレスが、Ｎ個の前記第２ウェアレベリング履歴に係るアドレスのいずれかと同じ場合（Ｎは自然数）、前記時間情報に基づいて、前記ピニング処理を実行する対象のアドレスを前記アドレスリストに格納する、請求項７に記載のメモリシステム。
前記メモリコントローラは、前記第１ウェアレベリング履歴に係るアドレスが、Ｎ個の前記第２ウェアレベリング履歴に係るアドレスのいずれかと同じ場合（Ｎは自然数）、前記時間情報に基づいて、前記ピニング処理を実行する対象のアドレスを前記アドレスリストに格納する、請求項７に記載のメモリシステム。
【請求項10】
前記ウェアレベリング履歴テーブルには、前記不揮発性メモリの物理アドレスが格納され、
前記メモリコントローラは、ウェアレベリング処理を実行した後に前記物理アドレスの更新を行う、請求項１に記載のメモリシステム。
前記メモリコントローラは、ウェアレベリング処理を実行した後に前記物理アドレスの更新を行う、請求項１に記載のメモリシステム。
【請求項11】
前記バッファは、読み出し動作用のリードバッファと、書き込み動作用のライトバッファと、をさらに含み、
メモリコントローラは、ホストから書き込み要求があった場合に、
書き込み対象のデータが、前記ライトバッファに格納されておらず、前記第２バッファに格納されている場合、前記第２バッファのエントリを更新し、
書き込み対象のデータが、前記ライトバッファ及び前記第２バッファの両方に格納されていない場合、前記リードバッファに書き込み対象のデータが格納されているか否かを確認する、請求項２に記載のメモリシステム。
メモリコントローラは、ホストから書き込み要求があった場合に、
書き込み対象のデータが、前記ライトバッファに格納されておらず、前記第２バッファに格納されている場合、前記第２バッファのエントリを更新し、
書き込み対象のデータが、前記ライトバッファ及び前記第２バッファの両方に格納されていない場合、前記リードバッファに書き込み対象のデータが格納されているか否かを確認する、請求項２に記載のメモリシステム。
【請求項12】
前記バッファは、読み出し動作用のリードバッファと、書き込み動作用のライトバッファと、をさらに含み、
メモリコントローラは、ホストから読み出し要求があった場合に、
読み出し対象のデータが、前記ライトバッファ及び前記リードバッファの両方に格納されておらず、前記第２バッファに格納されている場合、前記第２バッファのデータを読み出し対象のデータとして出力し、
読み出し対象のデータが、前記ライトバッファ及び前記リードバッファの両方に格納されておらず、前記第２バッファにも格納されていない場合、前記不揮発性メモリから読み出したデータを、前記バッファに書き込み、読み出し対象のデータとして出力する、請求項２に記載のメモリシステム。
メモリコントローラは、ホストから読み出し要求があった場合に、
読み出し対象のデータが、前記ライトバッファ及び前記リードバッファの両方に格納されておらず、前記第２バッファに格納されている場合、前記第２バッファのデータを読み出し対象のデータとして出力し、
読み出し対象のデータが、前記ライトバッファ及び前記リードバッファの両方に格納されておらず、前記第２バッファにも格納されていない場合、前記不揮発性メモリから読み出したデータを、前記バッファに書き込み、読み出し対象のデータとして出力する、請求項２に記載のメモリシステム。
【請求項13】
前記メモリコントローラは、
前記第１ウェアレベリング履歴が、Ｎ個の前記第２ウェアレベリング履歴のいずれかと同じ場合、前記第１ウェアレベリング履歴に係るデータが前記バッファに格納されているか否かを判断し、
前記第１ウェアレベリング履歴に係るデータが前記バッファに格納されている場合、前記第１ウェアレベリング履歴に係るデータに対して前記ピニング処理を実行し、
前記第１ウェアレベリング履歴に係るデータが前記バッファに格納されていない場合、前記ウェアレベリング履歴テーブルに基づいて、前記ピニング処理を実行する対象のアドレスを前記アドレスリストに格納する、請求項７に記載のメモリシステム。
前記第１ウェアレベリング履歴が、Ｎ個の前記第２ウェアレベリング履歴のいずれかと同じ場合、前記第１ウェアレベリング履歴に係るデータが前記バッファに格納されているか否かを判断し、
前記第１ウェアレベリング履歴に係るデータが前記バッファに格納されている場合、前記第１ウェアレベリング履歴に係るデータに対して前記ピニング処理を実行し、
前記第１ウェアレベリング履歴に係るデータが前記バッファに格納されていない場合、前記ウェアレベリング履歴テーブルに基づいて、前記ピニング処理を実行する対象のアドレスを前記アドレスリストに格納する、請求項７に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の一実施形態は不揮発性メモリを備えるメモリシステムに関する。
【背景技術】
【0002】
近年、不揮発性メモリを備えるメモリシステムが広く普及している。このようなメモリシステムとして、例えば、ＮＡＮＤ型フラッシュメモリを備えるソリッドステートドライブ（ＳＳＤ）が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第１０９９０５３７号明細書
【特許文献2】米国特許出願公開第２０１３／０１３８８７０号明細書
【特許文献3】米国特許出願公開第２０２０／０２７２５３８号明細書
【非特許文献】
【0004】
【非特許文献1】野村 隼人, 入江 英嗣, 坂井 修一:「適応型Stubbornキャッシュマネジメント手法の提案」, 情報処理学会論文誌コンピューティングシステム, Vol. 12, No. 3, pp. 76-86, Jul., 2019.
【非特許文献2】H. Nomura, H. Katchi, H. Irie , S. Sakai, ““Stubborn” strategy to mitigate remaining cache misses,” 2016.
【発明の概要】
【発明が解決しようとする課題】
【0005】
本開示は、コストの上昇を抑制しつつ、処理速度を向上させることを目的とする。
【課題を解決するための手段】
【0006】
一実施形態に係るメモリシステムは、不揮発性メモリと、前記不揮発性メモリへの書き込み動作及び読み出し動作を制御するメモリコントローラと、を備える。前記メモリコントローラは、前記不揮発性メモリに対してウェアレベリング処理が実行された履歴を示すウェアレベリング履歴が格納されたウェアレベリング履歴テーブルと、前記不揮発性メモリに書き込む情報又は前記不揮発性メモリから読み出した情報を一時的に格納するバッファと、を含む。前記メモリコントローラは、前記ウェアレベリング履歴テーブルに基づいて、前記バッファに格納されたデータを一時的に固定するピニング処理を実行するデータを決定する。
【図面の簡単な説明】
【0007】
【図1】一実施形態に係るメモリシステムの全体構成を示すブロック図である。
【図2】一実施形態に係る不揮発性メモリ及びメモリモジュールの構成を示すブロック図である。
【図3】一実施形態に係るメモリシステムのピニング処理を示すフローチャートである。
【図4】一実施形態に係るバッファのデータ構成の一例を示す図である。
【図5】一実施形態に係るウェアレベリング履歴テーブルのデータ構成の一例を示す図である。
【図6】一実施形態に係るメモリシステムの書き込み動作を示すフローチャートである。
【図7】一実施形態に係るメモリシステムの読み出し動作を示すフローチャートである。
【図8】一実施形態に係る不揮発性メモリ及びメモリモジュールの構成を示すブロック図である。
【図9】一実施形態に係るメモリシステムのピニング処理を示すフローチャートである。
【図10】一実施形態に係るメモリシステムのウェアレベリング履歴テーブルの更新処理を示すフローチャートである。
【図11】一実施形態に係るバッファのデータ構成の一例を示す図である。
【図12】一実施形態に係るバッファのデータ構成の一例を示す図である。
【図13】一実施形態に係るバッファのデータ構成の一例を示す図である。
【図14】一実施形態に係るメモリシステムの書き込み動作を示すフローチャートである。
【図15】一実施形態の変形例に係るメモリシステムのウェアレベリング履歴テーブルの更新処理を示すフローチャートである。
【図16】一実施形態に係る不揮発性メモリ及びメモリモジュールの構成を示すブロック図である。
【図17】一実施形態に係るメモリシステムのウェアレベリング履歴テーブルの更新処理を示すフローチャートである。
【図18】一実施形態に係る不揮発性メモリ及びメモリモジュールの構成を示すブロック図である。
【図19】一実施形態に係るメモリシステムのピニング処理を示すフローチャートである。
【図20】一実施形態に係る不揮発性メモリ及びメモリモジュールの構成を示すブロック図である。
【図21】一実施形態に係るメモリシステムの書き込み動作を示すフローチャートである。
【図22】一実施形態に係るメモリシステムの読み出し動作を示すフローチャートである。
【図23】一実施形態に係るメモリシステムのピニング処理を示すフローチャートである。
【図24】一実施形態に係るメモリシステムの読み出し動作を示すフローチャートである。
【発明を実施するための形態】
【0008】
以下、実施形態にかかるメモリシステムについて、図面を参照して具体的に説明する。以下の説明において、略同一の機能及び構成を有する構成要素について、同一符号が付されており、必要な場合にのみ重複する説明が行われる。以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示する。実施形態の技術思想は、後述する構成要素の材質、形状、構造、配置等に限定されない。実施形態の技術的思想は、特許請求の範囲に対して、種々の変更を加えたものであってもよい。
【0009】
以下の各実施形態は、技術的な矛盾が生じない限り、互いに組み合わせることができる。
【0010】
詳細は後述するが、不揮発性メモリ（不揮発性メモリ２０）への書き込み動作又は読み出し動作を実行する際に、書き込み対象又は読み出し対象のデータを一時的に格納するバッファ（第１バッファ１５）が設けられる。当該バッファは、不揮発性メモリより容量は小さいが、不揮発性メモリに対して高速にデータへのアクセスが可能なキャッシュメモリとして機能する。アクセス頻度が高いデータをバッファに格納し、可能な限りバッファに格納されたデータを出力させることで、処理速度を向上させることができる。
【0011】
バッファの容量は不揮発性メモリの容量より小さいため、不揮発性メモリに記憶される全てのデータを当該バッファによって保持することはできない。したがって、バッファの容量に空きがない状態で新たなデータが追加されると、所定の条件に基づいて、過去に追加されたデータをバッファから追い出す必要があり、追い出されたデータは不揮発性メモリに記憶される。この動作を「追い出し」という。本実施形態では、アクセス頻度が相対的に高いデータに対して追い出しが行われないように、そのようなデータをバッファに一時的に固定する処理（ピニング処理）が行われる。以下の説明において、あるデータについてピニング処理を実行する、という場合、当該データとともに、そのデータが格納されたエントリ番号に対応するその他の情報がバッファに固定される。換言すると、ピニング処理の対象のデータを含むエントリに対して、操作を無効にするフラグが設定される。
【0012】
不揮発性メモリの読み出し動作及び書き込み動作に対する耐性は有限である。したがって、ある特定のメモリセルに対して読み出し動作及び書き込み動作が実行されるにつれて当該メモリセルの電気特性が劣化する。メモリセルの電気特性が劣化すると、当該メモリセルに記憶された情報に誤りが発生する可能性が大きくなる。以下の実施形態において、不揮発性メモリに含まれるメモリセルの電気特性が劣化することを「疲弊」という。メモリセルの電気特性の劣化は、例えば当該メモリセルへの書き込み動作及び読み出し動作が実行された回数に依存する。したがって、この場合、これらの動作が実行された回数を「疲弊情報」という。以下の実施形態では、書き込み動作及び読み出し動作がページ単位で実行されるため、上記の疲弊及び疲弊情報の用語はページを対象として用いられる。
【0013】
「疲弊情報」の定義は、不揮発性メモリの種類によって異なる。例えば、主に書き込み動作で疲弊する不揮発性メモリの場合、対象のページについて書き込み動作が実行された回数が疲弊情報になり得る。一方、主に読み出し動作で疲弊する不揮発性メモリの場合、対象のページについて読み出し動作が実行された回数が疲弊情報になり得る。書き込み動作及び読み出し動作の両方で同程度に疲弊する不揮発性メモリの場合、対象のページについて書き込み動作及び読み出し動作の両方が実行された回数が疲弊情報になり得る。書き込み動作及び読み出し動作に加えて、消去動作によって疲弊する不揮発性メモリの場合、上記の書き込み動作及び読み出し動作に加えて、対象のページについて消去動作が実行された回数が疲弊情報になり得る。
【0014】
例えば、対象のページに設けられたメモリセルが、当該ページに隣接するページに対する読み出し動作及び書き込み動作によって疲弊する場合、対象のページに対する書き込み動作及び読み出し動作が実行された回数に加えて、隣接するページに対する書き込み動作及び読み出し動作が実行された回数が疲弊情報になり得る。
【0015】
不揮発性メモリでは、対象のページに設けられたメモリセルの疲弊によって、当該メモリセルがデータを記憶できなくなる、又は当該メモリセルに記憶されたデータが消失する可能性がある。したがって、書き込み動作及び読み出し動作に応じてメモリセルの疲弊状態について追跡及び管理が行われる。具体的には、ある特定のページへのアクセスが頻発する場合であって、当該ページへのアクセス回数が所定の回数を超えた場合に、メモリセル間の疲弊を平準化するために、それまで当該ページに関連付けられていたメモリセルとは異なるメモリセルに当該ページのデータを記憶させるように、ページとメモリセルとの関連付けを変更する処理が行われる。この処理をウェアレベリング処理という。
【0016】
主に書き込み動作で疲弊する不揮発性メモリの場合、ウェアレベリング処理の実行回数は概ね書き込み動作におけるメモリセル（又はページ）へのアクセス回数に比例する。さらに、ウェアレベリング処理の実行回数は当該アクセス回数に比べて非常に小さい。例えば、ウェアレベリング処理の実行回数は当該アクセス回数の１／１０００程度である。したがって、ウェアレベリング処理の履歴情報を、メモリセル（又はページ）へのラフなアクセス履歴として利用することができる。詳細は後述するが、以下の実施形態では、ウェアレベリング処理の履歴情報は、ウェアレベリング処理が実行されたページのアドレスリストを含む。
【0017】
［１．第１実施形態］
［１－１．メモリシステム１の全体構成］
第１実施形態に係るメモリシステムについて説明する。第１実施形態に係るメモリシステム１は、例えば、メモリコントローラ１０及び不揮発性メモリ２０を含む。メモリコントローラ１０は不揮発性メモリ２０を制御する。本実施形態において、メモリコントローラ１０は、不揮発性メモリ２０の読み出し動作及び書き込み動作などの制御を行う機能を有する。不揮発性メモリ２０は半導体記憶装置の一例である。
［１－１．メモリシステム１の全体構成］
第１実施形態に係るメモリシステムについて説明する。第１実施形態に係るメモリシステム１は、例えば、メモリコントローラ１０及び不揮発性メモリ２０を含む。メモリコントローラ１０は不揮発性メモリ２０を制御する。本実施形態において、メモリコントローラ１０は、不揮発性メモリ２０の読み出し動作及び書き込み動作などの制御を行う機能を有する。不揮発性メモリ２０は半導体記憶装置の一例である。
【0018】
図１は、一実施形態に係るメモリシステムの構成を説明するためのブロック図である。図１に示すように、メモリシステム１は、メモリコントローラ１０及び複数のメモリセルを含む不揮発性メモリ２０を備える。メモリシステム１は、中央演算処理装置（ＣＰＵ）９０と接続可能であり、ＣＰＵ９０の主記憶装置として機能する。ＣＰＵ９０は、例えば、パーソナルコンピュータ、携帯端末（例えば、タブレットコンピュータ又はスマートフォン）、撮像装置などの電子機器に搭載される。電子機器を情報処理装置ということができる。情報処理装置が、メモリシステム１とＣＰＵ９０とを含んでもよい。ＣＰＵ９０は、書き込み要求及び読み出し要求をメモリシステム１に送信する。
【0019】
図１では、ＣＰＵ９０が１つである構成が例示されているが、ＣＰＵ９０は複数設けられていてもよく、複数のＣＰＵ９０が互いに接続されていてもよい。ＣＰＵ９０は、グラフィックスプロセッシングユニット（ＧＰＵ）又はアクセラレータなどの他の演算処理装置に置き換えられてもよい。
【0020】
メモリシステム１は外部記憶装置であってもよい。この場合、図１のＣＰＵ９０はホストコンピュータに置き換えられてもよい。メモリシステム１は、メモリコントローラ１０及び不揮発性メモリ２０が１つのパッケージとして構成されるメモリカード等であってもよく、ＳＳＤ（Solid State Drive）等であってもよい。
【0021】
メモリコントローラ１０は、ＣＰＵ９０からの書き込み要求に従って不揮発性メモリ２０への書き込み動作を制御し、ＣＰＵ９０からの読み出し要求に従って不揮発性メモリ２０からの読み出し動作を制御する。
【0022】
メモリコントローラ１０は、例えばＳｏＣ（System-On-a-Chip）として構成される半導体集積回路である。以下で説明するメモリコントローラ１０の各構成要素の動作の一部又は全部はハードウエアによって実現されるが、ＣＰＵがファームウエアを実行することによって実現されてもよい。
【0023】
メモリコントローラ１０は、ホストインタフェース（Ｉ／Ｆ）１１、コマンド処理部１２、ＮＶＭ制御部１３、疲弊管理部１４、第１バッファ（ＢＦ）１５、及びＰｉｎ制御部１６を備える。これらの機能ブロックは内部バス１９で相互に接続されている。
【0024】
ホストインタフェース１１は、ホストとして機能するＣＰＵ９０から書き込み要求及び読み出し要求を受信する。書き込み要求は、ライトコマンド、ライトアドレス、及びライトデータを含む。読み出し要求は、リードコマンド及びリードアドレスを含む。ホストインタフェース１１は、受信した書き込み要求又は読み出し要求をコマンド処理部１２に転送する。ホストインタフェース１１は、不揮発性メモリ２０から読み出されたデータ、コマンド処理部１２の応答などをＣＰＵ９０へ送信する。
【0025】
コマンド処理部１２は、ホストインタフェース１１を介してＣＰＵ９０から受信したコマンドに応じた制御を実行する。例えば、コマンド処理部１２は、ＣＰＵ９０から書き込み要求を受信した場合、ライトコマンドに応じて論理アドレスに該当するライトアドレスを物理アドレスへ変換する。この変換によって、不揮発性メモリ２０における物理アドレスが書き込み動作を実行するページとして決定される。コマンド処理部１２は、当該物理アドレスに対するライトデータの書き込み動作を実行する。上記論理アドレスとして、例えばＬＢＡ（Logical Block Addressing）が用いられる。上記物理アドレスは、データが記憶されているページの、不揮発性メモリ２０における物理的な位置を示す。コマンド処理部１２は、ＣＰＵ９０から受信したライトデータ及び上記の変換によって決定された物理アドレスをＮＶＭ制御部１３及び疲弊管理部１４に出力する。
【0026】
コマンド処理部１２は、ＣＰＵ９０から読み出し要求を受信した場合、論理アドレスに該当するリードアドレスを物理アドレスへ変換する。この変換によって、不揮発性メモリ２０における物理アドレスが読み出し動作を実行するページとして決定される。コマンド処理部１２は、当該物理アドレスに対するデータの読み出し動作を実行する。コマンド処理部１２は、上記の変換によって決定された物理アドレスをＮＶＭ制御部１３及び疲弊管理部１４に出力する。詳細は後述するが、Ｐｉｎ制御部１６が、物理アドレスを用いて制御を行う場合、コマンド処理部１２は、当該物理アドレスをＰｉｎ制御部１６に出力してもよい。
【0027】
ＮＶＭ制御部１３は、コマンド処理部１２から入力されたアクセスの種別（書き込み動作又は読み出し動作）及び上記の物理アドレスに基づいて不揮発性メモリ２０にアクセスし、不揮発性メモリ２０に対する読み出し動作又は書き込み動作の制御を実行する。ＮＶＭ制御部１３は、ＥＣＣ（Error Check and Correct；ECC）回路を備えてもよい。ＥＣＣ回路は、コマンド処理部１２から転送されたデータに対して、誤り訂正の符号化処理を実施し、パリティを生成する。ＥＣＣ回路は、データ及びパリティを含む符号語を不揮発性メモリ２０へ出力する。ＥＣＣ回路は、不揮発性メモリ２０から読み出された符号語を用いて誤り訂正の復号化処理を実行し、復号されたデータをコマンド処理部１２に転送する。
【0028】
疲弊管理部１４は、不揮発性メモリ２０の物理アドレス及び当該物理アドレスに配置されたページの疲弊情報を不揮発性メモリ２０から取得し、管理する。例えば、本実施形態では、疲弊管理部１４は、所定の物理アドレスに配置されたページに対する書き込み動作及び読み出し動作が実行された回数（以下「書き込み回数」及び「読み出し回数」という）を管理する。疲弊管理部１４は、特定のページに対する書き込み回数及び読み出し回数をカウントし、不揮発性メモリ２０へ書き戻す。この際、ユーザデータの書き込みと同様に、第１バッファ１５を経由してもよい。
【0029】
第１バッファ１５は、上記のようにデータバッファとして機能する。第１バッファ１５は、キャッシュメモリとしても機能する。第１バッファ１５は、メモリコントローラ１０がＣＰＵ９０から受信したデータを不揮発性メモリ２０へ記憶させるまでに一時的に保持し、不揮発性メモリ２０から読み出したデータをＣＰＵ９０へ送信するまでの間に一時的に保持する。第１バッファ１５として、例えば、ＳＲＡＭ（Static Random Access Memory）又はＤＲＡＭ（Dynamic Random Access Memory）などの汎用メモリを用いることができる。本実施形態では、第１バッファ１５がメモリコントローラ１０に設けられた構成を例示したが、この構成に限定されない。第１バッファ１５は、メモリコントローラ１０の外部に設けられてもよい。
【0030】
Ｐｉｎ制御部１６は、従来のバッファ制御部としての機能に加えて、ウェアレベリング処理の履歴情報に基づいて、第１バッファ１５においてピニング処理の対象となるデータを管理する機能を備える。つまり、Ｐｉｎ制御部１６は、ウェアレベリング処理の履歴情報に基づき、アクセス頻度が高いデータが第１バッファ１５から排除されないように、ピニング処理を実行するデータを決定する。なお、Ｐｉｎ制御部１６の詳細な構成及び機能については後述する。本実施形態におけるウェアレベリング処理は書き込み動作をトリガとして実行される。
【0031】
不揮発性メモリ２０は、複数のメモリチップ２１を含む。メモリコントローラ１０は複数のメモリチップ２１の各々を制御する。具体的には、メモリコントローラ１０は、メモリチップ２１の各々に対してデータの書き込み動作及び読み出し動作を実行する。複数のメモリチップ２１の各々は、バスを介してメモリコントローラ１０に接続されている。各々のメモリチップ２１は、複数のブロック２２を含む。各々のブロック２２は複数のページ２３を含む。本実施形態では、上記の書き込み動作及び読み出し動作はページ２３単位で実行される。したがって、本実施形態におけるピニング処理等はページ単位で行われる。ただし、ピニング処理は上記以外の単位で行われてもよい。例えば、複数のページを１つの単位としてピニング処理が行われてもよく、１ページの一部についてピニング処理が行われてもよい。
【0032】
上記のメモリチップ２１、ブロック２２、及びページ２３は、メモリの階層構造又はグループ化の一例を示すものであって、本発明の一実施形態は上記の構成に限定されない。上記の書き込み動作及び読み出し動作に加えて、消去動作がページ単位で実行されてもよい。書き込み動作、読み出し動作、及び消去動作の各々が同じ単位（メモリチップ２１、ブロック２２、又はページ２３）で実行されてもよく、各々のうち少なくとも１つが異なる単位で実行されてもよい。書き込み動作、読み出し動作、及び消去動作はメモリセル単位で実行されてもよい。
【0033】
不揮発性メモリ２０は、データを不揮発に記憶する不揮発性メモリであり、例えば、ＮＡＮＤ型フラッシュメモリやＳＣＭ（Storage Class Memory）である。ＳＣＭとして、ＮＯＲ型フラッシュメモリ、クロスポイント型メモリ、相変化メモリ（Phase Change Memory；PCM）、磁気抵抗メモリ（Magnetoresistive Random Access Memory；MRAM）、抵抗変化型メモリ（Resistance Random Access Memory；ReRAM）、強誘電体メモリ（Ferroelectric Random Access Memory；FeRAM）、酸化物半導体メモリ（Oxide Semiconductor Random Access Memory；OSRAM）などの半導体記憶装置が用いられる。不揮発性メモリ２０が半導体記憶装置であることは必須ではない。半導体記憶装置以外の種々の記憶媒体に対しても本実施形態を適用することができる。
【0034】
不揮発性メモリ２０のメモリチップ２１では、複数のメモリセルがアレイ状に配置されている。各メモリセルは、２値または多値（３以上の値）を記録可能である。メモリチップ２１には、複数のメモリセルに接続されたワードライン及びビットラインが設けられている。例えば、メモリチップ２１を特定するチップアドレス、ワードラインアドレス、及びビットラインアドレス等を含む物理アドレスによって、メモリセル（又は、ページ）の位置が指定される。
【0035】
不揮発性メモリ２０に用いられるＳＣＭは、ＤＲＡＭ（Dynamic Random Access Memory）等のような主記憶メモリとストレージ（ＮＡＮＤ型フラッシュメモリなど）との中間に位置するメモリである。具体的には、速度、コスト、及び寿命の点において、ＳＣＭはＤＲＡＭとＮＡＮＤ型フラッシュメモリとの中間に位置する。ＳＣＭにおけるアクセス粒度は、ＤＲＡＭと同程度に小さい。一方、アクセス粒度が小さいことに伴い、アクセスに関する履歴情報に係るデータ量が大きくなってしまう。その結果、そのような履歴情報を保持するためには、第１バッファ１５の容量を大きくする必要があり、コストの上昇を招いてしまう。第１バッファ１５の容量を大きくせずに上記の構成を採用する場合、保持できるデータ量が制限されてしまうため、アクセスに関する履歴情報を用いて長期的な傾向を把握することが難しくなる。
【0036】
そこで、本実施形態では、アクセス回数に対して１／１０００程度の係数で比例するウェアレベリング処理の履歴情報をアクセス履歴の代わりに用いることで、長期的な傾向を把握することができる。
【0037】
［１－２．Ｐｉｎ制御部１６の構成］
図２を用いて、Ｐｉｎ制御部１６の詳細な構成を説明する。図２に示すように、メモリコントローラ１０は、第１バッファ１５及びＰｉｎ制御部１６に加え、ウェアレベリング履歴テーブル１００及び第２バッファ１１０を備える。なお、Ｐｉｎ制御部１６はメモリコントローラ１０の一部の機能を実現する部分ということができる。以下の説明において、Ｐｉｎ制御部１６の機能はメモリコントローラ１０の機能と言い換えることもできる。
図２を用いて、Ｐｉｎ制御部１６の詳細な構成を説明する。図２に示すように、メモリコントローラ１０は、第１バッファ１５及びＰｉｎ制御部１６に加え、ウェアレベリング履歴テーブル１００及び第２バッファ１１０を備える。なお、Ｐｉｎ制御部１６はメモリコントローラ１０の一部の機能を実現する部分ということができる。以下の説明において、Ｐｉｎ制御部１６の機能はメモリコントローラ１０の機能と言い換えることもできる。
【0038】
ウェアレベリング履歴テーブル１００には、ウェアレベリング履歴が格納されている。ウェアレベリング履歴は、不揮発性メモリ２０に対してウェアレベリング処理が実行された履歴に係る情報である。本実施形態では、過去Ｎ回のウェアレベリング処理に係るＮ個のウェアレベリング履歴が、ウェアレベリング履歴テーブル１００に格納されている（以下、Ｎは自然数）。詳細は後述するが、ウェアレベリング履歴テーブル１００には、当該ウェアレベリング履歴としてウェアレベリング処理が実行されたページの論理アドレスが格納されている。ただし、ウェアレベリング履歴として、当該論理アドレス以外の情報がウェアレベリング履歴テーブル１００に格納されてもよい。
【0039】
本実施形態では、ウェアレベリング履歴テーブル１００として、例えば、リングバッファが用いられる。つまり、ウェアレベリング履歴テーブル１００に空きがない場合、当該テーブルに新たな情報が追加されると当該テーブルから最も古い情報が追い出される。ただし、ウェアレベリング履歴テーブル１００は上記の構成に限定されない。
【0040】
第２バッファ１１０は、第１バッファ１５と同様の構成を備える。ただし、第２バッファ１１０の容量は、第１バッファ１５の容量の１／１０００～１／１０程度である。詳細は後述するが、第２バッファ１１０には、Ｐｉｎ制御部１６によってピニング処理が実行されたページに係るデータが格納される。
【0041】
Ｐｉｎ制御部１６は、ウェアレベリング履歴テーブル１００を管理する。ウェアレベリング処理が実行されると、Ｐｉｎ制御部１６は、ウェアレベリング処理が実行されたページの論理アドレスをウェアレベリング履歴テーブル１００に追加する。この動作を、ウェアレベリング履歴テーブル１００の更新という。
【0042】
さらに、Ｐｉｎ制御部１６は、ウェアレベリング履歴テーブル１００に基づいて、上記のウェアレベリング処理が実行されたページに係るデータに対してピニング処理を実行する。詳細は後述するが、ウェアレベリング処理が実行され、ウェアレベリング履歴テーブル１００が更新された場合であって、更新に係るページの論理アドレスが、過去Ｎ回以内にウェアレベリング処理が実行されたページの論理アドレスに含まれる場合、Ｐｉｎ制御部１６は、当該ページに係るデータに対してピニング処理を実行する。この場合、当該ページに係るデータは第１バッファ１５に格納されている場合、Ｐｉｎ制御部１６は、第１バッファ１５から必要な情報を抽出して第２バッファ１１０に格納する。
【0043】
上記の第１バッファ１５及び第２バッファ１１０を合わせて、単に「バッファ」という場合がある。この場合、第２バッファ１１０は、バッファの「ピニング領域」に該当する。第２バッファ１１０は、当該バッファのうち、書き換えが制限される領域に設けられたバッファである。一方、第１バッファ１５は、当該バッファのうち、ウェアレベリング履歴テーブル１００に基づく書き換え制限を受けないバッファである。本実施形態では、第１バッファ１５と第２バッファ１１０とは別個に設けられている。
【0044】
新たなデータが第１バッファ１５に追加される際に、第１バッファ１５の容量に空きがない場合、Ｐｉｎ制御部１６は、所定の条件に応じて、第１バッファ１５に格納されているデータの追い出しを行う。同様に、新たなデータが第２バッファ１１０に追加される際に、第２バッファ１１０の容量に空きがない場合、Ｐｉｎ制御部１６は、所定の条件に応じて、第２バッファ１１０に格納されているデータの追い出しを行う。第１バッファ１５におけるデータの追い出しのための条件と、第２バッファ１１０におけるデータの追い出しのための条件と、は同じであってもよく、異なっていてもよい。
【0045】
［１－３．ピニング処理のフローチャート］
図３を用いて、ピニング処理の動作について説明する。図３は、一実施形態に係るメモリシステムのピニング処理を示すフローチャートである。以下のフローチャートに記載された動作は、メモリコントローラ１０（例えば、疲弊管理部１４及びＰｉｎ制御部１６）によって実行される。
図３を用いて、ピニング処理の動作について説明する。図３は、一実施形態に係るメモリシステムのピニング処理を示すフローチャートである。以下のフローチャートに記載された動作は、メモリコントローラ１０（例えば、疲弊管理部１４及びＰｉｎ制御部１６）によって実行される。
【0046】
図３に示すように、所定の条件に基づいてウェアレベリング処理が実行されると（ステップＳ３０１）、ウェアレベリング処理が実行されたページに基づいてウェアレベリング履歴テーブル１００の更新が行われる（ステップＳ３０２）。具体的には、当該ページの論理アドレスがウェアレベリング履歴テーブル１００に追加される更新が行われる。当該更新はＰｉｎ制御部１６によって実行される。
【0047】
Ｓ３０２の更新処理に続いて、更新に係るページが直近Ｎ回のウェアレベリング処理の対象であったか否かの判断が行われる（ステップＳ３０３）。具体的には、Ｐｉｎ制御部１６によって、上記の更新によって追加されたページの論理アドレスと同じ論理アドレスがウェアレベリング履歴テーブル１００に含まれているか否かが判断される。
【0048】
Ｓ３０３において、更新に係るページが直近Ｎ回のウェアレベリング処理の対象であったと判断された場合（Ｓ３０３の「ＹＥＳ」）、第２バッファ１１０の容量に空きがあるか否かの判断が行われる（ステップＳ３０４）。一方、Ｓ３０３において、更新に係るページが直近Ｎ回のウェアレベリング処理の対象ではなかったと判断された場合（Ｓ３０３の「ＮＯ」）、ピニング処理は行われず図３に示す動作は終了する。
【0049】
Ｓ３０４において、第２バッファ１１０の容量に空きがあると判断された場合（Ｓ３０４の「ＹＥＳ」）、ウェアレベリング処理が実行されたページに係るデータに対してピニング処理が実行される（ステップＳ３０５）。具体的には、当該ページに係るデータが第２バッファ１１０に追加される。一方、Ｓ３０４において、第２バッファ１１０の容量に空きがないと判断された場合（Ｓ３０４の「ＮＯ」）、第２バッファ１１０に格納されているデータの追い出しが行われる（ステップＳ３０６）。そして、追い出しによって容量に空きが生じた領域に、Ｓ３０５において上記のページに係るデータが追加される。Ｓ３０６及びＳ３０５の動作をまとめて、既存のデータを新たなデータに置き換える、ということができる。
【0050】
Ｓ３０３における判断は、上記の構成に限定されず、他の方法で判断が行われてもよい。例えば、Ｓ３０３の代わりに又はＳ３０３に加えて、更新に係るページが直近Ｎ回のウェアレベリング処理のうちＭ回以上（Ｍは２以上Ｎ以下の自然数）当該処理が実行されたページと同じであるか否かの判断が行われてもよい。Ｓ３０３の代わりに又はＳ３０３に加えて、更新に係るページが特定の範囲の論理アドレスに含まれるか否かの判断が行われてもよい。
【0051】
Ｓ３０６におけるデータの追い出しの対象を選択する手段として、第２バッファ１１０に格納されたデータのうち、最初に格納されたデータ（最も古いデータ）が選択される「ＦＩＦＯ」が採用されてもよく、第２バッファ１１０に格納されたデータのうち、参照された回数が最も少ないデータが選択される「ＬＦＵ」が採用されてもよく、第２バッファ１１０に格納されたデータのうち、最後に参照されてから最も時間が経過しているデータが選択される「ＬＲＵ」が採用されてもよい。
【0052】
［１－４．第１バッファ１５に格納されるデータ構成］
図４は、一実施形態に係るバッファのデータ構成の一例を示す図である。図４に示すように、第１バッファ１５は、「エントリ番号」、「データ」、「タグ」、「Ｖａｌｉｄ」、及び「アクセス履歴」の項目を有する。これらの項目は互いに関連付けられて格納されている。図４の例では、エントリ番号「０」、「２」にデータが格納され、エントリ番号「１」、「３」が空き（「ＸＸＸＸ」と表示されている）である構成が例示されている。
図４は、一実施形態に係るバッファのデータ構成の一例を示す図である。図４に示すように、第１バッファ１５は、「エントリ番号」、「データ」、「タグ」、「Ｖａｌｉｄ」、及び「アクセス履歴」の項目を有する。これらの項目は互いに関連付けられて格納されている。図４の例では、エントリ番号「０」、「２」にデータが格納され、エントリ番号「１」、「３」が空き（「ＸＸＸＸ」と表示されている）である構成が例示されている。
【0053】
図４において、論理アドレスの下位ビットに基づいて「エントリ番号」の範囲が決定される。「データ」は、ＣＰＵ９０からの書き込み要求に対応するライトデータである。「タグ」は、論理アドレスの上位ビットを示すものである。第１バッファ１５に格納された「エントリ番号」及び「タグ」に基づいてデータの論理アドレスを復元することができる。「Ｖａｌｉｄ」は、エントリにおけるデータの有無を示すものである。本実施形態では、「Ｖａｌｉｄ」が「１」の場合、そのエントリ番号にデータが存在していることを示し、「Ｖａｌｉｄ」が「０」の場合、そのエントリ番号にデータが存在しない（エントリが空いている）ことを示す。「アクセス履歴」は、データに対するアクセスに関する履歴情報を示すものであり、例えば、過去のアクセス回数等に基づく情報である。第１バッファ１５におけるデータの追い出しは、この「アクセス履歴」に基づいて行われる。
【0054】
第２バッファ１１０に格納されるデータ構成は図４と類似した構成である。ただし、第２バッファ１１０では、第１バッファ１５とは異なり、論理アドレスによってエントリ番号の範囲は制限されない。第２バッファ１１０では、「タグ」として論理アドレスが格納される。ただし、第２バッファ１１０の構成が第１バッファ１５の構成と同じであってもよい。さらに、第２バッファ１１０では、「アクセス履歴」の項目が省略されていてもよい。
【0055】
［１－５．ウェアレベリング履歴テーブル１００に格納されるデータ構成］
図５は、一実施形態に係るウェアレベリング履歴テーブルのデータ構成の一例を示す図である。図５に示すように、ウェアレベリング履歴テーブル１００では、ウェアレベリング処理が実行されたページの論理アドレスが、アドレスリストとして格納されている。図５では、リスト番号「２」から「９」までの論理アドレスが有効な範囲として指定されている。そのため、「ｈｅａｄ」として「２」が指定されており、「ｔａｉｌ」として「９」が指定されている。ウェアレベリング処理が実行され、アドレスリストに対して論理アドレスの追加及び削除が実行される度に「ｈｅａｄ」及び「ｔａｉｌ」の値が更新される。図５に示すアドレスリストのうち、「ｈｅａｄ」が示すアドレスは、有効な範囲において最も古いアドレスであり、「ｔａｉｌ」が示すアドレスは最新のアドレスである。なお、図５では、リスト番号「０」、「１」が空き（「ＸＸＸ」と表示されている）である構成が示されている。
図５は、一実施形態に係るウェアレベリング履歴テーブルのデータ構成の一例を示す図である。図５に示すように、ウェアレベリング履歴テーブル１００では、ウェアレベリング処理が実行されたページの論理アドレスが、アドレスリストとして格納されている。図５では、リスト番号「２」から「９」までの論理アドレスが有効な範囲として指定されている。そのため、「ｈｅａｄ」として「２」が指定されており、「ｔａｉｌ」として「９」が指定されている。ウェアレベリング処理が実行され、アドレスリストに対して論理アドレスの追加及び削除が実行される度に「ｈｅａｄ」及び「ｔａｉｌ」の値が更新される。図５に示すアドレスリストのうち、「ｈｅａｄ」が示すアドレスは、有効な範囲において最も古いアドレスであり、「ｔａｉｌ」が示すアドレスは最新のアドレスである。なお、図５では、リスト番号「０」、「１」が空き（「ＸＸＸ」と表示されている）である構成が示されている。
【0056】
例えば、ウェアレベリング処理が実行される前は、ウェアレベリング履歴テーブル１００にはリスト番号「２」～「８」に論理アドレスが格納されている状態で、「５００」の論理アドレスのページに対してウェアレベリング処理が実行された場合について説明する。つまり、ウェアレベリング処理が実行される前は、「ｈｅａｄ」の値は「２」であり、「ｔａｉｌ」の値は「８」である。そして、ウェアレベリング処理が実行されることで、論理アドレス「５００」がリスト番号「９」に追加され、「ｔａｉｌ」の値が「９」に更新される。
【0057】
この場合、リスト番号「９」に追加された論理アドレス「５００」に対して実行されたウェアレベリング処理を「第１ウェアレベリング処理」といい、当該論理アドレスを「第１ウェアレベリング履歴」という。この第１ウェアレベリング処理より前に実行された、リスト番号「２」～「８」に対応する論理アドレスに対して実行されたＮ回分（Ｎ＝７）のウェアレベリング処理を「第２ウェアレベリング処理」といい、第２ウェアレベリング処理に対応するＮ個（Ｎ＝７）の論理アドレスを「第２ウェアレベリング履歴」という。この例では、ウェアレベリング履歴テーブル１００は、第１ウェアレベリング履歴と第２ウェアレベリング履歴とを格納する、ということができる。第１ウェアレベリング履歴を、更新に係る履歴ということができ、第２ウェアレベリング履歴を、過去の履歴ということができる。Ｎの数は７に限定されず任意の自然数とすることができる。
【0058】
上記の表現を用いて、図３のＳ３０１～Ｓ３０３、Ｓ３０５の動作を説明する。まず、Ｓ３０１において第１ウェアレベリング処理が実行される。次に、Ｓ３０２において、当該第１ウェアレベリング処理に基づいて、ウェアレベリング履歴テーブル１００に第１ウェアレベリング履歴を追加する更新が行われる。具体的には、図５のリスト番号「９」に論理アドレス「５００」が追加され、「ｔａｉｌ」の値が「９」に更新される。そして、Ｓ３０３において、当該第１ウェアレベリング履歴が、Ｎ個（Ｎ＝７）の第２ウェアレベリング履歴に含まれるか否かの判断が行われる。具体的には、第１ウェアレベリング履歴であるリスト番号「９」の論理アドレス「５００」と同じ論理アドレスが、第２ウェアレベリング履歴であるリスト番号「２」～「８」の論理アドレスに含まれているか否かの判断が行われる。図５の場合、Ｎ個（Ｎ＝７）の第２ウェアレベリング履歴のうち、リスト番号「７」の論理アドレスが「５００」なので、第１ウェアレベリング処理の対象ページが、直近Ｎ回（Ｎ＝７）のウェアレベリング処理の対象であったと判断される（Ｓ３０３の「ＹＥＳ」）。そして、Ｓ３０５において第２バッファ１１０に第１ウェアレベリング処理が実行された対象のデータが格納される。
【0059】
同様に、上記の表現を用いて、図３のＳ３０３、Ｓ３０４、Ｓ３０６の動作を説明する。Ｓ３０３における判断において、当該第１ウェアレベリング履歴が、Ｎ個の第２ウェアレベリング履歴に含まれる場合（Ｓ３０３の「ＹＥＳ」）、Ｓ３０４において、第２バッファ１１０に新たなデータを格納する容量があるか否かの判断が行われる。Ｓ３０４における判断において、第２バッファ１１０に新たなデータを格納する容量がないと判断した場合（Ｓ３０４の「ＮＯ」）、Ｓ３０６において、第２バッファ１１０に格納された既存のデータを上記第１ウェアレベリング処理が実行された対象のデータに置き換える。
【0060】
［１－６．書き込み動作のフローチャート］
図６は、一実施形態に係るメモリシステムの書き込み動作を示すフローチャートである。メモリコントローラ１０がＣＰＵ９０から書き込み要求を受信した場合、当該書き込み要求に係るライトデータが第１バッファ１５に存在するか否かの判断が行われる（ステップＳ６０１）。
図６は、一実施形態に係るメモリシステムの書き込み動作を示すフローチャートである。メモリコントローラ１０がＣＰＵ９０から書き込み要求を受信した場合、当該書き込み要求に係るライトデータが第１バッファ１５に存在するか否かの判断が行われる（ステップＳ６０１）。
【0061】
Ｓ６０１において、ライトデータが第１バッファ１５に存在すると判断された場合（Ｓ６０１の「ＹＥＳ」）、第１バッファ１５におけるエントリについて上書き処理が行われる（ステップＳ６０２）。具体的には、当該ライトデータに対応するエントリ番号について、データ及びアクセス履歴（図４参照）が更新される。一方、Ｓ６０１において、ライトデータが第１バッファ１５に存在しないと判断された場合（Ｓ６０１の「ＮＯ」）、当該ライトデータが第２バッファ１１０に存在するか否かの判断が行われる（ステップＳ６０３）。
【0062】
Ｓ６０３において、ライトデータが第２バッファ１１０に存在すると判断された場合（Ｓ６０３の「ＹＥＳ」）、第２バッファ１１０におけるエントリについて上書き処理が行われる（ステップＳ６０４）。具体的には、ライトデータに対応するエントリ番号について、データが更新される。一方、Ｓ６０３において、ライトデータが第２バッファ１１０に存在しないと判断された場合（Ｓ６０３の「ＮＯ」）、第１バッファ１５の容量に空きがあるか否かの判断が行われる（ステップＳ６０５）。
【0063】
Ｓ６０５において、第１バッファ１５の容量に空きがあると判断された場合（Ｓ６０５の「ＹＥＳ」）、空きがある領域に当該ライトデータの書き込みが行われる（ステップＳ６０６）。一方、Ｓ６０５において、第１バッファ１５の容量に空きがないと判断された場合（Ｓ６０５の「ＮＯ」）、第１バッファ１５におけるデータの追い出しが行われ（ステップＳ６０７）、第１バッファ１５の容量に空きが生じた領域に上記のライトデータの書き込みが行われる（Ｓ６０６）。Ｓ６０７におけるデータの追い出しの対象を選択する手段として、「ＦＩＦＯ」、「ＬＦＵ」、又は「ＬＲＵ」が採用されてもよい。
【0064】
［１－７．読み出し動作のフローチャート］
図７は、一実施形態に係るメモリシステムの読み出し動作を示すフローチャートである。メモリコントローラ１０は、ＣＰＵ９０から読み出し要求を受信した場合、当該読み出し要求に係るリードアドレスのデータが第１バッファ１５に存在するか否かの判断が行われる（ステップＳ７０１）。
図７は、一実施形態に係るメモリシステムの読み出し動作を示すフローチャートである。メモリコントローラ１０は、ＣＰＵ９０から読み出し要求を受信した場合、当該読み出し要求に係るリードアドレスのデータが第１バッファ１５に存在するか否かの判断が行われる（ステップＳ７０１）。
【0065】
Ｓ７０１において、当該データが第１バッファ１５に存在すると判断された場合（Ｓ７０１の「ＹＥＳ」）、第１バッファ１５に格納されたデータが出力される（ステップＳ７０２）。一方、Ｓ７０１において、当該データが第１バッファ１５に存在しないと判断された場合（Ｓ７０１の「ＮＯ」）、当該データが第２バッファ１１０に存在するか否かの判断が行われる（ステップＳ７０３）。
【0066】
Ｓ７０３において、上記データが第２バッファ１１０に存在すると判断された場合（Ｓ７０３の「ＹＥＳ」）、第２バッファ１１０に格納されたデータが出力される（ステップＳ７０４）。一方、Ｓ７０３において、上記データが第２バッファ１１０に存在しないと判断された場合（Ｓ７０３の「ＮＯ」）、第１バッファ１５の容量に空きがあるか否かの判断が行われる（ステップＳ７０５）。
【0067】
Ｓ７０５において、第１バッファ１５の容量に空きがあると判断された場合（Ｓ７０５の「ＹＥＳ」）、不揮発性メモリ２０から当該データが読み出され（ステップＳ７０６）、読み出されたデータは、空きがある領域に書き込まれる（ステップＳ７０７）。一方、Ｓ７０５において、第１バッファ１５の容量に空きがないと判断された場合（Ｓ７０５の「ＮＯ」）、第１バッファ１５におけるデータの追い出しが行われ（ステップＳ７０８）、第１バッファ１５の容量に空きが生じた領域に不揮発性メモリ２０から読み出されたデータの書き込みが行われたうえで（Ｓ７０６、Ｓ７０７）、Ｓ７０２のデータ出力が実行される。
【0068】
以上のように、本実施形態に係るメモリシステムによると、ウェアレベリング処理の履歴情報をアクセス履歴の代わりに用いてピニング処理を実行することで、バッファのサイズを大きくする必要なく、長期的な傾向を把握することができる。その結果、コストの上昇を抑制しつつ、処理速度を向上させることができる。
【0069】
［２．第２実施形態］
図８～図１５を用いて、第２実施形態に係るメモリシステム１Ａについて説明する。第２実施形態に係るメモリシステム１Ａの構成は、第１実施形態に係るメモリシステム１の構成と類似するため、共通する部分の説明を省略し、主に相違点について説明する。第２実施形態では、図２の第２バッファ１１０は設けられておらず、第１バッファ１５Ａの中に第２バッファ１１０の機能を実現する領域が設けられている。以下の説明において、図１及び図２に示すメモリシステム１と同様の構成について説明をする場合、図１及び図２に示された符号の後にアルファベット“Ａ”を付して説明を省略する場合がある。
図８～図１５を用いて、第２実施形態に係るメモリシステム１Ａについて説明する。第２実施形態に係るメモリシステム１Ａの構成は、第１実施形態に係るメモリシステム１の構成と類似するため、共通する部分の説明を省略し、主に相違点について説明する。第２実施形態では、図２の第２バッファ１１０は設けられておらず、第１バッファ１５Ａの中に第２バッファ１１０の機能を実現する領域が設けられている。以下の説明において、図１及び図２に示すメモリシステム１と同様の構成について説明をする場合、図１及び図２に示された符号の後にアルファベット“Ａ”を付して説明を省略する場合がある。
【0070】
［２－１．Ｐｉｎ制御部１６Ａの構成］
図８を用いて、Ｐｉｎ制御部１６Ａの詳細な構成を説明する。図８に示すメモリコントローラ１０Ａと図２に示すメモリコントローラ１０とを対比すると、第１バッファ１５Ａ及びＰｉｎ制御部１６Ａの構成（図８）が、第１バッファ１５及びＰｉｎ制御部１６の構成（図２）と相違する。なお、Ｐｉｎ制御部１６Ａはメモリコントローラ１０Ａの一部の機能を実現する部分ということができる。以下の説明において、Ｐｉｎ制御部１６Ａの機能はメモリコントローラ１０Ａの機能と言い換えることもできる。
図８を用いて、Ｐｉｎ制御部１６Ａの詳細な構成を説明する。図８に示すメモリコントローラ１０Ａと図２に示すメモリコントローラ１０とを対比すると、第１バッファ１５Ａ及びＰｉｎ制御部１６Ａの構成（図８）が、第１バッファ１５及びＰｉｎ制御部１６の構成（図２）と相違する。なお、Ｐｉｎ制御部１６Ａはメモリコントローラ１０Ａの一部の機能を実現する部分ということができる。以下の説明において、Ｐｉｎ制御部１６Ａの機能はメモリコントローラ１０Ａの機能と言い換えることもできる。
【0071】
図８に示すように、第１バッファ１５Ａは、ピニング領域１２０Ａと非ピニング領域１２１Ａとに区分される。図８において、ピニング領域１２０Ａは「ｖａｌｉｄ」と表記された領域であり、実線の枠で表記された領域である。一方、非ピニング領域１２１Ａは「ｉｎｖａｌｉｄ」と表記された領域であり、点線の枠で表記された領域である。ピニング領域１２０Ａは、図２の第２バッファ１１０の機能を実現する領域であり、Ｐｉｎ制御部１６Ａによってピニング処理が実行されたページに係るデータが格納される。つまり、ピニング領域１２０Ａは、図２の第２バッファ１１０に対応する。
【0072】
第１バッファ１５Ａにおいて、ピニング領域１２０Ａのサイズ（例えば、ビット数）は可変である。換言すると、ピニング処理が実行されるデータの数は可変である。本実施形態では、第１バッファ１５Ａの領域がピニング領域１２０Ａ又は非ピニング領域１２１Ａに区分され得る構成が例示されているが、この構成に限定されない。例えば、第１バッファ１５Ａのうち、一部の領域はピニング領域１２０Ａ又は非ピニング領域１２１Ａに区分され得る領域であり、他の領域はピニング領域１２０Ａには区分されず常に非ピニング領域１２１Ａである構成であってもよい。第１バッファ１５Ａにおけるピニング領域１２０Ａと非ピニング領域１２１Ａとの比率は、適宜調整が可能である。この比率の調整は、例えば、ＣＰＵ９０からの指示によって行われてもよい。
【0073】
Ｐｉｎ制御部１６Ａは、Ｐｉｎアドレスリスト１２２Ａ及びＰｉｎ制御レジスタ１２３Ａを備えている。
【0074】
Ｐｉｎアドレスリスト１２２Ａには、ピニング処理を実行する候補の論理アドレスが格納されている。詳細は後述するが、ピニング処理を実行するタイミングで、第１バッファ１５Ａにピニング処理を実行する対象のデータが格納されていない（データが追い出されてしまっている）場合がある。そのような場合であっても、Ｐｉｎアドレスリスト１２２Ａにピニング処理を実行する候補の論理アドレスが格納されていることで、既にデータが追い出されてしまっている状況であっても、当該論理アドレスに対応するデータが第１バッファ１５Ａに追加されたときに、そのデータに対してピニング処理を実行することができる。
【0075】
本実施形態では、ウェアレベリング履歴テーブル１００Ａに基づいて、ピニング処理を実行するページが決定され、当該ページの論理アドレスがＰｉｎアドレスリスト１２２Ａに格納される。そして、その後、当該論理アドレスのページに係るデータが第１バッファ１５Ａに追加されたときに、当該データに対して、Ｐｉｎアドレスリスト１２２Ａに基づいてピニング処理が実行されることで、ピニング領域１２０Ａに対象のデータが格納される。
【0076】
なお、特定のページに対してピニング処理が実行された場合、当該ピニング処理が解除されない限り当該ページに対するウェアレベリング処理は実行されない。その結果、ウェアレベリング履歴テーブル１００Ａの当該ページのアドレスを含むエントリのうち最新の（最後に追加された）エントリが、最新のピニング処理の原因となったウェアレベリング処理に対応する。Ｐｉｎアドレスリスト１２２Ａは、ウェアレベリング履歴テーブル１００Ａのピニング処理の原因となったウェアレベリング処理の対象アドレスを、古い順に保持する。図１０の手順に従うと、ピニング処理が実行された順にピニング処理が解除される。つまり、結果的にＰｉｎアドレスリスト１２２Ａのデータ構成は、ウェアレベリング履歴テーブル１００のデータ構成（図５参照）と同様である。
【0077】
Ｐｉｎ制御レジスタ１２３Ａには、第１バッファ１５Ａにおけるピニング領域１２０Ａを指定する情報が格納されている。例えば、Ｐｉｎ制御レジスタ１２３Ａには、第１バッファ１５Ａのうちピニング領域１２０Ａに該当するエントリ番号を特定する情報、又は、第１バッファ１５Ａの各エントリに対してピニング領域１２０Ａに該当するか否かを示すフラグ情報が格納されている。また、Ｐｉｎ制御レジスタ１２３Ａでは、ピニング領域１２０Ａのサイズの上限及びピニング処理の実行可否を判断するための閾値等が設定される。当該サイズは、例えばＣＰＵ９０Ａによって設定可能である。
【0078】
［２－２．ピニング処理のフローチャート］
図９を用いて、ピニング処理の動作について説明する。図９は、一実施形態に係るメモリシステムのピニング処理を示すフローチャートである。以下のフローチャートに記載された動作は、メモリコントローラ１０Ａによって実行される。本実施形態では、ウェアレベリング処理が実行されると、ウェアレベリング処理が実行されたページのデータが第１バッファ１５Ａから追い出される場合について説明する。
図９を用いて、ピニング処理の動作について説明する。図９は、一実施形態に係るメモリシステムのピニング処理を示すフローチャートである。以下のフローチャートに記載された動作は、メモリコントローラ１０Ａによって実行される。本実施形態では、ウェアレベリング処理が実行されると、ウェアレベリング処理が実行されたページのデータが第１バッファ１５Ａから追い出される場合について説明する。
【0079】
図９の動作フローにおいて、ステップＳ９０１～Ｓ９０３は、図３のＳ３０１～Ｓ３０３と同じステップなので、説明を省略する。ただし、本実施形態の場合、Ｓ９０３のステップにおいて、ウェアレベリング処理が実行されたページのデータは第１バッファ１５Ａに存在していない。したがって、Ｓ９０３においてピニング処理を実行するページが特定されても、そのページに係るデータを第１バッファ１５Ａから抽出することができないため、以下のような動作が行われる。
【0080】
図９に示すように、Ｓ９０３において、更新に係るページが直近Ｎ回のウェアレベリング処理の対象であったと判断された場合（Ｓ９０３の「ＹＥＳ」）、第１バッファ１５Ａのピニング領域１２０Ａに空きがあるか否かの判断が行われる（ステップＳ９０４）。一方、Ｓ９０３において、更新に係るページが直近Ｎ回のウェアレベリング処理の対象ではなかったと判断された場合（Ｓ９０３の「ＮＯ」）、図９に示す動作は終了する。
【0081】
Ｓ９０４において、ピニング領域１２０Ａに空きがあると判断された場合（Ｓ９０４の「ＹＥＳ」）、ウェアレベリング処理が実行されたページの論理アドレスがＰｉｎアドレスリスト１２２Ａに追加される（ステップＳ９０５）。一方、Ｓ９０４において、ピニング領域１２０Ａに空きがないと判断された場合（Ｓ９０４の「ＮＯ」）、図９に示す動作は終了する。その後、Ｐｉｎアドレスリスト１２２Ａに格納された論理アドレスに係るデータが第１バッファ１５Ａに追加された場合に、当該データに対してピニング処理を実行する。
【0082】
【0083】
まず、Ｎ回前のウェアレベリング処理が実行されたページに係るデータがピニング領域１２０Ａに格納されているか否かの判断が行われる（ステップＳ１００１）。Ｓ１００１において、当該データがピニング領域１２０Ａに格納されている場合（Ｓ１００１の「ＹＥＳ」）、当該データに係る論理アドレスがウェアレベリング履歴テーブル１００Ａに複数回存在しているか否かの判断が行われる（ステップＳ１００２）。一方、Ｓ１００１において、当該データがピニング領域１２０Ａに格納されていないと判断された場合（Ｓ１００１の「ＮＯ」）、ウェアレベリング履歴テーブル１００ＡからＮ回前のウェアレベリング処理に係る論理アドレスが削除され、新たに実行されたウェアレベリング処理に係る論理アドレスがウェアレベリング履歴テーブル１００Ａに追加される（ステップＳ１００３）。
【0084】
Ｓ１００２において、上記データに係る論理アドレスがウェアレベリング履歴テーブル１００Ａに複数回存在している場合（Ｓ１００２の「ＹＥＳ」）、Ｓ１００３の動作が実行される。一方、当該データに係る論理アドレスがウェアレベリング履歴テーブル１００Ａに複数回存在しないと判断された場合（Ｓ１００２の「ＮＯ」）、当該データに対するピニング処理が解除される（ステップＳ１００４）。この場合、ピニング処理が解除されたデータは、非ピニング領域１２１Ａに格納されてもよく、データの追い出しにより不揮発性メモリ２０Ａに記憶されてもよい。上記のように、アクセス頻度が低いアドレスについて、ピニング処理を解除することで、利用される可能性が相対的に低いデータをピニング領域１２０Ａから排除し、ピニング領域１２０Ａを有効に活用することができる。
【0085】
［２－３．第１バッファ１５Ａに格納されるデータ構成］
図１１は、一実施形態に係るバッファのデータ構成の一例を示す図である。図１１に示す第１バッファ１５Ａのデータ構成は、図４に示す第１バッファ１５のデータ構成と類似しているが、第１バッファ１５Ａのデータ構成は「Ｐｉｎフラグ」及び「Ｐｉｎカウンタ」の項目を有する点において、第１バッファ１５のデータ構成と相違する。
図１１は、一実施形態に係るバッファのデータ構成の一例を示す図である。図１１に示す第１バッファ１５Ａのデータ構成は、図４に示す第１バッファ１５のデータ構成と類似しているが、第１バッファ１５Ａのデータ構成は「Ｐｉｎフラグ」及び「Ｐｉｎカウンタ」の項目を有する点において、第１バッファ１５のデータ構成と相違する。
【0086】
「Ｐｉｎフラグ」は、そのエントリ番号に格納されたデータに対してピニング処理が実行されているか否かを示すフラグである。図１１では、「Ｐｉｎフラグ」が「１」の場合、そのエントリ番号に格納されたデータに対してピニング処理が実行されており、「Ｐｉｎフラグ」が「０」の場合、そのエントリ番号に格納されたデータに対してピニング処理は実行されていないことを意味する。つまり、「Ｐｉｎフラグ」が「１」のデータは、ピニング領域１２０Ａに格納されたデータに該当し、「Ｐｉｎフラグ」が「０」のデータは、非ピニング領域１２１Ａに格納されたデータに該当する。「Ｐｉｎカウンタ」は、「Ｐｉｎフラグ」が「１」であるエントリの数を示し、第１バッファ１５Ａにおいてピニング処理が実行されているエントリの数を意味する。Ｐｉｎ制御レジスタ１２３Ａがピニング領域１２０Ａの上限を設定する場合、この「Ｐｉｎカウンタ」の数が設定を越えないように、全体の動作が制御される。
【0087】
図１２及び図１３は、一実施形態に係るバッファのデータ構成の一例を示す図である。図１２及び図１３では、図１１とは異なるデータ構成の一例を示す。図１２のデータ構成は図１１のデータ構成とは異なり、「Ｐｉｎフラグ」の項目は設けられていない。その代わりに、図１２と関連付けられた図１３のピニング管理テーブル１７Ａにおいて、ピニング処理が実行されるエントリ番号が管理されている。図１２に示すように、この例では、エントリ番号「２」のデータに対してピニング処理が実行されている。したがって、図１３に示すように、ピニング管理テーブル１７Ａのエントリ番号「０」において、第１バッファ１５Ａ上でピニング処理が実行されているエントリ番号「２」が格納されている。
【0088】
［２－４．書き込み動作のフローチャート］
図１４は、一実施形態に係るメモリシステムの書き込み動作を示すフローチャートである。メモリコントローラ１０ＡがＣＰＵ９０Ａから書き込み要求を受信した場合、当該書き込み要求に係るライトデータが第１バッファ１５Ａに存在するか否かの判断が行われる（ステップＳ１４０１）。
図１４は、一実施形態に係るメモリシステムの書き込み動作を示すフローチャートである。メモリコントローラ１０ＡがＣＰＵ９０Ａから書き込み要求を受信した場合、当該書き込み要求に係るライトデータが第１バッファ１５Ａに存在するか否かの判断が行われる（ステップＳ１４０１）。
【0089】
Ｓ１４０１において、ライトデータが第１バッファ１５Ａに存在すると判断された場合（Ｓ１４０１の「ＹＥＳ」）、第１バッファ１５Ａにおけるエントリについて上書き処理が行われ（ステップＳ１４０２）、図１４に示すフローは終了する。一方、Ｓ１４０１において、ライトデータが第１バッファ１５Ａに存在しないと判断された場合（Ｓ１４０１の「ＮＯ」）、第１バッファ１５Ａの容量に空きがあるか否かの判断が行われる（ステップＳ１４０３）。
【0090】
Ｓ１４０３において、第１バッファ１５Ａの容量に空きがあると判断された場合（Ｓ１４０３の「ＹＥＳ」）、空きがある領域に当該ライトデータの書き込みが行われる（ステップＳ１４０４）。一方、Ｓ１４０３において、第１バッファ１５Ａの容量に空きがないと判断された場合（Ｓ１４０３の「ＮＯ」）、第１バッファ１５Ａにおけるデータの追い出しが行われ（ステップＳ１４０５）、第１バッファ１５Ａの容量に空きが生じた領域に上記のライトデータの書き込みが行われる（Ｓ１４０４）。Ｓ１４０５におけるデータの追い出しの対象を選択する手段として、「ＦＩＦＯ」、「ＬＦＵ」、又は「ＬＲＵ」が採用されてもよい。
【0091】
Ｓ１４０４において、ライトデータの書き込みが完了すると、当該ライトデータに対応するページの論理アドレスがＰｉｎアドレスリスト１２２Ａに格納されているか否かの判断が行われる（ステップＳ１４０６）。Ｓ１４０６において、当該論理アドレスがＰｉｎアドレスリスト１２２Ａに格納されている場合（Ｓ１４０６の「ＹＥＳ」）、当該論理アドレスに対応するページのデータに対してピニング処理が実行される（ステップＳ１４０７）。一方、Ｓ１４０６において、当該論理アドレスがＰｉｎアドレスリスト１２２Ａに格納されていないと判断された場合（Ｓ１４０６の「ＮＯ」）、図１４に示すフローは終了する。
【0092】
以上のように、本実施形態に係るメモリシステムによると、第１実施形態と同様の効果を得ることができ、さらに、ピニング処理を実行する対象のデータが決定するときには、当該データが第１バッファ１５Ａに格納されていないような場合であっても、当該データに対してピニング処理を実行することができる。
【0093】
［２－５．変形例］
図１５を用いて、第２実施形態の変形例について説明する。図１５は、一実施形態の変形例に係るメモリシステムのウェアレベリング履歴テーブルの更新処理を示すフローチャートである。上記の実施形態では、ウェアレベリング履歴テーブル１００Ａに論理アドレスが格納された構成を例示したが、変形例では、ウェアレベリング履歴テーブル１００Ａに物理アドレスが格納された構成について説明する。
図１５を用いて、第２実施形態の変形例について説明する。図１５は、一実施形態の変形例に係るメモリシステムのウェアレベリング履歴テーブルの更新処理を示すフローチャートである。上記の実施形態では、ウェアレベリング履歴テーブル１００Ａに論理アドレスが格納された構成を例示したが、変形例では、ウェアレベリング履歴テーブル１００Ａに物理アドレスが格納された構成について説明する。
【0094】
図１５に示すフローチャートは、図１０に示すフローチャートと類似しているが、図１０のＳ１００３と同じ図１５のＳ１５０３の後に、ウェアレベリング履歴テーブル１００Ａの物理アドレスがウェアレベリング処理前のアドレスから当該処理後のアドレスに更新される（ステップＳ１５０５）。ウェアレベリング処理が実行されると、論理アドレスと物理アドレスとの関連付けが変更される。ピニング処理を実行する対象は同一の論理アドレスに格納されたデータなので、ウェアレベリング処理によって、特定の論理アドレスに関連付けられた論理アドレスが旧アドレスから新アドレスに変更された場合、その変更に合わせて、ウェアレベリング履歴テーブル１００Ａにおいて格納される物理アドレスも旧アドレスから新アドレスに更新される。この変形例は、第２実施形態だけではなく、他の実施形態に適用することもできる。
【0095】
［３．第３実施形態］
図１６及び図１７を用いて、第３実施形態に係るメモリシステム１Ｂについて説明する。第３実施形態に係るメモリシステム１Ｂの構成は、第２実施形態に係るメモリシステム１Ａの構成（図８参照）と類似するため、共通する部分の説明を省略し、主に相違点について説明する。第３実施形態では、メモリコントローラ１０Ｂが、第１バッファ１５Ｂ、Ｐｉｎ制御部１６Ｂ、及びウェアレベリング履歴テーブル１００Ｂに加えバッファ統計取得部１２４Ｂを備えている点において、メモリシステム１Ａと相違する。以下の説明において、図８に示すメモリシステム１Ａと同様の構成について説明をする場合、図８に示された符号の後のアルファベットを“Ａ”から“Ｂ”に代えて説明を省略する場合がある。同様に、図１に示すメモリシステム１と同様の構成について説明をする場合、図１に示された符号の後にアルファベット“Ｂ”を付して説明を省略する場合がある。
図１６及び図１７を用いて、第３実施形態に係るメモリシステム１Ｂについて説明する。第３実施形態に係るメモリシステム１Ｂの構成は、第２実施形態に係るメモリシステム１Ａの構成（図８参照）と類似するため、共通する部分の説明を省略し、主に相違点について説明する。第３実施形態では、メモリコントローラ１０Ｂが、第１バッファ１５Ｂ、Ｐｉｎ制御部１６Ｂ、及びウェアレベリング履歴テーブル１００Ｂに加えバッファ統計取得部１２４Ｂを備えている点において、メモリシステム１Ａと相違する。以下の説明において、図８に示すメモリシステム１Ａと同様の構成について説明をする場合、図８に示された符号の後のアルファベットを“Ａ”から“Ｂ”に代えて説明を省略する場合がある。同様に、図１に示すメモリシステム１と同様の構成について説明をする場合、図１に示された符号の後にアルファベット“Ｂ”を付して説明を省略する場合がある。
【0096】
［３－１．バッファ統計取得部１２４Ｂの構成］
バッファ統計取得部１２４Ｂは、ＣＰＵ９０Ｂからの書き込み要求及び読み出し要求に対して、第１バッファ１５Ｂに格納されたデータを活用した確率などの統計情報を取得する。バッファ統計取得部１２４Ｂは、取得した当該統計情報をピニング処理の制御に用いる。具体的には、図１４のフローチャートを参照して説明すると、バッファ統計取得部１２４Ｂが取得する統計情報は、ＣＰＵ９０Ｂから受信した書き込み要求に対して、ライトデータが第１バッファ１５Ｂに存在すると判断された回数及びその確率などの統計情報であってもよく、ＣＰＵ９０Ｂから受信した読み出し要求に係るリードアドレスのデータが第１バッファ１５Ｂに存在する場合であって、当該データが第１バッファ１５Ｂから出力された回数及びその確率などの統計情報であってもよい。
バッファ統計取得部１２４Ｂは、ＣＰＵ９０Ｂからの書き込み要求及び読み出し要求に対して、第１バッファ１５Ｂに格納されたデータを活用した確率などの統計情報を取得する。バッファ統計取得部１２４Ｂは、取得した当該統計情報をピニング処理の制御に用いる。具体的には、図１４のフローチャートを参照して説明すると、バッファ統計取得部１２４Ｂが取得する統計情報は、ＣＰＵ９０Ｂから受信した書き込み要求に対して、ライトデータが第１バッファ１５Ｂに存在すると判断された回数及びその確率などの統計情報であってもよく、ＣＰＵ９０Ｂから受信した読み出し要求に係るリードアドレスのデータが第１バッファ１５Ｂに存在する場合であって、当該データが第１バッファ１５Ｂから出力された回数及びその確率などの統計情報であってもよい。
【0097】
上記の回数を「ヒット回数」という場合があり、上記の確率を「ヒット率」という場合がある。バッファ統計取得部１２４Ｂは、ヒット回数又はヒット率に基づき、所定の条件に基づいて閾値を設定する。詳細は後述するが、その閾値に基づいて、ピニング処理を解除するか否かの判断が行われる。
【0098】
特に、本実施形態の場合、バッファ統計取得部１２４Ｂは、上記ライトデータが第１バッファ１５Ｂのうちピニング領域１２０Ｂに格納されていると判断された場合、及びリードアドレスに係るデータが第１バッファ１５Ｂのうちピニング領域１２０Ｂから出力された場合におけるヒット回数及びヒット率を取得する。ただし、バッファ統計取得部１２４Ｂが取得する統計情報は、上記のものに限定されない。
【0099】
バッファ統計取得部１２４Ｂはメモリコントローラ１０Ｂの一部の機能を実現する部分ということができる。以下の説明において、バッファ統計取得部１２４Ｂの機能はメモリコントローラ１０Ｂの機能と言い換えることもできる。
【0100】
［３－２．ピニング処理のフローチャート］
本実施形態に係るピニング処理全体のフローチャートは図９に示すものと同じなので、詳細な説明を省略する。本実施形態では、ウェアレベリング履歴テーブルの更新処理に係るフローチャートが図１０に示すものと相違する。以下、図１０との相違点について詳細に説明する。
本実施形態に係るピニング処理全体のフローチャートは図９に示すものと同じなので、詳細な説明を省略する。本実施形態では、ウェアレベリング履歴テーブルの更新処理に係るフローチャートが図１０に示すものと相違する。以下、図１０との相違点について詳細に説明する。
【0101】
図１７に示す各ステップのうちステップＳ１７０１～Ｓ１７０４は図１０に示すステップＳ１００１～Ｓ１００４と同様なので、説明を省略する。図１７では、Ｓ１７０２において、対象のデータに係る論理アドレスがウェアレベリング履歴テーブル１００Ｂに複数回存在している場合（Ｓ１７０２の「ＹＥＳ」）、ピニング処理が実行されてからのヒット数が閾値に達しているか否かの判断が行われる（ステップＳ１７０５）。
【0102】
Ｓ１７０５において、当該ヒット数が閾値に達していない（閾値未満）と判断された場合（Ｓ１７０５の「ＹＥＳ」）、当該データに対するピニング処理が解除される（ステップＳ１７０４）。一方、Ｓ１７０５において、当該ヒット数が閾値に達していると判断された場合（Ｓ１７０５の「ＮＯ」）、ウェアレベリング履歴テーブル１００ＢからＮ回前のウェアレベリング処理に係る論理アドレスが削除され、新たに実行されたウェアレベリング処理に係る論理アドレスがウェアレベリング履歴テーブル１００Ｂに追加される（ステップＳ１７０３）。
【0103】
以上のように、本実施形態に係るメモリシステムによると、第２実施形態と同様の効果を得ることができる。また、統計情報に基づいてウェアレベリング履歴テーブル１００Ｂの更新が行われるため、実情に沿って、アクセス頻度が高いページの情報を当該テーブルに残すことができる。
【0104】
［４．第４実施形態］
図１８及び図１９を用いて、第４実施形態に係るメモリシステム１Ｃについて説明する。第４実施形態に係るメモリシステム１Ｃの構成は、第２実施形態に係るメモリシステム１Ａの構成（図８参照）と類似するため、共通する部分の説明を省略し、主に相違点について説明する。第４実施形態では、ウェアレベリング履歴テーブル１００Ｃは、ウェアレベリング処理が実行されたページの論理アドレスに加えて当該ウェアレベリング処理が実行された時刻又はある基準時からの時間に係る時間情報が格納される点において、第２実施形態のウェアレベリング履歴テーブル１００Ａと相違する。以下の説明において、図８に示すメモリシステム１Ａと同様の構成について説明をする場合、図８に示された符号の後のアルファベットを“Ａ”から“Ｃ”に代えて説明を省略する場合がある。同様に、図１に示すメモリシステム１と同様の構成について説明をする場合、図１に示された符号の後にアルファベット“Ｃ”を付して説明を省略する場合がある。
図１８及び図１９を用いて、第４実施形態に係るメモリシステム１Ｃについて説明する。第４実施形態に係るメモリシステム１Ｃの構成は、第２実施形態に係るメモリシステム１Ａの構成（図８参照）と類似するため、共通する部分の説明を省略し、主に相違点について説明する。第４実施形態では、ウェアレベリング履歴テーブル１００Ｃは、ウェアレベリング処理が実行されたページの論理アドレスに加えて当該ウェアレベリング処理が実行された時刻又はある基準時からの時間に係る時間情報が格納される点において、第２実施形態のウェアレベリング履歴テーブル１００Ａと相違する。以下の説明において、図８に示すメモリシステム１Ａと同様の構成について説明をする場合、図８に示された符号の後のアルファベットを“Ａ”から“Ｃ”に代えて説明を省略する場合がある。同様に、図１に示すメモリシステム１と同様の構成について説明をする場合、図１に示された符号の後にアルファベット“Ｃ”を付して説明を省略する場合がある。
【0105】
［４－１．ウェアレベリング履歴テーブル１００Ｃの構成］
図１８は、一実施形態に係る不揮発性メモリ及びメモリモジュールの構成を示すブロック図である。ウェアレベリング履歴テーブル１００Ｃは、上記のように時間情報を格納している。当該時間情報は、ウェアレベリング処理が実行された時刻に関する情報であってもよく、他のウェアレベリング処理が実行されたときからの時間に関する情報であってもよい。当該時間情報は、前回のウェアレベリング処理が実行されたときから今回のウェアレベリング処理が実行されたときまでの間隔に関する情報であってもよい。
図１８は、一実施形態に係る不揮発性メモリ及びメモリモジュールの構成を示すブロック図である。ウェアレベリング履歴テーブル１００Ｃは、上記のように時間情報を格納している。当該時間情報は、ウェアレベリング処理が実行された時刻に関する情報であってもよく、他のウェアレベリング処理が実行されたときからの時間に関する情報であってもよい。当該時間情報は、前回のウェアレベリング処理が実行されたときから今回のウェアレベリング処理が実行されたときまでの間隔に関する情報であってもよい。
【0106】
ウェアレベリング履歴テーブル１００Ｃは、当該時間情報に加えて、その他のメタデータを含んでいてもよい。当該メタデータとして、例えば、上記のヒット回数又はヒット率が含まれていてもよい。
【0107】
［４－２．ピニング処理のフローチャート］
図１９は、一実施形態に係るメモリシステムのピニング処理を示すフローチャートである。本実施形態に係る図１９のフローチャートは、図９のフローチャートと類似しているが、図９ではステップＳ９０３の工程が設けられているのに対して、図１９ではステップＳ１９０３の工程が設けられている点において、両者は相違する。図１９にその他のステップＳ１９０１、Ｓ１９０２、Ｓ１９０４、Ｓ１９０５は、図９に示すステップＳ９０１、Ｓ９０２、Ｓ９０４、Ｓ９０５と同様なので、説明を省略する。
図１９は、一実施形態に係るメモリシステムのピニング処理を示すフローチャートである。本実施形態に係る図１９のフローチャートは、図９のフローチャートと類似しているが、図９ではステップＳ９０３の工程が設けられているのに対して、図１９ではステップＳ１９０３の工程が設けられている点において、両者は相違する。図１９にその他のステップＳ１９０１、Ｓ１９０２、Ｓ１９０４、Ｓ１９０５は、図９に示すステップＳ９０１、Ｓ９０２、Ｓ９０４、Ｓ９０５と同様なので、説明を省略する。
【0108】
Ｓ１９０３では、更新に係るページが直近Ｎ回のウェアレベリング処理の対象であり、かつ、前回のウェアレベリング処理が実行されたときからの時間が閾値に達していない（閾値未満）か否かの判断が行われる。つまり、Ｓ１９０３では、ウェアレベリング履歴テーブル１００Ｃに付加された上記の時間情報を参照することによって、ピニング処理の実行に対する要否が判断される。具体的には、ウェアレベリング処理の間隔が長い場合、つまり、前回のウェアレベリング処理が実行されたときから今回のウェアレベリング処理が実行されたときまでの時間が閾値に達している場合、ピニング処理されたデータに対するアクセス頻度が低く、ピニング処理を継続することは非効率であるため、当該ページをピニング処理の対象にしない（Ｐｉｎアドレスリスト１２２Ｃに追加しない）と判断する。一方、前回のウェアレベリング処理が実行されたときから今回のウェアレベリング処理が実行されたときまでの時間が閾値未満である場合、ピニング処理されたデータに対するアクセス頻度が高く、ピニング処理を実行する実益があるため、Ｓ１９０４、Ｓ１９０５のステップを経て、当該ページをピニング処理の対象とする（Ｐｉｎアドレスリスト１２２Ｃに追加する）と判断する。
【0109】
以上のように、本実施形態に係るメモリシステムによると、第２実施形態と同様の効果を得ることができる。また、時間情報に基づいてピニング処理の実行の要否が決定されるため、実情に沿って、アクセス頻度が高いページに対してピニング処理を実行することができる。
【0110】
［５．第５実施形態］
図２０～図２２を用いて、第５実施形態に係るメモリシステム１Ｄについて説明する。第５実施形態に係るメモリシステム１Ｄの構成は、第１実施形態に係るメモリシステム１の構成（図２参照）と類似するため、共通する部分の説明を省略し、主に相違点について説明する。第５実施形態では、第１バッファ１５Ｄが、リードバッファ１５１Ｄ及びライトバッファ１５２Ｄを備えている点において、メモリシステム１と相違する。以下の説明において、図２に示すメモリシステム１と同様の構成について説明をする場合、図２に示された符号の後にアルファベット“Ｄ”を付して説明を省略する場合がある。同様に、図１に示すメモリシステム１と同様の構成について説明をする場合、図１に示された符号の後にアルファベット“Ｄ”を付して説明を省略する場合がある。
図２０～図２２を用いて、第５実施形態に係るメモリシステム１Ｄについて説明する。第５実施形態に係るメモリシステム１Ｄの構成は、第１実施形態に係るメモリシステム１の構成（図２参照）と類似するため、共通する部分の説明を省略し、主に相違点について説明する。第５実施形態では、第１バッファ１５Ｄが、リードバッファ１５１Ｄ及びライトバッファ１５２Ｄを備えている点において、メモリシステム１と相違する。以下の説明において、図２に示すメモリシステム１と同様の構成について説明をする場合、図２に示された符号の後にアルファベット“Ｄ”を付して説明を省略する場合がある。同様に、図１に示すメモリシステム１と同様の構成について説明をする場合、図１に示された符号の後にアルファベット“Ｄ”を付して説明を省略する場合がある。
【0111】
［５－１．第１バッファ１５Ｄの構成］
図２０に示すように、第１バッファ１５Ｄは、リードバッファ１５１Ｄ及びライトバッファ１５２Ｄを備えている。リードバッファ１５１Ｄは、読み出し動作用のバッファであり、ＣＰＵ９０Ｄからの読み出し要求に対して不揮発性メモリ２０Ｄから読み出されたデータを格納する。ライトバッファ１５２Ｄは、書き込み動作用のバッファであり、ＣＰＵ９０Ｄからの書き込み要求に含まれ、不揮発性メモリ２０Ｄに書き込む前のライトデータを格納する。
図２０に示すように、第１バッファ１５Ｄは、リードバッファ１５１Ｄ及びライトバッファ１５２Ｄを備えている。リードバッファ１５１Ｄは、読み出し動作用のバッファであり、ＣＰＵ９０Ｄからの読み出し要求に対して不揮発性メモリ２０Ｄから読み出されたデータを格納する。ライトバッファ１５２Ｄは、書き込み動作用のバッファであり、ＣＰＵ９０Ｄからの書き込み要求に含まれ、不揮発性メモリ２０Ｄに書き込む前のライトデータを格納する。
【0112】
［５－２．書き込み動作のフローチャート］
図２１は、一実施形態に係るメモリシステムの書き込み動作を示すフローチャートである。メモリコントローラ１０ＤがＣＰＵ９０Ｄから書き込み要求を受信した場合、当該書き込み要求に係るライトデータがライトバッファ１５２Ｄに存在するか否かの判断が行われる（ステップＳ２１０１）。
図２１は、一実施形態に係るメモリシステムの書き込み動作を示すフローチャートである。メモリコントローラ１０ＤがＣＰＵ９０Ｄから書き込み要求を受信した場合、当該書き込み要求に係るライトデータがライトバッファ１５２Ｄに存在するか否かの判断が行われる（ステップＳ２１０１）。
【0113】
Ｓ２１０１において、ライトデータがライトバッファ１５２Ｄに存在すると判断された場合（Ｓ２１０１の「ＹＥＳ」）、ライトバッファ１５２Ｄにおけるエントリについて上書き処理が行われる（ステップＳ２１０２）。一方、Ｓ２１０１において、ライトデータがライトバッファ１５２Ｄに存在しないと判断された場合（Ｓ２１０１の「ＮＯ」）、当該ライトデータが第２バッファ１１０Ｄに存在するか否かの判断が行われる（ステップＳ２１０３）。
【0114】
Ｓ２１０３において、ライトデータが第２バッファ１１０に存在すると判断された場合（Ｓ２１０３の「ＹＥＳ」）、第２バッファ１１０におけるエントリについて上書き処理が行われる（ステップＳ２１０４）。一方、Ｓ２１０３において、ライトデータが第２バッファ１１０に存在しないと判断された場合（Ｓ２１０３の「ＮＯ」）、ライトデータがリードバッファ１５１Ｄに存在するか否かの判断が行われる（ステップＳ２１０５）。
【0115】
Ｓ２１０５において、ライトデータがリードバッファ１５１Ｄに存在すると判断された場合（Ｓ２１０５の「ＹＥＳ」）、リードバッファ１５１Ｄにおけるエントリの解放が行われる（ステップＳ２１０６）。Ｓ２１０６の後に、ライトバッファ１５２Ｄの容量に空きがあるか否かの判断が行われる（ステップＳ２１０７）。Ｓ２１０５において、ライトデータがリードバッファ１５１Ｄに存在しないと判断された場合（Ｓ２１０５の「ＮＯ」）も、Ｓ２１０７のステップが実行される。
【0116】
Ｓ２１０７において、ライトバッファ１５２Ｄの容量に空きがあると判断された場合（Ｓ２１０７の「ＹＥＳ」）、空きがある領域に当該ライトデータの書き込みが行われる（ステップＳ２１０８）。一方、Ｓ２１０７において、ライトバッファ１５２Ｄの容量に空きがないと判断された場合（Ｓ２１０７の「ＮＯ」）、ライトバッファ１５２Ｄにおけるデータの追い出しが行われ（ステップＳ２１０９）、ライトバッファ１５２Ｄの容量に空きが生じた領域に上記のライトデータの書き込みが行われる（Ｓ２１０８）。Ｓ２１０９におけるデータの追い出しの対象を選択する手段として、「ＦＩＦＯ」、「ＬＦＵ」、又は「ＬＲＵ」が採用されてもよい。
【0117】
［５－２．読み出し動作のフローチャート］
図２２は、一実施形態に係るメモリシステムの読み出し動作を示すフローチャートである。メモリコントローラ１０Ｄは、ＣＰＵ９０Ｄから読み出し要求を受信した場合、当該読み出し要求に係るリードアドレスのデータがリードバッファ１５１Ｄ又はライトバッファ１５２Ｄに存在するか否かの判断が行われる（ステップＳ２２０１）。
図２２は、一実施形態に係るメモリシステムの読み出し動作を示すフローチャートである。メモリコントローラ１０Ｄは、ＣＰＵ９０Ｄから読み出し要求を受信した場合、当該読み出し要求に係るリードアドレスのデータがリードバッファ１５１Ｄ又はライトバッファ１５２Ｄに存在するか否かの判断が行われる（ステップＳ２２０１）。
【0118】
Ｓ２２０１において、当該データがリードバッファ１５１Ｄ又はライトバッファ１５２Ｄに存在すると判断された場合（Ｓ２２０１の「ＹＥＳ」）、リードバッファ１５１Ｄ又はライトバッファ１５２Ｄに格納されたデータが出力される（ステップＳ２２０２）。一方、Ｓ２２０１において、当該データがリードバッファ１５１Ｄにもライトバッファ１５２Ｄにも存在しないと判断された場合（Ｓ２２０１の「ＮＯ」）、当該データが第２バッファ１１０Ｄに存在するか否かの判断が行われる（ステップＳ２２０３）。
【0119】
Ｓ２２０３において、上記データが第２バッファ１１０Ｄに存在すると判断された場合（Ｓ２２０３の「ＹＥＳ」）、第２バッファ１１０Ｄに格納されたデータが出力される（ステップＳ２２０４）。一方、Ｓ２２０３において、上記データが第２バッファ１１０Ｄに存在しないと判断された場合（Ｓ２２０３の「ＮＯ」）、リードバッファ１５１Ｄの容量に空きがあるか否かの判断が行われる（ステップＳ２２０５）。
【0120】
Ｓ２２０５において、リードバッファ１５１Ｄの容量に空きがあると判断された場合（Ｓ２２０５の「ＹＥＳ」）、不揮発性メモリ２０Ｄから当該データが読み出され（ステップＳ２２０６）、読み出されたデータは、空きがある領域に書き込まれる（ステップＳ２２０７）。一方、Ｓ２２０５において、リードバッファ１５１Ｄの容量に空きがないと判断された場合（Ｓ２２０５の「ＮＯ」）、リードバッファ１５１Ｄにおけるデータの追い出しが行われ（ステップＳ２２０８）、リードバッファ１５１Ｄの容量に空きが生じた領域に不揮発性メモリ２０Ｄから読み出されたデータの書き込みが行われたうえで（Ｓ２２０６、Ｓ２２０７）、Ｓ２２０２のデータ出力が実行される。
【0121】
［６．第６実施形態］
図２３～図２５を用いて、第６実施形態に係るメモリシステム１Ｅについて説明する。第６実施形態に係るメモリシステム１Ｅの構成は、第２実施形態に係るメモリシステム１Ａの構成と類似するため、共通する部分の説明を省略し、主に相違点について説明する。第６実施形態の構成は、図１、図８に示す構成と同じなので、図示を省略する。第６実施形態のメモリシステム１Ｅの構成について説明をする場合、図８を参照しつつ、図８に示された構成に対して表記された符号の後のアルファベットを“Ａ”から“Ｅ”に代えて説明する。同様に、図１に示すメモリシステム１と同様の構成について説明をする場合、図１に示された符号の後にアルファベット“Ｅ”を付して説明を省略する場合がある。本実施形態におけるウェアレベリング処理は読み出し動作をトリガとして実行される。
図２３～図２５を用いて、第６実施形態に係るメモリシステム１Ｅについて説明する。第６実施形態に係るメモリシステム１Ｅの構成は、第２実施形態に係るメモリシステム１Ａの構成と類似するため、共通する部分の説明を省略し、主に相違点について説明する。第６実施形態の構成は、図１、図８に示す構成と同じなので、図示を省略する。第６実施形態のメモリシステム１Ｅの構成について説明をする場合、図８を参照しつつ、図８に示された構成に対して表記された符号の後のアルファベットを“Ａ”から“Ｅ”に代えて説明する。同様に、図１に示すメモリシステム１と同様の構成について説明をする場合、図１に示された符号の後にアルファベット“Ｅ”を付して説明を省略する場合がある。本実施形態におけるウェアレベリング処理は読み出し動作をトリガとして実行される。
【0122】
［６－１．ピニング処理のフローチャート］
図２３は、一実施形態に係るメモリシステムのピニング処理を示すフローチャートである。本実施形態に係る図２３のフローチャートは、図９のフローチャートと類似しているが、図２３では、図９のＳ９０４に対応するＳ２３０４の後に、対象ページの論理アドレスに係るデータが第１バッファ１５Ｅに存在するか否かの判断が行われる（ステップＳ２３０５）。当該データが第１バッファ１５Ｅに存在すると判断された場合（Ｓ２３０５の「ＹＥＳ」）、対象ページに対してピニング処理が実行される（ステップＳ２３０６）。一方、当該データが第１バッファ１５Ｅに存在しないと判断された場合（Ｓ２３０５の「ＮＯ」）、ウェアレベリング処理が実行されたページの論理アドレスがＰｉｎアドレスリスト１２２Ｅに追加される（ステップＳ２３０７）。
図２３は、一実施形態に係るメモリシステムのピニング処理を示すフローチャートである。本実施形態に係る図２３のフローチャートは、図９のフローチャートと類似しているが、図２３では、図９のＳ９０４に対応するＳ２３０４の後に、対象ページの論理アドレスに係るデータが第１バッファ１５Ｅに存在するか否かの判断が行われる（ステップＳ２３０５）。当該データが第１バッファ１５Ｅに存在すると判断された場合（Ｓ２３０５の「ＹＥＳ」）、対象ページに対してピニング処理が実行される（ステップＳ２３０６）。一方、当該データが第１バッファ１５Ｅに存在しないと判断された場合（Ｓ２３０５の「ＮＯ」）、ウェアレベリング処理が実行されたページの論理アドレスがＰｉｎアドレスリスト１２２Ｅに追加される（ステップＳ２３０７）。
【0123】
［６－２．書き込み動作のフローチャート］
第６実施形態の書き込み動作のフローチャートは、図１４のフローチャートと同じである。
第６実施形態の書き込み動作のフローチャートは、図１４のフローチャートと同じである。
【0124】
［６－３．読み出し動作のフローチャート］
図２４は、一実施形態に係るメモリシステムの読み出し動作を示すフローチャートである。メモリコントローラ１０Ｅは、ＣＰＵ９０Ｅから読み出し要求を受信した場合、当該読み出し要求に係るリードアドレスのデータが第１バッファ１５Ｅに存在するか否かの判断が行われる（ステップＳ２４０１）。
図２４は、一実施形態に係るメモリシステムの読み出し動作を示すフローチャートである。メモリコントローラ１０Ｅは、ＣＰＵ９０Ｅから読み出し要求を受信した場合、当該読み出し要求に係るリードアドレスのデータが第１バッファ１５Ｅに存在するか否かの判断が行われる（ステップＳ２４０１）。
【0125】
Ｓ２４０１において、当該データが第１バッファ１５Ｅに存在すると判断された場合（Ｓ２４０１の「ＹＥＳ」）、第１バッファ１５Ｅに格納されたデータが出力され（ステップＳ２４０２）、図２４に示すフローは終了する。一方、Ｓ２４０１において、当該データが第１バッファ１５Ｅに存在しないと判断された場合（Ｓ２４０１の「ＮＯ」）、第１バッファ１５Ｅの容量に空きがあるか否かの判断が行われる（ステップＳ２４０３）。
【0126】
Ｓ２４０３において、第１バッファ１５Ｅの容量に空きがあると判断された場合（Ｓ２４０３の「ＹＥＳ」）、不揮発性メモリ２０Ｅから対象のリードデータが読み出され、空きがある領域に書き込まれる（ステップＳ２４０４）。一方、Ｓ２４０３において、第１バッファ１５Ｅの容量に空きがないと判断された場合（Ｓ２４０３の「ＮＯ」）、第１バッファ１５Ｅにおけるデータの追い出しが行われ（ステップＳ２４０５）、第１バッファ１５Ｅの容量に空きが生じた領域に不揮発性メモリ２０Ｅから読み出されたリードデータの書き込みが行われる（Ｓ２４０４）。Ｓ２４０５におけるデータの追い出しの対象を選択する手段として、「ＦＩＦＯ」、「ＬＦＵ」、又は「ＬＲＵ」が採用されてもよい。
【0127】
Ｓ２４０４において、リードデータの書き込みが完了すると、当該リードデータに対応するページの論理アドレスがＰｉｎアドレスリスト１２２Ｅに格納されているか否かの判断が行われる（ステップＳ２４０６）。Ｓ２４０６において、当該論理アドレスがＰｉｎアドレスリスト１２２Ｅに格納されている場合（Ｓ２４０６の「ＹＥＳ」）、当該論理アドレスに対応するページのデータに対してピニング処理が実行される（ステップＳ２４０７）。一方、Ｓ２４０６において、当該論理アドレスがＰｉｎアドレスリスト１２２Ｅに格納されていないと判断された場合（Ｓ２４０６の「ＮＯ」）、図２４に示すフローは終了する。
【0128】
以上、本発明について図面を参照しながら説明したが、本発明は上記の実施形態に限られるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本実施形態のＰｉｎ制御部を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。さらに、上述した各実施形態は、相互に矛盾がない限り適宜組み合わせが可能であり、各実施形態に共通する技術事項については、明示の記載がなくても各実施形態に含まれる。
【0129】
上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
【符号の説明】
【0130】
１：メモリシステム、 １０：メモリコントローラ、 １１：ホストインタフェース、 １２：コマンド処理部、 １３：ＮＶＭ制御部、 １４：疲弊管理部、 １５：第１バッファ、 １６：Ｐｉｎ制御部、 １７Ａ：ピニング管理テーブル、 １９：内部バス、 ２０：不揮発性メモリ、 ２１：メモリチップ、 ２２：ブロック、 ２３：ページ、 １００：ウェアレベリング履歴テーブル、 １１０：第２バッファ、 １２０Ａ：ピニング領域、 １２１Ａ：非ピニング領域、 １２２Ａ：アドレスリスト、 １２３Ａ：制御レジスタ、 １２４Ｂ：バッファ統計取得部、 １５１Ｄ：リードバッファ、 １５２Ｄ：ライトバッファ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】