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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024085343
(43)【公開日】2024-06-26
(54)【発明の名称】設計支援プログラム、設計支援方法および設計支援装置
(51)【国際特許分類】
G06F 30/3312 20200101AFI20240619BHJP
G06F 30/398 20200101ALI20240619BHJP
H01L 21/82 20060101ALI20240619BHJP
G06F 119/12 20200101ALN20240619BHJP
【ＦＩ】
G06F30/3312
G06F30/398
H01L21/82 C
G06F119:12
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2022199835
(22)【出願日】2022-12-14
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＪＡＶＡＳＣＲＩＰＴ
２．ＨＳＰＩＣＥ
(71)【出願人】
【識別番号】000005223
【氏名又は名称】富士通株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】西田 圭佑
【テーマコード（参考）】
5B146
5F064
【Ｆターム（参考）】
5B146AA22
5B146GC15
5B146GC19
5B146GC26
5B146GG08
5F064AA04
5F064BB19
5F064BB26
5F064DD02
5F064EE03
5F064EE22
5F064EE27
5F064EE42
5F064EE43
5F064EE46
5F064EE47
5F064HH02
5F064HH06
5F064HH09
5F064HH12
5F064HH14
(57)【要約】
【課題】回路の設計変更に対するシミュレーション数の増加を抑止する。
【解決手段】実施形態の設計支援プログラムは、生成する処理と、算出する処理と、書き込む処理とをコンピュータに実行させる。生成する処理は、レジスタ間に含まれるゲートおよび配線を抵抗および容量に置き換えるとともに、レジスタ間において配線層を跨ぐｖｉａをｖｉａ抵抗に置き換えたレジスタ間の配線モデルを生成する。算出する処理は、配線モデルにおいて、ｖｉａ抵抗がレジスタ間の配線構造の全抵抗に占める割合ごとに、ゲート遅延および配線遅延を算出する。書き込む処理は、算出した配線モデルにおける割合ごとのゲート遅延および配線遅延を、回路設計にかかるライブラリ情報に書き込む。
【選択図】図１９
【解決手段】実施形態の設計支援プログラムは、生成する処理と、算出する処理と、書き込む処理とをコンピュータに実行させる。生成する処理は、レジスタ間に含まれるゲートおよび配線を抵抗および容量に置き換えるとともに、レジスタ間において配線層を跨ぐｖｉａをｖｉａ抵抗に置き換えたレジスタ間の配線モデルを生成する。算出する処理は、配線モデルにおいて、ｖｉａ抵抗がレジスタ間の配線構造の全抵抗に占める割合ごとに、ゲート遅延および配線遅延を算出する。書き込む処理は、算出した配線モデルにおける割合ごとのゲート遅延および配線遅延を、回路設計にかかるライブラリ情報に書き込む。
【選択図】図１９
【特許請求の範囲】
【請求項1】
レジスタ間に含まれるゲートおよび配線を抵抗および容量に置き換えるとともに、前記レジスタ間において配線層を跨ぐｖｉａをｖｉａ抵抗に置き換えた前記レジスタ間の配線モデルを生成し、
前記配線モデルにおいて、前記ｖｉａ抵抗が前記レジスタ間の配線構造の全抵抗に占める割合ごとに、ゲート遅延および配線遅延を算出し、
算出した前記配線モデルにおける前記割合ごとのゲート遅延および配線遅延を、回路設計にかかるライブラリ情報に書き込む、
処理をコンピュータに実行させることを特徴とする設計支援プログラム。
前記配線モデルにおいて、前記ｖｉａ抵抗が前記レジスタ間の配線構造の全抵抗に占める割合ごとに、ゲート遅延および配線遅延を算出し、
算出した前記配線モデルにおける前記割合ごとのゲート遅延および配線遅延を、回路設計にかかるライブラリ情報に書き込む、
処理をコンピュータに実行させることを特徴とする設計支援プログラム。
【請求項2】
設計対象の配線構造にかかる入力情報を受け付け、
前記ライブラリ情報に基づいて、受け付けた前記入力情報に基づいて構築した配線構造にかかる遅延を算出する処理をさらに前記コンピュータに実行させる、
ことを特徴とする請求項１に記載の設計支援プログラム。
前記ライブラリ情報に基づいて、受け付けた前記入力情報に基づいて構築した配線構造にかかる遅延を算出する処理をさらに前記コンピュータに実行させる、
ことを特徴とする請求項１に記載の設計支援プログラム。
【請求項3】
前記入力情報には、前記配線構造に含まれる、互いに隣接する２つの配線の遷移状況を示す要素を含み、
前記算出する処理は、前記要素に基づいて前記２つの配線の容量を決定する、
ことを特徴とする請求項２に記載の設計支援プログラム。
前記算出する処理は、前記要素に基づいて前記２つの配線の容量を決定する、
ことを特徴とする請求項２に記載の設計支援プログラム。
【請求項4】
前記書き込む処理は、前記ゲート遅延および前記配線遅延の離散値を前記ライブラリ情報に書き込み、
前記算出する処理は、前記ゲート遅延および前記配線遅延の離散値をもとに線形補間して前記遅延を算出する、
ことを特徴とする請求項２に記載の設計支援プログラム。
前記算出する処理は、前記ゲート遅延および前記配線遅延の離散値をもとに線形補間して前記遅延を算出する、
ことを特徴とする請求項２に記載の設計支援プログラム。
【請求項5】
レジスタ間に含まれるゲートおよび配線を抵抗および容量に置き換えるとともに、前記レジスタ間において配線層を跨ぐｖｉａをｖｉａ抵抗に置き換えた前記レジスタ間の配線モデルを生成し、
前記配線モデルにおいて、前記ｖｉａ抵抗が前記レジスタ間の配線構造の全抵抗に占める割合ごとに、ゲート遅延および配線遅延を算出し、
算出した前記配線モデルにおける前記割合ごとのゲート遅延および配線遅延を、回路設計にかかるライブラリ情報に書き込む、
処理をコンピュータが実行することを特徴とする設計支援方法。
前記配線モデルにおいて、前記ｖｉａ抵抗が前記レジスタ間の配線構造の全抵抗に占める割合ごとに、ゲート遅延および配線遅延を算出し、
算出した前記配線モデルにおける前記割合ごとのゲート遅延および配線遅延を、回路設計にかかるライブラリ情報に書き込む、
処理をコンピュータが実行することを特徴とする設計支援方法。
【請求項6】
レジスタ間に含まれるゲートおよび配線を抵抗および容量に置き換えるとともに、前記レジスタ間において配線層を跨ぐｖｉａをｖｉａ抵抗に置き換えた前記レジスタ間の配線モデルを生成し、
前記配線モデルにおいて、前記ｖｉａ抵抗が前記レジスタ間の配線構造の全抵抗に占める割合ごとに、ゲート遅延および配線遅延を算出し、
算出した前記配線モデルにおける前記割合ごとのゲート遅延および配線遅延を、回路設計にかかるライブラリ情報に書き込む、
処理を実行する制御部を含むことを特徴とする設計支援装置。
前記配線モデルにおいて、前記ｖｉａ抵抗が前記レジスタ間の配線構造の全抵抗に占める割合ごとに、ゲート遅延および配線遅延を算出し、
算出した前記配線モデルにおける前記割合ごとのゲート遅延および配線遅延を、回路設計にかかるライブラリ情報に書き込む、
処理を実行する制御部を含むことを特徴とする設計支援装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、設計支援プログラム、設計支援方法および設計支援装置に関する。
【背景技術】
【0002】
近年、ＬＳＩ（Large Scale Integrated Circuit）において、テクノロジ微細化によりトランジスタ部分は性能が向上している。一方、配線部分は微細化による抵抗増加で遅延が増大し性能向上が鈍化している。このようなＬＳＩの設計時のフロアプラン検討において、重要な要素となる長距離配線パスは配線遅延がその多くを占めるため配線遅延の増大の影響が大きくなる。このような配線遅延については、早期見積もりを可能とする従来技術が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１１－２３２９３３号公報
【特許文献2】特開平１１－２６５８８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、上記の従来技術では、テクノロジ微細化により増加する配線抵抗の影響により、配線層やＬ／Ｓの調整だけでは長距離配線パスによる長距離伝送が困難となり、最適な回路構成提案が難しくなっているという問題がある。
【0005】
例えば、更なる長距離伝送実現の手段として冗長ｖｉａ対応やクロストーク遅延効果（ＭＣＦ：Miller Coupling Factor）変更などが候補に挙げられる。しかし、従来技術では、ライブラリ作成段階で、ｖｉａ数やＭＣＦを一意に定めた配線モデルを作成してシミュレーションを実行し、ライブラリ化している。このため、ライブラリを用いたツール実行段階では、ｖｉａ数やＭＣＦが変更不可となっている。仮に、このようなライブラリを用いたツール実行段階において、ｖｉａ数やＭＣＦを変更しようとする場合、ライブラリ作成段階で莫大な数のシミュレーションが必要となり現実的ではない。
【0006】
１つの側面では、回路の設計変更に対するシミュレーション数の増加を抑止できる設計支援プログラム、設計支援方法および設計支援装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
１つの案では、設計支援プログラムは、生成する処理と、算出する処理と、書き込む処理とをコンピュータに実行させる。生成する処理は、レジスタ間に含まれるゲートおよび配線を抵抗および容量に置き換えるとともに、レジスタ間において配線層を跨ぐｖｉａをｖｉａ抵抗に置き換えたレジスタ間の配線モデルを生成する。算出する処理は、配線モデルにおいて、ｖｉａ抵抗がレジスタ間の配線構造の全抵抗に占める割合ごとに、ゲート遅延および配線遅延を算出する。書き込む処理は、算出した配線モデルにおける割合ごとのゲート遅延および配線遅延を、回路設計にかかるライブラリ情報に書き込む。
【発明の効果】
【0008】
回路の設計変更に対するシミュレーション数の増加を抑止できる。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
以下、図面を参照して、実施形態にかかる設計支援プログラム、設計支援方法および設計支援装置を説明する。実施形態において同一の機能を有する構成には同一の符号を付し、重複する説明は省略する。なお、以下の実施形態で説明する設計支援プログラム、設計支援方法および設計支援装置は、一例を示すに過ぎず、実施形態を限定するものではない。また、以下の各実施形態は、矛盾しない範囲内で適宜組みあわせてもよい。
【0011】
（従来技術の問題点）
まず、従来技術における問題点を説明する。図１は、ＬＳＩ設計フローの一例を説明する説明図である。
まず、従来技術における問題点を説明する。図１は、ＬＳＩ設計フローの一例を説明する説明図である。
【0012】
図１に示すように、ＬＳＩ設計では、論理機能をＬＳＩチップ上のどの領域に配置するか等のフロアプランの検討（Ｓ１００）と、論理設計（Ｓ１０１）とが行われる。ついで、設計した論理を検証してＯＫ（論理に矛盾がない）であるかが判定される（Ｓ１０２）。論理検証がＯＫでない場合は（Ｓ１０２：Ｎｏ）、論理設計に戻される。
【0013】
論理検証がＯＫの場合（Ｓ１０２：Ｙｅｓ）、フロアプラン、論理設計をもとにセル配置、配線が行われ（Ｓ１０３、Ｓ１０４）、静的タイミング解析（ＳＴＡ：Static Timing Analysis）が行われる（Ｓ１０５）。
【0014】
ついで、ＳＴＡの結果がＯＫであるかが判定され（Ｓ１０６）、ＯＫでない場合（Ｓ１０６：Ｎｏ）はＳ１０３等へ処理が戻される。ＯＫである場合（Ｓ１０６：Ｙｅｓ）は、ＬＳＩ設計案（フロアプラン、論理設計をもとにしたセル配置、配線）が得られて終了する。
【0015】
ここで、ＬＳＩ設計の初期段階（図の網掛け部分）であるフロアプラン検討（Ｓ１００）や論理設計（Ｓ１０１）を開始するためには、長距離配線パスの最適な回路構成の導出が重要になってくる。
【0016】
図２は、長距離配線パスの一例を説明する説明図である。図２に示すように、長距離配線パスとは、レジスタ１０１ａ、１０１ｂ間をゲート１０２（以降、リピータバッファとも呼ぶ）と配線１０３のセットを複数（多段に）接続して信号を伝送するパスのことを指す。
【0017】
ここで、リピータバッファ（ゲート１０２）の通過時間をゲート遅延、配線１０３の通過時間を配線遅延と呼ぶ。１段あたりのトータル遅延Ｔ１０１は、このゲート遅延および配線遅延をあわせたものである。また、レジスタ１０１ａ、１０１ｂ間の長距離配線パスにおけるトータル遅延Ｔ１００は、１段あたりのトータル遅延Ｔ１０１の総和となる。
【0018】
配線の微細化等に使用するテクノロジにより、どれだけの距離を伝送可能であるかを事前に把握できないとフロアプラン検討や論理設計の目安が作れないため、図示例における長距離配線パスの最適な回路構成の導出が重要となる。
【0019】
この長距離配線パスの最適な回路構成の導出は、困難を極める。図３は、ゲート段数と遅延の関係を説明する説明図である。図３における横軸はゲート段数、縦軸は遅延量を示す。グラフＧ１００は、配線距離を一定としたトータル遅延Ｔ１００を示す。グラフＧ１０１は、トータル遅延Ｔ１００に含まれるゲート遅延を示す。グラフＧ１０２は、トータル遅延Ｔ１００に含まれる配線遅延を示す。
【0020】
図３に示すように、ゲート段数が少なく配線遅延が支配的な領域（例えば２段～７段）では、ゲート段数の増加に伴いトータル遅延Ｔ１００が減少していく。これは次の２つの理由で説明される。
【0021】
（理由１）：ゲート段数がｎ段（＝ゲート１段あたりの配線長が１／ｎ倍）のときを考える。ゲート遅延は、“（Ａ）ゲート本来の遅延”と“（Ｂ）容量に比例する遅延”の和で構成される。ゲート１段あたりの配線長が１／ｎ倍のとき、容量は１／ｎ倍となるので（Ｂ）も概ね１／ｎ倍となる。結果として、（Ａ）は変化しないが、（Ｂ）の減少により１段あたりのゲート遅延は減少する。
【0022】
（理由２）：配線遅延は配線長の２乗に比例する。ゲート１段あたりの配線長が１／ｎ倍のとき、配線遅延は（１／ｎ）２倍となり減少する。ゲート段数の増加に伴いゲート遅延は増加するが、配線遅延の改善がそれを上回るためトータル遅延Ｔ１００が減少する。
【0023】
一方、ゲート段数が多くゲート遅延が支配的な領域（例えば８段以降）ではゲート段数増加に伴いトータル遅延Ｔ１００が増加していく。上述の通りゲート１段あたりの配線長が短くなることでゲート遅延（Ｂ）と配線遅延は改善されるが、ゲート遅延（Ａ）は変化しないのでゲート段数に比例して（Ａ）の総和が増加していく。（Ａ）の総和が改善具合を上回ることでトータル遅延Ｔ１００の増加に転じる。
【0024】
従って長距離配線パスに対する最適な回路構成導出とは、トータル遅延が最小となるゲート段数を探索することにほかならない。しかしながら、最適なゲート段数はリピータバッファのセル種（ｖｔｈ違い、駆動力違い）、配線層、配線幅＆スペース（以降、配線Ｌ／Ｓと記載）、配線長、配線コーナーに依存して変化する。依存するパラメータは多岐にわたり、長距離配線パスのゲート段数見積もりを困難としている。
【0025】
そこで従来では、セル配置前に設計者が想定した配線層、Ｌ／Ｓ、配線長、配線コーナーをツールに入力することで最適な回路構成を見積もる設計手法を提供していた。
【0026】
図４Ａは、従来の全体フローの概要を説明する説明図である。図４Ａに示すように、従来では、回路設計に関する各種処理を行う設計支援装置において、ライブラリ作成（前工程）を行い、事前に配線モデルに関する情報がライブラリＬ１００に書き出される（Ｓ１１０）。
【0027】
具体的には、配線構造構築とＲ（抵抗）、Ｃ（容量）値により配線モデルが作成される（Ｓ１１０ａ）。ついで、作成された配線モデルについてＳＰＩＣＥネットリストを用いたシミュレーションが実行される（Ｓ１１０ｂ）。ついで、シミュレーション結果をもとにライブラリ作成が行われて（Ｓ１１０ｃ）、ライブラリＬ１００へ書き込まれる。
【0028】
上記の前工程についで、従来の設計支援装置では、前工程で作成されたライブラリＬ１００を読み込み、設計者の入力情報Ｄ１００をもとにツール実行（後工程）を行う（Ｓ１１１）。具体的には、入力情報Ｄ１００に対応する配線構成のトータル遅延値がライブラリＬ１００をもとに算出される（Ｓ１１１ａ）。
【0029】
図５は、従来のライブラリ作成フローを示すフローチャートである。図５に示すように、ライブラリ作成（前工程）が開始されると、従来の設計支援装置は、配線層、Ｌ／Ｓ、配線コーナーのそれぞれを１つ取り出し設定する（Ｓ１２０、Ｓ１２１、Ｓ１２２）。
【0030】
ついで、従来の設計支援装置は、半導体ベンダから提供されているＲＣ情報データＤ１０１（ＢＥＯＬデータなど）から配線層、Ｌ／Ｓ、配線コーナーに応じたＲ、Ｃ、ｖｉａ抵抗を算出し、設定した配線層、Ｌ／Ｓ、配線コーナーの配線モデルとして配線モデルＤＢ Ｄ１０２に書き込む（Ｓ１２３）。
【0031】
ついで、従来の設計支援装置は、全配線コーナーの設定を終了したか否かを判定し（Ｓ１２４）、未終了の場合（Ｓ１２４：Ｎｏ）はＳ１２２へ処理を戻す。全配線コーナーの設定を終了した場合（Ｓ１２４：Ｙｅｓ）、従来の設計支援装置は、全Ｌ／Ｓの設定を終了したか否かを判定し（Ｓ１２５）、未終了の場合（Ｓ１２５：Ｎｏ）はＳ１２１へ処理を戻す。全Ｌ／Ｓの設定を終了した場合（Ｓ１２５：Ｙｅｓ）、従来の設計支援装置は、全配線層の設定を終了したか否かを判定し（Ｓ１２６）、未終了の場合（Ｓ１２６：Ｎｏ）はＳ１２０へ処理を戻す。全配線層の設定を終了した場合（Ｓ１２６：Ｙｅｓ）、従来の設計支援装置は、Ｓ１２０～Ｓ１２６のループを抜けてＳ１２７へ処理を進める。これにより、配線モデルごとに算出したＲ、Ｃ、ｖｉａ抵抗が、それぞれの配線モデルと紐つけて配線モデルＤＢ Ｄ１０２に格納される。
【0032】
ついで、従来の設計支援装置は、配線モデルＤＢ Ｄ１０２内に存在する全配線モデル、リピータバッファ全セル種、全配線長の組合せに対してＳＰＩＣＥネットリストを使用してシミュレーションを実行する（Ｓ１２７～Ｓ１３３）。なお、配線長は実設計で取りうる範囲内で数点選択する。
【0033】
具体的には、従来の設計支援装置は、配線モデルＤＢ Ｄ１０２内に存在する全配線モデルについて、リピータバッファ、配線モデル、配線長のそれぞれを１つ取り出し設定する（Ｓ１２７、Ｓ１２８、Ｓ１２９）。ついで、従来の設計支援装置は、設定した組み合わせ（リピータバッファ、配線モデル、配線長）に対してＳＰＩＣＥネットリストを使用してシミュレーションを実行する（Ｓ１３０）。
【0034】
ついで、従来の設計支援装置は、全配線長を取り出したか否かを判定し（Ｓ１３１）、全て取り出していない場合（Ｓ１３１：Ｎｏ）はＳ１２９へ処理を戻す。全配線長を取り出した場合（Ｓ１３１：Ｙｅｓ）、従来の設計支援装置は、全配線モデルを取り出したか否かを判定し（Ｓ１３２）、全て取り出していない場合（Ｓ１３２：Ｎｏ）はＳ１２８へ処理を戻す。全配線モデルを取り出した場合（Ｓ１３２：Ｙｅｓ）、従来の設計支援装置は、リピータバッファ全セル種を取り出したか否かを判定し（Ｓ１３３）、全て取り出していない場合（Ｓ１３３：Ｎｏ）はＳ１２７へ処理を戻す。リピータバッファ全セル種を取り出した場合（Ｓ１３３：Ｙｅｓ）、従来の設計支援装置は、Ｓ１２７～Ｓ１３３のループを抜けてＳ１３４へ処理を進める。
【0035】
ついで、従来の設計支援装置は、全シミュレーション結果からシミュレーション結果を１つ取り出す（Ｓ１３４）。ついで、従来の設計支援装置は、目的変数をトータル遅延、説明変数を配線長とした二次関数を作成し、ライブラリＬ１００に書き込む（Ｓ１３５）。ついで、従来の設計支援装置は、全シミュレーション結果を二次関数化したか否かを判定し（Ｓ１３６）、全て二次関数化していない場合（Ｓ１３６：Ｎｏ）はＳ１３４へ処理を戻す。全て二次関数化した場合（Ｓ１３６：Ｙｅｓ）、従来の設計支援装置は、ライブラリ作成処理を終了する。
【0036】
図６は、従来のツール実行フローを示すフローチャートである。なお、ツール実行に先立ち、設計者は、想定フロアプランや想定セル配置などから配線幅、Ｌ／Ｓ、配線長、配線コーナー、許容遅延量などの入力情報Ｄ１００をツールに入力する。
【0037】
ついで、従来の設計支援装置は、配線長を駆動する１段あたりのトータル遅延を求める。例として配線長をＬ［ｍ］としゲート段数ｉ段で伝送させた場合を考える。まず、リピータバッファ１段あたりが駆動する配線長はＬ／ｉとなる。次に、従来の設計支援装置は、ツールが配線層、Ｌ／Ｓ、配線コーナー、リピータバッファの組み合わせに合致する二次関数をライブラリから取り出す。続いて、従来の設計支援装置は、取り出した二次関数にＬ／ｉを代入し、１段あたりのトータル遅延を算出する。最後に、従来の設計支援装置は、１段当たりのトータル遅延にｉを乗算してＬ［ｍ］伝送したときのトータル遅延Ｔ１００とし、遅延リストＬ１０１に使用したリピータバッファ、ゲート段数とともに書き込む。従来の設計支援装置は、上記操作を任意のゲート段数２ｎ（ｎ＝２， ３…）まで繰り返し行い、トータル遅延Ｔ１００を取得する。
【0038】
具体的には、図６に示すように、ツール実行（後工程）が開始されると、従来の設計支援装置は、入力情報Ｄ１００より、リピータバッファを１つ取り出す（Ｓ１４０）。
【0039】
ついで、従来の設計支援装置は、ライブラリＬ１００から入力情報Ｄ１００に合致する二次関数を取り出す（Ｓ１４１）。ついで、従来の設計支援装置は、配線長（Ｌ）をｉ分割（初回はｉ＝２）する（Ｓ１４２）。
【0040】
ついで、従来の設計支援装置は、Ｌ／ｉを二次関数に代入し、１段あたりのトータル遅延Ｔ１０１を算出する（Ｓ１４３）。ついで、従来の設計支援装置は、１段あたりのトータル遅延Ｔ１０１にｉを乗算してトータル遅延Ｔ１００を算出し、算出したトータル遅延Ｔ１００を遅延リストＬ１０１に書き込む（Ｓ１４４）。
【0041】
ついで、従来の設計支援装置は、規定回数（ｉ＝４～２ｎ（ｎ＝３，４，５…））繰り返したか否かを判定し（Ｓ１４５）、繰り返していない場合（Ｓ１４５：Ｎｏ）はＳ１４２へ処理を戻す。
【0042】
規定回数繰り返した場合（Ｓ１４５：Ｙｅｓ）、従来の設計支援装置は、リピータバッファ全セル種を取り出したか否かを判定し（Ｓ１４６）、取り出していない場合（Ｓ１４６：Ｎｏ）はＳ１４０へ処理を戻す。取り出した場合（Ｓ１４６：Ｙｅｓ）、従来の設計支援装置は、遅延リストＬ１０１を読み込んで遅延値の昇順でソートするとともに、入力情報Ｄ１００に含まれる許容遅延値を閾値としてフィルタリングを行う（Ｓ１４７）。
【0043】
ついで、従来の設計支援装置は、フィルタリングすることで得られた、配線長を駆動するために最適な回路構成をレポートとして出力し（Ｓ１４８）、処理を終了する。
【0044】
このレポートをもとに、トータル遅延結果を設計者が確認し、解があれば見積もりは終了となる。解なしとなった場合、設計者は、入力情報Ｄ１００における配線幅、Ｌ／Ｓ、配線長等を変更し、所定の遅延時間内に収まる組み合わせが見つかるまで本手順を繰り返す。
【0045】
従来の設計支援装置におけるライブラリ作成時のシミュレーション数は、次の式（１）で表記される。
シミュレーション数＝配線層×Ｌ／Ｓ数×配線コーナー数×配線長数×リピータバッファセル数…（１）
シミュレーション数＝配線層×Ｌ／Ｓ数×配線コーナー数×配線長数×リピータバッファセル数…（１）
【0046】
通常、テクノロジが進むごとにＬＳＩの配線層は増加する。式（１）は配線層数を変数に持つため、テクノロジ進歩に伴いシミュレーション数も増加していき対応不可となることが予見される。
【0047】
（ｖｉａ個数変更要望に対応不可問題）
近年、テクノロジ微細化により配線部分の抵抗が増加傾向にある。特に配線層同士を接続するｖｉａの抵抗値は無視できない。そこでｖｉａを複数個配置し抵抗値を削減する冗長ｖｉａという考え方が存在する。
近年、テクノロジ微細化により配線部分の抵抗が増加傾向にある。特に配線層同士を接続するｖｉａの抵抗値は無視できない。そこでｖｉａを複数個配置し抵抗値を削減する冗長ｖｉａという考え方が存在する。
【0048】
図７は、通常ｖｉａと冗長ｖｉａの一例を説明する説明図である。図７に示すように、ケースＣ１００は、配線層（Ｍｎ＋１）と配線層（Ｍｎ）の間を１つのｖｉａで接続するケースである。ケースＣ１０１は、配線層（Ｍｎ＋１）と配線層（Ｍｎ）の間を２つのｖｉａで接続するケースである。このケースＣ１０１のように、ｖｉａを複数個配置し抵抗値を削減する冗長ｖｉａは、長距離配線パスに対して有用な技術である。
【0049】
しかしながら、冗長ｖｉａを実装する場合、ある配線層間のｖｉａは冗長ｖｉａ、ある配線層間は通常ｖｉａといった組み合わせを考慮する必要がある。それに加えて、使用するｖｉａ個数の組み合せの考慮も発生する。配線モデルを回路シミュレーション前に厳密に作成している従来手法では、上記組み合わせを全て網羅した配線モデルが必要であり現実的ではない。
【0050】
（クロストーク遅延効果の変更不可問題）
長距離配線パスはクロストークによる遅延効果の影響を受ける。これは、ある配線（例えば配線Ａ）が遷移するとき、容量結合している隣接配線（例えば配線Ｂ）の状況により、配線Ａの実効容量が変わり配線遅延に影響を及ぼす効果である。この効果は、ＭＣＦ（ミラー結合ファクター：Miller coupling factor）を用いることで、隣接配線容量から配線Ａの実効容量を簡易的に見積もることが可能である。
長距離配線パスはクロストークによる遅延効果の影響を受ける。これは、ある配線（例えば配線Ａ）が遷移するとき、容量結合している隣接配線（例えば配線Ｂ）の状況により、配線Ａの実効容量が変わり配線遅延に影響を及ぼす効果である。この効果は、ＭＣＦ（ミラー結合ファクター：Miller coupling factor）を用いることで、隣接配線容量から配線Ａの実効容量を簡易的に見積もることが可能である。
【0051】
図８は、ＭＣＦを用いた配線遅延の見積もりを説明する説明図である。図８のケースＣ１０２に示すように、配線Ａ、Ｂは、互いに隣接して配置されているものとする。また、Ｃｇｎｄは配線Ａの対地容量を示し、Ｃａｄｊは配線Ａと配線Ｂとの結合容量を示す。
【0052】
ケースＣ１０２において、例えば、配線Ａと配線Ｂが同時に電位が遷移すれば、配線Ａの実効容量は対地容量（Ｃｇｎｄ）だけとなり配線Ｂとの結合容量（Ｃａｄｊ）は見えなくなる。また、配線Ａが遷移するときに配線Ｂが動作しなければ、配線Ａの実効容量は、ＣｇｎｄとＣａｄｊの和で表現できる。
【0053】
つまり、設計者が論理側で配線Ａと配線Ｂが同時に同方向に遷移することを保証できればＭＣＦ＝０．０、配線Ａと配線Ｂが同時に動作しないことを保証できればＭＣＦ＝１．０、配線Ａと配線Ｂが同時に逆方向に遷移することを保証できればＭＣＦ＝２．０とする。このように、ＭＣＦを用いた表Ｄ１０３により、隣接配線容量から配線Ａの実効容量を簡易的に見積もることが可能である。
【0054】
しかし、配線モデルを回路シミュレーション前（ツール実行前）に厳密に作成している従来手法では、ＭＣＦの組み合わせを全て網羅した配線モデル作成が必要であり現実的ではない。
【0055】
（ゲート遅延と配線遅延の分離不可問題）
従来技術ではトータル遅延算出に二次関数を採用している。これは、配線遅延が支配的であれば配線長の２乗に比例してトータル遅延が増加するという考えに基づいている。しかしながら、ゲート遅延はそれに従わないため、ゲート遅延が支配的になる短距離配線などのケースでは精度低下を招き、またゲート遅延と配線遅延を分離不可という問題がある。
従来技術ではトータル遅延算出に二次関数を採用している。これは、配線遅延が支配的であれば配線長の２乗に比例してトータル遅延が増加するという考えに基づいている。しかしながら、ゲート遅延はそれに従わないため、ゲート遅延が支配的になる短距離配線などのケースでは精度低下を招き、またゲート遅延と配線遅延を分離不可という問題がある。
【0056】
図４Ａの全体フローのとおり、従来は、前工程であるライブラリ作成段階で、ｖｉａ数やＭＣＦを一意に定めた配線モデルを作成しシミュレーションを実行、ライブラリ化していた。このため、従来は、後工程であるツール実行段階において、冗長ｖｉａ対応やクロストーク遅延効果（ＭＣＦ）変更などは変更不可となっていた。仮に冗長ｖｉａ対応やクロストーク遅延効果（ＭＣＦ）変更に対応する場合は、前工程であるライブラリ作成時の配線モデル作成で、それらに対応した莫大な数の配線モデルとシミュレーションが必要となり現実的ではなかった。
【0057】
（実施形態の概要）
図４Ｂは、実施形態にかかる全体フローの概要を説明する説明図である。図４Ｂに示すように、実施形態にかかる設計支援装置は、ライブラリ作成（前工程）において（Ｓ１）、抽象化した配線モデル（詳細は後述）についてＳＰＩＣＥネットリストを用いたシミュレーションを実行する（Ｓ１ａ）。ついで、実施形態にかかる設計支援装置は、このシミュレーション結果をもとにライブラリ作成を行い、ライブラリＬ１へ書き込む（Ｓ１ｂ）。
図４Ｂは、実施形態にかかる全体フローの概要を説明する説明図である。図４Ｂに示すように、実施形態にかかる設計支援装置は、ライブラリ作成（前工程）において（Ｓ１）、抽象化した配線モデル（詳細は後述）についてＳＰＩＣＥネットリストを用いたシミュレーションを実行する（Ｓ１ａ）。ついで、実施形態にかかる設計支援装置は、このシミュレーション結果をもとにライブラリ作成を行い、ライブラリＬ１へ書き込む（Ｓ１ｂ）。
【0058】
ついで、実施形態にかかる設計支援装置は、ツール実行（後工程）において（Ｓ２）、設計者の設計者入力情報Ｄ１と、ライブラリ作成で得られたライブラリＬ１とを読み込む。ついで、実施形態にかかる設計支援装置は、配線構造構築と、この配線構造におけるＲ、Ｃ値の算出を行い（Ｓ２ａ）、ゲート遅延、配線遅延、トータル遅延の算出を行う（Ｓ２ｂ）。
【0059】
なお、以下の説明において、配線構造構築を行い、その配線構造から算出された配線抵抗、容量をそれぞれＲ、Ｃ（大文字）で表記し、ライブラリ作成時のシミュレーションで用いる配線抵抗、容量をそれぞれｒ，ｃ（小文字）で表記して区別する。
【0060】
このように、実施形態にかかる設計支援装置は、配線構造構築と、当該配線構造におけるＲ、Ｃ値の算出を後工程であるツール実行時に実施するフローへ変更する。これにより設計者が入力した冗長ｖｉａ設定やＭＣＦ設定を、配線構造構築に組み込みＲ、Ｃ値へ反映させることを可能とする。
【0061】
具体的には、前工程であるライブラリ作成でのシミュレーションには固有情報（配線層、Ｌ／Ｓ、配線コーナー）を排除し、ｒ、ｃ値だけが定義された抽象化した配線モデルを使用する。
【0062】
図９は、従来の配線モデルと実施形態にかかる配線モデルの一例を説明する説明図である。図９に示すように、ケースＣ１０３は、従来の配線モデルのケースであり、配線層、Ｌ／Ｓ、配線コーナーとそれらに対応するＲ、Ｃ値を配線モデルに組み込む。ケースＣ１は、実施形態にかかる配線モデルのケースであり、配線層、Ｌ／Ｓ、配線コーナー等の情報はなく、ｒ、ｃ値のみを定義する。
【0063】
実施形態にかかる設計支援装置は、リピータバッファに、あるｒ、ｃ値の情報のみを持つ配線モデルを接続したときのゲート遅延および配線遅延をシミュレーションで評価する。
【0064】
【0065】
実施形態にかかる設計支援装置は、シミュレーション実行後、あるｒ、ｃ値とその時のゲート遅延及び配線遅延を紐づけてライブラリ化する。つまりｒ、ｃ値とゲート遅延及び配線遅延の間に次の式（２）を成立させる。
遅延［ｓ］＝ｆ（ｒ，ｃ）…（２）
遅延［ｓ］＝ｆ（ｒ，ｃ）…（２）
【0066】
なお、あるｒ、ｃ値は実設計で取りうる範囲内でそれぞれ数点～数十点選べばよく、予め大きな範囲に設定することでテクノロジ依存を無くすことが可能である。
【0067】
実施形態にかかる設計支援装置では、後工程のツール実行時において、設計者より入力された設計者入力情報Ｄ１に応じて配線構造を構築しＲ、Ｃ値を算出、式（２）に代入することで様々な配線構造のゲート遅延と配線遅延を算出できることになる。つまり、冗長ｖｉａ対応やＭＣＦ変更が可能ということになる。
【0068】
しかしながら、式（２）単体では十分な精度が出ない。これは、実レイアウトで想定される配線構造と、図１０に例示した配線モデルでｖｉａ抵抗部分の構造が異なることに起因する。
【0069】
図１１は、配線構造の一例を説明する説明図である。図１１に示すように、実レイアウトで想定される配線構造Ｋ１には、ｖｉａに対応するｖｉａ抵抗が含まれる。したがって、配線構造Ｋ１では、このｖｉａ抵抗部分の構造が図１０に例示した配線モデルと異なる。
【0070】
【0071】
配線抵抗＜＜ドライバ抵抗ならばリピータバッファからは下流に接続されている全容量値が見えるため、式（２）が成立し得る。しかしながら、配線抵抗＞＞ドライバ抵抗ならば、抵抗性容量遮蔽効果（Resistive Shielding）により、リピータバッファからは下流に接続されている全容量値が見えない。この結果、式（２）は成立しない。つまり、リピータバッファの直後に接続されるｖｉａ抵抗値次第で、それから見える実効容量の値が変化する。
【0072】
【0073】
図１２に示すように、配線モデルＭ１に対して拡張した配線モデルＭ２では、ｖｉａ相当要素を配線の始点と終点に組み込んでいる。ここで、ｖｉａ相当要素の抵抗値は、全配線抵抗（ｒ）に対する割合で定義する。具体的には、図１３に示すように、ｖｉａ抵抗が全配線抵抗（ｒ）に占める割合毎（例えば０％、２０％、…８０％）の配線モデルＭ２ａ、Ｍ２ｂ…Ｍ２ｎとする。実施形態にかかる設計支援装置は、これら配線モデルＭ２ａ、Ｍ２ｂ…Ｍ２ｎそれぞれについて、ゲート遅延および配線遅延を算出する。
【0074】
この考え方は、ｖｉａ ｒａｔｉｏモデルと呼称し、次の式（３）で定義する。
ｖｉａ ｒａｔｉｏ＝ｖｉａ抵抗／ｒ（０≦ｖｉａ ｒａｔｉｏ≦１．０）…（３）
ｖｉａ ｒａｔｉｏ＝ｖｉａ抵抗／ｒ（０≦ｖｉａ ｒａｔｉｏ≦１．０）…（３）
【0075】
実施形態にかかる設計支援装置は、上述の配線モデルＭ２ａ、Ｍ２ｂ…Ｍ２ｎおよびライブラリＬ１にｖｉａ ｒａｔｉｏモデルを導入することで常に式（２）を成立させる。このｖｉａ ｒａｔｉｏモデルを組み込んだ配線モデルＭ２ａ、Ｍ２ｂ…Ｍ２ｎおよびライブラリＬ１については、それぞれ、ｖｉａ ｒａｔｉｏ対応の拡張配線モデル、ｖｉａ ｒａｔｉｏ対応拡張ライブラリと呼称する場合がある。
【0076】
図１４、図１５は、シミュレーション結果の一例を説明する説明図である。ここで、シミュレーションについて、従来技術ではＬ／Ｓ数を４点、配線コーナー数を２点、配線長数を１０点としている。また、本実施形態では、ｒポイント数を１０点、ｃポイント数を７点、ｖｉａ ｒａｔｉｏモデル作成ポイントを１１点としている。
【0077】
図１４におけるグラフＧ１、Ｇ２は、横軸を評価数、縦軸をＨＳＰＩＣＥ誤差［％］として本実施形態のシミュレーション結果をプロットしたグラフである。グラフＧ１はゲート遅延の評価結果を示し、グラフＧ２は配線遅延の評価結果を示す。
【0078】
図１４に示すように、本実施形態のシミュレーション結果では、ＨＳＰＩＣＥ比±５％以内（従来同等以上）の精度が保たれている。
【0079】
図１５におけるグラフＧ３は、横軸を配線総数、縦軸をシミュレーション数として従来技術および本実施形態のシミュレーション結果をプロットしたグラフである。図１５におけるグラフＧ４は、横軸を配線総数、縦軸をシミュレーション数の削減率（１－本実施形態／従来技術）としてシミュレーション結果をプロットしたグラフである。
【0080】
図１５に示すように、本実施形態では、従来技術に対してシミュレーション数を４０％程度削減している（配線層１６同士で比較）。また、本実施形態では、テクノロジが進み配線層数、Ｌ／Ｓ数、コーナー数の増加に伴い、従来技術に対するシミュレーション数の削減率が向上していく。このように、本実施形態の設計支援装置では、シミュレーション数を増加させることなく冗長ｖｉａ対応、ＭＣＦ変更に対応している。この結果、本実施形態の設計支援装置では、ゲート段数見積もりが困難な長距離配線パスに対して様々な配線構造の遅延情報を、フロアプラン検討またはセル配置フェイズ前（論理設計時）に提供可能としている。
【0081】
（実施形態について）
図１６は、実施形態にかかる設計支援装置の機能構成例を示すブロック図である。図１６に示すように、設計支援装置１は、通信部１０と、入力部２０と、表示部３０と、記憶部４０と、制御部５０とを有する。
図１６は、実施形態にかかる設計支援装置の機能構成例を示すブロック図である。図１６に示すように、設計支援装置１は、通信部１０と、入力部２０と、表示部３０と、記憶部４０と、制御部５０とを有する。
【0082】
通信部１０は、ネットワークを介して外部装置から各種のデータを受信する。通信部１０は、通信装置の一例である。たとえば、通信部１０は、回路設計に関する各種設定情報（例えば設計者入力情報Ｄ１）などを外部装置から受信してもよい。
【0083】
入力部２０は、設計支援装置１の制御部５０に各種の情報を入力する入力装置である。入力部２０は、キーボードやマウス、タッチパネル等に対応する。たとえば、入力部２０は、ユーザからの入力操作により、例えば、設計者入力情報Ｄ１などを受け付ける。
【0084】
表示部３０は、制御部５０から出力される情報を表示する表示装置である。たとえば、表示部３０は、制御部５０の制御のもと、シミュレーション結果等のレポートを表示する。
【0085】
記憶部４０は、設計者入力情報Ｄ１、ライブラリＬ１などのデータを格納する。記憶部４０は、ＲＡＭ（Random Access Memory）、フラッシュメモリ（Flash Memory）などの半導体メモリ素子や、ＨＤＤ（Hard Disk Drive）などの記憶装置に対応する。
【0086】
制御部５０は、ライブラリ作成部５１と、ツール実行部５２とを有する。制御部５０は、例えばＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）、ＡＳＩＣ（Application Specific Integrated Circuit）やＦＰＧＡ（Field Programmable Gate Array）などのハードワイヤードロジック等によって実現される。
【0087】
ライブラリ作成部５１は、ライブラリ作成（前工程）に関する処理（Ｓ１）を実行する処理部である。ツール実行部５２は、ツール実行（後工程）に関する処理（Ｓ２）を実行する処理部である。
【0088】
まず、ライブラリ作成部５１が行うライブラリ作成（前工程）の処理について説明する。ライブラリ作成部５１は、ＬＳＩ設計フローにおけるフロアプラン見積もりまたはセル配置フェイズ前にライブラリ作成（前工程）を実施する。ライブラリ作成部５１は、ＳＰＩＣＥネットリストを用いて、リピータバッファにｖｉａ ｒａｔｉｏ＝０．０となる、あるｒ、ｃ値が設定されたｖｉａ ｒａｔｉｏ対応の拡張配線モデルが接続されたときのゲート遅延及び配線遅延を、様々なＰＶＴ条件（トランジスタプロセス条件、電圧条件、温度条件）でシミュレーションする。なお、あるｒ、ｃは実設計で取りうる範囲内でそれぞれ数点～数十点選べばよく、予め大きな範囲を取ることでテクノロジ依存を無くすことが可能である。
【0089】
ついで、ライブラリ作成部５１は、ｖｉａ ｒａｔｉｏ＝０．０以外のｖｉａ ｒａｔｉｏモデルを作成する。ｖｉａ ｒａｔｉｏモデル作成ポイントを０～１．０の範囲内で数点選択する。ポイント間同士の幅は問わない。ライブラリ作成部５１は、上記の処理を全ｖｉａ ｒａｔｉｏモデル作成ポイントに対して実行する。
【0090】
図１７は、実施形態にかかる設計支援装置１のライブラリ作成フローを示すフローチャートである。
【0091】
図１７に示すように、処理が開始されると、ライブラリ作成部５１は、リピータバッファを任意に１つ取り出し設定する（Ｓ１１）。ついで、ライブラリ作成部５１は、あるｒ、ｃ値の組み合わせを１つ取り出し、ｖｉａ ｒａｔｉｏ対応の拡張配線モデルに設定する（Ｓ１２）。ついで、ライブラリ作成部５１は、ｖｉａ ｒａｔｉｏモデルの作成ポイントを１つ取り出し、ｖｉａ ｒａｔｉｏが０．０（０％）～１．０（１００％）の範囲となるｖｉａ抵抗を設定する（Ｓ１３）。
【0092】
ついで、ライブラリ作成部５１は、Ｓ１１～Ｓ１３により設定した値において、様々なＰＶＴ条件でＳＰＩＣＥネットリストを用いたシミュレーションを実行する（Ｓ１４）。
【0093】
【0094】
このシミュレーションにより、ライブラリ作成部５１は、ゲート遅延及び配線遅延を得る。ついで、ライブラリ作成部５１は、全ｖｉａ ｒａｔｉｏモデルの作成ポイントを全て取り出したか否かを判定し（Ｓ１５）、全て取り出していない場合（Ｓ１５：Ｎｏ）はＳ１３へ処理を戻す。
【0095】
全て取り出した場合（Ｓ１５：Ｙｅｓ）、ライブラリ作成部５１は、全ｒ、ｃの組み合わせを取り出したか否かを判定し（Ｓ１６）、全ｒ、ｃの組み合わせを取り出していない場合（Ｓ１６：Ｎｏ）はＳ１２へ処理を戻す。
【0096】
全ｒ、ｃの組み合わせを取り出した場合（Ｓ１６：Ｙｅｓ）、ライブラリ作成部５１は、リピータバッファ全セル種を取り出したか否かを判定し（Ｓ１７）、全て取り出していない場合（Ｓ１７：Ｎｏ）はＳ１１へ処理を戻す。
【0097】
リピータバッファ全セル種を取り出した場合（Ｓ１７：Ｙｅｓ）、ライブラリ作成部５１は、Ｓ１１～Ｓ１７のループを抜けてＳ１８へ処理を進める。このループにより、ライブラリ作成部５１は、実設計で使用しうるリピータバッファ全セル種に対してシミュレーションを行い、ｖｉａ ｒａｔｉｏ対応の拡張配線モデルのゲート遅延、配線遅延を得る。
【0098】
この時のシミュレーション数は、次の式（４）となる。式（１）と比較するとテクノロジ依存部分が存在しないため、テクノロジ進歩に伴うシミュレーション数増加はない。
シミュレーション数＝ｒポイント数×ｃポイント数×ｖｉａ ｒａｔｉｏモデルの作成ポイント数×リピータバッファ数…（４）
シミュレーション数＝ｒポイント数×ｃポイント数×ｖｉａ ｒａｔｉｏモデルの作成ポイント数×リピータバッファ数…（４）
【0099】
ついで、ライブラリ作成部５１は、シミュレーション結果を１つ取り出し（Ｓ１８）、ｒ、ｃ値、ｖｉａ ｒａｔｉｏ、リピータバッファと、ゲート遅延値、配線遅延値をライブラリＬ１（ｖｉａ ｒａｔｉｏ対応拡張ライブラリ）に書き込む（Ｓ１９）。
【0100】
ついで、ライブラリ作成部５１は、全シミュレーション結果をライブラリＬ１に書き込みしたか否かを判定し（Ｓ２０）、全て書き込みしていない場合（Ｓ２０：Ｎｏ）はＳ１８へ処理を戻す。全て書き込みした場合（Ｓ２０：Ｙｅｓ）、ライブラリ作成部５１は、ライブラリ作成の処理を終了する。
【0101】
以上のように、ライブラリ作成部５１は、シミュレーション結果をライブラリＬ１にライブラリ化する。具体的には、ライブラリ作成部５１は、ゲート遅延及び配線遅延を分離するため近似式は使用せず、シミュレーションに使用したｒ、ｃ値、ｖｉａ ｒａｔｉｏ、リピータバッファとゲート遅延及び配線遅延を紐づけてルックアップテーブル（以降、ＬＵＴと記載）にする。
【0102】
図１９は、ｖｉａ ｒａｔｉｏ対応拡張ライブラリの一例を説明する説明図である。図１９に示すように、ライブラリＬ１（ｖｉａ ｒａｔｉｏ対応拡張ライブラリ）は、ＪＳＯＮ（JavaScript Object Notation）で実装してもよい。図１８に例示した実装例では、横軸（ｘ方向）にｒ、 縦軸（ｙ方向）にｃを取ったフォーマットＦ１のＬＵＴとしている。また、図１８では、ｖｉａ ｒａｔｉｏが０．０の場合に紐付けられたＬＵＴを例示しているが、０．０以外のｖｉａ ｒａｔｉｏ（例えば、０．１、０．２…）についても同様のＬＵＴが紐付けられている。当然、ライブラリＬ１は図示例（ＪＳＯＮ形式）に限らず、どのようなフォーマットを使用しても構わない。
【0103】
また、ｒ、ｃのポイント数は、適宜設定してもよい。図示例では、ｒ、ｃは、５ポイントずつの離散値としているが、５ポイントに限る必要はなく、例えば、１０ポイントずつの離散値としてもよい。
【0104】
次に、ツール実行部５２が行うツール実行（後工程）の処理について説明する。図２０は、実施形態にかかる設計支援装置１のツール実行フローを示すフローチャートである。なお、ツール実行に先立ち、設計者は、設計者入力情報Ｄ１を設計支援装置１に入力する。この設計者入力情報Ｄ１には、配線層、Ｌ／Ｓ、配線長、配線コーナー、許容遅延値、冗長ｖｉａ数（任意）、ＭＣＦ（任意）が含まれる。
【0105】
図２０に示すように、処理が開始されると、ツール実行部５２は、設計者入力情報Ｄ１より、リピータバッファを１つ取り出す（Ｓ３０）。ついで、ツール実行部５２は、設計者入力情報Ｄ１を基にリピータバッファに関するレジスタ間の配線構造を構築する（Ｓ３１）。
【0106】
図２１は、配線構造の一例を説明する説明図である。図２１に示すように、ケースＣ２において、ツール実行部５２は、設計者入力情報Ｄ１に記載された条件（冗長ｖｉａ数：なし（計１個））をもとに、冗長ｖｉａなしの配線構造Ｋ２を構築する。なお、配線構造Ｋ２について、配線層はＭｎ＋５、Ｌ／ＳはＬｗ／Ｓｗ、配線長はＬとする。
【0107】
同様に、ケースＣ３において、ツール実行部５２は、設計者入力情報Ｄ１に記載された条件（冗長ｖｉａ数：１（計２個））をもとに、冗長ｖｉａありの配線構造Ｋ３を構築する。なお、配線構造Ｋ３について、配線層はＭｎ＋５、Ｌ／ＳはＬｗ／Ｓｗ、配線長はＬとする。当然、冗長ｖｉａの使用個数は、自然数であれば何でもよい。また、ツール実行部５２は、Ｖｎのみを冗長ｖｉａに変更するという処理も可能である。
【0108】
ついで、ツール実行部５２は、本ツール実行時点で実レイアウトは存在しないため、半導体ベンダから提供されているＲＣ情報データＤ２から、構築した配線構造を基にＲ、Ｃ値＝Ｒｗ、Ｃｗとｖｉａ抵抗を算出する（Ｓ３２）。
【0109】
ついで、ツール実行部５２は、Ｒ、Ｃ値＝Ｒｗ、Ｃｗを段数（ｉ）に応じてｉ分割（初回はｉ＝２）するとともに、ｖｉａ ｒａｔｉｏを算出する（Ｓ３３）。
【0110】
例として配線長をＬ［ｍ］、伝送に用いる配線層をＭｘ、配線長ＬのＲ、Ｃ値をそれぞれＲｗ［ｏｈｍ］、Ｃｗ［Ｆ］、リピータバッファの出力ポートからＭｘまでのｖｉａ抵抗をＲｖ［ｏｈｍ］とする。これをゲート段数ｉ段で伝送させた場合を考える。リピータバッファ１段あたりが駆動する配線長はＬ／ｉとなるのでＲ、Ｃ値はそれぞれＲｗ／ｉ、Ｃｗ／ｉとなる。ｖｉａ抵抗は、リピータバッファの出力ポートからＭｘまでと、Ｍｘからリピータバッファの入力ポートまでの経路があるので２Ｒｖとなる。このときのｖｉａ ｒａｔｉｏはｖｒ＝２Ｒｖ／（Ｒｗ／ｉ＋２Ｒｖ）となる。
【0111】
なお、ツール実行部５２は、Ｃ値について、配線構造に含まれる、互いに隣接する２つの配線の遷移状況を示す要素であるＭＣＦに基づいて値を決定する。具体的には、図８に例示したとおり、ツール実行部５２は、ＭＣＦ＝０．０（隣接する配線同士が同時に同方向に遷移）、ＭＣＦ＝１．０（同時に同方向に遷移しない）、ＭＣＦ＝２．０（同時に逆方向に遷移）をもとに容量を決める。
【0112】
ついで、ツール実行部５２は、ライブラリＬ１から設計者入力情報Ｄ１に合致するＬＵＴを取り出す（Ｓ３４）。ついで、ツール実行部５２は、Ｒｗ／ｉ、Ｃｗ／ｉおよびｖｉａ ｒａｔｉｏからゲート遅延と配線遅延をＬＵＴを参照して算出する。ツール実行部５２は、算出したゲート遅延と配線遅延（１段あたりの遅延値）をｉ倍することでＬ［ｍ］時の遅延値を算出して、使用したリピータバッファ、ゲート段数とともに遅延リストＬ２に書き込む（Ｓ３５）。
【0113】
ツール実行部５２は、上記の操作を規定回数（任意のゲート段数ｉ＝４～２ｎ（ｎ＝３、４、５…））繰り返したか否かを判定し（Ｓ３６）、繰り返していない場合（Ｓ３６：Ｎｏ）はＳ３３へ処理を戻す。
【0114】
規定回数繰り返した場合（Ｓ３６：Ｙｅｓ）、ツール実行部５２は、リピータバッファ全セル種を取り出したか否かを判定し（Ｓ３７）、取り出していない場合（Ｓ３７：Ｎｏ）はＳ３０へ処理を戻す。
【0115】
リピータバッファ全セル種を取り出した場合（Ｓ３７：Ｙｅｓ）、ツール実行部５２は、遅延リストＬ２を読み込んで遅延値の昇順でソートするとともに、設計者入力情報Ｄ１に含まれる許容遅延値を閾値としてフィルタリングを行う（Ｓ３８）。
【0116】
ついで、ツール実行部５２は、フィルタリングすることで得られた、配線長を駆動するために最適な回路構成をレポートとして出力し（Ｓ３９）、処理を終了する。
【0117】
図２２は、実施形態にかかる設計支援装置１の遅延算出の一例を示すフローチャートである。図２２に示すように、ツール実行部５２は、ｖｒａ≦求めたいｖｉａ ｒａｔｉｏ≦ｖｒｂを満たすｖｒａとｖｒｂをライブラリＬ１から探索する（Ｓ５１）。
【0118】
ついで、ツール実行部５２は、ｖｒａとｖｒｂに対応するＬＵＴ（ＬＵＴｖｒａ、ＬＵＴｖｒｂ）をライブラリＬ１から取り出す（Ｓ５２）。
【0119】
ついで、ツール実行部５２は、ＬＵＴｖｒａとＬＵＴｖｒｂから配線Ｒ、Ｃ＝Ｒｗ／ｉ、Ｃｗ／ｉに該当する１段あたりのゲート遅延ｖｒａ、ｖｒｂ、配線遅延ｖｒａ、ｖｒｂを算出する。
【0120】
このゲート遅延ｖｒａ、ｖｒｂ、配線遅延ｖｒａ、ｖｒｂは、ＬＵＴに含まれる離散値を補間して求める。
【0121】
図２３は、線形補間の一例を説明する説明図である。図２３のケースＣ４は、ゲート遅延ｖｒａを線形補間して算出する一例を示している。ケースＣ５は、ゲート遅延ｖｒｂを線形補間して算出する一例を示している。図２３に示すように、ＬＵＴに含まれる値は離散値であることから、ツール実行部５２は、その離散値を線形補間することで、ゲート遅延ｖｒａ、ｖｒｂに対応する値を求める。なお、ツール実行部５２は、配線遅延ｖｒａ、ｖｒｂの算出も同様である。
【0122】
ついで、ツール実行部５２は、ゲート遅延ｖｒａと、ゲート遅延ｖｒｂから求めたいゲート遅延ｖｒを１次の線形補間で算出する（Ｓ５４）。
【0123】
ついで、ツール実行部５２は、配線遅延ｖｒａと配線遅延ｖｒｂから求めたい配線遅延ｖｒを１次の線形補間で算出する（Ｓ５５）。
【0124】
図２４は、線形補間の一例を説明する説明図である。図２４のケースＣ６に示すように、ゲート遅延と、ｖｉａ ｒａｔｉｏとは、ｖｉａ ｒａｔｉｏの増加に比例してゲート遅延が減少する関係性を有する。したがって、ツール実行部５２は、ゲート遅延ｖｒａと、ゲート遅延ｖｒｂから求めたいゲート遅延ｖｒを１次の線形補間で求めることができる。配線遅延ｖｒについても同様に、１次の線形補間で求めることができる。なお、本実施形態では、線形補完を使用したが、当然他の補完手法を選択してもよい。
【0125】
設計者は、Ｓ３９のレポートによりトータル遅延を確認し、解があれば見積もりは終了となる。フィルタリングの結果、解なしとなった場合、設計者は、設計者入力情報Ｄ１の内容を変更し再度評価を実行する。
【0126】
従来であれば、Ｌ［ｍ］伝送するという前提であれば配線層またはＬ／Ｓしか変更出来なかった。したがって、従来は、それらの変更で許容遅延値を達成出来なければ、前提であるＬを短くするほかなく、フロアプラン変更等を余儀なくされた。
【0127】
これに対し、実施形態にかかる設計支援装置１では、配線層、Ｌ／Ｓに加え、冗長ｖｉａ対応やＭＣＦ変更に対応している。そのため、許容値達成不可だった場合も様々な配線構造をセル配置前に評価可能である。配線長を短くする以外の設計手法を選択することを可能とし、フロアプラン策定に高い自由度を与えることができる。設計者に対して自由度の高い設計手法を提供できるものである。
【0128】
以上のように、設計支援装置１は、レジスタ１０１ａ、１０１ｂ間に含まれるゲート１０２および配線１０３を抵抗および容量に置き換えるとともに、レジスタ１０１ａ、１０１ｂ間において配線層を跨ぐｖｉａをｖｉａ抵抗に置き換えたレジスタ１０１ａ、１０１ｂ間の配線モデルを生成する。設計支援装置１は、この配線モデルにおいて、ｖｉａ抵抗がレジスタ１０１ａ、１０１ｂ間の配線構造の全抵抗に占める割合ごとに、ゲート遅延および配線遅延を算出する。設計支援装置１は、算出した配線モデルにおける割合ごとのゲート遅延および配線遅延を、回路設計にかかるライブラリ情報（ライブラリＬ１）に書き込む。
【0129】
このようなライブラリ情報をツール実行前に作成しておくことで、設計支援装置１は、冗長ｖｉａに対応するような回路の設計変更に対するシミュレーション数の増加を抑止することができる。
【0130】
また、設計支援装置１は、設計対象の配線構造にかかる設計者入力情報Ｄ１を受け付け、ライブラリ情報（設計者入力情報Ｄ１）に基づいて、受け付けた設計者入力情報Ｄ１に基づいて構築した配線構造にかかる遅延を算出する。これにより、設計支援装置１は、冗長ｖｉａに対応するような配線構造に関する遅延を求めることができる。
【0131】
また、設計者入力情報Ｄ１には、設計対象の配線構造に含まれる、互いに隣接する２つの配線の遷移状況を示す要素を含む。設計支援装置１は、この要素に基づいて２つの配線の容量を決定する。これにより、設計支援装置１は、互いに隣接する２つの配線の遷移状況に応じて生じる遅延、すなわちクロストーク遅延効果を再現できる。
【0132】
また、設計支援装置１は、ゲート遅延および前配線遅延の離散値をライブラリ情報（ライブラリＬ１）に書き込む。設計支援装置１は、このライブラリ情報に含まれるゲート遅延および配線遅延の離散値をもとに線形補間して遅延を算出する。これにより、設計支援装置１は、ライブラリ情報に含まれる離散値から遅延量を得ることができる。したがって、設計支援装置１では、設計上想定される全ての値をライブラリ情報に用意する必要がない。
【0133】
なお、図示した各装置の各構成要素は、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各装置の分散・統合の具体的形態は図示のものに限られず、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。
【0134】
また、設計支援装置１の制御部５０で行われるライブラリ作成部５１およびツール実行部５２の各種処理機能は、ＣＰＵ（またはＭＰＵ、ＭＣＵ（Micro Controller Unit）等のマイクロ・コンピュータ）上で、その全部または任意の一部を実行するようにしてもよい。また、各種処理機能は、ＣＰＵ（またはＭＰＵ、ＭＣＵ等のマイクロ・コンピュータ）で解析実行されるプログラム上、またはワイヤードロジックによるハードウエア上で、その全部または任意の一部を実行するようにしてもよいことは言うまでもない。また、設計支援装置１で行われる各種処理機能は、クラウドコンピューティングにより、複数のコンピュータが協働して実行してもよい。
【0135】
ところで、上記の実施形態で説明した各種の処理は、予め用意されたプログラムをコンピュータで実行することで実現できる。そこで、以下では、上記の実施形態と同様の機能を有するプログラムを実行するコンピュータ構成（ハードウエア）の一例を説明する。図２５は、コンピュータ構成の一例を説明位する説明図である。
【0136】
図２５に示すように、コンピュータ２００は、各種演算処理を実行するＣＰＵ２０１と、データ入力を受け付ける入力装置２０２と、モニタ２０３と、スピーカー２０４とを有する。また、コンピュータ２００は、記憶媒体からプログラム等を読み取る媒体読取装置２０５と、各種装置と接続するためのインタフェース装置２０６と、有線または無線により外部機器と通信接続するための通信装置２０７とを有する。また、設計支援装置１は、各種情報を一時記憶するＲＡＭ２０８と、ハードディスク装置２０９とを有する。また、コンピュータ２００内の各部（２０１～２０９）は、バス２１０に接続される。
【0137】
ハードディスク装置２０９には、上記の実施形態で説明した機能構成（例えばライブラリ作成部５１およびツール実行部５２）における各種の処理を実行するためのプログラム２１１が記憶される。また、ハードディスク装置２０９には、プログラム２１１が参照する各種データ２１２が記憶される。入力装置２０２は、例えば、操作者から操作情報の入力を受け付ける。モニタ２０３は、例えば、操作者が操作する各種画面を表示する。インタフェース装置２０６は、例えば印刷装置等が接続される。通信装置２０７は、ＬＡＮ（Local Area Network）等の通信ネットワークと接続され、通信ネットワークを介した外部機器との間で各種情報をやりとりする。
【0138】
ＣＰＵ２０１は、ハードディスク装置２０９に記憶されたプログラム２１１を読み出して、ＲＡＭ２０８に展開して実行することで、上記の機能構成（例えばライブラリ作成部５１およびツール実行部５２）に関する各種の処理を行う。なお、プログラム２１１は、ハードディスク装置２０９に記憶されていなくてもよい。例えば、コンピュータ２００が読み取り可能な記憶媒体に記憶されたプログラム２１１を読み出して実行するようにしてもよい。コンピュータ２００が読み取り可能な記憶媒体は、例えば、ＣＤ－ＲＯＭやＤＶＤディスク、ＵＳＢ（Universal Serial Bus）メモリ等の可搬型記録媒体、フラッシュメモリ等の半導体メモリ、ハードディスクドライブ等が対応する。また、公衆回線、インターネット、ＬＡＮ等に接続された装置にこのプログラム２１１を記憶させておき、コンピュータ２００がこれらからプログラム２１１を読み出して実行するようにしてもよい。
【0139】
以上の実施形態に関し、さらに以下の付記を開示する。
【0140】
（付記１）レジスタ間に含まれるゲートおよび配線を抵抗および容量に置き換えるとともに、前記レジスタ間において配線層を跨ぐｖｉａをｖｉａ抵抗に置き換えた前記レジスタ間の配線モデルを生成し、
前記配線モデルにおいて、前記ｖｉａ抵抗が前記レジスタ間の配線構造の全抵抗に占める割合ごとに、ゲート遅延および配線遅延を算出し、
算出した前記配線モデルにおける前記割合ごとのゲート遅延および配線遅延を、回路設計にかかるライブラリ情報に書き込む、
処理をコンピュータに実行させることを特徴とする設計支援プログラム。
前記配線モデルにおいて、前記ｖｉａ抵抗が前記レジスタ間の配線構造の全抵抗に占める割合ごとに、ゲート遅延および配線遅延を算出し、
算出した前記配線モデルにおける前記割合ごとのゲート遅延および配線遅延を、回路設計にかかるライブラリ情報に書き込む、
処理をコンピュータに実行させることを特徴とする設計支援プログラム。
【0141】
（付記２）設計対象の配線構造にかかる入力情報を受け付け、
前記ライブラリ情報に基づいて、受け付けた前記入力情報に基づいて構築した配線構造にかかる遅延を算出する処理をさらに前記コンピュータに実行させる、
ことを特徴とする付記１に記載の設計支援プログラム。
前記ライブラリ情報に基づいて、受け付けた前記入力情報に基づいて構築した配線構造にかかる遅延を算出する処理をさらに前記コンピュータに実行させる、
ことを特徴とする付記１に記載の設計支援プログラム。
【0142】
（付記３）前記入力情報には、前記配線構造に含まれる、互いに隣接する２つの配線の遷移状況を示す要素を含み、
前記算出する処理は、前記要素に基づいて前記２つの配線の容量を決定する、
ことを特徴とする付記２に記載の設計支援プログラム。
前記算出する処理は、前記要素に基づいて前記２つの配線の容量を決定する、
ことを特徴とする付記２に記載の設計支援プログラム。
【0143】
（付記４）前記書き込む処理は、前記ゲート遅延および前記配線遅延の離散値を前記ライブラリ情報に書き込み、
前記算出する処理は、前記ゲート遅延および前記配線遅延の離散値をもとに線形補間して前記遅延を算出する、
ことを特徴とする付記２に記載の設計支援プログラム。
前記算出する処理は、前記ゲート遅延および前記配線遅延の離散値をもとに線形補間して前記遅延を算出する、
ことを特徴とする付記２に記載の設計支援プログラム。
【0144】
（付記５）レジスタ間に含まれるゲートおよび配線を抵抗および容量に置き換えるとともに、前記レジスタ間において配線層を跨ぐｖｉａをｖｉａ抵抗に置き換えた前記レジスタ間の配線モデルを生成し、
前記配線モデルにおいて、前記ｖｉａ抵抗が前記レジスタ間の配線構造の全抵抗に占める割合ごとに、ゲート遅延および配線遅延を算出し、
算出した前記配線モデルにおける前記割合ごとのゲート遅延および配線遅延を、回路設計にかかるライブラリ情報に書き込む、
処理をコンピュータが実行することを特徴とする設計支援方法。
前記配線モデルにおいて、前記ｖｉａ抵抗が前記レジスタ間の配線構造の全抵抗に占める割合ごとに、ゲート遅延および配線遅延を算出し、
算出した前記配線モデルにおける前記割合ごとのゲート遅延および配線遅延を、回路設計にかかるライブラリ情報に書き込む、
処理をコンピュータが実行することを特徴とする設計支援方法。
【0145】
（付記６）設計対象の配線構造にかかる入力情報を受け付け、
前記ライブラリ情報に基づいて、受け付けた前記入力情報に基づいて構築した配線構造にかかる遅延を算出する処理をさらに前記コンピュータが実行する、
ことを特徴とする付記５に記載の設計支援方法。
前記ライブラリ情報に基づいて、受け付けた前記入力情報に基づいて構築した配線構造にかかる遅延を算出する処理をさらに前記コンピュータが実行する、
ことを特徴とする付記５に記載の設計支援方法。
【0146】
（付記７）前記入力情報には、前記配線構造に含まれる、互いに隣接する２つの配線の遷移状況を示す要素を含み、
前記算出する処理は、前記要素に基づいて前記２つの配線の容量を決定する、
ことを特徴とする付記６に記載の設計支援方法。
前記算出する処理は、前記要素に基づいて前記２つの配線の容量を決定する、
ことを特徴とする付記６に記載の設計支援方法。
【0147】
（付記８）前記書き込む処理は、前記ゲート遅延および前記配線遅延の離散値を前記ライブラリ情報に書き込み、
前記算出する処理は、前記ゲート遅延および前記配線遅延の離散値をもとに線形補間して前記遅延を算出する、
ことを特徴とする付記６に記載の設計支援方法。
前記算出する処理は、前記ゲート遅延および前記配線遅延の離散値をもとに線形補間して前記遅延を算出する、
ことを特徴とする付記６に記載の設計支援方法。
【0148】
（付記９）レジスタ間に含まれるゲートおよび配線を抵抗および容量に置き換えるとともに、前記レジスタ間において配線層を跨ぐｖｉａをｖｉａ抵抗に置き換えた前記レジスタ間の配線モデルを生成し、
前記配線モデルにおいて、前記ｖｉａ抵抗が前記レジスタ間の配線構造の全抵抗に占める割合ごとに、ゲート遅延および配線遅延を算出し、
算出した前記配線モデルにおける前記割合ごとのゲート遅延および配線遅延を、回路設計にかかるライブラリ情報に書き込む、
処理を実行する制御部を含むことを特徴とする設計支援装置。
前記配線モデルにおいて、前記ｖｉａ抵抗が前記レジスタ間の配線構造の全抵抗に占める割合ごとに、ゲート遅延および配線遅延を算出し、
算出した前記配線モデルにおける前記割合ごとのゲート遅延および配線遅延を、回路設計にかかるライブラリ情報に書き込む、
処理を実行する制御部を含むことを特徴とする設計支援装置。
【0149】
（付記１０）設計対象の配線構造にかかる入力情報を受け付け、
前記ライブラリ情報に基づいて、受け付けた前記入力情報に基づいて構築した配線構造にかかる遅延を算出する処理をさらに前記制御部が実行する、
ことを特徴とする付記９に記載の設計支援装置。
前記ライブラリ情報に基づいて、受け付けた前記入力情報に基づいて構築した配線構造にかかる遅延を算出する処理をさらに前記制御部が実行する、
ことを特徴とする付記９に記載の設計支援装置。
【0150】
（付記１１）前記入力情報には、前記配線構造に含まれる、互いに隣接する２つの配線の遷移状況を示す要素を含み、
前記算出する処理は、前記要素に基づいて前記２つの配線の容量を決定する、
ことを特徴とする付記１０に記載の設計支援装置。
前記算出する処理は、前記要素に基づいて前記２つの配線の容量を決定する、
ことを特徴とする付記１０に記載の設計支援装置。
【0151】
（付記１２）前記書き込む処理は、前記ゲート遅延および前記配線遅延の離散値を前記ライブラリ情報に書き込み、
前記算出する処理は、前記ゲート遅延および前記配線遅延の離散値をもとに線形補間して前記遅延を算出する、
ことを特徴とする付記１０に記載の設計支援装置。
前記算出する処理は、前記ゲート遅延および前記配線遅延の離散値をもとに線形補間して前記遅延を算出する、
ことを特徴とする付記１０に記載の設計支援装置。
【符号の説明】
【0152】
１…設計支援装置
１０…通信部
２０…入力部
３０…表示部
４０…記憶部
５０…制御部
５１…ライブラリ作成部
５２…ツール実行部
１０１ａ、１０１ｂ…レジスタ
１０２…ゲート
１０３…配線
２００…コンピュータ
２０１…ＣＰＵ
２０２…入力装置
２０３…モニタ
２０４…スピーカー
２０５…媒体読取装置
２０６…インタフェース装置
２０７…通信装置
２０８…ＲＡＭ
２０９…ハードディスク装置
２１０…バス
２１１…プログラム
２１２…各種データ
Ｃ１～Ｃ１０３…ケース
Ｄ１…設計者入力情報
Ｄ２、Ｄ１０１…ＲＣ情報データ
Ｄ１００…入力情報
Ｄ１０２…配線モデルＤＢ
Ｄ１０３…表
Ｆ１…フォーマット
Ｇ１～Ｇ１０２…グラフ
Ｋ１～Ｋ３…配線構造
Ｌ１、Ｌ１００…ライブラリ
Ｌ２、Ｌ１０１…遅延リスト
Ｍ１、Ｍ２、Ｍ２ａ～Ｍ２ｎ…配線モデル
Ｔ１００…トータル遅延
Ｔ１０１…１段あたりのトータル遅延
１０…通信部
２０…入力部
３０…表示部
４０…記憶部
５０…制御部
５１…ライブラリ作成部
５２…ツール実行部
１０１ａ、１０１ｂ…レジスタ
１０２…ゲート
１０３…配線
２００…コンピュータ
２０１…ＣＰＵ
２０２…入力装置
２０３…モニタ
２０４…スピーカー
２０５…媒体読取装置
２０６…インタフェース装置
２０７…通信装置
２０８…ＲＡＭ
２０９…ハードディスク装置
２１０…バス
２１１…プログラム
２１２…各種データ
Ｃ１～Ｃ１０３…ケース
Ｄ１…設計者入力情報
Ｄ２、Ｄ１０１…ＲＣ情報データ
Ｄ１００…入力情報
Ｄ１０２…配線モデルＤＢ
Ｄ１０３…表
Ｆ１…フォーマット
Ｇ１～Ｇ１０２…グラフ
Ｋ１～Ｋ３…配線構造
Ｌ１、Ｌ１００…ライブラリ
Ｌ２、Ｌ１０１…遅延リスト
Ｍ１、Ｍ２、Ｍ２ａ～Ｍ２ｎ…配線モデル
Ｔ１００…トータル遅延
Ｔ１０１…１段あたりのトータル遅延
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】