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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024085489
(43)【公開日】2024-06-27
(54)【発明の名称】インターポーザ、半導体パッケージ及びそれらの製造方法
(51)【国際特許分類】
H01L 23/12 20060101AFI20240620BHJP
H01L 23/32 20060101ALI20240620BHJP
H05K 3/46 20060101ALI20240620BHJP
【ＦＩ】
H01L23/12 N
H01L23/32 D
H05K3/46 B
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2022200016
(22)【出願日】2022-12-15
(71)【出願人】
【識別番号】000003193
【氏名又は名称】ＴＯＰＰＡＮホールディングス株式会社
(74)【代理人】
【識別番号】110000062
【氏名又は名称】弁理士法人第一国際特許事務所
(72)【発明者】
【氏名】藤田 貴志
【テーマコード（参考）】
5E316
【Ｆターム（参考）】
5E316AA32
5E316AA35
5E316AA38
5E316AA43
5E316CC04
5E316CC09
5E316CC10
5E316CC13
5E316CC31
5E316CC32
5E316CC34
5E316CC36
5E316CC38
5E316CC39
5E316DD17
5E316DD24
5E316EE33
5E316FF03
5E316FF07
5E316FF14
5E316FF50
5E316GG15
5E316GG17
5E316GG18
5E316HH40
(57)【要約】
【課題】リペア可能な自立性を持たせ、さらに微細配線に対応可能な６０μｍ以下の狭ピッチで、且つ高アスペクト比の半導体装置の接続用端子が形成可能なインターポーザを提供する。
【解決手段】インターポーザは、少なくとも１層の内層配線層を含む内層構造体と、内層構造体の第１面上に配置された第１外層構造体と、内層構造体の第２面上に配置された第２外層構造体とを備えるインターポーザであって、内層配線層は、第１絶縁樹脂層と第１絶縁樹脂層の表面に配置された配線と配線に接続し、第１絶縁樹脂層を貫通するビアとを備えており、第１外層構造体及び第２外層構造体は、第２絶縁樹脂層と第２絶縁樹脂層を貫通する外部接続ビアとを備えており、第１外層構造体又は第２外層構造体に備えられた外部接続ビアが、２つ以上のスタックされたビアから構成される。
【選択図】図１
【解決手段】インターポーザは、少なくとも１層の内層配線層を含む内層構造体と、内層構造体の第１面上に配置された第１外層構造体と、内層構造体の第２面上に配置された第２外層構造体とを備えるインターポーザであって、内層配線層は、第１絶縁樹脂層と第１絶縁樹脂層の表面に配置された配線と配線に接続し、第１絶縁樹脂層を貫通するビアとを備えており、第１外層構造体及び第２外層構造体は、第２絶縁樹脂層と第２絶縁樹脂層を貫通する外部接続ビアとを備えており、第１外層構造体又は第２外層構造体に備えられた外部接続ビアが、２つ以上のスタックされたビアから構成される。
【選択図】図１
【特許請求の範囲】
【請求項1】
少なくとも１層の内層配線層を含む内層構造体と、
前記内層構造体の第１面上に配置された第１外層構造体と、
前記内層構造体の第２面上に配置された第２外層構造体と、
を備えるインターポーザであって、
前記内層配線層は、第１絶縁樹脂層と前記第１絶縁樹脂層の表面に配置された配線と前記配線に接続し、前記第１絶縁樹脂層を貫通するビアとを備えており、
前記第１外層構造体及び前記第２外層構造体は、第２絶縁樹脂層と前記第２絶縁樹脂層を貫通する外部接続ビアとを備えており、
前記第１外層構造体又は前記第２外層構造体に備えられた前記外部接続ビアが、２つ以上のスタックされたビアから構成される、
インターポーザ。
前記内層構造体の第１面上に配置された第１外層構造体と、
前記内層構造体の第２面上に配置された第２外層構造体と、
を備えるインターポーザであって、
前記内層配線層は、第１絶縁樹脂層と前記第１絶縁樹脂層の表面に配置された配線と前記配線に接続し、前記第１絶縁樹脂層を貫通するビアとを備えており、
前記第１外層構造体及び前記第２外層構造体は、第２絶縁樹脂層と前記第２絶縁樹脂層を貫通する外部接続ビアとを備えており、
前記第１外層構造体又は前記第２外層構造体に備えられた前記外部接続ビアが、２つ以上のスタックされたビアから構成される、
インターポーザ。
【請求項2】
請求項１に記載のインターポーザであって、
前記スタックされたビアが、互いの接続部で異なる径である、
インターポーザ。
前記スタックされたビアが、互いの接続部で異なる径である、
インターポーザ。
【請求項3】
請求項１に記載のインターポーザであって、
前記第１外層構造体及び前記第２外層構造体の、少なくとも一方の前記第２絶縁樹脂層の弾性率が、前記第１絶縁樹脂層の弾性率よりも高い、
インターポーザ。
前記第１外層構造体及び前記第２外層構造体の、少なくとも一方の前記第２絶縁樹脂層の弾性率が、前記第１絶縁樹脂層の弾性率よりも高い、
インターポーザ。
【請求項4】
請求項１に記載のインターポーザであって、
前記第２絶縁樹脂層が、少なくともモールド樹脂またはガラス繊維が内包された樹脂を含む、
インターポーザ。
前記第２絶縁樹脂層が、少なくともモールド樹脂またはガラス繊維が内包された樹脂を含む、
インターポーザ。
【請求項5】
請求項１乃至請求項４のいずれか一項に記載のインターポーザに半導体装置を搭載した、
半導体パッケージ。
半導体パッケージ。
【請求項6】
請求項１乃至請求項４のいずれか一項に記載のインターポーザの製造方法であって、
支持基板の上に前記第１外層構造体を形成する第１の工程と、
前記第１外層構造体の上に前記内層構造体を形成する第２の工程と、
前記内層構造体の上に前記第２外層構造体を形成する第３の工程と、
前記第１外層構造体と前記支持基板とを剥離する第４の工程と、
前記第１外層構造体及び前記第２外層構造体の最外層の上に接続端子を形成する第５の工程と、
を含むインターポーザの製造方法。
支持基板の上に前記第１外層構造体を形成する第１の工程と、
前記第１外層構造体の上に前記内層構造体を形成する第２の工程と、
前記内層構造体の上に前記第２外層構造体を形成する第３の工程と、
前記第１外層構造体と前記支持基板とを剥離する第４の工程と、
前記第１外層構造体及び前記第２外層構造体の最外層の上に接続端子を形成する第５の工程と、
を含むインターポーザの製造方法。
【請求項7】
請求項６に記載のインターポーザの製造方法であって、
前記第１の工程が、フォトリソグラフィー工程及びレーザー工程の、１つ以上を含む、
インターポーザの製造方法。
前記第１の工程が、フォトリソグラフィー工程及びレーザー工程の、１つ以上を含む、
インターポーザの製造方法。
【請求項8】
請求項１乃至請求項４のいずれか一項に記載のインターポーザの製造方法であって、
支持基板の上に前記第２外層構造体を形成する第１の工程と、
前記第２外層構造体の上に前記内層構造体を形成する第２の工程と、
前記内層構造体の上に前記第１外層構造体を形成する第３の工程と、
前記第２外層構造体と前記支持基板とを剥離する第４の工程と、
前記第１外層構造体及び前記第２外層構造体の最外層の上に接続端子を形成する第５の工程と、
を含むインターポーザの製造方法。
支持基板の上に前記第２外層構造体を形成する第１の工程と、
前記第２外層構造体の上に前記内層構造体を形成する第２の工程と、
前記内層構造体の上に前記第１外層構造体を形成する第３の工程と、
前記第２外層構造体と前記支持基板とを剥離する第４の工程と、
前記第１外層構造体及び前記第２外層構造体の最外層の上に接続端子を形成する第５の工程と、
を含むインターポーザの製造方法。
【請求項9】
請求項８に記載のインターポーザの製造方法であって、
前記第３の工程が、フォトリソグラフィー工程及びレーザー工程の、１つ以上を含む、
インターポーザの製造方法。
前記第３の工程が、フォトリソグラフィー工程及びレーザー工程の、１つ以上を含む、
インターポーザの製造方法。
【請求項10】
請求項５に記載の半導体パッケージの製造方法であって、
支持基板の上に前記第１外層構造体を形成する第１の工程と、
前記第１外層構造体の上に前記内層構造体を形成する第２の工程と、
前記内層構造体の上に前記第２外層構造体を形成する第３の工程と、
前記第１外層構造体と前記支持基板とを剥離する第４の工程と、
前記第１外層構造体及び前記第２外層構造体の最外層の上に接続端子を形成する第５の工程と、
前記半導体装置を搭載する第６の工程と、
を含む半導体パッケージの製造方法。
支持基板の上に前記第１外層構造体を形成する第１の工程と、
前記第１外層構造体の上に前記内層構造体を形成する第２の工程と、
前記内層構造体の上に前記第２外層構造体を形成する第３の工程と、
前記第１外層構造体と前記支持基板とを剥離する第４の工程と、
前記第１外層構造体及び前記第２外層構造体の最外層の上に接続端子を形成する第５の工程と、
前記半導体装置を搭載する第６の工程と、
を含む半導体パッケージの製造方法。
【請求項11】
請求項１０に記載の半導体パッケージの製造方法であって、
前記第１の工程が、フォトリソグラフィー工程及びレーザー工程の、１つ以上を含む、
半導体パッケージの製造方法。
前記第１の工程が、フォトリソグラフィー工程及びレーザー工程の、１つ以上を含む、
半導体パッケージの製造方法。
【請求項12】
請求項５に記載の半導体パッケージの製造方法であって、
支持基板の上に前記第２外層構造体を形成する第１の工程と、
前記第２外層構造体の上に前記内層構造体を形成する第２の工程と、
前記内層構造体の上に前記第１外層構造体を形成する第３の工程と、
前記第２外層構造体と前記支持基板とを剥離する第４の工程と、
前記第１外層構造体及び前記第２外層構造体の最外層の上に接続端子を形成する第５の工程と、
前記半導体装置を搭載する第６の工程と、
を含む半導体パッケージの製造方法。
支持基板の上に前記第２外層構造体を形成する第１の工程と、
前記第２外層構造体の上に前記内層構造体を形成する第２の工程と、
前記内層構造体の上に前記第１外層構造体を形成する第３の工程と、
前記第２外層構造体と前記支持基板とを剥離する第４の工程と、
前記第１外層構造体及び前記第２外層構造体の最外層の上に接続端子を形成する第５の工程と、
前記半導体装置を搭載する第６の工程と、
を含む半導体パッケージの製造方法。
【請求項13】
請求項１２に記載の半導体パッケージの製造方法であって、
前記第３の工程が、フォトリソグラフィー工程及びレーザー工程の、１つ以上を含む、
半導体パッケージの製造方法。
前記第３の工程が、フォトリソグラフィー工程及びレーザー工程の、１つ以上を含む、
半導体パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置を実装するためのインターポーザ、インターポーザに半導体装置を実装した半導体パッケージ及びそれらの製造方法に関する。
【背景技術】
【0002】
近年では、複数個の異種半導体装置（半導体チップ）をインターポーザ上に搭載し、一つの高機能半導体パッケージとする、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）が実用化されている。この手法によればプロセスコストを増大させることなく、高機能化された一つの半導体装置である「半導体パッケージ」を得ることができる。
【0003】
また、上記のＳｉＰに搭載される半導体装置としては、積層ＤＲＡＭであるＨＢＭ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）が多く用いられる傾向にある。ＨＢＭは、一般的に接続端子のピッチが５５μｍ程度の狭ピッチであり、インターポーザにも同程度の接続端子を形成する必要がある。
【0004】
また、上記のようなインターポーザは、ＦＣ－ＢＧＡに接続されることとなるが、ＦＣ－ＢＧＡのＣＴＥ（Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｔｈｅｒｍａｌ Ｅｘｐａｎｓｉｏｎ）は１８ｐｐｍ／℃程度であり、半導体チップのＣＴＥ３ｐｐｍ／℃と比較すると高い。このため、インターポーザには、半導体チップとＦＣ－ＢＧＡの間のＣＴＥのミスマッチを緩和する機能を有することが求められる。
【0005】
さらに、半導体パッケージとしての組み立ての利便性のためには、半導体装置をインターポーザに実装した後に、これをＦＣ－ＢＧＡに実装できることが望ましい。このため、インターポーザはＦＣ－ＢＧＡと別個に自立する単体として存在できる必要がある。
【0006】
特許文献１においては、インターポーザの反りを抑制するために、半導体パッケージ（１）の製造方法として、板状の第１補強部材（５Ａ）と、第１導体パターン配線基板用積層体（２Ａ）と、第２導体パターン（２２１）上に配置された板状の第２補強部材（４Ａ）とを有する積層体（２０）を用意する工程と、積層体（２０）を加熱して絶縁層を熱硬化する工程と、第１補強部材（５Ａ）の一部を選択的に除去して、第１導体パターン（２２４）を露出させるための開口部を形成する工程と、第２補強部材（４Ａ）の一部を選択的に除去して第２導体パターン（２２１）を露出させるための開口部４１を形成する工程と第２補強部材（４Ａ）の開口部から露出する第２導体パターン（２２１）に、半導体素子（３）を接続する工程とを含む技術を開示している。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】国際公開第２０１３／０６５２８７号
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかし、特許文献１として示すインターポーザは、繊維基材に樹脂組成物を含浸させた構造であるため、形成できるビアの口径は直径５０μｍが限界となる。また、ビアとビアとのピッチについても１３０μｍが限界となり、積層ＤＲＡＭであるＨＢＭを搭載することが難しい。
【0009】
さらに、従来のインターポーザ及びこれらを用いた半導体パッケージにおいては、インターポーザ自体を検査した後に半導体装置を実装する工程を経ることが想定されていない。
【0010】
このため、従来の製造方法では、インターポーザ自体が検査保証されていない状況で、複数個のチップをインターポーザに実装することになる。
【0011】
その結果、半導体パッケージの歩留まりは、インターポーザの製造不良とチップ実装不良の合算であり、夫々切り分けることができない。
【0012】
具体的には、ＳｉＰの製造歩留まりは、簡易的に以下の試算式（１）によって記述できる。
「インターポーザ歩留まり」（ＹINTERPOSER）：（０～１の値）
半導体チップの実装の相乗平均歩留まり(「実装歩留まり」（ＹASSEMBRY）：（０～１の値）
ＳｉＰへの半導体装置の搭載個数：Ｎ（１以上の整数）
ＳｉＰの製造歩留まり（ＹTOTAL）：（０～１の値）
とすると、ＳｉＰの製造歩留まりは以下のとおりとなる。
（ＹTOTAL）＝（ＹINTERPOSER）×（ＹASSEMBRY）Ｎ ・・・・・（１）
「インターポーザ歩留まり」（ＹINTERPOSER）：（０～１の値）
半導体チップの実装の相乗平均歩留まり(「実装歩留まり」（ＹASSEMBRY）：（０～１の値）
ＳｉＰへの半導体装置の搭載個数：Ｎ（１以上の整数）
ＳｉＰの製造歩留まり（ＹTOTAL）：（０～１の値）
とすると、ＳｉＰの製造歩留まりは以下のとおりとなる。
（ＹTOTAL）＝（ＹINTERPOSER）×（ＹASSEMBRY）Ｎ ・・・・・（１）
【0013】
式（１）に記載の通り、ＳｉＰの製造歩留まりはインターポーザ歩留まりと、チップ実装の相乗平均歩留まりのチップ数の累乗となる。
【0014】
ここで、「インターポーザ歩留まり」（ＹINTERPOSER）及び「実装歩留まり」（ＹASSEMBRY）がともに９０％であり、７個のチップを搭載するＳｉＰの場合
（ＹINTERPOSER）＝（ＹASSEMBRY）＝９０％、 Ｎ＝７・・・・・・（２）
（ＹTOTAL）＝０．９×０．９７＝４３．０％・・・・・・・・・・・・・（３）
となり、各プロセス歩留まりが９０％としても、ＳｉＰ全体の製造歩留まりは極めて低くなる問題を生じる。
（ＹINTERPOSER）＝（ＹASSEMBRY）＝９０％、 Ｎ＝７・・・・・・（２）
（ＹTOTAL）＝０．９×０．９７＝４３．０％・・・・・・・・・・・・・（３）
となり、各プロセス歩留まりが９０％としても、ＳｉＰ全体の製造歩留まりは極めて低くなる問題を生じる。
【0015】
複数の半導体装置を実装して１つの半導体パッケージを構成するＳｉＰでは、個々の半導体装置が検査良品であったとしても、インターポーザの製造不良、実装不良が１か所でもある場合、ＳｉＰ全体（複数個の半導体装置全部）の廃棄に繋がる。この結果、搭載チップ数が増大すると、ＳｉＰ製造歩留まりは指数関数的に低下し、かつ廃棄される良品チップ数も増大する問題がある。
【0016】
さらに、従来の製造方法では、搭載半導体装置全面をモールド樹脂で固めるため、製造不良の存在する個々の半導体装置をリペアのために交換等をすることは不可能となる問題がある。
【0017】
リペアを可能にするためにはモールド前の電気検査が必要となるが、インターポーザが薄いためハンドリングが難しく、検査の実施が困難である。
【0018】
そこで、本発明では、リペア可能な自立性を持たせ、さらに微細配線に対応可能な６０μｍ以下の狭ピッチで、且つ高アスペクト比の半導体装置の接続用端子が形成可能なインターポーザを提供することを目的とする。
【課題を解決するための手段】
【0019】
上記の課題を解決するため、代表的な本発明のインターポーザの一つは、少なくとも１層の内層配線層を含む内層構造体と、内層構造体の第１面上に配置された第１外層構造体と、内層構造体の第２面上に配置された第２外層構造体とを備えるインターポーザであって、内層配線層は、第１絶縁樹脂層と第１絶縁樹脂層の表面に配置された配線と配線に接続し、第１絶縁樹脂層を貫通するビアとを備えており、第１外層構造体及び第２外層構造体は、第２絶縁樹脂層と第２絶縁樹脂層を貫通する外部接続ビアとを備えており、第１外層構造体又は第２外層構造体に備えられた外部接続ビアが、２つ以上のスタックされたビアから構成される。
【発明の効果】
【0020】
本発明によれば、リペア可能な自立性を持たせ、さらに微細配線に対応可能な６０μｍ以下の狭ピッチで、且つ高アスペクト比の半導体装置の接続用端子が形成可能なインターポーザを提供することができる。
【0021】
上記した以外の課題、構成及び効果は、以下の発明を実施するための形態における説明により明らかにされる。
【図面の簡単な説明】
【0022】
【図25】第１実施形態の変形例２のインターポーザの製造工程を説明する図である。
【図26】第１実施形態の変形例２のインターポーザの製造工程を説明する図である。
【図27】第１実施形態の変形例３、変形例５のインターポーザの製造工程を説明する図である。
【図28】第１実施形態の変形例３、変形例５のインターポーザの製造工程を説明する図である。
【図29】第１実施形態の変形例４のインターポーザの製造工程を説明する図である。
【図30】第１実施形態の変形例４のインターポーザの製造工程を説明する図である。
【発明を実施するための形態】
【0023】
以下、図面を参照して、本発明の実施形態について説明する。なお、この実施形態により本発明が限定されるものではない。また、図面の記載において、同一部分には同一の符号を付して示している。第１及び第２の呼称は特に順序や構成を限定するものではなく、説明の便宜上規定するものである。
【0024】
図面において示す各構成要素の位置、大きさ、形状、範囲などは、発明の理解を容易にするため、実際の位置、大きさ、形状、範囲などを表していない場合がある。このため、本発明は、必ずしも、図面に開示された位置、大きさ、形状、範囲などに限定されない。
【0025】
なお、本開示において、「面」とは、板状部材の面のみならず、板状部材に含まれる層について、板状部材の面と略平行な層の界面も指すことがある。また、「上面」、「下面」とは、板状部材や板状部材に含まれる層を図示した場合の、上方又は下方に示される面を意味し、図中ではＺ方向矢印の先端側を上面、矢印の反対側を下面と表記する。なお、「上面」、「下面」については、「第１面」、「第２面」と称することもある。
【0026】
また、「側面」とは、板状部材や板状部材に含まれる層における板状部材や層の厚みの部分を意味する。さらに、面の一部及び側面を合わせて「端部」ということがある。
【0027】
また、「上方」とは、板状部材又は層を水平に載置した場合の垂直上方の方向を意味する。さらに、「上方」及びこれと反対の「下方」については、これらを「Ｚ軸プラス方向」、「Ｚ軸マイナス方向」ということがあり、水平方向、及び垂直方向については、「Ｘ軸方向」、「Ｙ軸方向」ということがある。
【0028】
また、「平面形状」、「平面視」とは、上方から面又は層を視認した場合の形状を意味する。さらに、「断面形状」、「断面視」とは、板状部材又は層を特定の方向で切断した場合の水平方向から視認した場合の形状を意味する。
【0029】
さらに、「中心部」とは、面又は層の周辺部ではない中心部を意味する。そして、「中心方向」とは、面又は層の周辺部から面又は層の平面形状における中心に向かう方向を意味する。
【0030】
説明図中の外部接続ビア４及び１４について、インターポーザ１００の図中Ｚ軸方向の最外層側終端をトップ、内層構造体７側終端をボトムと定義する。
【0031】
（第１実施形態）
＜インターポーザの構造＞
図１（ａ）は本発明における第１実施形態のインターポーザ１００の断面模式図の例である。図１（ｂ）は本発明における第１実施形態のインターポーザ１００の外部接続ビア４を拡大した断面模式図の例である。図１（ｄ）は第１実施形態のインターポーザ１００に、半導体装置５０及び５１を搭載した半導体パッケージ１５０の断面模式図の例である。
＜インターポーザの構造＞
図１（ａ）は本発明における第１実施形態のインターポーザ１００の断面模式図の例である。図１（ｂ）は本発明における第１実施形態のインターポーザ１００の外部接続ビア４を拡大した断面模式図の例である。図１（ｄ）は第１実施形態のインターポーザ１００に、半導体装置５０及び５１を搭載した半導体パッケージ１５０の断面模式図の例である。
【0032】
なお、本開示では、インターポーザ１００の上下の面について、半導体装置５０及び５１が搭載される側を「第１面側」と称し、インターポーザ１００がマザーボードあるいはＦＣ－ＢＧＡへの接続する側を「第２面側」と称する。
【0033】
本実施形態ではまた、第２外層構造体１１の第２面側に第２接続端子１７が配置されている。第２接続端子１７はＦＣ－ＢＧＡ基板あるいはマザーボードへの接続端子となる。
【0034】
図１（ａ）におけるインターポーザ１００は、主に、第１外層構造体５、内層構造体７、第２外層構造体１１から構成される。
【0035】
第１外層構造体５は、内層構造体７の上方、つまりＺ軸プラス方向に配置されている。また、第１外層構造体５は第２絶縁樹脂層６で形成されており、第２絶縁樹脂層６には、Ｚ軸方向に第２絶縁樹脂層６を貫通する外部接続ビア４が形成されている。図１（ｂ）に示す様に、外部接続ビア４は互いの接合面で径の異なる上段外部接続ビア４ａと下段外部接続ビア４ｂから構成される。第２絶縁樹脂層６を貫通する外部接続ビア４は、第１外層構造体５の外部接続端子のパッドとして機能することができる。
【0036】
また、第１外層構造体５の第１面側には、第１接続端子（半田）１６が配置されている。
【0037】
内層構造体７は、第１外層構造体５と第２外層構造体１１との間に配置されている。
内層構造体７は、少なくとも１層の内層配線層を備えており、内層配線層は、第１絶縁樹脂層８、第１絶縁樹脂層の表面に配置された配線１０、及び、配線１０に接続し、第１絶縁樹脂層をＺ軸方向に貫通する導電部材を備えている。また、第１絶縁樹脂層を貫通する導電部材は、内層配線層のビア９として機能することができる。
内層構造体７は、少なくとも１層の内層配線層を備えており、内層配線層は、第１絶縁樹脂層８、第１絶縁樹脂層の表面に配置された配線１０、及び、配線１０に接続し、第１絶縁樹脂層をＺ軸方向に貫通する導電部材を備えている。また、第１絶縁樹脂層を貫通する導電部材は、内層配線層のビア９として機能することができる。
【0038】
第２外層構造体１１は、内層構造体７の下方、つまりＺ軸マイナス方向に配置されている。
【0039】
また、第２外層構造体１１は第２絶縁樹脂層１２で形成されており、第２絶縁樹脂層１２には、Ｚ軸方向に第２絶縁樹脂層１２を貫通する外部接続ビア１４が形成されている。第２絶縁樹脂層１２を貫通する外部接続ビア１４は、内層構造体７の最外層の配線層と接続するとともに、第２外層構造体１１の外部接続端子のパッドとして機能することができる。
【0040】
また、第２外層構造体１１の第２面側には、外部接続端子のパッド１５及び第２接続端子（半田）１７が配置されている。
【0041】
なお、インターポーザ１００のＺ軸方向の厚さは、内層構造体７、第１外層構造体５及び第２外層構造体１１を含む総厚が５０μｍ以上であることが望ましい。
【0042】
また、インターポーザ１００の第１外層構造体５及び第２外層構造体１１の厚みは、本実施形態で採用する厚さに限定されるものではないが、第１外層構造体５及び第２外層構造体１１が内層構造体７に比較して物理的剛性が高い場合には、第１外層構造体５及び第２外層構造体１１の厚みの和が内層構造体７よりも厚いことが望ましい。すなわち第１外層構造体５と第２外層構造体１１は、インターポーザ１００の総厚の半分以上あることが望ましい。
【0043】
＜半導体パッケージの構造＞
図１（ｄ）は、図１（ａ）で説明したインターポーザ１００の第１面側に半導体装置５０、５１をアンダーフィル１９及びモールド樹脂２０によって固定した半導体パッケージ１５０である。
図１（ｄ）は、図１（ａ）で説明したインターポーザ１００の第１面側に半導体装置５０、５１をアンダーフィル１９及びモールド樹脂２０によって固定した半導体パッケージ１５０である。
【0044】
なお、図１に記載の第１接続端子１６、及び第２接続端子１７は半田であるが、本実施形態により半田種類や半田組成は限定されず公知の導電材料を用いることができる。また、図１（ａ）、図１（ｄ）における第１接続端子１６は、第１外層構造体５の外部接続ビア４の上方に面一に形成されているが、第１接続端子１６と外部接続ビア４の位置関係や形状はこれに限定されるものではない。
【0045】
同様に、第２接続端子１７は、第２外層構造体１１の外部接続ビア１４上の外部接続端子のパッド１５に整合して形成されているが、必ずしもこのような構造に限定されるものではない。
【0046】
＜第１絶縁樹脂層及び第２絶縁樹脂層＞
図１（ａ）の第１実施形態におけるインターポーザ１００は、複数の半導体装置を搭載するＳｉＰ用インターポーザとして適用する場合、配線ルールが少なくともＬ／Ｓ＝８／８μｍ以下と微細配線が必要となる。このため、内層構造体７を構成する第１絶縁樹脂層８の厚みは少なくとも２５μｍ以下に薄く構成せざるをえない。
図１（ａ）の第１実施形態におけるインターポーザ１００は、複数の半導体装置を搭載するＳｉＰ用インターポーザとして適用する場合、配線ルールが少なくともＬ／Ｓ＝８／８μｍ以下と微細配線が必要となる。このため、内層構造体７を構成する第１絶縁樹脂層８の厚みは少なくとも２５μｍ以下に薄く構成せざるをえない。
【0047】
この結果、内層構造体７は、例え内層配線層が多層積層回路であっても、可撓性を有し、物理的剛性のない態様とならざるを得ない。
【0048】
＜外部接続ビア＞
図１（ａ）の第１実施形態におけるインターポーザ１００は、複数の半導体装置を搭載するＳｉＰ用インターポーザとして適用する場合、外部接続ビア４のピッチは狭いことが望ましく、具体的には６０μｍ以下が望ましい。
図１（ａ）の第１実施形態におけるインターポーザ１００は、複数の半導体装置を搭載するＳｉＰ用インターポーザとして適用する場合、外部接続ビア４のピッチは狭いことが望ましく、具体的には６０μｍ以下が望ましい。
【0049】
また、インターポーザ１００の第１外層構造体５及び第２外層構造体１１の厚みは、本実施形態で採用する厚さに限定されるものではないが、第１外層構造体５及び第２外層構造体１１が内層構造体７に比較して物理的剛性が高い場合には、第１外層構造体５及び第２外層構造体１１の厚みの和が内層構造体７よりも厚いことが望ましい。すなわち第１外層構造体５と第２外層構造体１１は、インターポーザ１００の総厚の半分以上あることが望ましい。
【0050】
一方、外部接続ビア４の径と高さの比となるアスペクト比が１より大きいことが望ましい。
【0051】
このため、本実施形態においては、複数の半導体装置を搭載するＳｉＰ用インターポーザに求められる微細配線引き回しの構造を内層構造体７で形成している。その上で、内層構造体７の入出力端子の部分を、第１外層構造体５及び第２外層構造体１１で形成することとしている。
【0052】
入出力端子の部分は、内層構造体７における微細配線に比較して、配線ルールに余裕があるため、第１外層構造体５及び第２外層構造体１１は剛性を有する材料を用いて形成することが可能となる。このため、物理的剛性を有しない内層構造体７を、物理的剛性を備える第１外層構造体５及び第２外層構造体１１によって挟み込むことにより、インターポーザ１００を全体として剛性を備える装置に構成することが可能となる。つまり、回路の微細特性と物理的剛性の特性を内層構造体７と２つの外層構造体とで機能分割を図り、相反する特性を組み合わせることによって、両者の優れた特性を兼ね備えたインターポーザを実現したものである。
【0053】
さらに本実施形態によれば、６０μｍピッチ以下の狭ピッチ外部接続ビア４を複数段積み重ねることによって、１より大きいアスペクト比を持ったビアを実現可能となる。本実施形態により、狭ピッチを維持しつつ、第１外層構造体５の厚みを増加可能となることよって、狭ピッチ接続と物理的剛性を両立できるインターポーザを実現するものである。
【0054】
＜外層構造体のＣＴＥと弾性率＞
第１外層構造体５及び第２外層構造体１１を構成する第２絶縁樹脂層にはフィラーを含有する非感光性絶縁樹脂から選択することが好ましい。また、第２絶縁樹脂層は、フィラーを含有する非感光性樹脂層であり、弾性率が５ＧＰａ以上、線熱膨張係数ＣＴＥが２０ｐｐｍ／℃以下のプリプレグ、ビルトアップ樹脂、モールド樹脂から選択されることがさらに好ましい。
第１外層構造体５及び第２外層構造体１１を構成する第２絶縁樹脂層にはフィラーを含有する非感光性絶縁樹脂から選択することが好ましい。また、第２絶縁樹脂層は、フィラーを含有する非感光性樹脂層であり、弾性率が５ＧＰａ以上、線熱膨張係数ＣＴＥが２０ｐｐｍ／℃以下のプリプレグ、ビルトアップ樹脂、モールド樹脂から選択されることがさらに好ましい。
【0055】
本実施形態における内層構造体７に適用可能な第１絶縁樹脂層は、感光性絶縁樹脂やビルトアップ樹脂であり、一般的な材料物性はＣＴＥが２０～８０ｐｐｍ／℃、弾性率は１．５～１０ＧＰａ以下の範囲の低弾性かつ高ＣＴＥ材料である。
【0056】
このため、上記の材料だけから形成されたインターポーザであると、ＦＣ－ＢＧＡのＣＴＥ１８ｐｐｍ／℃よりもＣＴＥが低く、半導体装置の低ＣＴＥとの緩衝機能を果たすインターポーザの実現は困難である。
【0057】
本実施形態では、この点においても、第１外層構造体５及び第２外層構造体１１に用いる第２絶縁樹脂層のＣＴＥが２０ｐｐｍ／℃以下であって、かつ、５ＧＰａ以上の高弾性率を有するモールド樹脂やプリプレグ、ビルトアップ樹脂から選択することで、インターポーザ全体のＣＴＥをＦＣ－ＢＧＡのＣＴＥである１５～３０ｐｐｍ／℃以下にすることが可能となる。
【0058】
第１外層構造体５及び第２外層構造体１１に用いる第２絶縁樹脂層のＣＴＥを２０ｐｐｍ／℃以下とした場合には、以下に説明する様に、インターポーザ１００全体のＣＴＥを低減できる効果を奏する。
【0059】
図２に本実施形態における総厚５０μｍのインターポーザ全体のＣＴＥと第１外層構造体及び第２外層構造体の使用材料のＣＴＥ及び弾性率の関係のシミュレーション結果を記載する。Ｙ軸にインターポーザ全体のＣＴＥ、Ｘ軸に第１及び第２外層構造体のＣＴＥを記載する。シミュレーション条件は下記である。尚、第１外層構造体及び第２外層構造体のＣＴＥと弾性率は同値の因子として計算した。
【0060】
・第１外層構造体
厚み：２０μｍ、銅配線の体積比率１０％固定 ＣＴＥ、弾性率は因子
・第２外層構造体
厚み：２０μｍ、銅配線の体積比率３０％固定 ＣＴＥ、弾性率は因子
・内層構造体
厚み：１０μｍ、ＣＴＥ：６５ｐｐｍ／℃、弾性率２ＧＰａ、銅配線厚２μｍ、銅配線体積比率８５％
インターポーザ総厚５０μｍ
厚み：２０μｍ、銅配線の体積比率１０％固定 ＣＴＥ、弾性率は因子
・第２外層構造体
厚み：２０μｍ、銅配線の体積比率３０％固定 ＣＴＥ、弾性率は因子
・内層構造体
厚み：１０μｍ、ＣＴＥ：６５ｐｐｍ／℃、弾性率２ＧＰａ、銅配線厚２μｍ、銅配線体積比率８５％
インターポーザ総厚５０μｍ
【0061】
このような条件下でシミュレーションを行った結果は、図２のグラフに示すとおりである。すなわち、図２から明らかなように、第１外層構造体５及び第２外層構造体１１のＣＴＥが２０ｐｐｍ／℃以下のものを使用することで、インターポーザ１００全体のＣＴＥは従来技術のＦＣ－ＢＧＡ基板よりも低く出来ることがわかる。
【0062】
第１外層構造体５及び第２外層構造体１１で高弾性材料を用いる程、インターポーザ全体のＣＴＥ低減効果が大きいこともわかる。
【0063】
これらのことから、第１外層構造体５及び第２外層構造体１１の弾性率が５ＧＰａ以上あれば効果的にインターポーザ全体のＣＴＥを低減できることが判明し、ＣＴＥは２０ｐｐｍ／℃以下、弾性率は５ＧＰａ以上から選択されることが望ましい。
【0064】
＜外層構造体の構成・銅体積率＞
図１（ａ）に示した第１実施形態のインターポーザ１００の第１外層構造体５及び第２外層構造体１１の外部接続ビア４及び外部接続ビア１４、パッド１５は、第１接続端子１６及び第２接続端子１７と内層構造体７の配線を電気的に接続する機能を有する。このため、第１外層構造体５及び第２外層構造体１１においては、基本的にＺ方向の接続経路で形成されている。
図１（ａ）に示した第１実施形態のインターポーザ１００の第１外層構造体５及び第２外層構造体１１の外部接続ビア４及び外部接続ビア１４、パッド１５は、第１接続端子１６及び第２接続端子１７と内層構造体７の配線を電気的に接続する機能を有する。このため、第１外層構造体５及び第２外層構造体１１においては、基本的にＺ方向の接続経路で形成されている。
【0065】
一方、内層構造体７においては、微細化に適した配線を用いてＺ軸方向及びＺ軸に直行する方向、すなわち、水平方向の配線引き回しを実現している。
【0066】
本実施形態におけるインターポーザに用いられる導電部材としては基本的に銅が用いられるが、銅のＣＴＥは１６ｐｐｍ／℃と比較的高いので第１外層構造体５及び第２外層構造体１１において、銅体積率が高いと、インターポーザ１００全体のＣＴＥを低くすることが困難となる。
【0067】
このため、第１外層構造体５及び第２外層構造体１１における銅体積率は８０％以下であることが望ましい。より望ましくは５０％以下であることが望ましい。さらに望ましくは３０％以下であることが望ましい。
【0068】
＜外層構造体の効果：クラック抑制＞
上述の通り、内層構造体７には、温度変化などに起因してクラックが発生し、配線層の断線に繋がる不具合が発生することが懸念される。この点、本実施形態のインターポーザ１００では、内層構造体７の両全面にわたり、第１外層構造体５及び第２外層構造体１１を形成することにより、微細な配線構造を有する内層構造体７の信頼性を高めることができる。
上述の通り、内層構造体７には、温度変化などに起因してクラックが発生し、配線層の断線に繋がる不具合が発生することが懸念される。この点、本実施形態のインターポーザ１００では、内層構造体７の両全面にわたり、第１外層構造体５及び第２外層構造体１１を形成することにより、微細な配線構造を有する内層構造体７の信頼性を高めることができる。
【0069】
なお、第１外層構造体５及び第２外層構造体１１が、内層構造体７の上面及び下面に部分的にしか形成されない場合には、内層構造体７に変形や応力集中によるクラックが発生することが判明している。
【0070】
このため、第１外層構造体５及び第２外層構造体１１は、内層構造体７の両全面に形成する必要がある。
【0071】
なお、本実施形態においては、第１外層構造体５及び第２外層構造体１１の物性及び特定の使用材料は特に規定しないが、第１外層構造体５及び第２外層構造体１１のＣＴＥは近いことが好ましい。
【0072】
＜外層構造体の効果：実装性＞
本実施形態によれば、第１外層構造体５及び第２外層構造体１１を内層構造体７の両面に配置することは、半導体装置の実装性の観点からも好適である。前述のとおり、内層構造体７の下面のみに第２外層構造体１１のみを配置する場合、各材料のＣＴＥ差異により、実装時の加熱によってインターポーザ１００に反りが発生する。このような反りは半導体装置の接続不良に直結するため、極小化することが望ましい。
本実施形態によれば、第１外層構造体５及び第２外層構造体１１を内層構造体７の両面に配置することは、半導体装置の実装性の観点からも好適である。前述のとおり、内層構造体７の下面のみに第２外層構造体１１のみを配置する場合、各材料のＣＴＥ差異により、実装時の加熱によってインターポーザ１００に反りが発生する。このような反りは半導体装置の接続不良に直結するため、極小化することが望ましい。
【0073】
本実施形態によるインターポーザ１００においては、比較的ＣＴＥが高く、低弾性率の内層構造体７を、低ＣＴＥ高弾性材料の第１外層構造体５及び第２外層構造体１１によって両面から挟み込むことにより、内層構造体７の熱変形を効果的に抑制することができる。
【0074】
このため、半導体装置５０及び５１の実装工程においてもインターポーザ１００の反りを十分抑制することが可能となる。
【0075】
＜内層構造体の構成＞
図１（ａ）及び図１（ｄ）に記載の内層構造体７は、第１絶縁樹脂層８、配線１０、第１絶縁樹脂層８を貫通する内層配線層のビア９から構成される。内層配線層の構成要素の厚み、層数、配線層パターン、ビア形状、ビアのテーパーの向き、ビア数等は本実施形態により限定されない。
図１（ａ）及び図１（ｄ）に記載の内層構造体７は、第１絶縁樹脂層８、配線１０、第１絶縁樹脂層８を貫通する内層配線層のビア９から構成される。内層配線層の構成要素の厚み、層数、配線層パターン、ビア形状、ビアのテーパーの向き、ビア数等は本実施形態により限定されない。
【0076】
内層構造体７は内層配線層が単層であっても複数層形成されていてもよく、本実施形態により層数及び厚みが限定されるものではないが、本実施形態によりインターポーザ１００においては、ＳｉＰへの適用を想定する場合、内層配線層は複数層形成されていることが好ましい。
【0077】
＜内層配線層の配線ルール＞
図１（ａ）に示した内層構造体７の内層配線層における配線１０の配線設計ルールは、チップ間微細接続に適用可能な配線設計ルールであることが望ましい。好ましくはＬ／Ｓ＝１５／１５μｍ以下であることが望ましい、より好ましくは１０／１０μｍ以下であることが望ましい。さらに好ましくはＬ／Ｓ＝８／８μｍ以下であることが望ましい。Ｌ／Ｓが１５／１５μｍ以上である場合、従来技術のＦＣ－ＢＧＡの配線ルールと同等となり、ＨＢＭ等の実装には適さない。
図１（ａ）に示した内層構造体７の内層配線層における配線１０の配線設計ルールは、チップ間微細接続に適用可能な配線設計ルールであることが望ましい。好ましくはＬ／Ｓ＝１５／１５μｍ以下であることが望ましい、より好ましくは１０／１０μｍ以下であることが望ましい。さらに好ましくはＬ／Ｓ＝８／８μｍ以下であることが望ましい。Ｌ／Ｓが１５／１５μｍ以上である場合、従来技術のＦＣ－ＢＧＡの配線ルールと同等となり、ＨＢＭ等の実装には適さない。
【0078】
＜外層構造体の絶縁樹脂層：非感光性樹脂＞
図１（ａ）の第１外層構造体５及び第２外層構造体１１の構成要素である第２絶縁樹脂層１２は、非感光性絶縁樹脂であれば、エポキシ‐フェノール樹脂、エポキシ‐フェノールエステル樹脂、エポキシ‐シアネート樹脂、シアネート樹脂、ベンゾシクロブテン、ポリイミド、ポリベンゾオキサゾール等から選択できる。さらにフィラーやガラスクロスを含有していてもよい。
図１（ａ）の第１外層構造体５及び第２外層構造体１１の構成要素である第２絶縁樹脂層１２は、非感光性絶縁樹脂であれば、エポキシ‐フェノール樹脂、エポキシ‐フェノールエステル樹脂、エポキシ‐シアネート樹脂、シアネート樹脂、ベンゾシクロブテン、ポリイミド、ポリベンゾオキサゾール等から選択できる。さらにフィラーやガラスクロスを含有していてもよい。
【0079】
＜内層構造体の絶縁樹脂層：感光性樹脂＞
図１（ａ）の内層構造体７の構成要素である第１絶縁樹脂層８の材料は、感光性絶縁樹脂であれば、ベンゾシクロブテン、ポリイミド、ポリベンゾオキサゾール、エポキシ樹脂、エポキシアクリレート、アクリレート等の公知技術を適用することができる。本実施形態における第１絶縁樹脂層８は、少なくともＬ／Ｓ＝８／８μｍ以下の微細配線形成が必要なことから、微細配線形成に有利な感光性絶縁樹脂であることが望ましい。
図１（ａ）の内層構造体７の構成要素である第１絶縁樹脂層８の材料は、感光性絶縁樹脂であれば、ベンゾシクロブテン、ポリイミド、ポリベンゾオキサゾール、エポキシ樹脂、エポキシアクリレート、アクリレート等の公知技術を適用することができる。本実施形態における第１絶縁樹脂層８は、少なくともＬ／Ｓ＝８／８μｍ以下の微細配線形成が必要なことから、微細配線形成に有利な感光性絶縁樹脂であることが望ましい。
【0080】
＜内層構造体の絶縁樹脂層：非感光性樹脂＞
第１絶縁樹脂層８は、非感光性絶縁樹脂を用いてもよい。例えば、第１絶縁樹脂層８は、エポキシ‐フェノール樹脂、エポキシ‐フェノールエステル樹脂、エポキシ‐シアネート樹脂、シアネート樹脂、ベンゾシクロブテン、ポリイミド、ポリベンゾオキサゾールを用いることができる。第１絶縁樹脂層８は、さらにフィラーやガラスクロスを含有していてもよい。これにより、第１絶縁樹脂層８は、インターポーザに高い剛性を付与できる。
第１絶縁樹脂層８は、非感光性絶縁樹脂を用いてもよい。例えば、第１絶縁樹脂層８は、エポキシ‐フェノール樹脂、エポキシ‐フェノールエステル樹脂、エポキシ‐シアネート樹脂、シアネート樹脂、ベンゾシクロブテン、ポリイミド、ポリベンゾオキサゾールを用いることができる。第１絶縁樹脂層８は、さらにフィラーやガラスクロスを含有していてもよい。これにより、第１絶縁樹脂層８は、インターポーザに高い剛性を付与できる。
【0081】
＜内層構造体の絶縁樹脂層：感光性樹脂のメリット＞
第１絶縁樹脂層８が感光性絶縁樹脂である場合、直径２０μｍ以下の微小ビアの形成が±３μｍ以下のフォトリソグラフィーの位置精度で形成することができる。このため、インターポーザに搭載する半導体装置の数を最大化することや、接続ビアの数についても最大化することが可能となる。
第１絶縁樹脂層８が感光性絶縁樹脂である場合、直径２０μｍ以下の微小ビアの形成が±３μｍ以下のフォトリソグラフィーの位置精度で形成することができる。このため、インターポーザに搭載する半導体装置の数を最大化することや、接続ビアの数についても最大化することが可能となる。
【0082】
感光性絶縁樹脂であれば、ビア形成時間がビア数に依存せず、一括で形成することができる点で有利である。なお、非感光性絶縁樹脂を用いた場合、レーザー加工などによってビアを形成するが、位置精度が±１０μｍ程度となり、ビアの数が増加すると加工時間が長くなる。
【0083】
＜内層配線層の絶縁樹脂層の厚み＞
第１絶縁樹脂層８の厚みは、２５μｍ以下とすることが望ましい。ここで言う第１絶縁樹脂層８の厚みは上下層の銅配線パターン間の樹脂厚を指す。第１絶縁樹脂層の厚みが２５μｍ以上であると、直径２０μｍ以下の小径ビアの形成が難しくなり、配線密度を上げることが困難となる。より好ましくは第１絶縁樹脂層の厚みは１５μｍ以下である。さらに好ましくは１０μｍ以下である。
第１絶縁樹脂層８の厚みは、２５μｍ以下とすることが望ましい。ここで言う第１絶縁樹脂層８の厚みは上下層の銅配線パターン間の樹脂厚を指す。第１絶縁樹脂層の厚みが２５μｍ以上であると、直径２０μｍ以下の小径ビアの形成が難しくなり、配線密度を上げることが困難となる。より好ましくは第１絶縁樹脂層の厚みは１５μｍ以下である。さらに好ましくは１０μｍ以下である。
【0084】
なお、第１絶縁樹脂層８の厚みは、適用する配線ルールや回路のインピーダンス整合によって適宜調整することが可能である。
【0085】
＜内層配線層のビア径＞
内層配線層のビア９の直径は、４０μｍ以下であることが望ましい。ここで言うビア９の直径は、最大直径部を指す。ビア９の直径は４０μｍ以上であると配線高密度化に支障を生じる。より好ましくは直径３０μｍ以下が望ましい。さらに好ましくは２０μｍ以下であることが配線高密度化に寄与できるので望ましい。
内層配線層のビア９の直径は、４０μｍ以下であることが望ましい。ここで言うビア９の直径は、最大直径部を指す。ビア９の直径は４０μｍ以上であると配線高密度化に支障を生じる。より好ましくは直径３０μｍ以下が望ましい。さらに好ましくは２０μｍ以下であることが配線高密度化に寄与できるので望ましい。
【0086】
＜内層配線層の配線の厚み＞
配線１０の厚みは、１５μｍ以下であることが望ましい。より好ましくは１０μｍ以下であることが望ましい。さらに好ましくは８μｍ以下であることが望ましい。１５μｍ以上である場合、使用するフォトリソグラフィー用のレジストにもよるが、Ｌ／Ｓ＝１５／１５μｍ以下の微細配線形成が困難となる。配線の厚みは、適用する配線ルールや回路のインピーダンス整合によって適宜調整することが望ましい。
配線１０の厚みは、１５μｍ以下であることが望ましい。より好ましくは１０μｍ以下であることが望ましい。さらに好ましくは８μｍ以下であることが望ましい。１５μｍ以上である場合、使用するフォトリソグラフィー用のレジストにもよるが、Ｌ／Ｓ＝１５／１５μｍ以下の微細配線形成が困難となる。配線の厚みは、適用する配線ルールや回路のインピーダンス整合によって適宜調整することが望ましい。
【0087】
＜内層配線層の配線材料＞
配線１０に用いる材料は、銅、アルミニウム、ニッケル、銀、金、タングステン、鉄、ニオブ、タンタル、チタン、クロムからなる単体金属及びその合金あるいは添加元素を含んでいてもよい。またこれらの各種材料の層状構造としてもよい。あるいは、これらの材料を含む導電性ペースト、あるいはカーボン、導電性樹脂等であってもよい。
配線１０に用いる材料は、銅、アルミニウム、ニッケル、銀、金、タングステン、鉄、ニオブ、タンタル、チタン、クロムからなる単体金属及びその合金あるいは添加元素を含んでいてもよい。またこれらの各種材料の層状構造としてもよい。あるいは、これらの材料を含む導電性ペースト、あるいはカーボン、導電性樹脂等であってもよい。
【0088】
例えば、第１絶縁樹脂層８上にスパッタで金属層を形成する場合、チタン、クロム、ニッケル等を単一の層または合金層として形成した後に、銅を形成することが一般的に行われる。第１絶縁樹脂層８の上面に無電解銅めっきあるいは無電解ニッケルめっきによる層を形成することも好ましい。配線１０は電解銅めっきであることが一般的で簡便かつ安価で望ましい。
【0089】
＜インターポーザの厚さ＞
本実施形態におけるインターポーザ１００の厚さは、少なくとも５０μｍ以上であることが望ましい。図３に示すように、厚さが５０μｍより薄い場合、インターポーザ１００自体に十分な剛性が得られず、後の外部接続端子形成工程、電気検査工程、半導体装置搭載工程で不良発生が極めて多くなる。
本実施形態におけるインターポーザ１００の厚さは、少なくとも５０μｍ以上であることが望ましい。図３に示すように、厚さが５０μｍより薄い場合、インターポーザ１００自体に十分な剛性が得られず、後の外部接続端子形成工程、電気検査工程、半導体装置搭載工程で不良発生が極めて多くなる。
【0090】
本実施形態によれば、半導体装置を搭載する前段階でインターポーザ単体の電気検査が可能となるので、式１に記載するインターポーザの製造・検査後の歩留まりを
（ＹINTERPOSER）＝１００％・・・・・・・・・・・（４）
とすることができる。よってＳｉＰ製造歩留まり（ＹTOTAL）の向上に貢献することができる。
（ＹINTERPOSER）＝１００％・・・・・・・・・・・（４）
とすることができる。よってＳｉＰ製造歩留まり（ＹTOTAL）の向上に貢献することができる。
【0091】
＜外層構造体内の外部接続ビアの構造＞
第１外層構造体５を構成する第２絶縁樹脂層６はＳｉＰ製造歩留まりの向上を得るためには厚いことが望ましく、具体的には厚み２５μｍ以上が望ましい。ここで、例えばＨＢＭ等の狭いピッチに対応するためには、外部接続ビア４の径が２５μｍ以下となるため、外部接続ビア４の径と高さのアスペクト比は１以上が望ましい。
第１外層構造体５を構成する第２絶縁樹脂層６はＳｉＰ製造歩留まりの向上を得るためには厚いことが望ましく、具体的には厚み２５μｍ以上が望ましい。ここで、例えばＨＢＭ等の狭いピッチに対応するためには、外部接続ビア４の径が２５μｍ以下となるため、外部接続ビア４の径と高さのアスペクト比は１以上が望ましい。
【0092】
外部接続ビア４の形成方法として、フォトリソグラフィーによる電解めっき法や、第２絶縁樹脂層６にレーザーで開口し開口部への電解めっきなどの形成方法がとられるが、いずれの方法も外部接続ビア４のアスペクト比が１までが一般的となっており、それ以上となると形状不良が発生し収率が大幅に低下する。
【0093】
そこで本実施形態では、外部接続ビア４の形成を２回以上に分けて実施することで、高いアスペクト比を実現する。具体的には図１２（ｂ）～（ｆ）に示す様に、上段外部接続ビア４ａをフォトリソグラフィーと電解めっきで形成し、第２絶縁樹脂層６を成膜の後、レーザーで下段外部接続ビア４ｂに該当する開口を形成し、開口部に電解めっきで下段外部接続ビア４ｂを形成する。いずれの工程でも上段外部接続ビア４ａ・下段外部接続ビア４ｂはアスペクト比が１以上となると形成の難易度が高くなるが、このように２回に分けて外部接続ビア４を形成することでさらに高いアスペクト比を実現する。本実施形態では２回の例を示しているが、第２絶縁樹脂層６の仕様に応じて複数回実施しても良く、上段外部接続ビア４ａ、及び下段外部接続ビア４ｂのそれぞれの製造方法には、フォトリソグラフィー工程、レーザー工程を任意に組み合わせで選択しても良い。
【0094】
本実施形態の、外部接続ビア４を上段外部接続ビア４ａ・下段外部接続ビア４ｂの２回に分けて形成する場合、上段外部接続ビア４ａ・下段外部接続ビア４ｂの位置ずれが課題となる。上段外部接続ビア４ａ・下段外部接続ビア４ｂのいずれか一方が、他方の径の外側にずれた場合、接触面積低下による電気抵抗の低下が懸念される。
【0095】
そこで、本実施形態では図１（ｂ）に示す様に、上段外部接続ビア４ａと下段外部接続ビア４ｂが互いの接合面で異なる径を持った構造となる。図１（ｂ）では、上段外部接続ビア４ａのボトム径φ１と下段外部接続ビア４ｂのトップ径φ２がφ１＜φ２の関係となるが、これに限らず図１（ｃ）に示す様に上段外部接続ビア４ａのボトム径φ１と下段外部接続ビア４ｂのトップ径φ２がφ１＞φ２の関係となっても同様の効果を得ることができる。図１２に示す本実施形態では、下段外部接続ビア４ｂをレーザー加工によってビアを形成するが、位置精度が±１０μｍ程度のため、上段外部接続ビア４ａと下段外部接続ビア４ｂの径の差は２０μｍ以上が望ましい。上段外部接続ビア４ａと下段外部接続ビア４ｂの径の差は装置の精度に応じて適宜設定しても良い。
【0096】
＜第１実施形態＞
図１（ｂ）を参照して、第１実施形態のインターポーザについて説明する。なお、以下に説明するテーパー形状・逆テーパー形状とは、本実施形態のインターポーザに対し半導体装置搭載面を上に見た場合の説明となる。説明のため各図には半導体装置搭載面を示すＺ軸を記載しており、矢印の先端側が半導体装置搭載面、すなわちインターポーザの上側となる。
図１（ｂ）を参照して、第１実施形態のインターポーザについて説明する。なお、以下に説明するテーパー形状・逆テーパー形状とは、本実施形態のインターポーザに対し半導体装置搭載面を上に見た場合の説明となる。説明のため各図には半導体装置搭載面を示すＺ軸を記載しており、矢印の先端側が半導体装置搭載面、すなわちインターポーザの上側となる。
【0097】
図１（ｂ）は本実施形態のインターポーザの外部接続ビア４周辺を拡大した図であり、上段外部接続ビア４ａが円柱形状、下段外部接続ビア４ｂが円柱形状で構成されている。上段外部接続ビア４ａのボトム径φ１と下段外部接続ビア４ｂのトップ径φ２が異なる径となり、図１（ｂ）に示すφ１＜φ２、もしくは図１（ｃ）に示すφ１＞φ２のいずれかとなる。
【0098】
【0099】
図４は上段外部接続ビア４ａの径がトップからボトムにかけて小さくなるテーパー形状、下段外部接続ビア４ｂが円柱形状で構成されている変形例１である。上段外部接続ビア４ａのボトム径φ１と下段外部接続ビア４ｂのトップ径φ２がφ１＜φ２の関係となる。
【0100】
図５は上段外部接続ビア４ａの径がトップからボトムにかけて大きくなる逆テーパー形状、下段外部接続ビア４ｂが円柱形状で構成されている変形例２である。上段外部接続ビア４ａのボトム径φ１と下段外部接続ビア４ｂのトップ径φ２が異なる径となり、図５（ａ）に示すφ１＜φ２、もしくは図５（ｂ）に示すφ１＞φ２のいずれかとなる。
【0101】
図６は上段外部接続ビア４ａが円柱形状、下段外部接続ビア４ｂの径がトップからボトムにかけて小さくなるテーパー形状で構成されている変形例３である。上段外部接続ビア４ａのボトム径φ１と下段外部接続ビア４ｂのトップ径φ２が異なる径となり、図６（ａ）に示すφ１＞φ２、もしくは図６（ｂ）に示すφ１＜φ２のいずれかとなる。
【0102】
図７は上段外部接続ビア４ａの径がトップからボトムにかけて小さくなるテーパー形状、下段外部接続ビア４ｂの径がトップからボトムにかけて小さくなるテーパー形状で構成されている変形例４である。上段外部接続ビア４ａのボトム径φ１と下段外部接続ビア４ｂのトップ径φ２がφ１＜φ２となる。
【0103】
図８は上段外部接続ビア４ａの径がトップからボトムにかけて大きくなる逆テーパー形状、下段外部接続ビア４ｂの径がトップからボトムにかけて小さくなるテーパー形状で構成されている変形例５である。上段外部接続ビア４ａのボトム径φ１と下段外部接続ビア４ｂのトップ径φ２が図８（ａ）に示すφ１＝φ２、図８（ｂ）に示すφ１＜φ２、図８（ｃ）に示すφ１＞φ２のいずれかを選択することができる。
【0104】
図９は上段外部接続ビア４ａが円柱形状、下段外部接続ビア４ｂの径がトップからボトムにかけて大きくなる逆テーパー形状で構成されている変形例６である。上段外部接続ビア４ａのボトム径φ１と下段外部接続ビア４ｂのトップ径φ２がφ１＞φ２となる。
【0105】
図１０は上段外部接続ビア４ａの径がトップからボトムにかけて小さくなるテーパー形状、下段外部接続ビア４ｂの径がトップからボトムにかけて大きくなる逆テーパー形状で構成されている変形例７である。上段外部接続ビア４ａのボトム径φ１と下段外部接続ビア４ｂのトップ径φ２が図１０（ａ）に示すφ１＝φ２、図１０（ｂ）に示すφ１＜φ２、図１０（ｃ）に示すφ１＞φ２のいずれかを選択することができる。
【0106】
図１１は上段外部接続ビア４ａの径がトップからボトムにかけて大きくなる逆テーパー形状、下段外部接続ビア４ｂの径がトップからボトムにかけて大きくなる逆テーパー形状で構成されている変形例８である。上段外部接続ビア４ａのボトム径φ１と下段外部接続ビア４ｂのトップ径φ２がφ１＞φ２となる。
【0107】
（製造工程の概略説明）
本実施形態におけるインターポーザ製造方法の概略は下記の工程からなる。
まず、支持基板を準備したのち、以下の工程によって、インターポーザを得ることができる。
支持基板の上に第１外層構造体を形成する第１の工程、
第１外層構造体の上に内層構造体を形成する第２の工程、
内層構造体の上に第２外層構造体を形成する第３の工程、
第１外層構造体と支持基板とを剥離する第４の工程、
第１外層構造体及び第２外層構造体の最外層の上に接続端子を形成する第５の工程
本実施形態におけるインターポーザ製造方法の概略は下記の工程からなる。
まず、支持基板を準備したのち、以下の工程によって、インターポーザを得ることができる。
支持基板の上に第１外層構造体を形成する第１の工程、
第１外層構造体の上に内層構造体を形成する第２の工程、
内層構造体の上に第２外層構造体を形成する第３の工程、
第１外層構造体と支持基板とを剥離する第４の工程、
第１外層構造体及び第２外層構造体の最外層の上に接続端子を形成する第５の工程
【0108】
第１外層構造体及び第２外層構造体の形成が完了すると、支持基板がなくともインターポーザ単体で十分な剛性を確保することができる。このため、以降の工程では、支持基板から剥離してインターポーザあるいは半導体パッケージを製造することができるようになる。
【0109】
支持基板がないため、基板両面に露出する外部接続端子に表面処理や、半田バンプ形成、突起電極形成が可能となる。こうしてインターポーザ両面に第１及び第２接続端子を形成できる。
【0110】
【0111】
＜支持基板準備工程＞
図１２（ａ）に示すように、まず、支持基板１を準備する。支持基板１は、例えば、ガラス基板上にレーザー剥離層を設け、レーザー剥離層上に金属層２を設けたものを用いることができる。金属層２は無電解めっき、スパッタによって形成してもよい。あるいは、ＣＣＬ（Ｃｕｐｐｅｒ Ｃｌａｄ ｌａｍｉｎａｔｅ）基板上にプリプレグを介して、金属層２としてキャリア銅箔を形成した支持基板を用いてもよい。ここで、キャリア銅箔は、キャリア銅箔－剥離層－極薄銅箔の３層構造となっており、剥離層界面で物理的に容易に剥離することができる銅箔である。支持基板の種類は上記したものに限定されず、公知の様々な基板を用いることができる。
図１２（ａ）に示すように、まず、支持基板１を準備する。支持基板１は、例えば、ガラス基板上にレーザー剥離層を設け、レーザー剥離層上に金属層２を設けたものを用いることができる。金属層２は無電解めっき、スパッタによって形成してもよい。あるいは、ＣＣＬ（Ｃｕｐｐｅｒ Ｃｌａｄ ｌａｍｉｎａｔｅ）基板上にプリプレグを介して、金属層２としてキャリア銅箔を形成した支持基板を用いてもよい。ここで、キャリア銅箔は、キャリア銅箔－剥離層－極薄銅箔の３層構造となっており、剥離層界面で物理的に容易に剥離することができる銅箔である。支持基板の種類は上記したものに限定されず、公知の様々な基板を用いることができる。
【0112】
図１２（ｂ）は金属層２上にフォトリソグラフィー用レジスト層形成後、パターニングしてフォトリソグラフィー用のレジストパターン３を形成した基板である。フォトリソグラフィー用レジストの厚みは形成するパッド高さを鑑みて適宜決定する。本実施形態では、液状のフォトリソグラフィー用レジストを３０μｍで塗布し、第１接続端子のパッドとして６０μｍピッチ、直径２５μｍの円柱パッドが形成できるようパターンを形成した。
【0113】
図１２（ｃ）は図１２（ｂ）の工程の後に、電解銅めっきにより上段外部接続ビア４ａを形成し、その後、フォトリソグラフィー用レジスト剥離を行ったものである。円柱形状の上段外部接続ビア４ａは、パッドとして機能することとなる。本実施形態では、銅めっきによる上段外部接続ビア４ａのＺ方向の平均高さを２５μｍで形成した。
【0114】
図１２（ｄ）は、第１外層構造体５となる第２絶縁樹脂層６を形成した図である。本実施形態における非感光性樹脂からなる第２絶縁樹脂層６は、少なくともフィラーを含有する非感光性樹脂であり、弾性率が５ＧＰａ以上、ＣＴＥが２０ｐｐｍ／℃以下のプリプレグ、ビルトアップ樹脂、モールド樹脂から選択されることが望ましい。本実施形態では、７０μｍ厚のフィルム状モールド樹脂を用いて、真空ラミネートにより第２絶縁樹脂層６を形成した。非感光性樹脂の種類、厚み、形成方法は本実施形態に限るものではなく、適宜の材料や形成方法を選択することが可能である。
【0115】
【0116】
図１２（ｆ）は図１２（ｅ）の工程の後に、電解銅めっき用のシード層を形成し、さらに開口部に電解銅めっきにより下段外部接続ビア４ｂを形成、さらに第２絶縁樹脂層６をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を行い、下段外部接続ビア４ｂを露出させたものである。下段外部接続ビア４ｂの露出方法は、本実施形態の方法に限定されるものではなく、公知のグラインダーによる研磨、バフ研磨、ベルト研磨、フライカット法であってもよい。これにより、本実施形態では第１外層構造体５の第２絶縁樹脂層６の中にパッドとなる外部接続ビア４が形成されることとなる。本実施形態では、第１外層構造体５は厚さ６０μｍで形成した。
【0117】
図１３（ｇ）は、第１外層構造体５の上方に内層構造体７の第１絶縁樹脂層８を形成し、ビア９を形成したものである。本実施形態においては、第１絶縁樹脂層８を、感光性絶縁樹脂を用いて６μｍ厚で形成し、直径６μｍのビア９を形成している。
【0118】
第１絶縁樹脂層８に非感光性樹脂を用いた場合、レーザー加工によってビア９を形成することができる。レーザー加工はＣＯ２レーザー、ＵＶレーザー等の一般的レーザー加工を用いることができる。また、レーザー加工後の残渣を除去する目的で、適宜デスミア処理等の公知処理を行ってもよい。レーザー加工やデスミア処理は本実施形態により限定されない。非感光性絶縁樹脂層を用いた実施形態の場合、第１絶縁樹脂層８を１０μｍ厚で形成し、直径１５μｍのビア９を形成している。
【0119】
図１３（ｈ）は、第１絶縁樹脂層８にシード金属層（非図示）を形成した後に、フォトリソグラフィー用のレジストパターン３を形成し、さらに電解めっきによって内層配線層のビア９及び配線１０を形成したものである。第１絶縁樹脂層８に感光性絶縁樹脂を用いた場合の本実施形態においては、シード金属層としてＴｉ／Ｃｕ＝５０／３００ｎｍをスパッタリングにより形成し、フォトリソグラフィー用レジスト厚は５μｍで形成した。これにより、Ｌ／Ｓ＝２／２μｍのフォトリソグラフィー用のレジストパターン３を形成後、電解めっきを用いて厚さ２μｍの配線１０を形成した。
【0120】
第１絶縁樹脂層８に非感光性絶縁樹脂を用いた場合の本実施形態においては、図１３（ｈ）と同様、シード金属層（非図示）として無電解銅めっき層を０．８μｍで形成し、フォトリソグラフィー用レジストを厚さ１０μｍで形成した。これにより、Ｌ／Ｓ＝５／５μｍのレジストパターン３を形成後、電解めっきを用いて厚さ５μｍの配線１０を形成した。
【0121】
図１３（ｉ）は、フォトリソグラフィー用のレジストパターン３を剥離後にシード金属層を除去し、第１絶縁樹脂層８及びビア９と配線１０からなる内層配線層が形成された図を示している。
【0122】
なお、配線形成方法、絶縁樹脂層の形成方法は本実施形態の方法に限定されるものではなく、適宜の形成方法を選択することが可能である。
【0123】
図１３（ｊ）は図１３（ｇ）～（ｉ）に示した工程をさらに３回繰り返すことで、配線１０及び第１絶縁樹脂層８がそれぞれ４層積層された内層構造体７を示したものである。１層当たりの第１絶縁樹脂層８の厚さは６μｍ、配線１０の厚さは２μｍとし、最外層の配線１０の厚さは１２μｍとしている。この結果、内層構造体７の厚みは３６μｍとなっている。
【0124】
第１絶縁樹脂層８に非感光性絶縁樹脂を用いた場合の本実施形態おいても、図１３（ｊ）の記載と同様に、図１３（ｇ）～（ｉ）に示した工程をさらに３回繰り返すことで、配線１０及び第１絶縁樹脂層８がそれぞれ４層積層された内層構造体７を形成した。１層当たりの第１絶縁樹脂層８の厚さは１０μｍ、配線１０の厚さは５μｍとし、前述同様に最外層の配線１０の厚さは１２μｍとしている。この結果、内層構造体７の厚みは５２μｍとなっている。
【0125】
図１３（ｋ）は、第２外層構造体１１を形成する工程を説明する図である。まず、内層構造体７の上方に、第２外層構造体１１の第２絶縁樹脂層１２となるプリプレグ、キャリア付き銅箔を積層プレスで形成する。本実施形態では、キャリア箔厚１８μｍ、薄銅箔側３μｍ厚のキャリア付き銅箔を用い、３μｍの薄銅箔１３をプリプレグ側に配置した。プリプレグは７０μｍ厚のものを用いた。尚、図１３（ｋ）以降の工程は、第１絶縁樹脂層８に感光性絶縁樹脂及び非感光性絶縁樹脂を用いた場合も共通で同工程とした。
【0126】
図１４（ｌ）は、キャリア付き銅箔からキャリア箔を剥離除去し、さらにＣＯ２レーザーを用いて第２外層構造体１１に外部接続ビア１４を形成したものを示している。この後、レーザー開口部をデスミア処理し、さらに無電解銅めっきによりビア部へ０．６μｍ厚の無電解銅めっき層を形成した（非図示）。本実施形態では、直径６０μｍのビアを１５０μｍピッチで形成した。
【0127】
図１４（ｍ）は、フォトリソグラフィー用のレジストパターン３を形成した後に、電解銅めっきによりパッド１５を形成したものである。本実施形態では、電解銅めっき層をパッド１５が１８μｍ厚になるように形成した。
【0128】
図１４（ｎ）は、フォトリソグラフィー用のレジストパターン３の除去後、薄銅箔１３及び無電解銅めっき層をエッチング除去し、第２外層構造体１１を形成した図である。本実施形態では、第２外層構造体に直径７５μｍ、パッド厚１５μｍのパッド１５が、１５０μｍピッチで形成されている。
【0129】
図１４（ｏ）は、図１４（ｎ）の上下を反転して示した図であり、支持基板１を除去する工程を示したものである。第２外層構造体１１の表面に保護シートを設けた後に（非図示）金属層２をエッチング除去し、さらに第２外層構造体１１の保護シートを除去（非図示）することによって、第１外層構造体５に外部接続ビア４と第２外層構造体１１にパッド１５が露出したインターポーザ１００を得ることができる。
【0130】
本実施形態によれば、内層構造体７の両面に、高弾性、低ＣＴＥ材料から選択される第１外層構造体５及び第２外層構造体１１が形成されており、総厚５０μｍ以上のインターポーザ１００が形成されることとなる。このように形成されたインターポーザは、インターポーザ単体で、搬送することができる剛性を有している。また、インターポーザからは、支持体が除去されていることから、インターポーザの両面が露出された状態となっており、図１４（ｏ）以降の工程は、インターポーザ表裏に第１接続端子１６及び第２接続端子１７を形成することが可能となる。
【0131】
図１５（ｐ）は、第１外層構造体５の外部接続端子である外部接続ビア４（パッド）と第２外層構造体１１の外部接続端子のパッド１５に表面処理を行う工程を示している。これらの表面処理の種類や厚みは適宜の公知の手法を採用することができる。
【0132】
表面処理後には、両パッド層上に半田を形成することができる。この半田の形成方法についても、スクリーン印刷法、ボール搭載法、電気めっき法、フォトリソグラフィー用のレジストパターン形成後に溶融半田充填する等の公知方法を適宜に採用することができる。本実施形態では、表面処理として無電解Ｎｉ／Ｐｄ／Ａｕを両面に実施し、表裏共にはんだボール工法を用いて半田形成した。こうして、第１外層構造体５及び第２外層構造体１１上に第１接続端子１６及び第２接続端子１７が形成された本実施形態におけるインターポーザ１００を得ることができる。
【0133】
図１５（ｑ）は、インターポーザ１００の両面の第１接続端子１６及び第２接続端子１７に対して電気検査探針を同時に接触させてインターポーザ１００の電気検査を実施する工程を示している。
【0134】
具体的な電気検査及びその結果を活用した製造手順は、以下のとおりとなる。
１） 接続端子からインターポーザの電気検査を行う第１の検査工程
２） 第１の検査工程の結果に基づき、インターポーザの良否を判断する第１の判断工程
３） 第１の判断工程において「良」と判断されたインターポーザに、半導体装置を搭載する仮接続工程
４） 仮接続された半導体パッケージに対して、電気検査を行う第２の検査工程
５） 第２の検査工程の結果に基づき、半導体パッケージの良否を判断する第２の判断工程
６） 第２の判断工程において「否」と判断された半導体パッケージに対して、実装の修復及び／又は交換を行う補修工程
１） 接続端子からインターポーザの電気検査を行う第１の検査工程
２） 第１の検査工程の結果に基づき、インターポーザの良否を判断する第１の判断工程
３） 第１の判断工程において「良」と判断されたインターポーザに、半導体装置を搭載する仮接続工程
４） 仮接続された半導体パッケージに対して、電気検査を行う第２の検査工程
５） 第２の検査工程の結果に基づき、半導体パッケージの良否を判断する第２の判断工程
６） 第２の判断工程において「否」と判断された半導体パッケージに対して、実装の修復及び／又は交換を行う補修工程
【0135】
なお、上記の製造手順に加えて、以下の手順を実行してもよい。
７） 補修工程の後に半導体パッケージに対して電気検査を行う第３の検査工程
８） 第３の検査工程の結果に基づき、半導体パッケージの良否を判断する第３の判断工程
９） 第３の判断工程において「良」と判断された半導体パッケージの半導体装置とインターポーザとの間隙にアンダーフィルを供給する固定工程
７） 補修工程の後に半導体パッケージに対して電気検査を行う第３の検査工程
８） 第３の検査工程の結果に基づき、半導体パッケージの良否を判断する第３の判断工程
９） 第３の判断工程において「良」と判断された半導体パッケージの半導体装置とインターポーザとの間隙にアンダーフィルを供給する固定工程
【0136】
図１５（ｒ）は、本実施形態における複数個のインターポーザが格子状に連続的に形成されているパネル原反をＡ－Ａ部分でダイシングすることで個片化し、個々のインターポーザを切り出す工程を示す図である。こうして本実施形態におけるインターポーザ１００を製造することができる。
【0137】
（半導体装置搭載方法）
次に、図１６を参照して、本実施形態におけるインターポーザへ半導体装置を搭載し半導体パッケージを製造する方法について説明する。
次に、図１６を参照して、本実施形態におけるインターポーザへ半導体装置を搭載し半導体パッケージを製造する方法について説明する。
【0138】
図１６（ａ）は、インターポーザ上に半導体装置５０及び５１を搭載し、半導体パッケージを製造する工程の概略断面図である。本実施形態において用いられるインターポーザは、インターポーザ単体としての電気検査を実施済みであり、良品であることが確認されたものを用いている。
【0139】
半導体装置の実装方法は、例えば、マスリフロー、ＴＣＢ（Ｔｈｅｒｍａｌ－Ｃｏｍｐｒｅｓｓｉｏｎ Ｂｏｎｄｉｎｇ）などの公知の実装技術を用いることができる。ＴＣＢを用いれば、複数半導体装置の搭載中やリフロー中に位置ズレや、インターポーザの高温加熱によるＣＴＥミスマッチが発生しにくい。
【0140】
また、本実施形態におけるアンダーフィル工程は、ＮＣＦ（Ｎｏｎ－Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）やＮＣＰ（Ｎｏｎ－Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）等は採用せず、キャピラリーアンダーフィルを用いることが望ましい。これは、キャピラリーアンダーフィルを採用すれば、後の電気検査において、半導体装置に不良が発見された場合、不良となった半導体装置の交換が容易であるためである。
【0141】
次に、図１６（ｂ）は、本実施形態における半導体パッケージとしてのＳｉＰの電気検査を示す図である。第２接続端子１７に検査プローブ１８を接触させて電気検査を行うことにより、個々に搭載された半導体装置を含めた「実装歩留まり（ＹASSEMBRY）」を検査することができ、実装不良あるいは半導体装置の不良を特定することができる。
【0142】
図１６（ｃ）は、前工程で特定した実装不良あるいは不良の半導体装置５２を部分的に取り外し、良品の半導体装置５３に交換する工程を示した断面模式図である。本実施形態においては、搭載した半導体装置は、モールド樹脂やアンダーフィルでチップ固定しないため、実装不良の箇所や不良の半導体装置を部分的修正することが可能となる。修正後に（ＹASSEMBRY）＝１００％にすることができる。
【0143】
よって本実施形態におけるインターポーザによれば、統合するチップ個数ＮによることなくＳｉＰ組立全歩留まり（ＹTOTAL）の向上に貢献することができる。修正は、ＴＣＢ実装の逆の工程を行うことで実行可能である。
【0144】
図１７（ｄ）は、複数の半導体装置が搭載された本実施形態による半導体パッケージ１５０にアンダーフィル供給装置５４を用いてアンダーフィル１９を形成するキャピラリーアンダーフィル工程を示す図である。検査修正後にアンダーフィル１９を用いて、半導体装置を本実施形態におけるインターポーザに固定することができる。
【0145】
図１７（ｅ）は、さらに半導体装置上にモールド樹脂２０を形成した断面模式図である。本モールド樹脂による固定工程は必ずしも必須の工程ではない。また、モールドによる固定は、公知の適宜の方法を採用することができる。さらにモールド樹脂２０上面を研磨し、半導体装置の上端を露出させてもよい。
【0146】
以上図１６（ａ）～図１７（ｄ）あるいは（ｅ）の工程を経て、半導体装置が搭載された、半導体パッケージ１５０を作成することができる。本実施形態によれば、インターポーザが独立して存在するため、下記利点が得られる。
１）（ＹINTERPOSER）＝１００％の検査保証済みインターポーザを実装工程で用いることができる。さらにリペア回収により（ＹASSEMBRY）＝１００％に近づけることができる。よってＳｉＰ組立全歩留まりを向上させることが可能となる。
２）ＦＣ－ＢＧＡとインターポーザ１００が独立しているので、インターポーザに半導体装置を搭載し、半導体パッケージとした後にＦＣ－ＢＧＡやマザーボードに実装することも可能であるし、インターポーザをＦＣ－ＢＧＡやマザーボードに実装した後に半導体装置を搭載することも可能となり、製造工程の自由度を向上することができる。
３）各部材のＣＴＥについても、インターポーザが半導体装置とＦＣ－ＢＧＡ基板の中間値とすることができるため、半導体装置とインターポーザを先に組立て、後にＢＧＡへ実装することによって、半導体装置とＦＣ－ＢＧＡとのＣＴＥの整合を仲介することができ、接続信頼性向上に寄与する。
４）インターポーザをＦＣ－ＢＧＡを介さす直接マザーボードに接続する形態も適宜選択することができる。
１）（ＹINTERPOSER）＝１００％の検査保証済みインターポーザを実装工程で用いることができる。さらにリペア回収により（ＹASSEMBRY）＝１００％に近づけることができる。よってＳｉＰ組立全歩留まりを向上させることが可能となる。
２）ＦＣ－ＢＧＡとインターポーザ１００が独立しているので、インターポーザに半導体装置を搭載し、半導体パッケージとした後にＦＣ－ＢＧＡやマザーボードに実装することも可能であるし、インターポーザをＦＣ－ＢＧＡやマザーボードに実装した後に半導体装置を搭載することも可能となり、製造工程の自由度を向上することができる。
３）各部材のＣＴＥについても、インターポーザが半導体装置とＦＣ－ＢＧＡ基板の中間値とすることができるため、半導体装置とインターポーザを先に組立て、後にＢＧＡへ実装することによって、半導体装置とＦＣ－ＢＧＡとのＣＴＥの整合を仲介することができ、接続信頼性向上に寄与する。
４）インターポーザをＦＣ－ＢＧＡを介さす直接マザーボードに接続する形態も適宜選択することができる。
【0147】
（製造方法の変形例の詳細説明）
図１２～図１５に示すインターポーザの製造方法は、支持基板上に、インターポーザの片面側の内、第１外層構造体（半導体装置搭載面側）より製造する製造方法である。図１８～図２２に記載のインターポーザの製造方法の変形例として、支持基板上に、第２外層構造体（ＢＧＡやマザーボードへの接続側）より製造する製造方法を適宜選択することが可能である。インターポーザの製造方法の変形例を図１８～図２２を参照し説明する。インターポーザの製造方法の変形例で使用する各材料及び各工程について、図１２～図１５に示すインターポーザの製造方法と同様の項目に関しては詳細の説明を省略する。
図１２～図１５に示すインターポーザの製造方法は、支持基板上に、インターポーザの片面側の内、第１外層構造体（半導体装置搭載面側）より製造する製造方法である。図１８～図２２に記載のインターポーザの製造方法の変形例として、支持基板上に、第２外層構造体（ＢＧＡやマザーボードへの接続側）より製造する製造方法を適宜選択することが可能である。インターポーザの製造方法の変形例を図１８～図２２を参照し説明する。インターポーザの製造方法の変形例で使用する各材料及び各工程について、図１２～図１５に示すインターポーザの製造方法と同様の項目に関しては詳細の説明を省略する。
【0148】
＜支持基板準備工程＞
図１８（ａ）に示すように、まず、支持基板１を準備する。支持基板１は、例えば、ガラス基板上にレーザー剥離層を設け、レーザー剥離層上に金属層２を設けたものを用いることができる。金属層２は無電解めっき、スパッタによって形成してもよい。あるいは、ＣＣＬ（Ｃｕｐｐｅｒ Ｃｌａｄ ｌａｍｉｎａｔｅ）基板上にプリプレグを介して、金属層２としてキャリア銅箔を形成した支持基板を用いてもよい。ここで、キャリア銅箔は、キャリア銅箔－剥離層－極薄銅箔の３層構造となっており、剥離層界面で物理的に容易に剥離することができる銅箔である。支持基板の種類は上記したものに限定されず、公知の様々な基板を用いることができる。
図１８（ａ）に示すように、まず、支持基板１を準備する。支持基板１は、例えば、ガラス基板上にレーザー剥離層を設け、レーザー剥離層上に金属層２を設けたものを用いることができる。金属層２は無電解めっき、スパッタによって形成してもよい。あるいは、ＣＣＬ（Ｃｕｐｐｅｒ Ｃｌａｄ ｌａｍｉｎａｔｅ）基板上にプリプレグを介して、金属層２としてキャリア銅箔を形成した支持基板を用いてもよい。ここで、キャリア銅箔は、キャリア銅箔－剥離層－極薄銅箔の３層構造となっており、剥離層界面で物理的に容易に剥離することができる銅箔である。支持基板の種類は上記したものに限定されず、公知の様々な基板を用いることができる。
【0149】
図１８（ｂ）は、第２外層構造体１１を形成する工程を説明する図である。まず、支持基板１の上方に、第２外層構造体１１の第２絶縁樹脂層１２となるプリプレグ、キャリア付き銅箔を積層プレスで形成する。本実施形態では、キャリア箔厚１８μｍ、薄銅箔側３μｍ厚のキャリア付き銅箔を用い、３μｍの薄銅箔１３をプリプレグ側に配置した。プリプレグは７０μｍ厚のものを用いた。
【0150】
図１８（ｃ）は、キャリア付き銅箔からキャリア箔を剥離除去し、さらにＣＯ２レーザーを用いて第２外層構造体１１に外部接続ビア１４を形成したものを示している。この後、レーザー開口部をデスミア処理し、さらに無電解銅めっきによりビア部へ０．６μｍ厚の無電解銅めっきを形成した（非図示）。本実施形態では、直径６０μｍのビアを１５０μｍピッチで形成した。
【0151】
図１８（ｄ）は、フォトリソグラフィー用のレジストパターン３を形成した後に、電解銅めっきにより配線１０を形成したものである。本実施形態では、配線１０を１５μｍ厚で形成した。
【0152】
図１８（ｅ）は、フォトリソグラフィー用のレジストパターン３の除去後、薄銅箔１３及び無電解銅めっき層をエッチング除去し、配線１０をＣＭＰを行い２μｍまで薄化し、第２外層構造体１１を形成した図である。
【0153】
図１９（ｆ）は、第２外層構造体１１の上方に内層構造体７の第１絶縁樹脂層８を形成し、ビア９を形成したものである。本実施形態においては、第１絶縁樹脂層８を、感光性絶縁樹脂を用いて６μｍ厚で形成し、直径１５μｍのビア９を形成している。
【0154】
図１９（ｇ）は、第１絶縁樹脂層８にシード金属層（非図示）を形成した後に、フォトリソグラフィー用のレジストパターン３を形成し、さらに電解めっきによって内層配線層のビア９及び配線１０を形成したものである。本実施形態においては、シード金属層としてＴｉ／Ｃｕ＝５０／３００ｎｍをスパッタリングにより形成し、フォトリソグラフィー用レジスト厚は５μｍで形成した。これにより、Ｌ／Ｓ＝２／２μｍのフォトリソグラフィー用のレジストパターン３を形成後、電解めっきを用いて厚さ２μｍの配線１０を形成した。
【0155】
図１９（ｈ）は、フォトリソグラフィー用のレジストパターン３を剥離後にシード金属層を除去し、第１絶縁樹脂層８及びビア９と配線１０からなる内層配線層が形成された図を示している。
【0156】
なお、配線形成方法、絶縁樹脂層の形成方法は本実施形態の方法に限定されるものではなく、適宜の形成方法を選択することが可能である。
【0157】
図１９（ｉ）は図１９（ｆ）～（ｈ）に示した工程をさらに３回繰り返すことで、配線１０及び第１絶縁樹脂層８がそれぞれ４層積層された内層構造体７を示したものである。１層当たりの第１絶縁樹脂層８の厚さは６μｍ、配線１０の厚さは２μｍとし、最外層の配線１０の厚さは５μｍとしている。この結果、内層構造体７の厚みは２９μｍとなっている。
【0158】
図１９（ｊ）は、内層構造体７の露出面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を行い平坦化した図を示す。表面を平坦化することで、以降のフォトリソグラフィー工程における解像性能を向上させることができるが、本工程は適宜選択して良い。
【0159】
図２０（ｌ）は図２０（ｋ）でシード金属層（非図示）を全面に形成後、シード金属層上にフォトリソグラフィー用レジスト層を形成し、パターニングしてフォトリソグラフィー用のレジストパターン３を形成した基板である。フォトリソグラフィー用レジストの厚みは形成するパッド高さを鑑みて適宜決定する。本実施形態では、液状のフォトリソグラフィー用レジストを３０μｍで塗布し、第１接続端子のパッドとして６０μｍピッチ、直径２５μｍの円柱パッドが形成できるようパターンを形成した。
【0160】
図２０（ｍ）は図２０（ｌ）の工程の後に、電解銅めっきにより下段外部接続ビア４ｂを形成し、その後、フォトリソグラフィー用レジストパターン３、シード金属層の除去を行ったものである。本実施形態では、銅めっきによる下段外部接続ビア４ｂのＺ方向の平均高さを２５μｍで形成した。
【0161】
図２０（ｎ）は、第１外層構造体５となる第２絶縁樹脂層６を形成した図である。本実施形態における非感光性樹脂からなる第２絶縁樹脂層６は、少なくともフィラーを含有する非感光性樹脂であり、弾性率が５ＧＰａ以上、ＣＴＥが２０ｐｐｍ以下のプリプレグ、ビルトアップ樹脂、モールド樹脂から選択されることが望ましい。本実施形態では、７０μｍ厚のフィルム状モールド樹脂を用いて、真空ラミネートにより第２絶縁樹脂層６を形成した。非感光性樹脂の種類、厚み、形成方法は本実施形態に限るものではなく、適宜の材料や形成方法を選択することが可能である。
【0162】
【0163】
図２１（ｐ）は図２１（ｏ）の工程の後に、電解銅めっき用のシード層(非図示)を形成し、さらに開口部に電解銅めっきにより上段外部接続ビア４ａを形成、さらに第２絶縁樹脂層６をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を行い、上段外部接続ビア４ａを露出させたものである。上段外部接続ビア４ａの露出方法は、本実施形態の方法に限定されるものではなく、公知のグラインダーによる研磨、バフ研磨、ベルト研磨、フライカット法であってもよい。これにより、本実施形態では第１外層構造体５の第２絶縁樹脂層６の中にパッドとなる外部接続ビア４が形成されることとなる。本実施形態では、第１外層構造体５は厚さ６０μｍで形成した。
【0164】
図２１（ｑ）は、支持基板１を除去する工程を示したものである。
【0165】
図２２（ｒ）はフォトリソグラフィー用のレジストパターン３を形成する工程を示したものである。
【0166】
図２２（ｓ）は、電解銅めっきによりパッド１５を形成した後、フォトリソグラフィー用のレジストパターン３の除去後、金属層２を除去する工程を示したものである。
【0167】
以降、図１５記載と同工程を経ることで、本実施形態におけるインターポーザ１００を得ることができる。
【0168】
（第１実施形態）
図１（ｂ）、及び図１（ｃ）に記載の第１実施形態の他の製造工程を説明する。第１外層構造体５の製造方法は図２３～図２４に示す。第１外層構造体５の第２絶縁樹脂層６を２層に分けて形成する。以降は図１３～図１５に示す製造方法と同様のため説明を省略している。
図１（ｂ）、及び図１（ｃ）に記載の第１実施形態の他の製造工程を説明する。第１外層構造体５の製造方法は図２３～図２４に示す。第１外層構造体５の第２絶縁樹脂層６を２層に分けて形成する。以降は図１３～図１５に示す製造方法と同様のため説明を省略している。
【0169】
図２３記載の支持基板１を準備する工程（ａ）、フォトリソグラフィー用のレジストパターン３を形成する工程（ｂ）、上段外部接続ビア４ａを形成する工程（ｃ）、第２絶縁樹脂層６の形成（ｄ）は図１２に示す製造方法と同様である。
【0170】
【0171】
【0172】
図２４（ｇ）は、図２３（ｆ）の工程の後、電解銅めっきにより下段外部接続ビア４ｂを形成し、その後、フォトリソグラフィー用レジスト剥離、電解銅めっきのシード層となる金属層の露出部をエッチングにより除去したものである。
【0173】
【0174】
【0175】
【0176】
（第１実施形態の効果）
第１実施形態の効果を図１（ｂ）及び図１（ｃ）を用いて説明する。外部接続ビア４が本発明の第１実施形態の形態をとることで、外層構造体の外部接続ビアを高アスペクトで形成できるため、ＨＢＭ等の狭ピッチに対応可能なインターポーザを提供できる。
第１実施形態の効果を図１（ｂ）及び図１（ｃ）を用いて説明する。外部接続ビア４が本発明の第１実施形態の形態をとることで、外層構造体の外部接続ビアを高アスペクトで形成できるため、ＨＢＭ等の狭ピッチに対応可能なインターポーザを提供できる。
【0177】
さらに図１（ｂ）に示す様に、上段外部接続ビア４ａのボトム径φ１と下段外部接続ビア４ｂのトップ径φ２の関係が、φ１＜φ２となるようにすることで、上段外部接続ビア４ａボトムが下段外部接続ビア４ｂトップの外周より外側にずれることを防ぐことが可能となり、接続部の信頼性や抵抗値増大を防止することができる。
【0178】
また、図１（ｃ）に示す様に、上段外部接続ビア４ａのボトム径φ１と下段外部接続ビア４ｂのトップ径φ２の関係がφ１＞φ２となるよう選択しても良く、下段外部接続ビア４ｂトップが上段外部接続ビア４ａボトムの外周より外側にずれることを防ぐことが可能となり、接続部の信頼性や抵抗値増大を防止することができる。
【0179】
また、本実施形態によるインターポーザ１００は、前述したように、インターポーザ単体で、搬送することができる剛性を有していることから、半導体装置の搭載前にインターポーザ１００自体の電気検査を行うことができ、インターポーザの良否判定を行うことができる。このため、この後の半導体パッケージ製造工程に対して、良品と判断されたインターポーザのみを提供することができ、ＳｉＰ組立歩留まり向上に貢献することができる。
【0180】
（第１実施形態の変形例１）
次に、第１実施形態の図４記載の変形例１による製造工程を説明する。製造工程に、製造工程の変形例となる図１８～図２２を用いる点が異なり、以降は図１５を用いる。下段外部接続ビア４ｂを図２０（ｌ）～（ｍ）に示すフォトリソグラフィーで形成することで、下段外部接続ビア４ｂの形状を円柱状にすることができる。また、上段外部接続ビア４ａを、図２１（ｏ）に示すレーザー開口によりテーパー形状のビア開口を形成することで、上段外部接続ビア４ａの形状をテーパー形状にすることができる。
次に、第１実施形態の図４記載の変形例１による製造工程を説明する。製造工程に、製造工程の変形例となる図１８～図２２を用いる点が異なり、以降は図１５を用いる。下段外部接続ビア４ｂを図２０（ｌ）～（ｍ）に示すフォトリソグラフィーで形成することで、下段外部接続ビア４ｂの形状を円柱状にすることができる。また、上段外部接続ビア４ａを、図２１（ｏ）に示すレーザー開口によりテーパー形状のビア開口を形成することで、上段外部接続ビア４ａの形状をテーパー形状にすることができる。
【0181】
（第１実施形態の変形例１の効果）
図４記載の変形例１に図示するように上段外部接続ビア４ａのボトム径φ１と下段外部接続ビア４ｂのトップ径φ２の関係が、φ１＜φ２となるようにすることで、上段外部接続ビア４ａボトムが下段外部接続ビア４ｂトップの外周より外側にずれることを防ぐことが可能となり、接続部の信頼性や抵抗値増大を防止することができる。
図４記載の変形例１に図示するように上段外部接続ビア４ａのボトム径φ１と下段外部接続ビア４ｂのトップ径φ２の関係が、φ１＜φ２となるようにすることで、上段外部接続ビア４ａボトムが下段外部接続ビア４ｂトップの外周より外側にずれることを防ぐことが可能となり、接続部の信頼性や抵抗値増大を防止することができる。
【0182】
（第１実施形態の変形例２）
次に、第１実施形態の図５記載の変形例２による製造工程を説明する。製造工程に、製造工程の変形例となる図１８～図１９、第１外層構造体５の製造工程に図２５～図２６を用いる点が異なり、以降は図１５を用いる。第１外層構造体５の第２絶縁樹脂層６を２層に分けて製造する点が大きく異なり、以降に製造工程を図２５～図２６を用いて説明する。なお、詳細な説明は図１２～図１５に示す製造方法と同様のため省略している。
次に、第１実施形態の図５記載の変形例２による製造工程を説明する。製造工程に、製造工程の変形例となる図１８～図１９、第１外層構造体５の製造工程に図２５～図２６を用いる点が異なり、以降は図１５を用いる。第１外層構造体５の第２絶縁樹脂層６を２層に分けて製造する点が大きく異なり、以降に製造工程を図２５～図２６を用いて説明する。なお、詳細な説明は図１２～図１５に示す製造方法と同様のため省略している。
【0183】
図２５（ａ）は図２０（ｋ）の内層構造体７を形成した図である。図２５（ｂ）は図２５（ａ）の工程の後に、フォトリソグラフィー用レジスト層形成後、パターニングしてフォトリソグラフィー用のレジストパターン３を形成した。
【0184】
【0185】
図２５（ｄ）は図２５（ｃ）の工程の後に、第１外層構造体５となる第２絶縁樹脂層６を形成し、さらに第２絶縁樹脂層６をグラインダーで研削し、下段外部接続ビア４ｂを露出させた図である。本実施形態では、３５μｍ厚のフィルム状モールド樹脂を用いて、真空ラミネートにより第２絶縁樹脂層６を形成した。
【0186】
図２６（ｅ）は図２５（ｄ）の工程の後に、フォトリソグラフィー用レジスト層形成後、パターニングして逆テーパー形状になるようにフォトリソグラフィー条件を調整し、フォトリソグラフィー用のレジストパターン３を形成した基板である。
【0187】
【0188】
図２６（ｇ）は図２６（ｆ）の工程の後に、第１外層構造体５となる第２絶縁樹脂層６をさらに形成し、さらに第２絶縁樹脂層６をグラインダーで研削し、上段外部接続ビア４ａを露出させた図である。本実施形態では、３５μｍ厚のフィルム状モールド樹脂を用いて、真空ラミネートにより第２絶縁樹脂層６を形成した。
【0189】
【0190】
（第１実施形態の変形例２の効果）
変形例２の効果を図５（ａ）及び（ｂ）を用いて説明する。外部接続ビア４が変形例２の形態をとることで、外部接続ビア４がパッドとして半導体装置と接続される際、隣接するパッド間のギャップを広く取ることができる。第１接続端子１６に半田が用いられる場合、半導体装置との接合で押しつぶされた半田は隣接するパッド方向に広がり、ショートする可能性があるが、本変形例ではギャップが広く取れるためショートを防ぐことが可能となり、収率改善の効果を得ることができる。
変形例２の効果を図５（ａ）及び（ｂ）を用いて説明する。外部接続ビア４が変形例２の形態をとることで、外部接続ビア４がパッドとして半導体装置と接続される際、隣接するパッド間のギャップを広く取ることができる。第１接続端子１６に半田が用いられる場合、半導体装置との接合で押しつぶされた半田は隣接するパッド方向に広がり、ショートする可能性があるが、本変形例ではギャップが広く取れるためショートを防ぐことが可能となり、収率改善の効果を得ることができる。
【0191】
さらに図５（ａ）に示す様に、上段外部接続ビア４ａのボトム径φ１と下段外部接続ビア４ｂのトップ径φ２の関係が、φ１＜φ２となるようにすることで、上段外部接続ビア４ａボトムが下段外部接続ビア４ｂトップの外周より外側にずれることを防ぐことが可能となり、接続部の信頼性や抵抗値増大を防止することができる。
【0192】
また、図５（ｂ）に示す様に、上段外部接続ビア４ａのボトム径φ１と下段外部接続ビア４ｂのトップ径φ２の関係がφ１＞φ２となるよう選択しても良く、下段外部接続ビア４ｂトップが上段外部接続ビア４ａボトムの外周より外側にずれることを防ぐことが可能となり、接続部の信頼性や抵抗値増大を防止することができる。
【0193】
（第１実施形態の変形例３）
次に、第１実施形態の図６記載の変形例３による製造工程を説明する。製造工程に、製造工程の変形例となる図１８～図２０（ｋ）、第１外層構造体５の製造工程に図２７～図２８を用いる点が異なり、以降は図１５を用いる。第１外層構造体５の第２絶縁樹脂層６を２層に分けて製造する点が大きく異なり、製造工程を図２７～図２８を用いて示す。
次に、第１実施形態の図６記載の変形例３による製造工程を説明する。製造工程に、製造工程の変形例となる図１８～図２０（ｋ）、第１外層構造体５の製造工程に図２７～図２８を用いる点が異なり、以降は図１５を用いる。第１外層構造体５の第２絶縁樹脂層６を２層に分けて製造する点が大きく異なり、製造工程を図２７～図２８を用いて示す。
【0194】
図２７（ａ）は図２０（ｋ）の内層構造体７を形成した図である。図２７（ｂ）は、内層構造体７上に、第１外層構造体５となる第２絶縁樹脂層６を形成した図である。本実施形態では、３５μｍ厚のフィルム状モールド樹脂を用いて、真空ラミネートにより第２絶縁樹脂層６を形成した。
【0195】
【0196】
図２７（ｄ）は図２７（ｃ）の工程の後に、電解銅めっき用のシード層（非図示）を形成し、さらに開口部に電解銅めっきにより下段外部接続ビア４ｂを形成、さらに第２絶縁樹脂層６表面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を行い、下段外部接続ビア４ｂを露出させたものである。
【0197】
【0198】
図２８（ｆ）は図２８（ｅ）の工程の後に、電解銅めっきにより円柱状に上段外部接続ビア４ａを形成し、その後、フォトリソグラフィー用レジスト剥離、エッチングによる電解銅めっき用のシード層の除去を行ったものである。
【0199】
図２８（ｇ）は、第１外層構造体５となる第２絶縁樹脂層６を形成し、さらに第２絶縁樹脂層６をグラインダーにて研磨を行い、上段外部接続ビア４ａを露出させたものである。
【0200】
【0201】
（第１実施形態の変形例３の効果）
変形例３の効果を図６を用いて説明する。外部接続ビア４が変形例３の形態をとることで、インターポーザ１００に半導体装置を実装する際に、内層構造体７内のビア９や配線１０へのダメージを軽減し破断を防ぐことができる。半導体装置をＴＣＢで搭載する場合、熱と同時に大きな荷重をかけるため、この荷重が内層構造体７内のビア９や配線１０へのダメージとなる。本変形例３の外部接続ビア４の形状では、半導体装置からの荷重に対し第１外層構造体５内の第２絶縁樹脂層６で負荷を分散する効果がある。即ち、上段外部接続ビア４ａのボトム外周部や、下段外部接続ビア４ｂのテーパー形状部を第２絶縁樹脂層６が支える構造となっているため、内層構造体７内のビア９や配線１０への負荷が低減し破断を防止する。
変形例３の効果を図６を用いて説明する。外部接続ビア４が変形例３の形態をとることで、インターポーザ１００に半導体装置を実装する際に、内層構造体７内のビア９や配線１０へのダメージを軽減し破断を防ぐことができる。半導体装置をＴＣＢで搭載する場合、熱と同時に大きな荷重をかけるため、この荷重が内層構造体７内のビア９や配線１０へのダメージとなる。本変形例３の外部接続ビア４の形状では、半導体装置からの荷重に対し第１外層構造体５内の第２絶縁樹脂層６で負荷を分散する効果がある。即ち、上段外部接続ビア４ａのボトム外周部や、下段外部接続ビア４ｂのテーパー形状部を第２絶縁樹脂層６が支える構造となっているため、内層構造体７内のビア９や配線１０への負荷が低減し破断を防止する。
【0202】
さらに図６（ａ）に示す様に、上段外部接続ビア４ａのボトム径φ１と下段外部接続ビア４ｂのトップ径φ２の関係がφ１＞φ２となるよう選択しても良く、下段外部接続ビア４ｂトップが上段外部接続ビア４ａボトムの外周より外側にずれることを防ぐことが可能となり、接続部の信頼性や抵抗値増大を防止することができる。
【0203】
また、図６（ｂ）に示す様に、上段外部接続ビア４ａのボトム径φ１と下段外部接続ビア４ｂのトップ径φ２の関係が、φ１＜φ２となるようにすることで、上段外部接続ビア４ａボトムが下段外部接続ビア４ｂトップの外周より外側にずれることを防ぐことが可能となり、接続部の信頼性や抵抗値増大を防止することができる。
【0204】
（第１実施形態の変形例４）
次に、第１実施形態の図７記載の変形例４による製造工程を説明する。製造工程に、製造工程の変形例となる図１８～図２０（ｋ）、第１外層構造体５の製造工程に図２９～図３０を用いる点が異なり、以降は図１５を用いる。第１外層構造体５の第２絶縁樹脂層６を２層に分けて製造する点が大きく異なり、第１外層構造体５の製造工程の詳細を図２９～図３０を用いて示す。
次に、第１実施形態の図７記載の変形例４による製造工程を説明する。製造工程に、製造工程の変形例となる図１８～図２０（ｋ）、第１外層構造体５の製造工程に図２９～図３０を用いる点が異なり、以降は図１５を用いる。第１外層構造体５の第２絶縁樹脂層６を２層に分けて製造する点が大きく異なり、第１外層構造体５の製造工程の詳細を図２９～図３０を用いて示す。
【0205】
【0206】
図２９（ｂ）は、内層構造体７上に、第１外層構造体５となる第２絶縁樹脂層６を形成した図である。本実施形態では、３５μｍ厚のフィルム状モールド樹脂を用いて、真空ラミネートにより第２絶縁樹脂層６を形成した。
【0207】
【0208】
図２９（ｄ）は図２９（ｃ）の工程の後に、電解銅めっき用のシード層（非図示）を形成し、さらに開口部を含む全面に電解銅めっき（非図示）により下段外部接続ビア４ｂを形成、さらに第２絶縁樹脂層６表面の余分な銅（非図示）をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を行い、下段外部接続ビア４ｂを露出させたものである。
【0209】
図３０（ｅ）は図２９（ｄ）の工程の後に、第１外層構造体５となる第２絶縁樹脂層６をさらに形成した図である。本実施形態では、３５μｍ厚のフィルム状モールド樹脂を用いて、真空ラミネートにより第２絶縁樹脂層６を形成した。
【0210】
【0211】
図３０（ｇ）は図３０（ｆ）の工程の後に、電解銅めっき用のシード層を形成し、さらに開口部を含む全面に電解銅めっき（非図示）により上段外部接続ビア４ａを形成、さらに第２絶縁樹脂層６表面の余分な銅（非図示）をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を行い、上段外部接続ビア４ａを露出させたものである。
【0212】
【0213】
（第１実施形態の変形例４の効果）
変形例４の効果を図７を用いて説明する。外部接続ビア４が図７の形状を持つことで、外部接続ビア４形成以降、第２絶縁樹脂層６の最終熱硬化工程において、第２絶縁樹脂層６の硬化収縮による外部接続ビア４と第２絶縁樹脂層６間の剥離を防止することができる。本変形例４では上段外部接続ビア４ａをテーパー形状にすることにより、第２絶縁樹脂層６が硬化収縮すると下段外部接続ビア４ｂのトップを押さえつける方向に応力が働く。また、図３０（ｆ）で、レーザー加工後かつ開口の上段外部接続ビア４ａ形成前に、第２絶縁樹脂層６の熱硬化収縮をすると、外部接続ビア４と第２絶縁樹脂層６間の剥離を防止することができる。
変形例４の効果を図７を用いて説明する。外部接続ビア４が図７の形状を持つことで、外部接続ビア４形成以降、第２絶縁樹脂層６の最終熱硬化工程において、第２絶縁樹脂層６の硬化収縮による外部接続ビア４と第２絶縁樹脂層６間の剥離を防止することができる。本変形例４では上段外部接続ビア４ａをテーパー形状にすることにより、第２絶縁樹脂層６が硬化収縮すると下段外部接続ビア４ｂのトップを押さえつける方向に応力が働く。また、図３０（ｆ）で、レーザー加工後かつ開口の上段外部接続ビア４ａ形成前に、第２絶縁樹脂層６の熱硬化収縮をすると、外部接続ビア４と第２絶縁樹脂層６間の剥離を防止することができる。
【0214】
さらに、上段外部接続ビア４ａのボトム径φ１と下段外部接続ビア４ｂのトップ径φ２の関係がφ１＜φ２となるよう選択しても良く、上段外部接続ビア４ａボトムが下段外部接続ビア４ｂトップより外側にずれることを防ぐことが可能となり、接続部の信頼性や抵抗値増大を防止することができる。
【0215】
（第１実施形態の変形例５）
次に、第１実施形態の図８記載の変形例５による製造工程を説明する。製造工程は図１８～図２０（ｋ）、第１外層構造体５の製造工程に図２７～図２８、以降は図１５を用いることができる。図２８（ｅ）において、先に説明した変形例３のレジストパターニング条件のみが異なる。図２８（ｅ）で露光量、現像条件、レジスト材料にて適宜調整することで、レジスト開口に逆テーパー形状を持たせることができ、図８記載の形状の外部接続ビア４を得ることができる。
次に、第１実施形態の図８記載の変形例５による製造工程を説明する。製造工程は図１８～図２０（ｋ）、第１外層構造体５の製造工程に図２７～図２８、以降は図１５を用いることができる。図２８（ｅ）において、先に説明した変形例３のレジストパターニング条件のみが異なる。図２８（ｅ）で露光量、現像条件、レジスト材料にて適宜調整することで、レジスト開口に逆テーパー形状を持たせることができ、図８記載の形状の外部接続ビア４を得ることができる。
【0216】
（第１実施形態の変形例５の効果）
変形例５の効果を図８を用いて説明する。外部接続ビア４が本形態を持つことによって、外部接続ビア４のビア抜け防止の効果が得られる。すなわち、図８（ａ）に示す様に、第２絶縁樹脂の厚み方向の中間部にて外部接続ビア４の径が太くなる構造となり、外部接続ビア４のＺ軸方向にかかる引っ張り力に対してアンカーとなりビア抜けを防止する。
変形例５の効果を図８を用いて説明する。外部接続ビア４が本形態を持つことによって、外部接続ビア４のビア抜け防止の効果が得られる。すなわち、図８（ａ）に示す様に、第２絶縁樹脂の厚み方向の中間部にて外部接続ビア４の径が太くなる構造となり、外部接続ビア４のＺ軸方向にかかる引っ張り力に対してアンカーとなりビア抜けを防止する。
【0217】
また、外部接続ビア４がパッドとして半導体装置と接続される際、隣接するパッド間のギャップを広く取ることができる。第１接続端子１６に半田が用いられる場合、半導体装置との接合で押しつぶされた半田は隣接するパッド方向に広がり、ショートする可能性があるが、本変形例ではギャップが広く取れるためショートを防ぐことが可能となり、収率改善の効果を得ることができる。
【0218】
さらに図８（ｂ）に示す様に、上段外部接続ビア４ａのボトム径φ１と下段外部接続ビア４ｂのトップ径φ２の関係がφ１＜φ２となるよう選択しても良く、上段外部接続ビア４ａボトムが下段外部接続ビア４ｂトップの外周より外側にずれることを防ぐことが可能となり、接続部の信頼性や抵抗値増大を防止することができる。
【0219】
また、図８（ｃ）に示す様に、上段外部接続ビア４ａのボトム径φ１と下段外部接続ビア４ｂのトップ径φ２の関係がφ１＞φ２となるよう選択しても良く、下段外部接続ビア４ｂトップが上段外部接続ビア４ａボトムの外周より外側にずれることを防ぐことが可能となり、接続部の信頼性や抵抗値増大を防止することができる。
【0220】
（第１実施形態の変形例６）
次に、第１実施形態の図９記載の変形例６による製造工程を説明する。製造工程は図１２～図１５と同様となり、同工程を経ることで、図９に示す形状の外部接続ビア４を得ることができる。
次に、第１実施形態の図９記載の変形例６による製造工程を説明する。製造工程は図１２～図１５と同様となり、同工程を経ることで、図９に示す形状の外部接続ビア４を得ることができる。
【0221】
（第１実施形態の変形例６の効果）
変形例６の効果を図９を用いて説明する。外部接続ビア４が本形態を持つことによって、インターポーザ１００に半導体装置を実装する際に、内層構造体７内のビア９や配線１０へのダメージを軽減し破断を防ぐことができる。半導体装置をＴＣＢで搭載する場合、熱と同時に大きな荷重をかけるため、この荷重が内層構造体７内のビア９や配線１０へのダメージとなる。本変形例６の外部接続ビア４の形状では、半導体装置からの荷重に対し第１外層構造体５内の第２絶縁樹脂層６で負荷を分散する効果がある。即ち、上段外部接続ビア４ａのボトム外周部を第２絶縁樹脂層６が支える構造となっているため、内層構造体７内のビア９や配線１０への負荷が低減し破断を防止する。
変形例６の効果を図９を用いて説明する。外部接続ビア４が本形態を持つことによって、インターポーザ１００に半導体装置を実装する際に、内層構造体７内のビア９や配線１０へのダメージを軽減し破断を防ぐことができる。半導体装置をＴＣＢで搭載する場合、熱と同時に大きな荷重をかけるため、この荷重が内層構造体７内のビア９や配線１０へのダメージとなる。本変形例６の外部接続ビア４の形状では、半導体装置からの荷重に対し第１外層構造体５内の第２絶縁樹脂層６で負荷を分散する効果がある。即ち、上段外部接続ビア４ａのボトム外周部を第２絶縁樹脂層６が支える構造となっているため、内層構造体７内のビア９や配線１０への負荷が低減し破断を防止する。
【0222】
さらに、上段外部接続ビア４ａのボトム径φ１と下段外部接続ビア４ｂのトップ径φ２の関係がφ１＞φ２となるよう選択しても良く、下段外部接続ビア４ｂトップが上段外部接続ビア４ａボトムの外周より外側にずれることを防ぐことが可能となり、接続部の信頼性や抵抗値増大を防止することができる。
【0223】
（第１実施形態の変形例７）
次に、第１実施形態の図１０記載の変形例７による製造工程を説明する。製造工程は図１２（ａ）～（ｆ）と同様となり、図１２（ｂ）で露光量、現像条件、レジスト材料にて適宜調整することで、レジスト開口がテーパー形状となり、上段外部接続ビア４ａを得ることができる。以降、図１３～図１５の工程を経ることで、図１０に示す形状の外部接続ビア４を得ることができる。
次に、第１実施形態の図１０記載の変形例７による製造工程を説明する。製造工程は図１２（ａ）～（ｆ）と同様となり、図１２（ｂ）で露光量、現像条件、レジスト材料にて適宜調整することで、レジスト開口がテーパー形状となり、上段外部接続ビア４ａを得ることができる。以降、図１３～図１５の工程を経ることで、図１０に示す形状の外部接続ビア４を得ることができる。
【0224】
（第１実施形態の変形例７の効果）
図１０に示す変形例７の効果を、図１２（ｅ）の製造方法を用いて説明する。下段外部接続ビア４ｂの開口内へスパッタ法でシード層を形成する場合、テーパー形状であると開口部ボトム周りがスパッタを遮蔽するためスパッタ膜未着が発生する。そこでビア開口形状を逆テーパー形状とすることでビア開口内側面へのシード層形成不良を防止することができる。また、無電解めっき法でシード層を形成する場合、逆テーパー形状を選択することで薬液の侵入が容易となるため、シード層形成不良を防止することができる。
図１０に示す変形例７の効果を、図１２（ｅ）の製造方法を用いて説明する。下段外部接続ビア４ｂの開口内へスパッタ法でシード層を形成する場合、テーパー形状であると開口部ボトム周りがスパッタを遮蔽するためスパッタ膜未着が発生する。そこでビア開口形状を逆テーパー形状とすることでビア開口内側面へのシード層形成不良を防止することができる。また、無電解めっき法でシード層を形成する場合、逆テーパー形状を選択することで薬液の侵入が容易となるため、シード層形成不良を防止することができる。
【0225】
さらに図１０（ｂ）に示す様に、上段外部接続ビア４ａのボトム径φ１と下段外部接続ビア４ｂのトップ径φ２の関係が、φ１＜φ２となるようにすることで、上段外部接続ビア４ａボトムが下段外部接続ビア４ｂトップの外周より外側にずれることを防ぐことが可能となり、接続部の信頼性や抵抗値増大を防止することができる。
【0226】
また、図１０（ｃ）に示す様に、上段外部接続ビア４ａのボトム径φ１と下段外部接続ビア４ｂのトップ径φ２の関係がφ１＞φ２となるよう選択しても良く、下段外部接続ビア４ｂトップが上段外部接続ビア４ａボトムの外周より外側にずれることを防ぐことが可能となり、接続部の信頼性や抵抗値増大を防止することができる。
【0227】
（第１実施形態の変形例８）
次に、図１１記載の第１実施形態の変形例８による製造工程を説明する。製造工程は図１２（ａ）～（ｆ）と同様となり、図１２（ｂ）のレジストパターニング条件が異なる。図１２（ｂ）で露光量、現像条件、レジスト材料にて適宜調整することで、レジスト開口に逆テーパー形状を持たせることができる。以降、図１３～１５の工程を経ることで、図１１に示す形状の外部接続ビア４を得ることができる。
次に、図１１記載の第１実施形態の変形例８による製造工程を説明する。製造工程は図１２（ａ）～（ｆ）と同様となり、図１２（ｂ）のレジストパターニング条件が異なる。図１２（ｂ）で露光量、現像条件、レジスト材料にて適宜調整することで、レジスト開口に逆テーパー形状を持たせることができる。以降、図１３～１５の工程を経ることで、図１１に示す形状の外部接続ビア４を得ることができる。
【0228】
（第１実施形態の変形例８の効果）
これによって、外部接続ビア４がパッドとして半導体装置と接続される際、隣接するパッド間のギャップを広く取ることができる。第１接続端子１６に半田が用いられる場合、半導体装置との接合で押しつぶされた半田は隣接するパッド方向に広がり、ショートする可能性があるが、本変形例ではギャップが広く取れるためショートを防ぐことが可能となり、収率改善の効果を得ることができる。さらに、レーザー開口の位置精度に起因する、下段外部接続ビア４ｂトップが上段外部接続ビア４ａボトムの外周より外側にずれることを防ぐことが可能となり、接続部の信頼性や抵抗値増大を防止することができる。
これによって、外部接続ビア４がパッドとして半導体装置と接続される際、隣接するパッド間のギャップを広く取ることができる。第１接続端子１６に半田が用いられる場合、半導体装置との接合で押しつぶされた半田は隣接するパッド方向に広がり、ショートする可能性があるが、本変形例ではギャップが広く取れるためショートを防ぐことが可能となり、収率改善の効果を得ることができる。さらに、レーザー開口の位置精度に起因する、下段外部接続ビア４ｂトップが上段外部接続ビア４ａボトムの外周より外側にずれることを防ぐことが可能となり、接続部の信頼性や抵抗値増大を防止することができる。
【0229】
以上、本発明の実施の形態について説明したが、本発明は、上述した実施の形態に限定されるものではなく、上段外部接続ビア４ａと下段外部接続ビア４ｂとの間に、パッドを設けても良く、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【0230】
また、本実施形態におけるインターポーザの製造方法の概略を示す図１２～図１５（ｑ）、図１８～図３０では、便宜上、１つのインターポーザのみを図示している。しかし、本開示の製造方法は、１つのインターポーザが複数配置された角型パネル又は円形のウエハー上に形成された状態で製造してもよいことは言うまでもない。
【0231】
さらに、本開示において説明した製造パネルの形状や支持基板の厚みやサイズについても何ら限定されるものではなく、適宜の形状や大きさのものを採用することができる。
【0232】
なお、以下の各態様も本開示に含まれる。
【0233】
（態様１）
少なくとも１層の内層配線層を含む内層構造体と、
前記内層構造体の第１面上に配置された第１外層構造体と、
前記内層構造体の第２面上に配置された第２外層構造体と、
を備えるインターポーザであって、
前記内層配線層は、第１絶縁樹脂層と前記第１絶縁樹脂層の表面に配置された配線と前記配線に接続し、前記第１絶縁樹脂層を貫通するビアとを備えており、
前記第１外層構造体及び前記第２外層構造体は、第２絶縁樹脂層と前記第２絶縁樹脂層を貫通する外部接続ビアとを備えており、
前記第１外層構造体又は前記第２外層構造体に備えられた前記外部接続ビアが、２つ以上のスタックされたビアから構成される、
インターポーザ。
少なくとも１層の内層配線層を含む内層構造体と、
前記内層構造体の第１面上に配置された第１外層構造体と、
前記内層構造体の第２面上に配置された第２外層構造体と、
を備えるインターポーザであって、
前記内層配線層は、第１絶縁樹脂層と前記第１絶縁樹脂層の表面に配置された配線と前記配線に接続し、前記第１絶縁樹脂層を貫通するビアとを備えており、
前記第１外層構造体及び前記第２外層構造体は、第２絶縁樹脂層と前記第２絶縁樹脂層を貫通する外部接続ビアとを備えており、
前記第１外層構造体又は前記第２外層構造体に備えられた前記外部接続ビアが、２つ以上のスタックされたビアから構成される、
インターポーザ。
【0234】
（態様２）
態様１に記載のインターポーザであって、
前記スタックされたビアが、互いの接続部で異なる径である、
インターポーザ。
態様１に記載のインターポーザであって、
前記スタックされたビアが、互いの接続部で異なる径である、
インターポーザ。
【0235】
（態様３）
態様１又は態様２に記載のインターポーザであって、
前記第１外層構造体及び前記第２外層構造体の、少なくとも一方の前記第２絶縁樹脂層の弾性率が、前記第１絶縁樹脂層の弾性率よりも高い、
インターポーザ。
態様１又は態様２に記載のインターポーザであって、
前記第１外層構造体及び前記第２外層構造体の、少なくとも一方の前記第２絶縁樹脂層の弾性率が、前記第１絶縁樹脂層の弾性率よりも高い、
インターポーザ。
【0236】
（態様４）
態様１乃至態様３のいずれか一つに記載のインターポーザであって、
前記第２絶縁樹脂層が、少なくともモールド樹脂またはガラス繊維が内包された樹脂を含む、
インターポーザ。
態様１乃至態様３のいずれか一つに記載のインターポーザであって、
前記第２絶縁樹脂層が、少なくともモールド樹脂またはガラス繊維が内包された樹脂を含む、
インターポーザ。
【0237】
（態様５）
態様１乃至態様４のいずれか一つに記載のインターポーザに半導体装置を搭載した、
半導体パッケージ。
態様１乃至態様４のいずれか一つに記載のインターポーザに半導体装置を搭載した、
半導体パッケージ。
【0238】
（態様６）
態様１乃至態様４のいずれか一つに記載のインターポーザの製造方法であって、
支持基板の上に前記第１外層構造体を形成する第１の工程と、
前記第１外層構造体の上に前記内層構造体を形成する第２の工程と、
前記内層構造体の上に前記第２外層構造体を形成する第３の工程と、
前記第１外層構造体と前記支持基板とを剥離する第４の工程と、
前記第１外層構造体及び前記第２外層構造体の最外層の上に接続端子を形成する第５の工程と、
を含むインターポーザの製造方法。
態様１乃至態様４のいずれか一つに記載のインターポーザの製造方法であって、
支持基板の上に前記第１外層構造体を形成する第１の工程と、
前記第１外層構造体の上に前記内層構造体を形成する第２の工程と、
前記内層構造体の上に前記第２外層構造体を形成する第３の工程と、
前記第１外層構造体と前記支持基板とを剥離する第４の工程と、
前記第１外層構造体及び前記第２外層構造体の最外層の上に接続端子を形成する第５の工程と、
を含むインターポーザの製造方法。
【0239】
（態様７）
態様６に記載のインターポーザの製造方法であって、
前記第１の工程が、フォトリソグラフィー工程及びレーザー工程の、１つ以上を含む、
インターポーザの製造方法。
態様６に記載のインターポーザの製造方法であって、
前記第１の工程が、フォトリソグラフィー工程及びレーザー工程の、１つ以上を含む、
インターポーザの製造方法。
【0240】
（態様８）
態様１乃至態様４のいずれか一項に記載のインターポーザの製造方法であって、
支持基板の上に前記第２外層構造体を形成する第１の工程と、
前記第２外層構造体の上に前記内層構造体を形成する第２の工程と、
前記内層構造体の上に前記第１外層構造体を形成する第３の工程と、
前記第２外層構造体と前記支持基板とを剥離する第４の工程と、
前記第１外層構造体及び前記第２外層構造体の最外層の上に接続端子を形成する第５の工程と、
を含むインターポーザの製造方法。
態様１乃至態様４のいずれか一項に記載のインターポーザの製造方法であって、
支持基板の上に前記第２外層構造体を形成する第１の工程と、
前記第２外層構造体の上に前記内層構造体を形成する第２の工程と、
前記内層構造体の上に前記第１外層構造体を形成する第３の工程と、
前記第２外層構造体と前記支持基板とを剥離する第４の工程と、
前記第１外層構造体及び前記第２外層構造体の最外層の上に接続端子を形成する第５の工程と、
を含むインターポーザの製造方法。
【0241】
（態様９）
態様８に記載のインターポーザの製造方法であって、
前記第３の工程が、フォトリソグラフィー工程及びレーザー工程の、１つ以上を含む、
インターポーザの製造方法。
態様８に記載のインターポーザの製造方法であって、
前記第３の工程が、フォトリソグラフィー工程及びレーザー工程の、１つ以上を含む、
インターポーザの製造方法。
【0242】
（態様１０）
態様５に記載の半導体パッケージの製造方法であって、
支持基板の上に前記第１外層構造体を形成する第１の工程と、
前記第１外層構造体の上に前記内層構造体を形成する第２の工程と、
前記内層構造体の上に前記第２外層構造体を形成する第３の工程と、
前記第１外層構造体と前記支持基板とを剥離する第４の工程と、
前記第１外層構造体及び前記第２外層構造体の最外層の上に接続端子を形成する第５の工程と、
前記半導体装置を搭載する第６の工程と、
を含む半導体パッケージの製造方法。
態様５に記載の半導体パッケージの製造方法であって、
支持基板の上に前記第１外層構造体を形成する第１の工程と、
前記第１外層構造体の上に前記内層構造体を形成する第２の工程と、
前記内層構造体の上に前記第２外層構造体を形成する第３の工程と、
前記第１外層構造体と前記支持基板とを剥離する第４の工程と、
前記第１外層構造体及び前記第２外層構造体の最外層の上に接続端子を形成する第５の工程と、
前記半導体装置を搭載する第６の工程と、
を含む半導体パッケージの製造方法。
【0243】
（態様１１）
態様１０に記載の半導体パッケージの製造方法であって、
前記第１の工程が、フォトリソグラフィー工程及びレーザー工程の、１つ以上を含む、
半導体パッケージの製造方法。
態様１０に記載の半導体パッケージの製造方法であって、
前記第１の工程が、フォトリソグラフィー工程及びレーザー工程の、１つ以上を含む、
半導体パッケージの製造方法。
【0244】
（態様１２）
態様５に記載の半導体パッケージの製造方法であって、
支持基板の上に前記第２外層構造体を形成する第１の工程と、
前記第２外層構造体の上に前記内層構造体を形成する第２の工程と、
前記内層構造体の上に前記第１外層構造体を形成する第３の工程と、
前記第２外層構造体と前記支持基板とを剥離する第４の工程と、
前記第１外層構造体及び前記第２外層構造体の最外層の上に接続端子を形成する第５の工程と、
前記半導体装置を搭載する第６の工程と、
を含む半導体パッケージの製造方法。
態様５に記載の半導体パッケージの製造方法であって、
支持基板の上に前記第２外層構造体を形成する第１の工程と、
前記第２外層構造体の上に前記内層構造体を形成する第２の工程と、
前記内層構造体の上に前記第１外層構造体を形成する第３の工程と、
前記第２外層構造体と前記支持基板とを剥離する第４の工程と、
前記第１外層構造体及び前記第２外層構造体の最外層の上に接続端子を形成する第５の工程と、
前記半導体装置を搭載する第６の工程と、
を含む半導体パッケージの製造方法。
【0245】
（態様１３）
態様１２に記載の半導体パッケージの製造方法であって、
前記第３の工程が、フォトリソグラフィー工程及びレーザー工程の、１つ以上を含む、
半導体パッケージの製造方法。
態様１２に記載の半導体パッケージの製造方法であって、
前記第３の工程が、フォトリソグラフィー工程及びレーザー工程の、１つ以上を含む、
半導体パッケージの製造方法。
【符号の説明】
【0246】
１・・・支持基板
２・・・金属層
３・・・レジストパターン
４・・・外部接続ビア
４ａ・・・上段外部接続ビア
４ｂ・・・下段外部接続ビア
５・・・第１外層構造体
６・・・第２絶縁樹脂層
７・・・内層構造体
８・・・第１絶縁樹脂層
９・・・ビア
１０・・・配線
１１・・・第２外層構造体
１２・・・第２絶縁樹脂層
１３・・・薄銅箔
１４・・・外部接続ビア
１５・・・パッド
１６・・・第１接続端子
１７・・・第２接続端子
１８・・・検査プローブ
１９・・・アンダーフィル
２０・・・モールド樹脂
５０、５１、５２、５３・・・半導体装置
５４・・・アンダーフィル供給装置
１００・・・インターポーザ
１５０・・・半導体パッケージ
２・・・金属層
３・・・レジストパターン
４・・・外部接続ビア
４ａ・・・上段外部接続ビア
４ｂ・・・下段外部接続ビア
５・・・第１外層構造体
６・・・第２絶縁樹脂層
７・・・内層構造体
８・・・第１絶縁樹脂層
９・・・ビア
１０・・・配線
１１・・・第２外層構造体
１２・・・第２絶縁樹脂層
１３・・・薄銅箔
１４・・・外部接続ビア
１５・・・パッド
１６・・・第１接続端子
１７・・・第２接続端子
１８・・・検査プローブ
１９・・・アンダーフィル
２０・・・モールド樹脂
５０、５１、５２、５３・・・半導体装置
５４・・・アンダーフィル供給装置
１００・・・インターポーザ
１５０・・・半導体パッケージ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】