特開 2024-85676 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024085676

(43)【公開日】2024-06-27

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H01L 25/07 20060101AFI20240620BHJP

   H01L 21/60 20060101ALI20240620BHJP

   H10B 80/00 20230101ALI20240620BHJP

   H01L 21/301 20060101ALI20240620BHJP

【ＦＩ】

H01L25/08 B

H01L25/08 C

H01L21/60 311Q

H10B80/00

H01L21/78 Q

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022200334

(22)【出願日】2022-12-15

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100140486

【弁理士】

【氏名又は名称】鎌田 徹

(74)【代理人】

【識別番号】100079108

【弁理士】

【氏名又は名称】稲葉 良幸

(74)【代理人】

【識別番号】100121843

【弁理士】

【氏名又は名称】村井 賢郎

(72)【発明者】

【氏名】志摩 真也

(72)【発明者】

【氏名】白河 達彦

【テーマコード（参考）】

5F044

5F063

【Ｆターム（参考）】

5F044KK05

5F044LL01

5F044LL07

5F044RR03

5F063AA15

5F063BA07

5F063BA17

5F063BA23

5F063BA27

5F063BA31

5F063BA43

5F063BB03

5F063CC12

5F063CC31

5F063DD01

5F063DD25

5F063DD59

5F063DD85

5F063DG03

5F063DG23

5F063EE21

(57)【要約】

【課題】半導体チップを積層して半導体装置を製造する過程において、半導体チップ表面にパーティクルが付着することを防止可能な半導体装置の製造方法を提供する。
【解決手段】本開示に係る半導体装置の製造方法は、一方の表面上に第１保護層が形成されている第１半導体チップの他方の表面と基板の表面とが対向するように、前記基板上に前記第１半導体チップを配置し、前記第１半導体チップの前記一方の表面上に形成されている前記第１保護層を除去し、一方の表面上に第２保護層が形成されている第２半導体チップの他方の表面と前記第１半導体チップの前記一方の表面とが対向するように、前記第１半導体チップ上に前記第２半導体チップを配置する。
【選択図】図７

【特許請求の範囲】

【請求項1】

一方の表面上に第１保護層が形成されている第１半導体チップの他方の表面と基板の表面とが対向するように、前記基板上に前記第１半導体チップを配置し、
前記第１半導体チップの前記一方の表面上に形成されている前記第１保護層を除去し、
一方の表面上に第２保護層が形成されている第２半導体チップの他方の表面と前記第１半導体チップの前記一方の表面とが対向するように、前記第１半導体チップ上に前記第２半導体チップを配置する、
半導体装置の製造方法。

【請求項2】

前記第１半導体チップは前記第１半導体チップの前記他方の表面側に設けられ、第１半導体素子が形成されている第１デバイス層を有し、
前記第２半導体チップは前記第２半導体チップの前記他方の表面側に設けられ、第２半導体素子が形成されている第２デバイス層を有し、
前記基板上に前記第１半導体チップを配置することは、前記基板上に形成されている第１電極と前記第１半導体チップの前記第１半導体素子とを前記第１半導体チップの前記他方の表面に形成された第２電極により電気的に接続することを含み、
前記第１半導体チップ上に前記第２半導体チップを配置することは、前記第１半導体チップの前記一方の表面側に設けられた第３電極と前記第２半導体チップの前記第２半導体素子とを前記第２半導体チップの前記他方の表面に形成された第４電極により電気的に接続することを含む、
請求項１に記載の半導体装置の製造方法。

【請求項3】

半導体ウエハの一方の面にウエハ保護層を形成し、半導体素子が形成された他方の面に支持基板を接着し、
前記ウエハ保護層を第１接着テープに接着し、
前記支持基板を削除し、
前記半導体ウエハを個片化して、一方の表面上に前記第１保護層が形成されている前記第１半導体チップ及び一方の表面上に前記第２保護層が形成されている前記第２半導体チップを含む複数の半導体チップを形成することを含む、
請求項１に記載の半導体装置の製造方法。

【請求項4】

前記支持基板を削除後、
前記半導体ウエハの他方の面に第２接着テープを接着することを含む、
請求項３に記載の半導体装置の製造方法。

【請求項5】

前記第１半導体チップから数えてＮ番目（Ｎは３以上の自然数）の第Ｎ半導体チップの他方の表面と、前記第１半導体チップから数えてＮ－１番目であり、一方の表面上に第Ｎ－１保護層が形成されている第Ｎ－１半導体チップの一方の表面とが対向するように、前記第Ｎ－１半導体チップ上に前記第Ｎ半導体チップを配置し、
前記第Ｎ－１半導体チップの一方の表面上に形成されている前記第Ｎ－１保護層を除去することを含む、
請求項１に記載の半導体装置の製造方法。

【請求項6】

前記第１半導体チップ及び前記第２半導体チップを含む複数の積層体を前記基板上に設け、
複数の前記積層体を封止材により封止し、
前記基板を切断して、複数の前記積層体を分離すること、をさらに含む
請求項１に記載の半導体装置の製造方法。

【請求項7】

前記第１保護層及び前記第２保護層は感光性材料で形成されており、
前記第１保護層及び前記第２保護層にフォトリソグラフィによるパターンを形成することをさらに含む、
請求項１～６のいずれか一項に記載の半導体装置の製造方法。

【請求項8】

前記パターンが、位置確認用のマークを含む、
請求項７に記載の半導体装置の製造方法。

【請求項9】

前記パターンが、前記第１半導体チップ及び前記第２半導体チップを識別可能な識別マークを含む、
請求項７に記載の半導体装置の製造方法。

【請求項10】

前記パターンは、前記第１保護層及び前記第２保護層を貫通しない溝から形成される、
請求項７に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の製造方法に関する。

【背景技術】

【0002】

複数の半導体チップを積層して半導体装置を製造する方法、及び当該方法で製造された半導体装置が知られている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】国際公開第２０２１／０２４７７０号

【発明の概要】

【発明が解決しようとする課題】

【0004】

複数の半導体チップを積層して半導体装置を製造する際、製造過程において半導体チップの表面に付着したパーティクルにより、接続不良またはショートサーキットなどの不具合が生じることがあった。

【課題を解決するための手段】

【0005】

本開示の実施形態における半導体装置の製造方法は、一方の表面上に第１保護層が形成されている第１半導体チップの他方の表面と基板の表面とが対向するように、前記基板上に前記第１半導体チップを配置し、前記第１半導体チップの前記一方の表面上に形成されている前記第１保護層を除去し、一方の表面上に第２保護層が形成されている第２半導体チップの他方の表面と前記第１半導体チップの前記一方の表面とが対向するように、前記第１半導体チップ上に前記第２半導体チップを配置する。

【図面の簡単な説明】

【0006】

【図1】図１は、実施形態における半導体チップを製造するフローを説明するフローチャートである。

【図2】図２は、実施形態における半導体装置の製造方法を説明するための断面図である。

【図3】図３は、実施形態におけるシリコン貫通電極を有する半導体ウエハの断面図である。

【図4】図４は、実施形態における半導体装置の製造方法を説明するための断面図である。

【図5】図５は、実施形態における半導体装置の製造方法を説明するための断面図である。

【図6】図６は、実施形態における半導体装置の製造方法を説明するための断面図である。

【図7】図７は、実施形態における半導体装置を製造するプロセスを説明するフローチャートである。

【図8】図８は、実施形態における半導体装置の製造方法を説明するための断面図である。

【図9】図９は、実施形態における半導体装置の製造方法を説明するための断面図である。

【図10】図１０は、実施形態における半導体装置の製造方法を説明するための断面図である。

【図11】図１１は、実施形態における半導体装置の製造方法を説明するための断面図である。

【図12】図１２は、実施形態における半導体装置の製造方法を説明するための断面図である。

【図13】図１３は、実施形態における半導体装置の製造方法を説明するための断面図である。

【図14】図１４は、実施形態における半導体装置の製造方法を説明するための断面図である。

【図15】図１５は、実施形態における半導体装置の製造方法を説明するための断面図である。

【図16】図１６は、実施形態における半導体装置を製造するフローを説明するフローチャートである。

【図17】図１７は、実施形態における半導体装置の製造方法を説明するための断面図である。

【図18】図１８は、実施形態における半導体装置の製造方法を説明するための断面図である。

【図19】図１９は、実施形態における半導体装置の製造方法を説明するための断面図である。

【図20】図２０は、実施形態における半導体装置の製造方法を説明するための断面図である。

【図21】図２１は、実施形態における半導体装置の製造方法を説明するための断面図である。

【図22】図２２は、実施形態における半導体装置の製造方法を説明するための断面図である。

【図23】図２３は、実施形態における半導体装置の製造方法を説明するための断面図である。

【図24】図２４は、実施形態における半導体装置の製造方法を説明するための断面図である。

【図25】図２５は、実施形態における半導体装置の製造方法を説明するための断面図である。

【図26】図２６は、変形例１における半導体装置の製造方法を説明するための平面図である。

【図27】図２７は、変形例１における半導体装置の製造方法を説明するための断面図である。

【図28】図２８は、変形例１における半導体装置の製造方法を説明するための平面図である。

【図29】図２９は、変形例１における半導体装置の製造方法を説明するための平面図である。

【図30】図３０は、変形例１における半導体装置の製造方法を説明するための断面図である。

【図31】図３１は、変形例２における半導体装置の製造方法を説明するための平面図である。

【図32】図３２は、変形例２における半導体装置の製造方法を説明するための平面図である。

【図33】図３３は、その他の変形例における半導体装置の製造方法を説明するための断面図である。

【図34】図３４は、その他の変形例における半導体装置の製造方法を説明するための断面図である。

【発明を実施するための形態】

【0007】

以下、本開示の一例に係る実施形態について、図面を参照して説明する。但し、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除する意図ではない。すなわち、本開示の一例は、その趣旨を逸脱しない範囲で種々変形して実施することができる。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付して、その説明を省略する場合がある。各図面は模式的なものであって、必ずしも実際の寸法や比率等とは一致しない。さらに、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることがある。また、以下に説明する実施形態等は本開示の一部の実施形態等であって全ての実施形態ではない。さらに、本開示の実施形態等に基づいて、当業者が創造性のある行為を必要とせずに得られる他の実施形態等は、いずれも本開示の保護範囲に含まれる。

【0008】

本明細書において、説明の便宜上、「上」または「下」という用語を用いる場合があるが、これらは図面における相対位置を説明するものであって、鉛直方向における上下とは異なる場合がある。また、明細書において、厚さ方向、積層方向、または上下方向ということがあるが、これらはいずれも積層構造で形成された積層方向を指すものである。ただし、厚さ方向、積層方向、及び上下方向は、厳密な積層方向である必要はなく、発明の趣旨を逸脱しない範囲で柔軟に理解されるべきである。

【0009】

［実施形態］
本実施形態において例示される半導体装置は、半導体記憶装置である。半導体チップを積層して単位面積当たりの集積度を高めることが可能となるため、小面積にもかかわらず大容量の半導体記憶装置を提供することが可能となる。

【0010】

半導体装置の一具体例である半導体記憶装置は、不揮発性メモリの一種のＮＡＮＤ型フラッシュメモリである。ＮＡＮＤ型フラッシュメモリである半導体記憶装置は、平面上の行列方向にメモリセルが複数配列された２次元ＮＡＮＤフラッシュメモリ、または行列方向及び上下方向（積層方向）にメモリセルが複数配列された３次元ＮＡＮＤフラッシュメモリである。なお、半導体記憶装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の揮発性メモリであってもよい。この場合、ＤＲＡＭである半導体記憶装置は、電界効果トランジスタ（ＦＥＴ、Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と、キャパシタとで形成され、行列方向、または行列方向及び上下方向（積層方向）にアレイ状に配列された複数のメモリセルを含む。

【0011】

［半導体チップの製造］
図１は、本開示の一実施形態に係る半導体装置の製造方法の一部を構成する、半導体チップの製造方法のフローを示すフローチャートである。

【0012】

まず、知られた半導体製造プロセスを用いることにより、半導体ウエハに、貫通電極と半導体素子とを含む構成を形成して、半導体ウエハ１１を形成する（Ｓ１０）。貫通電極は、ＴＳＶ（Ｔｈｒｏｕｇｈ－Ｓｉｌｉｃｏｎ Ｖｉａ）とも呼ばれており、シリコン等の半導体基板を貫通する電極をいう。貫通電極は、知られた構成及び方法で形成することが可能であり、例えば、半導体素子の形成前に貫通電極を形成するビア・ファースト（Ｖｉａ Ｆｉｒｓｔ）、半導体素子の形成中に貫通電極を形成するビア・ミドル（Ｖｉａ Ｍｉｄｄｌｅ）、または、半導体素子の形成後に貫通電極を形成するビア・ラスト（Ｖｉａ Ｌａｓｔ）のいずれかの方法により、形成してもよい。また、半導体素子が形成されているデバイス層側の表面に層とするデバイス面から貫通電極を形成するフロント・ビア（Ｆｒｏｎｔ Ｖｉａ）、または、裏面側から貫通電極を形成するバック・ビア（Ｂａｃｋ Ｖｉａ）のいずれかの方法により、貫通電極を形成してもよい。半導体素子は、上述したとおり、２次元または３次元ＮＡＮＤフラッシュメモリを構成するメモリセルまたはその周辺回路を構成するトランジスタ、ＤＲＡＭを構成するメモリセルまたはその周辺回路を構成するトランジスタであってもよい。半導体素子は、既存のフォトリソグラフィ、エッチングなどの方法を用いて形成されてよい。

【0013】

次に、図２に示すように、この半導体ウエハ１１を、半導体ウエハ１１の支持基板である基板１３上に接着剤１２を介在させて接着するように搭載し、その後、半導体ウエハ１１の表面１１ａをＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｔａｌ Ｐｏｌｉｓｈｉｎｇ）処理により研磨する（Ｓ１１）。

【0014】

ＣＭＰ処理は、研磨材を入れた薬品と砥石を用いて行われる。なお、半導体ウエハ１１の表面１１ａは、ＣＰＭ処理以外の方法により研磨してもよいし、その他の方法により研磨または研削等を施してもよいし、必ずしも処理を施さなくてもよい。なお、貫通電極は、ＣＭＰ処理によって貫通電極が裏面側に露出するように設けてもよい。

【0015】

なお、図２及び以降の図面は説明のために簡略化すると共に実際とは縮尺を異ならせている。半導体ウエハ１１は、例えば、３００ｍｍの直径を有し、ＣＭＰ研磨後に５０μｍ以上５００μｍ以下の厚さを有する円盤状に形成されている。一方で接着剤１２は、数μｍ以下の厚みを有するシリコンウエハである。また、後述するように半導体ウエハ１１から、例えば、１０００μｍ×１０００μｍ（１ｍｍ角）の半導体チップが形成される。このため、半導体ウエハ１１の１ｍｍ角の領域ごとにそれぞれ複数の半導体素子及び複数のシリコン基板貫通電極が形成される。

【0016】

図２において半導体ウエハ１１の下方を向いた表面１１ｂ（「他方の表面」の一例）は、基板１３の表面と対向する。半導体素子は、基板１３の表面と対向する半導体ウエハ１１の下方を向いた表面１１ｂ側に形成されている。一方で半導体ウエハ１１の上方を向いた面１１ａ（「一方の表面」の一例）は、半導体ウエハ１１の下方を向いた表面１１ｂと反対の方向を向いており、半導体ウエハ１１の下方を向いた表面１１ｂに対向する基板１３の表面と同じ方向を向いている。後述するようにシリコン貫通電極１１４（図３）は、半導体ウエハ１１を貫通して形成されているため、半導体ウエハ１１の上方を向いた表面１１ａには、このシリコン貫通電極１１４の電極パッドが形成されている。

【0017】

図３は、ＣＭＰ処理により研磨された半導体ウエハ１１の断面を示す図である。半導体ウエハ１１の最下層のデバイス層１１３には、トランジスタ等の半導体素子から構成されたＮＡＮＤメモリ及びセンスアンプ等の周辺回路などが形成されている。デバイス層１１３の上層のシリコン層１１２は、例えば、単結晶シリコン（Ｓｉ）で形成される。シリコン層１１２の上層の酸化シリコン層は、酸化シリコン（ＳｉＯ２）で形成される。酸化シリコン層は、窒化シリコン（ＳｉＮ）で形成された窒化シリコン層に置き換えられてもよい。

【0018】

半導体ウエハ１１には、厚さ方向（積層方向）の全体にわたって貫通するように、シリコン貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）１１４が形成されている。シリコン貫通電極１１４の上層側には電極パッド１１５が、下層側には電極パッド１１６が形成されている。電極パッド１１５及び１１６は、例えば銅（Ｃｕ）などの導体で形成される。電極パッド１１５及び１１６は、後述するように、他の半導体チップ１５またはシリコン基板２１に貼合されて電気的に接続される。電極パッド１１５及び１１６はデバイス層１１３に形成された半導体素子と電気的に接続する。シリコン貫通電極１１４と電極パッド１１５及び１１６とは、一体構成であってもよいし、別構成であってもよいが、いずれも導体で形成されるため電気的に接続される。

【0019】

次に、図４に示すように、平坦化された半導体ウエハ１１の表面１１ａ上に、感光性の樹脂で形成された保護層１４を形成する（Ｓ１２）。保護層１４は、例えばスピンコートにより均一かつ平坦に塗布される。保護層１４を形成する材料は、必ずしも感光性の樹脂に限るものではなく、後の工程で除去可能な他の材料で形成されてもよい。また、保護層１４を形成する方法はスピンコートに限定されず、他の方法で形成されてもよい。

【0020】

次に、半導体ウエハ１１をダイシングにより切断して個片化するため、ダイシングリング２を載置した接着テープ３に、基板１３に搭載された状態の半導体ウエハ１１を上下反転させて接着させる（Ｓ１３）。そして、半導体ウエハ１１を、基板１３上の接着剤１２からデボンドにより剥離する（Ｓ１４）。デボンドは、レーザー光または紫外線光などの光線の照射、または加熱により接着剤１２の接着力を弱めたうえで半導体ウエハ１１を持ち上げることなどによって行われるが、これらに限定されるものではない。デボンドは、機械的方法によって行われてもよいし、その他の方法で行われてもよい。

【0021】

これにより、図５に示すように、接着テープ３に保護層１４が接着し、その上層に半導体ウエハ１１が位置する状態となり、換言すると保護層１４を介在して半導体ウエハ１１と接着テープ３とが接着した状態となる。

【0022】

次に、保護層１４が形成された半導体ウエハ１１をダイシングにより分離して個片化する（Ｓ１５）。これにより、図６に示されるように、個片化により分離された半導体ウエハ１１の一方の表面１１ａ上に保護層１４を有し、他方の表面１１ｂ側の領域（表面１１ａよりも表面１１ｂに近接した領域）に半導体素子が形成され、かつ、シリコン貫通電極１１４を有する個片化された半導体チップ１５が形成される。なお、ダイシングは、カッターを用いる方法またはレーザーを用いる方法など、任意に選択可能である。また、半導体チップは、シリコン以外の半導体基板（例えば、ＧａＡｓ基板）から構成されてもよい。

【0023】

なお、半導体チップ１５は本実施形態の方法による製造に限定されるものではなく、他の方法により同様の構成の半導体チップ１５が製造されてもよい。

【0024】

［半導体チップの積層］
次に、製造された半導体チップ１５を積層し、半導体装置を製造する方法について具体的に説明する。図７は、複数の半導体チップ１５を積層して半導体装置を製造するプロセスを示すフローチャートである。以下、各工程について具体的に説明する。

【0025】

まず、図８に示される、シリコン貫通電極が形成されたシリコン基板２１（「基板」の一例）上に、半導体チップ１５（「第１の半導体チップ」の一例）を、保護層１４が形成された側とは逆側の面１１ｂがシリコン基板２１の表面に対向するように配置する（Ｓ２１）。すなわち、半導体素子が形成されたデバイス層１１３がシリコン基板２１の表面１１ｂに対向するように、半導体チップ１５がシリコン基板２１上に載置される。半導体チップ１５は、シリコン基板２１上にアレイ状に配置され、後の工程での封止及びダイシングのため、図６に示される半導体チップ１５よりも隣接する半導体チップ１５との間隔が広くなるよう配置される。

【0026】

半導体チップ１５を配置する際、半導体チップ１５のシリコン貫通電極１１４が、シリコン基板２１のシリコン貫通電極と電気的に接続するよう、シリコン基板２１上に半導体チップ１５を配置する。シリコン貫通電極同士の接続は、例えば両者を、はんだバンプ等を介して接触させたうえで機械的に圧力を加え、その後アニーリングにより加熱することにより行われる。なお熱圧着接合方法のほか、ＣｕピラーやＡｕバンプを導電性接着剤を用いて接着する方法、または導電粒子を含むフィルムまたはペーストを介して接着する方法等を用いて、半導体チップ１５とシリコン基板２１、または、半導体チップ１５同士を接続してもよい。あるいは、半導体チップ１５とシリコン基板２１と、の絶縁膜が形成された表面を活性化し、表面に形成された水酸基同士の水素結合を利用して、表面の絶縁膜同士を結合する方法を用いてもよい。さらに、シリコン貫通電極１１４とシリコン基板２１のシリコン貫通電極とを接触させたのち、熱拡散により電極同士を結合させる方法を用いてもよい。これにより、図９に示されるように、シリコン基板２１上に、保護層１４が最上層に位置するよう半導体チップ１５が配置された状態となる。シリコン貫通電極１１４は、半導体チップ１５に設けられる半導体素子と電気的に接続されている。このため、シリコン基板２１のシリコン貫通電極と、シリコン基板２１上に配置される半導体チップ１５に設けられる半導体素子とは、電気的に接続可能な状態となる。なお、シリコン基板２１のシリコン貫通電極は後の工程で積層方向に貫通した電極となるが、この時点ではシリコン基板２１を貫通するものである必要はない。ただし、シリコン基板２１のシリコン貫通電極は、シリコン基板２１を貫通するよう形成されていてもよい。

【0027】

次に、エッチングにより保護層１４を除去する（Ｓ２２）。エッチングの方法は任意に選択可能であり、必要に応じてウェットエッチングまたはドライエッチングが採用される。これにより、図１０に示されるように、保護層１４が除去され、半導体チップ１５の表面１１ａが露出した状態となる。半導体チップ１５の表面１１ａ（上面）には、シリコン貫通電極１１４の電極パッド１１５が露出している。

【0028】

次に、所定の積層数の半導体チップ１５を積層していくため、次に積層する半導体チップ１５（「第２の半導体チップ」の一例）が最上層ではない限り（Ｓ２３でＮｏ）、半導体チップ１５の積層（Ｓ２１）、及び保護層１４の除去（Ｓ２２）を繰り返し行う。具体的には、以下のように半導体チップ１５が積層されていく。

【0029】

図１０に示された、保護層１４が除去された半導体チップ１５に、その上層に積層すべき半導体チップ１５を積層して配置し（Ｓ２１）、半導体チップ１５同士を接続する。これにより、図１１に示されるように、シリコン基板２１上に２層の半導体チップ１５が積層され、最上層に保護層１４が積層された構成（「積層体」の一例）が得られる。１層目の半導体チップ１５の上層には、２層目の半導体チップ１５が位置し、これらはシリコン貫通電極１１４を介して物理的及び電気的に接続される。

【0030】

次に、エッチングにより保護層１４を除去する（Ｓ２２）。これにより、図１２に示されるように、半導体チップ１５の表面１１ａが露出した状態となる。半導体チップ１５の表面１１ａには、シリコン貫通電極１１４の電極パッド１１５が露出している。

【0031】

これらの半導体チップ１５の積層（Ｓ２１）、及び保護層１４の除去（Ｓ２２）をさらに繰り返し行うと、図１３及びその後の図１４に示されるように、シリコン基板２１上に３層の半導体チップ１５が積層された構成（「積層体」の一例）が得られる。

【0032】

次に、最上層の半導体チップ１５を積層する際の工程について説明する（Ｓ２３でＹｅｓ）。最上層に積層する半導体チップ１５には、保護層１４が形成されていなくてもよい。図１４に示された半導体チップ１５の積層体の上層に、保護層１４を有さない半導体チップ１５を配置し（Ｓ２４）、半導体チップ１５同士を貼合する。これにより、図１５に示されるように、シリコン基板２１上に所望の積層数の半導体チップ１５が積層された、半導体装置が得られる。なお、半導体チップ１５の積層数は任意に決定してよい。なお、積層体を構成する複数の半導体チップ１５は、必ずしも同一構成を有さなくてもよい。例えば、最上層の半導体チップ１５は、半導体メモリを構成する下層の半導体チップ１５への情報の読み出し及び書き込みを制御するためのインターフェースチップまたはコントローラチップであってもよい。

【0033】

以上のプロセスによりシリコン基板２１上に、それぞれ所望の積層数の半導体チップ１５が積層された積層体が、シリコン基板２１の上からの平面視でアレイ状に配列される。

【0034】

［半導体装置の封止］
次に、半導体チップ１５が積層されて製造された半導体装置を封止する方法について具体的に説明する。図１６は、半導体チップ１５が積層されて製造された半導体装置を封止して、封止された半導体装置を製造する方法の一具体例を示すフローチャートである。以下、各工程について具体的に説明する。

【0035】

まず、図１５に示される、半導体チップ１５が積層されて製造された半導体装置を、樹脂で構成されたの封止材により封止する（Ｓ３１）。封止材は、セラミックまたはその他の材料のものを採用してもよい。この封止は、例えば液状の封止材を半導体装置に流し込み、時間経過または紫外線を照射することなどにより硬化させることで行われるが、このような方法に限定されるものではない。これにより、図１７に示すような、封止材４１によって封止された半導体装置が得られる。

【0036】

次に、シリコン基板２１を研削及び研磨の少なくともいずれかにより薄化する（Ｓ３２）。これにより、図１８に示すような、薄化されたシリコン基板２１ａを有した半導体装置が得られる。このとき、シリコン基板２１の紙面下方、すなわち半導体チップ１５の表面１１ｂと対向する面とは反対側の面には、シリコン貫通電極が露出する。

【0037】

次に、薄化されたシリコン基板２１上（紙面下方）に、複数のポリイミド層で形成された再配線層（ＲＤＬ：Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ Ｌａｙｅｒ）５１が形成される（Ｓ３３）。再配線層５１の各配線層には、導体からなる配線パターンが形成されている。これにより、図１９に示すように、積層された半導体チップ１５のうちの最下層に配置された半導体チップ１５の下側のシリコン貫通電極１１４（電極パッド１１６）を介して、各半導体チップ１５のシリコン貫通電極１１４及び半導体素子と、シリコン基板２１ａの貫通電極及び再配線層５１とが電気的に接続される。再配線層５１の最上層（紙面下方の層）には、電極が形成されており、各半導体チップ１５は、再配線層５１を介して、外部の半導体チップ乃至配線基板等と接続可能に構成される。なお、電気的に接続されている状態とは、必ずしも、常に導通している場合に限られず、トランジスタ等のスイッチング素子を介して電気的に導通する状態を含む。

【0038】

次に、再配線層５１上（紙面下方）に、再配線層５１を電気的に外部に接続するための導体で形成されたインナーボール５２及び５３が形成され、インナーボール５２上に半導体素子が形成されたＩＦチップ（インターフェースチップ）５４が搭載される（Ｓ３４）。再配線層５１とＩＦチップ５４とは、インナーボール５２を介して電気的に接続される。インナーボール５２とインナーボール５３とは、同じ導電材料で形成されるが、これに限定されるものではない。ＩＦチップ５４には、半導体チップ１５への情報の読み出し及び書き込みを制御するための制御回路が搭載されている。

【0039】

これにより、図２０に示された状態となる。なお、インナーボールとは、後述のアウターボールと対比させた呼称であり、後述の封止材８１の内側に配置されることになることによる呼称であるが、電気的接続を目的とした導体で形成されている点で後述のアウターボールと共通の構成である。なお、インナーボール及びアウターボールに代えて、導体で形成されたボンディングワイヤを用いてもよい。

【0040】

次に、ダイシングによりシリコン基板２１ａ、再配線層５１及び封止材４１を切断することで、それぞれ半導体チップ１５が積層された積層体を含む半導体装置が個片化される（Ｓ３５）。ダイシングは、カッターを用いる方法またはレーザーを用いる方法など、任意に選択可能である。これにより、図２１に示されるように、アレイ状に配置された状態で封止された半導体装置がそれぞれ個片化される。

【0041】

次に、個片化された半導体装置をそれぞれピックアップして、図２２に示されるように、配線基板７１に、例えばアレイ状に搭載（再配置）する（Ｓ３６）。配線基板７１には、基板の一方の面から他方の面に向かって貫通する貫通ビアを含む、導体からなる配線パターンが形成されている。

【0042】

次に、配線基板７１に搭載された半導体装置を、封止材８１により封止する（Ｓ３７）。封止の方法は上記と同様であるが、これに限るものではない。これにより、図２３に示されるようにＩＦチップ５４も封止することが可能となる。

【0043】

次に、配線基板７１の下側の面、すなわちインナーボール５３と連結された面とは逆側の面に、導体で形成されたアウターボール７２が形成される（Ｓ３８）。これにより図２４に示されるように、積層された半導体チップ１５（半導体ウエハ１１）が、最終的にアウターボール７２を介在して外部の装置と電気的に接続可能な状態となる。

【0044】

そして、封止材８１をダイシングによって切断することで除去して半導体装置を個片化し、図２５に示すような個片化された半導体装置を得る（Ｓ３９）。このようにして製造された半導体装置は、回路基板に搭載されるなどして利用可能なものとなる。

【0045】

なお、半導体装置の封止及び個片化の方法は上記に限定されるものではなく、上記とは異なる既存の方法を採用してもよい。

【0046】

以上、具体例を参照しつつ本実施形態について説明した。本実施形態の方法により半導体装置を製造することで、以下に示すような作用効果が奏される。

【0047】

（１）半導体装置を製造する方法において、次の層の半導体チップ１５を配置（接続）する前に保護層１４を除去するため（Ｓ２２）、保護層１４が形成されている半導体ウエハ１１の表面１１ａ（上面）に、パーティクルが付着することを抑制することが可能となる。本出願の発明者らは、半導体チップ１５を個片化する際に、接着テープ３に個片化前の半導体チップ１５を接着するところ（Ｓ１４）、仮に保護層１４が形成されていなければ半導体チップ１５の表面１１ａ上に接着テープ３の残渣が付着してしまう可能性があり、この残渣が半導体チップ１５のパーティクルによる汚染の原因となってしまう点に着目した。しかしながら、本実施形態に係る半導体装置の製造方法においては、上記のように、半導体ウエハ１１の表面１１ａ上に保護層１４を形成し、保護層１４を介して接着テープ３に半導体ウエハ１１を接着するとともに、ダイシング後の半導体チップ１５を保護層１４が形成された状態でシリコン基板２１上又は他の半導体チップ１５上に積層し、次の層の半導体チップ１５を配置する前に保護層１４を除去することとした。このため、半導体ウエハ１１の表面１１ａを、特別な洗浄を行うことなくクリーンな状態に保つことが可能となる。これにより、製造された半導体装置が、パーティクルを原因とする接続不良などの不具合を発生することを抑制または防止することが可能となる。また、製造される半導体装置の歩留まりを向上させることが可能となる。

【0048】

（２）実施形態の半導体装置の製造方法では、少なくともＮ個（Ｎは２以上の整数）の、保護層１４を有する半導体チップ１５を積層して半導体装置を製造する。このとき、第（Ｋ－１）（Ｋは２以上Ｎ以下のすべての整数）層の半導体チップ１５の一方の表面上に形成される保護層１４を除去し（Ｓ２２）、一方の表面上に保護層１４が形成されている第Ｋ層の半導体チップ１５の、他方の表面（保護層１４が形成されていない面）と、保護層１４が除去された第（Ｋ－１）層の半導体チップ１５の一方の面とが対向するように、第（Ｋ－１）層の半導体チップ１５上に第Ｋ層の半導体チップ１５を配置する（Ｓ２１）。そして、第Ｎ層の半導体チップ１５の保護層１４を除去し（Ｓ２２）、第（Ｎ＋１）層の、保護層１４を有さない半導体チップ１５を配置して（Ｓ２４）、半導体装置を製造する。これにより、多層に積層された半導体装置において、パーティクルを原因とする接続不良などの不具合を発生することを抑制及び防止することが可能となる。なお、Ｎ個目の半導体チップ１５のさらに上層に、半導体チップ（例えば保護層が形成されていない半導体チップ）を積層してもよい。

【0049】

（３）実施形態の半導体装置の製造方法では、封止された半導体装置を製造できる。すなわち、シリコン基板２１上の複数個所に半導体チップ１５の積層体として形成された半導体装置をアレイ状に設け、これらの積層体（半導体装置）を封止材により封止し（Ｓ３１）、シリコン基板２１を切断してこれらの積層体（半導体装置）を分離して個片化して（Ｓ３５）、封止された半導体装置を得ることができる。

【0050】

［変形例１］
実施形態の半導体チップ１５の製造過程において、保護層１４に位置確認用のアライメントマーク等のパターンを形成してもよい。本変形例では、保護層１４に位置確認用のアライメントマークを形成する方法を説明する。アライメントマークは、後述するように、配置した、または、配置する半導体チップ１５の位置を確認して位置ずれを測定し、または半導体チップ１５の位置を確認しつつ正確な位置に配置するために用いられる。

【0051】

半導体ウエハ１１上に保護層１４を形成した後（図１のＳ１２）、フォトリソグラフィによって保護層１４にアライメントマークを形成する。フォトリソグラフィは、例えば、マスクを用いたステップ露光とエッチングとを含む方法により行われ、これにより保護層１４を部分的に取り除いてアライメントマークのパターンを形成する。

【0052】

図２６は、基板１３に配置された半導体チップ１５の最上層の保護層１４にアライメントマークのパターンを形成したときの、保護層１４ａを含む基板１３の平面図である。図２６に示すように、アレイ状に設けられた半導体チップ１５の最上層のそれぞれの保護層１４ａに、アライメントマークのパターンが形成される。アライメントマークのパターンは、それぞれの半導体チップ１５について同様の形状となるよう形成される。ここでは、アライメントマークのパターンとして２つの十字のパターンを示しているが、これに限定される趣旨ではなく、位置確認に利用可能な任意のパターンを形成してよい。

【0053】

保護層１４ａに形成されたアライメントマークのパターンは、保護層１４ａの表面から下側に向かって形成された溝である。この保護層１４ａの溝１４ｃは、典型的には図２７に示す断面図のように、保護層１４ａの表面から、保護層１４ａの下に位置する半導体ウエハ１１の表面まで、保護層１４ａを貫通するよう形成される。これにより、保護層１４ａの上側から見ると、反射率の違いにより視認しやすいアライメントマークのパターンが形成される。なお、アライメントマークのパターンは、必ずしも肉眼で視認可能なものである必要はなく、製造装置で認識可能な構造にすればよい。

【0054】

アライメントマークが形成された半導体チップ１５は、半導体装置の製造過程において、シリコン基板２１にアレイ状に配置される（図７のＳ２１）。これにより、図２８に示されるように、上側からの平面視で保護層１４ａの表面に形成されたアライメントマークのパターンが視認可能な状態で、半導体チップ１５がアレイ状に配置される。

【0055】

このように保護層１４ａにアライメントマークが形成されていることで、配置された半導体チップ１５の位置ずれ量を正確に測定することが可能となる。また、半導体チップ１５を適切な位置に配置しやすくすることができる。また、半導体チップ１５の位置確認のために、半導体チップ１５上の、機能的構成が配置された領域の外側にアライメントマークを形成することがあるが、上記のように保護層１４ａにアライメントマークを形成すると、このようなアライメントマークの形成が不要となるため、半導体チップ１５上のアライメントマーク用の領域が不要となる。これにより、半導体チップ１５の省面積化が可能となる。

【0056】

次いで、最上層の保護層１４ａをエッチングにより除去する（Ｓ２２）。これにより、図２９に示すように、保護層１４ａが除去され表面１１ａが露出した半導体チップ１５が、アレイ状に配置された状態となる。これらの半導体チップ１５の表面１１ａの上に半導体チップ１５が積層されることで、図２８に示された状態となる。すなわち、保護層１４ａに同様のアライメントマークのパターンが形成された半導体チップ１５を用いることで、半導体チップ１５を繰り返し積層する際に、繰り返し同じ方法でアライメントマークを利用した位置合わせを行うことができる。なお、アライメントマーク等のパターンは、半導体チップ１５の表面１１ａのうち、上面視において電極パッド１１５と重複しない領域に形成されてもよい。このようにパターンを形成することにより、パターニングにより電極パッド１１５が露出して電極パッド１１５上にパーティクル等が付着することを抑制することが可能となる。

【0057】

［保護層に形成するパターンの変形例］
変形例として、保護層１４ａのパターンは、保護層１４ａの積層方向（厚さ方向）の途中位置まで形成された溝から形成してもよい。図３０に示した断面図には、このように保護層１４ａの積層方向の途中位置まで形成された溝１４ｄが示される。図示されるように、溝１４ｄは保護層１４ａを積層方向に貫通していない。

【0058】

このように、アライメントマークのパターンとして保護層１４ａに溝１４ｄを形成すると、保護層１４ａの表面に付着するパーティクルは、半導体ウエハ１１の表面ではなく、保護層１４ａの溝１４ｄの底面に付着することとなる。保護層１４ａは、上記のように半導体チップ１５が形成された後の半導体装置の製造工程において除去されるため（Ｓ２２）、溝１４ｄの底面に付着したパーティクルもこの工程で除去される。これにより、保護層１４ａにアライメントマークのパターンを形成しつつ、半導体チップ１５の表面にパーティクルが付着することを防止することができる。

【0059】

［変形例２］
変形例１では、保護層１４に位置合わせ用のアライメントマークを形成したが、アライメントマークに代えて、またはアライメントマークに加えて、個々の半導体チップ１５を識別するための識別マークを保護層１４に形成してもよい。

【0060】

図３１は、基板１３に配置された半導体チップ１５の最上層の保護層１４に識別マークのパターンを形成したときの、保護層１４ｂを含む基板１３の平面図である。図３１に示すように、アレイ状に設けられた半導体チップ１５の最上層のそれぞれの保護層１４ｂに、識別マークのパターンが形成される。図３１に識別マークとして記載されている数字は一例であって、識別マークの態様は任意に決定してよい。識別マークのパターンは、限定されるものではないが、半導体チップ１５を識別可能にするため、それぞれ別のものにすることが好ましい。

【0061】

保護層１４ｂに形成された識別マークのパターンは、アライメントマークのパターンと同様に、図２７に示されるような溝１４ｃ、または図３０に示されるような溝１４ｄの態様のいずれであってもよい。

【0062】

アライメントマークが形成された半導体チップ１５は、半導体装置の製造過程において、シリコン基板２１にアレイ状に配置される（図７のＳ２１）。これにより、図３２に示されるように、上側からの平面視で保護層１４ｂの表面に形成された識別マークのパターンが視認可能な状態で、半導体チップ１５がアレイ状に配置される。なお、図３２において数字で示されている識別マークは、図３１の基板１３に形成された半導体チップ１５であり、アルファベットで示されている識別マークは、別の基板に形成された半導体チップ１５である。

【0063】

その後、保護層１４ｂをエッチングに除去する工程などは、保護層１４ａと同様であるため説明を省略する。

【0064】

このように保護層１４ｂに識別マークが形成されていることで、製造過程において用いられた半導体チップ１５を、製造中、及び製造後に確認可能となる。これにより、不具合が発生した半導体装置に用いられた半導体チップ１５を特定可能となるため、不具合対応を行いやすくなる。

【0065】

［その他の変形例］
実施形態及び変形例では、最上層に積層する半導体チップ１５が保護層１４を有さないものであったが、保護層１４を有する半導体チップ１５を積層後、保護層１４を除去することにより半導体装置を製造してもよい。また、最上層に保護層１４を有したままの構成であっても構わない。また、最上層に積層する半導体チップ１５には貫通電極が形成されていなくてもよく、この場合には最上層の半導体チップ１５には、下層の半導体チップ１５と接続される面にのみ外部に露出する電極が形成される。

【0066】

半導体ウエハ１１をダイシングにより切断して個片化する際には、実施形態とは異なる方法を用いてもよい。例えば、ダイシングリング２を載置した接着テープ３に、基板１３に搭載された状態の半導体ウエハ１１を上下反転させて接着させる（Ｓ１３）。このとき、図３３に示すように、デバイスが形成された表面１１ｂは上側にある。

【0067】

次に、基板１３上の接着剤１２からデボンドにより半導体ウエハ１１を剥離する（Ｓ１４）。これにより、図５に示す状態となる。

【0068】

次に、図３４に示すように、半導体ウエハ１１の表面１１ｂに、接着テープ３とは別の接着テープ３ａを接着させる。

【0069】

そして、接着テープ３を半導体ウエハ１１の保護層１４から剥離させて半導体ウエハ１１を上下反転させ、保護層１４を上面にしてダイシングしてもよい（Ｓ１５に対応）。このような方法でも、個片化された半導体チップ１５を形成することができる。

【0070】

以上、具体例を参照しつつ、実施形態及びその変形例について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り本開示の範囲に包含される。前述した各具体例が備える各要素ならびにその配置、条件、及び形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。

【符号の説明】

【0071】

１１…半導体ウエハ
１１２…シリコン層
１１３…デバイス層
１１４…シリコン貫通電極
１１５、１１６…電極パッド
１２…接着剤
１３…基板
１４、１４ａ、１４ｂ…保護層
１５…半導体チップ
２１、２１ａ…シリコン基板
４１…封止材
５１…再配線層
５２、５３…インナーボール
５４…ＩＦチップ
７１…配線基板
７２…アウターボール
８１…封止材

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】