特開 2024-86284 アナログスイッチ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024086284

(43)【公開日】2024-06-27

(54)【発明の名称】アナログスイッチ回路

(51)【国際特許分類】

   H03K 17/00 20060101AFI20240620BHJP

   H03K 17/687 20060101ALI20240620BHJP

【ＦＩ】

H03K17/00 D

H03K17/687 A

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022201335

(22)【出願日】2022-12-16

(71)【出願人】

【識別番号】000143031

【氏名又は名称】コーデンシ株式会社

(74)【代理人】

【識別番号】100118784

【弁理士】

【氏名又は名称】桂川 直己

(72)【発明者】

【氏名】福田 秀雄

(72)【発明者】

【氏名】佐野 とし恵

(72)【発明者】

【氏名】曽根 源

(72)【発明者】

【氏名】福井 啓之

(72)【発明者】

【氏名】平田 舞

(72)【発明者】

【氏名】川本 拓也

(72)【発明者】

【氏名】岡田 浩之

(72)【発明者】

【氏名】原田 一徹

(72)【発明者】

【氏名】岡本 紗衣

【テーマコード（参考）】

5J055

【Ｆターム（参考）】

5J055AX25

5J055AX55

5J055AX56

5J055AX66

5J055BX17

5J055DX13

5J055DX14

5J055DX22

5J055DX42

5J055DX73

5J055DX83

5J055EY01

5J055EY10

5J055EY21

5J055GX01

(57)【要約】

【課題】制御信号の値（電圧）が急激に変化した場合であっても、メイントランジスタのＯＮ状態とＯＦＦ状態の切替りに起因するノイズを十分に低減可能なアナログスイッチ回路を提供する。
【解決手段】アナログスイッチ回路は、スイッチ本体回路と、制御回路３と、を備える。制御回路３は、第１論理ゲート３１と、第２論理ゲート３２と、第１帰還回路３ａと、第２帰還回路３ｂと、を備える。第１論理ゲート３１及び第２論理ゲート３２には、制御入力信号が入力される。第１帰還回路３ａは、第１論理ゲート３１の出力を分岐した信号を第２論理ゲート３２に入力する。第２帰還回路３ｂは、第２論理ゲート３２の出力を分岐した信号を第１論理ゲート３１に入力する。制御入力信号のＨｉ／Ｌｏが反転した際に、第１帰還回路３ａと第２帰還回路３ｂに起因して、第１タイミング信号のＨｉ／Ｌｏと第２タイミング信号は、Ｈｉ／Ｌｏの反転タイミングが異なる。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１反転信号と第１非反転信号を含む第１タイミング信号と、第２反転信号と第２非反転信号を含む第２タイミング信号がタイミング信号として入力され、当該タイミング信号に基づいてＯＮ状態とＯＦＦ状態を切り替えるスイッチ本体回路と、
前記タイミング信号を出力する制御回路と、
を備え、
前記制御回路は、
制御入力信号が入力される第１論理ゲートと、
前記制御入力信号が入力される第２論理ゲートと、
前記第１論理ゲートの出力を分岐した信号を前記第２論理ゲートに入力する第１帰還回路と、
前記第２論理ゲートの出力を分岐した信号を前記第１論理ゲートに入力する第２帰還回路と、
を備え、
前記第１論理ゲートの出力を分岐して反転した信号が前記第１反転信号であり、
前記第１論理ゲートの出力を分岐して非反転した信号が前記第１非反転信号であり、
前記第２論理ゲートの出力を分岐して反転した信号が前記第２反転信号であり、
前記第２論理ゲートの出力を分岐して非反転した信号が前記第２非反転信号であり、
前記制御入力信号のＨｉ／Ｌｏが反転した際に、前記第１帰還回路と前記第２帰還回路に起因して、前記第１タイミング信号のＨｉ／Ｌｏの反転タイミングと、前記第２タイミング信号のＨｉ／Ｌｏの反転タイミングと、が異なることを特徴とするアナログスイッチ回路。

【請求項2】

請求項１に記載のアナログスイッチ回路であって、
前記制御回路は、
前記第１論理ゲートの出力を遅延させる第１遅延回路と、
前記第２論理ゲートの出力を遅延させる第２遅延回路と、
を備えることを特徴とするアナログスイッチ回路。

【請求項3】

請求項２に記載のアナログスイッチ回路であって、
前記第１遅延回路及び前記第２遅延回路は、それぞれ、偶数個のインバータを含むことを特徴とするアナログスイッチ回路。

【請求項4】

請求項２に記載のアナログスイッチ回路であって、
前記第１遅延回路及び前記第２遅延回路は、それぞれ、ローパスフィルタ回路を含むことを特徴とするアナログスイッチ回路。

【請求項5】

請求項１に記載のアナログスイッチ回路であって、
前記第１論理ゲートの出力を分岐して１つのインバータを介して反転した信号が前記第１反転信号であり、
前記第１論理ゲートの出力を分岐して前記インバータを介さない信号が前記第１非反転信号であり、
前記第２論理ゲートの出力を分岐して１つの前記インバータを介して反転した信号が前記第２反転信号であり、
前記第２論理ゲートの出力を分岐して前記インバータを介さない信号が前記第２非反転信号であることを特徴とするアナログスイッチ回路。

【請求項6】

請求項１に記載のアナログスイッチ回路であって、
前記第１論理ゲートの出力を分岐して奇数個のインバータを介して反転した信号が前記第１反転信号であり、
前記第１論理ゲートの出力を分岐して偶数個の前記インバータを介した信号が前記第１非反転信号であり、
前記第２論理ゲートの出力を分岐して奇数個の前記インバータを介して反転した信号が前記第２反転信号であり、
前記第２論理ゲートの出力を分岐して偶数個の前記インバータを介した信号が前記第２非反転信号であることを特徴とするアナログスイッチ回路。

【請求項7】

請求項１に記載のアナログスイッチ回路であって、
前記第１論理ゲートが第１ＮＡＮＤゲートであり、
前記第２論理ゲートが第２ＮＡＮＤゲートであり、
前記第１ＮＡＮＤゲートに入力される前記制御入力信号は非反転であり、
前記第２ＮＡＮＤゲートに入力される前記制御入力信号はインバータにより反転されることを特徴とするアナログスイッチ回路。

【請求項8】

請求項１に記載のアナログスイッチ回路であって、
前記第１論理ゲートが第１ＮＯＲゲートであり、
前記第２論理ゲートが第２ＮＯＲゲートであり、
前記第１ＮＯＲゲートに入力される前記制御入力信号は非反転であり、
前記第２ＮＯＲゲートに入力される前記制御入力信号はインバータにより反転されることを特徴とするアナログスイッチ回路。

【請求項9】

請求項１に記載のアナログスイッチ回路であって、
前記第１論理ゲートがＡＮＤゲートであり、
前記第２論理ゲートがＯＲゲートであり、
前記ＡＮＤゲートに入力される前記制御入力信号は非反転であり、
前記ＯＲゲートに入力される前記制御入力信号は非反転であることを特徴とするアナログスイッチ回路。

【請求項10】

請求項１に記載のアナログスイッチ回路であって、
前記スイッチ本体回路は、
当該スイッチ本体回路のＯＮ状態とＯＦＦ状態を切り替えるスイッチとして機能し、第１非反転信号が入力される第１メイントランジスタと、
当該スイッチ本体回路のＯＮ状態とＯＦＦ状態を切り替えるスイッチとして機能し、第１反転信号が入力される第２メイントランジスタと、
前記第１メイントランジスタの出力側に接続されており、前記第１メイントランジスタとバックゲート同士が接続されており、前記第１反転信号が入力される第１ダミートランジスタと、
前記第２メイントランジスタの出力側に接続されており、前記第２メイントランジスタとバックゲート同士が接続されており、前記第１非反転信号が入力される第２ダミートランジスタと、
を備えることを特徴とするアナログスイッチ回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、スイッチ本体回路と制御回路を備えるアナログスイッチ回路に関する。

【背景技術】

【0002】

特許文献１は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを並列に配置して構成されるアナログスイッチ本体回路と、アナログスイッチ本体回路を動作させる制御回路と、を開示する。制御回路には複数のインバータが配置されており、ＰＭＯＳトランジスタのゲートとＮＭＯＳトランジスタのゲートに互いに逆相の制御電圧を供給することにより、ＰＭＯＳトランジスタとＮＭＯＳトランジスタがＯＮの状態と、ＰＭＯＳトランジスタとＮＭＯＳトランジスタがＯＦＦの状態と、を切り替えることができる。

【0003】

更に、特許文献１のアナログスイッチ本体回路は、上述したメイントランジスタ（ＰＭＯＳトランジスタとＮＭＯＳトランジスタ）に加え、複数のサブトランジスタを備える。サブトランジスタは、メイントランジスタのバックゲートをソースに接続する状態と、メイントランジスタのバックゲートを所定の電位（ＰＭＯＳトランジスタの場合は高電位、ＮＭＯＳトランジスタの場合は低電位）に接続する状態と、を切り替える。特許文献１では、閾値が異なる複数のインバータを配置し、傾斜特性を有する制御信号を入力することにより、メイントランジスタの動作タイミングと、サブトランジスタの動作タイミングと、に時間差を設けている。これにより、メイントランジスタのＯＮ状態とＯＦＦ状態の切り替わりに起因するノイズを低減する。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１６－１９０７５号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１の回路構成では、制御信号の値（電圧）が急激に変化した場合、メイントランジスタの動作タイミングと、サブトランジスタの動作タイミングと、の時間差が短くなる。その結果、メイントランジスタのＯＮ状態とＯＦＦ状態の切替りに起因するノイズを十分に低減できない可能性がある。

【0006】

本発明は以上の事情に鑑みてされたものであり、その主要な目的は、制御信号の値（電圧）が急激に変化した場合であっても、メイントランジスタのＯＮ状態とＯＦＦ状態の切替りに起因するノイズを十分に低減可能なアナログスイッチ回路を提供することにある。

【課題を解決するための手段及び効果】

【0007】

本発明の解決しようとする課題は以上の如くであり、次にこの課題を解決するための手段とその効果を説明する。

【0008】

本発明の第１の観点によれば、以下の構成のアナログスイッチ回路が提供される。即ち、アナログスイッチ回路は、スイッチ本体回路と、制御回路と、を備える。前記スイッチ本体回路には、第１反転信号と第１非反転信号を含む第１タイミング信号と、第２反転信号と第２非反転信号を含む第２タイミング信号と、がタイミング信号として入力される。前記スイッチ本体回路は、前記タイミング信号に基づいてＯＮ状態とＯＦＦ状態を切り替える。前記制御回路は、前記タイミング信号を出力する。前記制御回路は、第１論理ゲートと、第２論理ゲートと、第１帰還回路と、第２帰還回路と、を備える。前記第１論理ゲートには、制御入力信号が入力される。前記第２論理ゲートには、前記制御入力信号が入力される。前記第１帰還回路は、前記第１論理ゲートの出力を分岐した信号を前記第２論理ゲートに入力する。前記第２帰還回路は、前記第２論理ゲートの出力を分岐した信号を前記第１論理ゲートに入力する。前記第１論理ゲートの出力を分岐して反転した信号が前記第１反転信号である。前記第１論理ゲートの出力を分岐して非反転した信号が前記第１非反転信号である。前記第２論理ゲートの出力を分岐して反転した信号が前記第２反転信号である。前記第２論理ゲートの出力を分岐して非反転した信号が前記第２非反転信号である。前記制御入力信号のＨｉ／Ｌｏが反転した際に、前記第１帰還回路と前記第２帰還回路に起因して、前記第１タイミング信号のＨｉ／Ｌｏの反転タイミングと、前記第２タイミング信号のＨｉ／Ｌｏの反転タイミングと、が異なる。

【0009】

制御入力信号の値（電圧）が急激に変化しても、第１タイミング信号と第２タイミング信号のＨｉ／Ｌｏの反転タイミングを異ならせることができる。また、論理ゲートを用いた単純な構成で両者のＨｉ／Ｌｏの反転タイミングを異ならせることができる。その結果、制御入力信号の値が急激に変化しても、スイッチ本体回路のＯＮ状態とＯＦＦ状態の切替りに起因するノイズを十分に低減できる。

【0010】

前記のアナログスイッチ回路においては、以下の構成とすることが好ましい。即ち、前記制御回路は、第１遅延回路と、第２遅延回路と、を備える。前記第１遅延回路は、前記第１論理ゲートの出力を遅延させる。前記第２遅延回路は、前記第２論理ゲートの出力を遅延させる。

【0011】

これにより、第１タイミング信号と第２タイミング信号のＨｉ／Ｌｏの反転タイミングを、更に大きく異ならせることができる。

【0012】

前記のアナログスイッチ回路においては、前記第１遅延回路及び前記第２遅延回路は、それぞれ、偶数個のインバータを含むことが好ましい。

【0013】

これにより、信号を反転させることなく信号を遅延させることができる。

【0014】

前記のアナログスイッチ回路においては、前記第１遅延回路及び前記第２遅延回路は、それぞれ、ローパスフィルタ回路を含むことが好ましい。

【0015】

これにより、信号の高周波成分をカットしつつ、信号を遅延させることができる。

【0016】

前記のアナログスイッチ回路においては、以下の構成とすることが好ましい。即ち、前記第１論理ゲートの出力を分岐して１つのインバータを介して反転した信号が前記第１反転信号である。前記第１論理ゲートの出力を分岐して前記インバータを介さない信号が前記第１非反転信号である。前記第２論理ゲートの出力を分岐して１つの前記インバータを介して反転した信号が前記第２反転信号である。前記第２論理ゲートの出力を分岐して前記インバータを介さない信号が前記第２非反転信号である。

【0017】

これにより、単純な構成で反転と非反転の信号を生成できる。

【0018】

前記のアナログスイッチ回路においては、以下の構成とすることが好ましい。即ち、前記第１論理ゲートの出力を分岐して奇数個の前記インバータを介して反転した信号が前記第１反転信号である。前記第１論理ゲートの出力を分岐して偶数個の前記インバータを介した信号が前記第１非反転信号である。前記第２論理ゲートの出力を分岐して奇数個の前記インバータを介して反転した信号が前記第２反転信号である。前記第２論理ゲートの出力を分岐して偶数個の前記インバータを介した信号が前記第２非反転信号である。

【0019】

これにより、インバータを介することにより、波形が整形されるため、制御回路の出力負荷が増加しても当該スイッチ本体回路を駆動できる。

【0020】

前記のアナログスイッチ回路においては、以下の構成とすることが好ましい。即ち、前記第１論理ゲートが第１ＮＡＮＤゲートである。前記第２論理ゲートが第２ＮＡＮＤゲートである。前記第１ＮＡＮＤゲートに入力される前記制御入力信号は非反転である。前記第２ＮＡＮＤゲートに入力される前記制御入力信号はインバータにより反転される。

【0021】

前記のアナログスイッチ回路においては、以下の構成とすることが好ましい。即ち、前記第１論理ゲートが第１ＮＯＲゲートである。前記第２論理ゲートが第２ＮＯＲゲートである。前記第１ＮＯＲゲートに入力される前記制御入力信号は非反転である。前記第２ＮＯＲゲートに入力される前記制御入力信号はインバータにより反転される。

【0022】

前記のアナログスイッチ回路においては、以下の構成とすることが好ましい。即ち、前記第１論理ゲートがＡＮＤゲートである。前記第２論理ゲートがＯＲゲートである。前記ＡＮＤゲートに入力される前記制御入力信号は非反転である。前記ＯＲゲートに入力される前記制御入力信号は非反転である。

【0023】

前記のアナログスイッチ回路においては、以下の構成とすることが好ましい。即ち、前記スイッチ本体回路は、第１メイントランジスタと、第２メイントランジスタと、第１ダミートランジスタと、第２ダミートランジスタと、を備える。前記第１メイントランジスタは、当該スイッチ本体回路のＯＮ状態とＯＦＦ状態を切り替えるスイッチとして機能し、第１非反転信号が入力される。前記第２メイントランジスタは、当該スイッチ本体回路のＯＮ状態とＯＦＦ状態を切り替えるスイッチとして機能し、第１反転信号が入力される。前記第１ダミートランジスタは、前記第１メイントランジスタの出力側に接続されており、前記第１メイントランジスタとバックゲート同士が接続されており、前記第１反転信号が入力される。前記第２ダミートランジスタは、前記第２メイントランジスタの出力側に接続されており、前記第２メイントランジスタとバックゲート同士が接続されており、前記第１非反転信号が入力される。

【0024】

これにより、第１及び第２のダミートランジスタはメイントランジスタとは逆の動作をするため、電荷の充放電をキャンセルできる。

【図面の簡単な説明】

【0025】

【図1】実施形態のアナログスイッチ回路の回路図。

【図2】実施形態の制御回路の回路図とタイミングチャート。

【図3】第１変形例の制御回路の回路図とタイミングチャート。

【図4】第２変形例の制御回路の回路図。

【図5】第３変形例の制御回路の回路図。

【図6】第４変形例の制御回路の回路図。

【図7】第５変形例の制御回路の回路図とタイミングチャート。

【図8】第６変形例の制御回路の回路図とタイミングチャート。

【図9】第７変形例のスイッチ本体回路の回路図。

【発明を実施するための形態】

【0026】

次に、図面を参照して本発明の実施形態を説明する。図１は、実施形態に係るアナログスイッチ回路１の回路図である。

【0027】

図１に示すアナログスイッチ回路１は、スイッチ本体回路２と、制御回路３と、を備える。

【0028】

スイッチ本体回路２には、入力端子４及び出力端子５が接続される。スイッチ本体回路２がＯＮ状態のときは、スイッチ本体回路２は、入力端子４から入力された信号を出力端子５に出力する。スイッチ本体回路２がＯＦＦ状態のときは、スイッチ本体回路２は、入力端子４から入力された信号を出力端子５に出力しない。

【0029】

制御回路３には、制御端子６から制御入力信号が入力される。本実施形態の制御入力信号は電圧信号である。制御回路３は、制御入力信号に基づき、４つのタイミング信号を出力する。制御入力信号は、デジタル信号であり、Ｈｉ又はＬｏの何れかの値をとる。スイッチ本体回路２には、制御回路３が出力した４つのタイミング信号が入力される。これにより、スイッチ本体回路２のＯＮ状態とＯＦＦ状態とが切り替えられる。

【0030】

本明細書では、４つのタイミング信号を、第１タイミング信号Ｂ＋、第１タイミング信号Ｂ－、第２タイミング信号Ａ＋、第２タイミング信号Ａ－と称する。後述するように、第１タイミング信号Ｂ＋と第１タイミング信号Ｂ－は逆相であり、第２タイミング信号Ａ＋と第２タイミング信号Ａ－は逆相である。更に、第１タイミング信号Ｂ＋及び第２タイミング信号Ａ＋は、制御入力信号と同相である。第１タイミング信号Ｂ－及び第２タイミング信号Ａ－は、制御入力信号と逆相である。ただし、詳細は後述するが、信号の遅延の関係により、厳密には瞬時に同相／逆相とはならず、時間差がある。

【0031】

次に、スイッチ本体回路２の回路構成について説明する。スイッチ本体回路２はＭＯＳトランジスタをスイッチ素子として用いたスイッチ回路である。スイッチ本体回路２は、ＯＮ状態とＯＦＦ状態を切り替えるための素子として、第１ＰＭＯＳトランジスタ１１と、第１ＮＭＯＳトランジスタ２１と、を備える。第１ＰＭＯＳトランジスタ１１と第１ＮＭＯＳトランジスタ２１は、メイントランジスタに相当する。

【0032】

第１ＰＭＯＳトランジスタ１１のソースは入力端子４に接続されており、第１ＰＭＯＳトランジスタ１１のドレインは出力端子５に接続される。第１ＰＭＯＳトランジスタ１１のゲートには、制御回路３が出力した第２タイミング信号Ａ＋が入力される。第２タイミング信号Ａ＋がＬｏである場合、入力端子４と出力端子５は、第１ＰＭＯＳトランジスタ１１を介して接続される（ＯＮ状態）。一方、第２タイミング信号Ａ＋がＨｉである場合、入力端子４と出力端子５は、第１ＰＭＯＳトランジスタ１１により遮断される（ＯＦＦ状態）。

【0033】

第１ＮＭＯＳトランジスタ２１のソースは入力端子４に接続されており、第１ＮＭＯＳトランジスタ２１のドレインは出力端子５に接続される。第１ＮＭＯＳトランジスタ２１のゲートには、制御回路３が出力した第２タイミング信号Ａ－が入力される。第２タイミング信号Ａ－がＨｉである場合、入力端子４と出力端子５は、第１ＮＭＯＳトランジスタ２１を介して接続される（ＯＮ状態）。一方、第２タイミング信号Ａ－がＬｏである場合、入力端子４と出力端子５は、第１ＮＭＯＳトランジスタ２１により遮断される（ＯＦＦ状態）。

【0034】

第２タイミング信号Ａ＋と第２タイミング信号Ａ－は逆相である。そのため、第１ＰＭＯＳトランジスタ１１と第１ＮＭＯＳトランジスタ２１は制御入力信号に応じて、両方がＯＮ状態となるか、両方がＯＦＦ状態となる。つまり、制御入力信号のＨｉ／Ｌｏを反転させることにより、スイッチ本体回路２のＯＮ状態とＯＦＦ状態とを切り替えることができる。

【0035】

第１ＰＭＯＳトランジスタ１１の近傍には、第２ＰＭＯＳトランジスタ１２と、第３ＰＭＯＳトランジスタ１３と、が設けられている。第２ＰＭＯＳトランジスタ１２及び第３ＰＭＯＳトランジスタ１３は、第１ＰＭＯＳトランジスタ１１のバックゲート電圧を調整する。第２ＰＭＯＳトランジスタ１２は、第１ＰＭＯＳトランジスタ１１のバックゲートとソースの間に配置される。第２ＰＭＯＳトランジスタ１２のゲートには、第１タイミング信号Ｂ＋が入力される。

【0036】

第３ＰＭＯＳトランジスタ１３は、第１ＰＭＯＳトランジスタ１１のバックゲートと所定の電位ＶＤＤの間に配置される。電位ＶＤＤは、電源電位であるため高電位である。第３ＰＭＯＳトランジスタ１３のゲートには、第１タイミング信号Ｂ－が入力される。

【0037】

ここで、第２タイミング信号Ａ＋がＬｏである場合、第１ＰＭＯＳトランジスタ１１がＯＮ状態となる。その間において、第１タイミング信号Ｂ＋がＬｏであるため、第２ＰＭＯＳトランジスタ１２がＯＮ状態となる。このとき、第１タイミング信号Ｂ－がＨｉであるため、第３ＰＭＯＳトランジスタ１３がＯＦＦ状態となる。これにより、第１ＰＭＯＳトランジスタ１１のバックゲート電圧がソースに接続される。そのため、第１ＰＭＯＳトランジスタ１１の閾値電圧の変動を抑制できる。

【0038】

一方、第２タイミング信号Ａ＋がＨｉである場合、第１ＰＭＯＳトランジスタ１１がＯＦＦ状態となる。その間において、第１タイミング信号Ｂ＋がＨｉであるため、第２ＰＭＯＳトランジスタ１２がＯＦＦ状態となる。このとき、第１タイミング信号Ｂ－がＬｏであるため、第３ＰＭＯＳトランジスタ１３がＯＮ状態となる。これにより、第１ＰＭＯＳトランジスタ１１のバックゲート電圧がＶＤＤに接続される。そのため、第１ＰＭＯＳトランジスタ１１のバックゲートとドレインの間に存在する寄生ダイオードが動作する電位差が生じないので、ＯＦＦ状態を維持できる。

【0039】

第１ＮＭＯＳトランジスタ２１側においても、同様に、第２ＮＭＯＳトランジスタ２２と、第３ＮＭＯＳトランジスタ２３と、が設けられている。第２ＮＭＯＳトランジスタ２２及び第３ＮＭＯＳトランジスタ２３の回路構成及び機能は、第２ＰＭＯＳトランジスタ１２及び第３ＰＭＯＳトランジスタ１３と同様であるため、簡単に説明する。

【0040】

第２ＮＭＯＳトランジスタ２２は、第１ＮＭＯＳトランジスタ２１のバックゲートとソースの間に配置される。第２ＮＭＯＳトランジスタ２２のゲートには、第１タイミング信号Ｂ－が入力される。第３ＮＭＯＳトランジスタ２３は、第１ＮＭＯＳトランジスタ２１のバックゲートとＧＮＤ（グランド）の間に配置される。第３ＮＭＯＳトランジスタ２３のゲートには、第１タイミング信号Ｂ＋が入力される。

【0041】

第１ＮＭＯＳトランジスタ２１がＯＮ状態の場合、第２ＮＭＯＳトランジスタ２２がＯＮ状態となり、第１ＮＭＯＳトランジスタ２１のバックゲート電圧がソースに接続される。そのため、第１ＮＭＯＳトランジスタ２１の閾値電圧の変動を抑制できる。第１ＮＭＯＳトランジスタ２１がＯＦＦ状態の場合、第３ＮＭＯＳトランジスタ２３がＯＮ状態となり、第１ＮＭＯＳトランジスタ２１のバックゲート電圧がＧＮＤに接続される。そのため、第１ＮＭＯＳトランジスタ２１のバックゲートとドレインの間に存在する寄生ダイオードが動作する電位差が生じないので、ＯＦＦ状態を維持できる。

【0042】

次に、図２を参照して、制御回路３の回路構成について説明する。

【0043】

上述したように、第２タイミング信号Ａ＋及び第２タイミング信号Ａ－は、スイッチとして機能するメイントランジスタ（第１ＰＭＯＳトランジスタ１１、第１ＮＭＯＳトランジスタ２１）の動作タイミングを制御する。第１タイミング信号Ｂ＋と第１タイミング信号Ｂ－は、バックゲート電圧を調整するためのサブのトランジスタ（第２ＰＭＯＳトランジスタ１２、第３ＰＭＯＳトランジスタ１３、第２ＮＭＯＳトランジスタ２２、第３ＮＭＯＳトランジスタ２３）の動作タイミングを制御する。

【0044】

ここで、第１ＰＭＯＳトランジスタ１１及び第１ＮＭＯＳトランジスタ２１のＯＮ状態とＯＦＦ状態が切り替わる際には、電荷の充放電に伴う電流が発生するため、出力端子５に出力される信号にノイズが含まれる。しかし、第１ＰＭＯＳトランジスタ１１及び第１ＮＭＯＳトランジスタ２１のＨｉ／Ｌｏの反転タイミングにおいて、第１ＰＭＯＳトランジスタ１１及び第１ＮＭＯＳトランジスタ２１のバックゲートとソースが接続されていれば電荷の充放電を抑制できる。つまり、第２タイミング信号Ａ＋，Ａ－のＨｉ／Ｌｏの反転タイミングにおいて、第１タイミング信号Ｂ＋がＬｏで第１タイミング信号Ｂ－がＨｉであれば、上記のノイズの問題を回避できる。

【0045】

この点、本実施形態の制御回路３では、図２（ａ）に示す回路構成を採用することにより、このタイミングで第１タイミング信号Ｂ＋，Ｂ－を反転させることができる。具体的には、制御回路３は、第１論理ゲート３１と、第２論理ゲート３２と、第１インバータ４１と、第２インバータ４２と、第３インバータ４３と、を備える。

【0046】

第１論理ゲート３１及び第２論理ゲート３２はＮＡＮＤゲートである。制御端子６に接続される回路は２つに分岐され、一方は第１論理ゲート３１の入力に接続され、他方は第１インバータ４１を介して、第２論理ゲート３２の入力に接続される。第１インバータ４１を介することにより、制御入力信号のＨｉ／Ｌｏが反転する。

【0047】

第１論理ゲート３１の出力は、３つに分岐される。１つ目は、第２インバータ４２を介してＨｉ／Ｌｏが反転された後に、第１タイミング信号Ｂ＋として出力される。２つ目は、インバータを介さずに（Ｈｉ／Ｌｏが反転されずに）、第１タイミング信号Ｂ－として出力される。３つ目は、第１帰還回路３ａにより帰還され、第２論理ゲート３２に入力される。

【0048】

第２論理ゲート３２の出力は、３つに分岐される。１つ目は、インバータを介さずに（Ｈｉ／Ｌｏが反転されずに）、第２タイミング信号Ａ＋として出力される。２つ目は、第３インバータ４３を介してＨｉ／Ｌｏが反転された後に、第２タイミング信号Ａ－として出力される。３つ目は、第２帰還回路３ｂにより帰還され、第１論理ゲート３１に入力される。

【0049】

次に、図２（ｂ）を参照しながら、制御回路３の動作を説明する。

【0050】

制御端子６の電圧ＶａがＬｏのとき、第１論理ゲート３１には、制御端子６からのＬｏが入力される。そのため、第１論理ゲート３１の出力はＨｉになる。従って、第１タイミング信号Ｂ＋はＬｏになり、第１タイミング信号Ｂ－はＨｉになる。

【0051】

制御端子６の電圧ＶａがＬｏのとき、第２論理ゲート３２には、制御端子６からのＨｉと、第１論理ゲート３１からのＨｉと、が入力される。従って、第２論理ゲート３２の出力はＬｏになる。従って第２タイミング信号Ａ＋はＬｏになり、第２タイミング信号Ａ－はＨｉになる。

【0052】

その後、制御端子６の電圧ＶａがＬｏからＨｉに反転することにより、制御端子６から第１論理ゲート３１への入力がＨｉになり、制御端子６から第２論理ゲート３２への入力がＬｏになる。これにより、時刻Ｔ１において、第２論理ゲート３２の出力がＬｏからＨｉに反転する。その結果、第２タイミング信号Ａ＋はＨｉになり、第２タイミング信号Ａ－はＬｏになる。

【0053】

そして、第１論理ゲート３１の入力は、制御端子６からの入力のＨｉと、第２論理ゲート３２からの入力のＨｉと、になる。これにより、少し後の時刻Ｔ２において、第１論理ゲート３１の出力がＨｉからＬｏに反転する。その結果、第１タイミング信号Ｂ＋はＨｉになり、第１タイミング信号Ｂ－はＬｏになる。

【0054】

その後、制御端子６の電圧ＶａがＨｉからＬｏに反転することにより、制御端子６から第１論理ゲート３１への入力がＬｏになり、制御端子６から第２論理ゲート３２への入力がＨｉになる。その結果、時刻Ｔ３において、第１論理ゲート３１の出力がＬｏからＨｉに反転する。その結果、第１タイミング信号Ｂ＋はＬｏになり、第１タイミング信号Ｂ－はＨｉになる。

【0055】

そして、第２論理ゲート３２の入力は、制御端子６からの入力のＨｉと、第１論理ゲート３１からの入力のＨｉと、になる。これにより、少し後の時刻Ｔ４において、第２論理ゲート３２の出力がＨｉからＬｏに反転する。その結果、第２タイミング信号Ａ＋はＬｏになり、第２タイミング信号Ａ－はＨｉになる。

【0056】

以上に示したように、制御端子６の電圧Ｖａが反転した場合、第１論理ゲート３１と第２論理ゲート３２の一方の論理ゲートの出力が先に反転する。その後、一方の論理ゲートの反転した出力が他方の論理ゲートに入力された後に、他方の論理ゲートの出力が反転する。これにより、第１タイミング信号Ｂ＋，Ｂ－のＨｉ／Ｌｏの反転タイミングと、第２タイミング信号Ａ＋，Ａ－の反転タイミングと、を異ならせることができる。更に言えば、第２タイミング信号Ａ＋，Ａ－の反転タイミングにおいて、常に、第１タイミング信号Ｂ＋がＬｏであり第１タイミング信号Ｂ－がＨｉである。これにより、第１ＰＭＯＳトランジスタ１１及び第１ＮＭＯＳトランジスタ２１のＨｉ／Ｌｏの反転タイミングにおいて、第１ＰＭＯＳトランジスタ１１及び第１ＮＭＯＳトランジスタ２１のバックゲートとソースが接続されていることになるので、上記のノイズの問題を回避できる。更に、制御回路３では、制御端子６の電圧Ｖａの傾斜が急峻であっても問題なく動作できる。

【0057】

次に、図３を参照して、第１変形例を説明する。図３は、第１変形例の制御回路３の回路図とタイミングチャートである。なお、以後の説明においては、前述の実施形態と同一又は類似の部材には図面に同一の符号を付し、説明を省略する場合がある。

【0058】

第１変形例は、第１遅延回路７及び第２遅延回路８が設けられている点において、上記実施形態とは異なる。第１遅延回路７及び第２遅延回路８は信号を遅延させる回路である。

【0059】

第１遅延回路７は、第１論理ゲート３１の出力を遅延させる。具体的には、第１遅延回路７は、第１論理ゲート３１の出力と、第１論理ゲート３１の出力を分岐させる分岐箇所と、の間に配置されている。第１遅延回路７は、第４インバータ４４と、第５インバータ４５と、を備える。第４インバータ４４及び第５インバータ４５を通過することにより、信号の伝達が遅くなる。また、インバータを偶数個接続しているため、信号のＨｉ／Ｌｏは反転しない。

【0060】

第２遅延回路８は、第２論理ゲート３２の出力を遅延させる。具体的には、第２遅延回路８は、第２論理ゲート３２の出力と、第２論理ゲート３２の出力を分岐させる分岐箇所と、の間に配置されている。第２遅延回路８は、第６インバータ４６と、第７インバータ４７と、を備える。第６インバータ４６及び第７インバータ４７を通過することにより、信号の伝達が遅くなる。また、インバータが偶数であるため、信号のＨｉ／Ｌｏは反転しない。

【0061】

第１論理ゲート３１の出力を遅延させることにより、第１論理ゲート３１の出力が反転してから、第１タイミング信号Ｂ＋，Ｂ－が反転するまでの時間が長くなる（時刻Ｔ１から時刻Ｔ２までの時間が長くなる）。第２論理ゲート３２の出力を遅延させることにより、第２論理ゲート３２の出力が反転してから、第２タイミング信号Ａ＋，Ａ－が反転するまでの時間が長くなる（時刻Ｔ３から時刻Ｔ４までの時間が長くなる）。これにより、ノイズの問題をより確実に回避できる。

【0062】

なお、第１変形例では、インバータを用いて信号を遅延させるが、インバータ以外を用いて信号を遅延させてもよい。例えば、図４の第２変形例に示すように、ローパスフィルタ回路により信号を遅延させてもよい。図４に示すように、第２変形例の第１遅延回路７は、第１抵抗６１と、第１キャパシタ６２と、を含むローパスフィルタ回路である。第２変形例の第２遅延回路８は、第２抵抗６３と、第２キャパシタ６４と、を含むローパスフィルタ回路である。これにより、信号の高周波成分をカットしつつ、信号を遅延させることができる。

【0063】

また、図５の第３変形例に示すように、第１変形例と第２変形例を組み合わせてもよい。第３変形例の第１遅延回路７は、第４インバータ４４と、第５インバータ４５と、第１抵抗６１と、第１キャパシタ６２と、を含む。第３変形例の第２遅延回路８は、第６インバータ４６と、第７インバータ４７と、第２抵抗６３と、第２キャパシタ６４と、を含む。

【0064】

なお、第１変形例及び第３変形例では、インバータが２個ずつ配置される。これに代えて、インバータが、２より大きい偶数個（４個、６個、・・・）ずつ配置されてもよい。

【0065】

次に、図６を参照して、第４変形例について説明する。図６は、第４変形例の制御回路３の回路図である。

【0066】

第４変形例は、第８インバータ４８、第９インバータ４９、第１０インバータ５０、第１１インバータ５１が設けられる点において、上記実施形態とは異なる。

【0067】

第８インバータ４８及び第９インバータ４９は、第１論理ゲート３１の出力の分岐箇所と、第１タイミング信号Ｂ－の端子と、の間に配置されている。つまり、第１論理ゲート３１の出力は、第８インバータ４８及び第９インバータ４９を介して、第１タイミング信号Ｂ－として出力される。なお、２つのインバータを介しても、出力のＨｉ／Ｌｏは変化しない。

【0068】

第１０インバータ５０及び第１１インバータ５１は、第２論理ゲート３２の出力の分岐箇所と、第２タイミング信号Ａ＋の端子と、の間に配置されている。つまり、第２論理ゲート３２の出力は、第１０インバータ５０及び第１１インバータ５１を介して、第２タイミング信号Ａ＋として出力される。なお、２つのインバータを介しても、出力のＨｉ／Ｌｏは変化しない。

【0069】

これにより、４つのタイミング信号は何れもインバータを介するため、信号の波形が整形される。その結果、制御回路３の出力負荷が増加しても当該スイッチ本体回路２を駆動できる。

【0070】

なお、第１論理ゲート３１の出力の分岐箇所と、第１タイミング信号Ｂ－の端子と、の間には、２より大きい偶数個（４個、６個、・・・）のインバータが配置されてもよい。第１論理ゲート３１の出力の分岐箇所と、第１タイミング信号Ｂ＋の端子と、の間には、１より大きい奇数個（３個、５個、・・・）のインバータが配置されてもよい。また、第２論理ゲート３２の出力の分岐箇所と、第２タイミング信号Ａ＋の端子と、の間には、２より大きい偶数個（４個、６個、・・・）のインバータが配置されてもよい。第２論理ゲート３２の出力の分岐箇所と、第２タイミング信号Ａ－の端子と、の間には、１より大きい奇数個（３個、５個、・・・）のインバータが配置されてもよい。

【0071】

上記実施形態の制御回路３の第１論理ゲート３１及び第２論理ゲート３２は、ＮＡＮＤゲートである。しかし、同じ機能を実現可能であれば、第５変形例及び第６変形例のように、ＮＡＮＤゲート以外の論理ゲートを用いてもよい。

【0072】

図７に示す第５変形例では、第１論理ゲート３３及び第２論理ゲート３４として、それぞれＮＯＲゲートが用いられている。制御端子６は、インバータを介さずに第１論理ゲート３３の入力に接続されるとともに、第１インバータ４１を介して第２論理ゲート３４の入力に接続される。第１論理ゲート３３の出力は、第２インバータ４２を介して反転されて第２タイミング信号Ａ＋として出力される。第１論理ゲート３３の出力は、反転されずに第２タイミング信号Ａ－として出力される。第１論理ゲート３３の出力は第１帰還回路３ａにより帰還されて第２論理ゲート３４に入力される。第２論理ゲート３４の出力は、反転されずに第１タイミング信号Ｂ＋として出力される。第２論理ゲート３４の出力は、第３インバータ４３により反転されて、第１タイミング信号Ｂ－として出力される。第２論理ゲート３４の出力は、第２帰還回路３ｂにより帰還されて第１論理ゲート３３に入力される。

【0073】

このように、第５変形例では、第１論理ゲート３３及び第２論理ゲート３４の機能が異なることに伴い、上記実施形態とは、第１タイミング信号Ｂ＋，Ｂ－と、第２タイミング信号Ａ＋，Ａ－が入れ替わっている。なお、第５変形例においても、時刻Ｔ１と時刻Ｔ２、時刻Ｔ３と時刻Ｔ４にそれぞれ時間差が生じる原理は上記実施形態と同じである。即ち、第１論理ゲート３３及び第２論理ゲート３４のうち、一方の論理ゲートは制御端子６の電圧Ｖａの変化に起因して即座に出力が反転し、他方の論理ゲートは一方の論理ゲートの出力の変化に起因して出力が反転する。

【0074】

図８に示す第６変形例では、第１論理ゲート３５としてＡＮＤゲートが用いられ、第２論理ゲート３６としてＯＲゲートが用いられる。制御端子６は、インバータを介さずに第１論理ゲート３５及び第２論理ゲート３６の入力にそれぞれ接続される。第１論理ゲート３５の出力は、反転されずに第１タイミング信号Ｂ＋として出力される。第１論理ゲート３５の出力は、第２インバータ４２を介して反転されて、第１タイミング信号Ｂ－として出力される。第１論理ゲート３５の出力は、第１帰還回路３ａにより帰還されて第２論理ゲート３６に入力される。第２論理ゲート３６の出力は、反転されずに第２タイミング信号Ａ＋として出力される。第２論理ゲート３６の出力は、第３インバータ４３により反転されて、第２タイミング信号Ａ－として出力される。第２論理ゲート３６の出力は、第２帰還回路３ｂにより帰還されて第１論理ゲート３５に入力される。

【0075】

このように、第６変形例では、第１論理ゲート３５及び第２論理ゲート３６の機能が異なることに伴い、第１インバータ４１が省略されており、更に、第１タイミング信号Ｂ－として出力する信号が第２インバータ４２を通過する。また、第６変形例においても、時刻Ｔ１と時刻Ｔ２、時刻Ｔ３と時刻Ｔ４にそれぞれ時間差が生じる原理は上記実施形態と同じである。

【0076】

次に、図９を参照して、第７変形例を説明する。図９は、第７変形例のスイッチ本体回路２の回路図である。

【0077】

第７変形例は、上述したそれぞれのＭＯＳトランジスタに隣接して、更にダミーＭＯＳトランジスタが設けられている点において、上記実施形態とは異なる。

【0078】

第１ＰＭＯＳトランジスタ１１と出力端子５の間（即ち、第１ＰＭＯＳトランジスタ１１のドレイン側）には、第１ダミーＰＭＯＳトランジスタ１１ａが設けられている。第１ダミーＰＭＯＳトランジスタ１１ａのバックゲートは、第１ＰＭＯＳトランジスタ１１のバックゲートと接続されている。また、第１ダミーＰＭＯＳトランジスタ１１ａのゲートには、第２タイミング信号Ａ－が入力されている。上記実施形態と同様、第１ＰＭＯＳトランジスタ１１のゲートには、制御回路３が出力した第２タイミング信号Ａ＋が入力される。言い換えれば、第１ＰＭＯＳトランジスタ１１のゲートと、第１ダミーＰＭＯＳトランジスタ１１ａのゲートと、には逆相の信号が入力される。これにより、第１ＰＭＯＳトランジスタ１１と第１ダミーＰＭＯＳトランジスタ１１ａは逆動作するため、一方で発生した電荷の充電を他方で発生した電荷の放電でキャンセルできる。また、第１ダミーＰＭＯＳトランジスタ１１ａの容量（サイズ）は、第１ＰＭＯＳトランジスタ１１の容量よりも小さいことが好ましく、１／２であることが更に好ましい（他のダミーＭＯＳトランジスタについても同様）。

【0079】

第１ダミーＮＭＯＳトランジスタ２１ａの配置や機能については、第１ダミーＰＭＯＳトランジスタ１１ａと同様であるため、簡単に説明する。第１ダミーＮＭＯＳトランジスタ２１ａは、第１ＮＭＯＳトランジスタ２１と出力端子５の間に設けられている。第１ダミーＮＭＯＳトランジスタ２１ａのバックゲートは、第１ＮＭＯＳトランジスタ２１のバックゲートと接続されている。第１ＮＭＯＳトランジスタ２１のゲートと、第１ダミーＮＭＯＳトランジスタ２１ａのゲートと、には逆相の信号が入力される。これにより、一方で発生した電荷の充電を他方で発生した電荷の放電でキャンセルできる。

【0080】

また、第２ＰＭＯＳトランジスタ１２のＶＤＤ側には第２ダミーＰＭＯＳトランジスタ１２ａが設けられている。第３ＰＭＯＳトランジスタ１３の入力端子４側には第３ダミーＰＭＯＳトランジスタ１３ａが設けられている。第２ＮＭＯＳトランジスタ２２のＧＮＤ側には第２ダミーＮＭＯＳトランジスタ２２ａが設けられている。第３ＮＭＯＳトランジスタ２３の入力端子４側には第３ダミーＮＭＯＳトランジスタ２３ａが設けられている。ダミーのトランジスタのゲートには、メインのトランジスタのゲートと逆相の信号が入力される。これにより、一方で発生した電荷の充電を他方で発生した電荷の放電でキャンセルできる。

【0081】

上述した上記実施形態及び変形例は、矛盾が生じない限り、適宜組み合わせることができる。例えば、第７変形例のスイッチ本体回路２は、上記実施形態、第１変形例から第６変形例の何れに対しても適用できる。

【0082】

以上に説明したように、上記実施形態及び変形例のアナログスイッチ回路１は、スイッチ本体回路２と、制御回路３と、を備える。スイッチ本体回路２には、第１反転信号と第１非反転信号を含む第１タイミング信号と、第２反転信号と第２非反転信号を含む第２タイミング信号と、がタイミング信号として入力される。スイッチ本体回路２は、タイミング信号に基づいてＯＮ状態とＯＦＦ状態を切り替える。制御回路３は、タイミング信号を出力する。制御回路３は、第１論理ゲート３１，３３，３５と、第２論理ゲート３２，３４，３６と、第１帰還回路３ａと、第２帰還回路３ｂと、を備える。第１論理ゲート３１，３３，３５には、制御入力信号（制御入力信号を反転した信号を含む）が入力される。第２論理ゲート３２，３４，３６には、制御入力信号（制御入力信号を反転した信号を含む）が入力される。第１帰還回路３ａは、第１論理ゲート３１，３３，３５の出力を分岐した信号を第２論理ゲート３２，３４，３６に入力する。第２帰還回路３ｂは、第２論理ゲート３２，３４，３６の出力を分岐した信号を第１論理ゲート３１，３３，３５に入力する。第１論理ゲート３１，３３，３５の出力を分岐して反転した信号が第１反転信号である。第１論理ゲート３１，３３，３５の出力を分岐して非反転した信号が第１非反転信号である。第２論理ゲート３２，３４，３６の出力を分岐して反転した信号が第２反転信号である。第２論理ゲート３２，３４，３６の出力を分岐して非反転した信号が第２非反転信号である。制御入力信号のＨｉ／Ｌｏが反転した際に、第１帰還回路３ａと第２帰還回路３ｂに起因して、第１タイミング信号のＨｉ／Ｌｏの反転タイミングと、第２タイミング信号のＨｉ／Ｌｏの反転タイミングと、が異なる。

【0083】

制御入力信号の値（電圧）が急激に変化しても、第１タイミング信号と第２タイミング信号のＨｉ／Ｌｏの反転タイミングを異ならせることができる。また、論理ゲートを用いた単純な構成で両者のＨｉ／Ｌｏの反転タイミングを異ならせることができる。その結果、制御入力信号の値が急激に変化しても、スイッチ本体回路２のＯＮ状態とＯＦＦ状態の切替りに起因するノイズを十分に低減できる。

【0084】

また、第１から第３変形例のアナログスイッチ回路１において、制御回路３は、第１遅延回路７と、第２遅延回路８と、を備える。第１遅延回路７は、第１論理ゲート３１の出力を遅延させる。第２遅延回路８は、第２論理ゲート３２の出力を遅延させる。

【0085】

これにより、第１タイミング信号と第２タイミング信号のＨｉ／Ｌｏの反転タイミングを、更に大きく異ならせることができる。

【0086】

また、第１及び第３変形例のアナログスイッチ回路１において、第１遅延回路７及び第２遅延回路８は、それぞれ、偶数個のインバータ４４，４５，４６，４７を含む。

【0087】

これにより、信号を反転させることなく信号を遅延させることができる。

【0088】

また、第２及び第３変形例のアナログスイッチ回路１において、第１遅延回路７及び第２遅延回路８は、それぞれ、ローパスフィルタ回路を含む。

【0089】

これにより、信号の高周波成分をカットしつつ、信号を遅延させることができる。

【0090】

上記実施形態、第１から第３変形例、及び、第５、第６変形例のアナログスイッチ回路１において、第１論理ゲート３１，３３，３５の出力を分岐して１つの第２インバータ４２を介して反転した信号が第１反転信号である。第１論理ゲート３１，３３，３５の出力を分岐してインバータを介さない信号が第１非反転信号である。第２論理ゲート３２，３４，３６の出力を分岐して１つの第３インバータ４３を介して反転した信号が第２反転信号である。第２論理ゲート３２，３４，３６の出力を分岐してインバータを介さない信号が第２非反転信号である。

【0091】

これにより、単純な構成で反転と非反転の信号を生成できる。

【0092】

第４変形例のアナログスイッチ回路１において、第１論理ゲート３１の出力を分岐して奇数個のインバータ（１つの第２インバータ４２）を介して反転した信号が第１反転信号である。第１論理ゲート３１の出力を分岐して偶数個のインバータ（第８インバータ４８及び第９インバータ４９）を介した信号が第１非反転信号である。第２論理ゲート３２の出力を分岐して奇数個のインバータ（第３インバータ４３）を介して反転した信号が第２反転信号である。第２論理ゲートの出力を分岐して偶数個のインバータ（第１０インバータ５０及び第１１インバータ５１）を介した信号が第２非反転信号である。

【0093】

これにより、インバータを介することにより、波形が整形されるため、制御回路３の出力負荷が増加しても当該スイッチ本体回路２を駆動できる。

【0094】

上記実施形態、第１から第４変形例のアナログスイッチ回路１において、第１論理ゲート３１が第１ＮＡＮＤゲートである。第２論理ゲート３２が第２ＮＡＮＤゲートである。第１ＮＡＮＤゲートに入力される制御入力信号は非反転である。第２ＮＡＮＤゲートに入力される制御入力信号はインバータにより反転される。

【0095】

第５変形例のアナログスイッチ回路１において、第１論理ゲート３３が第１ＮＯＲゲートである。第２論理ゲート３４が第２ＮＯＲゲートである。第１ＮＯＲゲートに入力される制御入力信号は非反転である。第２ＮＯＲゲートに入力される制御入力信号はインバータにより反転される。

【0096】

第６変形例のアナログスイッチ回路１において、第１論理ゲート３５がＡＮＤゲートである。第２論理ゲート３６がＯＲゲートである。ＡＮＤゲートに入力される制御入力信号は非反転である。ＯＲゲートに入力される制御入力信号は非反転である。

【0097】

第７変形例のアナログスイッチ回路１のスイッチ本体回路２は、第１ＰＭＯＳトランジスタ１１と、第１ＮＭＯＳトランジスタ２１と、第１ダミーＰＭＯＳトランジスタ１１ａと、第１ダミーＮＭＯＳトランジスタ２１ａと、を備える。第１ＰＭＯＳトランジスタ１１は、当該スイッチ本体回路２のＯＮ状態とＯＦＦ状態を切り替えるスイッチとして機能し、第２非反転信号が入力される。第１ＮＭＯＳトランジスタ２１は、当該スイッチ本体回路２のＯＮ状態とＯＦＦ状態を切り替えるスイッチとして機能し、第２反転信号が入力される。第１ダミーＰＭＯＳトランジスタ１１ａは、第１ＰＭＯＳトランジスタ１１の出力側に接続されており、第１ＰＭＯＳトランジスタ１１とバックゲート同士が接続されており、第２反転信号が入力される。第１ダミーＮＭＯＳトランジスタ２１ａは、第１ＮＭＯＳトランジスタ２１の出力側に接続されており、第１ＮＭＯＳトランジスタ２１とバックゲート同士が接続されており、第２非反転信号が入力される。

【0098】

これにより、第１及び第２のダミートランジスタはメイントランジスタとは逆の動作をするため、電荷の充放電をキャンセルできる。

【符号の説明】

【0099】

１ アナログスイッチ回路
２ スイッチ本体回路
３ 制御回路
３１，３３，３５ 第１論理ゲート
３２，３４，３６ 第２論理ゲート
３ａ 第１帰還回路
３ｂ 第２帰還回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】