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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024086306
(43)【公開日】2024-06-27
(54)【発明の名称】逐次比較型Ａ／Ｄコンバータおよび半導体集積回路
(51)【国際特許分類】
H03M 1/38 20060101AFI20240620BHJP
H03M 1/08 20060101ALI20240620BHJP
【ＦＩ】
H03M1/38
H03M1/08 A
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2022201370
(22)【出願日】2022-12-16
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】稲田 洋文
【テーマコード（参考）】
5J022
【Ｆターム（参考）】
5J022AA02
5J022AB01
5J022BA02
5J022CA10
5J022CB01
5J022CF01
(57)【要約】
【課題】ＳＡＲＡＤＣの変換誤差を低減した半導体集積回路を提供する。
【解決手段】半導体集積回路２００は、スイッチング回路２１０および逐次比較型Ａ／Ｄコンバータ（ＳＡＲＡＤＣ）１００を備える。ＳＡＲＡＤＣ１００は、アナログ電圧ＶＩＮを取り込むサンプルホールド処理と、サンプルホールド処理において取り込んだアナログ電圧をデジタル信号に変換する逐次比較処理と、を順に実行する。ＳＡＲＡＤＣ１００は、ＳＡＲＡＤＣ１００が所定の状態であるときにスイッチング回路２１０のスイッチングが発生すると、サンプルホールド処理を再実行する。
【選択図】図１
【解決手段】半導体集積回路２００は、スイッチング回路２１０および逐次比較型Ａ／Ｄコンバータ（ＳＡＲＡＤＣ）１００を備える。ＳＡＲＡＤＣ１００は、アナログ電圧ＶＩＮを取り込むサンプルホールド処理と、サンプルホールド処理において取り込んだアナログ電圧をデジタル信号に変換する逐次比較処理と、を順に実行する。ＳＡＲＡＤＣ１００は、ＳＡＲＡＤＣ１００が所定の状態であるときにスイッチング回路２１０のスイッチングが発生すると、サンプルホールド処理を再実行する。
【選択図】図１
【特許請求の範囲】
【請求項1】
スイッチング回路と、
アナログ電圧をデジタル信号に変換する逐次比較型Ａ／Ｄコンバータと、
を備え、
前記逐次比較型Ａ／Ｄコンバータは、前記アナログ電圧を取り込むサンプルホールド処理と、前記サンプルホールド処理において取り込んだ前記アナログ電圧を前記デジタル信号に変換する逐次比較処理と、を順に実行し、
前記逐次比較型Ａ／Ｄコンバータが所定の状態であるときに前記スイッチング回路のスイッチングが発生すると、前記サンプルホールド処理を再実行する、半導体集積回路。
アナログ電圧をデジタル信号に変換する逐次比較型Ａ／Ｄコンバータと、
を備え、
前記逐次比較型Ａ／Ｄコンバータは、前記アナログ電圧を取り込むサンプルホールド処理と、前記サンプルホールド処理において取り込んだ前記アナログ電圧を前記デジタル信号に変換する逐次比較処理と、を順に実行し、
前記逐次比較型Ａ／Ｄコンバータが所定の状態であるときに前記スイッチング回路のスイッチングが発生すると、前記サンプルホールド処理を再実行する、半導体集積回路。
【請求項2】
前記逐次比較型Ａ／Ｄコンバータは、前記サンプルホールド処理から前記逐次比較処理に移行する期間において、前記スイッチング回路のスイッチングが発生すると、前記サンプルホールド処理を再実行する、請求項１に記載の半導体集積回路。
【請求項3】
前記逐次比較型Ａ／Ｄコンバータは、前記スイッチング回路のスイッチングと同期したスイッチングパルスと、前記逐次比較処理の開始を指示する逐次比較スタート信号と、にもとづいて前記サンプルホールド処理のやりなおしを指示するリスタート信号を生成するリスタート信号生成回路を含む、請求項２に記載の半導体集積回路。
【請求項4】
前記リスタート信号生成回路は、
前記スイッチングパルスを受け、前記スイッチングパルスのエッジを示すエッジ検出信号を生成するエッジ検出回路と、
前記逐次比較スタート信号を、システムクロックにもとづいてリタイミングするフリップフロップと、
前記フリップフロップの出力信号と前記エッジ検出信号の論理積に応じた前記リスタート信号を生成する論理ゲートと、
を含む、請求項３に記載の半導体集積回路。
前記スイッチングパルスを受け、前記スイッチングパルスのエッジを示すエッジ検出信号を生成するエッジ検出回路と、
前記逐次比較スタート信号を、システムクロックにもとづいてリタイミングするフリップフロップと、
前記フリップフロップの出力信号と前記エッジ検出信号の論理積に応じた前記リスタート信号を生成する論理ゲートと、
を含む、請求項３に記載の半導体集積回路。
【請求項5】
スイッチング回路とともに使用される逐次比較型Ａ／Ｄコンバータであって、
サンプルホールドスタート信号に応答してアナログ電圧を取り込むサンプルホールド回路と、
逐次比較スタート信号に応答して逐次比較処理を開始し、前記サンプルホールド回路が取り込んだ前記アナログ電圧を、逐次比較処理によってデジタル信号に変換する変換部と、
前記サンプルホールドスタート信号および前記逐次比較スタート信号を生成するシーケンサと、
前記逐次比較スタート信号と、前記スイッチング回路のスイッチング動作と同期したスイッチングパルスと、を受け、前記逐次比較スタート信号と前記スイッチングパルスが時間軸上で所定の関係を満たすとき、前記サンプルホールドスタート信号の再発生を指示するリスタート信号を生成するリスタート信号生成回路と、
を備える、逐次比較型Ａ／Ｄコンバータ。
サンプルホールドスタート信号に応答してアナログ電圧を取り込むサンプルホールド回路と、
逐次比較スタート信号に応答して逐次比較処理を開始し、前記サンプルホールド回路が取り込んだ前記アナログ電圧を、逐次比較処理によってデジタル信号に変換する変換部と、
前記サンプルホールドスタート信号および前記逐次比較スタート信号を生成するシーケンサと、
前記逐次比較スタート信号と、前記スイッチング回路のスイッチング動作と同期したスイッチングパルスと、を受け、前記逐次比較スタート信号と前記スイッチングパルスが時間軸上で所定の関係を満たすとき、前記サンプルホールドスタート信号の再発生を指示するリスタート信号を生成するリスタート信号生成回路と、
を備える、逐次比較型Ａ／Ｄコンバータ。
【請求項6】
前記リスタート信号生成回路は、
前記スイッチングパルスを受け、前記スイッチングパルスのエッジを示すエッジ検出信号を生成するエッジ検出回路と、
前記逐次比較スタート信号を、システムクロックにもとづいてリタイミングするフリップフロップと、
前記フリップフロップの出力信号と前記エッジ検出信号の論理積に応じた前記リスタート信号を生成する論理ゲートと、
を含む、請求項５に記載の逐次比較型Ａ／Ｄコンバータ。
前記スイッチングパルスを受け、前記スイッチングパルスのエッジを示すエッジ検出信号を生成するエッジ検出回路と、
前記逐次比較スタート信号を、システムクロックにもとづいてリタイミングするフリップフロップと、
前記フリップフロップの出力信号と前記エッジ検出信号の論理積に応じた前記リスタート信号を生成する論理ゲートと、
を含む、請求項５に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項7】
ひとつの半導体基板に一体集積化される、請求項５または６に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項8】
前記逐次比較型Ａ／Ｄコンバータは、前記スイッチング回路と同じ半導体基板に集積化される、請求項７に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項9】
スイッチング回路と、
アナログ電圧をサンプルホールドするサンプルホールド回路と、
前記サンプルホールド回路がサンプルホールドした電圧を処理する処理回路と、
を備え、
前記サンプルホールド回路は、サンプリング状態からホールド状態に遷移し、前記処理回路に電圧を受け渡す期間において、前記スイッチング回路のスイッチングが発生すると、サンプルホールド処理を再実行する、半導体集積回路。
アナログ電圧をサンプルホールドするサンプルホールド回路と、
前記サンプルホールド回路がサンプルホールドした電圧を処理する処理回路と、
を備え、
前記サンプルホールド回路は、サンプリング状態からホールド状態に遷移し、前記処理回路に電圧を受け渡す期間において、前記スイッチング回路のスイッチングが発生すると、サンプルホールド処理を再実行する、半導体集積回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、逐次比較型Ａ／Ｄコンバータを備える半導体集積回路に関する。
【背景技術】
【0002】
中分解能～高分解能（たとえば８ビット以上）のＡ／Ｄコンバータ（ＡＤＣ：Analog to Digital Converter）として、逐次比較型（ＳＡＲ：Successive Approximation Register）が使用される。ＳＡＲＡＤＣは、入力電圧をサンプルホールドし、それを１サイクル目のしきい値電圧と比較する。そして比較結果に応じて、２サイクル目のしきい値電圧を決定し、再び比較を行う。この動作を繰り返すことにより、二分探索によって、アナログ電圧がデジタル信号に変換される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開平９－１５３８０２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明者は、ＳＡＲＡＤＣについて検討した結果、以下の課題を認識するに至った。ＰＭＩＣ（電源管理回路）などの半導体集積回路には、ＳＡＲＡＤＣと、ＤＣ／ＤＣコンバータのコントローラが集積化される。
【0005】
ＤＣ／ＤＣコンバータのコントローラは、スイッチング回路を含む。ＤＣ／ＤＣコンバータは、そのスイッチングのタイミングで、スイッチングノイズを発生する。ＤＣ／ＤＣコンバータの出力電力（出力電流）が大きくなると、スイッチングノイズの振幅が大きくなる。大きなスイッチングノイズが、半導体集積回路の電源ラインおよび接地ラインに混入すると、ＳＡＲＡＤＣの変換誤差を低下させる要因となる。
【0006】
本開示はＳＡＲＡＤＣに関するものであり、そのある態様の例示的な目的のひとつは、ＳＡＲＡＤＣの変換誤差を低減した半導体集積回路の提供にある。
【課題を解決するための手段】
【0007】
本開示のある態様の半導体集積回路は、スイッチング回路と、アナログ電圧をデジタル信号に変換する逐次比較型Ａ／Ｄコンバータと、を備える。逐次比較型Ａ／Ｄコンバータは、アナログ電圧を取り込むサンプルホールド処理と、サンプルホールド処理において取り込んだアナログ電圧をデジタル信号に変換する逐次比較処理と、を順に実行する。逐次比較型Ａ／Ｄコンバータは、当該逐次比較型Ａ／Ｄコンバータが所定の状態にあるときに、スイッチング回路のスイッチングが発生すると、サンプルホールド処理を再実行する。
【0008】
本開示の別の態様は、スイッチング回路とともに使用される逐次比較型Ａ／Ｄコンバータに関する。逐次比較型Ａ／Ｄコンバータは、サンプルホールドスタート信号に応答してアナログ電圧を取り込むサンプルホールド回路と、逐次比較スタート信号に応答して逐次比較処理を開始し、サンプルホールド回路が取り込んだアナログ電圧を、逐次比較処理によってデジタル信号に変換する変換部と、サンプルホールドスタート信号および逐次比較スタート信号を生成するシーケンサと、逐次比較スタート信号と、スイッチング回路のスイッチング動作と同期したスイッチングパルスと、を受け、逐次比較スタート信号とスイッチングパルスが時間軸上で所定の関係を満たすとき、サンプルホールドスタート信号の再発生を指示するリスタート信号を生成するリスタート信号生成回路と、を備える。
【0009】
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
【発明の効果】
【0010】
本開示のある態様によれば、ＳＡＲＡＤＣの変換精度を改善できる。
【図面の簡単な説明】
【0011】
【発明を実施するための形態】
【0012】
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【0013】
本開示のある態様の半導体集積回路は、スイッチング回路と、アナログ電圧をデジタル信号に変換する逐次比較型Ａ／Ｄコンバータと、を備える。逐次比較型Ａ／Ｄコンバータは、アナログ電圧を取り込むサンプルホールド処理と、サンプルホールド処理において取り込んだアナログ電圧をデジタル信号に変換する逐次比較処理と、を順に実行する。逐次比較型Ａ／Ｄコンバータは、当該逐次比較型Ａ／Ｄコンバータが所定の状態にあるときにスイッチング回路のスイッチングが発生すると、サンプルホールド処理を再実行する。
【0014】
逐次比較型Ａ／Ｄコンバータには、その制御シーケンス、回路構成、回路レイアウトに応じて、スイッチングノイズに対する耐性が低い状態が存在しうる。上記構成によれば、スイッチングノイズの耐性が低い状態において、スイッチング回路のスイッチングが発生した場合には、サンプルホールド処理を再実行することで、変換精度の低下を抑制できる。
【0015】
一実施形態において、逐次比較型Ａ／Ｄコンバータは、サンプルホールド処理から逐次比較処理に移行する期間において、スイッチング回路のスイッチングが発生すると、サンプルホールド処理を再実行してもよい。
【0016】
サンプルホールド回路がサンプリングを完了した後、サンプリングした電圧をホールドして後段の回路に受け渡す期間において、ノイズ耐性が低い場合がある。そこで、この期間にスイッチングが発生した場合には、サンプルホールド処理を再実行することで、変換精度の低下を抑制できる。
【0017】
一実施形態において、逐次比較型Ａ／Ｄコンバータは、スイッチング回路のスイッチングと同期したスイッチングパルスと、逐次比較処理の開始を指示する逐次比較スタート信号と、にもとづいて、サンプルホールド処理の再実行を指示するリスタート信号を生成するリスタート信号生成回路を含んでもよい。
【0018】
一実施形態において、リスタート信号生成回路は、スイッチングパルスを受け、スイッチングパルスのエッジを示すエッジ検出信号を生成するエッジ検出回路と、逐次比較スタート信号を、システムクロックにもとづいてリタイミングするフリップフロップと、フリップフロップの出力信号とエッジ検出信号の論理積に応じたリスタート信号を生成する論理ゲートと、を含んでもよい。
【0019】
一実施形態に係る逐次比較型Ａ／Ｄコンバータは、スイッチング回路とともに使用される。逐次比較型Ａ／Ｄコンバータは、サンプルホールドスタート信号に応答してアナログ電圧を取り込むサンプルホールド回路と、逐次比較スタート信号に応答して逐次比較処理を開始し、サンプルホールド回路が取り込んだアナログ電圧を、逐次比較処理によってデジタル信号に変換する変換部と、サンプルホールドスタート信号および逐次比較スタート信号を生成するシーケンサと、逐次比較スタート信号と、スイッチング回路のスイッチング動作と同期したスイッチングパルスと、を受け、逐次比較スタート信号とスイッチングパルスが時間軸上で所定の関係を満たすとき、サンプルホールドスタート信号の再発生を指示するリスタート信号を生成するリスタート信号生成回路と、を備える。
【0020】
一実施形態において、リスタート信号生成回路は、スイッチングパルスを受け、スイッチングパルスのエッジを示すエッジ検出信号を生成するエッジ検出回路と、逐次比較スタート信号を、システムクロックにもとづいてリタイミングするフリップフロップと、フリップフロップの出力信号とエッジ検出信号の論理積に応じたリスタート信号を生成する論理ゲートと、を含んでもよい。
【0021】
一実施形態において、逐次比較型Ａ／Ｄコンバータはひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
【0022】
一実施形態において、逐次比較型Ａ／Ｄコンバータは、スイッチング回路と同じ半導体基板に集積化されてもよい。
【0023】
（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
【0024】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0025】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0026】
図１は、実施形態に係る半導体集積回路２００のブロック図である。半導体集積回路２００は、スイッチング回路２１０および逐次比較型Ａ／Ｄコンバータ（ＳＡＲＡＤＣ）１００を備える。
【0027】
スイッチング回路２１０は、スイッチング動作を行う回路であり、ＳＡＲＡＤＣ１００にとってノイズ源となる回路である。たとえばスイッチング回路２１０は、ＤＣ／ＤＣコンバータ（スイッチング電源）のコントローラである。
【0028】
ＳＡＲＡＤＣ１００は、入力端子ＩＮに入力されたアナログの入力電圧ＶＩＮをデジタルｎビット（ｎは２以上の整数）の出力データＡＤＣＯＵＴ［ｎ－１：０］に変換する。アナログ入力電圧ＶＩＮは、シングルエンド信号であってもよいし差動信号であってもよい。
【0029】
ＳＡＲＡＤＣ１００は、アナログの入力電圧ＶＩＮを取り込むサンプルホールド処理と、サンプルホールド処理において取り込んだ入力電圧ＶＩＮをデジタル信号ＡＤＣＯＵＴに変換する逐次比較処理と、を順に実行する。
【0030】
ＳＡＲＡＤＣ１００は、アナログ部１１０およびロジック部１２０を備える。
【0031】
ロジック部１２０は、シーケンサと演算処理回路を含み、ＳＡＲＡＤＣ１００の動作シーケンスを制御するとともに、アナログ部１１０から出力される信号にもとづいて、デジタル信号ＡＤＣＯＵＴを生成する。ロジック部１２０は、アナログ部１１０に対して、いくつかの制御信号ＣＴＲＬを出力する。この制御信号ＣＴＲＬは、サンプルホールドスタート信号ＳＨ＿ＳＴＡＲＴや逐次比較スタート信号ＳＡＲ＿ＳＴＡＲＴなどを含みうる。
【0032】
アナログ部１１０は、ロジック部１２０から供給されるサンプルホールドスタート信号ＳＨ＿ＳＴＡＲＴに応答して、入力電圧ＶＩＮをサンプリングする（サンプルホールド処理）。
【0033】
またアナログ部１１０は、ロジック部１２０から供給される逐次比較スタート信号ＳＡＲ＿ＳＴＡＲＴに応答して、入力電圧ＶＩＮをホールドし、逐次比較処理を開始する。
【0034】
逐次比較処理は、複数の変換サイクルを含む。ｉ番目（ｉ＝１，２，…Ｋ）の変換サイクル（単にサイクルともいう）において、アナログ部１１０には、ロジック部１２０から、デジタルの制御コードＤＡＣｉが供給される。アナログ部１１０は、アナログ入力電圧ＶＩＮと制御コードＤＡＣｉに応じたしきい値電圧ＶＴＨｉの大小関係を示す比較信号ＣＯＭＰｉを生成する。
【0035】
ロジック部１２０は、ｉ番目のサイクルで生成された比較信号ＣＯＭＰｉを受け、次の（ｉ＋１）番目のサイクルのしきい値電圧ＶＴＨ（ｉ＋１）を指示する制御コードＤＡＣ（ｉ＋１）を生成する。ロジック部１２０は、Ｋサイクルの変換処理の完了後に、制御コードＤＡＣＫに応じたデジタル出力ＡＤＣＯＵＴを出力する。
【0036】
たとえばアナログ部１１０は、サンプルホールド回路（サンプルホールド機能）１１２、Ｄ／Ａコンバータ（Ｄ／Ａ変換機能）１１４、比較器（比較機能）１１６を備える。
【0037】
サンプルホールド回路１１２は、ロジック部１２０から供給されるＳＨ＿ＳＴＡＲＴ信号に応答して、サンプリング状態となり、入力電圧ＶＩＮをサンプリングする。そして、それに続くＳＡＲ＿ＳＴＡＲＴ信号に応答してサンプリング状態からホールド状態となり、逐次比較処理に移行する。
【0038】
Ｄ／Ａコンバータ１１４は、制御コードＤＡＣｉをアナログのしきい値電圧ＶＴＨｉに変換する。比較器１１６は、サンプルホールド回路１１２がホールドしたアナログ入力電圧ＶＩＮとしきい値電圧ＶＴＨｉを比較し、比較結果を示す比較信号ＣＯＭＰｉを生成する。
【0039】
図１のサンプルホールド回路１１２、Ｄ／Ａコンバータ１１４、比較器１１６は、理解の容易化のために、アナログ部１１０の機能を示すものであり、ハードウェアの構成を限定するものではない。
【0040】
スイッチング回路２１０からＳＡＲＡＤＣ１００には、スイッチング回路２１０のスイッチング動作と同期したスイッチングパルスＳＷが供給されている。たとえばスイッチング回路２１０がＤＣ／ＤＣコンバータのコントローラである場合、このスイッチングパルスＳＷは、コントローラが生成するＰＷＭ（パルス幅変調）信号あるいはＰＦＭ（パルス周波数変調）信号でありうる。
【0041】
ＳＡＲＡＤＣ１００は、サンプルホールド処理から逐次比較処理に移行する期間において、スイッチング回路２１０のスイッチングが発生すると、サンプルホールド処理を再実行する。
【0042】
以上が半導体集積回路２００の構成である。
【0043】
【0044】
図２には、スイッチングパルスＳＷと、ＳＡＲＡＤＣ１００のステートが示される。Ｓ／Ｈはサンプリング状態を表し、ＳＡＲは、逐次比較処理を行う状態（サンプリング回路は、ホールド状態）を示している。
【0045】
時刻ｔ０に、ＳＨ＿ＳＴＡＲＴ信号が発生し、サンプルホールド回路１１２がサンプリング状態となり、入力電圧ＶＩＮがサンプリング（トラッキング）される。
【0046】
時刻ｔ１に、ＳＡＲ＿ＳＴＡＲＴ信号が発生し、サンプルホールド回路１１２がホールド状態となり、逐次比較処理が開始する。ＳＡＲ＿ＳＴＡＲＴ信号にもとづくサンプルホールド回路１１２の状態遷移のタイミングにもとづく判定期間τＪＵＤＧＥにおいて、スイッチングパルスＳＷのエッジが発生している場合、逐次比較処理を停止し、サンプルホールド処理に戻る。判定期間τＪＵＤＧＥ１の間には、スイッチングパルスＳＷの遷移（ポジティブエッジ、ネガティブエッジ）は発生していないから、そのまま逐次比較処理が実行される。逐次比較処理が完了すると、出力データＡＤＣＯＵＴが出力される。
【0047】
時刻ｔ２に次のＳＨ＿ＳＴＡＲＴ信号が発生すると、サンプルホールド回路１１２がサンプリング状態となり、入力電圧ＶＩＮがサンプリング（トラッキング）される。時刻ｔ３に、ＳＡＲ＿ＳＴＡＲＴ信号が発生し、サンプルホールド回路１１２がホールド状態となり、逐次比較処理が開始する。
【0048】
判定期間τＪＵＤＧＥ２の間に、スイッチングパルスＳＷの遷移（ここではポジティブエッジ）が発生している。この場合、逐次比較処理は中断され、再びＳＨ＿ＳＴＡＲＴ信号が発生し、サンプルホールドを再実行する。
【0049】
以上がＳＡＲＡＤＣ１００を備える半導体集積回路２００の動作である。ＳＡＲＡＤＣは、サンプルホールド回路１１２の状態が変化し、ホールド状態に遷移するタイミング、あるいは逐次比較を開始するタイミングの付近の期間Ｔ１において、最もノイズの影響を受けやすい。またスイッチングノイズは、スイッチング回路２１０の遷移直後のしばらくの期間Ｔ２、持続する。これらの２つの時間Ｔ１，Ｔ２を考慮してノイズに弱い期間を判定期間τＪＵＤＧＥとして定めることができる。この判定期間τＪＵＤＧＥの間に、スイッチング回路２１０の遷移が発生したときには、変換精度が低下していると推定し、サンプルホールド処理をやり直すことで、変換精度の低下を抑制できる。
【0050】
本開示は、図１のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本開示の範囲を狭めるためではなく、本開示や本発明の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。
【0051】
図３は、一実施例に係る半導体集積回路２００Ａの回路図である。半導体集積回路２００Ａは、コンバータコントローラ２１０ＡおよびＳＡＲＡＤＣ１００Ａを備える。たとえば半導体集積回路２００Ａは、ＰＭＩＣ（電源管理ＩＣ）であってもよい。
【0052】
コンバータコントローラ２１０Ａは、図１のスイッチング回路２１０に対応する。コンバータコントローラ２１０Ａは、外付けのインダクタＬ１およびキャパシタＣ１とともに、降圧（Ｂｕｃｋ）コンバータ３００を構成する。
【0053】
コンバータコントローラ２１０Ａは、パルス変調器２１２、ロジック回路２１４、ドライバ２１６、出力段２１８を備える。半導体集積回路２００ＡのフィードバックピンＦＢには、ＤＣ／ＤＣコンバータ３００の電気的状態（たとえば出力電圧ＶＯＵＴや出力電流）に応じたフィードバック信号ＶＦＢがフィードバックされる。パルス変調器２１２は、フィードバック信号ＶＦＢが目標値に近づくように、パルス信号ＳＰをパルス変調する。パルス変調の方式としては、ＰＷＭやＰＦＭが例示される。
【0054】
出力段２１８は、ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬを含む。ロジック回路２１４は、パルス信号ＳＰにもとづいて、ハイサイドトランジスタＭＨとローサイドトランジスタＭＬのオン、オフを指示する制御パルスＳＨ，ＳＬを生成する。ドライバ２１６は、制御パルスＳＨ，ＳＬにもとづいて、ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬを駆動する。
【0055】
ＳＡＲＡＤＣ１００Ａは、マルチプレクサ１３０、サンプルホールド回路１３２、変換部１３４、シーケンサ１３６、リスタート信号生成回路１４０を備える。
【0056】
サンプルホールド回路１３２は図１のサンプルホールド回路１１２に対応し、変換部１３４は、図１の比較器１１６、Ｄ／Ａコンバータ１１４、ロジック部１２０の一部に対応する。シーケンサ１３６およびリスタート信号生成回路１４０は、ロジック部１２０の一部として実装される。
【0057】
マルチプレクサ１３０は、半導体集積回路２００Ａの内部電圧ＶＩＮＴや、モニターピンＭＯＮに入力される外部電圧ＶＥＸＴのひとつを選択する。
【0058】
シーケンサ１３６は、サンプルホールド状態と、逐次比較状態を交互に繰り返す。シーケンサ１３６は、サンプルホールド状態に遷移すると、ＳＨ＿ＳＴＡＲＴ信号をアサートする。サンプルホールド回路１３２は、ＳＨ＿ＳＴＡＲＴ信号に応答して、入力電圧ＶＩＮをサンプルホールドする。
【0059】
シーケンサ１３６は、逐次比較状態に遷移すると、ＳＡＲ＿ＳＴＡＲＴ信号をアサートする。ＳＡＲ＿ＳＴＡＲＴ信号に応答して、サンプルホールド回路１３２によってサンプリングされた電圧が変換部１３４に受け渡され、逐次比較処理が開始する。
【0060】
リスタート信号生成回路１４０は、逐次比較スタート信号ＳＡＲ＿ＳＴＡＲＴと、コンバータコントローラ２１０Ａのスイッチング動作と同期したスイッチングパルスＳＷと、を受ける。スイッチングパルスＳＷは、パルス変調器２１２が生成するパルス変調信号Ｓｐであってもよいし、スイッチングピンＳＷの電圧であってもよいし、ハイサイドトランジスタＭＨやローサイドトランジスタＭＬのゲート信号であってもよい。
【0061】
リスタート信号生成回路１４０は、ＳＡＲ＿ＳＴＡＲＴ信号とスイッチングパルスＳＷのエッジが時間軸上で所定の関係を満たすとき、ＳＨ＿ＳＴＡＲＴ信号の再発生を指示するリスタート信号ＲＥＳＴＡＲＴを生成する。シーケンサ１３６は、逐次比較状態において、ＲＥＳＴＡＲＴ信号を受けると、サンプルホールド状態に遷移し、ＳＨ＿ＳＴＡＲＴ信号を再発生する。
【0062】
図４は、リスタート信号生成回路１４０の構成例を示す回路図である。リスタート信号生成回路１４０は、エッジ検出回路１４２、フリップフロップ１４４、論理ゲート１４６を含む。
【0063】
エッジ検出回路１４２は、スイッチングパルスＳＷのポジティブエッジとネガティブエッジを検出すると、システムクロックＣＬＫの１周期の間、ハイとなるエッジ検出信号ＥＤＧＥ＿ＤＥＴを生成する。
【0064】
フリップフロップ１４４はＳＡＲ＿ＳＴＡＲＴ信号を、クロック信号ＣＬＫを利用してリタイミングする。フリップフロップ１４４の出力Ｓ１は、ＳＡＲ＿ＳＴＡＲＴ信号に対して１クロックサイクル遅延した信号となる。
【0065】
論理ゲート１４６は、フリップフロップ１４４の出力信号Ｓ１と、エッジ検出信号ＥＤＧＥ＿ＤＥＴの論理積を生成し、リスタート信号ＲＥＳＴＡＲＴとして出力する。
【0066】
図５は、図４のリスタート信号生成回路１４０の動作波形図である。サンプルホールドの期間ｔＳＨと、逐次比較の期間ｔＳＡＲはそれぞれ一定である。図５の例では、逐次比較処理の開始後の時刻ｔ０において、リスタート信号ＲＥＳＴＡＲＴが発生し、時刻ｔ１に、サンプルホールド処理に戻る。
【0067】
上述した実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が存在することが当業者に理解される。以下、こうした変形例について説明する。
【0068】
（変形例１）
実施形態では、スイッチング回路２１０が降圧コンバータのコントローラ２１０Ａである場合を説明したがその限りでない。スイッチング回路２１０としては、昇圧コンバータやチャージポンプ回路などの別形式のスイッチング電源であってもよい。あるいはスイッチング回路２１０は、モータドライバや各種インバータであってもよいし、オーディオ用のＤ級アンプであってもよい。またノイズ源となるスイッチング回路は、必ずしもＳＡＲＡＤＣ１００と同じチップに集積化されている必要はない。
実施形態では、スイッチング回路２１０が降圧コンバータのコントローラ２１０Ａである場合を説明したがその限りでない。スイッチング回路２１０としては、昇圧コンバータやチャージポンプ回路などの別形式のスイッチング電源であってもよい。あるいはスイッチング回路２１０は、モータドライバや各種インバータであってもよいし、オーディオ用のＤ級アンプであってもよい。またノイズ源となるスイッチング回路は、必ずしもＳＡＲＡＤＣ１００と同じチップに集積化されている必要はない。
【0069】
（変形例２）
実施形態では、サンプルホールド処理の終了後、ＳＡＲ処理の開始を、ノイズ耐性が低い状態として、この状態において、スイッチングが発生した場合に、サンプルホールド処理をリスタートすることとした。ＳＡＲＡＤＣでは、逐次比較処理が進むにつれて、分解能が高くなっていき、ノイズの影響が大きくなる。そこで、比較回数が所定数に達した後を、ノイズ耐性が低い所定状態に定め、この状態でスイッチングが発生したときに、サンプルホールド回路をリスタートしてもよい。
実施形態では、サンプルホールド処理の終了後、ＳＡＲ処理の開始を、ノイズ耐性が低い状態として、この状態において、スイッチングが発生した場合に、サンプルホールド処理をリスタートすることとした。ＳＡＲＡＤＣでは、逐次比較処理が進むにつれて、分解能が高くなっていき、ノイズの影響が大きくなる。そこで、比較回数が所定数に達した後を、ノイズ耐性が低い所定状態に定め、この状態でスイッチングが発生したときに、サンプルホールド回路をリスタートしてもよい。
【0070】
（変形例３）
実施形態では、ＳＡＲＡＤＣ１００の入力段に配置されるサンプルホールド回路１１２のリスタートについて説明したが、本開示はそれに限定されず、サンプルホールド回路と、サンプルホールド回路がサンプルホールドした電圧を処理する回路の組み合わせを備えるさまざまな半導体集積回路に広く採用できる。このような回路において、サンプルホールド回路が、サンプル状態からホールド状態に遷移して後段の回路が、ホールドされた電圧の処理を開始するタイミング（期間）において、スイッチングが発生した場合に、サンプルホールド回路がリスタートされる。
実施形態では、ＳＡＲＡＤＣ１００の入力段に配置されるサンプルホールド回路１１２のリスタートについて説明したが、本開示はそれに限定されず、サンプルホールド回路と、サンプルホールド回路がサンプルホールドした電圧を処理する回路の組み合わせを備えるさまざまな半導体集積回路に広く採用できる。このような回路において、サンプルホールド回路が、サンプル状態からホールド状態に遷移して後段の回路が、ホールドされた電圧の処理を開始するタイミング（期間）において、スイッチングが発生した場合に、サンプルホールド回路がリスタートされる。
【0071】
実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにさまざまな変形例が存在すること、またそうした変形例も本開示または本発明の範囲に含まれることは当業者に理解されるところである。
【0072】
（付記）
本明細書には以下の技術が開示される。
本明細書には以下の技術が開示される。
【0073】
（項目１）
スイッチング回路と、
アナログ電圧をデジタル信号に変換する逐次比較型Ａ／Ｄコンバータと、
を備え、
前記逐次比較型Ａ／Ｄコンバータは、前記アナログ電圧を取り込むサンプルホールド処理と、前記サンプルホールド処理において取り込んだ前記アナログ電圧を前記デジタル信号に変換する逐次比較処理と、を順に実行し、
前記逐次比較型Ａ／Ｄコンバータが所定の状態であるときに前記スイッチング回路のスイッチングが発生すると、前記サンプルホールド処理を再実行する、半導体集積回路。
スイッチング回路と、
アナログ電圧をデジタル信号に変換する逐次比較型Ａ／Ｄコンバータと、
を備え、
前記逐次比較型Ａ／Ｄコンバータは、前記アナログ電圧を取り込むサンプルホールド処理と、前記サンプルホールド処理において取り込んだ前記アナログ電圧を前記デジタル信号に変換する逐次比較処理と、を順に実行し、
前記逐次比較型Ａ／Ｄコンバータが所定の状態であるときに前記スイッチング回路のスイッチングが発生すると、前記サンプルホールド処理を再実行する、半導体集積回路。
【0074】
（項目２）
前記逐次比較型Ａ／Ｄコンバータは、前記サンプルホールド処理から前記逐次比較処理に移行する期間において、前記スイッチング回路のスイッチングが発生すると、前記サンプルホールド処理を再実行する、項目１に記載の半導体集積回路。
前記逐次比較型Ａ／Ｄコンバータは、前記サンプルホールド処理から前記逐次比較処理に移行する期間において、前記スイッチング回路のスイッチングが発生すると、前記サンプルホールド処理を再実行する、項目１に記載の半導体集積回路。
【0075】
（項目３）
前記逐次比較型Ａ／Ｄコンバータは、前記スイッチング回路のスイッチングと同期したスイッチングパルスと、前記逐次比較処理の開始を指示する逐次比較スタート信号と、にもとづいて前記サンプルホールド処理のやりなおしを指示するリスタート信号を生成するリスタート信号生成回路を含む、項目２に記載の半導体集積回路。
前記逐次比較型Ａ／Ｄコンバータは、前記スイッチング回路のスイッチングと同期したスイッチングパルスと、前記逐次比較処理の開始を指示する逐次比較スタート信号と、にもとづいて前記サンプルホールド処理のやりなおしを指示するリスタート信号を生成するリスタート信号生成回路を含む、項目２に記載の半導体集積回路。
【0076】
（項目４）
前記リスタート信号生成回路は、
前記スイッチングパルスを受け、前記スイッチングパルスのエッジを示すエッジ検出信号を生成するエッジ検出回路と、
前記逐次比較スタート信号を、システムクロックにもとづいてリタイミングするフリップフロップと、
前記フリップフロップの出力信号と前記エッジ検出信号の論理積に応じた前記リスタート信号を生成する論理ゲートと、
を含む、項目３に記載の半導体集積回路。
前記リスタート信号生成回路は、
前記スイッチングパルスを受け、前記スイッチングパルスのエッジを示すエッジ検出信号を生成するエッジ検出回路と、
前記逐次比較スタート信号を、システムクロックにもとづいてリタイミングするフリップフロップと、
前記フリップフロップの出力信号と前記エッジ検出信号の論理積に応じた前記リスタート信号を生成する論理ゲートと、
を含む、項目３に記載の半導体集積回路。
【0077】
（項目５）
スイッチング回路とともに使用される逐次比較型Ａ／Ｄコンバータであって、
サンプルホールドスタート信号に応答してアナログ電圧を取り込むサンプルホールド回路と、
逐次比較スタート信号に応答して逐次比較処理を開始し、前記サンプルホールド回路が取り込んだ前記アナログ電圧を、逐次比較処理によってデジタル信号に変換する変換部と、
前記サンプルホールドスタート信号および前記逐次比較スタート信号を生成するシーケンサと、
前記逐次比較スタート信号と、前記スイッチング回路のスイッチング動作と同期したスイッチングパルスと、を受け、前記逐次比較スタート信号と前記スイッチングパルスが時間軸上で所定の関係を満たすとき、前記サンプルホールドスタート信号の再発生を指示するリスタート信号を生成するリスタート信号生成回路と、
を備える、逐次比較型Ａ／Ｄコンバータ。
スイッチング回路とともに使用される逐次比較型Ａ／Ｄコンバータであって、
サンプルホールドスタート信号に応答してアナログ電圧を取り込むサンプルホールド回路と、
逐次比較スタート信号に応答して逐次比較処理を開始し、前記サンプルホールド回路が取り込んだ前記アナログ電圧を、逐次比較処理によってデジタル信号に変換する変換部と、
前記サンプルホールドスタート信号および前記逐次比較スタート信号を生成するシーケンサと、
前記逐次比較スタート信号と、前記スイッチング回路のスイッチング動作と同期したスイッチングパルスと、を受け、前記逐次比較スタート信号と前記スイッチングパルスが時間軸上で所定の関係を満たすとき、前記サンプルホールドスタート信号の再発生を指示するリスタート信号を生成するリスタート信号生成回路と、
を備える、逐次比較型Ａ／Ｄコンバータ。
【0078】
（項目６）
前記リスタート信号生成回路は、
前記スイッチングパルスを受け、前記スイッチングパルスのエッジを示すエッジ検出信号を生成するエッジ検出回路と、
前記逐次比較スタート信号を、システムクロックにもとづいてリタイミングするフリップフロップと、
前記フリップフロップの出力信号と前記エッジ検出信号の論理積に応じた前記リスタート信号を生成する論理ゲートと、
を含む、項目５に記載の逐次比較型Ａ／Ｄコンバータ。
前記リスタート信号生成回路は、
前記スイッチングパルスを受け、前記スイッチングパルスのエッジを示すエッジ検出信号を生成するエッジ検出回路と、
前記逐次比較スタート信号を、システムクロックにもとづいてリタイミングするフリップフロップと、
前記フリップフロップの出力信号と前記エッジ検出信号の論理積に応じた前記リスタート信号を生成する論理ゲートと、
を含む、項目５に記載の逐次比較型Ａ／Ｄコンバータ。
【0079】
（項目７）
ひとつの半導体基板に一体集積化される、項目５または６に記載の逐次比較型Ａ／Ｄコンバータ。
ひとつの半導体基板に一体集積化される、項目５または６に記載の逐次比較型Ａ／Ｄコンバータ。
【0080】
（項目８）
前記逐次比較型Ａ／Ｄコンバータは、前記スイッチング回路と同じ半導体基板に集積化される、項目７に記載の逐次比較型Ａ／Ｄコンバータ。
前記逐次比較型Ａ／Ｄコンバータは、前記スイッチング回路と同じ半導体基板に集積化される、項目７に記載の逐次比較型Ａ／Ｄコンバータ。
【0081】
（項目９）
スイッチング回路と、
アナログ電圧をサンプルホールドするサンプルホールド回路と、
前記サンプルホールド回路がサンプルホールドした電圧を処理する処理回路と、
を備え、
前記サンプルホールド回路は、サンプリング状態からホールド状態に遷移し、前記処理回路に電圧を受け渡す期間において、前記スイッチング回路のスイッチングが発生すると、サンプルホールド処理を再実行する、半導体集積回路。
スイッチング回路と、
アナログ電圧をサンプルホールドするサンプルホールド回路と、
前記サンプルホールド回路がサンプルホールドした電圧を処理する処理回路と、
を備え、
前記サンプルホールド回路は、サンプリング状態からホールド状態に遷移し、前記処理回路に電圧を受け渡す期間において、前記スイッチング回路のスイッチングが発生すると、サンプルホールド処理を再実行する、半導体集積回路。
【符号の説明】
【0082】
１００ ＳＡＲＡＤＣ
１１０ アナログ部
１１２ サンプルホールド回路
１１４ Ｄ／Ａコンバータ
１１６ 比較器
１２０ ロジック部
１３０ マルチプレクサ
１３２ サンプルホールド回路
１３４ 変換部
１３６ シーケンサ
１４０ リスタート信号生成回路
１４２ エッジ検出回路
１４４ フリップフロップ
１４６ 論理ゲート
２００ 半導体集積回路
２１０ スイッチング回路
２１０Ａ コンバータコントローラ
２１２ パルス変調器
２１４ ロジック回路
２１６ ドライバ
２１８ 出力段
１１０ アナログ部
１１２ サンプルホールド回路
１１４ Ｄ／Ａコンバータ
１１６ 比較器
１２０ ロジック部
１３０ マルチプレクサ
１３２ サンプルホールド回路
１３４ 変換部
１３６ シーケンサ
１４０ リスタート信号生成回路
１４２ エッジ検出回路
１４４ フリップフロップ
１４６ 論理ゲート
２００ 半導体集積回路
２１０ スイッチング回路
２１０Ａ コンバータコントローラ
２１２ パルス変調器
２１４ ロジック回路
２１６ ドライバ
２１８ 出力段
【図1】
【図2】
【図3】
【図4】
【図5】