特開 2024-86584 データとメタデータを記憶するためのマッピング

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024086584

(43)【公開日】2024-06-27

(54)【発明の名称】データとメタデータを記憶するためのマッピング

(51)【国際特許分類】

   G06F 12/02 20060101AFI20240620BHJP

   G06F 12/00 20060101ALI20240620BHJP

   G06F 11/10 20060101ALI20240620BHJP

【ＦＩ】

G06F12/02 570A

G06F12/00 597U

G06F11/10 608

【審査請求】有

【請求項の数】18

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2023184317

(22)【出願日】2023-10-26

(31)【優先権主張番号】18/081,723

(32)【優先日】2022-12-15

(33)【優先権主張国・地域又は機関】US

【公序良俗違反の表示】

（特許庁注：以下のものは登録商標）

１．ＰＹＴＨＯＮ

(71)【出願人】

【識別番号】512167426

【氏名又は名称】華邦電子股▲ふん▼有限公司

【氏名又は名称原語表記】Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ．

(74)【代理人】

【識別番号】100204490

【弁理士】

【氏名又は名称】三上 葉子

(72)【発明者】

【氏名】カルズニー，ウリ

【テーマコード（参考）】

5B160

【Ｆターム（参考）】

5B160AA08

5B160AB26

5B160NA00

(57)【要約】      （修正有）

【課題】データ列及び対応するメタデータが同一のセクタに記憶される回路及び方法を提供する。
【解決手段】コンピュータシステム２００において、記憶装置２０４は、複数のセクタを含む不揮発性メモリ（ＮＶＭ）と、ホストからデータブロックの論理アドレスを受信し、複数のセクタから選択されたセクタと、同一の選択されたセクタ内の選択されたデータオフセットとを含む論理アドレスからデータ物理アドレスへのマッピングを計算し、選択されたセクタと、選択されたセクタ内のメタデータオフセットを含むメタデータ物理アドレスを計算し、データ物理アドレスでデータブロックにアクセスし、メタデータ物理アドレスでメタデータにアクセスするメモリアクセス制御回路２１２と、を備える。
【選択図】図２

【特許請求の範囲】

【請求項1】

複数のセクタを含む不揮発性メモリ（ＮＶＭ）と、
ホストからデータブロックの論理アドレスを受信し、
前記複数のセクタから選択されたセクタと、前記同一の選択されたセクタ内の選択されたデータオフセットとを含む前記論理アドレスからデータ物理アドレスへのマッピングを計算し、
前記選択されたセクタと、前記選択されたセクタ内のメタデータオフセットを含むメタデータ物理アドレスを計算し、
前記データ物理アドレスでデータブロックにアクセスし、前記メタデータ物理アドレスで前記メタデータにアクセスするように構成されたメモリアクセス回路と、
を備える記憶装置。

【請求項2】

前記メモリアクセス回路は、前記ホストから書き込みコマンド及び前記データブロックを受信し、それに応答して、前記データブロックに対応する前記メタデータを取得し、前記データブロックを前記データ物理アドレスの前記ＮＶＭに記憶し、前記メタデータを前記ＮＶＭの前記メタデータ物理アドレスに記憶するように構成された、請求項１に記載の記憶装置。

【請求項3】

前記メモリアクセス回路は、前記プロセッサから読み取りコマンドを受信し、それに応答して、前記ＮＶＭの前記データ物理アドレスに記憶されている前記データブロックを読み取り、前記ＮＶＭの前記メタデータ物理アドレスに記憶されている前記メタデータを読み取るように構成された、請求項１に記載の記憶装置。

【請求項4】

各セクタのサイズはバイト単位で２の整数乗であり、各セクタ内のデータブロックの数は（２^ｍ－１）・２^ｎの形式であり、ｍ及びｎは整数値を表す、請求項１に記載の記憶装置。

【請求項5】

前記メモリアクセス回路は、所与の入力の整数除算を（２^ｍ－１）で計算するように設計された（２^ｍ－１）除算回路を備え、
前記メモリアクセス回路は、前記論理アドレスに前記（２^ｍ－１）除算回路を適用することにより、前記論理アドレスの前記データ物理アドレスへの前記マッピングを計算するように構成された、請求項４に記載の記憶装置。

【請求項6】

前記（２^ｍ－１）除算回路は、
（ｉ）前記所与の入力と、（ｉｉ）ｍビットの整数倍だけ左にシフトされた前記所与の入力のシフト加算の合計を計算し、
要求される精度に応じて、前記シフト加算の合計の計算をｄ回繰り返し、
前記合計の（ｄ－１）ｍ個の最下位ビットを切り捨てて結果を取得し、前記結果が２^ｍ－１に等しい場合は、結果に２^ｍを加算し、
前記ｍ個の最下位ビットを切り捨てることによって、前記所与の入力の（２^ｍ－１）による前記整数除算を計算するように構成された、請求項５に記載の記憶装置。

【請求項7】

前記メモリアクセス回路は、所与の入力のモジュロ（２^ｍ－１）を計算するように設計されたモジュロ（２^ｍ－１）回路を備え、
前記メモリアクセス回路は、前記論理アドレスに前記モジュロ（２^ｍ－１）回路を適用することにより、前記データオフセット及び前記メタデータオフセットを計算するように構成された、請求項４に記載の記憶装置。

【請求項8】

前記モジュロ（２^ｍ－１）回路は、入力数値を受信し、再帰的に、（ｉ）前記入力数値を１組のｍビットフラグメントに分割し、（ｉｉ）前記ｍビットフラグメントを互いに加算して、前記入力数値よりも小さい出力数値を取得し、（ｉｉｉ）前記出力数値が２^ｍ未満になるまで、ステップ（ｉ）と（ｉｉ）を繰り返すように構成された、請求項７に記載の記憶装置。

【請求項9】

ｍ＝３である、請求項５に記載の記憶装置。

【請求項10】

複数のセクタを含む不揮発性メモリ（ＮＶＭ）にアクセスする方法であって、
ホストからデータブロックの論理アドレスを受信し、
前記複数のセクタから選択されたセクタと、前記同一の選択されたセクタ内の選択されたデータオフセットとを含む前記論理アドレスからデータ物理アドレスへのマッピングを計算し、
前記選択されたセクタと、前記選択されたセクタ内のメタデータオフセットを含むメタデータ物理アドレスを計算し、
前記データ物理アドレスでデータブロックにアクセスし、前記メタデータ物理アドレスで前記メタデータにアクセスすることを含む、方法。

【請求項11】

前記データブロック及び前記メタデータへアクセスは、前記ホストから書き込みコマンド及び前記データブロックを受信し、それに応答して、前記データブロックに対応する前記メタデータを取得し、前記データブロックを前記データ物理アドレスの前記ＮＶＭに記憶し、前記メタデータを前記ＮＶＭの前記メタデータ物理アドレスに記憶することを含む、請求項１０に記載の方法。

【請求項12】

前記データブロック及び前記メタデータへアクセスは、前記プロセッサから読み取りコマンドを受信し、それに応答して、前記ＮＶＭの前記データ物理アドレスに記憶されている前記データブロックを読み取り、前記ＮＶＭの前記メタデータ物理アドレスに記憶されている前記メタデータを読み取ることを含む、請求項１０に記載の方法。

【請求項13】

各セクタのサイズはバイト単位で２の整数乗であり、各セクタ内のデータブロックの数は（２^ｍ－１）・２^ｎの形式であり、ｍ及びｎは整数値を表す、請求項１０に記載の方法。

【請求項14】

前記論理アドレスの前記データ物理アドレスへのマッピングの計算は、前記論理アドレスに、所与の入力の（２^ｍ－１）による整数除算を計算するように設計された（２^ｍ－１）除算回路を適用することを含む。請求項１３に記載の方法。

【請求項15】

（ｉ）前記所与の入力と、（ｉｉ）ｍビットの整数倍だけ左にシフトされた前記所与の入力のシフト加算の合計を計算し、
要求される精度に応じて、前記シフト加算の合計の計算をｄ回繰り返し、
前記合計の（ｄ－１）ｍ個の最下位ビットを切り捨てて結果を取得し、前記結果が２^ｍ－１に等しい場合は、結果に２^ｍを加算し、
前記ｍ個の最下位ビットを切り捨てることによって、前記所与の入力の（２^ｍ－１）による前記整数除算を計算することを含む、請求項１４に記載の方法。

【請求項16】

前記データオフセット及び前記メタデータオフセットの計算は、所与の入力のモジュロ（２^ｍ－１）を計算するように設計されたモジュロ（２^ｍ－１）回路を前記論理アドレスに適用することを含む、請求項１３に記載の方法。

【請求項17】

入力数値を受信し、再帰的に、（ｉ）前記入力数値を１組のｍビットフラグメントに分割し、（ｉｉ）前記ｍビットフラグメントを互いに加算して、前記入力数値よりも小さい出力数値を取得し、（ｉｉｉ）出力数値が２^ｍ未満になるまでステップ（ｉ）及び（ｉｉ）を繰り返すことにより、前記モジュロ（２^ｍ－１）を計算することを含む、請求項１６に記載の方法。

【請求項18】

ｍ＝３である、請求項１３に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、一般に、不揮発性メモリに関し、特に、データ及びメタデータを不揮発性メモリに効率的に記憶するための方法及びシステムに関する。

【背景技術】

【0002】

不揮発性メモリ、特にフラッシュ メモリは、多くの場合、データと対応するメタデータをセクタと呼ばれる記憶部に記憶する。

【0003】

米国特許出願公開第２００３／０２０４６９９号には、整合性メタデータを埋め込む方法が記載されている。例示的な一実施形態では、複数の整合性メタデータセグメントが決定される。各整合性メタデータセグメントは、ユーザデータのセグメントに関連付けられる。ユーザデータは、複数の物理セクタにマッピングされ、各物理セクタは、ユーザデータのセグメントと関連する整合性メタデータセグメントを含む。例示的な一実施形態では、共通のＩ／Ｏデータブロックサイズが決定され、そのデータはいくつかの５１２バイトのセクタにマッピングされる。５１２バイトのセクタ数は、共通のＩ／Ｏデータブロックサイズに１以上の追加の５１２バイトセクタに必要な数を加えたものに対応する。これにより、整合性メタデータを収容するための追加空間が各セクタに作成される。各セクタの整合性メタデータは、各セクタの追加空間にマッピングされる。

【0004】

米国特許第１１，２９４，９０２号は、コンピューティングシステムの処理エンティティが、データブロックの複数の列から複数のパリティブロックを生成することを含む方法を記載している。複数のパリティブロックのうちの第１の数のパリティブロックは、データブロックのうちの複数の列のデータブロックの第１の列から生成される。この方法は、処理エンティティが、読み取り／書き込みバランシングパターン及び制限されたファイルシステムに従って、コンピューティングシステムのコンピューティングデバイスのクラスタのメモリのデータセクションにデータブロックの複数の列を記憶することをさらに含む。

【発明の概要】

【発明が解決しようとする課題】

【0005】

ＮＶＭ（Ｎｏｎ－Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ；ＮＶＭ）デバイスは、多くの場合、記憶されたデータブロック（本明細書ではデータブロックを「データ列」と呼ぶ）に対応するメタデータを記憶する。例えば、巡回冗長符合（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｏｄｅ；ＣＲＣ）やエラー訂正符号（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ；ＥＣＣ）などのパリティ署名は、読み取りデータの信頼性を高めるためによく使用される。フラッシュメモリなどのＮＶＭは、個別に消去できる最小の記憶単位であるセクタを含む。

【0006】

考えられる実現方法の１つは、データ列と対応するメタデータを別のセクタに保存することである。これにより、ユーザの論理アドレス空間を、ＮＶＭ内のアドレスを定義する物理アドレス空間にダイレクトマッピングできる。例えば、４Ｋバイトのセクタを想定すると、２４ビットの論理アドレスをセクタ番号とセクタ内のオフセットにマッピングすることができる。ここで、セクタ番号は、論理アドレスの最上位１２ビットを含み、オフセットは、最下位１２ビットを含む。

【0007】

ただし、データとメタデータを別のセクタに記憶するということは、データの消去にはセクタ内のメタデータ(セクタ内で占める割合はごく一部のみ)の消去が含まれることを意味する。フラッシュではセクタの一部を消去する方法がないため、このセクタには他のデータを記憶することができず、物理空間の多くが失われる。

【課題を解決するための手段】

【0008】

本明細書に記載される実施形態は、（ｉ）複数のセクタを含む不揮発性メモリ（ＮＶＭ）と、（ｉｉ）メモリアクセス回路と、を含む記憶装置を提供する。メモリアクセス回路は、ホストからデータブロックの論理アドレスを受信し、複数のセクタから選択されたセクタと、同一の選択されたセクタ内の選択されたデータオフセットとを含む論理アドレスからデータ物理アドレスへのマッピングを計算し、選択されたセクタ内のメタデータオフセットを計算し、データ物理アドレスでデータブロックにアクセスし、メタデータ物理アドレスでメタデータにアクセスするように構成される。

【0009】

一実施形態では、メモリアクセス回路は、ホストから書き込みコマンド及びデータブロックを受信し、それに応答して、データブロックに対応するメタデータを取得し、データブロックをＮＶＭのデータ物理アドレスに記憶し、メタデータをＮＶＭのメタデータ物理アドレスに記憶するように構成される。別の実施形態では、メモリアクセス回路は、プロセッサから読み取りコマンドを受信し、それに応答して、データ物理アドレスでＮＶＭに記憶されているデータブロックを読み取り、ＮＶＭのメタデータ物理アドレスに記憶されているメタデータを読み取るように構成される。

【0010】

いくつかの実施形態では、各セクタのサイズはバイト単位で２の整数乗であり、各セクタ内のデータブロックの数は（２^ｍ－１）・２^ｎの形式であり、ｍ及びｎは整数値を表す。

【0011】

本発明の実施形態では、メモリアクセス回路は、所与の入力の整数除算を（２^ｍ－１）で計算するように設計された（２^ｍ－１）除算回路を備える。そして、メモリアクセス回路は、論理アドレスに（２^ｍ－１）除算回路を適用することにより、論理アドレスのデータ物理アドレスへのマッピングを計算するように構成される。例示的な実施形態では、（２^ｍ－１）除算回路は、（ｉ）所与の入力と、（ｉｉ）ｍビットの整数倍だけ左にシフトされた所与の入力のシフト加算の合計を計算し、要求される精度に応じて、シフト加算の合計の計算をｄ回繰り返し、合計の（ｄ－１）ｍ個の最下位ビットを切り捨てて結果を取得し、結果が２^ｍ－１に等しい場合は、結果に２^ｍを加算し、ｍ個の最下位ビットを切り捨てることによって、（２^ｍ－１）により前記所与の入力の前記整数除算を計算するように構成される。

【0012】

本発明の実施形態では、メモリアクセス回路は、所与の入力のモジュロ（２^ｍ－１）を計算するように設計されたモジュロ（２^ｍ－１）回路を含み、メモリアクセス回路は、論理アドレスにモジュロ（２^ｍ－１）回路を適用することにより、データオフセットとメタデータオフセットを計算するように構成される。例示的な実施形態では、モジュロ（２^ｍ－１）回路は、入力数値を受信し、再帰的に、（ｉ）入力数値を１組のｍビットのフラグメントに分割し、（ｉｉ）ｍビットのフラグメントを互いに加算して、入力数値よりも小さい出力数値を取得し、（ｉｉｉ）出力数値が２^ｍ未満になるまで、ステップ（ｉ）と（ｉｉ）を繰り返す。例示的な実施形態では、ｍは３に等しい。

【0013】

本明細書の別の実施形態によれば、複数のセクタを含む不揮発性メモリ（ＮＶＭ）にアクセスする方法がさらに提供される。この方法は、以下を含む。ホストからデータブロックの論理アドレスを受信する。論理アドレスからデータ物理アドレスへのマッピングが計算される。データ物理アドレスは、複数のセクタの中から選択されたセクタと、同一の選択されたセクタ内の選択されたデータオフセットを含む。選択されたセクタと、選択されたセクタ内のメタデータオフセットを含むメタデータ物理アドレスが計算される。データブロックは、データ物理アドレスでアクセスされ、メタデータは、メタデータ物理アドレスでアクセスされる。

【発明の効果】

【0014】

本明細書で開示される本発明の実施形態は、データ列及び対応するメタデータが同一のセクタに記憶される回路及び方法を提供する。実施形態において、ＮＶＭ記憶装置は、論理アドレスから物理アドレスへのマッピングを効率的に容易にするメモリアクセス回路（ＭＡＣ）を備える。

【0015】

本発明は、図面と併せて、以下の実施形態の詳細な説明からより完全に理解することができる。

【図面の簡単な説明】

【0016】

【図1】本発明の一実施形態による、論理アドレス空間と物理アドレス空間との間のアドレスマッピングを概略的に示すブロック図である。

【図2】本発明の一実施形態による、不揮発性メモリ（ＮＶＭ）を備えるコンピュータシステムを概略的に示すブロック図である。

【図3】本発明の一実施形態による、ＮＶＭにデータ列を記憶及び取得する方法を概略的に示すフローチャートである。

【図4】本発明の一実施形態による、アドレスマッピング回路を概略的に示すブロック図である。

【図5】本発明の一実施形態による、７分周回路の構成を概略的に示すブロック図である。

【図6】本発明の一実施形態による、モジュロ７回路の構成を概略的に示すブロック図である。

【図7】本発明の一実施形態による、所与の数のモジュロ７を効率的に計算する方法を概略的に示すフローチャートである。

【発明を実施するための形態】

【0017】

ＮＶＭデバイスは、多くの場合、保存されたデータブロック（本明細書ではデータブロックを「データ列」と呼ぶ）に対応するメタデータを保存する。例えば、巡回冗長符号（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｏｄｅ；ＣＲＣ）やエラー訂正符号（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ；ＥＣＣ）などのパリティ署名が、読み取りデータの信頼性を高めるためによく使用される。フラッシュメモリなどのＮＶＭはセクタを含み、ここで、セクタは、個別に消去できる最小の記憶単位である。

【0018】

考えられる実現方法の１つは、データ列と対応するメタデータを別のセクタに保存することである。これにより、ユーザの論理アドレス空間を、ＮＶＭ内のアドレスを定義する物理アドレス空間にダイレクトマッピングすることができる。例えば、４Ｋバイトのセクタを想定すると、２４ビットの論理アドレスを、セクタ番号とセクタ内のオフセットにマッピングすることができる。ここで、セクタ番号は、論理アドレスの最上位１２ビットを含み、オフセットは最下位１２ビットを含む。

【0019】

ただし、データとメタデータを別のセクタに記憶するということは、データの消去にはセクタ内のメタデータ（セクタ内で占める割合はごく一部のみ）の消去が含まれることを意味する。フラッシュではセクタの一部を消去する方法がないため、このセクタには他のデータを保存できず、物理空間の多くが失われる。

【0020】

本明細書で開示される本発明の実施形態は、データ列及び対応するメタデータが同一のセクタに記憶される回路及び方法を提供する。実施形態において、ＮＶＭ記憶装置は、論理アドレスから物理アドレスへのマッピングを効率的に容易にするメモリアクセス回路（ｍｅｍｏｒｙ ａｃｃｅｓｓ ｃｉｒｃｕｉｔ；ＭＡＣ）を備える。

【0021】

実施形態において、論理アドレス空間は、論理ページ（データ列及び対応するメタデータのグループ）に分割される。各ページのサイズは、物理セクタのサイズに近く、ページ内のデータ列の数は（２^ｍ－１）＊２^ｎであり、ここで、ｎ及びｍは整数である。

【0022】

１つの例示的な実施形態において、論理アドレス空間は、論理ページに分割され、各ページは、２２４＝７＊３２個の１６バイトのデータ列を含む。各論理ページは、４０９６バイトの物理セクタに配置され、データ列は、セクタ内の連続したアドレスに記憶される。２バイトのメタデータは、１６バイトのデータ行ごとに個別に計算される。すべてのメタデータは、最後のデータ行の直後に記憶される（セクタの先頭から２２４＊１６＝３，５８４のオフセットで開始）。データとメタデータは合わせて２２４＊（１６＋２）＝４０３２バイトを占め、各セクタに未使用のバイトは６４バイトだけが残る。

【0023】

いくつかの実施形態では、コンピュータシステムは、プロセッサ、ＮＶＭ記憶装置、及びプロセッサと記憶装置によって共有されるランダムアクセスメモリ（ＲＡＭ）を備えても良い。記憶装置は、メモリアクセス回路（ＭＡＣ）を備える。ＮＶＭにデータを記憶するには、データが最初に共有ＲＡＭにあると仮定すると、プロセッサは、データの論理アドレスをＭＡＣに送信する。ＭＡＣは、論理アドレスを含むデータ列の先頭を計算し、共有メモリからデータ列全体を読み取る。次に、ＭＡＣは、（例えば、パリティ生成回路を使用するか、プロセッサにメタデータの計算を要求することによって）データ列に対応するメタデータを取得し、データとメタデータの物理アドレスを計算し、データとメタデータをＮＶＭの同一のセクタに記憶する。

【0024】

ＮＶＭからデータを読み取るために、プロセッサは、データの論理アドレスをＭＡＣに送信する。ＭＡＣは、データ及びメタデータの対応する物理アドレスを計算し、データ及びメタデータを読み取る。プロセッサは、データを訂正し（例えば、メタデータがデータ列のＥＣＣコードである場合）、データを共有ＲＡＭに保存し、必要に応じてエラーを表示する。

【0025】

実施形態では、論理ページ内のデータ列の数は、（２^ｍ－１）＊２^ｎの形式である。ＭＡＣは、入力数値を２ｍ－１で除算する（２^ｍ－１）除算回路を含む。

【0026】

他の実施形態では、ＭＡＣは、数値のモジュロ（２^ｍ－１）除算を計算するモジュロ（２^ｍ－１）回路を備える。

【0027】

例示的な実施形態では、ｍ＝３であり、論理ページ内のデータ列の数は２２４＝７＊２^５であり、アドレスマッピングは、整数の７による除算とモジュロ７の計算を含む。

【0028】

有効な整数を２^ｍ－１で除算する

【0029】

数学的には、２^ｍ－１で除算すると、次のようになる。

【数1】

【0030】

【数2】

【0031】

【数3】

【0032】

除算の定義形式をＰｙｔｈｏｎ言語プログラムの形で以下に示す。パラメータの深さは、内部合計の項の数として定義される。

【数4】

【0033】

上記の合計の深さによって、アルゴリズムが正しい答えを与える範囲が決定される。このパラメータは、シミュレーションを実行するニーズに応じて選択される。数値シミュレーションの結果の一部を以下の表に示す。

【0034】

【表1】

【0035】

フラッシュメモリなどのＮＶＭデバイスは、多くの場合、データをセクタに記憶する。セクタは、独立して消去できる最小のエンティティである。実施形態では、データ管理を容易にするために、ユーザデータ及び対応するメタデータは、同一のセクタに記憶される。一実施形態では、ユーザは、データがどこに記憶されているかを考慮することなく、論理アドレス空間の論理ページに基づいて、データを参照する。論理アドレスは、フラッシュメモリ内の適切なセクタ、データが保存されるセクタ内のオフセット、及び対応するメタデータが保存されるセクタ内のオフセットに変換される。セクタ番号とオフセットを含むフラッシュ内のアドレスは、物理アドレスという。論理アドレスから物理アドレスに変換するプロセスをアドレスマッピングという。

【0036】

図１は、本発明の一実施形態による、論理アドレス空間１０２と物理アドレス空間１０４との間のアドレスマッピング１００を概略的に示すブロック図である。

【0037】

図１に示す例示的な実施形態によれば、物理アドレス空間は、４０９６バイトのセクタ１０６を含む。各セクタは、２２４の１６バイトのデータ列１０８を備え、各データ列に対して、それぞれ対応する２バイトのメタデータ１１０を含む（セクタの６４バイトは使用されない）。

【0038】

1つの物理セクタには２２４のデータ列があり、各列は１６バイトであるため、物理セクタには３５８４バイトのデータが存在する。論理アドレス空間は連続しており、各３５８４バイトのページの先頭バイトが対応する物理セクタの先頭バイトにマップされるように物理セクタにマッピングされ、論理アドレスｎ＊３５８４は、ｎ番目の物理セクタの先頭バイトにマッピングされる。

【0039】

なお、このダイレクトマッピングは便利であるが、本発明はダイレクトマッピングに限定されず、代替的な実施形態では、他の１対１マッピングも使用することができる。例えば、ある実施形態では、論理ページから物理ページへのマッピングは、ウェアレベリングフラッシュ管理ソフトウェアによって維持されるテーブルに従って実行されても良い。他の実施形態では、セキュリティを向上させるために、ページ内のデータ列のマッピングがスクランブルされる。

【0040】

図１に示し、上記で説明した論理アドレスから物理アドレスへのマッピング１００の構成は、例として挙げた一例である。別の実施形態では、他のマッピング構成が使用されても良い。
例えば、一実施形態では、セクタサイズは８１９２バイト、又は他の任意の適切なサイズであっても良い。いくつかの実施形態では、各データ列に関連付けられたメタデータバイトの数は、２つ以上（例えば、４つ）であっても良く、ある実施形態では、１以上であっても良い。

【0041】

別の実施形態では、各ページのデータ列のサイズ及び／又は数は、１６とは異なっても良い。さらに別の実施形態では、各データ列のメタデータは、データ列の直後に保存される。

【0042】

いくつかの実施形態では、上記各セクタ内の未使用空間は、追加のメタデータ及び／又は他の任意の適切な用途に使用されても良い。一実施形態では、空間は、ウェアレベリングのための消去カウンタを保存しても良い。

【0043】

アドレスマッピング

【0044】

以下では、論理アドレス空間と物理アドレス空間が、アドレス０から始まる均一空間であると仮定する。例えば、物理ページが任意のセクタにマッピングされる場合など、これに当てはまらない場合は、ページ番号マッピングテーブルを追加しても良い。

【0045】

以下に説明する例示的な実施形態では、以下の定数を指定する。
１．セクタのサイズ＝４，０９６バイト（２５６の１６バイトの列）。
２．１６バイトのデータ列。それぞれは、２つのメタデータバイトを含む。
３．ｎデータ列＝２２４（データストレージに使用されるセクタ内のデータ列数）。
４．セクタ＿データ＿サイズ（セクタ内の保存バイト数）＝１６＊ｎデータ列＝３，５８４。

【0046】

データ列の論理アドレス（ｌｏｇｉｃ ａｄｄｒｅｓｓ；ＬＡ）を受信し、データと対応するメタデータの物理アドレスを出力する論理アドレスから物理アドレスへのマッピングは、次のように定義される。
１．セクタ＝ＬＡ／セクタデータサイズ（整数除算）
２．データオフセット＝ＬＡ％セクタデータサイズ
３．セクタアドレス＝セクタ＊セクタサイズ
４．メタデータオフセット＝セクタデータサイズ＋データオフセット／８（８はデータと対応するメタデータのサイズの比率）。

【0047】

図２は、本発明の一実施形態による、不揮発性メモリ（ＮＶＭ）を備えるコンピュータシステム２００を概略的に示すブロック図である。

【0048】

実施形態では、コンピュータシステム２００は、相互接続された複数の集積回路（ＩＣ）及び個別のデバイスを備えても良い。他の実施形態では、コンピュータシステムは、単一のＩＣ（例えば、システムオンシリコン、ＳｏＣ）であっても良い。

【0049】

コンピュータシステム２００は、１つ又は複数のプロセッサ２０２と、少なくとも１つの記憶装置２０４と、を備える。記憶装置は、適切な読み取り、プログラム、及び消去回路（図示せず）を備えた不揮発性メモリ（ＮＶＭ）（例えば、フラッシュメモリ）２０６を含む。ＮＶＭは、データ列（各データ列は、例えば、１６バイトを含む）を記憶するための複数のセクタを含み、データ列ごとに、対応するメタデータ（例えば、２バイト）を記憶する。

【0050】

実施形態では、メタデータは、ＣＲＣやＥＣＣなどの対応するデータ列のパリティ署名を含む。別の実施形態では、他のタイプのメタデータが記憶されても良い。図２に示す例示的な実施形態によれば、記憶装置２０４は、入力データ列のパリティ署名（例えば、ＣＲＣやＥＣＣ）を生成するように構成されたパリティ生成回路２０８と、入力データ列のパリティ署名を確認及び確認し、（エラー訂正メタデータについて）データ列を訂正し、エラー（あれば）を示すように構成された、エラー検出／訂正回路２１０と、を備える。

【0051】

記憶装置２０４は、論理データ列の論理アドレス入力をデータ列の対応する物理アドレスにマッピングする（プロセッサによって送信される）こと、及び、データ列に対応するメタデータの物理アドレスを生成することを含むＮＶＭアクセスを制御するように構成された、メモリアクセス制御回路（ＭＡＣ）２１２をさらに備える。

【0052】

プロセッサが、位置ＬＡにデータ列を記憶することを要求すると、ＭＡＣは、データ列と対応するメタデータを記憶するためのセクタ番号を計算し、データ列とメタデータのオフセットを計算し、（パリティ生成回路２０８で）メタデータを生成し、計算されたオフセットで、データ列とメタデータを同一のセクタに記憶する。

【0053】

読み取り操作の場合、ＭＡＣは、データ列と対応するメタデータを読み取るためのセクタ番号を計算し、データ列とセクタのオフセットを計算して、ＮＶＭからデータ列とメタデータを読み取る。次に、エラー検出／訂正回路は、読み取ったデータ列を確認及び／又は訂正し、訂正されたデータ列をプロセッサに送信する（又は、データ列と、エラーが検出された場合にはエラー表示を送信する）。

【0054】

図２に示され、上記で説明されたコンピュータシステム２００の構成は、単に概念的な明瞭さのために引用された例示的な構成である。代替的な実施形態では、他の構成が使用されても良い。例えば、いくつかの実施形態では、ＭＡＣ又はその一部はプロセッサ内にある。他の実施形態では、パリティ生成回路２０８とエラー検出／訂正回路２１０の両方を置き換えて、単一のパリティ計算回路をパリティ生成とエラー検出／訂正の両方に使用しても良い。

【0055】

図３は、本発明の一実施形態による、ＮＶＭにデータ列を記憶及び取得する方法を概略的に示すフローチャート３００である。このフローチャートは、記憶装置がプロセッサ２０２から受信するコマンド及びデータに応答して、ＭＡＣ２１２（図２）によって実行される。このフローチャートは、論理アドレス取得動作３０２で始まり、ＭＡＣがプロセッサからデータ列の論理アドレスを受信する。次に、セクタ位置特定動作３０４で、ＭＡＣは、論理アドレスをセクタ内のデータバイト数で整数除算して、セクタ番号（「セクタ」）を求める（すべてのセクタに０から始まる番号が付けられていると仮定する）。

【0056】

次に、ＭＡＣは、オフセット計算動作３０６に入り、ＭＡＣは、ＬＡをセクタデータサイズでモジュロ除算することによって、セクタ内のデータ列オフセットを計算し、データ列オフセットを１６で除した値をセクタ内のメタデータの開始位置に（データセクタサイズで）加算することにより、メタデータオフセットを計算する。

【0057】

読み取り書き込み確認動作３０８で、フローチャートは、読み取り操作用に分割され、ＭＡＣは、データ及びメタデータ読み取り動作３１０に入るのに対し、書き込み動作の場合、ＭＡＣは、データ列取得動作３１４に入る。

【0058】

データ及びメタデータ読みとり動作３１０において、ＭＡＣは、セクタからデータ列及び対応するメタデータを読み取る。次に、データ返送動作３１２で、ＭＡＣは、メタデータのタイプに応じて、（ｉ）読み取りデータ列とメタデータ、（ｉｉ）メタデータに基づいて訂正された読み取りデータ列、又は、（ｉｉｉ）読み取りデータ列とエラー表示（存在する場合）のいずれかを返す。動作３１２の後、フローチャートは終了する。

【0059】

データ列取得動作３１４において、ＭＡＣは、プロセッサからデータ列を受信し、その後、メタデータ取得動作３１６において、ＭＡＣは、データ列に対応するメタデータを取得する。いくつかの実施形態では、ＭＡＣは、メタデータ生成回路（例えば、図２のパリティ生成回路２０８）を備えても良く、他の実施形態では、ＭＡＣはプロセッサからメタデータを取得する。

【0060】

動作３１６の後、ＭＡＣは、記憶動作３１８に入り、選択されたＮＶＭセクタ内の計算されたオフセットでデータ及びメタデータを記憶する。動作３１８の後、フローチャートは終了する。

【0061】

効率的なアドレスマッピング

【0062】

実施形態では、アドレスマッピングは、セクタ番号を見つけるために論理ページサイズによるバイトアドレスの整数除算を計算することと、データの実際のバイトまでのページ内のオフセットを見つけるために論理ページサイズによるバイトアドレスのモジュロ除算を計算することを含む。

【0063】

上に提示した例示的な実施形態では、論理ページサイズは、２２４＊１６＝５１２＊７バイトである。論理バイトアドレスＬＡを示し、次のように定義する。
ａ ＝ ＬＡ／５１２
ｂ ＝ ＬＡ％５１２
ｃ ＝ ａ／７ （整数除算）
ｄ ＝ ａ％７
セクタ ＝ ｃ
オフセット ＝ ｄ＊５１２＋ｂ
メタデータオフセット ＝ ２２４＊１６＋オフセット／１６

【0064】

図４は、本発明の一実施形態によるアドレスマッピング回路４００を概略的に示すブロック図である。アドレスマッピング回路４００の構成は、前掲のアドレスマッピング手順を直接的に実現したものである。入力論理アドレスＬＡが２５ビットを含むと仮定する。７分周回路４０２は、ＬＡ［２４：９］（最上位１６ビット）を７で整数除算し、１４ビットのセクタ番号Ｃを生成し、モジュロ７回路４０４は、ＬＡ［２４：９］を７でモジュロ除算し、３ビットＤを生成する。

【0065】

第１の連結回路４０６は、ＤをＬＡ［８：０］（ＬＡの９つの最下位ビット）と連結して、セクタ内のデータ列の１２ビットオフセットを生成し、最後に、第２の連結回路４０８は、２２４＊１６をオフセット（オフセット［１１：４］）の最上位８ビットと連結して、セクタ内の対応するメタデータのオフセットを生成する。

【0066】

なお、実施形態において、連結回路４０６及び４０８は、単なるワイヤのアセンブリであり、論理ゲート又は他のハードウェア回路を含まないことに留意されたい。

【0067】

図５は、本発明の一実施形態による、７分周回路５００の構成を概略的に示すブロック図である。本発明の一実施形態によれば、７分周回路の入力はＸで示される。Ｘは１５ビットの２進数である。

【0068】

７分周回路５００の構成は、１５ビット入力に対して上述した７分周手順の単純な実施である。７分周回路は、ＲＥＳを生成する５入力加算器５０２と、ＲＥＳ１を生成する２入力加算器５０４と、ＲＥＳ＆７＝＝７を検出するＡＮＤゲート５０６と、ＡＮＤゲート５０６の出力に従ってＲＥＳ又はＲＥＳ１のいずれかを選択するマルチプレクサ５０８と、を含む。

【0069】

図６は、本発明の一実施形態による、モジュロ７回路６００の構成を概略的に示すブロック図である。モジュロ７回路の入力はＸで示され、Ｘは１５ビットの２進数である。モジュロ７回路は、ＲＥＳを生成する５入力加算器６０２、ＲＥＳ１を生成する２入力加算器６０４、ＲＥＳ２を生成する２入力加算器６０６、ＲＥＳ２＆７＝＝７を検出するＡＮＤゲート６０８、及び、ＡＮＤゲート６０８の出力に従ってＲＥＳ２又は０のいずれかを選択するマルチプレクサ６１０を備える。モジュロ７出力は、マルチプレクサ６１０の出力である（すべての加算器が３ビットの数値を加算することに留意されたい）。

【0070】

図７は、本発明の一実施形態による、所与のモジュロ７を効率的に計算する方法を概略的に示すフローチャート７００である。フローチャートは、ＭＡＣ２１２（図２）によって実行される。フローチャートは、Ｎ取得動作７０２で始まり、ＭＡＣはプロセッサから数値Ｎを受信する。次に、フラグメント操作７０４において、ＭＡＣはＮを３ビットのフラグメントに分割する。次に、フラグメント合計動作７０６において、ＭＡＣはすべてのフラグメントを累積して、より少ないビットで新しいＮを取得する。次に、Ｎサイズ確認動作７０８において、ＭＡＣはＮの値が８未満であるかどうかをチェックする。８未満である場合、ＭＡＣは確認動作７１０に入り、ここで、Ｎが７に等しい場合、ＭＡＣはＮを訂正し（Ｎを０に設定し）、フローチャートは終了する。

【0071】

動作７０８において、Ｎが８以上である場合（すなわち、Ｎが３ビットを超える場合）、ＭＡＣは動作７０４に戻り、Ｎのサイズをさらに縮小する。

【0072】

上で説明したように、図６、７に示される例示的な実施形態におけるｍ＝３の選択は、専ら例にすぎない。他の実施形態では、回路５００及び６００は、ｍの任意の適切な整数値に合わせて変更することができる。

【0073】

７分周回路５００、モジュロ７回路６００、データ記憶及び取得方法３００、及びモジュロ７方法７００を含むアドレスマッピング回路４００の構成は例として説明され、図３〜図７に示される。他の実施形態では、他の構成及び方法が使用されてもよい。例えば、いくつかの実施形態では、Ｘは１７ビットを超えるビットが含まれ、その結果、図１及び図５及び６の加算器には、さらに多くの入力が含まれる。一実施形態では、単一のメタデータバイトが各１６バイトデータ列に追加される（単一ビットエラー検出のみが可能）。２４０のデータ列と２４０のメタデータバイトがセクタに保存される（未使用の１６バイトのみが残る）。２４０＝１５＊１６であるため、１５分周回路とモジュロ１５の回路が配置され、それに応じて回路と方法が変更される（図５と６を参照して説明した７分周回路とモジュロ７回路は、２^ｎ－１に等しい任意の約数（例：７、１５、３１など）をカバーするように拡張することができる。

【0074】

ＭＡＣ２１２、７分周回路５００、モジュロ７回路６００、アドレスマッピング１００、フローチャート３００及び７００の方法を含むコンピュータシステム２００及び記憶装置２０４の構成は例として説明され、図１から７に示される。これらの構成及びフローチャートの例は、単に概念的な理解を目的として示されている。他の任意の適切な構成及びフローチャートを代替実施形態で使用することができる。

【0075】

記憶装置２０４及びそのサブユニットを含むコンピューティングシステム２００の異なるサブユニットは、例えば、１以上の特定用途向け集積回路（ＡＳＩＣ）やフィールドプログラマブルゲートアレイ（ＦＰＧＡ）などで、ソフトウェアを使用するか、ハードウェアを使用するか、ハードウェアとソフトウェア要素の組み合わせを使用することにより、適切なハードウェアを使用して実現することができる。

【0076】

プロセッサ２０２は、本明細書で説明される機能を実行するようにソフトウェアでプログラムされた、１つ又は複数の汎用プロセッサを備えても良い。ソフトウェアは、例えばネットワーク経由で、又はホスト経由で電子形式によりプロセッサにダウンロードしても良い。あるいは、
代替的又は追加的に、磁気メモリ、光学メモリ、又は電子メモリなどの非一時的な有形媒体上に提供及び／又は保存されても良い。

【0077】

上で説明した実施形態は例として引用したものであり、本発明は上で具体的に図示し説明したものに限定されないことが理解されよう。実際のところ、本発明の範囲には、上記のさまざまな特徴の組み合わせ及びサブコンビネーションの両方、並びに、当業者が上記の本明細書を読んだときに思いつくであろう、従来技術には開示されていないその変形及び修正も同様に含まれる。本願に参照により組み込まれた文書は、出願の不可欠な一部としてみなされる。ただし、これらの組み込まれた文書において、本明細書において明示的又は黙示的になされた定義と矛盾するような用語が定義されている限りにおいては、本明細書における定義のみが考慮されるべきである。

【産業上の利用可能性】

【0078】

本発明は、一般に、不揮発性メモリに関し、特に、データ及びメタデータを不揮発性メモリに効率的に記憶するための方法及びシステムに関する。

【符号の説明】

【0079】

１００： アドレスマッピング
１０２： 論理アドレス空間
１０４： 物理アドレス空間
１０６： セクタ
１０８： データ列
１１０： メタデータ
２００： コンピュータシステム
２０２： プロセッサ
２０４： 記憶装置
２０６： 不揮発性メモリ（ＮＶＭ）
２０８： パリティ生成回路
２１０： エラー検出／訂正回路
２１２： メモリアクセス制御回路（ＭＡＣ）
３００、７００： フローチャート
３０２、３０４、３０６、３０８、３１０、３１２、３１４、３１６、３１８、７０２、７０４、７０６、７０８、７１０： 動作
４００： アドレスマッピング回路
４０２、５００： ７分周回路
４０４： モジュロ７回路
４０６： 第１の連結回路
４０８： 第２の連結回路
５０２、６０２：５入力加算器
５０４、６０６：２入力加算器
５０６、６０８：ＡＮＤゲート
５０８、６１０：マルチプレクサ
６００： モジュロ７回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【外国語明細書】