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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024086635
(43)【公開日】2024-06-27
(54)【発明の名称】イメージセンサー
(51)【国際特許分類】
H01L 27/146 20060101AFI20240620BHJP
【ＦＩ】
H01L27/146 A
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023208749
(22)【出願日】2023-12-11
(31)【優先権主張番号】10-2022-0177007
(32)【優先日】2022-12-16
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】李 大 炯
(72)【発明者】
【氏名】オ 官 泳
【テーマコード（参考）】
4M118
【Ｆターム（参考）】
4M118AA03
4M118AB01
4M118BA14
4M118CA04
4M118CA07
4M118CA09
4M118CA22
4M118CA34
4M118CB13
4M118DD04
4M118FA06
4M118FA33
4M118FA38
4M118GC08
4M118GC09
4M118GC14
4M118GC20
4M118GD04
4M118HA25
4M118HA30
(57)【要約】
【課題】イメージ伝送能力が向上された高品質イメージセンサーを提供する。
【解決手段】本発明によるイメージセンサーは、少なくとも１つの画素を含むイメージセンサーであって、画素は、互いに対向する第１面と第２面を有する半導体基板内に形成される光電変換領域と、半導体基板内に光電変換領域から離隔して形成されるフローティング拡散領域と、半導体基板の第１面から半導体基板の内部に延長されたリセスの内部に形成され、光電変換領域とフローティング拡散領域との間に伝送チャンネルを形成する垂直伝送ゲートと、を有し、垂直伝送ゲートは、平面視において、フローティング拡散領域の周辺に沿ってフローティング拡散領域を取り囲む環形状にて提供され、光電変換領域からフローティング拡散領域への電荷伝送経路に配置される開口部を含む。
【選択図】図２
【解決手段】本発明によるイメージセンサーは、少なくとも１つの画素を含むイメージセンサーであって、画素は、互いに対向する第１面と第２面を有する半導体基板内に形成される光電変換領域と、半導体基板内に光電変換領域から離隔して形成されるフローティング拡散領域と、半導体基板の第１面から半導体基板の内部に延長されたリセスの内部に形成され、光電変換領域とフローティング拡散領域との間に伝送チャンネルを形成する垂直伝送ゲートと、を有し、垂直伝送ゲートは、平面視において、フローティング拡散領域の周辺に沿ってフローティング拡散領域を取り囲む環形状にて提供され、光電変換領域からフローティング拡散領域への電荷伝送経路に配置される開口部を含む。
【選択図】図２
【特許請求の範囲】
【請求項1】
少なくとも１つの画素を含むイメージセンサーであって、
前記画素は、
互いに対向する第１面と第２面を有する半導体基板内に形成される光電変換領域と、
前記半導体基板内に前記光電変換領域から離隔して形成されるフローティング拡散領域と、
前記半導体基板の前記第１面から前記半導体基板の内部に延長されたリセスの内部に形成され、前記光電変換領域と前記フローティング拡散領域との間に伝送チャンネルを形成する垂直伝送ゲートと、を有し、
前記垂直伝送ゲートは、平面視において、前記フローティング拡散領域の周辺に沿って前記フローティング拡散領域を取り囲む環形状にて提供され、前記光電変換領域から前記フローティング拡散領域への電荷伝送経路に配置される開口部を含むことを特徴とするイメージセンサー。
前記画素は、
互いに対向する第１面と第２面を有する半導体基板内に形成される光電変換領域と、
前記半導体基板内に前記光電変換領域から離隔して形成されるフローティング拡散領域と、
前記半導体基板の前記第１面から前記半導体基板の内部に延長されたリセスの内部に形成され、前記光電変換領域と前記フローティング拡散領域との間に伝送チャンネルを形成する垂直伝送ゲートと、を有し、
前記垂直伝送ゲートは、平面視において、前記フローティング拡散領域の周辺に沿って前記フローティング拡散領域を取り囲む環形状にて提供され、前記光電変換領域から前記フローティング拡散領域への電荷伝送経路に配置される開口部を含むことを特徴とするイメージセンサー。
【請求項2】
前記開口部は、前記前記フローティング拡散領域と前記光電変換領域内の最大電位値を示す地点との間に重畳することを特徴とする請求項１に記載のイメージセンサー。
【請求項3】
前記最大電位値を示す地点は、平面視において、前記光電変換領域の中心部に位置することを特徴とする請求項２に記載のイメージセンサー。
【請求項4】
前記環形状の垂直伝送ゲートは、円形環形状を有することを特徴とする請求項１に記載のイメージセンサー。
【請求項5】
前記環形状の垂直伝送ゲートは、四角形環形状を有することを特徴とする請求項１に記載のイメージセンサー。
【請求項6】
前記少なくとも１つの画素に隣接して前記半導体基板の前記第１面から前記半導体基板の前記第２面方向に延長される分離膜をさらに有することを特徴とする請求項１に記載のイメージセンサー。
【請求項7】
前記フローティング拡散領域は、前記垂直伝送ゲートの側壁の一部に沿って延長され、
前記フローティング拡散領域の下面は、前記垂直伝送ゲートの下面と離隔されることを特徴とする請求項６に記載のイメージセンサー。
前記フローティング拡散領域の下面は、前記垂直伝送ゲートの下面と離隔されることを特徴とする請求項６に記載のイメージセンサー。
【請求項8】
前記分離膜は、平面視において、前記少なくとも１つの画素の周辺の少なくとも一部を取り囲むことを特徴とする請求項６に記載のイメージセンサー。
【請求項9】
前記半導体基板の前記第２面上に提供されるマイクロレンズをさらに有することを特徴とする請求項１に記載のイメージセンサー。
【請求項10】
前記イメージセンサーは、前記少なくとも１つの画素を含む複数の画素を含み、
前記マイクロレンズは、互いに隣接する少なくとも２つの画素によって共有されることを特徴とする請求項９に記載のイメージセンサー。
前記マイクロレンズは、互いに隣接する少なくとも２つの画素によって共有されることを特徴とする請求項９に記載のイメージセンサー。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、イメージセンサーに関し、特に、フォトダイオードを含むイメージセンサーに関する。
【背景技術】
【0002】
イメージセンサーは、光学イメージ信号を電気信号に変換させる装置として、ＣＣＤ（ｃｈａｒｇｅ ｃｏｕｐｌｅｄ ｄｅｖｉｃｅ）イメージセンサーとＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサー等がある。
このようなイメージセンサーは複数の画素を含み、各々の画素は入射される光を受光して電気信号に転換したフォトダイオード領域と、フォトダイオード領域で生成された電荷を利用して画素信号を出力する画素回路を含む。
このようなイメージセンサーは複数の画素を含み、各々の画素は入射される光を受光して電気信号に転換したフォトダイオード領域と、フォトダイオード領域で生成された電荷を利用して画素信号を出力する画素回路を含む。
【0003】
しかし、イメージセンサーの集積度が増加することによって、各々の画素のサイズが小さくなり、これを具現するための画素内の構成要素の配置及び形状に応じてイメージ伝送遅延等が生じてイメージセンサーの品質が低下されるという問題がある。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許第１１，１２１，１５８号明細書
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は上記従来のイメージセンサーにおける問題点に鑑みてなされたものであって、本発明の目的は、イメージ伝送能力が向上された高品質イメージセンサーを提供することにある。
【課題を解決するための手段】
【0006】
上記目的を達成するためになされた本発明によるイメージセンサーは、少なくとも１つの画素を含むイメージセンサーであって、前記画素は、互いに対向する第１面と第２面を有する半導体基板内に形成される光電変換領域と、前記半導体基板内に前記光電変換領域から離隔して形成されるフローティング拡散領域と、前記半導体基板の前記第１面から前記半導体基板の内部に延長されたリセスの内部に形成され、前記光電変換領域と前記フローティング拡散領域との間に伝送チャンネルを形成する垂直伝送ゲートと、を有し、前記垂直伝送ゲートは、平面視において、前記フローティング拡散領域の周辺に沿って前記フローティング拡散領域を取り囲む環形状にて提供され、前記光電変換領域から前記フローティング拡散領域への電荷伝送経路に配置される開口部を含むことを特徴とする。
【0007】
本発明の一実施形態において、前記開口部は前記前記フローティング拡散領域と前記光電変換領域内の最大電位値を示す地点をつなぐ直線と重畳して提供されることが好ましい。
本発明の一実施形態において、垂直伝送ゲートは、円形や四角形の環形状を有することが好ましい。
本発明の一実施形態において、前記光電変換領域は前記半導体基板の前記第２面を通じて入射光を受光することが好ましい。
本発明の一実施形態において、垂直伝送ゲートは、円形や四角形の環形状を有することが好ましい。
本発明の一実施形態において、前記光電変換領域は前記半導体基板の前記第２面を通じて入射光を受光することが好ましい。
【発明の効果】
【0008】
本発明に係るイメージセンサーによれば、電荷の主要伝送経路に該当する領域に垂直伝送ゲートが提供されないので、垂直伝送ゲートの伝送特性が向上され、伝送遅延及びイメージラグ（ｉｍａｇｅ ｌａｇ）が防止される。
また、電荷伝送能力向上による高い全体容量（ｆｕｌｌ ｗｅｌｌ ｃａｐａｃｉｔｙ）及び低い伝送ゲートオン電圧を確保することができるので、高品質のイメージセンサーの具現が可能である。
また、電荷伝送能力向上による高い全体容量（ｆｕｌｌ ｗｅｌｌ ｃａｐａｃｉｔｙ）及び低い伝送ゲートオン電圧を確保することができるので、高品質のイメージセンサーの具現が可能である。
【図面の簡単な説明】
【0009】
【図1】本発明の一実施形態によるイメージセンサーの概略構成を示すレイアウト図である。
【図4a】本発明の一実施形態によるイメージセンサーの画素を示した平面図である。
【図5】イメージセンサーの画素で電荷伝送経路の電位レベルを示すグラフである。
【図6a】本発明の他の実施形態による垂直伝送ゲートの形状を異なって形成したものを示す平面図である。
【図9】本発明の一実施形態によるイメージセンサーの画素ＰＸの等価回路図である。
【図10】本発明の一実施形態によるイメージセンサーの概略構成を示す平面図である。
【図11a】本発明の一実施形態によるイメージセンサーの概略構成を示す平面図である。
【図12】本発明の一実施形態によるイメージセンサーの概略構成を示す平面図である。
【図13】本発明の一実施形態によるイメージセンサーの概略構成を示すブロック図である。
【発明を実施するための形態】
【0010】
次に、本発明に係るイメージセンサーを実施するための形態の具体例を図面を参照しながら説明する。
【0011】
本発明は、様々な変更を加えることができ、様々な形状を有することができるので、特定実施形態を図面に例示し、本文で詳細に説明する。
しかし、これは本発明を特定の開示形態に対して限定しようすることがなく、本発明の思想及び技術範囲に含まれるすべての変更、均等物乃至代替物を含むことと理解されなければならない。
以下、添付した図面を参照して本発明の実施形態をより詳細に説明する。
しかし、これは本発明を特定の開示形態に対して限定しようすることがなく、本発明の思想及び技術範囲に含まれるすべての変更、均等物乃至代替物を含むことと理解されなければならない。
以下、添付した図面を参照して本発明の実施形態をより詳細に説明する。
【0012】
図１は、本発明の一実施形態によるイメージセンサーの概略構成を示すレイアウト図である。
図１を参照すると、本発明の一実施形態によるイメージセンサー１００は、活性領域ＡＡ、周辺領域ＰＡ、及びパッド領域ＰＤＡを有する半導体基板１１０を含む。
半導体基板１１０は、第１面１１０Ｆと第１面１１０Ｆに対向する第２面１１０Ｒを有する。
本発明の一実施形態において、第１面１１０Ｆは前面、第１面１１０Ｆを背面又は後面であるが、これに限定されることではなく、イメージセンサーの配置に応じて異なって設定されてもよい。
図１を参照すると、本発明の一実施形態によるイメージセンサー１００は、活性領域ＡＡ、周辺領域ＰＡ、及びパッド領域ＰＤＡを有する半導体基板１１０を含む。
半導体基板１１０は、第１面１１０Ｆと第１面１１０Ｆに対向する第２面１１０Ｒを有する。
本発明の一実施形態において、第１面１１０Ｆは前面、第１面１１０Ｆを背面又は後面であるが、これに限定されることではなく、イメージセンサーの配置に応じて異なって設定されてもよい。
【0013】
本発明の一実施形態によるイメージセンサーは、半導体基板１１０の背面、即ち第２面１１０Ｒを通じて外部の光を受信して光電変換を実行する。
この場合、後述する垂直伝送ゲートＶＴＧ又は他のトランジスタが半導体基板１１０の第１面１１０Ｆ上に形成され、入射光は半導体基板１１０の第２面１１０Ｒを通じて光電変換領域ＰＤに到達する。
この場合、後述する垂直伝送ゲートＶＴＧ又は他のトランジスタが半導体基板１１０の第１面１１０Ｆ上に形成され、入射光は半導体基板１１０の第２面１１０Ｒを通じて光電変換領域ＰＤに到達する。
【0014】
本発明の一実施形態において、半導体基板１１０は、半導体素材、例えばＳｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ等で形成され得る。
半導体基板１１０は、所定の不純物でドーピングされた半導体基板１１０であるので、例えば、半導体基板１１０は、第１導電形（例えばｐ型）シリコン基板であり得る。
本発明の実施形態において、半導体基板１１０は、エピタキシャル（ｅｐｉｔａｘｉａｌ）工程を通じて形成された半導体層を含む。
半導体基板１１０は、所定の不純物でドーピングされた半導体基板１１０であるので、例えば、半導体基板１１０は、第１導電形（例えばｐ型）シリコン基板であり得る。
本発明の実施形態において、半導体基板１１０は、エピタキシャル（ｅｐｉｔａｘｉａｌ）工程を通じて形成された半導体層を含む。
【0015】
例えば、半導体基板１１０はｐ型バルク基板とその上に成長されたｐ型又はｎ型エピタキシャル層を含む。
他の実施形態で、半導体基板１１０は、ｎ型バルク基板と、その上に成長されたｐ型又はｎ型エピタキシャル層を含む。
しかし、半導体基板１１０の材料はこれに限定されることではなく、基板は有機高分子基板又は他のタイプの基板で形成することもあり得る。
他の実施形態で、半導体基板１１０は、ｎ型バルク基板と、その上に成長されたｐ型又はｎ型エピタキシャル層を含む。
しかし、半導体基板１１０の材料はこれに限定されることではなく、基板は有機高分子基板又は他のタイプの基板で形成することもあり得る。
【0016】
本発明の一実施形態によるイメージセンサーは、光電変換をための少なくとも１つ以上の画素ＰＸを含み、活性領域ＡＡは画素ＰＸが提供された領域に該当する。
活性領域ＡＡは、半導体基板１１０の中央部に配置される。
活性領域ＡＡには複数の画素ＰＸがマトリックス形状に提供される。
例えば、イメージセンサーの一方向とこれと垂直になる他の方向を各々第１方向Ｄ１（又は、ｘ方向）及び第２方向Ｄ２（又は、ｙ方向）とする時、複数の画素ＰＸは、第１方向Ｄ１と第２方向Ｄ２を行と列とするマトリックス形状に配列される。
説明されない第３方向Ｄ３は、第１及び第２方向（Ｄ１、Ｄ２）に対して垂直になる方向を意味する。
活性領域ＡＡは、半導体基板１１０の中央部に配置される。
活性領域ＡＡには複数の画素ＰＸがマトリックス形状に提供される。
例えば、イメージセンサーの一方向とこれと垂直になる他の方向を各々第１方向Ｄ１（又は、ｘ方向）及び第２方向Ｄ２（又は、ｙ方向）とする時、複数の画素ＰＸは、第１方向Ｄ１と第２方向Ｄ２を行と列とするマトリックス形状に配列される。
説明されない第３方向Ｄ３は、第１及び第２方向（Ｄ１、Ｄ２）に対して垂直になる方向を意味する。
【0017】
周辺領域ＰＡは、活性領域ＡＡに隣接して配置され、活性領域ＡＡの少なくとも一側、例えば、両側に配置される。
周辺領域ＰＡには活性領域ＡＡの画素ＰＸを制御する画素回路が配置される。
しかし、周辺領域ＰＡの配置位置は、これに限定されることではなく、活性領域ＡＡの全体を取り囲むか、一側のみに提供されるか、又は、他の基板に形成されてスタック形状に接続されてもよい。
周辺領域ＰＡには活性領域ＡＡの画素ＰＸを制御する画素回路が配置される。
しかし、周辺領域ＰＡの配置位置は、これに限定されることではなく、活性領域ＡＡの全体を取り囲むか、一側のみに提供されるか、又は、他の基板に形成されてスタック形状に接続されてもよい。
【0018】
パッド領域ＰＤＡは、他の構成要素、例えば、他の素子との接続のためのものであって、活性領域ＡＡと周辺領域ＰＡが提供されない縁に配置される。
パッド領域ＰＤＡは、他の構成要素との接続のために図に示した位置と異なる他の位置に提供してもよい。
パッド領域ＰＤＡは、イメージセンサーと他の素子との電気的／物理的接続のためのパッドが配置される。
パッド領域ＰＤＡは、他の構成要素との接続のために図に示した位置と異なる他の位置に提供してもよい。
パッド領域ＰＤＡは、イメージセンサーと他の素子との電気的／物理的接続のためのパッドが配置される。
【0019】
図２は、図１においての１つの画素の概略構成を示した平面図であり、図３ａは、図２のＡ－Ａ’線に沿って切断した断面図であり、図３ｂは、図２のＢ－Ｂ’線に沿って切断した断面図である。
図１、図２、図３ａ、及び図３ｂを参照すると、画素は、半導体基板１１０内に形成された光電変換領域ＰＤ、半導体基板１１０内に光電変換領域ＰＤから離隔されて提供されたフローティング拡散領域ＦＤ、及び光電変換領域ＰＤとフローティング拡散領域ＦＤとの間に提供された垂直伝送ゲートＶＴＧを含む。
図１、図２、図３ａ、及び図３ｂを参照すると、画素は、半導体基板１１０内に形成された光電変換領域ＰＤ、半導体基板１１０内に光電変換領域ＰＤから離隔されて提供されたフローティング拡散領域ＦＤ、及び光電変換領域ＰＤとフローティング拡散領域ＦＤとの間に提供された垂直伝送ゲートＶＴＧを含む。
【0020】
光電変換領域ＰＤは、半導体基板１１０内に形成され、受信した入射光に基づいて電荷（例えば、光電荷（ｐｈｏｔｏ ｃｈａｒｇｅ））を生成する。
例えば、入射光に応答して電子－正孔対（ｅｌｅｃｔｒｏｎ－ｈｏｌｅ ｐａｉｒ）が生成され、光電変換領域ＰＤはこのような電子又は正孔を蓄積する。
例えば、入射光に応答して電子－正孔対（ｅｌｅｃｔｒｏｎ－ｈｏｌｅ ｐａｉｒ）が生成され、光電変換領域ＰＤはこのような電子又は正孔を蓄積する。
【0021】
フローティング拡散領域ＦＤは、光電変換領域ＰＤから離隔されて提供される。
光電変換領域ＰＤで生成された電荷が垂直伝送ゲートＶＴＧによって伝送されて格納される領域である。
フローティング拡散領域ＦＤは、第２導電型（例えば、ｎ型）の不純物がドーピングされた領域であり得る。
フローティング拡散領域ＦＤは、光電変換領域ＰＤと離隔されて提供される。
フローティング拡散領域ＦＤは、垂直伝送ゲートＶＴＧの側壁の一部に沿って延長され、フローティング拡散領域ＶＴＧの下面は、垂直伝送ゲートＶＴＧの下面と離隔される。
フローティング拡散領域ＦＤは、光電変換領域ＰＤで生成された電荷が垂直伝送ゲートＶＴＧによって伝送されて格納される領域である。
フローティング拡散領域ＦＤは、第２導電型（例えば、ｎ型）不純物がドーピングされた領域である。
光電変換領域ＰＤで生成された電荷が垂直伝送ゲートＶＴＧによって伝送されて格納される領域である。
フローティング拡散領域ＦＤは、第２導電型（例えば、ｎ型）の不純物がドーピングされた領域であり得る。
フローティング拡散領域ＦＤは、光電変換領域ＰＤと離隔されて提供される。
フローティング拡散領域ＦＤは、垂直伝送ゲートＶＴＧの側壁の一部に沿って延長され、フローティング拡散領域ＶＴＧの下面は、垂直伝送ゲートＶＴＧの下面と離隔される。
フローティング拡散領域ＦＤは、光電変換領域ＰＤで生成された電荷が垂直伝送ゲートＶＴＧによって伝送されて格納される領域である。
フローティング拡散領域ＦＤは、第２導電型（例えば、ｎ型）不純物がドーピングされた領域である。
【0022】
垂直伝送ゲートＶＴＧは、半導体基板１１０の第１面１１０Ｆから半導体基板１１０の内部に延長されたリセスＲＣＳの内部に形成される。
垂直伝送ゲートＶＴＧは、光電変換領域ＰＤに生成された電荷をフローティング拡散領域ＦＤに伝送するように、伝送信号に応答して光電変換領域ＰＤとフローティング拡散領域ＦＤとの間に伝送チャンネルを形成する。
伝送チャンネルは、リセスＲＣＳの側面に隣接する垂直伝送チャンネルを含む。
垂直伝送ゲートＶＴＧは、フローティング拡散領域ＦＤが垂直方向に延長され、垂直ゲート電極がフローティング拡散領域ＦＤを取り囲むゲート－オール－アラウンド（ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）構造を有する。
言い換えれば、垂直伝送ゲートＶＴＧは、フローティング拡散領域ＦＤの周辺に沿ってフローティング拡散領域ＦＤを取り囲む中空のシリンダー形状に提供される。
したがって、垂直伝送ゲートＶＴＧは、平面視において、環形状を有する。
例えば、環形状の垂直伝送ゲートＶＴＧは、平面視において円形又は楕円形であり得る。
垂直伝送ゲートＶＴＧは、光電変換領域ＰＤに生成された電荷をフローティング拡散領域ＦＤに伝送するように、伝送信号に応答して光電変換領域ＰＤとフローティング拡散領域ＦＤとの間に伝送チャンネルを形成する。
伝送チャンネルは、リセスＲＣＳの側面に隣接する垂直伝送チャンネルを含む。
垂直伝送ゲートＶＴＧは、フローティング拡散領域ＦＤが垂直方向に延長され、垂直ゲート電極がフローティング拡散領域ＦＤを取り囲むゲート－オール－アラウンド（ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）構造を有する。
言い換えれば、垂直伝送ゲートＶＴＧは、フローティング拡散領域ＦＤの周辺に沿ってフローティング拡散領域ＦＤを取り囲む中空のシリンダー形状に提供される。
したがって、垂直伝送ゲートＶＴＧは、平面視において、環形状を有する。
例えば、環形状の垂直伝送ゲートＶＴＧは、平面視において円形又は楕円形であり得る。
【0023】
本発明の一実施形態において、垂直伝送ゲートＶＴＧは、全体的には中空のシリンダー形状（平面視において、環形状）に提供されるが、一方向に開いた開口部ＯＰＮを有する。
開口部ＯＰＮは、光電変換領域ＰＤからフローティング拡散領域ＦＤへの電荷伝送経路に配置される。
開口部ＯＰＮは、光電変換領域ＰＤからフローティング拡散領域ＦＤへの電荷伝送経路に配置される。
【0024】
本発明の一実施形態において、光電変換領域ＰＤで最大電位値ＰＤｍａｘを示す地点からフローティング拡散領域ＦＤへの伝送経路が電荷の主要伝送経路になるので、電荷伝送経路は、フローティング拡散領域ＦＤと光電変換領域ＰＤ内の最大電位値ＰＤｍａｘを示す地点をつなぐ経路である。
例えば、主要伝送経路は、フローティング拡散領域ＦＤの任意の地点から、光電変換領域ＰＤの最大電位値ＰＤｍａｘを示す地点をつなぐ直線経路、又はフローティング拡散領域ＦＤの中心から光電変換領域ＰＤの最大電位値ＰＤｍａｘを示す地点をつなぐ直線経路である。
例えば、主要伝送経路は、フローティング拡散領域ＦＤの任意の地点から、光電変換領域ＰＤの最大電位値ＰＤｍａｘを示す地点をつなぐ直線経路、又はフローティング拡散領域ＦＤの中心から光電変換領域ＰＤの最大電位値ＰＤｍａｘを示す地点をつなぐ直線経路である。
【0025】
本発明の一実施形態において、開口部ＯＰＮは、フローティング拡散領域ＦＤから光電変換領域ＰＤ内で最大電位値ＰＤｍａｘに対向する方向に沿って提供される。
本発明の一実施形態では、一例として、フローティング拡散領域ＦＤから光電変換領域ＰＤ内で最大電位値ＰＤｍａｘを有する地点をつなぐ直線と重畳する。
フローティング拡散領域ＦＤと上記地点を接続する直線は、フローティング拡散領域ＦＤと上記地点との間の最短線形距離である。
したがって、開口部ＯＰＮは、直線上に該当する部分又は直線に隣接する部分を含むようになり、このような部分には垂直伝送ゲートＶＴＧが提供されない。
本発明の一実施形態では、一例として、フローティング拡散領域ＦＤから光電変換領域ＰＤ内で最大電位値ＰＤｍａｘを有する地点をつなぐ直線と重畳する。
フローティング拡散領域ＦＤと上記地点を接続する直線は、フローティング拡散領域ＦＤと上記地点との間の最短線形距離である。
したがって、開口部ＯＰＮは、直線上に該当する部分又は直線に隣接する部分を含むようになり、このような部分には垂直伝送ゲートＶＴＧが提供されない。
【0026】
開口部ＯＰＮのサイズと形状は、電荷伝送経路を確保できる限度内で多様に変形され得る。
開口部ＯＰＮは、フローティング拡散領域ＦＤ方に行くほど、さらに幅が広くなってもよく、又は同一の幅を維持してもよい。
開口部ＯＰＮのサイズは、垂直伝送ゲートＶＴＧがフローティング拡散領域ＦＤに接する面積が開口部ＯＰＮによって接しない面積より大きく形成される限度内で直線上の電荷伝送経路を確保できるようにすれば、小さく形成されても構わない。
例えば、垂直伝送ゲートＶＴＧが円形ドーナツ形状とする時、開口された部分は、円の中心を基準に１８０°より小さいサイズであり、例えば、約１２０°以下、約３０°以下、約１５°以下、約１０°以下、さらには約５°以下の角度に該当する部分が切断された形状であり得る。
又は、平面視においてフローティング拡散領域ＦＤの外周と対向する垂直伝送ゲートＶＴＧの部分が全体フローティング拡散領域ＦＤの外周対比約５０％以上、例えば、約８０％以上、約９０％以上、さらには約９５％以上であり得る。
開口部ＯＰＮは、フローティング拡散領域ＦＤ方に行くほど、さらに幅が広くなってもよく、又は同一の幅を維持してもよい。
開口部ＯＰＮのサイズは、垂直伝送ゲートＶＴＧがフローティング拡散領域ＦＤに接する面積が開口部ＯＰＮによって接しない面積より大きく形成される限度内で直線上の電荷伝送経路を確保できるようにすれば、小さく形成されても構わない。
例えば、垂直伝送ゲートＶＴＧが円形ドーナツ形状とする時、開口された部分は、円の中心を基準に１８０°より小さいサイズであり、例えば、約１２０°以下、約３０°以下、約１５°以下、約１０°以下、さらには約５°以下の角度に該当する部分が切断された形状であり得る。
又は、平面視においてフローティング拡散領域ＦＤの外周と対向する垂直伝送ゲートＶＴＧの部分が全体フローティング拡散領域ＦＤの外周対比約５０％以上、例えば、約８０％以上、約９０％以上、さらには約９５％以上であり得る。
【0027】
半導体基板１１０の第１面１１０Ｆ、そして、垂直伝送ゲートＶＴＧと半導体基板１１０との間にはゲート絶縁膜ＧＩが提供される。
ゲート絶縁膜ＧＩは、リセスＲＣＳの表面に沿って形成される。
ゲート絶縁膜ＧＩは、半導体基板１１０と垂直伝送ゲートＶＴＧを電気的に絶縁される。
垂直伝送ゲートＶＴＧには配線に接続されるコンタクト部ＣＴが提供される。
本実施形態による垂直伝送ゲートＶＴＧは、説明の便宜のために半導体基板１１０の第１面１１０Ｆと垂直伝送ゲートＶＴＧの上面が同一であるものとして図に示したが、これに限定されることではなく、一実施形態において、垂直伝送ゲートＶＴＧは、半導体基板１１０の第１面１１０Ｆ上に突出される形状、例えば、「Ｔ」字形状に形成することもできる。
ゲート絶縁膜ＧＩは、リセスＲＣＳの表面に沿って形成される。
ゲート絶縁膜ＧＩは、半導体基板１１０と垂直伝送ゲートＶＴＧを電気的に絶縁される。
垂直伝送ゲートＶＴＧには配線に接続されるコンタクト部ＣＴが提供される。
本実施形態による垂直伝送ゲートＶＴＧは、説明の便宜のために半導体基板１１０の第１面１１０Ｆと垂直伝送ゲートＶＴＧの上面が同一であるものとして図に示したが、これに限定されることではなく、一実施形態において、垂直伝送ゲートＶＴＧは、半導体基板１１０の第１面１１０Ｆ上に突出される形状、例えば、「Ｔ」字形状に形成することもできる。
【0028】
本発明の一実施形態において、光電変換領域ＰＤの上面（ｔｏｐ ｓｕｒｆａｃｅ）が垂直伝送ゲートＶＴＧの底面（ｂｏｔｔｏｍ ｓｕｒｆａｃｅ）より高く配置されることによって、垂直伝送ゲートＶＴＧの少なくとも一部が光電変換領域ＰＤ内に形成される。
しかし、光電変換領域ＰＤと垂直伝送ゲートＶＴＧの配置は、これに限定されるものではなく、これと異なって形成してもよい。
また、図３ａ及び図３ｂでは、光電変換領域ＰＤが半導体基板１１０の第２面１１０Ｒから離隔された例を図に示してあるが、実施形態によって、光電変換領域ＰＤは、半導体基板１１０の第２面１１０Ｒまで延長することもできる。
しかし、光電変換領域ＰＤと垂直伝送ゲートＶＴＧの配置は、これに限定されるものではなく、これと異なって形成してもよい。
また、図３ａ及び図３ｂでは、光電変換領域ＰＤが半導体基板１１０の第２面１１０Ｒから離隔された例を図に示してあるが、実施形態によって、光電変換領域ＰＤは、半導体基板１１０の第２面１１０Ｒまで延長することもできる。
【0029】
本発明の一実施形態によれば、画素には、背面絶縁膜１２１、カラーフィルターＣＦ、及びマイクロレンズＭＬがさらに提供される。
カラーフィルターＣＦは、半導体基板１１０の第２面１１０Ｒ上に光電変換領域ＰＤに対応して形成される。
カラーフィルターＣＦは、マトリックス形状に配列されたカラーフィルターＣＦアレイに含まれる。
一実施形態で、カラーフィルターＣＦアレイは、レッドフィルター、グリーンフィルター、及びブルーフィルターを含むベイヤーパターン（Ｂａｙｅｒ ｐａｔｔｅｒｎ）を有する。
他の実施形態で、カラーフィルターＣＦアレイは、イエローフィルター、マゼンタフィルター、及びシアンフィルターを含む。
また、カラーフィルターＣＦアレイは、ホワイトフィルターを追加的に具備することもできる。
一方、実施形態にしたがって、半導体基板１１０の第２面１１０ＲとカラーフィルターＣＦとの間には反射防止層、少なくとも１つの絶縁膜等がさらに形成される。
カラーフィルターＣＦは、半導体基板１１０の第２面１１０Ｒ上に光電変換領域ＰＤに対応して形成される。
カラーフィルターＣＦは、マトリックス形状に配列されたカラーフィルターＣＦアレイに含まれる。
一実施形態で、カラーフィルターＣＦアレイは、レッドフィルター、グリーンフィルター、及びブルーフィルターを含むベイヤーパターン（Ｂａｙｅｒ ｐａｔｔｅｒｎ）を有する。
他の実施形態で、カラーフィルターＣＦアレイは、イエローフィルター、マゼンタフィルター、及びシアンフィルターを含む。
また、カラーフィルターＣＦアレイは、ホワイトフィルターを追加的に具備することもできる。
一方、実施形態にしたがって、半導体基板１１０の第２面１１０ＲとカラーフィルターＣＦとの間には反射防止層、少なくとも１つの絶縁膜等がさらに形成される。
【0030】
背面絶縁膜１２１は、カラーフィルターＣＦと半導体基板１１０の第２面１１０Ｒとの間に提供される。
マイクロレンズＭＬは、カラーフィルターＣＦ上に提供され、光電変換領域ＰＤに対応して形成される。
マイクロレンズＭＬは、マイクロレンズＭＬに入射される入射光が光電変換領域ＰＤに集光されるように入射光の経路を調節する。
また、マイクロレンズＭＬは、マトリックス形状に配列されたマイクロレンズＭＬアレイに含まれる。
マイクロレンズＭＬは、カラーフィルターＣＦ上に提供され、光電変換領域ＰＤに対応して形成される。
マイクロレンズＭＬは、マイクロレンズＭＬに入射される入射光が光電変換領域ＰＤに集光されるように入射光の経路を調節する。
また、マイクロレンズＭＬは、マトリックス形状に配列されたマイクロレンズＭＬアレイに含まれる。
【0031】
本発明の一実施形態において、各画素ＰＸが提供される画素領域及びこれにしたがう画素ＰＸは、分離膜ＷＬによって定義される。
分離膜ＷＬは、複数の光電変換領域ＰＤの中の１つと、これに隣接する光電変換領域ＰＤとを物理的に、そして電気的に分離する。
より詳細に説明すれば、分離膜ＷＬは、マトリックス形状に配列された複数の画素ＰＸの間に配置され、平面視において、画素ＰＸの配置に対応してグリッド又はメッシュ形状を有する。
分離膜ＷＬは、半導体基板１１０の第１面１１０Ｆから第２面１１０Ｒまで半導体基板１１０を貫通するトレンチＴＣＨの内部に形成される。
分離膜ＷＬは、第１面１１０Ｆから第２面１１０Ｒの方向に延長されるものであって、半導体基板１１０の第１面１１０Ｆと第２面１１０Ｒを貫通するか、又は貫通しなくとも所定の深さで提供される。
分離膜ＷＬは、平面視において、画素ＰＸの周辺の少なくとも一部を取り囲む。
分離膜ＷＬは、複数の光電変換領域ＰＤの中の１つと、これに隣接する光電変換領域ＰＤとを物理的に、そして電気的に分離する。
より詳細に説明すれば、分離膜ＷＬは、マトリックス形状に配列された複数の画素ＰＸの間に配置され、平面視において、画素ＰＸの配置に対応してグリッド又はメッシュ形状を有する。
分離膜ＷＬは、半導体基板１１０の第１面１１０Ｆから第２面１１０Ｒまで半導体基板１１０を貫通するトレンチＴＣＨの内部に形成される。
分離膜ＷＬは、第１面１１０Ｆから第２面１１０Ｒの方向に延長されるものであって、半導体基板１１０の第１面１１０Ｆと第２面１１０Ｒを貫通するか、又は貫通しなくとも所定の深さで提供される。
分離膜ＷＬは、平面視において、画素ＰＸの周辺の少なくとも一部を取り囲む。
【0032】
上述した構造を有するイメージセンサーは、「ゲート－オール－アラウンド」構造のゲートを有しながらも、電子の移動する時、電位障壁を下げて電子の流れを容易にすることによって高品質のイメージセンサーを提供する。
これを図面と共に説明すると、以下の通りである。
これを図面と共に説明すると、以下の通りである。
【0033】
図４ａは、本発明の一実施形態によるイメージセンサーの画素を示した平面図であり、図４ｂは図４ａのＣ－Ｃ’線に沿って切断した断面図である。
図２及び図３ａに示した本発明の一実施形態によるイメージセンサーと、図４ａ及び図４ｂに示したイメージセンサーの画素を比較すると、垂直伝送ゲートＶＴＧの形状において開口部ＯＰＮの存在に応じて電子の伝送経路に差があることを確認することができる。
図２及び図３ａに示した本発明の一実施形態によるイメージセンサーと、図４ａ及び図４ｂに示したイメージセンサーの画素を比較すると、垂直伝送ゲートＶＴＧの形状において開口部ＯＰＮの存在に応じて電子の伝送経路に差があることを確認することができる。
【0034】
光電変換領域ＰＤで発生した電荷がフローティング拡散領域ＦＤに移動する時、垂直伝送ゲートＶＴＧが電荷伝送経路上に位置することによって電荷の移動を遅延させる。
これは垂直伝送ゲートＶＴＧの物理的な形状自体によるものであるが、垂直伝送ゲートＶＴＧを形成する時、半導体基板１１０上に注入した不純物（例えば、第１導電型／ｐ型）によるものであり得る。
別に図に示さなかったが、ゲート絶縁膜ＧＩと半導体基板１１０との間、即ち、垂直伝送ゲートＶＴＧに隣接する半導体基板１１０のリセスＲＣＳの表面付近は、第１導電型（例えば、ｐ型）の不純物がドーピングされて形成された不純物領域が提供される。
これは垂直伝送ゲートＶＴＧの物理的な形状自体によるものであるが、垂直伝送ゲートＶＴＧを形成する時、半導体基板１１０上に注入した不純物（例えば、第１導電型／ｐ型）によるものであり得る。
別に図に示さなかったが、ゲート絶縁膜ＧＩと半導体基板１１０との間、即ち、垂直伝送ゲートＶＴＧに隣接する半導体基板１１０のリセスＲＣＳの表面付近は、第１導電型（例えば、ｐ型）の不純物がドーピングされて形成された不純物領域が提供される。
【0035】
垂直伝送ゲートＶＴＧのためのリセスＲＣＳ形成工程ではエッチングの後、第１導電型の不純物を注入する工程を経るので、その結果、リセスＲＣＳの付近に不純物領域が提供される。
第１導電型の不純物でよって電荷伝送経路で電位障壁（ｐｏｔｅｎｔｉａｌ ｂａｒｒｉｅｒ）が発生する。
このような電位障壁の存在によって、光電変換領域ＰＤでフローティング拡散領域ＦＤへの電荷伝送が遅延される。
しかし、本発明の一実施形態において、電荷の主要伝送経路に該当する部分に開口部ＯＰＮが提供される。
本発明の一実施形態による開口部ＯＰＮは、変換領域内の最大電位値ＰＤｍａｘを示す地点、即ち電荷量が最大である地点からフローティング拡散領域ＦＤへの電荷が移動する時、上述した電位障壁を除去し、したがって、光電変換領域ＰＤでの電荷のフローティング拡散領域ＦＤへの効率的な移動を最大に確保する。
第１導電型の不純物でよって電荷伝送経路で電位障壁（ｐｏｔｅｎｔｉａｌ ｂａｒｒｉｅｒ）が発生する。
このような電位障壁の存在によって、光電変換領域ＰＤでフローティング拡散領域ＦＤへの電荷伝送が遅延される。
しかし、本発明の一実施形態において、電荷の主要伝送経路に該当する部分に開口部ＯＰＮが提供される。
本発明の一実施形態による開口部ＯＰＮは、変換領域内の最大電位値ＰＤｍａｘを示す地点、即ち電荷量が最大である地点からフローティング拡散領域ＦＤへの電荷が移動する時、上述した電位障壁を除去し、したがって、光電変換領域ＰＤでの電荷のフローティング拡散領域ＦＤへの効率的な移動を最大に確保する。
【0036】
光電変換領域ＰＤの最大電位値ＰＤｍａｘを示す地点は、光電変換領域ＰＤ内の不純物ドーピング量や光電変換領域ＰＤの面積形状等に応じて異なり得るが、平面視において、光電変換領域ＰＤの中心部に該当する。
また、最大電位値ＰＤｍａｘを示す地点は、断面から見る時、光電変換領域ＰＤの上側、即ち、光電変換領域ＰＤの上部縁と中心部との間に位置する。
これは光電変換領域ＰＤにおいて電荷の発生程度は、不純物（例えば、第２導電型／ｎ型）の濃度に応じて異なり得るが、不純物は、光電変換領域ＰＤの上部で相対的に高い濃度を有する。
したがって、光電変換領域ＰＤの最大電位値ＰＤｍａｘを示す地点は、不純物の濃度が最も高い地点を意味する。
また、最大電位値ＰＤｍａｘを示す地点は、断面から見る時、光電変換領域ＰＤの上側、即ち、光電変換領域ＰＤの上部縁と中心部との間に位置する。
これは光電変換領域ＰＤにおいて電荷の発生程度は、不純物（例えば、第２導電型／ｎ型）の濃度に応じて異なり得るが、不純物は、光電変換領域ＰＤの上部で相対的に高い濃度を有する。
したがって、光電変換領域ＰＤの最大電位値ＰＤｍａｘを示す地点は、不純物の濃度が最も高い地点を意味する。
【0037】
図５は、イメージセンサーの画素で電荷伝送経路の電位レベルを示すグラフである。
ここで、ケース１（Ｃａｓｅ１）は、「ゲート－オール－アラウンド」構造の円形の垂直伝送ゲートＶＴＧを採用したイメージセンサーを示したものであり、ケース２（Ｃａｓｅ２）は、「ゲート－オール－アラウンド」構造を採用し、電荷伝送経路に開口部を有する本発明の一実施形態によるイメージセンサーを示したものであり、ケース３（Ｃａｓｅ３）は、デュアルゲートを採用したイメージセンサーを示したものである。
ケース１～３は、電極形状を除いて全て同一の条件に設定され、ケース１は、平面視において、円形環形状の垂直伝送ゲート、ケース２は、一側が開口された円形環形状の垂直伝送ゲート、ケース３は、電荷伝送経路の両側に互いに分離されたデュアル垂直伝送ゲートが形成されフローティング拡散領域ＦＤと接する面が平面視において５０％未満である場合の垂直伝送ゲートに該当する。
ここで、ケース１（Ｃａｓｅ１）は、「ゲート－オール－アラウンド」構造の円形の垂直伝送ゲートＶＴＧを採用したイメージセンサーを示したものであり、ケース２（Ｃａｓｅ２）は、「ゲート－オール－アラウンド」構造を採用し、電荷伝送経路に開口部を有する本発明の一実施形態によるイメージセンサーを示したものであり、ケース３（Ｃａｓｅ３）は、デュアルゲートを採用したイメージセンサーを示したものである。
ケース１～３は、電極形状を除いて全て同一の条件に設定され、ケース１は、平面視において、円形環形状の垂直伝送ゲート、ケース２は、一側が開口された円形環形状の垂直伝送ゲート、ケース３は、電荷伝送経路の両側に互いに分離されたデュアル垂直伝送ゲートが形成されフローティング拡散領域ＦＤと接する面が平面視において５０％未満である場合の垂直伝送ゲートに該当する。
【0038】
図５を参照すると、垂直伝送ゲートがターンオンされる時、光電変換領域で生成される電荷は、光電変換領域からフローティング拡散領域までの電荷伝送経路に沿ってフローティング拡散領域に移動し、図に示したような電位を示した。
しかし、従来のイメージセンサーの中で、ケース１の場合、垂直伝送ゲートによる電位障壁がＢ１で現れることを確認することができる。
また、従来のイメージセンサーの中で、ケース３の場合、Ｂ２領域で電荷移動が遅延されることを確認でき、このことは、電荷伝送経路に該当する部分が開口されているが、フローティング拡散領域と垂直伝送ゲートとの間の接する面積が狭いためと判断される。
これに比べて、本発明の一実施形態に該当するケース２の場合、ケース１の電位障壁及びケース３の電荷移動遅延が観察されなかった。
しかし、従来のイメージセンサーの中で、ケース１の場合、垂直伝送ゲートによる電位障壁がＢ１で現れることを確認することができる。
また、従来のイメージセンサーの中で、ケース３の場合、Ｂ２領域で電荷移動が遅延されることを確認でき、このことは、電荷伝送経路に該当する部分が開口されているが、フローティング拡散領域と垂直伝送ゲートとの間の接する面積が狭いためと判断される。
これに比べて、本発明の一実施形態に該当するケース２の場合、ケース１の電位障壁及びケース３の電荷移動遅延が観察されなかった。
【0039】
上述した内容を通じて、本発明の実施形態によるイメージセンサーの画素では、「ゲート－オール－アラウンド」構造を具現しながらも、電荷の主要伝送経路に該当する領域に垂直伝送ゲートが提供されないので、上述した電位障壁が除去することができ、垂直伝送ゲートの伝送特性が向上され、伝送遅延及びイメージラグ（ｉｍａｇｅ ｌａｇ）を防止することを確認することができる。
また、本発明の一実施形態によれば、電荷伝送能力の向上による高い全体容量（ｆｕｌｌ ｗｅｌｌ ｃａｐａｃｉｔｙ）及び低い伝送ゲートオン電圧を確保することができるので、高品質のイメージセンサーの具現が可能である。
本発明の一実施形態において、イメージセンサーの垂直伝送ゲートＶＴＧは、様々な形状に変形することもできる。
また、本発明の一実施形態によれば、電荷伝送能力の向上による高い全体容量（ｆｕｌｌ ｗｅｌｌ ｃａｐａｃｉｔｙ）及び低い伝送ゲートオン電圧を確保することができるので、高品質のイメージセンサーの具現が可能である。
本発明の一実施形態において、イメージセンサーの垂直伝送ゲートＶＴＧは、様々な形状に変形することもできる。
【0040】
図６ａは、本発明の他の実施形態による、平面視において、垂直伝送ゲートの形状を異なって形成したものを示す平面図であり、図６ｂは、図６ａのＤ－Ｄ’線に沿って切断した断面図である。
図６ａ及び図６ｂを参照すると、垂直伝送ゲートＶＴＧは、平面視において、四角形環形状に提供される。
本実施形態では垂直伝送ゲートＶＴＧが四角形環形状であることを開示したが、垂直伝送ゲートＶＴＧの形状は、本発明の概念から逸脱しない限度内で多様に変更され得ることは勿論である。
このような垂直伝送ゲートＶＴＧの形状の変更を通じて画素内での設計自由度を高めることができる。
図６ａ及び図６ｂを参照すると、垂直伝送ゲートＶＴＧは、平面視において、四角形環形状に提供される。
本実施形態では垂直伝送ゲートＶＴＧが四角形環形状であることを開示したが、垂直伝送ゲートＶＴＧの形状は、本発明の概念から逸脱しない限度内で多様に変更され得ることは勿論である。
このような垂直伝送ゲートＶＴＧの形状の変更を通じて画素内での設計自由度を高めることができる。
【0041】
本発明の一実施形態によるイメージセンサーは、上述した構成の外に追加的な構成をさらに含むことができ、複数の画素を有する様々な変形例として具現することができる。
図７は、図１のＰ１領域に対応する複数の画素を示した図であって、追加的なトランジスタ等を含むことを一例として示したものであり、図８は、図７のＥ－Ｅ’線に沿って切断した断面図である。
ここで、一例として、互いに隣接する第１～第４画素（ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４）を開示した。
以下の実施形態では説明の便宜化のために上述した内容と異なる点を主に説明する。
図７は、図１のＰ１領域に対応する複数の画素を示した図であって、追加的なトランジスタ等を含むことを一例として示したものであり、図８は、図７のＥ－Ｅ’線に沿って切断した断面図である。
ここで、一例として、互いに隣接する第１～第４画素（ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４）を開示した。
以下の実施形態では説明の便宜化のために上述した内容と異なる点を主に説明する。
【0042】
図７及び図８を参照すると、半導体基板１１０上には多数の画素、例えば、第１画素ＰＸ１、第２画素ＰＸ２、第３画素ＰＸ３、及び第４画素ＰＸ４がマトリックス形状に配置される。
第１画素～第４画素（ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４）は、様々な形状に配置することができ、例えば、第１画素～第４画素（ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４）は、行と列方向、即ち第１方向Ｄ１と第２方向Ｄ２に沿って互いに同一の形状に配置されるか、或いは、互いにミラー対称に配置することができる。
本発明の一実施形態で、第１方向Ｄ１に並んで配置される第１画素ＰＸ１と第２画素ＰＸ２は、互いにミラー対称形状を有し、第２方向Ｄ２に並んで配置される第１画素ＰＸ１と第３画素ＰＸ３は、互いにミラー対称形状を有するものを一例として図に示した。
第１画素～第４画素（ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４）は、様々な形状に配置することができ、例えば、第１画素～第４画素（ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４）は、行と列方向、即ち第１方向Ｄ１と第２方向Ｄ２に沿って互いに同一の形状に配置されるか、或いは、互いにミラー対称に配置することができる。
本発明の一実施形態で、第１方向Ｄ１に並んで配置される第１画素ＰＸ１と第２画素ＰＸ２は、互いにミラー対称形状を有し、第２方向Ｄ２に並んで配置される第１画素ＰＸ１と第３画素ＰＸ３は、互いにミラー対称形状を有するものを一例として図に示した。
【0043】
本発明の一実施形態において、各画素は、イメージセンサーを様々な方式に駆動するのに必要である追加的な構成をさらに含む。
例えば、第１画素ＰＸ１及び第２画素ＰＸ２は、伝送ゲートＴＧ及びソースフォロワーゲートＳＦを含み、第３画素ＰＸ３は、伝送ゲートＴＧ及びリセットゲートＲＧを含み、第４画素ＰＸ４は、伝送ゲートＴＧ及び選択ゲートＳＥＬを含む。
しかし、これは一実施形態によるトランジスタのレイアウトに該当し、トランジスタのレイアウト又は活性領域ＡＡの形状がこれに限定されるものではない。
例えば、第１画素ＰＸ１及び第２画素ＰＸ２は、伝送ゲートＴＧ及びソースフォロワーゲートＳＦを含み、第３画素ＰＸ３は、伝送ゲートＴＧ及びリセットゲートＲＧを含み、第４画素ＰＸ４は、伝送ゲートＴＧ及び選択ゲートＳＥＬを含む。
しかし、これは一実施形態によるトランジスタのレイアウトに該当し、トランジスタのレイアウト又は活性領域ＡＡの形状がこれに限定されるものではない。
【0044】
本発明の一実施形態において、伝送ゲートＴＧは、伝送トランジスタＴＸ（図９参照）を構成し、伝送トランジスタＴＸは、光電変換領域１２０で生成された電荷をフローティング拡散領域ＦＤに伝送するように構成される。
リセットゲートＲＧは、リセットトランジスタＲＸ（図９参照）を構成し、リセットトランジスタＲＸは、フローティング拡散領域ＦＤに格納されている電荷を周期的にリセットさせるように構成される。
ソースフォロワーゲートＳＦは、ドライブトランジスタＤＸ（図９参照）を構成し、ドライブトランジスタＤＸは、ソースフォロワーバッファ増幅器（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ ｂｕｆｆｅｒ ａｍｐｌｉｆｉｅｒ）の役割をし、フローティング拡散領域ＦＤに充電された電荷に応じて信号をバッファリングするように構成される。
リセットゲートＲＧは、リセットトランジスタＲＸ（図９参照）を構成し、リセットトランジスタＲＸは、フローティング拡散領域ＦＤに格納されている電荷を周期的にリセットさせるように構成される。
ソースフォロワーゲートＳＦは、ドライブトランジスタＤＸ（図９参照）を構成し、ドライブトランジスタＤＸは、ソースフォロワーバッファ増幅器（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ ｂｕｆｆｅｒ ａｍｐｌｉｆｉｅｒ）の役割をし、フローティング拡散領域ＦＤに充電された電荷に応じて信号をバッファリングするように構成される。
【0045】
選択ゲートＳＥＬは、選択トランジスタＳＸ（図９参照）を構成し、選択トランジスタＳＸは、画素ＰＸを選択するためのスイッチング及びアドレッシングの役割をする。
伝送ゲートＴＧは、上述した実施形態のように一側が開口された環形状の垂直伝送ゲート電極ＶＴＧで具現される。
垂直伝送ゲート電極ＶＴＧは、半導体基板１１０の第１面１１０Ｆから半導体基板１１０の内部に延長されるリセスＲＣＳの内部に配置される。
リセスＲＣＳ上にはゲート絶縁膜ＧＩがコンフォーマルに配置され、垂直伝送ゲート電極ＶＴＧは、ゲート絶縁膜ＧＩ上でリセスＲＣＳの内部を満たす。
例えば、垂直伝送ゲート電極ＶＴＧの上面は、半導体基板１１０の第１面１１０Ｆより高いレベルに配置され、垂直伝送ゲート電極ＶＴＧの側壁上には伝送ゲートスペーサーＳＰが配置される。
伝送ゲートＴＧは、上述した実施形態のように一側が開口された環形状の垂直伝送ゲート電極ＶＴＧで具現される。
垂直伝送ゲート電極ＶＴＧは、半導体基板１１０の第１面１１０Ｆから半導体基板１１０の内部に延長されるリセスＲＣＳの内部に配置される。
リセスＲＣＳ上にはゲート絶縁膜ＧＩがコンフォーマルに配置され、垂直伝送ゲート電極ＶＴＧは、ゲート絶縁膜ＧＩ上でリセスＲＣＳの内部を満たす。
例えば、垂直伝送ゲート電極ＶＴＧの上面は、半導体基板１１０の第１面１１０Ｆより高いレベルに配置され、垂直伝送ゲート電極ＶＴＧの側壁上には伝送ゲートスペーサーＳＰが配置される。
【0046】
本発明の一実施形態において、垂直伝送ゲート電極ＶＴＧは、ドーピングされたポリシリコン、金属、金属シリサイド、金属窒化物、又は金属含有膜の中の少なくとも１つを含み得る。
ゲート絶縁膜ＧＩは、シリコン酸化物、又は金属酸化物を含み、伝送ゲートスペーサーＳＰは、シリコン窒化物、シリコン酸窒化物、又はシリコン酸化物を含み得る。
リセットゲートＲＧ、ソースフォロワーゲートＳＦ、及び選択ゲートＳＥＬは、第１ゲート電極ＧＥ１と称され、第１ゲート電極ＧＥ１は、半導体基板１１０の第１面１１０Ｆ上に配置される半導体パターンＡＰの側壁を取り囲むように配置される。
半導体パターンＡＰとこれを取り囲む第１ゲート電極ＧＥ１は、「ゲート－オール－アラウンド」（ｇａｔｅ ａｌｌ－ａｒｏｕｎｄ）タイプのトランジスタを構成する。
半導体パターンＡＰは、半導体基板１１０の第１面１１０Ｆから垂直方向Ｚに沿って延長される。
例えば、半導体パターンＡＰは、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ＩｎＡｓ、及びＩｎＰの中のいずれか１つを含み得る。
ゲート絶縁膜ＧＩは、シリコン酸化物、又は金属酸化物を含み、伝送ゲートスペーサーＳＰは、シリコン窒化物、シリコン酸窒化物、又はシリコン酸化物を含み得る。
リセットゲートＲＧ、ソースフォロワーゲートＳＦ、及び選択ゲートＳＥＬは、第１ゲート電極ＧＥ１と称され、第１ゲート電極ＧＥ１は、半導体基板１１０の第１面１１０Ｆ上に配置される半導体パターンＡＰの側壁を取り囲むように配置される。
半導体パターンＡＰとこれを取り囲む第１ゲート電極ＧＥ１は、「ゲート－オール－アラウンド」（ｇａｔｅ ａｌｌ－ａｒｏｕｎｄ）タイプのトランジスタを構成する。
半導体パターンＡＰは、半導体基板１１０の第１面１１０Ｆから垂直方向Ｚに沿って延長される。
例えば、半導体パターンＡＰは、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ＩｎＡｓ、及びＩｎＰの中のいずれか１つを含み得る。
【0047】
本発明の一実施形態において、半導体パターンＡＰは、半導体基板１１０の第１面１１０Ｆをシード層としてエピタキシャル成長された物質層を含む。
他の実施形態で、半導体パターンＡＰは、半導体基板１１０の一部分であり、半導体基板１１０の第１面１１０Ｆ上にマスクパターン（図示省略）を形成した後、半導体基板１１０を所定の厚さ程度エッチングすることによって形成され、半導体基板１１０の第１面から第３方向Ｄ３（垂直方向）に突出するように残留する半導体基板１１０の一部分であり得る。
他の実施形態で、半導体パターンＡＰは、半導体基板１１０の一部分であり、半導体基板１１０の第１面１１０Ｆ上にマスクパターン（図示省略）を形成した後、半導体基板１１０を所定の厚さ程度エッチングすることによって形成され、半導体基板１１０の第１面から第３方向Ｄ３（垂直方向）に突出するように残留する半導体基板１１０の一部分であり得る。
【0048】
本発明の一実施形態において、半導体パターンＡＰは、円形である水平断面を有する。
しかし、他の実施形態で、異なる形状の水平断面を有することもできる。
例えば、他の実施形態で、半導体パターンＡＰは、楕円や四角形形状の水平断面を有してもよい。
このように、半導体パターンＡＰの水平断面形状が上述したものに限定されるものではない。
しかし、他の実施形態で、異なる形状の水平断面を有することもできる。
例えば、他の実施形態で、半導体パターンＡＰは、楕円や四角形形状の水平断面を有してもよい。
このように、半導体パターンＡＰの水平断面形状が上述したものに限定されるものではない。
【0049】
第１ゲート電極ＧＥ１は、半導体基板１１０の第１面１１０Ｆ上で半導体パターンＡＰの側壁を取り囲む。
例えば、第１ゲート電極ＧＥ１は、半導体パターンＡＰの側壁を取り囲む主要電極部ＭＰと、主要電極部ＭＰから水平方向に延長されて半導体基板１１０の第１面１１０Ｆ上に配置される延長部ＥＸＰを含む。
平面図で、主要電極部ＭＰは、リング形状を有し、主要電極部ＭＰの側壁全体を包囲する。
延長部ＥＸＰは、半導体基板１１０の第１面１１０Ｆ上で平坦な上面レベルを有し、所定の幅で形成される。
延長部ＥＸＰの上部にコンタクト（例えば、第２コンタクト部ＣＴ２）が配置され、したがってコンタクトを通じて第１ゲート電極ＧＥ１に電気的信号が印加される。
第１ゲート電極ＧＥ１が主要電極部ＭＰから延長される平坦な上面を有する延長部ＥＸＰを含むことによって、第１ゲート電極ＧＥ１に対するコンタクトを形成するための工程不良が防止される。
本発明の一実施形態において、延長部ＥＸＰの上面は、垂直伝送ゲート電極ＶＴＧの上面と同一のレベルに配置されるが、これに限定されるものではない。
例えば、第１ゲート電極ＧＥ１は、半導体パターンＡＰの側壁を取り囲む主要電極部ＭＰと、主要電極部ＭＰから水平方向に延長されて半導体基板１１０の第１面１１０Ｆ上に配置される延長部ＥＸＰを含む。
平面図で、主要電極部ＭＰは、リング形状を有し、主要電極部ＭＰの側壁全体を包囲する。
延長部ＥＸＰは、半導体基板１１０の第１面１１０Ｆ上で平坦な上面レベルを有し、所定の幅で形成される。
延長部ＥＸＰの上部にコンタクト（例えば、第２コンタクト部ＣＴ２）が配置され、したがってコンタクトを通じて第１ゲート電極ＧＥ１に電気的信号が印加される。
第１ゲート電極ＧＥ１が主要電極部ＭＰから延長される平坦な上面を有する延長部ＥＸＰを含むことによって、第１ゲート電極ＧＥ１に対するコンタクトを形成するための工程不良が防止される。
本発明の一実施形態において、延長部ＥＸＰの上面は、垂直伝送ゲート電極ＶＴＧの上面と同一のレベルに配置されるが、これに限定されるものではない。
【0050】
第１ゲート絶縁膜ＧＩ１は、半導体パターンＡＰと第１ゲート電極ＧＥ１との間に介在し、半導体パターンＡＰの側壁を取り囲む。
第１ゲート絶縁膜ＧＩ１は、半導体パターンＡＰの側壁上から半導体基板１１０の第１面１１０Ｆ上に延長されるが、これに限定されるものではない。
第１ゲート絶縁膜ＧＩ１は、リセスＲＣＳの内部まで延長されてゲート絶縁膜ＧＩと接続される連続的な物質層で形成してもよい。
これとは異なって、第１ゲート絶縁膜ＧＩ１は、半導体基板１１０の第１面１１０Ｆ上に延長され、リセスＲＣＳの内部まで延長されなくともよく、ゲート絶縁膜ＧＩとは別個の物質層で形成してもよい。
第１ゲート絶縁膜ＧＩ１は、半導体パターンＡＰの側壁上から半導体基板１１０の第１面１１０Ｆ上に延長されるが、これに限定されるものではない。
第１ゲート絶縁膜ＧＩ１は、リセスＲＣＳの内部まで延長されてゲート絶縁膜ＧＩと接続される連続的な物質層で形成してもよい。
これとは異なって、第１ゲート絶縁膜ＧＩ１は、半導体基板１１０の第１面１１０Ｆ上に延長され、リセスＲＣＳの内部まで延長されなくともよく、ゲート絶縁膜ＧＩとは別個の物質層で形成してもよい。
【0051】
半導体パターンＡＰは、第１ソース／ドレーン領域ＳＤ１上に配置され、半導体パターンＡＰの上側は、主要電極部ＭＰによってカバーされなく、半導体パターンＡＰの上側に第２ソース／ドレーン領域ＳＤ２が配置される。
第１ソース／ドレーン領域ＳＤ１及び第２ソース／ドレーン領域ＳＤ２は、不純物が高濃度でドーピングされた領域である。
例えば、半導体パターンＡＰと、第１ゲート電極ＧＥ１の主要電極部ＭＰ、第１ソース／ドレーン領域ＳＤ１、及び第２ソース／ドレーン領域ＳＤ２は、「ゲート－オール－アラウンド」タイプのトランジスタを構成する。
第１ソース／ドレーン領域ＳＤ１及び第２ソース／ドレーン領域ＳＤ２は、不純物が高濃度でドーピングされた領域である。
例えば、半導体パターンＡＰと、第１ゲート電極ＧＥ１の主要電極部ＭＰ、第１ソース／ドレーン領域ＳＤ１、及び第２ソース／ドレーン領域ＳＤ２は、「ゲート－オール－アラウンド」タイプのトランジスタを構成する。
【0052】
本発明の一実施形態において、第１ゲート電極ＧＥ１は、ドーピングされたポリシリコン、金属、金属シリサイド、金属窒化物、又は金属含有膜の中の少なくとも１つを含み得る。
第１ゲート絶縁膜ＧＩ１は、シリコン酸化物、又は金属酸化物を含み得るが、これに限定されるものではない。
半導体基板１１０の第１面１１０Ｆ上には垂直絶縁膜１２４が配置される。
垂直絶縁膜１２４は、グラウンド領域ＧＮＤ、フローティング拡散領域ＦＤ、素子分離膜１１２、垂直伝送ゲート電極ＶＴＧ、半導体パターンＡＰ、及び第１ゲート電極ＧＥ１をカバーする。
垂直絶縁膜１２４は、半導体パターンＡＰ及び第１ゲート電極ＧＥ１の上面を覆うのに充分な高さで形成される。
第１ゲート絶縁膜ＧＩ１は、シリコン酸化物、又は金属酸化物を含み得るが、これに限定されるものではない。
半導体基板１１０の第１面１１０Ｆ上には垂直絶縁膜１２４が配置される。
垂直絶縁膜１２４は、グラウンド領域ＧＮＤ、フローティング拡散領域ＦＤ、素子分離膜１１２、垂直伝送ゲート電極ＶＴＧ、半導体パターンＡＰ、及び第１ゲート電極ＧＥ１をカバーする。
垂直絶縁膜１２４は、半導体パターンＡＰ及び第１ゲート電極ＧＥ１の上面を覆うのに充分な高さで形成される。
【0053】
本発明の一実施形態において、垂直絶縁膜１２４は、シリコン窒化物、シリコン酸窒化物を含む。
一例として、垂直絶縁膜１２４は、第１絶縁膜（図示省略）と第２絶縁膜（図示省略）の積層構造で形成することができる。
他の例として、垂直絶縁膜１２４と半導体基板１１０の第１面１１０Ｆとの間にエッチング停止層（図示省略）を介在させることもでき、エッチング停止層は、垂直絶縁膜１２４に対してエッチング選択比を有する物質を含む。
一例として、垂直絶縁膜１２４は、第１絶縁膜（図示省略）と第２絶縁膜（図示省略）の積層構造で形成することができる。
他の例として、垂直絶縁膜１２４と半導体基板１１０の第１面１１０Ｆとの間にエッチング停止層（図示省略）を介在させることもでき、エッチング停止層は、垂直絶縁膜１２４に対してエッチング選択比を有する物質を含む。
【0054】
半導体基板１１０の第１面１１０Ｆ上には垂直絶縁膜１２４を貫通するコンタクトが配置される。
例えば、コンタクトは、垂直絶縁膜１２４を貫通して活性領域ＡＡ（図示省略）、垂直伝送ゲート電極ＶＴＧ、及び第１ゲート電極ＧＥ１に電気的に接続される。
コンタクトは、第１コンタクト部ＣＴ１、第２コンタクト部ＣＴ２、及び第３コンタクトＣＴ３を含む。
第１コンタクト部ＣＴ１は、垂直絶縁膜１２４を貫通する第１コンタクトホールＣＨ１内に配置される。
第１コンタクトホールＣＨ１は、半導体基板１１０の第１面１１０Ｆの上面を露出し、例えば、グラウンド領域ＧＮＤ及びフローティング拡散領域ＦＤを露出する。
第１コンタクト部ＣＴ１は、第１コンタクトホールＣＨ１の内部を満たし、グラウンド領域ＧＮＤ及びフローティング拡散領域ＦＤと接続される。
例えば、コンタクトは、垂直絶縁膜１２４を貫通して活性領域ＡＡ（図示省略）、垂直伝送ゲート電極ＶＴＧ、及び第１ゲート電極ＧＥ１に電気的に接続される。
コンタクトは、第１コンタクト部ＣＴ１、第２コンタクト部ＣＴ２、及び第３コンタクトＣＴ３を含む。
第１コンタクト部ＣＴ１は、垂直絶縁膜１２４を貫通する第１コンタクトホールＣＨ１内に配置される。
第１コンタクトホールＣＨ１は、半導体基板１１０の第１面１１０Ｆの上面を露出し、例えば、グラウンド領域ＧＮＤ及びフローティング拡散領域ＦＤを露出する。
第１コンタクト部ＣＴ１は、第１コンタクトホールＣＨ１の内部を満たし、グラウンド領域ＧＮＤ及びフローティング拡散領域ＦＤと接続される。
【0055】
第２コンタクト部ＣＴ２は、垂直絶縁膜１２４を貫通する第２コンタクトホールＣＨ２内に配置される。
第２コンタクトホールＣＨ２は、垂直伝送ゲート電極ＶＴＧの上面及び第１ゲート電極ＧＥ１の上面を露出する。
例えば、第２コンタクトホールＣＨ２は、第１ゲート電極ＧＥ１の延長部ＥＸＰの上面を露出する。
第２コンタクト部ＣＴ２は、第２コンタクトホールＣＨ２の内部を満たし、垂直伝送ゲート電極ＶＴＧの上面及び第１ゲート電極ＧＥ１の延長部ＥＸＰの上面と接続される。
第３コンタクトＣＴ３は、垂直絶縁膜１２４を貫通する第３コンタクトホールＣＨ３内に配置される。
第３コンタクトホールＣＨ３は、半導体パターンＡＰの上面、又は第２ソース／ドレーン領域ＳＤ２の上面を露出する。
第３コンタクトＣＴ３は、第３コンタクトホールＣＨ３の内部を満たし、第２ソース／ドレーン領域ＳＤ２と接続される。
第２コンタクトホールＣＨ２は、垂直伝送ゲート電極ＶＴＧの上面及び第１ゲート電極ＧＥ１の上面を露出する。
例えば、第２コンタクトホールＣＨ２は、第１ゲート電極ＧＥ１の延長部ＥＸＰの上面を露出する。
第２コンタクト部ＣＴ２は、第２コンタクトホールＣＨ２の内部を満たし、垂直伝送ゲート電極ＶＴＧの上面及び第１ゲート電極ＧＥ１の延長部ＥＸＰの上面と接続される。
第３コンタクトＣＴ３は、垂直絶縁膜１２４を貫通する第３コンタクトホールＣＨ３内に配置される。
第３コンタクトホールＣＨ３は、半導体パターンＡＰの上面、又は第２ソース／ドレーン領域ＳＤ２の上面を露出する。
第３コンタクトＣＴ３は、第３コンタクトホールＣＨ３の内部を満たし、第２ソース／ドレーン領域ＳＤ２と接続される。
【0056】
垂直絶縁膜１２４上には上部配線構造物（図示せず）が配置される。
上部配線構造物は、複数の層の積層構造で形成される。
上部配線構造物は、配線層及び配線層を取り囲む絶縁膜を含む。
配線層は、不純物がドーピングされるか、或いはドーピングされないポリシリコン、金属、金属シリサイド、金属窒化物、又は金属含有膜の中の少なくとも１つを含み得る。
例えば、配線層は、タングステン、アルミニウム、銅、タングステンシリサイド、チタニウムシリサイド、タングステン窒化物、チタニウム窒化物、ドーピングされたポリシリコン等を含み得る。
絶縁膜１２５は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物等の絶縁材料を含み得る。
上部配線構造物は、複数の層の積層構造で形成される。
上部配線構造物は、配線層及び配線層を取り囲む絶縁膜を含む。
配線層は、不純物がドーピングされるか、或いはドーピングされないポリシリコン、金属、金属シリサイド、金属窒化物、又は金属含有膜の中の少なくとも１つを含み得る。
例えば、配線層は、タングステン、アルミニウム、銅、タングステンシリサイド、チタニウムシリサイド、タングステン窒化物、チタニウム窒化物、ドーピングされたポリシリコン等を含み得る。
絶縁膜１２５は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物等の絶縁材料を含み得る。
【0057】
分離膜ＷＬは、半導体基板１１０の第１面１１０Ｆから第２面１１０Ｒまで半導体基板１１０を貫通するトレンチＴＣＨの内部に形成される。
分離膜ＷＬは、トレンチＴＣＨの側壁上にコンフォーマルに形成される分離絶縁膜１２２と、分離絶縁膜１２２上でトレンチＴＣＨの内部を満たす導電層ＣＬと、上部絶縁膜１２３を含む。
上部絶縁膜１２３は、半導体基板１１０の第１面１１０Ｆに隣接するトレンチＴＣＨの一部分内に配置される。
本発明の一実施形態において、上部絶縁膜１２３は、トレンチＴＣＨの入口に配置される分離絶縁膜１２２、及び導電層ＣＬの一部分をエッチバックし、残りの空間を絶縁物質で満たす工程によって形成される。
分離膜ＷＬは、トレンチＴＣＨの側壁上にコンフォーマルに形成される分離絶縁膜１２２と、分離絶縁膜１２２上でトレンチＴＣＨの内部を満たす導電層ＣＬと、上部絶縁膜１２３を含む。
上部絶縁膜１２３は、半導体基板１１０の第１面１１０Ｆに隣接するトレンチＴＣＨの一部分内に配置される。
本発明の一実施形態において、上部絶縁膜１２３は、トレンチＴＣＨの入口に配置される分離絶縁膜１２２、及び導電層ＣＬの一部分をエッチバックし、残りの空間を絶縁物質で満たす工程によって形成される。
【0058】
本発明の一実施形態において、分離絶縁膜１２２は、ハフニウム酸化物、アルミニウム酸化物、タンタル酸化物等のような金属酸化物を含み得る。
このような場合に、分離絶縁膜１２２は、負の固定電荷層（ｎｅｇａｔｉｖｅ ｆｉｘｅｄ ｃｈａｒｇｅ ｌａｙｅｒ）として作用するが、本発明の技術的思想がこれに限定されるものではない。
他の実施形態で、分離絶縁膜１２２は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物等の絶縁材料を含み得る。
導電層ＣＬは、ドーピングされたポリシリコン、金属、金属シリサイド、金属窒化物、又は金属含有膜の中の少なくとも１つを含み得る。
このような場合に、分離絶縁膜１２２は、負の固定電荷層（ｎｅｇａｔｉｖｅ ｆｉｘｅｄ ｃｈａｒｇｅ ｌａｙｅｒ）として作用するが、本発明の技術的思想がこれに限定されるものではない。
他の実施形態で、分離絶縁膜１２２は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物等の絶縁材料を含み得る。
導電層ＣＬは、ドーピングされたポリシリコン、金属、金属シリサイド、金属窒化物、又は金属含有膜の中の少なくとも１つを含み得る。
【0059】
本発明の一実施形態では、分離膜ＷＬが半導体基板１１０の第１面１１０Ｆから第２面１１０Ｒまで半導体基板１１０を貫通して延長されることを例示的に図に示したが、他の実施形態で、分離膜ＷＬは、半導体基板１１０の第２面１１０Ｒから半導体基板１１０の内部に向かって延長され、半導体基板１１０の第１面１１０Ｆに露出されなくともよい。
このような場合に、半導体基板１１０の第１面１１０Ｆと隣接する分離膜ＷＬの一端と第１面１１０Ｆとの間にはバリアードーピング領域（図示省略）が形成され、バリアードーピング領域は、ｐ型不純物が高濃度でドーピングされた領域であり得る。
このような場合に、半導体基板１１０の第１面１１０Ｆと隣接する分離膜ＷＬの一端と第１面１１０Ｆとの間にはバリアードーピング領域（図示省略）が形成され、バリアードーピング領域は、ｐ型不純物が高濃度でドーピングされた領域であり得る。
【0060】
本発明の一実施形態において、半導体基板１１０の第１面１１０Ｆ上には活性領域ＡＡ（図示省略）を定義する素子分離膜１１２が形成される。
素子分離膜１１２は、半導体基板１１０の第１面１１０Ｆに所定の深さで形成された素子分離トレンチ（図示省略）内に配置され、絶縁材料を含む。
素子分離膜１１２は、分離膜ＷＬの上部側壁（例えば、上部絶縁膜１２３の側壁）を取り囲むように配置される。
素子分離膜１１２は、半導体基板１１０の第１面１１０Ｆに所定の深さで形成された素子分離トレンチ（図示省略）内に配置され、絶縁材料を含む。
素子分離膜１１２は、分離膜ＷＬの上部側壁（例えば、上部絶縁膜１２３の側壁）を取り囲むように配置される。
【0061】
半導体基板１１０の第２面１１０Ｒ上には背面絶縁膜１２１が配置される。
背面絶縁膜１２１は、半導体基板１１０の第２面１１０Ｒの実質的に全体面積上に配置され、背面絶縁膜１２１が半導体基板１１０の第２面１１０Ｒと同一レベルに配置される分離膜ＷＬの上面と接触する。
本発明の一実施形態において、背面絶縁膜１２１は、ハフニウム酸化物、アルミニウム酸化物、タンタル酸化物等のような金属酸化物を含み得る。
他の実施形態で、背面絶縁膜１２１は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、低誘電率物質等の絶縁材料を含み得る。
背面絶縁膜１２１は、半導体基板１１０の第２面１１０Ｒの実質的に全体面積上に配置され、背面絶縁膜１２１が半導体基板１１０の第２面１１０Ｒと同一レベルに配置される分離膜ＷＬの上面と接触する。
本発明の一実施形態において、背面絶縁膜１２１は、ハフニウム酸化物、アルミニウム酸化物、タンタル酸化物等のような金属酸化物を含み得る。
他の実施形態で、背面絶縁膜１２１は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、低誘電率物質等の絶縁材料を含み得る。
【0062】
背面絶縁膜１２１上にはカラーフィルターＣＦとマイクロレンズＭＬが配置される。
選択的に、半導体基板１１０の第１面１１０Ｆ上には支持基板（図示省略）がさらに配置され得る。
選択的に、半導体基板１１０の第１面１１０Ｆ上には支持基板（図示省略）がさらに配置され得る。
【0063】
一般的に画素ＰＸに配置されるリセットゲートＲＧ、選択ゲートＳＥＬ、及びソースフォロワーゲートＳＦのような画素回路は、画素内で水平方向に互いに離隔されて配置される。
イメージセンサーの集積度が増加するにつれ、単位画素のサイズが小さくなり、画素回路の各々の構成要素のサイズもまた小さくなるので、画素回路を通じた漏洩電流又は画素回路のリードノイズ（ｒｅａｄ ｎｏｉｓｅ）等が発生してイメージセンサーの品質が低下するという問題がある。
イメージセンサーの集積度が増加するにつれ、単位画素のサイズが小さくなり、画素回路の各々の構成要素のサイズもまた小さくなるので、画素回路を通じた漏洩電流又は画素回路のリードノイズ（ｒｅａｄ ｎｏｉｓｅ）等が発生してイメージセンサーの品質が低下するという問題がある。
【0064】
しかし、本発明の実施形態によれば、半導体パターンＡＰが第３方向Ｄ３に延長され、第１ゲート電極ＧＥ１が半導体パターンＡＰの側壁を取り囲む「ゲート－オール－アラウンド」構造を有する。
したがって、上述した構造を有するイメージセンサーは、上述した実施形態に開示したような垂直伝送ゲートが有する長所に加えて、リセットゲートＲＧ、選択ゲートＳＥＬ、及びソースフォロワーゲートＳＦのような画素回路の漏洩電流が減少し、リードノイズ発生を防止することができる。
したがって、イメージセンサーは、優れたイメージ品質を有することができる。
また、半導体パターンＡＰと第１ゲート電極ＧＥ１が垂直方向Ｄ３に延長されることによって、単位画素の面積が減少され、イメージセンサーの小型化を具現することができる。
したがって、上述した構造を有するイメージセンサーは、上述した実施形態に開示したような垂直伝送ゲートが有する長所に加えて、リセットゲートＲＧ、選択ゲートＳＥＬ、及びソースフォロワーゲートＳＦのような画素回路の漏洩電流が減少し、リードノイズ発生を防止することができる。
したがって、イメージセンサーは、優れたイメージ品質を有することができる。
また、半導体パターンＡＰと第１ゲート電極ＧＥ１が垂直方向Ｄ３に延長されることによって、単位画素の面積が減少され、イメージセンサーの小型化を具現することができる。
【0065】
図９は、本発明の一実施形態によるイメージセンサーの画素ＰＸの等価回路図である。
図９を参照すると、複数の画素ＰＸは、マトリックス形状に配列される。
複数の画素ＰＸの各々は、伝送トランジスタＴＸとロジックトランジスタを含む。
ここで、ロジックトランジスタは、リセットトランジスタＲＸ、選択トランジスタＳＸ、及びドライブトランジスタＤＸ（又はソースフォロワートランジスタ）を含む。
リセットトランジスタＲＸは、リセットゲートＲＧを含み、選択トランジスタＳＸは、選択ゲートＳＧを含み、ドライブトランジスタＤＸは、ソースフォロワーゲートＳＦを含み、伝送トランジスタＴＸは、伝送ゲートＴＧを含む。
図９を参照すると、複数の画素ＰＸは、マトリックス形状に配列される。
複数の画素ＰＸの各々は、伝送トランジスタＴＸとロジックトランジスタを含む。
ここで、ロジックトランジスタは、リセットトランジスタＲＸ、選択トランジスタＳＸ、及びドライブトランジスタＤＸ（又はソースフォロワートランジスタ）を含む。
リセットトランジスタＲＸは、リセットゲートＲＧを含み、選択トランジスタＳＸは、選択ゲートＳＧを含み、ドライブトランジスタＤＸは、ソースフォロワーゲートＳＦを含み、伝送トランジスタＴＸは、伝送ゲートＴＧを含む。
【0066】
複数の画素ＰＸの各々は、光電変換素子ＰＤ及びフローティング拡散領域ＦＤをさらに含む。
光電変換素子ＰＤは、上述した光電変換領域に対応する。
光電変換素子ＰＤは、外部から入射された光の量に比例して光電荷を生成及び蓄積し、フォトダイオード、フォトトランジスタ（ｐｈｏｔｏｔｒａｎｓｉｓｔｏｒ）、フォトゲート、ピンドフォトダイオード（Ｐｉｎｎｅｄ Ｐｈｏｔｏ Ｄｉｏｄｅ：ＰＰＤ）、及びこれらの組み合わせが使用される。
光電変換素子ＰＤは、上述した光電変換領域に対応する。
光電変換素子ＰＤは、外部から入射された光の量に比例して光電荷を生成及び蓄積し、フォトダイオード、フォトトランジスタ（ｐｈｏｔｏｔｒａｎｓｉｓｔｏｒ）、フォトゲート、ピンドフォトダイオード（Ｐｉｎｎｅｄ Ｐｈｏｔｏ Ｄｉｏｄｅ：ＰＰＤ）、及びこれらの組み合わせが使用される。
【0067】
伝送ゲートＴＧは、光電変換素子で生成された電荷をフローティング拡散領域ＦＤに伝送する。
フローティング拡散領域ＦＤは、光電変換素子ＰＤで生成された電荷が伝送されて累積的に格納する。
フローティング拡散領域ＦＤに蓄積された光電荷の量に応じてドライブトランジスタＤＸが制御される。
フローティング拡散領域ＦＤは、光電変換素子ＰＤで生成された電荷が伝送されて累積的に格納する。
フローティング拡散領域ＦＤに蓄積された光電荷の量に応じてドライブトランジスタＤＸが制御される。
【0068】
リセットトランジスタＲＸは、フローティング拡散領域ＦＤに蓄積された電荷を周期的にリセットさせる。
リセットトランジスタＲＸのドレーン電極は、フローティング拡散領域ＦＤと接続され、ソース電極は、電源電圧ＶＤＤ１に接続される。
リセットトランジスタＲＸがターンオン（ｔｕｒｎ－ｏｎ）されれば、リセットトランジスタＲＸのソース電極と接続された電源電圧ＶＤＤ１がフローティング拡散領域ＦＤに伝達される。
リセットトランジスタＲＸがターンオンされる時、フローティング拡散領域ＦＤに蓄積された電荷が排出されてフローティング拡散領域ＦＤがリセットされる。
リセットトランジスタＲＸのドレーン電極は、フローティング拡散領域ＦＤと接続され、ソース電極は、電源電圧ＶＤＤ１に接続される。
リセットトランジスタＲＸがターンオン（ｔｕｒｎ－ｏｎ）されれば、リセットトランジスタＲＸのソース電極と接続された電源電圧ＶＤＤ１がフローティング拡散領域ＦＤに伝達される。
リセットトランジスタＲＸがターンオンされる時、フローティング拡散領域ＦＤに蓄積された電荷が排出されてフローティング拡散領域ＦＤがリセットされる。
【0069】
ドライブトランジスタＤＸは、複数の画素ＰＸの外部に位置する電流源（図示省略）と接続されてソースフォロワーバッファ増幅器（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ ｂｕｆｆｅｒ ａｍｐｌｉｆｉｅｒ）として機能し、フローティング拡散領域ＦＤでの電位変化を増幅し、これを出力ラインＶＯＵＴに出力する。
選択トランジスタＳＸは、行単位に複数の画素ＰＸを選択し、選択トランジスタＳＸがターンオンされる時、電源電圧ＶＤＤ２がドライブトランジスタＤＸのソース電極に伝達される。
選択トランジスタＳＸは、行単位に複数の画素ＰＸを選択し、選択トランジスタＳＸがターンオンされる時、電源電圧ＶＤＤ２がドライブトランジスタＤＸのソース電極に伝達される。
【0070】
図１０は、本発明の一実施形態によるイメージセンサーの概略構成を示す平面図である。
図１０を参照すると、平面図で、分離膜ＷＬは、画素（ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４）の各々を完全に取り囲むように配置されなくともよい。
分離膜ＷＬが画素（ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４）を囲まない半導体基板１１０の部分を共有領域と称する。
共有領域内にはグラウンド領域ＧＮＤが配置され、例えば、グラウンド領域ＧＮＤが第１画素ＰＸ１と第２画素ＰＸ２によって共有されるか、或いは、第３画素ＰＸ３と第４画素ＰＸ４によって共有される。
図１０を参照すると、平面図で、分離膜ＷＬは、画素（ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４）の各々を完全に取り囲むように配置されなくともよい。
分離膜ＷＬが画素（ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４）を囲まない半導体基板１１０の部分を共有領域と称する。
共有領域内にはグラウンド領域ＧＮＤが配置され、例えば、グラウンド領域ＧＮＤが第１画素ＰＸ１と第２画素ＰＸ２によって共有されるか、或いは、第３画素ＰＸ３と第４画素ＰＸ４によって共有される。
【0071】
図１１ａは、本発明の一実施形態によるイメージセンサーの概略構成を示す平面図であり、図１１ｂは、図１１ａのＦ－Ｆ’線に沿って切断した断面図である。
図１１ａ及び図１１ｂを参照すると、イメージセンサーのマイクロレンズは、互いに隣接する少なくとも２つの画素によって共有される。
例えば、第１～第４画素（ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４）は、１つのマイクロレンズＭＬによってカバーされる。
図１１ａ及び図１１ｂを参照すると、イメージセンサーのマイクロレンズは、互いに隣接する少なくとも２つの画素によって共有される。
例えば、第１～第４画素（ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４）は、１つのマイクロレンズＭＬによってカバーされる。
【0072】
本発明の一実施形態において、イメージセンサーは、オートフォーカス機能を具現するためのものであって、例えば、第１～第４画素（ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４）は、位相検出画素であり得る。
第１～第４画素（ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４）は、イメージの間の位相差を算出するために利用される位相信号を生成する。
第１～第４画素（ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４）は、客体に対して焦点を合わせるために利用され、位相信号は、イメージセンサー３００に結ばれたイメージの位置に関する情報を含み、位相信号は、イメージ間の位相差を算出するために利用される。
算出された位相差に基づいて、イメージセンサー３００が具備された電子装置のレンズの焦点位置が算出される。
第１～第４画素（ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４）は、イメージの間の位相差を算出するために利用される位相信号を生成する。
第１～第４画素（ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４）は、客体に対して焦点を合わせるために利用され、位相信号は、イメージセンサー３００に結ばれたイメージの位置に関する情報を含み、位相信号は、イメージ間の位相差を算出するために利用される。
算出された位相差に基づいて、イメージセンサー３００が具備された電子装置のレンズの焦点位置が算出される。
【0073】
図１２は、本発明の一実施形態によるイメージセンサーの概略構成を示す平面図である。
図１２を参照すると、フローティング拡散領域ＦＤ及び垂直伝送ゲートＶＴＧは、少なくとも２つの画素で共有される。
図１２では、一例として、フローティング拡散領域ＦＤ及び垂直伝送ゲートＶＴＧが第１画素ＰＸ１、第２画素ＰＸ２、第３画素ＰＸ３、及び第４画素ＰＸ４によって共有されたものを図に示した。
図１２を参照すると、フローティング拡散領域ＦＤ及び垂直伝送ゲートＶＴＧは、少なくとも２つの画素で共有される。
図１２では、一例として、フローティング拡散領域ＦＤ及び垂直伝送ゲートＶＴＧが第１画素ＰＸ１、第２画素ＰＸ２、第３画素ＰＸ３、及び第４画素ＰＸ４によって共有されたものを図に示した。
【0074】
図１３は、本発明の一実施形態によるイメージセンサーの概略構成を示すブロック図である。
図１３を参照すると、イメージセンサー１０００は、画素アレイ１１１０及びコントローラ１１３０、ロードライバー１１２０、及び画素信号処理部１１４０を含む制御部を含む。
イメージセンサー１１００は、上述した本発明の一実施形態によるイメージセンサーの中の少なくとも１つを含む。
図１３を参照すると、イメージセンサー１０００は、画素アレイ１１１０及びコントローラ１１３０、ロードライバー１１２０、及び画素信号処理部１１４０を含む制御部を含む。
イメージセンサー１１００は、上述した本発明の一実施形態によるイメージセンサーの中の少なくとも１つを含む。
【0075】
画素アレイ１１１０は、２次元的に配列された複数の単位画素を含み、各単位画素は、有機光電変換素子を含み得る。
光電変換素子は、光を吸収して電荷を生成し、生成された電荷に応じる電気的信号（出力電圧）は、垂直信号ラインを通じて画素信号処理部１１４０に提供される。
画素アレイ１１１０が含む単位画素は、ロー（ｒｏｗ）単位に一度に１つずつ出力電圧を提供し、したがって、画素アレイ１１１０の１つのローに属する単位画素は、ロードライバー１１２０が出力する選択信号によって同時に活性化される。
選択されたローに属する単位画素は、吸収した光に応じた出力電圧を対応するカラムの出力ラインに提供する。
コントローラ１１３０は、画素アレイ１１１０が光を吸収して電荷を蓄積するようにするか、又は蓄積された電荷を一時的に格納するようにし、格納された電荷に応じた電気的信号を画素アレイ１１１０の外部に出力するように、ロードライバー１１２０を制御する。
また、コントローラ１１３０は、画素アレイ１１１０が提供する出力電圧を測定するように、画素信号処理部１１４０を制御する。
光電変換素子は、光を吸収して電荷を生成し、生成された電荷に応じる電気的信号（出力電圧）は、垂直信号ラインを通じて画素信号処理部１１４０に提供される。
画素アレイ１１１０が含む単位画素は、ロー（ｒｏｗ）単位に一度に１つずつ出力電圧を提供し、したがって、画素アレイ１１１０の１つのローに属する単位画素は、ロードライバー１１２０が出力する選択信号によって同時に活性化される。
選択されたローに属する単位画素は、吸収した光に応じた出力電圧を対応するカラムの出力ラインに提供する。
コントローラ１１３０は、画素アレイ１１１０が光を吸収して電荷を蓄積するようにするか、又は蓄積された電荷を一時的に格納するようにし、格納された電荷に応じた電気的信号を画素アレイ１１１０の外部に出力するように、ロードライバー１１２０を制御する。
また、コントローラ１１３０は、画素アレイ１１１０が提供する出力電圧を測定するように、画素信号処理部１１４０を制御する。
【0076】
画素信号処理部１１４０は、相関二重サンプラー（ＣＤＳ）１１４２、アナログ－デジタルコンバータ（ＡＤＣ）１１４４、及びバッファ１１４６を含む。
相関二重サンプラー１１４２は、画素アレイ１１１０で提供された出力電圧をサンプリング及びホールドする。
相関二重サンプラー１１４２は、特定の雑音レベルと生成された出力電圧に応じたレベルを二重にサンプリングして、その差に該当するレベルを出力する。
また、相関二重サンプラー１１４２は、ランプ信号生成器１１４８が生成したランプ信号が入力され、互いに比較して比較結果を出力する。
アナログ－デジタルコンバータ１１４４は、相関二重サンプラー１１４２から受信したレベルに対応するアナログ信号をデジタル信号に変換する。
バッファ１１４６は、デジタル信号をラッチ（ｌａｔｃｈ）し、ラッチされた信号は、順次にイメージセンサー１１００の外部に出力されてイメージプロセッサ（図示省略）に伝達される。
相関二重サンプラー１１４２は、画素アレイ１１１０で提供された出力電圧をサンプリング及びホールドする。
相関二重サンプラー１１４２は、特定の雑音レベルと生成された出力電圧に応じたレベルを二重にサンプリングして、その差に該当するレベルを出力する。
また、相関二重サンプラー１１４２は、ランプ信号生成器１１４８が生成したランプ信号が入力され、互いに比較して比較結果を出力する。
アナログ－デジタルコンバータ１１４４は、相関二重サンプラー１１４２から受信したレベルに対応するアナログ信号をデジタル信号に変換する。
バッファ１１４６は、デジタル信号をラッチ（ｌａｔｃｈ）し、ラッチされた信号は、順次にイメージセンサー１１００の外部に出力されてイメージプロセッサ（図示省略）に伝達される。
【0077】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【0078】
１００、１０００ イメージセンサー
１１０ 半導体基板
１１２ 素子分離膜
１２２ 分離絶縁膜
１２３ 上部絶縁膜
１２４ 垂直絶縁膜
１２５ 絶縁膜
１１１０ 画素アレイ
１１２０ ロードライバー
１１３０ コントローラ
１１４０ 画素信号処理部
１１４２ 相関二重サンプラー（ＣＤＳ）
１１４４ アナログ－デジタルコンバータ（ＡＤＣ）
１１４６ バッファ
１１４８ ランプ信号生成器
ＡＰ 半導体パターン
ＣＦ カラーフィルター
ＣＨ１～ＣＨ３ （第１～第３）コンタクトホール
ＣＬ 導電層
ＣＴ コンタクト部
ＣＴ１～ＣＴ３ （第１～第３）コンタクト部
ＥＸＰ 延長部
ＦＤ フローティング拡散領域
ＧＥ１ 第１ゲート電極
ＧＩ ゲート絶縁膜
ＧＮＤ グラウンド領域
ＭＬ マイクロレンズ
ＭＰ 主要電極部
ＯＰＮ 開口部
ＰＤ 光電変換領域
ＰＸ 画素
ＲＣＳ リセス
ＲＧ リセットゲート
ＳＤ１、ＳＤ２ （第１、第２）ソース／ドレーン領域
ＳＥＬ 選択ゲート
ＳＦ ソースフォロワーゲート
ＳＰ 伝送ゲートスペーサー
ＴＣＨ トレンチ
ＶＴＧ 垂直伝送ゲート
ＷＬ 分離膜
１１０ 半導体基板
１１２ 素子分離膜
１２２ 分離絶縁膜
１２３ 上部絶縁膜
１２４ 垂直絶縁膜
１２５ 絶縁膜
１１１０ 画素アレイ
１１２０ ロードライバー
１１３０ コントローラ
１１４０ 画素信号処理部
１１４２ 相関二重サンプラー（ＣＤＳ）
１１４４ アナログ－デジタルコンバータ（ＡＤＣ）
１１４６ バッファ
１１４８ ランプ信号生成器
ＡＰ 半導体パターン
ＣＦ カラーフィルター
ＣＨ１～ＣＨ３ （第１～第３）コンタクトホール
ＣＬ 導電層
ＣＴ コンタクト部
ＣＴ１～ＣＴ３ （第１～第３）コンタクト部
ＥＸＰ 延長部
ＦＤ フローティング拡散領域
ＧＥ１ 第１ゲート電極
ＧＩ ゲート絶縁膜
ＧＮＤ グラウンド領域
ＭＬ マイクロレンズ
ＭＰ 主要電極部
ＯＰＮ 開口部
ＰＤ 光電変換領域
ＰＸ 画素
ＲＣＳ リセス
ＲＧ リセットゲート
ＳＤ１、ＳＤ２ （第１、第２）ソース／ドレーン領域
ＳＥＬ 選択ゲート
ＳＦ ソースフォロワーゲート
ＳＰ 伝送ゲートスペーサー
ＴＣＨ トレンチ
ＶＴＧ 垂直伝送ゲート
ＷＬ 分離膜
【図1】
【図2】
【図3a】
【図3b】
【図4a】
【図4b】
【図5】
【図6a】
【図6b】
【図7】
【図8】
【図9】
【図10】
【図11a】
【図11b】
【図12】
【図13】