特開 2024-86642 イメージセンサ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024086642

(43)【公開日】2024-06-27

(54)【発明の名称】イメージセンサ

(51)【国際特許分類】

   H01L 27/146 20060101AFI20240620BHJP

【ＦＩ】

H01L27/146 A

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023209591

(22)【出願日】2023-12-12

(31)【優先権主張番号】10-2022-0177538

(32)【優先日】2022-12-16

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】390019839

【氏名又は名称】三星電子株式会社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(72)【発明者】

【氏名】印 成峻

(72)【発明者】

【氏名】金 成▲ちゅる▼

(72)【発明者】

【氏名】金 宰浩

【テーマコード（参考）】

4M118

【Ｆターム（参考）】

4M118AA05

4M118AB01

4M118BA14

4M118CA04

4M118CA07

4M118CA09

4M118CA22

4M118CB13

4M118DD04

4M118FA06

4M118FA27

4M118FA28

4M118FA33

4M118FA38

4M118GC07

4M118GD04

4M118HA25

4M118HA30

(57)【要約】

【課題】イメージセンサを提供する。
【解決手段】イメージセンサは、複数のピクセルを有する基板を含み、複数のピクセルそれぞれは、基板内に配置された光電変換領域とフローティング拡散領域；基板の第１面上に配置されるピクセルゲートを含むピクセルトランジスタ；光電変換領域とフローティング拡散領域との間に配置され、基板内部に延びて水平方向に第１幅を有する第１伝送ゲート；及び光電変換領域とフローティング拡散領域との間に配置され、平面視において、ピクセルゲートと第１伝送ゲートとの間に配置され、水平方向に第１幅より狭い第２幅を有する第２伝送ゲート；を含む。
【選択図】図２

【特許請求の範囲】

【請求項1】

複数のピクセルを有する基板を含み、前記複数のピクセルそれぞれは、
前記基板内に配置された光電変換領域とフローティング拡散領域と、
前記基板の第１面上に配置されるピクセルゲートを含むピクセルトランジスタと、
前記光電変換領域と前記フローティング拡散領域との間に配置され、前記基板内部に延び、前記基板に平行に延びる水平方向に第１幅を有する第１伝送ゲートと、
前記光電変換領域と前記フローティング拡散領域との間に配置され、平面視において、前記ピクセルゲートと前記第１伝送ゲートとの間に配置され、前記水平方向に第１幅より狭い第２幅を有する第２伝送ゲートと、を含む、イメージセンサ。

【請求項2】

前記第２幅は、前記第１幅の３０～８０％の範囲であることを特徴とする請求項１に記載のイメージセンサ。

【請求項3】

前記第１伝送ゲートは、前記フローティング拡散領域に対面する第１側面を含み、
前記第２伝送ゲートは、前記フローティング拡散領域に対面する第２側面を含むことを特徴とする請求項１に記載のイメージセンサ。

【請求項4】

前記第１伝送ゲートは、前記基板に垂直に延びる垂直方向に第１高さを有し、
前記第２伝送ゲートは、前記垂直方向に第２高さを有し、
前記第２高さは、前記第１高さの８０～１２０％であることを特徴とする請求項１に記載のイメージセンサ。

【請求項5】

前記第２高さは、０．１～０．９ｍｍの範囲であることを特徴とする請求項４に記載のイメージセンサ。

【請求項6】

前記第２高さは、０．３～０．５ｍｍの範囲であることを特徴とする請求項４に記載のイメージセンサ。

【請求項7】

前記第２伝送ゲートの面積は、前記第１伝送ゲートの面積よりさらに小さいことを特徴とする請求項１に記載のイメージセンサ。

【請求項8】

前記第１伝送ゲートは、前記ピクセルゲートから第１距離だけ離隔され、
前記第２伝送ゲートは、前記ピクセルゲートから第２距離だけ離隔され、
前記第２距離は、前記第１距離より小さいことを特徴とする請求項１に記載のイメージセンサ。

【請求項9】

前記基板の前記第１面から前記第１面に反対となる前記基板の第２面まで延びるピクセル素子分離トレンチ内に配置され、前記複数のピクセルそれぞれを取り囲むピクセル素子分離膜をさらに含み、
前記複数のピクセルのそれぞれのピクセル内で、
前記第２伝送ゲートは、前記第１伝送ゲートより前記ピクセル素子分離膜からさらに遠く配置されることを特徴とする請求項１に記載のイメージセンサ。

【請求項10】

前記複数のピクセルのそれぞれのピクセル内で、
前記第１伝送ゲートは、前記ピクセルの周辺領域に配置され、
前記第２伝送ゲートは、前記ピクセルの中央領域に配置されることを特徴とする請求項９に記載のイメージセンサ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、イメージセンサに係り、さらに詳細には、フォトダイオード(photodiode)を含むイメージセンサに関する。

【背景技術】

【0002】

イメージセンサは、光学イメージ信号を電気信号に変換させる装置である。イメージセンサは、複数のピクセルを有し、それぞれのピクセルは、入射される光を受光して電気信号に切り換え、フォトダイオード領域と、フォトダイオード領域で生成された電荷を用いてピクセル信号を出力するピクセル回路を含む。イメージセンサの集積度が増加することにより、それぞれのピクセルの大きさが小さくなり、ピクセル回路のそれぞれの構成要素の大きさも小さくなるので、ピクセル回路を介した漏れ電流などが発生してイメージセンサの品質が低下する問題がある。

【発明の概要】

【発明が解決しようとする課題】

【0003】

本発明が解決しようとする課題は、ピクセル回路のノイズが減少して向上したイメージ品質を有するイメージセンサを提供することである。

【課題を解決するための手段】

【0004】

前記技術的課題を達成するための本発明の技術的思想によるイメージセンサは、複数のピクセルを有する基板を含み、前記複数のピクセルそれぞれは、前記基板内に配置された光電変換領域とフローティング拡散領域；前記基板の第１面上に配置されるピクセルゲートを含むピクセルトランジスタ；前記光電変換領域と前記フローティング拡散領域との間に配置され、前記基板内部に延びて水平方向に第１幅を有する第１伝送ゲート；及び前記光電変換領域と前記フローティング拡散領域との間に配置され、平面視において、前記ピクセルゲートと前記第１伝送ゲートとの間に配置され、前記水平方向に第１幅より狭い第２幅を有する第２伝送ゲート；を含む。

【0005】

前記技術的課題を達成するための本発明の技術的思想によるイメージセンサは、複数のピクセルを有する基板を含み、前記複数のピクセルそれぞれは、前記基板のそれぞれのピクセル内に配置された光電変換領域とフローティング拡散領域；前記基板の第１面上に配置されるピクセルゲートを含むピクセルトランジスタ；前記光電変換領域と前記フローティング拡散領域との間に配置され、前記基板内部から延びる第１伝送ゲート；及び前記光電変換領域と前記フローティング拡散領域との間に配置され、平面視において、前記ピクセルゲートと前記第１伝送ゲートとの間に配置される第２伝送ゲート；を含み、前記第２伝送ゲートの面積は、前記第１伝送ゲートの面積よりさらに小さい。

【0006】

前記技術的課題を達成するための本発明の技術的思想によるイメージセンサは、それぞれがピクセル素子分離膜によって取り囲まれる複数のピクセルを有する基板を含み、前記複数のピクセルそれぞれは、前記基板のそれぞれのピクセル内に配置された光電変換領域とフローティング拡散領域；前記基板の第１面上に配置されるピクセルゲートを含むピクセルトランジスタ；前記光電変換領域に隣接して配置され、前記基板内部に延びて水平方向に第１幅を有する第１伝送ゲート；前記光電変換領域に隣接して配置され、平面視において、前記ピクセルゲートと前記第１伝送ゲートとの間に配置され、前記水平方向に第１幅より狭い第２幅を有する第２伝送ゲート；及び前記基板の第２面上に配置されるカラーフィルタ；を含み、前記第１伝送ゲートは、垂直方向に第１高さを有し、前記第２伝送ゲートは、前記垂直方向に前記第１高さの８０～１２０％である第２高さを有する。

【発明の効果】

【0007】

本発明の技術的思想によるイメージセンサは、相対的に大型のピクセルゲートを有することにより、ピクセルのノイズが減少するか、ソースフォロワゲイン(gain)特性が向上しうる。また、ピクセルゲートと第２伝送ゲートとの離隔距離が短くても、ピクセル内部に不純物イオンを注入するためのイオン注入工程でのドープ剤の局所的な妨害現象が防止され、基板内にポテンシャルハンプ(potential hump)のないポテンシャルプロファイルが得られる。

【図面の簡単な説明】

【0008】

【図1】例示的な実施例によるイメージセンサを示すレイアウト図である。

【図2】図１のピクセルの拡大レイアウトである。

【図3】図２のＡ１－Ａ１’線に沿って見た断面図である。

【図4】図２のＡ２－Ａ２’線に沿って見た断面図である。

【図5】図２のＣＸ１部分の拡大図である。

【図6】例示的な実施例によるイメージセンサのピクセルの等価回路図である。

【図7】例示的な実施例によるイメージセンサを示す平面図である。

【図8】例示的な実施例によるイメージセンサを示す平面図である。

【図9】例示的な実施例によるイメージセンサを示す平面図である。

【図10】図９の第１垂直レベルＬＶ１での拡大レイアウト図である。

【図11】図９の第２垂直レベルＬＶ２での拡大レイアウト図である。

【図12】例示的な実施例によるイメージセンサを示す拡大レイアウト図である。

【図13】例示的な実施例によるイメージセンサを示す拡大レイアウト図である。

【図14】例示的な実施例によるイメージセンサの印加電圧に対するNIT(non-effective integration time)区間での残留電子を示すグラフである。

【図15】例示的な実施例によるイメージセンサのドーピングプロファイルを示すマッピングイメージである。

【図16】例示的な実施例によるイメージセンサの基板深さによるポテンシャルを示すグラフである。

【図17】例示的な実施例によるイメージセンサの構成を示すブロック図である。

【発明を実施するための形態】

【0009】

以下、添付図面に基づいて本発明の技術的思想の望ましい実施例を詳細に説明する。

【0010】

図１は、例示的な実施例によるイメージセンサ１００を示すレイアウト図である。図２は、図１のピクセルＰＸの拡大レイアウトである。図３は、図２のＡ１－Ａ１’線に沿って見た断面図である。図４は、図２のＡ２－Ａ２’線に沿って見た断面図である。図５は、図２のＣＸ１部分の拡大図である。

【0011】

図１ないし図５を参照すれば、イメージセンサ１００は、垂直方向に積層された第１チップＣ１と第２チップＣ２とを含む積層型イメージセンサでもある。第１チップＣ１は、アクティブピクセル領域ＡＰＲ及び第１パッド領域ＰＤＲ１を含み、第２チップＣ２は、周辺回路領域ＰＣＲ及び第２パッド領域ＰＤＲ２を含みうる。

【0012】

第１パッド領域ＰＤＲ１の複数の第１パッドＰＡＤ１は、外部装置などと電気的信号を送受信するように構成されうる。周辺回路領域ＰＣＲは、ロジック回路ブロックＬＣを含み、複数のＣＭＯＳトランジスタを含みうる。周辺回路領域ＰＣＲは、アクティブピクセル領域ＡＰＲの各ピクセルＰＸに一定の信号を提供するか、各アクティブピクセルＰＸでの出力信号を制御しうる。第１パッド領域ＰＤＲ１内の第１パッドＰＡＤ１は、第２パッド領域ＰＤＲ２内の第２パッドＰＡＤ２と、ビア構造物ＶＳによって電気的に連結されうる。

【0013】

アクティブピクセル領域ＡＰＲは、複数のピクセルＰＸを含み、複数のピクセルＰＸ内にそれぞれ複数の光電変換領域ＰＤが配置されうる。アクティブピクセル領域ＡＰＲにおいて、複数のピクセルＰＸが基板１１０の上面に平行な第１方向Ｘと、前記第１方向に垂直な基板１１０の上面に平行な第２方向Ｙに沿って列と行をなしてマトリックス状に配列されうる。

【0014】

基板１１０は、互いに反対となる第１面１１０Ｆ１及び第２面１１０Ｆ２を含みうる。ここでは、便宜上、上部にカラーフィルタ１８６が配置される基板１１０の表面を第２面１１０Ｆ２と指称し、第２面１１０Ｆ２に反対となる面を第１面１１０Ｆ１と指称した。しかし、本発明の技術的思想が、それに限定されるものではない。

【0015】

例示的な実施例において、基板１１０は、ｐ型基板を含みうる。例えば、基板１１０はＳｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ＩｎＡｓ、及びＩｎＰのうち、いずれか１つを含みうる。例えば、基板１１０は、ｐ型シリコン基板から構成される。例示的な実施例において、基板１１０は、ｐ型バルク基板とその上に成長したｐ型またはｎ型エピタキシャル層を含みうる。他の実施例において、基板１１０は、ｎ型バルク基板と、その上に成長したｐ型またはｎ型エピタキシャル層を含みうる。または、基板１１０は、有機(organic)プラスチック基板から構成される。基板１１０の第１面１１０Ｆ１に隣接した基板１１０の内部には、ウェル領域１１４が配置されうる。ウェル領域１１４は、ｐ型不純物がドーピングされた領域でもある。

【0016】

アクティブピクセル領域ＡＰＲにおいて、基板１１０内に複数のピクセルＰＸがマトリックス状に配列されうる。複数のピクセルＰＸ内には、それぞれ複数の光電変換領域ＰＤが配置されうる。複数のピクセルＰＸのそれぞれのピクセルＰＸは、少なくとも１つの個別的な光電変換領域ＰＤを含みうる。複数のピクセルＰＸのそれぞれのピクセルＰＸは、少なくとも１つの光電変換領域ＰＤ及び少なくとも１つのフローティング拡散領域ＦＤを含みうる。複数のピクセルＰＸのそれぞれのピクセルＰＸは、光電変換領域ＰＤ及びフローティング拡散領域ＦＤのセット（例えば、少なくとも１つの光電変換領域ＰＤ及び少なくとも１つのフローティング拡散領域ＦＤのセット）を含みうる。複数の光電変換領域ＰＤは、基板１１０の第２面１１０Ｆ２から入射された光が電気的信号に変換される領域でもある。複数の光電変換領域ＰＤは、ｎ型不純物を含む領域でもある。

【0017】

アクティブピクセル領域ＡＰＲにおいて、基板１１０内にピクセル素子分離膜１２０が配置され、ピクセル素子分離膜１２０によって基板１１０内に複数のピクセルＰＸが定義されうる。ピクセル素子分離膜１２０は、複数の光電変換領域ＰＤのうち１つと、それに隣接した光電変換領域ＰＤの間に配置されうる。１つの光電変換領域ＰＤと、それと隣接する他の１つの光電変換領域ＰＤは、ピクセル素子分離膜１２０によって物理的に、そして、電気的に分離されうる。ピクセル素子分離膜１２０は、マトリックス状に配列された複数の光電変換領域ＰＤのそれぞれの間に配置され、平面図においてグリッドまたはメッシュ状を有することができる。

【0018】

ピクセル素子分離膜１２０は、基板１１０の第１面１１０Ｆ１から第２面１１０Ｆ２まで基板１１０を貫通するピクセルトレンチ１２２０Ｔ内部に形成されうる。ピクセル素子分離膜１２０は、ピクセルトレンチ１２０Ｔ側壁上にコンフォーマルに形成される絶縁層１２２と、絶縁層１２２上でピクセルトレンチ１２０Ｔ内部を満たす導電層１２４と、上部絶縁層１２６を含みうる。

【0019】

例示的な実施例において、絶縁層１２２は、ハフニウム酸化物、アルミニウム酸化物、タンタル酸化物のような金属酸化物を含みうる。このような場合、絶縁層１２２は、負の固定電荷層(negative fixed charge layer)として作用可能であるが、本発明の技術的思想がそれに限定されるものではない。他の実施例において、絶縁層１２２は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物などの絶縁物質を含みうる。導電層１２４は、ドーピングされたポリシリコン、金属、金属シリサイド、金属窒化物、または金属含有膜のうち少なくとも１つを含みうる。

【0020】

図３に例示的に図示されたように、基板１１０の第１面１１０Ｆ１上には、第１活性領域ＡＣ１、第２活性領域ＡＣ２、及びグラウンド領域ＧＮＤを定義する素子分離膜１１２が形成されうる。素子分離膜１１２は、基板１１０の第１面１１０Ｆ１に所定深さに形成された素子分離トレンチ１１２Ｔ内に配置され、絶縁物質を含みうる。

【0021】

第１活性領域ＡＣ１上には、ピクセル回路を構成するピクセルトランジスタＰＸＴが配置されうる。ピクセルトランジスタＰＸＴは、ピクセルゲートＰＸＧと、ピクセルゲートＰＸＧ両側の第１活性領域ＡＣ１内に配置されるソース／ドレイン領域ＳＤを含みうる。図２、図３、図５に図示されたように、それぞれのピクセルＰＸは、基板１１０の第１面１１０Ｆ１上に少なくとも１つのピクセルゲートＰＸＧを含む少なくとも１つのピクセルトランジスタＰＸＴを含みうる。ピクセルゲートＰＸＧは、ソースフォロワゲートＳＦＧ、選択ゲートＳＥＬ、リセットゲートＲＧを含みうる。

【0022】

一部例示的な実施例において、図２に図示されたように、第１ピクセルＰＸ－１、第２ピクセルＰＸ－２、第３ピクセルＰＸ－３、及び第４ピクセルＰＸ－４がマトリックス状に配置され、第２方向Ｙに並んで配置される第１ピクセルＰＸ－１と第３ピクセルＰＸ－３は、互いに鏡面対称形状を有し、第１方向Ｘに並んで配置される第１ピクセルＰＸ－１と第２ピクセルＰＸ－２は、互いに鏡面対称形状を有する。

【0023】

一部例示的な実施例において、第１ピクセルＰＸ－１及び第２ピクセルＰＸ－２は、第１及び第２伝送ゲートＴＧ１、ＴＧ２及びソースフォロワゲートＳＦＧを含み、第３ピクセルＰＸ－３は、第１及び第２伝送ゲートＴＧ１、ＴＧ２及びリセットゲートＲＧを含み、第４ピクセルＰＸ－４は、第１及び第２伝送ゲートＴＧ１、ＴＧ２及び選択ゲートＳＥＬを含みうる。しかし、図２に図示されたところは、一部実施例によるトランジスタのレイアウトに該当し、トランジスタのレイアウトまたは活性領域の形状が、それに限定されるものではない。

【0024】

例示的な実施例において、第１及び第２伝送ゲートＴＧ１、ＴＧ２は、伝送トランジスタＴＸ（図５参照）を構成することができる伝送ゲートＴＧを構成し、伝送トランジスタＴＸは、光電変換領域ＰＤで生成された電荷をフローティング拡散領域ＦＤに伝送するように構成されうる。それぞれのピクセルＰＸ内の第１及び第２伝送ゲートＴＧ１、ＴＧ２は、ピクセルＰＸの光電変換領域ＰＤとフローティング拡散領域ＦＤとの間に位置していると理解されうる。リセットゲートＲＧは、リセットトランジスタＲＸ（図５参照）を構成し、リセットトランジスタＲＸは、フローティング拡散領域ＦＤに保存されている電荷を周期的にリセットさせるように構成されうる。ソースフォロワゲートＳＦＧは、ソースフォロワトランジスタＳＦＸ（図５参照）を構成し、ソースフォロワトランジスタＳＦＸは、ソースフォロワバッファ増幅器(source follower buffer amplifier)の役割を行い、前記フローティング拡散領域に充電された電荷による信号をバッファリングするように構成されうる。選択ゲートＳＥＬは、選択トランジスタＳＸ（図５参照）を構成し、選択トランジスタＳＸは、ピクセルＰＸを選択するためのスイッチング及びアドレッシングの役割を行うことができる。

【0025】

ピクセルトランジスタＰＸＴは、基板１１０の第１面１１０Ｆ１上に配置されたゲート絶縁層１４２と、ゲート絶縁層１４２上に配置されるピクセルゲートＰＸＧと、ソース／ドレイン領域ＳＤを含みうる。ピクセルゲートＰＸＧの側壁上には、スペーサ１４４が配置されうる。ピクセルゲートＰＸＧの両側に配置される基板１１０内部に（または、ピクセルゲートＰＸＧの両側に（例えば、互いに対向する両側に）配置される第１活性領域ＡＣ１の内部に）ソース／ドレイン領域ＳＤが配置されうる。

【0026】

例示的な実施例において、ピクセルゲートＰＸＧは、ドーピングされたポリシリコン、金属、金属シリサイド、金属窒化物、または金属含有膜のうち少なくとも１つを含みうる。ゲート絶縁層１４２は、シリコン酸化物または金属酸化物を含みうる。ソース／ドレイン領域ＳＤは、ｎ型不純物がドーピングされた領域でもある。

【0027】

それぞれのピクセルＰＸは、互いに異なる大きさの垂直埋込みゲート構造を有する第１及び第２伝送ゲートＴＧ１、ＴＧ２を含みうる。第２活性領域ＡＣ２上に第１伝送ゲートＴＧ１と第２伝送ゲートＴＧ２とが互いに離隔されて（例えば、基板１１０の第１面１１０Ｆ１に平行な水平方向に離隔されて）配置されうる。

【0028】

例えば、第１伝送ゲートＴＧ１は、ピクセルゲートＰＸＧから相対的に遠い第１距離ｄ１１に配置され（基板１１０の第１面１１０Ｆ１または第２面１１０Ｆ２に平行な第１水平方向、例えば、図２及び図５に図示されたようにＹ方向に）、第２伝送ゲートＴＧ２は、ピクセルゲートＰＸＧに隣接した位置に、ピクセルゲートＰＸＧから相対的に小さな第２距離ｄ１２に配置されうる（基板１１０の第１面１１０Ｆ１または第２面１１０Ｆ２に平行な第１水平方向、例えば、図２及び図５に図示されたようにＹ方向に）。例えば、第２伝送ゲートＴＧ２は、ピクセルゲートＰＸＧと第１伝送ゲートＴＧ１との間に配置されうる（基板１１０の第１面１１０Ｆ１または第２面１１０Ｆ２に平行な第１水平方向、例えば、図２及び図５に図示されたようにＹ方向に）。例えば、図２に図示されたように、第１伝送ゲートＴＧ１は、ピクセル素子分離膜１２０に隣接した位置に、例えば、ピクセルＰＸの周辺領域に近い位置に配置されうる（例えば、基板１１０の第１面１１０Ｆ１または第２面１１０Ｆ２に平行に延びる水平面において、例えば、図２及び図５に図示されたようにＸ－Ｙ面において、ピクセルＰＸの外側エッジを含む領域に）。第２伝送ゲートＴＧ２は、ピクセル素子分離膜１２０から相対的に遠い位置に、例えば、ピクセルＰＸの中央領域に近い位置に配置されうる（例えば、基板１１０の第１面１１０Ｆ１または第２面１１０Ｆ２に平行に延びる水平面において、例えば、図２及び図５に図示されたようにＸ－Ｙ面において、ピクセルＰＸの中央を含む領域に）。

【0029】

図５に図示されたように、第２伝送ゲートＴＧ２は、第１伝送ゲートＴＧ１の水平方向に沿う第１幅ｗ１より狭い第２幅ｗ２を有しうる。ここで、水平方向は、基板１１０の第１面１１０Ｆ１に平行に延びる方向でもある。第１及び第２幅ｗ１、ｗ２が測定される水平方向は、Ｘ方向でもあり、これは、ピクセルゲートＰＸＧから第１及び第２伝送ゲートＴＧ１、ＴＧ２が離隔される第１水平方向と交差する（または、垂直な）第２水平方向でもある。一部例示的な実施例において、第２伝送ゲートＴＧ２の第２幅ｗ２は、第１幅ｗ１の３０～８０％の範囲を有しうる。また、第２伝送ゲートＴＧ２の面積は（例えば、基板１１０の第１面１１０Ｆ１または第２面１１０Ｆ２に平行に延びる水平面において、例えば、図２及び図５に図示されたようにＸ－Ｙ面において、第２伝送ゲートＴＧ２の面積は、第１伝送ゲートＴＧ１の面積（例えば、基板１１０の第１面１１０Ｆ１または第２面１１０Ｆ２に平行に延びる水平面において、例えば、図２及び図５に図示されたようにＸ－Ｙ面において、第１伝送ゲートＴＧ１の面積）、例えば、基板１１０の第１面１１０Ｆ１と同じ垂直レベルにおける第１伝送ゲートＴＧ１の面積より小さい。

【0030】

図５に例示的に図示された実施例において第１伝送ゲートＴＧ１と第２伝送ゲートＴＧ２は、角丸三角形、例えば、角丸直角三角形を有し、例えば、第１伝送ゲートＴＧ１の斜辺が第２伝送ゲートＴＧ２の斜辺と対面するように配置され、例えば、第１及び第２伝送ゲートＴＧ１、ＴＧ２の個別的な斜辺によって定義される側面ＴＧＳ１、ＴＧＳ２が平面図において少なくとも部分的に対面する側面でもある。

【0031】

平面視において、第１伝送ゲートＴＧ１と第２伝送ゲートＴＧ２との間の第２活性領域ＡＣ２内にフローティング拡散領域ＦＤが配置されうる。フローティング拡散領域ＦＤは、第１伝送ゲートＴＧ１と第２伝送ゲートＴＧ２から類似した距離だけ離隔されるように配置されうる。例えば、第１伝送ゲートＴＧ１は、フローティング拡散領域ＦＤに対面する第１側面ＴＧＳ１を含み、第２伝送ゲートＴＧ２は、フローティング拡散領域ＦＤに対面する第２側面ＴＧＳ２を含み、第１側面ＴＧＳ１とフローティング拡散領域ＦＤとの離隔距離が第２側面ＴＧＳ２とフローティング拡散領域ＦＤとの離隔距離と類似してフローティング拡散領域ＦＤが第１伝送ゲートＴＧ１と第２伝送ゲートＴＧ２との間に配置されうる。

【0032】

図３に図示されたように、基板１１０の第１面１１０Ｆ１から基板１１０の内部に向かって基板１１０に垂直に延びる垂直方向Ｚに延びる第１伝送ゲートトレンチＴＧＨ１と第２伝送ゲートトレンチＴＧＨ２内にそれぞれ第１伝送ゲートＴＧ１と第２伝送ゲートＴＧ２が配置されうる。第１伝送ゲートＴＧ１と第２伝送ゲートＴＧ２の底部は、光電変換領域ＰＤによって取り囲まれる。ゲート絶縁層１４２が基板１１０の第１面１１０Ｆ１上から第１伝送ゲートトレンチＴＧＨ１の内壁上と、第２伝送ゲートトレンチＴＧＨ２の内壁上に延びうる。第１伝送ゲートトレンチＴＧＨ１の内壁上と第２伝送ゲートトレンチＴＧＨ２の内壁上に配置されるゲート絶縁層１４２部分を伝送ゲート絶縁層ＴＧＩと指称しうる。

【0033】

例示的な実施例において、第１伝送ゲートＴＧ１は、垂直方向Ｚに第１高さｈ１を有し、第２伝送ゲートＴＧ２は、垂直方向Ｚに第２高さｈ２を有しうる。例示的な実施例において、第２高さｈ２は、第１高さｈ１の５０％～１５０％に該当しうる。一部望ましい実施例において、第２高さｈ２は、第１高さｈ１の８０％～１２０％に該当しうる。

【0034】

一部例示的な実施例において、第１伝送ゲートＴＧ１の第１高さｈ１は、０．２～０．６ｍｍの範囲でもあり、第２伝送ゲートＴＧ２の第２高さｈ２は、０．１～０．９ｍｍの範囲でもある。一部実施例において、第２伝送ゲートＴＧ２の第２高さｈ２は、０．１～０．５ｍｍの範囲を有し、一部実施例において第２伝送ゲートＴＧ２の第２高さｈ２は、０．３～０．５ｍｍの範囲を有する。

【0035】

第２伝送ゲートＴＧ２の第２高さｈ２が０．９ｍｍよりさらに大きければ、第２伝送ゲートトレンチＴＧＨ２の縦横比が増加して第２伝送ゲートトレンチＴＧＨ２内部に、第２伝送ゲートＴＧ２を形成するための工程での不良が発生しうる。逆に、第２伝送ゲートＴＧ２の第２高さｈ２が０．１ｍｍよりさらに小さければ、光電変換領域ＰＤからの離隔距離が増加し、第２伝送ゲートＴＧ２によるゲート性能が減少しうる。

【0036】

例示的な実施例において、第１及び第２伝送ゲートＴＧ１、ＴＧ２の一部分が基板１１０の第１面１１０Ｆ１上に突出してピクセルゲートＰＸＧの上面と同じレベルに配置される上面を有し、第１及び第２伝送ゲートＴＧ１、ＴＧ２の側壁にもスペーサ１４４が配置されうる。

【0037】

例示的な実施例によれば、ピクセルゲートＰＸＧが相対的に大きいサイズを有し（例えば、基板１１０の第１面１１０Ｆ１または第２面１１０Ｆ２に平行に延びる平面図または水平面において相対的に大きい体積及び／または相対的に大きい面積ａ＿ｐを有し、ここで、ピクセルゲートＰＸＧの体積及び／または面積ａ＿ｐは、第１伝送ゲートＴＧ１の対応する体積及び／または面積よりさらに大きくもなる）、ピクセルゲートＰＸＧと第１伝送ゲートＴＧ１との間に配置される第２伝送ゲートＴＧ２が第１伝送ゲートＴＧ１より小型（小さいサイズ）（例えば、平面図において、または水平面においてさらに小さな体積及び／またはさらに小さな面積）を有しうる。例えば、第１及び第２伝送ゲートＴＧ１、ＴＧ２は、基板１１０の第１面１１０Ｆ１または第２面１１０Ｆ２に平行に延びる水平面でそれぞれ面積ａ１、ａ２を有し、ａ２は、ａ１よりさらに小さい。これにより、ピクセルＰＸのノイズが減少するか、ソースフォロワゲイン(gain)特性が向上し、第２伝送ゲートＴＧ２が第１伝送ゲートＴＧ１よりさらに小さなサイズを有することにより、そして、さらに小さなサイズは、第２伝送ゲートＴＧ２が第１伝送ゲートＴＧ１の対応する寸法（例えば、Ｘ方向への幅ｗ１、Ｘ－Ｙ面での面積ａ１、体積など）よりさらに小さい、少なくとも１つの寸法（例えば、Ｘ方向への幅ｗ２、Ｘ－Ｙ面での面積ａ２、体積など）を有することにより、ピクセルＰＸの性能及びそれを含むイメージセンサまたは電子素子の性能が向上しうる。また、ピクセルゲートＰＸＧと第２伝送ゲートＴＧ２との離隔距離が小さくても、ピクセルＰＸ内部に不純物イオンを注入するためのイオン注入工程でのドープ剤の局所的な妨害現象が防止され、ピクセルＰＸ内部に光電変換領域ＰＤを介してポテンシャルハンプ(potential hump)のないポテンシャルプロファイルが得られる。したがって、ピクセルＰＸ内の光電変換領域ＰＤからフローティング拡散領域ＦＤまでの電子移動がポテンシャルハンプによって妨害されず、第２伝送ゲートＴＧ２が第１伝送ゲートＴＧ１よりさらに小さなサイズを有することにより、ピクセルＰＸの性能及びそれを含むイメージセンサまたは電子素子の性能が向上しうる。

【0038】

基板１１０の第１面１１０Ｆ１上には、埋込み絶縁層１６０が配置されうる。埋込み絶縁層１６０は、グラウンド領域ＧＮＤ、フローティング拡散領域ＦＤ、素子分離膜１１２、ピクセルゲートＰＸＧ、及び伝送ゲートＴＧをカバーすることができる。例示的な実施例において、埋込み絶縁層１６０は、シリコン窒化物、シリコン酸窒化物を含みうる。

【0039】

基板１１０の第１面１１０Ｆ１上には、埋込み絶縁層１６０を貫通するコンタクト１６２が配置されうる。例えば、コンタクト１６２は、埋込み絶縁層１６０を貫通して活性領域ＡＣＴ、伝送ゲートＴＧ、及びピクセルゲートＰＸＧに電気的に連結されうる。

【0040】

例示的な実施例において、伝送ゲートＴＧの上面上に１つのコンタクト１６２が配置されうる。コンタクト１６２は、第２埋込みゲートＧＢ２と垂直オーバーラップされる位置に配置されるように例示的に図示されたが、他の実施例において、第１埋込みゲートＧＢ１上に配置されても、他の実施例においてゲート連結部ＧＣ上に配置されてもよい。

【0041】

埋込み絶縁層１６０上には、上部配線構造物１７０が配置されうる。上部配線構造物１７０は、複数層の積層構造から構成される。上部配線構造物１７０は、配線層１７２及び配線層１７２を取り囲む絶縁層１７４を含みうる。配線層１７２は不純物がドーピングされるか、ドーピングされていないポリシリコン、金属、金属シリサイド、金属窒化物、または金属含有膜のうち少なくとも１つを含みうる。例えば、配線層１７２は、タングステン、アルミニウム、銅、タングステンシリサイド、チタンシリサイド、タングステン窒化物、チタン窒化物、ドーピングされたポリシリコンなどを含みうる。絶縁層１７４は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物などの絶縁物質を含みうる。

【0042】

基板１１０の第２面１１０Ｆ２上には、背面絶縁層１８２が配置されうる。背面絶縁層１８２は、基板１１０の第２面１１０Ｆ２の実質的に面積全体に配置され、背面絶縁層１８２が基板１１０の第２面１１０Ｆ２と同一レベルに配置されるピクセル素子分離膜１２０の上面と接触しうる。例示的な実施例において、背面絶縁層１８２は、ハフニウム酸化物、アルミニウム酸化物、タンタル酸化物のような金属酸化物を含みうる。他の実施例において、背面絶縁層１８２は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、低誘電率物質などの絶縁物質を含みうる。

【0043】

背面絶縁層１８２上にパッシベーション層１８４が配置され、パッシベーション層１８４上には、カラーフィルタ１８６とマイクロレンズ１８８が配置されうる。選択的に、基板１１０の第１面１１０Ｆ１上には、支持基板（図示せず）がさらに配置されうる。

【0044】

一般的にピクセルサイズが小さくなることにより、ピクセルゲートのサイズが減少し、ピクセルゲートと伝送ゲートとの距離も減少する。これにより、ピクセルのノイズが増加するか、ピクセルゲートの性能（例えば、ソースフォロワゲイン(gain)など）が減少する問題がある。また、ピクセル内部に不純物イオンを注入するためのイオン注入工程において、伝送ゲートまたはピクセルゲートがバリアとして作用することにより、光電変換領域内に不均一なドープ剤分布が得られる。

【0045】

しかし、例示的な実施例によれば、ピクセルゲートＰＸＧが相対的に大きいサイズを有し、これにより、ピクセルＰＸのノイズが減少するか、ソースフォロワゲイン(gain)特性が向上しうる。また、ピクセルゲートＰＸＧと第１伝送ゲートＴＧ１との間に配置される第２伝送ゲートＴＧ２が第１伝送ゲートＴＧ１より小さいサイズを有しうる。これにより、ピクセルゲートＰＸＧと第２伝送ゲートＴＧ２との離隔距離が小さくても、ピクセルＰＸ内部に不純物イオンを注入するためのイオン注入工程でのドープ剤の局所的な妨害現象が防止され、ピクセルＰＸ内部の光電変換領域ＰＤ内でポテンシャルハンプ(potential hump)のないポテンシャルプロファイルが得られる。したがって、ピクセルＰＸ内の光電変換領域ＰＤからフローティング拡散領域ＦＤまでの電子移動がポテンシャルハンプによって妨害されず、第２伝送ゲートＴＧ２が第１伝送ゲートＴＧ１よりさらに小さなサイズを有することにより、ピクセルＰＸの性能及びそれを含むイメージセンサまたは電子素子の性能が向上しうる。

【0046】

図６は、例示的な実施例によるイメージセンサ１００のピクセルＰＸの等価回路図である。

【0047】

図６を参照すれば、複数のピクセルＰＸは、マトリックス状に配列されうる。複数のピクセルＰＸそれぞれは、伝送トランジスタＴＸとロジックトランジスタとを含みうる。ここで、ロジックトランジスタは、リセットトランジスタＲＸ、選択トランジスタＳＸ、及びソースフォロワトランジスタＳＦＸを含みうる。リセットトランジスタＲＸは、リセットゲートＲＧを含み、選択トランジスタＳＸは、選択ゲートＳＥＬを含み、ソースフォロワトランジスタＳＦＸは、ソースフォロワゲートＳＦＧを含み、伝送トランジスタＴＸは、伝送ゲートＴＧを含みうる。

【0048】

複数のピクセルＰＸそれぞれは、光電変換領域ＰＤ及びフローティング拡散領域ＦＤをさらに含みうる。光電変換領域ＰＤは、外部から入射された光量に比例して光電荷を生成及び蓄積し、フォトダイオード、フォトトランジスタ(photo transistor)、フォトゲート、ＰＩＮフォトダイオード(Pinned Photo Diode;PPD)及びそれらの組合せが使用されうる。

【0049】

伝送ゲートＴＧは、光電変換領域ＰＤで生成された電荷をフローティング拡散領域ＦＤに伝送しうる。フローティング拡散領域ＦＤは、光電変換領域ＰＤで生成された電荷を伝送されて蓄積しうる。フローティング拡散領域ＦＤに蓄積された光電荷量によってソースフォロワトランジスタＳＦＸが制御されうる。

【0050】

リセットトランジスタＲＸは、フローティング拡散領域ＦＤに蓄積された電荷を周期的にリセットさせうる。リセットトランジスタＲＸのドレイン電極は、フローティング拡散領域ＦＤと連結され、ソース電極は、電源電圧ＶＤＤ１に連結される。リセットトランジスタＲＸがターンオン(turn-on)されれば、リセットトランジスタＲＸのソース電極と連結された電源電圧ＶＤＤ１が前記フローティング拡散領域ＦＤに伝達される。リセットトランジスタＲＸがターンオンされるとき、フローティング拡散領域ＦＤに蓄積された電荷が排出されてフローティング拡散領域ＦＤがリセットされうる。

【0051】

ソースフォロワトランジスタＳＦＸは、複数のピクセルＰＸ外部に位置する電流源（図示せず）と連結されてソースフォロワバッファ増幅器(source follower buffer amplifier)として機能し、フローティング拡散領域ＦＤでの電位変化を増幅し、これを出力ラインＶＯＵＴに出力する。

【0052】

選択トランジスタＳＸは、選択信号に応答してソースフォロワトランジスタＳＦＸの出力信号（例えば、アナログピクセル信号）をカラムラインに出力しうる。

【0053】

図７ないし図９は、例示的な実施例によるイメージセンサを示す平面図である。

【0054】

図７を参照すれば、イメージセンサ１００Ａにおいて、第１及び第２伝送ゲートＴＧ１、ＴＧ２は、角丸長方形の水平断面形状を有する。例えば、第１伝送ゲートＴＧ１は、第１水平方向Ｘに延びる角丸長方形の水平断面形状を有し、第１水平方向Ｘに沿って第１幅ｗ１を有する。第２伝送ゲートＴＧ２は、第１水平方向Ｘに延びる角丸長方形の水平断面形状を有し、第２伝送ゲートＴＧ２は、第１水平方向Ｘに沿って第１幅ｗ１より狭い第２幅ｗ２を有する。

【0055】

図８を参照すれば、イメージセンサ１００Ｂにおいて、第１及び第２伝送ゲートＴＧ１、ＴＧ２は、楕円形水平断面形状を有する。例えば、第１伝送ゲートＴＧ１は、第１水平方向Ｘに長軸を有して延びる楕円形水平断面形状を有し、第１水平方向Ｘに沿って第１幅ｗ１を有しうる。第２伝送ゲートＴＧ２は、第１水平方向Ｘに長軸を有しつつ延びる楕円形水平断面形状を有し、第２伝送ゲートＴＧ２は、第１水平方向Ｘに沿って第１幅ｗ１より狭い第２幅ｗ２を有しうる。

【0056】

図９を参照すれば、イメージセンサ１００Ｃにおいて、ピクセルゲートＰＸＧは、相対的に大きいサイズと相対的に大きい面積を有する。一部実施例において、ピクセルゲートＰＸＧと第１活性領域ＡＣ１とが構成するピクセルトランジスタＰＸＴの面積Ａ＿ＰＸＴは、ピクセルＰＸの面積Ａ＿ＰＸの５０％以上でもある。一部実施例において、ピクセルゲートＰＸＧと第１活性領域ＡＣ１とが構成するピクセルトランジスタＰＸＴの面積Ａ＿ＰＸＴは、ピクセルＰＸの面積Ａ＿ＰＸの５０％～８０％の範囲、または６０％～７０％の範囲でもある。ここで、ピクセルＰＸの面積Ａ＿ＰＸは、ピクセル素子分離膜１２０によって取り囲まれる基板１１０部分の面積を定義し、ピクセルトランジスタＰＸＴの面積Ａ＿ＰＸＴは、素子分離膜１１２によって取り囲まれる第１活性領域ＡＣＴ１の面積を定義しうる。

【0057】

例示的な実施例によれば、ピクセルゲートＰＸＧが相対的に大きいサイズを有し、これにより、ピクセルＰＸのノイズが減少するか、ソースフォロワゲイン(gain)特性が向上しうる。また、ピクセルゲートＰＸＧと第１伝送ゲートＴＧ１との間に配置される第２伝送ゲートＴＧ２が第１伝送ゲートＴＧ１より小さいサイズを有する。これにより、ピクセルゲートＰＸＧと第２伝送ゲートＴＧ２との離隔距離が小さくても、ピクセルＰＸ内部に不純物イオンを注入するためのイオン注入工程でのドープ剤の局所的な妨害現象が防止され、ピクセルＰＸ内部の光電変換領域ＰＤ内においてポテンシャルハンプ(potential hump)のないポテンシャルプロファイルが得られる。

【0058】

図１０及び図１１は、例示的な実施例によるイメージセンサ１００Ｄを示す断面図である。

【0059】

図１０及び図１１を参照すれば、第１伝送ゲートＴＧ１及び第２伝送ゲートＴＧ２は、ピクセルゲートＰＸＧの上面より低いレベルに配置される上面を有することができる。例えば、第１伝送ゲートＴＧ１は、基板１１０の第１面１１０Ｆ１と同じ垂直レベルに配置されるか、基板１１０の第１面１１０Ｆ１より低い垂直レベルに配置される上面を有する。また、第２伝送ゲートＴＧ２は、基板１１０の第１面１１０Ｆ１と同じ垂直レベルに配置されるか、基板１１０の第１面１１０Ｆ１より低い垂直レベルに配置される上面を有する。例えば、第１伝送ゲートトレンチＴＧＨ１内に、第１伝送ゲートＴＧ１の上面をカバーする絶縁層またはスペーサ層がさらに配置され、第２伝送ゲートトレンチＴＧＨ２内に、第２伝送ゲートＴＧ２の上面をカバーする絶縁層またはスペーサ層がさらに配置されうる。

【0060】

例示的な実施例において、第１伝送ゲートＴＧ１は、垂直方向Ｚに第１高さｈ１を有し、第２伝送ゲートＴＧ２は、垂直方向Ｚに第２高さｈ２を有する。例示的な実施例において、第２高さｈ２は、第１高さｈ１の８０～１２０％に該当しうる。一部例示的な実施例において、第１伝送ゲートＴＧ１の第１高さｈ１は、０．３～０．５ｍｍの範囲でもあり、第２伝送ゲートＴＧ２の第２高さｈ２は、０．２～０．６ｍｍの範囲でもある。一部実施例において、第２伝送ゲートＴＧ２の第２高さｈ２は、０．３～０．５ｍｍの範囲を有しうる。

【0061】

図１２は、例示的な実施例によるイメージセンサ１００Ｅを示す平面図である。

【0062】

図１２を参照すれば、ピクセル素子分離膜１２０によって取り囲まれる１つのピクセルＰＸ内に複数個の光電変換領域ＰＤが配置されうる。例えば、１つのピクセルＰＸは、第１ないし第４サブピクセル領域ＳＰＸ－１、ＳＰＸ－２、ＳＰＸ－３、ＳＰＸ－４を含み、第１ないし第４サブピクセル領域ＳＰＸ－１、ＳＰＸ－２、ＳＰＸ－３、ＳＰＸ－４内にそれぞれ第１ないし第４光電変換領域ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４が配置されうる。１つのピクセルＰＸの中心領域には、フローティング拡散領域ＦＤが配置されうる。第１ないし第４サブピクセル領域ＳＰＸ－１、ＳＰＸ－２、ＳＰＸ－３、ＳＰＸ－４は、１つのフローティング拡散領域ＦＤを共有し、フローティング拡散領域ＦＤに隣接して４個の光電変換領域ＰＤが配置されうる。

【0063】

例示的な実施例において、ピクセル素子分離膜１２０は、ピクセルＰＸの中心部に向かって第１方向Ｘ及び第２方向Ｙに延びる側方向延長部１２０ｅを含みうる。第１方向Ｘに沿って配置される２個のサブピクセル領域ＳＰＸの間に、及び第２方向Ｙに沿って配置される２個のサブピクセル領域ＳＰＸの間に側方向延長部１２０ｅが配置されうる。例示的な実施例において、ピクセルＰＸの中心領域に配置される側方向延長部１２０ｅ部分は、基板１１０を完全に貫通せず、基板１１０の第２面１１０Ｆ２から基板１１０の第１面１１０Ｆ１より低いレベルまで延びうる。

【0064】

図１３は、例示的な実施例によるイメージセンサの基板深さによるポテンシャルを示すグラフである。

【0065】

図１３において、比較例１ ＣＯ１は、単一伝送ゲートを有し、相対的に小型のピクセルゲートを有するイメージセンサに対応し、比較例２ ＣＯ２は、単一伝送ゲートを有し、相対的に大型のピクセルゲートを有するイメージセンサに対応し、比較例３ ＣＯ３は、デュアル伝送ゲートを有し、相対的に大型のピクセルゲートを有するイメージセンサに対応する。実施例１１ ＥＸ１１は、非対称伝送ゲートを有し、相対的に大型のピクセルゲートを有するイメージセンサに対応し、ここで、イメージセンサは、広幅を有する第１伝送ゲートＴＧ１と狭幅を有する第２伝送ゲートＴＧ２を具備する。

【0066】

図１３に図示されたように、比較例１ないし比較例３ ＣＯ１、ＣＯ２、ＣＯ３は、基板深さが－３ｍｍから０ｍｍまで減少することにより、概してポテンシャルが増加する（または、グラフにおいて下向き変化する）傾向を示すが、一部位置において（例えば、－０．５ｍｍまたは－０．２５ｍｍの深さにおいて）ポテンシャルプロファイルが逆転される（または、グラフでさらに小さな値に変化するか、上向き変化する）現象を示す。このような現象をポテンシャルハンプ(potential hump)と指称する。例えば、基板内にポテンシャルハンプが発生する場合、光電変換領域からフローティング拡散領域に向かう電子の移動が、前記ポテンシャルハンプによって妨害され、これにより、ピクセルのノイズが大きくもなる。

【0067】

一方、実施例１１ ＥＸ１１は、基板深さが－３ｍｍから０ｍｍまで減少することにより、全領域においてポテンシャルが増加する（または、グラフにおいて下向き変化する）傾向を示し、ポテンシャルハンプが観察されない。これは、実施例１１ ＥＸ１１において光電変換領域からフローティング拡散領域ＦＤまで電子移動がポテンシャルハンプによって妨害されないので、実施例１１ ＥＸ１１を含むイメージセンサまたは電子素子が向上した性能（例えば、減少したピクセルノイズ、向上したソースフォロワゲイン特性）を示すということを示す。

【0068】

図１４は、例示的な実施例によるイメージセンサの印加電圧に対するNIT(non-effective integration time)区間での残留電子を示すグラフである。

【0069】

図１４に図示されたように、比較例１ないし比較例３ ＣＯ１、ＣＯ２、ＣＯ３は、相対的に高い印加電圧でＮＩＴ区間の残留電子が開始され(onset)、印加電圧が低くなるほど、ＮＩＴ区間の残留電子が増加するが、実施例１１ ＥＸ１１は、相対的に低い印加電圧（例えば、約１．２Ｖ）でＮＩＴ区間の残留電子が開始され、比較例１ないし比較例３ ＣＯ１、ＣＯ２、ＣＯ３よりさらに減少した残留電子値を有する。

【0070】

図１５は、例示的な実施例によるイメージセンサのドーピングプロファイルを示すマッピングイメージである。図１４では、比較例３ ＣＯ３と実施例１１ ＥＸ１１の基板内部のドープ剤濃度をグレースケールで表示した。

【0071】

図１５を参照すれば、比較例３ ＣＯ３において、２個の同サイズの伝送ゲートＴＧ１ｃ、ＴＧ２ｃが形成される場合、２個の伝送ゲートＴＧ１ｃ、ＴＧ２ｃの間に、及び／または、２個の伝送ゲートＴＧ１ｃ、ＴＧ２ｃ下に（例えば、第２伝送ゲートＴＧ２ｃ下に）局所的に低いドープ剤含量を有する不均質部分ＮＨＰが形成されうる。これは、ピクセルの中央領域に配置される第２伝送ゲートＴＧ２ｃによってイオン注入工程で不純物イオンの注入が妨害される現象に起因するものと推測される。一方、実施例１１ ＥＸ１１において、第２伝送ゲートＴＧ２ｅが第１伝送ゲートＴＧ１ｅより狭幅を有するように形成される場合、第１伝送ゲートＴＧ１ｅ及び第２伝送ゲートＴＧ２ｅの間に及び／または第１伝送ゲートＴＧ１ｅ及び第２伝送ゲートＴＧ２ｅ下に相対的に均一なドープ剤含量分布が得られる。これは、ピクセルの中央領域に配置される第２伝送ゲートＴＧ２ｅが相対的に狭幅を有するように形成されることにより、イオン注入工程で、不純物イオンの注入の妨害される現象が防止されるためであると推測される。

【0072】

図１６は、例示的な実施例によるイメージセンサの基板深さによるポテンシャルを示すグラフである。図１６では、第２伝送ゲートの高さを異ならせた実施例について基板深さによるポテンシャルプロファイルがプロットされた。

【0073】

図１６を参照すれば、実施例２１ないし実施例２５ ＥＸ２１、ＥＸ２２、ＥＸ２３、ＥＸ２４、ＥＸ２５は、非対称デュアル伝送ゲート構造を有する。例えば、実施例２１ないし実施例２５ ＥＸ２１、ＥＸ２２、ＥＸ２３、ＥＸ２４、ＥＸ２５は、それぞれ０．１、０．２、０．３、０．４、及び０．５ｍｍの第２高さｈ２（図４参照）を有する第２伝送ゲートを具備し、第１伝送ゲートの第１高さｈ１は、０．４ｍｍと設定された。

【0074】

実施例２３ ＥＸ２３、実施例２４ ＥＸ２４、及び実施例２５ ＥＸ２５は、基板深が－３ｍｍから０ｍｍまで減少することにより、全領域においてポテンシャルが増加する（または、グラフで下向き変化する）傾向を示し、ポテンシャルハンプが観察されない。

【0075】

図１３ないし図１６に基づいて説明したシミュレーション結果によれば、例示的な実施例によるイメージセンサは、ノイズが減少し、優秀な動作特性（例えば、向上したゲイン）を有することができるということを確認しうる。

【0076】

図１７は、例示的な実施例によるイメージセンサ１１００の構成を示すブロック図である。

【0077】

図１７を参照すれば、イメージセンサ１１００は、ピクセルアレイ１１１０、コントローラ１１３０、ロウドライバ１１２０及びピクセル信号処理部１１４０を含みうる。イメージセンサ１１００は、図１ないし図１２で説明したイメージセンサ１００、１００Ａ、１００Ｂ．１００Ｃ、１００Ｄ、１００Ｅのうちの少なくとも１つを含む。

【0078】

ピクセルアレイ１１１０は、２次元的に配列された複数の単位ピクセルを含み、各単位ピクセルは、光電変換素子を含みうる。光電変換素子は、光を吸収して電荷を生成し、生成された電荷による電気的信号（出力電圧）は、垂直信号ラインを介してピクセル信号処理部１１４０に提供されうる。ピクセルアレイ１１１０が含む単位画素は、ロウ(row)単位で一回に１つずつ出力電圧を提供し、これにより、ピクセルアレイ１１１０の１つのロウに属する単位ピクセルは、ロウドライバ１１２０が出力する選択信号によって同時に活性化されうる。選択されたロウに属する単位ピクセルは、吸収した光による出力電圧に対応するカラムの出力ラインに提供しうる。

【0079】

コントローラ１１３０は、ピクセルアレイ１１１０が光を吸収して電荷を蓄積させるか、蓄積された電荷を臨時に保存させ、保存された電荷による電気的信号をピクセルアレイ１１１０の外部に出力するように、ロウドライバ１１２０を制御することができる。また、コントローラ１１３０は、ピクセルアレイ１１１０が提供する出力電圧を測定するように、ピクセル信号処理部１１４０を制御することができる。

【0080】

ピクセル信号処理部１１４０は、相関二重サンプラ（ＣＤＳ）１１４２、アナログ－デジタルコンバータ（ＡＤＣ）１１４４及びバッファ１１４６を含みうる。相関二重サンプラ１１４２は、ピクセルアレイ１１１０によって提供された出力電圧をサンプリング及びホールドしうる。相関二重サンプラ１１４２は、特定のノイズレベルと生成された出力電圧によるレベルを二重サンプリングし、その違いに該当するレベルを出力しうる。また、相関二重サンプラ１１４２は、ランプ信号生成器１１４８が生成したランプ信号を入力されて互いに比較して比較結果を出力することができる。

【0081】

アナログ－デジタルコンバータ１１４４は、相関二重サンプラ１１４２から受信するレベルに対応するアナログ信号をデジタル信号に変換しうる。バッファ１１４６は、デジタル信号をラッチ(latch)することができ、ラッチされた信号は、順次にイメージセンサ１１００の外部に出力されてイメージプロセッサ（図示せず）に伝達されうる。

【0082】

前述したように図面と明細書において例示的な実施例が開示された。本明細書において特定の用語を使用して実施例が説明されたが、これは、単に本開示の技術的思想を説明するための目的で使用されたものであって、意味限定や特許請求の範囲に記載された本開示の範囲を制限するために使用されたものではない。したがって、本技術分野の通常の知識を有する者であれば、それらから多様な変形及び均等な他の実施例が可能であるという点を理解するであろう。よって、本開示の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されねばならない。

【符号の説明】

【0083】

１００ イメージセンサ
ＰＸＴ ピクセルトランジスタ
ＴＧ１ 第１伝送ゲート
ＴＧ２ 第２伝送ゲート

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】