特開 2024-8666 半導体素子

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024008666

(43)【公開日】2024-01-19

(54)【発明の名称】半導体素子

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240112BHJP

   H01L 29/06 20060101ALI20240112BHJP

【ＦＩ】

H01L29/78 301S

H01L29/78 301G

H01L29/78 301D

H01L29/06 301D

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022110712

(22)【出願日】2022-07-08

(71)【出願人】

【識別番号】000106276

【氏名又は名称】サンケン電気株式会社

(72)【発明者】

【氏名】▲高▼橋 健一郎

【テーマコード（参考）】

5F140

【Ｆターム（参考）】

5F140AA23

5F140AA25

5F140AC21

5F140BF04

5F140BG08

5F140BG11

5F140BG12

5F140BG14

5F140CB04

(57)【要約】

【課題】
ゲート電極の側壁上に設けられたスペーサ及びその直下での電界の局所的な高まりを弱めた半導体素子を提供する。
【解決手段】
制御電極の第１の主電極側の側壁上に形成され、シリコン酸化膜よりも禁制帯幅が狭い材料からなるスペーサと、スペーサと対向する第１半導体領域の表面に形成された第２導電型の半導体領域とを備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１導電型の第１半導体領域と、
前記第１半導体領域に隣接された第２導電型の第２半導体領域と、
前記第２半導体領域上に形成された第１導電型の第３半導体領域と、
前記第１半導体領域上から前記第２半導体領域上を介して前記第３半導体領域上にわたって形成された制御電極と、
前記第１半導体領域と電気的に接続した第1の主電極と、
前記第３半導体領域と電気的に接続した第２の主電極と、
前記制御電極の前記第１の主電極側の側壁上に形成され、シリコン酸化膜よりも禁制帯幅が狭い材料からなるスペーサと、
前記スペーサと対向する前記第１半導体領域の表面に形成された第２導電型の第４半導体領域とを備えることを特徴とする半導体素子。

【請求項2】

前記第１半導体領域の表面上に前記第１半導体領域より不純物濃度が高い第１導電型の第５半導体領域（ドレインコンタクト）が形成され、前記第1の主電極は第５半導体領域と接続しており、
前記第４半導体領域は、前記第５半導体領域から離間していることを特徴とする請求項１に記載の半導体素子。

【請求項3】

前記第４半導体領域は、前記第２半導体領域から離間していることを特徴とする請求項２に記載の半導体素子。

【請求項4】

前記第４半導体領域は前記第２半導体領域よりも不純物濃度が高いことを特徴とする請求項１から３の何れか１項に記載の半導体素子。

【請求項5】

前記スペーサは窒化物系の膜またはＴＥＯＳで形成されていることを特徴とする請求項１から３の何れか１項に記載の半導体素子。

【請求項6】

前記スペーサは窒化物系の膜またはＴＥＯＳで形成されていることを特徴とする請求項４に記載の半導体素子。

【請求項7】

アナログ回路又はパワースイッチング素子のゲート駆動回路で利用されることを特徴とする請求項１から３の何れか１項に記載の半導体素子。

【請求項8】

アナログ回路又はパワースイッチング素子のゲート駆動回路で利用されることを特徴とする請求項６に記載の半導体素子。

【発明の詳細な説明】

【技術分野】

【0001】

ＣＭＯＳ回路用の半導体素子１は、図７で示すように、半導体基板２上にゲート酸化膜３を介してゲート電極４が形成されている。半導体素子１を上方から平面的に見て、ゲート電極４下の半導体基板２の表面領域と半導体基板２に内包される高濃度ドレイン領域７との間には、高濃度ドレイン領域７と同じ導電型の低濃度ドレイン領域５が設けられている。そして低濃度ドレイン領域５上であってゲート電極４の側方にはスペーサと称する側壁絶縁物６が形成されている。

【0002】

このような半導体素子１は、下記特許文献１の従来技術などで記載のように、半導体基板２の表面上にゲート酸化膜３とゲート電極４を形成した後、ゲート電極４をマスクの一端として低濃度ドレイン拡散層をイオン注入により形成する。その後、ゲート電極４の側壁上に側壁絶縁物６を形成し、側壁絶縁物６をマスクの一端として、高濃度ドレイン領域７をイオン注入により形成し、低濃度ドレイン拡散層の残りの領域が低濃度ドレイン領域５となる。

【0003】

また、特許文献２の図２に示すように、Ｎ型の低濃度ドレイン領域２１６に内包されるＮ型の高濃度ドレイン領域２０８と、Ｎ型の高濃度ドレイン領域２０８とゲート電極２１０との間の半導体基板上においてソース電極と電気的に接続したダミー・ゲート２３０と、半導体基板上の酸化膜２２４を備える半導体素子の構造が公知である。更に、特許文献２の半導体素子において、Ｎ型の高濃度ドレイン領域２０８とダミー・ゲート２３０との間のＮ型の低濃度ドレイン領域２１６／酸化物膜２２４の界面に、Ｐ型の低濃度拡散領域２１４を備えている。高電界により加速された高エネルギー状態の自由電子の格子衝突により引き起こされるホットキャリアはＮ型の低濃度ドレイン領域２１６／酸化物膜２２４の界面で捕獲されやすいが、Ｐ型の低濃度拡散領域２１４を設けることで、Ｎ型の低濃度のドレイン領域２１６／酸化物膜２２４の界面からホットキャリアを離間させることができる。その結果、ホットキャリアが低濃度のドレイン領域２１６／ゲート酸化膜２２４との界面で捕獲かつ累積されていく程度を軽減することができ、半導体素子の劣化の進行を抑制されることが記載されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開平９－９２８３０号公報

【特許文献2】特開２００５－１０９４８３号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

例えば、ＣＭＯＳ回路で使用されるような、横型の絶縁ゲート型半導体素子（以下、特に断りのない限り、単に半導体素子と記す）がオフ状態の時、半導体素子には図８で示すように、ゲート電極４と高濃度ドレイン領域７とで挟まれた領域、すなわち、ゲート電極４側方のスペーサ６及びその直下の低濃度ドレイン領域５の両構造物に渡る領域の電界は局所的に高くなる。

【0006】

また、ゲート電極４の側壁上に形成するスペーサ６は、スペーサ６となる絶縁物質の膜を全面に堆積した後、ゲート電極４の表面が完全に露出するまで異方性のエッチングを行い、ゲート電極４の側面上に絶縁物質をスペーサ６として残す、いわゆるエッチバックプロセスにより形成される。最小加工寸法が0.5マイクロメートル程度まで、スペーサ６は半導体基板２の表面に形成させる酸化膜と同種の酸化膜が用いられてきた。

【0007】

しかしながら、最小加工寸法が0.3マイクロメートル程度より微細となると、露光のためのより厳しい基板表面の平坦性を確保する必要があるため、酸化膜とのエッチング選択比を高く保てる窒化物系の膜やＴＥＯＳ等が一般的に採用されている。スペーサ６として窒化物系の膜やＴＥＯＳ等を用いることは、上記製造方法上の利点はあるが、窒化物系の膜やＴＥＯＳ等はシリコン酸化膜よりバンドギャップが狭い。半導体素子がオフ状態の時、ドレイン・ゲート間が高電界状態となる。さらに、その電界方向に従う自由電子の移動元であるゲート電極４が自由電子の供給源となり、かつ、その反対方向のスペーサ６と半導体表面との間に、自由電子の流出を阻止する、電位障壁が高い酸化膜がある。すると、供給源から注入された自由電子はスペーサ６の窒化物系の膜やＴＥＯＳ等の中に捕獲されて固定電荷となる。やがてこの固定電荷は蓄積されていき、その電荷量は増大していくことになる。

【0008】

この窒化物系の膜やＴＥＯＳ等をスペーサ６とした半導体素子は、0.3マイクロメータ程度よりも微細な最小加工寸法のＣＭＯＳ論理回路を主たる用途としているが、この程度まで微細化を進めた論理回路は、論理間の電位差(「1」と「0」のそれぞれの状態に対応する電位の差)が通常２ボルト程度までと低く制限されている。この低く制限された電圧で半導体素子を使用する場合、窒化物系の膜やＴＥＯＳ等をスペーサ６として使用しても、スペーサ６には自由電子の注入が生じる程度の高電界までとはなっておらず、スペーサ６に固定電荷として蓄積されないので、半導体素子は信頼性上の問題を生じない。

【0009】

しかしながら、アナログ回路や、パワースイッチング素子のゲート駆動回路などにおいては、ダイナミックレンジや、オン状態とオフ状態の電流比を確保する必要があることなどから、半導体素子の動作電圧を低くすることはできず、通常は少なくとも６ボルト程度は必要となる。

【0010】

上述した応用製品においても、ＣＭＯＳ論理回路用とアナログ回路用の半導体素子の基本的な構造は同じであるが、各端子間における許容電圧は、前者は２ボルト程度以下、後者は、６ボルト程度以上となる。

【0011】

アナログ回路用の半導体素子として各端子間の許容電圧を高めた構造として、ＣＭＯＳ論理回路用の半導体素子に比べて、ゲート酸化膜３を厚くする構造(例えば、ＣＭＯＳ論理回路用のゲート酸化膜３の厚みが５ナノメートルであるのに対し、アナログ回路用のゲート酸化膜３の厚みが１８ナノメートル）や、高濃度ドレイン領域７とゲート電極４との間隔をスペーサ６の幅以上に離間させ、その離間させた領域もスペーサ６の直下と同じ低濃度ドレイン領域５を延伸させて形成させる構造も知られている。

【0012】

スペーサ６に酸化膜を用いた構造においては、上述した構造上の変更で端子間電圧が６ボルト程度の用途では問題なく対応できたが、スペーサ６に窒化物系の膜やＴＥＯＳ等を用いた構造では、ゲート電極４と高濃度ドレイン領域７との間隔を更に広げても、ゲート電極４からスペーサ６への自由電子の注入が問題とならない程度まで抑制することができず、スペーサ６への自由電子の注入とそこでの蓄積と帯電が生じていた。つまり、窒化物系の膜やＴＥＯＳ等のシリコン酸化膜よりも禁制帯幅が狭い材料をスペーサ６として利用する場合、スペーサ６及びその直下の電界が局所的に高まりを弱めた構造とする必要がある。

【0013】

そこで、本発明の課題は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する半導体素子を提供することを目的とする。

【課題を解決するための手段】

【0014】

本発明の半導体素子は、第１導電型の第１半導体領域と、第１半導体領域に隣接された第２導電型の第２半導体領域と、第２半導体領域上に形成された第１導電型の第３半導体領域と、第１半導体領域上から第２半導体領域上を介して第３半導体領域上にわたって形成された制御電極と、第１半導体領域と電気的に接続した第1の主電極と、第３半導体領域と電気的に接続した第２の主電極と、制御電極の第１の主電極側の側壁上に形成され、シリコン酸化膜よりも禁制帯幅が狭い材料からなるスペーサと、スペーサと対向する第１半導体領域の表面に形成された第２導電型の第４半導体領域とを備えることを特徴とする。

【発明の効果】

【0015】

本発明によれば、半導体素子がオフ状態の時の電界集中する箇所がスペーサ及びその直下の半導体領域からドレイン電極側の半導体領域へと移動し、スペーサ及びその直下の半導体領域の表面近傍における電界の局所的な高まりを抑制することができる。

【図面の簡単な説明】

【0016】

【図1】本願発明の一実施形態の半導体素子を示す模式的な断面図である。

【図2】本願発明の一実施形態の半導体素子を示す模式的な断面図と各半導体領域とゲート電極との位置関係について示す平面図である。

【図3】本願発明の一実施形態の半導体素子における深さ方向に対する逆導電型低濃度領域１６とその下のドレイン領域１１の不純物濃度を示すグラフである。

【図4】本願発明の一実施形態の半導体素子におけるドレイン・ソース間電圧に対する逆導電型低濃度領域１６の電位を示すグラフである。

【図5】本願発明の一実施形態の半導体素子におけるゲート電極から逆導電型低濃度領域及びこれらの近傍における電界分布を示すシミュレーション結果である。

【図6】本願発明の第２の実施形態の半導体素子を示す模式的な断面図である。

【図7】従来の半導体素子を示す模式的な断面図である。

【図8】従来の半導体素子におけるゲート電極とその近傍における電界分布を示すシミュレーション結果である。

【発明を実施するための形態】

【0017】

図面を参照して、以下の説明書により、本願の前述及びその他の特徴が明らかになる。明細書および図面において、本願の原則が適用可能であることを示す一部の実施形態が具体的に開示されているが、本願は、記載された実施形態に限定されるものではなく、逆に、本願は、添付の請求の範囲内に含まれる全ての修正、変形および均等物を含むことが理解されるべきである。以下、本出願の様々な実施形態について、図面を用いて説明する。これらの実施形態は例示的であり、本願に対する制限ではない。

【0018】

本願の実施形態において、用語「第1」、「第2」、「上」、「下」等は、異なる要素を区別するために用いられるが、これらの要素の空間的配列や時間的順序等を示すものではなく、これらの要素はこれらの用語に限定されるべきではない。用語「および／または」は、関連付けられて列挙された用語の1つまたは複数のうちのいずれかおよびすべての組合せを含む。「含む」、「有する」などの用語は、記載された特徴、要素、要素またはコンポーネントの存在を意味するが、1つまたは複数の他の特徴、要素、要素またはコンポーネントの存在または追加は除外されない。「対向」などの用語は、対向するものの間に1つまたは複数の他の特徴、要素、要素またはコンポーネントの存在または追加は除外されない。

【0019】

本願の実施形態において、単数形「一」、「当該」等は複数形を含み、広義には「一」又は「一」に限定されるものではなく「一」又は「複数」と理解されるべきである。さらに、「記載された」という用語は、文脈が特に明示的に示されない限り、単数形および複数形を含むものと理解されるべきである。さらに、用語「根拠」は、「少なくとも部分的には......に基づいている」と理解され、用語「根拠」は、文脈が特に明確に指摘されていない限り、「少なくとも部分的には......に基づいている」と理解されるべきである。
（第１の実施形態）

【0020】

本願発明の第1の実施形態の半導体素子１は、ソース電極とドレイン電極との間の電流のオン・オフがゲート電極の電位で制御されるＭＯＳＦＥＴであり、特に、ソース電極、ドレイン電極、ゲート電極の全てが半導体基板の表面側に設けられた横型ＭＯＳＦＥＴである。

【0021】

図１は、この半導体素子１００の構造を示す断面図である。この半導体素子１００においては、第２導電型（例えばＰ型）のシリコンで構成された半導体基板１０が用いられた横型ＭＯＳＦＥＴが構成され、図１では横型ＭＯＳＦＥＴに対応する部分が示されている。実際にはこれ以外の領域で他の半導体素子を含む集積回路が半導体基板１０を用いて形成されている。

【0022】

半導体基板１０の表面側には、第1導電型（例えばＮ型）のドレイン領域（第１半導体領域）１１と、第２導電型（例えばＰ型）のベース領域（第２半導体領域）１２とが隣接して配置されている。図２においてドレイン領域１１と半導体基板１０が区別されているが、ドレイン領域１１と半導体基板１０とが１つの半導体領域となっていてもよい。

【0023】

ベース領域１２の表面上には、第1導電型（例えばＮ型）のソース領域（第３半導体領域）１５とソース領域１５よりも不純物濃度が高い第1導電型（例えばＮ型）のソースコンタクト領域１３が配置されており、ソース電極Ｓがソースコンタクト領域１３と電気的に接続している。ベース領域１２の表面上には、ソースコンタクト領域１３と隣接配置した第２導電型（例えばＰ型）のコンタクト領域１４が形成されていてもよい。コンタクト領域１４はソース電極Ｓと電気的に接続している。

【0024】

ドレイン領域１１の表面上には第２導電型（例えばＰ型）の逆導電型低濃度領域１６とドレイン領域１１よりも不純物濃度が高い第1導電型（例えばＮ型）のドレインコンタクト領域１７とが離間して配置されている。ドレインコンタクト領域１７はドレイン電極Ｄと電気的に接続している。

【0025】

逆導電型低濃度領域１６はスペーサ層２０の直下に配置されているが、逆導電型低濃度領域１６とスペーサ層２０との間に薄い酸化膜等が挟まっていてもよい。逆導電型低濃度領域１６はベース領域１２や半導体基板１０と離間している。逆導電型低濃度領域１６の不純物濃度は１Ｅ１７／ｃｍ３以上、例えば１Ｅ１８／ｃｍ３から５Ｅ１８／ｃｍ３であり、逆導電型低濃度領域１６の不純物濃度はベース領域１２の不純物濃度よりも高いことが望まく、逆導電型低濃度領域１６の不純物濃度は半導体素子１がオフ状態の時に逆導電型低濃度領域１６が完全には空乏化しない程度の濃度となっている。図３は深さ方向に対する逆導電型低濃度領域１６からドレイン領域１１の上部に至る不純物濃度分布を示しており、逆導電型低濃度領域１６は深さ方向ではガウス分布に近い分布となっている。逆導電型低濃度領域１６は半導体素子１００の外部からの所定の電位で固定されておらず、フローティング状態であることが好ましい。図４で示すように、ドレイン電極Ｄの電位を上げても（ドレイン・ソース間電圧を上げても）逆導電型低濃度領域１６の電位は構造で決まる所定の電位以下に抑制され、半導体素子１００の耐圧はドレインコンタクト領域１７と逆導電型低濃度領域１６との間の構造でほぼ決まる。ただし、逆導電型低濃度領域１６はフローティング状態でなくてもよく、所定の印加電位を与えてもよい。逆導電型低濃度領域１６はゲート電極１８と自己整合させるプロセスでイオン注入法を用いて形成してもよい。

【0026】

ソース領域１５上からベース領域１２上、そしてドレイン領域１１上にかけてゲート絶縁膜１９を介してポリシリコンからなるゲート電極１８が形成されている。ゲート電極１８の側面にはスペーサ２０が形成されている。スペーサ２０は微細化のためにシリコン酸化膜よりも禁制帯幅が狭い材料からなり、例えば、Ｓｉ3Ｎ4に代表されるシリコン窒化膜などの窒化物系を含む材料やＴＥＯＳなどのシリコン酸化膜よりも禁制帯幅が狭い材料で形成されている。

【0027】

次に半導体素子１００においてスペーサ２０およびその直下の半導体領域表面近傍での電界の局所的な高まりを抑制される点について説明する。逆導電型低濃度領域１６がフローティング状態の時、半導体素子１００がオフ状態でドレイン電極Ｄの電位を上げても、逆導電型低濃度領域１６の電位は、図４で示すように、構造で決まる所定の電位以下の電位に抑制される。すると、図５の半導体素子１００に生じる電界分布で示すように、電界の局所的な高まりは逆導電型低濃度領域１６の右側（ドレイン電極Ｄ側）に移動し、スペーサ２０及びその底部直下の半導体領域表面近傍で局所的に電界が高まることを抑制することができる。また、半導体素子１００がオン状態の時、導電型自由キャリア(自由電子または自由正孔)は、ソース領域１５からゲート絶縁膜１９の直下を経由しドレイン領域１１に流れ込む。その際、導電型自由キャリアは逆導電型低濃度領域１６を迂回し、逆導電型低濃度領域１６の直下のドレイン領域１１内を通過する。なお、逆導電型低濃度領域１６を設けることで、スペーサ２０直下の電界も低く抑制されている。一般に、自由電子が、電界が存在する結晶中を通過する際、自由電子が結晶を構成している原子にある確率で衝突し、衝突された原子は、自らの電子を自由電子として放出する(インパクトイオン化現象という)。その新たに放出された自由電子は、衝突前の自由電子、すなわち、電界による加速によって衝突直前までに得たエネルギと同程度のエネルギをもっており、放出直後は、エネルギの大きさゆえ、電界に従った方向に移動するとは限らず、例えば、衝突した位置の直近にゲート絶縁膜１９や窒化物系の膜やＴＥＯＳ膜などのスペーサ２０があれば、そこで捕獲されて固定電荷として蓄積されていく。これにより、従来の半導体素子はゲート閾値が変動したり、オン抵抗の増大などの経時的な特性変動が生じる恐れがある。本発明の一実施形態の半導体素子１００によれば、逆導電型低濃度領域１６により、ゲート絶縁膜１９やスペーサ２０及びその直近でのインパクトイオン化現象は抑制でき、半導体素子１００の信頼性上の劣化を抑制することができる。

【0028】

なお、逆導電型低濃度領域１６に所定の電位を与えているとき、逆導電型低濃度領域１６の電位は半導体素子１００がオフ状態でドレイン電極Ｄの電位を上げても、その値になる。その結果、電界の局所的な高まりは逆導電型低濃度領域１６の右側（ドレイン電極Ｄ側）になり、スペーサ２０及びその底部直下の半導体領域表面近傍で局所的に電界が高まることを抑制することができる。したがって、半導体素子１００は前述と同様の効果を得ることができる。
（第２の実施形態）

【0029】

本願発明の第２の実施形態の半導体素子１００aは、図６で示すように、逆導電型低濃度領域１６に隣接して設けられたＰ＋半導体領域２１とＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）領域２２とＳＴＩ領域２２の上にソース電極Ｓと電気的に接続したポリシリコン電極２３とを備える。ＳＴＩ領域２２は微細な溝を半導体基体１の表面に形成した後、溝を絶縁膜で埋め込んだものである。
半導体素子１００aにおいても、半導体素子１００と同様に、ゲート電極１８の側壁上に設けられたスペーサ２０およびその直下の半導体領域表面近傍での電界の局所的な高まりを抑制することができる。さらにＳＴＩ領域２２のゲート電極１８側にバーズビークが生じたとしても、バーズビークに局所的の高電界が生じることも抑制することができる。

【0030】

同様に、以上の説明にはいくつかの具体的な実施形態の詳細が含まれているが、これらの詳細は本発明の範囲の制限として解釈すべきではなく、具体的な実施形態の特定の特徴の説明として解釈すべきである。独立した実施形態の文脈の中で記載されたいくつかの特徴は、別個の実施形態において組み合わせて実施されてもよい。逆に、個別の実施形態の文脈に記載された様々な特徴は、複数の実施形態において個別または適切な組み合わせで実施されてもよい。

【0031】

本発明を構造的特徴および/または方法論的行為特有の言語で記述しているが、特許請求の範囲において限定される本発明は、上記特定の特徴または行為に限定される必要はないことを理解されたい。逆に、上述したような特定の特徴及び行為は、これらの請求項を実施するための例示的な形態として開示される。

【0032】

以上、特定の実施形態に関連して本願について説明したが、これらの説明はすべて例示的であり、本願の保護範囲の制限ではないことを当業者は認識すべきである。当業者は、本願の精神及び原理に基づいて、本願に対して種々の変形及び修正を行うことができ、これらの変形及び修正も本願の範囲内にある。

【符号の説明】

【0033】

活性領域（能動領域）
１０ 半導体基板
１１ ドレイン領域（第１半導体領域）
１２ ベース領域（第２半導体領域）
１３ ソースコンタクト領域
１４ Ｐ型コンタクト領域
１５ ソース領域（第３半導体領域）
１６ 逆導電型低濃度領域
１７ ドレインコンタクト領域
１８ ゲート電極
１９ ゲート絶縁膜
２０ スペーサ
１００ 半導体素子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】