特開 2024-87499 半導体記憶装置および半導体記憶装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024087499

(43)【公開日】2024-07-01

(54)【発明の名称】半導体記憶装置および半導体記憶装置の製造方法

(51)【国際特許分類】

   H10B 43/50 20230101AFI20240624BHJP

   H01L 21/336 20060101ALI20240624BHJP

【ＦＩ】

H10B43/50

H01L29/78 371

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022202347

(22)【出願日】2022-12-19

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】池山 拓斗

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP18

5F083EP22

5F083EP47

5F083EP48

5F083EP76

5F083ER03

5F083ER09

5F083ER14

5F083ER19

5F083GA10

5F083JA03

5F083JA04

5F083JA05

5F083JA19

5F083JA39

5F083KA01

5F083KA05

5F083KA11

5F083LA12

5F083LA16

5F083LA20

5F083MA06

5F083MA16

5F083MA19

5F083PR03

5F083PR05

5F083ZA28

5F101BA45

5F101BB02

5F101BC02

5F101BD16

5F101BD30

5F101BD34

5F101BE07

5F101BH14

5F101BH15

(57)【要約】

【課題】リソグラフィの補正マージンを確保して寸法変換差を低減すること。
【解決手段】実施形態の半導体記憶装置は、階段部が、複数の板状部で分割された領域であって、第２の方向にこの順に隣接する第１乃至第３の領域を有し、第２の方向に沿う断面で見た場合に、第１乃至第３の領域のそれぞれは、第２の方向に並び、異なる高さ位置を有する複数のテラス面を有し、第１及び第２の領域では、複数の板状部のうち第１及び第２の領域を分割する板状部に対して、複数のテラス面の高さ位置の配置が線対称となっており、第２及び第３の領域では、複数の板状部のうち第２及び第３の領域を分割する板状部に対して、複数のテラス面の高さ位置の配置が非線対称となっている。
【選択図】図２

【特許請求の範囲】

【請求項1】

複数の導電層と複数の絶縁層とが１層ずつ交互に積層された積層体と、
前記複数の導電層が階段状に加工された階段部と、
前記積層体の積層方向および前記積層方向に交差する第１の方向に前記積層体内を延び、前記積層方向と前記第１の方向とに交差する第２の方向に、前記積層体および前記積層体の前記階段部を分割する複数の板状部と、を備え、
前記階段部は、
前記複数の板状部で分割された領域であって、前記第２の方向にこの順に隣接する第１乃至第３の領域を有し、
前記第２の方向に沿う断面で見た場合に、
前記第１乃至第３の領域のそれぞれは、前記第２の方向に並び、異なる高さ位置を有する複数のテラス面を有し、
前記第１及び第２の領域では、前記複数の板状部のうち前記第１及び第２の領域を分割する板状部に対して、前記複数のテラス面の高さ位置の配置が線対称となっており、
前記第２及び第３の領域では、前記複数の板状部のうち前記第２及び第３の領域を分割する板状部に対して、前記複数のテラス面の高さ位置の配置が非線対称となっている、
半導体記憶装置。

【請求項2】

前記階段部は、
前記複数の板状部で分割された領域であって、前記第２の領域の反対側で前記第３の領域に隣接する第４の領域を更に有し、
前記第２の方向に沿う断面で見た場合に、
前記第４の領域は、前記第２の方向に並び、異なる高さ位置を有する複数のテラス面を有し、
前記第３及び第４の領域では、前記複数の板状部のうち前記第３及び第４の領域を分割する板状部に対して、前記複数のテラス面の高さ位置の配置が非線対称となっている、
請求項１に記載の半導体記憶装置。

【請求項3】

前記階段部は、
前記複数の板状部で分割された領域であって、前記第３の領域の反対側で前記第４の領域に隣接する第５の領域を更に有し、
前記第２の方向に沿う断面で見た場合に、
前記第５の領域は、前記第２の方向に並び、異なる高さ位置を有する複数のテラス面を有し、
前記第４及び第５の領域では、前記複数の板状部のうち前記第４及び第５の領域を分割する板状部に対して、前記複数のテラス面の高さ位置の配置が線対称となっている、
請求項２に記載の半導体記憶装置。

【請求項4】

前記第２の方向に沿う断面で見た場合に、
前記第１乃至第５の領域のそれぞれは、前記複数の導電層のうち、前記積層方向に連続する導電層をテラス面とする３つのテラス面を有する、
請求項３に記載の半導体記憶装置。

【請求項5】

前記階段部では、
前記複数の導電層のうち、前記第１の方向に並ぶテラス面の導電層の階層が３つずつ増加していく、
請求項３に記載の半導体記憶装置。

【請求項6】

前記第２の方向に沿う断面で見た場合に、
前記第１乃至第５の領域のそれぞれは、前記複数の導電層のうち、前記積層方向に連続する導電層をテラス面とする４つのテラス面を有する、
請求項３に記載の半導体記憶装置。

【請求項7】

前記階段部では、
前記複数の導電層のうち、前記第１の方向に並ぶテラス面の導電層の階層が４つずつ増加していく、
請求項３に記載の半導体記憶装置。

【請求項8】

複数の第１の絶縁層と複数の第２の絶縁層とが１層ずつ交互に積層された積層体を形成し、
前記複数の第１の絶縁層が階段状に加工された階段部を形成し、
前記積層体の積層方向および前記積層方向に交差する第１の方向に前記積層体内を延び、前記積層方向と前記第１の方向とに交差する第２の方向に、前記積層体および前記積層体の前記階段部を分割する複数の板状部を形成し、
前記階段部を形成するときは、
前記複数の板状部で分割されることとなる領域であって、前記第２の方向にこの順に隣接する第１乃至第３の領域に跨って、前記第１乃至第３の領域の前記第２の方向の幅未満の幅を前記第２の方向に有するよう第１のマスクパターンを形成し、
前記第１のマスクパターンから露出する前記積層体の表面から、前記複数の第１及び第２の絶縁層のうち１対の第１及び第２の絶縁層を除去し、
前記第１のマスクパターンを除去した後、前記複数の板状部で分割されることとなる領域であって、前記第２及び第３の領域と、記第２の領域の反対側で前記第３の領域に隣接する第４の領域とに跨って、前記第２乃至第４の領域の前記第２の方向の幅未満の幅を前記第２の方向に有するよう第２のマスクパターンを形成し、
前記第２のマスクパターンから露出する前記積層体の表面から、前記１対の第１及び第２の絶縁層を除去し、
前記第１のマスクパターンを形成するときは、
前記第２及び第３の領域の境界部分に対して、前記第２の方向における中心位置を前記第２の領域側にずらして前記第１のマスクパターンを形成し、
前記第２のマスクパターンを形成するときは、
前記第２及び第３の領域の境界部分に対して、前記第２の方向における中心位置を前記第３の領域側にずらして前記第２のマスクパターンを形成する、
半導体記憶装置の製造方法。

【請求項9】

前記第２のマスクパターンから露出する前記積層体を加工した後、
前記第１乃至第４の領域のそれぞれは、前記第２の方向に並び、異なる高さ位置を有する複数のテラス面を有することとなり、
前記第２及び第３の領域では、前記第２及び第３の領域の境界部分に対し、前記複数のテラス面の高さ位置の配置が線対称となっている、
請求項８に記載の半導体記憶装置の製造方法。

【請求項10】

前記第２のマスクパターンを除去した後、前記第２及び第３の領域に跨って、前記第２及び第３の領域の一部を覆うよう第３のマスクパターンを形成し、
前記第３のマスクパターンから露出する前記積層体の表面から、前記１対の第１及び第２の絶縁層を除去し、
前記第３のマスクパターンを形成するときは、
前記第２及び第３の領域の境界部分に、前記第２の方向における中心位置を一致させて前記第３のマスクパターンを形成する、
請求項９に記載の半導体記憶装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。

【背景技術】

【0002】

３次元不揮発性メモリでは、例えば複数の導電層が積層された積層体の一部を階段状に加工して、個々の導電層を上層配線へと引き出している。このような階段状の構造を取る階段部は、リソグラフィ及びエッチングにより形成される。このとき、寸法変換差を抑制するようリソグラフィで補正を行う。しかしながら、導電層の積層数の増加に伴い、リソグラフィの補正限界に達しつつある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１７－１１２３６３号公報

【特許文献2】特表２０２１－５２３５７７号公報

【特許文献3】特開２０２１－１０３７７３号公報

【特許文献4】特開２０２２－１０４０２０号公報

【特許文献5】特開２０２２－０４１２２６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

１つの実施形態は、リソグラフィの補正マージンを確保して寸法変換差を低減することができる半導体記憶装置および半導体記憶装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0005】

実施形態の半導体記憶装置は、複数の導電層と複数の絶縁層とが１層ずつ交互に積層された積層体と、前記複数の導電層が階段状に加工された階段部と、前記積層体の積層方向および前記積層方向に交差する第１の方向に前記積層体内を延び、前記積層方向と前記第１の方向とに交差する第２の方向に、前記積層体および前記積層体の前記階段部を分割する複数の板状部と、を備え、前記階段部は、前記複数の板状部で分割された領域であって、前記第２の方向にこの順に隣接する第１乃至第３の領域を有し、前記第２の方向に沿う断面で見た場合に、前記第１乃至第３の領域のそれぞれは、前記第２の方向に並び、異なる高さ位置を有する複数のテラス面を有し、前記第１及び第２の領域では、前記複数の板状部のうち前記第１及び第２の領域を分割する板状部に対して、前記複数のテラス面の高さ位置の配置が線対称となっており、前記第２及び第３の領域では、前記複数の板状部のうち前記第２及び第３の領域を分割する板状部に対して、前記複数のテラス面の高さ位置の配置が非線対称となっている。

【図面の簡単な説明】

【0006】

【図1】実施形態にかかる半導体記憶装置の構成を示す断面図。

【図2】実施形態にかかる半導体記憶装置の階段部のＹ方向の断面を含む模式図。

【図3】実施形態にかかる半導体記憶装置の階段部のＹ方向の断面を含む模式図。

【図4】実施形態にかかる半導体記憶装置の階段部のＸ方向の断面を含む模式図。

【図5】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示するＹ方向に沿う断面図。

【図6】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示するＹ方向に沿う断面図。

【図7】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示するＹ方向に沿う断面図。

【図8】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示するＹ方向に沿う断面図。

【図9】実施形態にかかるＧＹ階段の形成時に用いられるマスクパターンの補正例について説明する積層体の上面図。

【図10】比較例にかかるＧＹ階段の形成方法の手順の一例を示すＹ方向の断面図。

【図11】実施形態の変形例にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。

【発明を実施するための形態】

【0007】

以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。

【0008】

（半導体記憶装置の構成例）
図１は、実施形態にかかる半導体記憶装置１の構成を示すＸ方向に沿う断面図である。ただし、図１においては図面の見やすさを考慮してハッチングを省略する。

【0009】

なお、本明細書において、Ｘ方向およびＹ方向は共に、後述するワード線の面の向きに沿う方向であり、Ｘ方向とＹ方向とは互いに直交する。また、後述するワード線の電気的な引き出し方向を第１の方向と呼ぶことがあり、この第１の方向はＸ方向に沿う方向である。また、第１の方向と交差する方向を第２の方向と呼ぶことがあり、この第２の方向はＹ方向に沿う方向である。ただし、半導体記憶装置１は製造誤差を含みうるため、第１の方向と第２の方向とは必ずしも直交しない。

【0010】

図１に示すように、半導体記憶装置１は積層体ＬＭと周辺回路ＰＥＲとを備える。

【0011】

積層体ＬＭは、ソース線ＳＬ上に、複数のワード線が絶縁層を介して積層された構造を備える。半導体記憶装置１が積層体ＬＭを支持する支持基板１０を備えていてもよい。この場合、支持基板１０は半導体基板、セラミック基板、またはガラス基板等であってよく、ソース線ＳＬは支持基板の表層に配置される。支持基板１０が半導体基板である場合には、ソース線ＳＬが、支持基板１０表層の不純物が拡散された拡散層等であってもよい。

【0012】

積層体ＬＭのＸ方向の両端部ではワード線が階段状に加工されており、ワード線の各段にはコンタクトＣＣが接続される。コンタクトＣＣの上端はプラグを介して上層配線等に接続される。上層配線は、更にプラグを介して端子ＴＥＲｎに接続される。端子ＴＥＲｎは例えば銅（Ｃｕ）等で構成される。

【0013】

積層体ＬＭ中には、積層体ＬＭを積層方向に貫通してソース線ＳＬに到達する複数のピラーＰＬがマトリクス状に配置されている。個々のピラーＰＬはメモリ層およびチャネル層を備える。ピラーＰＬのチャネル層は、下端においてソース線ＳＬに接続され、上端はプラグ等を介してビット線ＢＬに接続される。ピラーＰＬと積層体ＬＭのワード線との交差部にはメモリセルＭＣが形成される。

【0014】

このように、半導体記憶装置１は、例えば３次元に配置されるメモリセルＭＣを備える３次元不揮発性メモリとして構成されている。

【0015】

積層体ＬＭ、コンタクトＣＣ、プラグ、上層配線、及びビット線ＢＬ等は絶縁層５０で覆われている。端子ＴＥＲｎは絶縁層５０の上面に露出している。

【0016】

周辺回路ＰＥＲは、半導体基板２０上に形成された複数のトランジスタＴＲを含んで構成され、上記複数のメモリセルＭＣの電気的な動作を制御する。トランジスタＴＲは、例えばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ等であり、半導体基板２０の表層に配置される拡散層等であるアクティブ領域ＡＡを有する。

【0017】

トランジスタＴＲはコンタクトＣＳを介して上層配線に接続される。上層配線は、更にプラグを介して端子ＴＥＲｔに接続される。端子ＴＥＲｔは、例えば銅（Ｃｕ）等で構成される。

【0018】

トランジスタＴＲ等を含む周辺回路ＰＥＲ、コンタクトＣＳ、及びプラグ等は絶縁層３０で覆われている。端子ＴＥＲｔは絶縁層３０の上面に露出している。

【0019】

半導体記憶装置１は、積層体ＬＭを覆う絶縁層５０と周辺回路ＰＥＲを覆う絶縁層３０とが接合された構成を有する。これにより、絶縁層５０上面に露出する端子ＴＥＲｎと絶縁層３０上面に露出する端子ＴＥＲｔとが接合される。

【0020】

このように、積層体ＬＭのピラーＰＬ及びコンタクトＣＣ等の構成と周辺回路ＰＥＲとは、端子ＴＥＲｎ，ＴＥＲｔを介して電気的に導通している。周辺回路ＰＥＲは、例えばメモリセルＭＣと接続される積層体ＬＭのワード線に所定電圧を付与することにより、メモリセルＭＣの書き込み動作および読み出し動作等を制御する。

【0021】

次に、図２～図４を用いて、半導体記憶装置１の階段部ＳＰの構成について説明する。

【0022】

図２及び図３は、実施形態にかかる半導体記憶装置１の階段部ＳＰのＹ方向の断面を含む模式図である。図２（ａ）及び図３（ａ）は階段領域ＳＲの上面図であり、図２（ｂ）（ｃ）及び図３（ｂ）（ｃ）は階段部ＳＰのＹ方向に沿う断面図である。なお、図２（ａ）の上面図において、紙面下方側が積層体ＬＭのＸ方向端部であり、紙面上方側が、上述のピラーＰＬ（図１参照）が配置される積層体ＬＭの中央部側である。

【0023】

図２に示すように、半導体記憶装置１が備える積層体ＬＭは、ソース線ＳＬ上に配置され、複数のワード線ＷＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された構造を有する。複数の導電層としてのワード線ＷＬは、それぞれが例えばタングステン層またはモリブデン層等である。複数の絶縁層ＯＬは、それぞれが例えば酸化シリコン層等である。

【0024】

積層体ＬＭには、積層体ＬＭを積層方向およびＸ方向に延びる複数の板状コンタクトＬＩが配置されている。複数の板状部としての板状コンタクトＬＩは、Ｙ方向に所定の間隔を空けてＸ方向に延びる。これにより、積層体ＬＭは、複数の板状コンタクトＬＩによってＹ方向に複数に分割されている。

【0025】

個々の板状コンタクトＬＩは、図示しない絶縁層を側壁に備え、また、絶縁層の更に内側に充填される図示しない導電層を備える。これにより、板状コンタクトＬＩはソース線ＳＬに電気的に接続されるソース線コンタクトとして機能する。ただし、板状コンタクトＬＩに替えて、絶縁層が全体に充填された板状部により、積層体ＬＭがＹ方向に分割されていてもよい。

【0026】

また、積層体ＬＭは、Ｘ方向の端部に階段領域ＳＲを備える。階段領域ＳＲは、階段部ＳＰ、上段部ＳＭ、及び複数のコンタクトＣＣを備える。

【0027】

階段部ＳＰは、複数のワード線ＷＬ及び複数の絶縁層ＯＬが、Ｘ方向およびＹ方向に階段状に加工された形状を有する。階段部ＳＰにおいて、１つのワード線ＷＬと、その直上の絶縁層ＯＬとを対として、１対または複数対のワード線ＷＬ及び絶縁層ＯＬが１つの段を構成することで、Ｘ方向およびＹ方向に、高さ位置の異なる複数のテラス面が配置されることとなる。

【0028】

Ｘ方向において、階段部ＳＰのテラス面は、積層体ＬＭのＸ方向端部から中央部へと向かって高くなっていく。このとき、Ｘ方向に隣接する各段のテラス面は、ワード線ＷＬの３層分、つまり、３対のワード線ＷＬ及び絶縁層ＯＬの分、積層体ＬＭの積層方向における高さ位置が異なっている。すなわち、Ｘ方向に隣接する各段において、積層体ＬＭの最下層からｎ番目のワード線ＷＬが下層側の最上層のワード線ＷＬである場合、最下層から（ｎ＋３）番目のワード線ＷＬが上層側の最上層のワード線ＷＬとなる。このように、階段部ＳＰのＸ方向に延びる部分をＧＸ階段などとも呼ぶ。

【0029】

Ｙ方向において、階段部ＳＰは、Ｙ方向に隣接する板状コンタクトＬＩの間のそれぞれの領域に、高さの異なる３つのテラス面を含む。このとき、板状コンタクトＬＩの間の１つの領域に含まれるテラス面は、ワード線ＷＬの１層分、つまり、１対のワード線ＷＬ及び絶縁層ＯＬの分ずつ高さが異なる。すなわち、板状コンタクトＬＩ間の１つの領域には、積層体ＬＭの最下層からｎ番目、（ｎ＋１）番目、及び（ｎ＋２）番目のワード線ＷＬをそれぞれ最上層とする３つの段が含まれることとなる。このように、階段部ＳＰのＹ方向に延びる部分をＧＹ階段などとも呼ぶ。

【0030】

このように、Ｘ方向およびＹ方向に階段部ＳＰに配置される、異なる高さ位置の複数のテラス面には、それぞれコンタクトＣＣが配置されている。より詳細には、個々のコンタクトＣＣは、個々のテラス面を構成する絶縁層ＯＬを貫通し、テラス面の絶縁層ＯＬと積層方向の下方で隣接するワード線ＷＬに接続されている。

【0031】

また、階段領域ＳＲの上段部ＳＭは、階段部ＳＰよりも積層体ＬＭの中央部寄りに配置されている。Ｙ方向に隣接する板状コンタクトＬＩで挟まれた上段部ＳＭの各領域には、最上層のワード線ＷＬに接続されるコンタクトＣＣが配置されている。

【0032】

なお、本明細書では、階段部ＳＰのテラス面が向いた方向を半導体記憶装置１の上方側と定義する。また、階段部ＳＰの個々のテラス面は、実質的に絶縁層ＯＬにより構成されるものの、本明細書では、コンタクトＣＣの接続対象である、直下のワード線ＷＬをもテラス面を形成する構成に含むことがある。

【0033】

図２（ｃ）は、図２（ａ）中の矢印（ｃ）で示す位置におけるＹ方向に沿う断面図である。すなわち、図２（ｃ）は、階段部ＳＰの最下段の断面を示している。

【0034】

図２（ｃ）に示すように、Ｙ方向に隣接する板状コンタクトＬＩに挟まれた積層体ＬＭの領域を、紙面左側から順に領域ＡＲ１～ＡＲ６と呼ぶこととする。また、積層体ＬＭ下方のソース線ＳＬの上面を階層ＬＹ０と呼び、最下層から１対目のワード線ＷＬ及び絶縁層ＯＬを階層ＬＹ１と呼び、以降、２対目、３対目・・・を階層ＬＹ２，ＬＹ３・・・と呼ぶこととする。また、最下層から１対目のワード線ＷＬ及び絶縁層ＯＬで構成されるテラス面を階層ＬＹ１のテラス面と呼び、以降、２対目、３対目・・・のワード線ＷＬ及び絶縁層ＯＬで構成されるテラス面を階層ＬＹ２，ＬＹ３・・・のテラス面と呼ぶこととする。

【0035】

領域ＡＲ１には、領域ＡＲ２側へと向かって、高さの異なる３つのテラス面、つまり、階層ＬＹ１，ＬＹ２，ＬＹ３のテラス面がこの順に含まれる。領域ＡＲ２には、領域ＡＲ１側から領域ＡＲ３側へと向かって、階層ＬＹ３，ＬＹ２，ＬＹ１のテラス面がこの順に含まれる。領域ＡＲ３には、領域ＡＲ２側から領域ＡＲ４側へと向かって、階層ＬＹ２，ＬＹ０，ＬＹ１のテラス面がこの順に含まれる。

【0036】

領域ＡＲ４には、領域ＡＲ３側から領域ＡＲ５側へと向かって、階層ＬＹ１，ＬＹ２，ＬＹ３のテラス面がこの順に含まれる。領域ＡＲ５には、領域ＡＲ４側から領域ＡＲ６側へと向かって、階層ＬＹ３，ＬＹ２，ＬＹ１のテラス面がこの順に含まれる。領域ＡＲ６には、領域ＡＲ５側から遠ざかる方向に向かって、階層ＬＹ１，ＬＹ０，ＬＹ２のテラス面がこの順に含まれる。

【0037】

なお、階段部ＳＰのＸ方向の最下段に配置される階層ＬＹ１～ＬＹ３までのテラス面には、これらのテラス面におけるワード線ＷＬにそれぞれ接続されるコンタクトＣＣが配置されている。ただし、階層ＬＹ０のテラス面は、積層体ＬＭ下方のソース線ＳＬが露出した面であり、接続すべきワード線ＷＬを有さない。このため、階層ＬＹ０のテラス面にはコンタクトＣＣは配置されない。

【0038】

以上のことから、複数のテラス面の高さ位置の配置は領域ＡＲ１と領域ＡＲ４とで等しく、このようなテラス面の配置は、Ｙ方向に並ぶ３つの領域ごとに繰り返される。また、複数のテラス面の高さ位置の配置は領域ＡＲ２と領域ＡＲ５とで等しく、このようなテラス面の配置もまた、Ｙ方向に並ぶ３つの領域ごとに繰り返される。

【0039】

さらに、領域ＡＲ３と領域ＡＲ６とにおいて、例えばこれらの間に位置する領域ＡＲ４、ＡＲ５を挟んで、複数のテラス面の高さ位置の配置が線対称となっている。領域ＡＲ３のテラス面の配置と、領域ＡＲ６のテラス面の配置とは、Ｙ方向に並ぶ３つの領域ごとに交互に繰り返される。

【0040】

したがって、領域ＡＲ１，ＡＲ２では、領域ＡＲ１，ＡＲ２を分割する板状コンタクトＬＩに対して、複数のテラス面の高さ位置の配置が線対称となっている。また、領域ＡＲ１に領域ＡＲ２の反対側で隣接する領域、及び領域ＡＲ１～ＡＲ３では、領域ＡＲ１，ＡＲ２を分割する板状コンタクトＬＩに対して、複数のテラス面の高さ位置の配置が線対称となっている。このように、領域ＡＲ１，ＡＲ２を分割する板状コンタクトＬＩを中心として、テラス面の配置が互いに線対称となる領域がＸ方向両側に延びている。

【0041】

また、領域ＡＲ４，ＡＲ５では、領域ＡＲ４，ＡＲ５を分割する板状コンタクトＬＩに対して、複数のテラス面の高さ位置の配置が線対称となっている。また、領域ＡＲ３～ＡＲ６では、領域ＡＲ４，ＡＲ５を分割する板状コンタクトＬＩに対して、複数のテラス面の高さ位置の配置が線対称となっている。このように、領域ＡＲ４，ＡＲ５を分割する板状コンタクトＬＩを中心として、テラス面の配置が互いに線対称となる領域がＸ方向両側に延びている。

【0042】

一方で、領域ＡＲ１，ＡＲ２、または領域ＡＲ４，ＡＲ５から外れた複数組の領域同士では、複数のテラス面の高さ位置の配置が非線対称となる。すなわち、例えば領域ＡＲ２，ＡＲ３では、領域ＡＲ２，ＡＲ３を分割する板状コンタクトＬＩに対して、複数のテラス面の高さ位置の配置が非線対称となっている。同様に、例えば領域ＡＲ３，ＡＲ４では、領域ＡＲ３，ＡＲ４を分割する板状コンタクトＬＩに対して、複数のテラス面の高さ位置の配置が非線対称となっている。また、例えば領域ＡＲ５，ＡＲ６では、領域ＡＲ５，ＡＲ６を分割する板状コンタクトＬＩに対して、複数のテラス面の高さ位置の配置が非線対称となっている。

【0043】

このようなＹ方向における階段部ＳＰのテラス面の配置は、Ｘ方向側にテラス面の高さ位置が増していくＧＹ階段の各段においても維持される。

【0044】

図２（ｂ）は、図２（ａ）中の矢印（ｂ）で示す位置におけるＹ方向に沿う断面図である。すなわち、図２（ｂ）は、階段部ＳＰの最下段から２段目の断面を示している。

【0045】

図２（ｂ）に示すように、最下段から２段目の断面においてもＹ方向における階段部ＳＰのテラス面の配置が維持されるため、各領域ＡＲ１～ＡＲ６にそれぞれ含まれる複数のテラス面は、最下段の対応するテラス面の階層よりも３つ分、上層側の階層の高さ位置を有することとなる。

【0046】

すなわち、領域ＡＲ１には、領域ＡＲ２側へと向かって、階層ＬＹ４，ＬＹ５，ＬＹ６のテラス面がこの順に含まれる。領域ＡＲ２には、領域ＡＲ１側から領域ＡＲ３側へと向かって、階層ＬＹ６，ＬＹ５，ＬＹ４のテラス面がこの順に含まれる。領域ＡＲ３には、領域ＡＲ２側から領域ＡＲ４側へと向かって、階層ＬＹ５，ＬＹ３，ＬＹ４のテラス面がこの順に含まれる。

【0047】

領域ＡＲ４には、領域ＡＲ３側から領域ＡＲ５側へと向かって、階層ＬＹ４，ＬＹ５，ＬＹ６のテラス面がこの順に含まれる。領域ＡＲ５には、領域ＡＲ４側から領域ＡＲ６側へと向かって、階層ＬＹ６，ＬＹ５，ＬＹ４のテラス面がこの順に含まれる。領域ＡＲ６には、領域ＡＲ５側から遠ざかる方向に向かって、階層ＬＹ４，ＬＹ３，ＬＹ５のテラス面がこの順に含まれる。

【0048】

なお、階段部ＳＰのＸ方向の最下段に配置される階層ＬＹ３～ＬＹ６までのテラス面には、これらのテラス面におけるワード線ＷＬにそれぞれ接続されるコンタクトＣＣが配置されている。

【0049】

図３（ｃ）は、図３（ａ）中の矢印（ｃ）で示す位置におけるＹ方向に沿う断面図である。すなわち、図３（ｃ）は、階段部ＳＰの最下段から３段目の断面を示している。なお、図３（ａ）は階段領域ＳＲの上面図であり、図２（ａ）の再掲である。また、図３（ｃ）において、階層ＬＹ６よりも下層側のワード線ＷＬ及び絶縁層ＯＬは省略されている。

【0050】

図３（ｃ）に示すように、最下段から３段目の断面においてもＹ方向における階段部ＳＰのテラス面の配置が維持されるため、各領域ＡＲ１～ＡＲ６にそれぞれ含まれる複数のテラス面は、図２（ｂ）に示す最下段から２番目の段の対応するテラス面の階層よりも３つ分、上層側の階層の高さ位置を有することとなる。

【0051】

すなわち、領域ＡＲ１には、領域ＡＲ２側へと向かって、階層ＬＹ７，ＬＹ８，ＬＹ９のテラス面がこの順に含まれる。領域ＡＲ２には、領域ＡＲ１側から領域ＡＲ３側へと向かって、階層ＬＹ９，ＬＹ８，ＬＹ７のテラス面がこの順に含まれる。領域ＡＲ３には、領域ＡＲ２側から領域ＡＲ４側へと向かって、階層ＬＹ８，ＬＹ６，ＬＹ７のテラス面がこの順に含まれる。

【0052】

領域ＡＲ４には、領域ＡＲ３側から領域ＡＲ５側へと向かって、階層ＬＹ７，ＬＹ８，ＬＹ９のテラス面がこの順に含まれる。領域ＡＲ５には、領域ＡＲ４側から領域ＡＲ６側へと向かって、階層ＬＹ９，ＬＹ８，ＬＹ７のテラス面がこの順に含まれる。領域ＡＲ６には、領域ＡＲ５側から遠ざかる方向に向かって、階層ＬＹ７，ＬＹ６，ＬＹ８のテラス面がこの順に含まれる。

【0053】

なお、階段部ＳＰのＸ方向の最下段に配置される階層ＬＹ６～ＬＹ９までのテラス面には、これらのテラス面におけるワード線ＷＬにそれぞれ接続されるコンタクトＣＣが配置されている。

【0054】

図３（ｂ）は、図３（ａ）中の矢印（ｂ）で示す位置におけるＹ方向に沿う断面図である。すなわち、図３（ｂ）は、階段部ＳＰの最上段の断面を示している。なお、図３（ｂ）においても、階層ＬＹ６よりも下層側のワード線ＷＬ及び絶縁層ＯＬは省略されている。

【0055】

図３（ｂ）に示すように、最上段の断面においてもＹ方向における階段部ＳＰのテラス面の配置が維持される。また、図２及び図３の例では、最下段から最上段まで、Ｘ方向に６段のＧＸ階段を有する。このため、各領域ＡＲ１～ＡＲ６にそれぞれ含まれる複数のテラス面は、図３（ｃ）に示す最下段から３番目の段の対応するテラス面の階層よりも９つ分、上層側の階層の高さ位置を有することとなる。

【0056】

すなわち、領域ＡＲ１には、領域ＡＲ２側へと向かって、階層ＬＹ１６，ＬＹ１７，ＬＹ１８のテラス面がこの順に含まれる。領域ＡＲ２には、領域ＡＲ１側から領域ＡＲ３側へと向かって、階層ＬＹ１８，ＬＹ１７，ＬＹ１６のテラス面がこの順に含まれる。領域ＡＲ３には、領域ＡＲ２側から領域ＡＲ４側へと向かって、階層ＬＹ１７，ＬＹ１５，ＬＹ１６のテラス面がこの順に含まれる。

【0057】

領域ＡＲ４には、領域ＡＲ３側から領域ＡＲ５側へと向かって、階層ＬＹ１６，ＬＹ１７，ＬＹ１８のテラス面がこの順に含まれる。領域ＡＲ５には、領域ＡＲ４側から領域ＡＲ６側へと向かって、階層ＬＹ１８，ＬＹ１７，ＬＹ１６のテラス面がこの順に含まれる。領域ＡＲ６には、領域ＡＲ５側から遠ざかる方向に向かって、階層ＬＹ１６，ＬＹ１５，ＬＹ１７のテラス面がこの順に含まれる。

【0058】

なお、階段部ＳＰのＸ方向の最下段に配置される階層ＬＹ１５～ＬＹ１７までのテラス面には、これらのテラス面におけるワード線ＷＬにそれぞれ接続されるコンタクトＣＣが配置されている。ただし、図２及び図３の例では、階層ＬＹ１８のテラス面は、積層体ＬＭの最上層のワード線ＷＬと絶縁層ＯＬとで構成されている。また、最上層のワード線ＷＬに接続するコンタクトは、複数の板状コンタクトＬＩで分割された領域ＡＲ１～ＡＲ６ごとに上段部ＳＭにそれぞれ配置されている。このため、階段部ＳＰの階層ＬＹ１８のテラス面にはコンタクトＣＣは配置されない。

【0059】

階段部ＳＰのこのような構成により、多段に積層される複数のワード線ＷＬのそれぞれを電気的に引き出すことができる。ここで、上述のように、積層体ＬＭは複数の板状コンタクトＬＩによってＹ方向に分割されている。このため、複数の板状コンタクトＬＩで挟まれた階段部ＳＰの領域ＡＲ１～ＡＲ６ごとに、最下層の階層ＬＹ１から最上層の２番目の階層ＬＹ１７のテラス面のそれぞれにコンタクトＣＣが配置されることとなる。その様子を図４に示す。

【0060】

図４は、実施形態にかかる半導体記憶装置１の階段部ＳＰのＸ方向の断面を含む模式図である。

【0061】

図４（ａ）～図４（ｄ）は、階段部ＳＰにおけるＸ方向の異なる断面を示す図である。図４（Ｇａ）（Ｇｂ）は、図２（ａ）及び図３（ａ）の異なる領域をそれぞれ含む階段領域ＳＲの上面図である。

【0062】

より具体的には、図４（Ｇａ）は、図２及び図３における領域ＡＲ１または領域ＡＲ４を含む上面図であり、図４（Ｇｂ）は、図２及び図３における領域ＡＲ３を含む上面図である。図４（ａ）～図４（ｃ）は、図４（Ｇａ）に示す領域ＡＲ１または領域ＡＲ４においてＹ方向に並ぶ３つのテラス面のそれぞれの断面図である。図４（ｄ）～図４（ｆ）は、図４（Ｇｂ）に示す領域ＡＲ３においてＹ方向に並ぶ３つのテラス面のそれぞれの断面図である。

【0063】

図４（ａ）は、図２（Ｇａ）中の矢印（ａ）で示す位置におけるＸ方向に沿う断面図である。図４（ａ）に示すように、この断面において、Ｘ方向に延びるＧＸ階段は、下段側から上段側に向かって、階層ＬＹ３，ＬＹ６，ＬＹ９，ＬＹ１２，ＬＹ１５，ＬＹ１８のテラス面を有している。

【0064】

図４（ｂ）は、図２（Ｇａ）中の矢印（ｂ）で示す位置におけるＸ方向に沿う断面図である。図４（ｂ）に示すように、この断面において、Ｘ方向に延びるＧＸ階段は、下段側から上段側に向かって、階層ＬＹ２，ＬＹ５，ＬＹ８，ＬＹ１１，ＬＹ１４，ＬＹ１７のテラス面を有している。

【0065】

図４（ｃ）は、図２（Ｇａ）中の矢印（ｃ）で示す位置におけるＸ方向に沿う断面図である。図４（ｃ）に示すように、この断面において、Ｘ方向に延びるＧＸ階段は、下段側から上段側に向かって、階層ＬＹ１，ＬＹ４，ＬＹ７，ＬＹ１０，ＬＹ１３，ＬＹ１６のテラス面を有している。

【0066】

このように、領域ＡＲ１または領域ＡＲ４内には、Ｙ方向に並ぶ３つのテラス面がＸ方向に次第に高さ位置を増していくことで、積層体ＬＭに含まれる階層ＬＹ１～ＬＹ１８までの全てのワード線ＷＬのテラス面が含まれる。

【0067】

これらの階層ＬＹ１～ＬＹ１８までのテラス面のうち、上述のように、階段部ＳＰの階層ＬＹ１～ＬＹ１７までのテラス面のそれぞれにコンタクトＣＣが配置され、また、この領域ＡＲ１または領域ＡＲ４に対応する上段部ＳＭに最上層のワード線ＷＬに接続されるコンタクトＣＣが配置されることで、複数の板状コンタクトＬＩによって分割される領域ＡＲ１または領域ＡＲ４内において、積層体ＬＭ内の全てのワード線ＷＬを電気的に上層配線へと引き出すことができる。

【0068】

また、このように、板状コンタクトＬＩによって分割される１つの領域内に、３つのＧＸ階段が配置される階段部ＳＰの構成を３列階段などとも呼ぶ。１つの領域内に複数のＧＸ階段が配置される３列階段等の複数列階段の構造を取ることで、階段部ＳＰのＸ方向の長さを短縮することができる。

【0069】

図４（ｄ）は、図２（Ｇｂ）中の矢印（ｄ）で示す位置におけるＸ方向に沿う断面図である。図４（ｄ）に示すように、この断面において、Ｘ方向に延びるＧＸ階段は、下段側から上段側に向かって、階層ＬＹ２，ＬＹ５，ＬＹ８，ＬＹ１１，ＬＹ１４，ＬＹ１７のテラス面を有している。

【0070】

図４（ｅ）は、図２（Ｇｂ）中の矢印（ｅ）で示す位置におけるＸ方向に沿う断面図である。図４（ｅ）に示すように、この断面において、Ｘ方向に延びるＧＸ階段は、下段側から上段側に向かって、階層ＬＹ０，ＬＹ３，ＬＹ６，ＬＹ９，ＬＹ１２，ＬＹ１５のテラス面を有している。

【0071】

図４（ｆ）は、図２（Ｇｂ）中の矢印（ｆ）で示す位置におけるＸ方向に沿う断面図である。図４（ｆ）に示すように、この断面において、Ｘ方向に延びるＧＸ階段は、下段側から上段側に向かって、階層ＬＹ１，ＬＹ４，ＬＹ７，ＬＹ１０，ＬＹ１３，ＬＹ１６のテラス面を有している。

【0072】

このように、領域ＡＲ３内には、Ｙ方向に並ぶ３つのテラス面がＸ方向に次第に高さ位置を増していくことで、積層体ＬＭに含まれる階層ＬＹ１～ＬＹ１７までのワード線ＷＬのテラス面が含まれる。

【0073】

上述のように、これらの階段部ＳＰの階層ＬＹ１～ＬＹ１７までのテラス面のそれぞれにコンタクトＣＣが配置され、また、この領域ＡＲ３に対応する上段部ＳＭに最上層のワード線ＷＬに接続されるコンタクトＣＣが配置されることで、複数の板状コンタクトＬＩによって分割される領域ＡＲ３内において、積層体ＬＭ内の全てのワード線ＷＬを電気的に上層配線へと引き出すことができる。

【0074】

また、上述のように、上記に示した以外の領域ＡＲ２，ＡＲ３，ＡＲ６はそれぞれ、上記に示す領域ＡＲ１，ＡＲ４，ＡＲ３に対しＹ方向に線対称の関係にある。このため、領域ＡＲ１，ＡＲ４，ＡＲ３と同様、領域ＡＲ２，ＡＲ３，ＡＲ６にも少なくとも階層ＬＹ１～ＬＹ１７までのワード線ＷＬのテラス面が含まれる。

【0075】

したがって、これらの領域ＡＲ２，ＡＲ３，ＡＲ６のテラス面、及びこれらの領域ＡＲ２，ＡＲ３，ＡＲ６に対応する上段部ＳＭに最上層のワード線ＷＬに接続されるコンタクトＣＣが配置されることで、複数の板状コンタクトＬＩによって分割されるそれぞれの領域ＡＲ２，ＡＲ３，ＡＲ６内において、積層体ＬＭ内の全てのワード線ＷＬを電気的に上層配線へと引き出すことができる。

【0076】

（半導体記憶装置の製造方法）
次に、図５～図９を用いて、実施形態の半導体記憶装置１の製造方法の例について説明する。

【0077】

図５～図８は、実施形態にかかる半導体記憶装置１の製造方法の手順の一部を順に例示するＹ方向に沿う断面図である。なお、図５～図８においては、階段部ＳＰの形成方法の例を中心に説明する。

【0078】

まず、図５及び図６を用いて、ＧＹ階段の形成方法の例について説明する。図５は、階段部ＳＰの形成領域のＹ方向に沿う断面図である。図６は、階段部ＳＰの形成領域の上面図である。

【0079】

図５及び図６に示す時点で板状コンタクトＬＩは未形成であるが、説明の便宜上、板状コンタクトＬＩを破線で示す。また、図５においては、最上層の階層ＬＹ１８から下層の階層ＬＹ１５までの構成を示す。なお、図５及び図６に示す処理に先駆けて、基板上にはソース線ＳＬが形成されている。

【0080】

図５（ａ）に示すように、ソース線ＳＬ上に複数の第１の絶縁層としての絶縁層ＮＬと、複数の第２の絶縁層としての絶縁層ＯＬが１層ずつ交互に積層された積層体ＬＭｓを形成する。絶縁層ＮＬは、例えば窒化シリコン層等の犠牲層であり、後の工程で導電材等に置き換えられてワード線ＷＬとなる。

【0081】

図５（ａ）及び図６（ａ）に示すように、積層体ＬＭｓ上に第１のマスクパターンとしてのマスクパターン６１を形成する。マスクパターン６１は、積層体ＬＭｓのピラーＰＬ等が形成される領域を覆っている。また、階段部ＳＰが形成されることとなる領域において、マスクパターン６１は、Ｙ方向に所定の間隔を空けてＸ方向に延びている。このようなマスクパターン６１は、例えばポジ型またはネガ型のレジスト層等の有機系材料で構成されており、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａ－Ｖｉｏｌｅｔ）またはＫｒＦ線等を用いて露光される。

【0082】

より具体的には、マスクパターン６１は、例えば領域ＡＲ３～ＡＲ５に跨って形成される。このとき、マスクパターン６１は、領域ＡＲ３～ＡＲ５のうち２つ分の幅をＹ方向に有するよう形成される。また、マスクパターン６１は、領域ＡＲ４，ＡＲ５の境界部分、つまり、領域ＡＲ４，ＡＲ５の間に形成されることとなる板状コンタクトＬＩに対して、Ｙ方向における中心位置が領域ＡＲ４側にずれて形成される。

【0083】

これにより、領域ＡＲ３～ＡＲ５に跨って形成されるマスクパターン６１は、階段部ＳＰが最終的に有することとなる、上述の１つ分のテラス面のＹ方向の幅を有して領域ＡＲ３上の領域ＡＲ４との境界部分に形成される。また、マスクパターン６１は、領域ＡＲ４の全体を覆って形成される。また、マスクパターン６１は、２つ分のテラス面のＹ方向の幅を有して領域ＡＲ５上の領域ＡＲ４との境界部分に形成される。

【0084】

同様に、マスクパターン６１は、領域ＡＲ２を含み、領域ＡＲ３とは反対方向に並ぶ３つの領域に跨って形成される。この場合にも、マスクパターン６１は、領域ＡＲ２を含むこれら３つの領域のうち２つ分の幅をＹ方向に有するよう形成される。また、マスクパターン６１は、領域ＡＲ１，ＡＲ２の境界部分、つまり、領域ＡＲ１，ＡＲ２の間に形成されることとなる板状コンタクトＬＩに対して、Ｙ方向における中心位置が領域ＡＲ１側にずれて形成される。

【0085】

これにより、領域ＡＲ２を含む３つの領域に跨って形成されるマスクパターン６１は、１つ分のテラス面のＹ方向の幅を有して領域ＡＲ２の反対側で領域ＡＲ１に隣接する領域上の領域ＡＲ１との境界部分に形成される。また、マスクパターン６１は、領域ＡＲ１の全体を覆って形成される。また、マスクパターン６１は、２つ分のテラス面のＹ方向の幅を有して領域ＡＲ２上の領域ＡＲ１との境界部分に形成される。

【0086】

このように、階段部ＳＰが形成される領域において、マスクパターン６１は、Ｙ方向に周期的なパターンを有して形成される。

【0087】

また、以上のように形成したマスクパターン６１から露出する積層体ＬＭｓの表面から、階層ＬＹ１８に属する１対の絶縁層ＮＬ，ＯＬをエッチングする。このとき、エッチングには、プラズマによるドライエッチング、または、薬液によるウェットエッチング等を用いることができる。

【0088】

上記エッチングにより、Ｙ方向に周期的なパターンを有するマスクパターン６１の間の領域ＡＲ２，ＡＲ３、及び領域ＡＲ５，ＡＲ６等の一部領域から、階層ＬＹ１８の絶縁層ＮＬ，ＯＬが除去されて、階層ＬＹ１７に属する絶縁層ＯＬが露出する。その後、酸素プラズマ等を用いたアッシングにより、マスクパターン６１を除去する。

【0089】

図５（ｂ）及び図６（ｂ）に示すように、積層体ＬＭｓ上に第２のマスクパターンとしてのマスクパターン６２を形成する。マスクパターン６２は、マスクパターン６１と同様、積層体ＬＭｓのピラーＰＬ等が形成される領域を覆っている。また、階段部ＳＰが形成されることとなる領域において、マスクパターン６２は、マスクパターン６１とは若干異なる位置に、Ｙ方向に所定の間隔を空けてＸ方向に延びている。

【0090】

より具体的には、マスクパターン６２は、例えば領域ＡＲ４～ＡＲ６に跨って形成される。このとき、マスクパターン６２は、領域ＡＲ４～ＡＲ６のうち２つ分の幅をＹ方向に有するよう形成される。また、マスクパターン６２は、領域ＡＲ４，ＡＲ５の境界部分、つまり、領域ＡＲ４，ＡＲ５の間に形成されることとなる板状コンタクトＬＩに対して、Ｙ方向における中心位置が領域ＡＲ５側にずれて形成される。

【0091】

これにより、領域ＡＲ４～ＡＲ６に跨って形成されるマスクパターン６２は、２つ分のテラス面のＹ方向の幅を有して領域ＡＲ４上の領域ＡＲ５との境界部分に形成される。また、マスクパターン６２は、領域ＡＲ５の全体を覆って形成される。また、マスクパターン６２は、１つ分のテラス面のＹ方向の幅を有して領域ＡＲ６上の領域ＡＲ５との境界部分に形成される。

【0092】

同様に、マスクパターン６２は、例えば領域ＡＲ１～ＡＲ３に跨って形成される。この場合にも、マスクパターン６２は、領域ＡＲ１～ＡＲ３のうち２つ分の幅をＹ方向に有するよう形成される。また、マスクパターン６２は、領域ＡＲ１，ＡＲ２の境界部分、つまり、領域ＡＲ１，ＡＲ２の間に形成されることとなる板状コンタクトＬＩに対して、Ｙ方向における中心位置が領域ＡＲ２側にずれて形成される。

【0093】

これにより、領域ＡＲ１～ＡＲ３に跨って形成されるマスクパターン６２は、２つ分のテラス面のＹ方向の幅を有して領域ＡＲ１上の領域ＡＲ２との境界部分に形成される。また、マスクパターン６２は、領域ＡＲ２の全体を覆って形成される。また、マスクパターン６２は、１つ分のテラス面のＹ方向の幅を有して領域ＡＲ３上の領域ＡＲ２との境界部分に形成される。

【0094】

このように、階段部ＳＰが形成される領域において、マスクパターン６２もまた、Ｙ方向に周期的なパターンを有して形成される。

【0095】

また、以上のように形成したマスクパターン６２から露出する積層体ＬＭｓの表面から、１対の絶縁層ＮＬ，ＯＬをエッチングする。

【0096】

このとき、Ｙ方向に周期的なパターンを有するマスクパターン６２の間の領域ＡＲ３，ＡＲ４等において、マスクパターン６２形成後に新たに露出した一部領域から、階層ＬＹ１８の絶縁層ＮＬ，ＯＬが除去されて、階層ＬＹ１７に属する絶縁層ＯＬが露出する。また、マスクパターン６２の間の領域ＡＲ３，ＡＲ４等において、マスクパターン６１を用いたエッチングで階層ＬＹ１８の絶縁層ＮＬ，ＯＬが除去済みの一部領域から、階層ＬＹ１８下層の階層ＬＹ１７の絶縁層ＮＬ，ＯＬが除去されて、階層ＬＹ１６に属する絶縁層ＯＬが露出する。

【0097】

これにより、領域ＡＲ１～ＡＲ６等のそれぞれに、高さの異なる２つまたは３つのテラス面が形成される。このとき、例えば領域ＡＲ１，ＡＲ２では、領域ＡＲ１，ＡＲ２の境界部分に対し、複数のテラス面の高さ位置の配置が線対称となる。また例えば、領域ＡＲ４，ＡＲ５では、領域ＡＲ４，ＡＲ５の境界部分に対し、複数のテラス面の高さ位置の配置が線対称となる。

【0098】

ただし、このときのテラス面のＹ方向の幅は、階段部ＳＰが最終的に有することとなる、上述のテラス面のＹ方向の幅と必ずしも一致しない。また、このときのテラス面は、Ｘ方向において、階段部ＳＰとなる領域の全体に亘り同じ高さとなっている。

【0099】

その後、酸素プラズマ等を用いたアッシングにより、マスクパターン６２を除去する。

【0100】

図５（ｃ）及び図６（ｃ）に示すように、積層体ＬＭｓ上に第３～第５のマスクパターンとしてのマスクパターン６３を形成する。マスクパターン６３は、マスクパターン６１，６２と同様、積層体ＬＭｓのピラーＰＬ等が形成される領域を覆っている。また、階段部ＳＰが形成されることとなる領域において、マスクパターン６３は、マスクパターン６１，６２とは異なる位置に、Ｙ方向に所定の間隔を空けてＸ方向に延びている。

【0101】

より具体的には、第３のマスクパターンとしてのマスクパターン６３は、例えば領域ＡＲ４，ＡＲ５に跨って形成される。このとき、マスクパターン６３は、領域ＡＲ４，ＡＲ５の境界部分、つまり、領域ＡＲ４，ＡＲ５の間に形成されることとなる板状コンタクトＬＩに対して、Ｙ方向における中心位置が一致するよう領域ＡＲ４，ＡＲ５の一部領域に形成される。

【0102】

これにより、領域ＡＲ４，ＡＲ５に跨って形成されるマスクパターン６３は、階段部ＳＰが最終的に有することとなる、上述の１つ分のテラス面のＹ方向の幅を有して領域ＡＲ４上の領域ＡＲ５との境界部分に形成される。また、マスクパターン６３は、１つ分のテラス面のＹ方向の幅を有して領域ＡＲ５上の領域ＡＲ４との境界部分に形成される。

【0103】

同様に、マスクパターン６３は、例えば領域ＡＲ１，ＡＲ２に跨って形成される。このとき、マスクパターン６３は、領域ＡＲ１，ＡＲ２の境界部分、つまり、領域ＡＲ１，ＡＲ２の間に形成されることとなる板状コンタクトＬＩに対して、Ｙ方向における中心位置が一致するよう領域ＡＲ１，ＡＲ２の一部領域に形成される。

【0104】

これにより、領域ＡＲ１，ＡＲ２に跨って形成されるマスクパターン６３は、階段部ＳＰが最終的に有することとなる、上述の１つ分のテラス面のＹ方向の幅を有して領域ＡＲ１上の領域ＡＲ２との境界部分に形成される。また、マスクパターン６３は、１つ分のテラス面のＹ方向の幅を有して領域ＡＲ２上の領域ＡＲ１との境界部分に形成される。

【0105】

このように、階段部ＳＰが形成される領域において、第３のマスクパターンとしてのマスクパターン６３もまた、Ｙ方向に周期的なパターンを有して形成される。

【0106】

また、第４のマスクパターンとしてのマスクパターン６３は、例えば領域ＡＲ２とは反対側で領域ＡＲ１に隣接する領域の、領域ＡＲ１に接する側の一部を覆うように形成される。このとき、マスクパターン６３は、階段部ＳＰが最終的に有することとなる、上述の１つ分のテラス面のＹ方向の幅を有して上記領域上の領域ＡＲ１との境界部分に形成される。

【0107】

階段部ＳＰが形成される領域において、第４のマスクパターンとしてのマスクパターン６３は、領域ＡＲ１，ＡＲ２の境界部分、及び領域ＡＲ４、ＡＲ５の境界部分等に形成される第３のマスクパターンとしてのマスクパターン６３に対して１つおきに、Ｙ方向に周期的なパターンを有して形成される。

【0108】

また、第５のマスクパターンとしてのマスクパターン６３は、例えば領域ＡＲ３の、領域ＡＲ２に接する側の一部を覆うように形成される。このとき、マスクパターン６３は、階段部ＳＰが最終的に有することとなる、上述の１つ分のテラス面のＹ方向の幅を有して領域ＡＲ３上の領域ＡＲ２との境界部分に形成される。

【0109】

階段部ＳＰが形成される領域において、第５のマスクパターンとしてのマスクパターン６３もまた、領域ＡＲ１，ＡＲ２の境界部分、及び領域ＡＲ４、ＡＲ５の境界部分等に形成される第３のマスクパターンとしてのマスクパターン６３に対して１つおきに、Ｙ方向に周期的なパターンを有して形成される。

【0110】

これにより、第４及び第５のマスクパターンとしてのマスクパターン６３は、例えば第３のマスクパターンとしてのマスクパターン６３が形成される領域ＡＲ１，ＡＲ２の境界部分に対して、Ｙ方向に線対称に配置されることとなる。

【0111】

また、以上のように形成したマスクパターン６３から露出する積層体ＬＭｓの表面から、１対の絶縁層ＮＬ，ＯＬをエッチングする。

【0112】

このとき、Ｙ方向に所定間隔で配置されるマスクパターン６３の間の各領域において、マスクパターン６３形成後に新たに露出した一部領域から、階層ＬＹ１８の絶縁層ＮＬ，ＯＬが除去されて、階層ＬＹ１７に属する絶縁層ＯＬが露出する。

【0113】

また、マスクパターン６３の間の各領域において、マスクパターン６２を用いたエッチングで階層ＬＹ１８の絶縁層ＮＬ，ＯＬが除去済みの一部領域から、階層ＬＹ１８下層の階層ＬＹ１７の絶縁層ＮＬ，ＯＬが除去されて、階層ＬＹ１６に属する絶縁層ＯＬが露出する。

【0114】

また、マスクパターン６３の間の各領域において、マスクパターン６１，６２を用いたエッチングで階層ＬＹ１８，ＬＹ１７の絶縁層ＮＬ，ＯＬが除去済みの一部領域から、階層ＬＹ１７下層の階層ＬＹ１６の絶縁層ＮＬ，ＯＬが除去されて、階層ＬＹ１５に属する絶縁層ＯＬが露出する。

【0115】

図５（ｄ）及び図６（ｄ）に示すように、酸素プラズマ等を用いたアッシングにより、マスクパターン６３を除去する。これにより、階段部ＳＰが最終的に有することとなる上述のＧＹ階段の形状が、Ｙ方向に沿う断面に形成される。このとき、例えば領域ＡＲ１，ＡＲ２では、領域ＡＲ１，ＡＲ２の境界部分に対し、線対称となった複数のテラス面の高さ位置の配置が維持されている。ただし、上述のように、この段階において、ＧＹ階段の各テラス面は、Ｘ方向において、階段部ＳＰとなる領域の全体に亘り同じ高さとなっている。

【0116】

次に、図７及び図８を用いて、ＧＸ階段の形成方法の例について説明する。

【0117】

図７（ａ）～図７（ｃ）及び図８（ａ）～図８（ｂ）は、階段部ＳＰの形成領域のＹ方向に沿う断面図であって、上述の図４（ａ）に示す断面と同じ断面を示している。図７（ｄ）～図７（ｆ）及び図８（ｃ）～図８（ｄ）は、階段部ＳＰの形成領域の上面図である。

【0118】

図７（ａ）及び図７（ｄ）に示すように、階段部ＳＰにおけるＧＸ階段の最下段が形成される領域が露出したマスクパターン７０を積層体ＬＭｓ上に形成する。また、マスクパターン７０から露出した積層体ＬＭｓの表面から、３つ分の階層ＬＹ１８～ＬＹ１６に属する絶縁層ＮＬ，ＯＬをエッチングにより除去する。これにより、積層体ＬＭｓのＧＸ階段の最下段が形成される部分には、階層ＬＹ１５に属する絶縁層ＯＬが露出する。

【0119】

図７（ｂ）及び図７（ｅ）に示すように、例えば酸素プラズマ等を用いたスリミングにより、階段部ＳＰの形成領域上のマスクパターン７０のＸ方向の端部を後退させて、マスクパターン７１を形成する。これにより、ＧＸ階段の最下段から２段目となる領域が新たに露出する。

【0120】

また、マスクパターン７１から新たに露出した積層体ＬＭｓの表面から、３つ分の階層ＬＹ１８～ＬＹ１６に属する絶縁層ＮＬ，ＯＬをエッチングにより除去する。これにより、積層体ＬＭｓのＧＸ階段の最下段から２段目が形成される部分には、階層ＬＹ１５に属する絶縁層ＯＬが露出する。

【0121】

これと並行して、マスクパターン７０を用いたエッチングで階層ＬＹ１８～ＬＹ１６の絶縁層ＮＬ，ＯＬが除去済みの領域から、３つ分の階層ＬＹ１５～ＬＹ１３に属する絶縁層ＮＬ，ＯＬをエッチングにより除去する。これにより、積層体ＬＭｓのＧＸ階段の最下段が形成される部分には、階層ＬＹ１２に属する絶縁層ＯＬが露出する。

【0122】

図７（ｃ）及び図７（ｆ）に示すように、例えば酸素プラズマ等を用いたスリミングにより、階段部ＳＰの形成領域上のマスクパターン７１のＸ方向の端部を更に後退させて、マスクパターン７２を形成する。これにより、ＧＸ階段の最下段から３段目となる領域が新たに露出する。

【0123】

また、マスクパターン７２から新たに露出した積層体ＬＭｓの表面から、３つ分の階層ＬＹ１８～ＬＹ１６に属する絶縁層ＮＬ，ＯＬをエッチングにより除去する。これにより、積層体ＬＭｓのＧＸ階段の最下段から３段目が形成される部分には、階層ＬＹ１５に属する絶縁層ＯＬが露出する。

【0124】

これと並行して、マスクパターン７１を用いたエッチングで階層ＬＹ１８～ＬＹ１６の絶縁層ＮＬ，ＯＬが除去済みの領域から、３つ分の階層ＬＹ１５～ＬＹ１３に属する絶縁層ＮＬ，ＯＬをエッチングにより除去する。これにより、積層体ＬＭｓのＧＸ階段の最下段から２段目が形成される部分には、階層ＬＹ１２に属する絶縁層ＯＬが露出する。

【0125】

また、上記と並行して、マスクパターン７０，７１を用いたエッチングで階層ＬＹ１８～ＬＹ１３の絶縁層ＮＬ，ＯＬが除去済みの領域から、３つ分の階層ＬＹ１２～ＬＹ１０に属する絶縁層ＮＬ，ＯＬをエッチングにより除去する。これにより、積層体ＬＭｓのＧＸ階段の最下段が形成される部分には、階層ＬＹ９に属する絶縁層ＯＬが露出する。

【0126】

図８（ａ）及び図８（ｃ）に示すように、例えば酸素プラズマ等を用いたスリミングにより、階段部ＳＰの形成領域上のマスクパターン７２のＸ方向の端部を更に後退させて、マスクパターン７３を形成する。これにより、ＧＸ階段の最下段から４段目となる領域が新たに露出する。

【0127】

また、マスクパターン７３から新たに露出した積層体ＬＭｓの表面から、３つ分の階層ＬＹ１８～ＬＹ１６に属する絶縁層ＮＬ，ＯＬをエッチングにより除去する。これにより、積層体ＬＭｓのＧＸ階段の最下段から４段目が形成される部分には、階層ＬＹ１５に属する絶縁層ＯＬが露出する。

【0128】

これと並行して、マスクパターン７２を用いたエッチングで階層ＬＹ１８～ＬＹ１６の絶縁層ＮＬ，ＯＬが除去済みの領域から、３つ分の階層ＬＹ１５～ＬＹ１３に属する絶縁層ＮＬ，ＯＬをエッチングにより除去する。これにより、積層体ＬＭｓのＧＸ階段の最下段から３段目が形成される部分には、階層ＬＹ１２に属する絶縁層ＯＬが露出する。

【0129】

また、上記と並行して、マスクパターン７１，７２を用いたエッチングで階層ＬＹ１８～ＬＹ１３の絶縁層ＮＬ，ＯＬが除去済みの領域から、３つ分の階層ＬＹ１２～ＬＹ１０に属する絶縁層ＮＬ，ＯＬをエッチングにより除去する。これにより、積層体ＬＭｓのＧＸ階段の最下段から２段目が形成される部分には、階層ＬＹ９に属する絶縁層ＯＬが露出する。

【0130】

また、上記と並行して、マスクパターン７０～７２を用いたエッチングで階層ＬＹ１８～ＬＹ１０の絶縁層ＮＬ，ＯＬが除去済みの領域から、３つ分の階層ＬＹ９～ＬＹ７に属する絶縁層ＮＬ，ＯＬをエッチングにより除去する。これにより、積層体ＬＭｓのＧＸ階段の最下段が形成される部分には、階層ＬＹ６に属する絶縁層ＯＬが露出する。

【0131】

図８（ｂ）及び図８（ｄ）に示すように、例えば酸素プラズマ等を用いたスリミングにより、階段部ＳＰの形成領域上のマスクパターン７３のＸ方向の端部を更に後退させて、マスクパターン７４を形成する。これにより、ＧＸ階段の最下段から５段目となる領域が新たに露出する。

【0132】

また、マスクパターン７４から新たに露出した積層体ＬＭｓの表面から、３つ分の階層ＬＹ１８～ＬＹ１６に属する絶縁層ＮＬ，ＯＬをエッチングにより除去する。これにより、積層体ＬＭｓのＧＸ階段の最下段から５段目が形成される部分には、階層ＬＹ１５に属する絶縁層ＯＬが露出する。

【0133】

これと並行して、マスクパターン７３を用いたエッチングで階層ＬＹ１８～ＬＹ１６の絶縁層ＮＬ，ＯＬが除去済みの領域から、３つ分の階層ＬＹ１５～ＬＹ１３に属する絶縁層ＮＬ，ＯＬをエッチングにより除去する。これにより、積層体ＬＭｓのＧＸ階段の最下段から４段目が形成される部分には、階層ＬＹ１２に属する絶縁層ＯＬが露出する。

【0134】

また、上記と並行して、マスクパターン７２，７３を用いたエッチングで階層ＬＹ１８～ＬＹ１３の絶縁層ＮＬ，ＯＬが除去済みの領域から、３つ分の階層ＬＹ１２～ＬＹ１０に属する絶縁層ＮＬ，ＯＬをエッチングにより除去する。これにより、積層体ＬＭｓのＧＸ階段の最下段から３段目が形成される部分には、階層ＬＹ９に属する絶縁層ＯＬが露出する。

【0135】

また、上記と並行して、マスクパターン７１～７３を用いたエッチングで階層ＬＹ１８～ＬＹ１０の絶縁層ＮＬ，ＯＬが除去済みの領域から、３つ分の階層ＬＹ９～ＬＹ７に属する絶縁層ＮＬ，ＯＬをエッチングにより除去する。これにより、積層体ＬＭｓのＧＸ階段の最下段から２段目が形成される部分には、階層ＬＹ６に属する絶縁層ＯＬが露出する。

【0136】

また、上記と並行して、マスクパターン７０～７３を用いたエッチングで階層ＬＹ１８～ＬＹ７の絶縁層ＮＬ，ＯＬが除去済みの領域から、３つ分の階層ＬＹ６～ＬＹ４に属する絶縁層ＮＬ，ＯＬをエッチングにより除去する。これにより、積層体ＬＭｓのＧＸ階段の最下段が形成される部分には、階層ＬＹ３に属する絶縁層ＯＬが露出する。

【0137】

以上により、Ｘ方向に延びるＧＸ階段が形成される。なお、図７（ａ）～図７（ｃ）及び図８（ａ）～図８（ｂ）に示した断面と異なる断面では、図７（ａ）及び図７（ｄ）に示した処理開始時におけるテラス面の高さ位置がそれぞれ異なっている。このため、図７及び図８に示す処理の終了後、図５（ｄ）に示すＹ方向の断面のテラス面の高さ位置の配置を維持したまま、複数列のＧＸ階段が形成される。

【0138】

これ以降、積層体ＬＭｓを貫通してソース線ＳＬに到達する複数のメモリホール（不図示）を形成する。また、メモリホール内に、順次、メモリ層、及び半導体層等を充填してピラーＰＬを形成する。

【0139】

また、積層体ＬＭｓの積層方向およびＸ方向に延びる複数のスリット（不図示）を形成し、スリットから熱リン酸等の薬液を注入して、積層体ＬＭｓ中の絶縁層ＮＬを除去する。また、スリットを介して導電材の原料ガスを注入して、積層体ＬＭｓ中の絶縁層ＮＬが除去された空隙に導電材を充填する。これにより、複数のワード線ＷＬと複数の絶縁層ＯＬとが積層された積層体ＬＭが得られる。

【0140】

なお、上記のように、絶縁層ＮＬからワード線ＷＬを形成する処理をリプレース処理とも呼ぶ。

【0141】

また、スリットの側壁に絶縁層を形成し、絶縁層の内側を導電層で充填して板状コンタクトＬＩを形成する。ただし、スリット内を全体的に絶縁層で充填して、ソース線コンタクトとして機能しない板状の板状部を形成してもよい。この場合、スリットは、専らワード線ＷＬのリプレース処理に用いるために形成されることとなる。

【0142】

その後、階段領域ＳＲを覆う絶縁層５０等を形成し、階段領域ＳＲに複数のコンタクトＣＣを形成する。また、ピラーＰＬ、板状コンタクトＬＩ、及びコンタクトＣＣ等にプラグを介して接続される上層配線等を形成する（図１参照）。また、表面にトランジスタＴＲを含む周辺回路ＰＥＲが形成された半導体基板２０を準備し（図１参照）、積層体ＬＭの上方に貼り合わせる。

【0143】

以上により、実施形態の半導体記憶装置１が製造される。

【0144】

ところで、上述のように、ＧＹ階段を形成する際には、Ｙ方向に所定の間隔を空けてＸ方向に延びる複数のパターンを有するマスクパターン６１～６３が用いられる。これらのマスクパターン６１～６３の複数の延伸部分は、後のＧＸ階段形成時にＧＹ階段に生じる寸法変換差を見越して光近接効果補正（ＯＰＣ：Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｃｏｒｒｅｃｔｉｏｎ）と呼ばれる補正がなされている。このような補正について図９に示す。

【0145】

図９は、実施形態にかかるＧＹ階段の形成時に用いられるマスクパターン６１の補正例について説明する積層体ＬＭｓの上面図である。図９（ａ）は補正が行われていないマスクパターン６１ｎの例であり、図９（ｂ）は補正が行われたマスクパターン６１ｗの例である。

【0146】

ＧＹ階段の形成後に行われるＧＸ階段の形成時、階段部ＳＰのＸ方向における最下段側から最上段側に向かって処理が進められる。したがって、Ｘ方向における最下段側ほど、エッチング時のプラズマまたは薬液に晒される時間が長くなり、形成済みのＧＹ階段の各部構成の寸法変換差が大きくなる。

【0147】

図９（ａ）に示すように、補正を行わない場合、マスクパターン６１ｎが有する複数の延伸部分のＹ方向の幅は、Ｘ方向において一定である。このようなマスクパターン６１ｎを用いて形成されたＧＹ階段においても、ＧＸ階段の形成前には、各構成のＸ方向におけるＹ方向の幅は一定である。しかし、ＧＸ階段の形成後には、ＧＹ階段の各構成ＧＹｎにおけるＹ方向の幅は、最下段側ほど寸法変換差が大きくなるため狭くなる。また、ＧＹ階段の各構成ＧＹｎの最下段側が上層側へと後退する。

【0148】

図９（ｂ）に示すように、光近接効果補正の理論に基づけば、マスクパターン６１ｗが有する複数の延伸部分のＹ方向の幅は、最下段側ほど大きくなるよう補正される。また、最下段側のＸ方向端部が上層側から離れる方向へ迫り出した状態でマスクパターン６１ｗが形成される。このようなマスクパターン６１ｗを用いて形成されたＧＹ階段においても、ＧＸ階段の形成前には、各構成のＹ方向の幅は、最下段側ほど大きくなる。また、ＧＸ階段の形成後には、ＧＹ階段の各構成ＧＹｗにおけるＹ方向の幅は、最下段側ほど寸法変換差が大きくなるため、理想的にはＸ方向において一定となる。また、ＧＹ階段の各構成ＧＹｗの最下段側の端部が、Ｘ方向の所望の位置に配置されることとなる。

【0149】

（概括）
３次元不揮発性メモリ等の半導体記憶装置においては、複数段に積層されるワード線を電気的に引き出すため、例えばワード線が階段状に加工された階段部を有する。Ｘ方向の長さを短縮するため、このような階段部は、３列階段等の複数列階段の構造を取る場合がある。複数列階段構造は、例えば複数の板状コンタクトのそれぞれに対してＹ方向に線対称にマスクパターンを形成し、積層体を加工することで得られる。

【0150】

図１０は、比較例にかかるＧＹ階段の形成方法の手順の一例を示すＹ方向の断面図である。図１０（ａ）に示すように、後に形成される複数の板状コンタクトＬＩによって分割される個々の領域の境界部分に、これらの領域の境界部分に対してＹ方向に線対称なマスクパターン１６１を形成し、積層体ＬＭｚの露出した部分をエッチングする。図１０（ｂ）に示すように、複数の上記領域の１つおきの境界部分に、これらの領域の境界部分に対してＹ方向に線対称なマスクパターン１６２を形成し、積層体ＬＭｚの露出した部分をエッチングする。図１０（ｃ）に示すように、上記により、複数の領域のそれぞれに、高さ位置の異なる３つのテラス面が、これらの領域のそれぞれ境界部分に対してＹ方向に線対称の配置となるよう形成される。

【0151】

ここで、ＧＸ階段加工時に生じる寸法変換差を見越して、マスクパターン１６１等に対してＯＰＣ等の補正が行われる場合がある。しかしながら、ワード線の積層数増加に伴って、マスクパターン１６１が補正限界に至る懸念がある。図１０（ｄ）に示すように、マスクパターン１６１が未補正の場合に対し、補正後のマスクパターン１６１ｗは、Ｙ方向に隣接するパターン同士が近接し過ぎてしまい、マスクパターン１６１ｗの現像時に充分な解像度が得られない等、現像限界を超える恐れがある。

【0152】

実施形態の半導体記憶装置１の製造方法によれば、領域ＡＲ１，ＡＲ２の境界部分に対して、Ｙ方向における中心位置を領域ＡＲ１側にずらしてマスクパターン６１を形成する。また、領域ＡＲ１，ＡＲ２の境界部分に対して、Ｙ方向における中心位置を領域ＡＲ２側にずらしてマスクパターン６２を形成する。

【0153】

実施形態の半導体記憶装置１によれば、上記製造方法により、Ｙ方向に沿う断面で見た場合に、領域ＡＲ１，ＡＲ２では、領域ＡＲ１，ＡＲ２を分割する板状コンタクトＬＩに対して、複数のテラス面の高さ位置の配置が非線対称となる。

【0154】

上記のように、マスクパターン６１，６２のレイアウトを変更することで、Ｙ方向に所定の周期で配置されるパターン間の距離を充分に確保することができ、マスクパターン６１，６２の補正マージンを確保することができる。つまり、マスクパターン６１，６２の現像限界を超えることなく、マスクパターン６１，６２の補正可能な範囲を広げることができ、階段部ＳＰの加工難度を軽減することができる。

【0155】

実施形態の半導体記憶装置１によれば、Ｙ方向に沿う断面で見た場合に、領域ＡＲ１～ＡＲ５のそれぞれは、積層体ＬＭの積層方向に連続するワード線ＷＬをテラス面とする３つのテラス面を有する。また、階段部ＳＰでは、Ｘ方向に並ぶテラス面のワード線ＷＬの階層が３つずつ増加していく。

【0156】

このように、階段部ＳＰが３列階段等の複数列階段の構造を有することで、例えばＸ方向に並ぶテラス面のワード線ＷＬの階層を３つずつ増加させていくことができ、階段部ＳＰのＸ方向の長さを短縮することができる。これにより、半導体記憶装置１の小型化、または、メモリ容量の増大等が容易となる。

【0157】

（変形例）
次に、図１１を用いて、実施形態の変形例の半導体記憶装置について説明する。変形例の半導体記憶装置は、板状コンタクトＬＩで分割される１つの領域内に４列のＧＸ階段を有する点が上述の実施形態とは異なる。

【0158】

図１１は、実施形態の変形例にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図である。図１１は、２０層の絶縁層ＮＬを含む積層体ＬＭｓに、上記実施形態の構成を適用する場合の例である。すなわち、変形例の積層体ＬＭｓにおいては、最上層の絶縁層ＮＬが階層ＬＹ２０に属する。なお、図１１においては、積層体ＬＭｓの最上層の絶縁層ＮＬを含む上層側の構成のみを示す。

【0159】

図１１（ａ）に示すように、変形例の半導体記憶装置の製造方法においても、積層体ＬＭｓ上に、積層体ＬＭｓのピラーＰＬ等が形成される領域を覆う第１のマスクパターンとしてのマスクパターン８１を形成する。

【0160】

マスクパターン８１は、変形例の階段部が形成されることとなる領域において、領域ＡＲ３～ＡＲ５のうち２つ分の幅をＹ方向に有するよう、領域ＡＲ３～ＡＲ５に跨って形成される。また、マスクパターン８１は、領域ＡＲ４，ＡＲ５の境界部分、つまり、領域ＡＲ４，ＡＲ５の間に形成されることとなる板状コンタクトＬＩに対して、Ｙ方向における中心位置が領域ＡＲ４側にずれて形成される。

【0161】

これにより、領域ＡＲ３～ＡＲ５に跨って形成されるマスクパターン８１は、階段部が最終的に有することとなる１つ分のテラス面のＹ方向の幅を有して領域ＡＲ３上の領域ＡＲ４との境界部分に形成される。上述のように、変形例の階段部は４列階段構造を有することとなるので、１つ分のテラス面のＹ方向の幅は、例えば１つの領域ＡＲ３等の４分の１程度の大きさである。また、マスクパターン８１は、領域ＡＲ４の全体を覆って形成される。また、マスクパターン８１は、３つ分のテラス面のＹ方向の幅を有して領域ＡＲ５上の領域ＡＲ４との境界部分に形成される。

【0162】

同様に、マスクパターン８１は、領域ＡＲ２等のうち２つ分の幅をＹ方向に有するよう、領域ＡＲ２を含み、領域ＡＲ３とは反対方向に並ぶ３つの領域に跨って形成される。また、マスクパターン８１は、領域ＡＲ１，ＡＲ２の境界部分、つまり、領域ＡＲ１，ＡＲ２の間に形成されることとなる板状コンタクトＬＩに対して、Ｙ方向における中心位置が領域ＡＲ１側にずれて形成される。

【0163】

これにより、領域ＡＲ２を含む３つの領域に跨って形成されるマスクパターン８１は、階段部が最終的に有することとなる１つ分のテラス面のＹ方向の幅を有して領域ＡＲ２の反対側で領域ＡＲ１に隣接する領域上の領域ＡＲ１の境界部分に形成される。また、マスクパターン８１は、領域ＡＲ１の全体を覆って形成される。また、マスクパターン８１は、３つ分のテラス面のＹ方向の幅を有して領域ＡＲ２上の領域ＡＲ１との境界部分に形成される。

【0164】

このように、変形例の階段部が形成される領域において、マスクパターン８１は、Ｙ方向に周期的なパターンを有して形成される。

【0165】

また、以上のように形成したマスクパターン８１から露出する積層体ＬＭｓの表面から、階層ＬＹ２０に属する１対の絶縁層ＮＬ，ＯＬをエッチング等により除去し、階層ＬＹ１９に属する絶縁層ＯＬを露出させる。その後、酸素プラズマ等を用いたアッシングにより、マスクパターン８１を除去する。

【0166】

図１１（ｂ）に示すように、積層体ＬＭｓ上に、マスクパターン８１と同様、積層体ＬＭｓのピラーＰＬ等が形成される領域を覆う第２のマスクパターンとしてのマスクパターン８２を形成する。

【0167】

マスクパターン８２は、変形例の階段部が形成されることとなる領域において、領域ＡＲ４～ＡＲ６のうち２つ分以上３つ分未満の幅をＹ方向に有するよう、領域ＡＲ４～ＡＲ６に跨って形成される。また、マスクパターン８２は、領域ＡＲ４，ＡＲ５の境界部分、つまり、領域ＡＲ４，ＡＲ５の間に形成されることとなる板状コンタクトＬＩに対して、Ｙ方向における中心位置が領域ＡＲ５側にずれて形成される。

【0168】

これにより、領域ＡＲ４～ＡＲ６に跨って形成されるマスクパターン８２は、３つ分のテラス面のＹ方向の幅を有して領域ＡＲ４上の領域ＡＲ５との境界部分に形成される。また、マスクパターン８２は、領域ＡＲ５の全体を覆って形成される。また、マスクパターン８２は、２つ分のテラス面のＹ方向の幅を有して領域ＡＲ６上の領域ＡＲ５との境界部分に形成される。

【0169】

同様に、マスクパターン８２は、領域ＡＲ１～ＡＲ３のうち２つ分以上３つ分未満の幅をＹ方向に有するよう、領域ＡＲ１～ＡＲ３に跨って形成される。この場合にも、マスクパターン８２は、領域ＡＲ１，ＡＲ２の境界部分、つまり、領域ＡＲ１，ＡＲ２の間に形成されることとなる板状コンタクトＬＩに対して、Ｙ方向における中心位置が領域ＡＲ２側にずれて形成される。

【0170】

これにより、領域ＡＲ１～ＡＲ３に跨って形成されるマスクパターン８２は、階段部が最終的に有することとなる３つ分のテラス面のＹ方向の幅を有して領域ＡＲ１上の領域ＡＲ２の境界部分に形成される。また、マスクパターン８２は、領域ＡＲ２の全体を覆って形成される。また、マスクパターン８２は、２つ分のテラス面のＹ方向の幅を有して領域ＡＲ３上の領域ＡＲ２との境界部分に形成される。

【0171】

このように、変形例の階段部が形成される領域において、マスクパターン８２もまた、Ｙ方向に周期的なパターンを有して形成される。

【0172】

また、以上のように形成したマスクパターン８１から露出する積層体ＬＭｓの表面から、１対の絶縁層ＮＬ，ＯＬをエッチングする。

【0173】

このとき、Ｙ方向に周期的なパターンを有するマスクパターン８２の間の領域ＡＲ３，ＡＲ４等において、マスクパターン８２形成後に新たに露出した一部領域から、階層ＬＹ２０の絶縁層ＮＬ，ＯＬが除去されて、階層ＬＹ１９に属する絶縁層ＯＬが露出する。また、マスクパターン８２の間の領域ＡＲ３，ＡＲ４等において、マスクパターン８１を用いたエッチングで階層ＬＹ２０の絶縁層ＮＬ，ＯＬが除去済みの一部領域から、階層ＬＹ２０下層の階層ＬＹ１９の絶縁層ＮＬ，ＯＬが除去されて、階層ＬＹ１８に属する絶縁層ＯＬが露出する。

【0174】

これにより、領域ＡＲ１～ＡＲ６等のそれぞれに、高さの異なる２つまたは３つのテラス面が形成される。このとき、例えば領域ＡＲ１，ＡＲ２では、領域ＡＲ１，ＡＲ２の境界部分に対し、複数のテラス面の高さ位置の配置が線対称となる。また例えば、領域ＡＲ４，ＡＲ５では、領域ＡＲ４，ＡＲ５の境界部分に対し、複数のテラス面の高さ位置の配置が線対称となる。

【0175】

ただし、このときのテラス面のＹ方向の幅は、階段部が最終的に有することとなる、上述のテラス面のＹ方向の幅と必ずしも一致しない。また、このときのテラス面は、Ｘ方向において、階段部となる領域の全体に亘り同じ高さとなっている。

【0176】

その後、酸素プラズマ等を用いたアッシングにより、マスクパターン８２を除去する。

【0177】

図１１（ｃ）に示すように、積層体ＬＭｓ上に第３及び第４のマスクパターンとしてのマスクパターン８３を形成する。マスクパターン８３は、マスクパターン８１，８２と同様、積層体ＬＭｓのピラーＰＬ等が形成される領域を覆っている。また、階段部が形成されることとなる領域において、マスクパターン８３は、マスクパターン８１，８２とは異なる位置に、Ｙ方向に所定の間隔を空けてＸ方向に延びている。

【0178】

より具体的には、第３のマスクパターンとしてのマスクパターン８３は、例えば領域ＡＲ４，ＡＲ５に跨って形成される。このとき、マスクパターン８３は、領域ＡＲ４，ＡＲ５の境界部分、つまり、領域ＡＲ４，ＡＲ５の間に形成されることとなる板状コンタクトＬＩに対して、Ｙ方向における中心位置が一致するよう領域ＡＲ４，ＡＲ５の一部領域に形成される。

【0179】

これにより、領域ＡＲ４，ＡＲ５に跨って形成されるマスクパターン８３は、階段部が最終的に有することとなる、２つ分のテラス面のＹ方向の幅を有して領域ＡＲ４上の領域ＡＲ５との境界部分に形成される。また、マスクパターン８３は、２つ分のテラス面のＹ方向の幅を有して領域ＡＲ５上の領域ＡＲ４との境界部分に形成される。

【0180】

同様に、マスクパターン８３は、例えば領域ＡＲ１，ＡＲ２に跨って形成される。このとき、マスクパターン８３は、領域ＡＲ１，ＡＲ２の境界部分、つまり、領域ＡＲ１，ＡＲ２の間に形成されることとなる板状コンタクトＬＩに対して、Ｙ方向における中心位置が一致するよう領域ＡＲ１，ＡＲ２の一部領域に形成される。

【0181】

これにより、領域ＡＲ１，ＡＲ２に跨って形成されるマスクパターン８３は、階段部が最終的に有することとなる、２つ分のテラス面のＹ方向の幅を有して領域ＡＲ１上の領域ＡＲ２との境界部分に形成される。また、マスクパターン８３は、２つ分のテラス面のＹ方向の幅を有して領域ＡＲ２上の領域ＡＲ１との境界部分に形成される。

【0182】

このように、階段部が形成される領域において、第３のマスクパターンとしてのマスクパターン８３もまた、Ｙ方向に周期的なパターンを有して形成される。

【0183】

また、第４のマスクパターンとしてのマスクパターン８３は、例えば領域ＡＲ３の、領域ＡＲ２に接する側の一部を覆うように形成される。このとき、マスクパターン８３は、階段部が最終的に有することとなる、２つ分のテラス面のＹ方向の幅を有して領域ＡＲ３上の領域ＡＲ２との境界部分に形成される。

【0184】

同様に、マスクパターン８３は、例えば領域ＡＲ６の、領域ＡＲ５に接する側の一部を覆うように形成される。このとき、マスクパターン８３は、階段部が最終的に有することとなる、２つ分のテラス面のＹ方向の幅を有して領域ＡＲ６上の領域ＡＲ５との境界部分に形成される。

【0185】

階段部が形成される領域において、第４のマスクパターンとしてのマスクパターン８３もまた、領域ＡＲ１，ＡＲ２の境界部分、及び領域ＡＲ４、ＡＲ５の境界部分等に形成される第３のマスクパターンとしてのマスクパターン８３のＹ方向片側に、Ｙ方向に周期的なパターンを有して形成される。

【0186】

また、以上のように形成したマスクパターン８３から露出する積層体ＬＭｓの表面から、１対の絶縁層ＮＬ，ＯＬをエッチングする。

【0187】

このとき、Ｙ方向に所定間隔で配置されるマスクパターン８３の間の各領域において、マスクパターン８３形成後に新たに露出した一部領域から、階層ＬＹ２０の絶縁層ＮＬ，ＯＬが除去されて、階層ＬＹ１９に属する絶縁層ＯＬが露出する。

【0188】

また、マスクパターン８３の間の各領域において、マスクパターン８２を用いたエッチングで階層ＬＹ２０の絶縁層ＮＬ，ＯＬが除去済みの一部領域から、階層ＬＹ２０下層の階層ＬＹ１９の絶縁層ＮＬ，ＯＬが除去されて、階層ＬＹ１８に属する絶縁層ＯＬが露出する。

【0189】

また、マスクパターン８３の間の各領域において、マスクパターン８１，８２を用いたエッチングで階層ＬＹ２０，ＬＹ１９の絶縁層ＮＬ，ＯＬが除去済みの一部領域から、階層ＬＹ１９下層の階層ＬＹ１８の絶縁層ＮＬ，ＯＬが除去されて、階層ＬＹ１７に属する絶縁層ＯＬが露出する。

【0190】

その後、酸素プラズマ等を用いたアッシングにより、マスクパターン８３を除去する。

【0191】

図１１（ｄ）に示すように、積層体ＬＭｓ上に第５及び第６のマスクパターンとしてのマスクパターン８４を形成する。マスクパターン８４は、マスクパターン８１～８３と同様、積層体ＬＭｓのピラーＰＬ等が形成される領域を覆っている。また、階段部が形成されることとなる領域において、マスクパターン８４は、マスクパターン８４とは異なる位置に、Ｙ方向に所定の間隔を空けてＸ方向に延びている。

【0192】

より具体的には、第６のマスクパターンとしてのマスクパターン８４は、例えば領域ＡＲ４，ＡＲ５に跨って形成される。このとき、マスクパターン８４は、領域ＡＲ４，ＡＲ５の境界部分、つまり、領域ＡＲ４，ＡＲ５の間に形成されることとなる板状コンタクトＬＩに対して、Ｙ方向における中心位置が一致するよう領域ＡＲ４，ＡＲ５の一部領域に形成される。

【0193】

これにより、領域ＡＲ４，ＡＲ５に跨って形成されるマスクパターン８４は、階段部が最終的に有することとなる、１つ分のテラス面のＹ方向の幅を有して領域ＡＲ４上の領域ＡＲ５との境界部分に形成される。また、マスクパターン８４は、１つ分のテラス面のＹ方向の幅を有して領域ＡＲ５上の領域ＡＲ４との境界部分に形成される。

【0194】

同様に、第５のマスクパターンとしてのマスクパターン８４は、例えば領域ＡＲ１，ＡＲ２に跨って形成される。このとき、マスクパターン８４は、領域ＡＲ１，ＡＲ２の境界部分、つまり、領域ＡＲ１，ＡＲ２の間に形成されることとなる板状コンタクトＬＩに対して、Ｙ方向における中心位置が一致するよう領域ＡＲ１，ＡＲ２の一部領域に形成される。

【0195】

これにより、領域ＡＲ１，ＡＲ２に跨って形成されるマスクパターン８４は、階段部が最終的に有することとなる、１つ分のテラス面のＹ方向の幅を有して領域ＡＲ１上の領域ＡＲ２との境界部分に形成される。また、マスクパターン８４は、１つ分のテラス面のＹ方向の幅を有して領域ＡＲ２上の領域ＡＲ１との境界部分に形成される。

【0196】

また、マスクパターン８４は、例えば領域ＡＲ３の、領域ＡＲ２に接する側の一部を覆うように形成される。このとき、マスクパターン８３は、階段部が最終的に有することとなる、１つ分のテラス面のＹ方向の幅を有して領域ＡＲ３上の領域ＡＲ２との境界部分に形成される。

【0197】

同様に、マスクパターン８４は、例えば領域ＡＲ６の、領域ＡＲ５に接する側の一部を覆うように形成される。このとき、マスクパターン８４は、階段部が最終的に有することとなる、１つ分のテラス面のＹ方向の幅を有して領域ＡＲ６上の領域ＡＲ５との境界部分に形成される。

【0198】

階段部が形成される領域において、マスクパターン８４もまた、マスクパターン８３と同様、Ｙ方向に所定の間隔を有して形成される。

【0199】

また、以上のように形成したマスクパターン８４から露出する積層体ＬＭｓの表面から、１対の絶縁層ＮＬ，ＯＬをエッチングする。

【0200】

このとき、Ｙ方向に所定間隔で配置されるマスクパターン８４の間の各領域において、マスクパターン８４形成後に新たに露出した一部領域から、階層ＬＹ２０の絶縁層ＮＬ，ＯＬが除去されて、階層ＬＹ１９に属する絶縁層ＯＬが露出する。

【0201】

また、マスクパターン８４間の各領域において、マスクパターン８３を用いたエッチングで階層ＬＹ２０の絶縁層ＮＬ，ＯＬが除去済みの一部領域から、階層ＬＹ２０下層の階層ＬＹ１９の絶縁層ＮＬ，ＯＬが除去されて、階層ＬＹ１８に属する絶縁層ＯＬが露出する。

【0202】

また、マスクパターン８４の間の各領域において、マスクパターン８２，８３を用いたエッチングで階層ＬＹ２０，ＬＹ１９の絶縁層ＮＬ，ＯＬが除去済みの一部領域から、階層ＬＹ１９下層の階層ＬＹ１８の絶縁層ＮＬ，ＯＬが除去されて、階層ＬＹ１７に属する絶縁層ＯＬが露出する。

【0203】

また、マスクパターン８４の間の各領域において、マスクパターン８１～８３を用いたエッチングで階層ＬＹ２０～ＬＹ１８の絶縁層ＮＬ，ＯＬが除去済みの一部領域から、階層ＬＹ１８下層の階層ＬＹ１７の絶縁層ＮＬ，ＯＬが除去されて、階層ＬＹ１６に属する絶縁層ＯＬが露出する。

【0204】

図１１（ｅ）に示すように、酸素プラズマ等を用いたアッシングにより、マスクパターン８４を除去する。これにより、階段部が最終的に有することとなるＧＹ階段の形状が、Ｙ方向に沿う断面に形成される。この後、上述の実施形態と同様の手順でＧＸ階段を形成することで、変形例の階段部が形成される。

【0205】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0206】

１…半導体記憶装置、２０…半導体基板、６１～６３，７０～７４，８１～８４…マスクパターン、ＡＲ１～ＡＲ６…領域、ＣＣ…コンタクト、ＬＩ…板状コンタクト、ＬＭ…積層体、ＬＹ０～ＬＹ２０…階層、ＮＬ，ＯＬ…絶縁層、ＰＥＲ…周辺回路、ＰＬ…ピラー、ＳＬ…ソース線、ＳＭ…上段部、ＳＰ…階段部、ＳＲ…階段領域、ＷＬ…ワード線。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】