特開 2024-87524 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024087524

(43)【公開日】2024-07-01

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   H10B 43/27 20230101AFI20240624BHJP

   H10B 43/50 20230101ALI20240624BHJP

   H01L 21/336 20060101ALI20240624BHJP

【ＦＩ】

H10B43/27

H10B43/50

H01L29/78 371

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2022202388

(22)【出願日】2022-12-19

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100120031

【弁理士】

【氏名又は名称】宮嶋 学

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(72)【発明者】

【氏名】村田 威史

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP18

5F083EP22

5F083EP32

5F083EP76

5F083ER21

5F083GA10

5F083GA27

5F083JA03

5F083JA04

5F083JA19

5F083JA38

5F083JA39

5F083JA40

5F083MA06

5F083MA16

5F083MA19

5F083ZA01

5F101BA46

5F101BA47

5F101BB02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BE07

5F101BH13

(57)【要約】

【課題】ワード線の電圧制御性を改善可能なメモリを提供する。
【解決手段】メモリは、第１方向に積層され互いに絶縁された第１導電層と第１導電層内に第１方向に延びる第１柱状部とを含み、メモリセルが形成される第１領域を備える。第２領域は第１方向に積層され互いに絶縁された第２導電層と第２導電層内において第１方向に延びる第２柱状部とを含み、メモリセルが形成される。第３領域は第１方向に積層され互いに絶縁された第３導電層を含み、第１導電層と第２導電層との間に設けられる。スイッチは第１～第３領域の第１方向に設けられ、第１～第３領域の配列方向に配列される。第１コンタクトは第３導電層とスイッチとの間に電気的に接続される。第３導電層は、第１領域と第２領域との間の第３領域の中間部においてスイッチに最も近く、かつ、中間部よりも第１または第２領域に近い端部においてスイッチから離れるように階段状に構成される。
【選択図】図３

【特許請求の範囲】

【請求項1】

第１方向に積層され互いに絶縁された複数の第１導電層と、前記複数の第１導電層内において前記第１方向に延びる第１柱状部とを含み、前記複数の第１導電層と前記第１柱状部との交差点にメモリセルが形成される第１領域と、
前記第１方向に積層され互いに絶縁された複数の第２導電層と、前記複数の第２導電層内において前記第１方向に延びる第２柱状部とを含み、前記複数の第２導電層と前記第２柱状部との交差点にメモリセルが形成される第２領域と、
前記第１方向に積層され互いに絶縁された複数の第３導電層を含み、前記複数の第１導電層と前記複数の第２導電層との間に設けられた第３領域と、
前記第１～第３領域の前記第１方向に設けられ、前記第１～第３領域の配列方向に配列された複数のスイッチと、
前記複数の第３導電層と前記複数のスイッチとの間に電気的に接続される複数の第１コンタクトとを備え、
前記複数の第３導電層は、前記第１領域と前記第２領域との間の前記第３領域の中間部において前記複数のスイッチに最も近く、かつ、前記中間部よりも前記第１または第２領域に近い端部において前記複数のスイッチから離れるように階段状に構成されている、半導体記憶装置。

【請求項2】

前記複数の第３導電層は、前記複数の第１導電層と前記複数の第２導電層との間を電気的に接続する第４領域と、前記複数の第１コンタクトに接続される第５領域とを含み、
前記第５領域が前記中間部に近い前記第３導電層ほど、前記複数のスイッチのうち前記中間部に近いスイッチに電気的に接続される、請求項１に記載の半導体記憶装置。

【請求項3】

前記第５領域が前記端部に近い前記第３導電層ほど、前記複数のスイッチの配列の端のスイッチに電気的に接続される、請求項２に記載の半導体記憶装置。

【請求項4】

前記複数の第１コンタクトと前記複数のスイッチのそれぞれの間に電気的に接続され、前記配列方向へ延伸する複数の第１配線をさらに備え、
前記中間部に近い前記第５領域に電気的に接続された前記第１配線は、前記端部に近い前記第５領域に電気的に接続された前記第１配線よりも短い、請求項２または請求項３に記載の半導体記憶装置。

【請求項5】

前記第３導電層と前記第１または第２導電層との間の前記第４領域の長さは、前記複数のスイッチに近くよりも前記複数のスイッチから遠い位置において短い、請求項２または請求項３に記載の半導体記憶装置。

【請求項6】

前記複数の第１～第３導電層は、それぞれ前記第１方向に積層された第１積層グループと第２積層グループとに分かれており、
前記第１積層グループの前記複数の第３導電層のうち前記複数のスイッチに最も近い前記第３導電層は、前記第４領域を有さず、
前記第２積層グループの前記複数の第３導電層のうち前記複数のスイッチに最も近い前記第３導電層は、前記第４領域を有さない、請求項２または請求項３に記載の半導体記憶装置。

【請求項7】

前記第１積層グループの前記複数の第３導電層のうち前記複数のスイッチに最も近い前記第３導電層は電気的に浮遊状態であり、
前記第２積層グループの前記複数の第３導電層のうち前記複数のスイッチに最も近い前記第３導電層は電気的に浮遊状態である、請求項６に記載の半導体記憶装置。

【請求項8】

前記第１積層グループの前記複数の第１導電層のうち前記複数のスイッチに最も近い第１最上層と前記第１積層グループの前記複数の第２導電層のうち前記複数のスイッチに最も近い第２最上層との間を電気的に接続する第２配線と、
前記第２積層グループの前記複数の第１導電層のうち前記複数のスイッチに最も近い第３最上層と前記第２積層グループの前記複数の第２導電層のうち前記複数のスイッチに最も近い第４最上層との間を電気的に接続する第３配線と、をさらに備える、請求項６に記載の半導体記憶装置。

【請求項9】

前記第２配線と前記第１最上層との間に設けられた第２コンタクトと、
前記第２配線と前記第２最上層との間に設けられた第３コンタクトと、
前記第３配線と前記第３最上層との間に設けられた第４コンタクトと、
前記第３配線と前記第４最上層との間に設けられた第５コンタクトとをさらに備える、請求項８に記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

ＮＡＮＤ型フラッシュメモリのような半導体記憶装置は、複数のメモリセルが三次元的に配置された立体型メモリセルアレイを有する場合がある。このようなメモリセルアレイでは、ワード線の電圧制御性を改善させることが求められている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２１－０４８３７１号公報

【特許文献2】米国特許第１０９１０３９５号

【特許文献3】米国特許第１１３０２６３４号

【特許文献4】米国特許第１１１３９２３７号

【発明の概要】

【発明が解決しようとする課題】

【0004】

ワード線の電圧制御性を改善させることができる半導体記憶装置を提供する。

【課題を解決するための手段】

【0005】

本実施形態による半導体記憶装置は、第１方向に積層され互いに絶縁された複数の第１導電層と、複数の第１導電層内において第１方向に延びる第１柱状部とを含み、複数の第１導電層と第１柱状部との交差点にメモリセルが形成される第１領域を備える。第２領域は、第１方向に積層され互いに絶縁された複数の第２導電層と、複数の第２導電層内において第１方向に延びる第２柱状部とを含み、複数の第２導電層と第２柱状部との交差点にメモリセルが形成される。第３領域は、第１方向に積層され互いに絶縁された複数の第３導電層を含み、複数の第１導電層と複数の第２導電層との間に設けられている。複数のスイッチは、第１～第３領域の第１方向に設けられ、第１～第３領域の配列方向に配列されている。複数の第１コンタクトは、複数の第３導電層と複数のスイッチとの間に電気的に接続される。複数の第３導電層は、第１領域と第２領域との間の第３領域の中間部において複数のスイッチに最も近く、かつ、中間部よりも第１または第２領域に近い端部において複数のスイッチから離れるように階段状に構成されている。

【図面の簡単な説明】

【0006】

【図1】第１実施形態に係る半導体記憶装置の構成例を示す図。

【図2】第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路構成の一例を示す図。

【図3】第１実施形態に係る半導体記憶装置の構成例を示す断面図。

【図4】メモリセルアレイのメモリセルの構成例を示す模式断面図。

【図5】メモリセルアレイのメモリセルの構成例を示す模式断面図。

【図6】接続領域およびメモリセルアレイのレイアウトを示す概略平面図。

【図7】或るブロックの接続領域の概略を示す斜視図。

【図8】或るブロックの接続領域の概略を示す斜視図。

【図9】ワード線の構成例を示す断面図。

【図10】ワード線の構成例を示す斜視図。

【図11】スイッチの配列とワード線の積層グループとの対応関係を示す概略図。

【図12】スイッチおよびワード線の位置関係を示す概念図。

【発明を実施するための形態】

【0007】

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものである。明細書と図面において、同一の要素には同一の符号を付す。

【0008】

（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置１の構成例を示す図である。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御される。半導体記憶装置１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。

【0009】

図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を備えている。

【0010】

メモリセルアレイ１０は、複数のブロックＢＬＫ（０）～ＢＬＫ（ｎ）（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。

【0011】

コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。

【0012】

アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含んでいる。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。

【0013】

シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいて、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。

【0014】

ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。

【0015】

ロウデコーダモジュール１５は、複数のロウデコーダＲＤを備える。ロウデコーダは、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダは、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。

【0016】

センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。

【0017】

以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。

【0018】

図２は、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の回路構成の一例を示す図である。メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫが図２に示されている。図２に示すように、ブロックＢＬＫは、複数のストリングユニットＳＵ（０）～ＳＵ（ｋ）（ｋは１以上の整数）を含んでいる。

【0019】

各ストリングユニットＳＵは、ビット線ＢＬ（０）～ＢＬ（ｍ）（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ（０）～ＭＴ（１５）、並びに選択トランジスタＳＴ（１）及びＳＴ（２）を含んでいる。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ（１）及びＳＴ（２）のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。

【0020】

各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ（０）～ＭＴ（１５）は、直列接続される。選択トランジスタＳＴ（１）のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ（１）のソースは、直列接続されたメモリセルトランジスタＭＴ（０）～ＭＴ（１５）の一端に接続される。選択トランジスタＳＴ（２）のドレインは、直列接続されたメモリセルトランジスタＭＴ（０）～ＭＴ（１５）の他端に接続される。選択トランジスタＳＴ（２）のソースは、ソース線ＳＬに接続される。

【0021】

同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ（０）～ＭＴ（１５）の制御ゲートは、それぞれワード線ＷＬ（０）～ＷＬ（１５）に共通接続される。ストリングユニットＳＵ（０）～ＳＵ（ｋ）内のそれぞれの選択トランジスタＳＴ（１）のゲートは、それぞれ選択ゲート線ＳＧＤ（０）～ＳＧＤ（ｋ）に共通接続される。選択トランジスタＳＴ（２）のゲートは、選択ゲート線ＳＧＳに共通接続される。

【0022】

以上で説明したメモリセルアレイ１０の回路構成において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。

【0023】

１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。

【0024】

尚、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０は、以上で説明した回路構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ（１）及びＳＴ（２）の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。

【0025】

図３は、第１実施形態に係る半導体記憶装置１の構成例を示す断面図である。半導体記憶装置１は、メモリチップＣ１とＣＭＯＳ（Complementary Metal Oxide Semiconductor）チップＣ２とを互いに貼合して構成されている。メモリチップＣ１は、メモリセルアレイ１０ｍ＿１、１０ｍ＿２および接続領域１０ｓを含む半導体チップである。ＣＭＯＳチップＣ２は、周辺回路（例えば、図１の１１～１６）を含む半導体チップである。メモリチップＣ１とＣＭＯＳチップＣ２とは貼合面ＦＢにおいて貼合されている。

【0026】

メモリチップＣ１は、メモリセルアレイ１０ｍ＿１、１０ｍ＿２と、接続領域１０ｓと、を備える。

【0027】

メモリセルアレイ１０ｍ＿１は、Ｚ方向に積層され互いに絶縁された複数のワード線ＷＬ１と、複数のワード線ＷＬ１内においてＺ方向に延伸する複数の柱状部ＣＬ１とを含む。柱状部ＣＬ１は、ビアコンタクトＶＹ１を介していずれかのビット線ＢＬ１に電気的に接続されている。ビット線ＢＬ１は、図示しない配線を介してＣＭＯＳチップＣ２側のセンスアンプモジュール１６（図１参照）に電気的に接続されている。

【0028】

メモリセルアレイ１０ｍ＿２は、Ｚ方向に積層され互いに絶縁された複数のワード線ＷＬ２と、複数のワード線ＷＬ２内においてＺ方向に延伸する複数の柱状部ＣＬ２とを含む。ワード線ＷＬ２の各層は、ワード線ＷＬ１の各層に対応している。柱状部ＣＬ２は、ビアコンタクトＶＹ２を介していずれかのビット線ＢＬ２に電気的に接続されている。ビット線ＢＬ２は、図示しない配線を介してＣＭＯＳチップＣ２側のセンスアンプモジュール１６（図１参照）に電気的に接続されている。メモリセルアレイ１０ｍ＿１、１０ｍ＿２の構成は、同じでよい。

【0029】

柱状部ＣＬ１、ＣＬ２の径は、後述する積層グループＴ１～Ｔ３のそれぞれにおいて、ＣＭＯＳチップＣ２のスイッチＳＷ３ｃ、ＳＷ３ｐ＿１、ＳＷ３ｐ＿２に近づくほど広くなっている。逆に、柱状部ＣＬ１、ＣＬ２の径は、積層グループＴ１～Ｔ３のそれぞれにおいて、＋Ｚ方向に行くほど狭くなっている。

【0030】

接続領域１０ｓは、メモリセルアレイ１０ｍ＿１とメモリセルアレイ１０ｍ＿２との間に設けられている。接続領域１０ｓは、Ｚ方向に積層された複数のワード線ＷＬ３を含む。複数のワード線ＷＬ３は、接続領域１０ｓの中間部においてＣＭＯＳチップＣ２に最も近く、かつ、接続領域１０ｓの中間部よりもその両側のメモリセルアレイ１０ｍ＿１、１０ｍ＿２に近い端部においてＣＭＯＳチップＣ２から離れるように階段状に構成されている。即ち、複数のワード線ＷＬ３は、接続領域１０ｓの中間部からメモリセルアレイ１０ｍ＿１、１０ｍ＿２に接近するに従って、ＣＭＯＳチップＣ２から離間するように階段状に構成されている。尚、複数のワード線ＷＬ３は、局所的にみると、逆に、中間部からメモリセルアレイ１０ｍ＿１、１０ｍ＿２に接近するに従って、ＣＭＯＳチップＣ２に接近するように構成されている箇所もある。しかし、複数のワード線ＷＬ３の全体的な傾向は、図３に示すように、接続領域１０ｓの中間部からメモリセルアレイ１０ｍ＿１、１０ｍ＿２に接近するに従って、ＣＭＯＳチップＣ２から離間している。

【0031】

ワード線ＷＬ３の各層は、それぞれワード線ＷＬ１の各層とワード線ＷＬ２の各層に対応している。ワード線ＷＬ１～ＷＬ３は、それぞれ対応する層においてほぼ同一の高さにある。ワード線ＷＬ１～ＷＬ３の各層は、連続した同一材料層を加工して形成されている。ワード線ＷＬ１～ＷＬ３には、例えば、銅、タングステン等の導電性金属が用いられている。以下、互いに対応するワード線ＷＬ１～ＷＬ３の各層をワード線層ともいう。

【0032】

ワード線層において、ワード線ＷＬ３は、ブリッジ部ＷＬＢを介してワード線ＷＬ１、ＷＬ２に電気的に接続される。ブリッジ部ＷＬＢは、ワード線ＷＬ１～ＷＬ３と同一材料層を加工して形成される。ブリッジ部ＷＬＢは、ワード線ＷＬ３を階段状に加工したときにＹ方向に残置される層であり、ワード線ＷＬ１～ＷＬ３において連続的に設けられている。ワード線ＷＬ1～ＷＬ３の各ワード線層は、ブリッジ部ＷＬＢによって電気的に接続されている。

【0033】

複数のワード線層には、ブリッジ部ＷＬＢが設けられていないワード線層もある。ブリッジ部ＷＬＢの無いワード線層では、ワード線ＷＬ１とワード線ＷＬ２との間に、メタルブリッジＭＢが設けられている。メタルブリッジＭＢは、ワード線ＷＬ１～ＷＬ３のワード線層とは別に設けられた配線層であり、ワード線ＷＬ１とワード線ＷＬ２との間を電気的に接続する。メタルブリッジＭＢに接続されるコンタクトプラグＣＣ１、ＣＣ２は、接続領域１０ｓの両端にあるワード線ＷＬ１、ＷＬ２にそれぞれ接続されている。メタルブリッジＭＢは、接続領域１０ｓの一端のワード線ＷＬ１に接続されたコンタクトプラグＣＣ１と接続領域１０ｓの他端のワード線ＷＬ２に接続されたコンタクトプラグＣＣ２との間に接続されている。コンタクトプラグＣＣ１は、メタルブリッジＭＢとワード線ＷＬ１との間に接続される。コンタクトプラグＣＣ２は、メタルブリッジＭＢとワード線ＷＬ２との間に接続される。

【0034】

ワード線ＷＬ３に接続されているコンタクトプラグＣＣ３ｃ、ＣＣ３ｐ＿１、ＣＣ３ｐ＿２は、配線ＷＧ１を介して配線ＷＧ１１に電気的に接続されている。配線ＷＧ１１は、メモリチップＣ１とＣＭＯＳチップＣ２との貼合面ＦＢに露出された配線であり、ＣＭＯＳチップＣ２側の配線ＷＧ２１と貼合面ＦＢにおいて接合されている。

【0035】

ＣＭＯＳチップＣ２は、スイッチＳＷ１、ＳＷ２、ＳＷ３ｃ、ＳＷ３ｐ＿１、ＳＷ３ｐ＿２と、配線ＷＧ２、ＷＧ２１とを備える。スイッチＳＷ１、ＳＷ２、ＳＷ３ｃ、ＳＷ３ｐ＿１、ＳＷ３ｐ＿２は、図１のロウデコーダモジュール１５の一部であり、例えば、ＭＯＳＦＥＴ（Field Effect Transistor）で構成されている。スイッチＳＷ１、ＳＷ２、ＳＷ３ｃ、ＳＷ３ｐ＿１、ＳＷ３ｐ＿２は、配線ＷＧ２を介して配線ＷＧ２１に接続されている。各スイッチＳＷ１、ＳＷ２、ＳＷ３ｃ、ＳＷ３ｐ＿１、ＳＷ３ｐ＿２は、それに接続するワード線層（ワード線ＷＬ１～ＷＬ３）にワード線電圧を印加する。例えば、複数のスイッチＳＷ１、ＳＷ２、ＳＷ３ｃ、ＳＷ３ｐ＿１、ＳＷ３ｐ＿２から選択されたスイッチは、読出し動作、書き込み動作、消去動作において導通状態になり、選択されたワード線ＷＬ１～ＷＬ３にワード線電圧を印加することができる。

【0036】

複数のスイッチＳＷ１、ＳＷ２、ＳＷ３ｃ、ＳＷ３ｐ＿１、ＳＷ３ｐ＿２は、複数のワード線層のそれぞれに対応して設けられている。スイッチＳＷ１は、ワード線ＷＬ１に接続されたコンタクトプラグＣＣ１に電気的に接続されている。ワード線ＷＬ１は、接続領域１０ｓの一端部（メモリセルアレイ１０ｍ＿１側の端部）において階段状に構成されている。コンタクトプラグＣＣ１は、階段状のワード線ＷＬ１に設けられたステップ面（テラス領域）にＺ方向から接触している。

【0037】

スイッチＳＷ２は、ワード線ＷＬ２に接続されたコンタクトプラグＣＣ２に電気的に接続されている。ワード線ＷＬ２は、接続領域１０ｓの他端部（メモリセルアレイ１０ｍ＿２側の端部）において階段状に構成されている。コンタクトプラグＣＣ２は、階段状のワード線ＷＬ２に設けられたステップ面（テラス領域）にＺ方向から接触している。

【0038】

複数のスイッチＳＷ３ｃ、ＳＷ３ｐ＿１、ＳＷ３ｐ＿２は、それぞれワード線ＷＬ３に接続されたコンタクトプラグＣＣ３に電気的に接続されている。貼合面ＦＢに対して垂直方向（Ｚ方向）から見たときに、スイッチＳＷ３ｃは、接続領域１０ｓの中間部に対応する位置に設けられている。スイッチＳＷ３ｐ＿１は、Ｚ方向から見たときに、接続領域１０ｓのワード線ＷＬ１側の一端部に対応する位置に設けられている。スイッチＳＷ３ｐ＿２は、Ｚ方向から見たときに、ワード線ＷＬ２側の接続領域１０ｓの他端部に対応する位置に設けられている。ワード線ＷＬ３は、接続領域１０ｓの中間部においてスイッチＳＷ３ｃに最も近く、かつ、メモリセルアレイ１０ｍ＿１、１０ｍ＿２に近い接続領域１０ｓの端部に行くにしたがって、スイッチＳＷ３ｐ＿１、ＳＷ３ｐ＿２からＺ方向に離れるように階段状に構成されている。コンタクトプラグＣＣ３ｃ、ＣＣ３ｐ＿１、ＣＣ３ｐ＿２は、階段状のワード線ＷＬ３に設けられたステップ面（テラス領域）にＺ方向から接触している。コンタクトプラグＣＣ３ｃは接続領域１０ｓの中間部にあるワード線ＷＬ３のステップ面に接触し、コンタクトプラグＣＣ３ｐ＿１は接続領域１０ｓのワード線ＷＬ１側の一端部にあるワード線ＷＬ３のステップ面に接触し、コンタクトプラグＣＣ３ｐ＿２は接続領域１０ｓのワード線ＷＬ２側の他端部にあるワード線ＷＬ３のステップ面に接触する。スイッチＳＷ３ｃ、ＳＷ３ｐ＿１、ＳＷ３ｐ＿２は、それぞれコンタクトプラグＣＣ３ｃ、ＣＣ３ｐ＿１、ＣＣ３ｐ＿２に対応しており、コンタクトプラグＣＣ３ｃ、ＣＣ３ｐ＿１、ＣＣ３ｐ＿２を介して、それぞれに対応するワード線ＷＬ３に電気的に接続される。

【0039】

スイッチＳＷ１、ＳＷ２、ＳＷ３ｃ、ＳＷ３ｐ＿１、ＳＷ３ｐ＿２（以下、スイッチＳＷ１等ともいう）は、ＣＭＯＳチップＣ２の半導体基板上にＸ方向（メモリセルアレイ１０ｍ＿１、接続領域１０ｓおよびメモリセルアレイ１０ｍ＿２の配列方向）に配列されている。スイッチＳＷ１等の配列のＸ方向の長さは、接続領域１０ｓのＸ方向の長さよりも長い。スイッチＳＷ１等の配列は、Ｚ方向から見たときに、接続領域１０ｓから±Ｘ方向にはみ出ている。スイッチＳＷ１等の配列のＸ方向の中心は、接続領域１０ｓのＸ方向の中心と略一致している。これにより、スイッチＳＷ１等は、ワード線ＷＬ３までの配線距離が可及的に短くなるように配置されている。

【0040】

スイッチＳＷ３ｃは、接続領域１０ｓの中間部にあるコンタクトプラグＣＣ３ｃに電気的に接続される。テラス領域が接続領域１０ｓの中間部に近いワード線ＷＬ３ｃほど、該中間部に近いスイッチＳＷ３ｃに電気的に接続される。よって、スイッチＳＷ３ｃは、コンタクトプラグＣＣ３ｃに接続する中間部のワード線ＷＬ３のテラス領域に対して、Ｘ方向における位置ずれが小さい。従って、スイッチＳＷ３ｃとそれに接続されるワード線ＷＬ３との間のフックアップ配線ＨＵ３ｃのＸ方向の長さＬｈｕ３ｃは比較的短い。

【0041】

スイッチＳＷ３ｐ＿１、ＳＷ３ｐ＿２は、接続領域１０ｓの両端部にあるコンタクトプラグＣＣ３ｐ＿１、ＣＣ３ｐ＿２のそれぞれに電気的に接続される。テラス領域が接続領域１０ｓの端部に近いワード線ＷＬ３ｐ＿１、ＷＬ３ｐ＿２ほど、スイッチＳＷ１等の配列の端部に近いスイッチＳＷ３ｐ＿１、ＳＷ３ｐ＿２に電気的に接続される。よって、スイッチＳＷ３ｐ＿１、ＳＷ３ｐ＿２は、コンタクトプラグＣＣ３ｐ＿１、ＣＣ３ｐ＿２に接続するワード線ＷＬ３のテラス領域に対して、Ｘ方向における位置ずれが大きい。従って、スイッチＳＷ３ｐ＿１、ＳＷ３ｐ＿２とそれに接続されるワード線ＷＬ３との間のフックアップ配線ＨＵ３ｐ＿１、ＨＵ３ｐ＿２のＸ方向の長さＬｈｕ３ｐ＿１、Ｌｈｕ３ｐ＿２は長さＬｈｕ３ｃに比べて長い。

【0042】

フックアップ配線ＨＵ３ｃ、ＨＵ３ｐ＿１、ＨＵ３ｐ＿２は、配線ＷＧ２の一部として構成されており、多層配線構造の配線層である。フックアップ配線ＨＵ３ｃ、ＨＵ３ｐ＿１、ＨＵ３ｐ＿２は、それぞれ複数の金属配線層（例えば、銅、タングステン等）で構成されている。フックアップ配線ＨＵ３ｃ、ＨＵ３ｐ＿１、ＨＵ３ｐ＿２のＸ方向の長さは、それぞれを構成する複数の配線層のＸ方向の合計の長さである。

【0043】

フックアップ配線ＨＵ３ｃは、スイッチＳＷ３ｃとコンタクトプラグＣＣ３ｃとの間に電気的に接続されている。Ｚ方向から見たときに、スイッチＳＷ３ｃとコンタクトプラグＣＣ３ｃとの間のＸ方向のずれは小さいので、フックアップ配線ＨＵ３ｃのＸ方向の長さは短い。フックアップ配線ＨＵ３ｐ＿１は、スイッチＳＷ３ｐ＿１とコンタクトプラグＣＣ３ｐ＿１との間に電気的に接続されている。フックアップ配線ＨＵ３ｐ＿２は、スイッチＳＷ３ｐ＿２とコンタクトプラグＣＣ３ｐ＿２との間に電気的に接続されている。Ｚ方向から見たときに、スイッチＳＷ３ｐ＿１とコンタクトプラグＣＣ３ｐ＿１との間のＸ方向のずれ、並びに、スイッチＳＷ３ｐ＿２とコンタクトプラグＣＣ３ｐ＿２との間のＸ方向のずれは、スイッチＳＷ３ｃとコンタクトプラグＣＣ３ｃとの間のＸ方向のずれよりも大きい。よって、フックアップ配線ＨＵ３ｐ＿１、ＨＵ３ｐ＿２のＸ方向の長さは、フックアップ配線ＨＵ３ｃのＸ方向の長さよりも長い。即ち、フックアップ配線ＨＵ３ｃはフックアップ配線ＨＵ３ｐ＿１、ＨＵ３ｐ＿２よりもＸ方向の長さにおいて短い。

【0044】

コンタクトプラグＣＰ３ｃは、フックアップ配線ＨＵ３ｃを含む複数の配線層間に設けられ、該複数の配線層を電気的に接続する。コンタクトプラグＣＰ３ｐ＿１は、フックアップ配線ＨＵ３ｐ＿１を含む複数の配線層間に設けられ、該複数の配線層を電気的に接続する。コンタクトプラグＣＰ３ｐ＿２は、フックアップ配線ＨＵ３ｐ＿２を含む複数の配線層間に設けられ、該複数の配線層を電気的に接続する。コンタクトプラグＣＰ３ｃ、ＣＰ３ｐ＿１、ＣＰ３ｐ＿２には、例えば、銅、タングステン等の導電性金属材料が用いられる。

【0045】

配線ＷＧ２は、複数のフックアップ配線ＨＵ１、ＨＵ２、ＨＵ３ｐ＿１、ＨＵ３ｐ＿２と、複数のコンタクトプラグＣＰ１、ＣＰ２、ＣＰ３ｃ、ＣＰ３ｐ＿１、ＣＰ３ｐ＿２とを含む。

【0046】

フックアップ配線ＨＵ１、ＨＵ２は、それぞれメタルブリッジＭＢとスイッチＳＷ１、ＳＷ２との間に電気的に接続されている。スイッチＳＷ１、ＳＷ２は、スイッチＳＷ１、ＳＷ２、ＳＷ３ｃ、ＳＷ３ｐ＿１、ＳＷ３ｐ＿２の配列の端部に配置されてもよいし、中間に近い位置に配置されていてもよい。

【0047】

コンタクトプラグＣＰ１は、フックアップ配線ＨＵ１を構成する複数の配線層間に設けられ、該複数の配線層を電気的に接続する。コンタクトプラグＣＰ２は、フックアップ配線ＨＵ２を含む複数の配線層間に設けられ、該複数の配線層を電気的に接続する。

【0048】

図４および図５は、メモリセルアレイ１０ｍ＿１、１０ｍ＿２のメモリセルＭＣの構成例を示す模式断面図である。尚、柱状部ＣＬ１、ＣＬ２は同様の構成を有するので、図４および図５では、柱状部ＣＬ１を説明し、柱状部ＣＬ２の説明は省略する。

【0049】

図４に示すように、柱状部ＣＬ１は、メモリセルアレイ１０ｍ＿１内において積層されたワード線ＷＬ１内に設けられたメモリホールＭＨ内に設けられている。柱状部ＣＬ１は、ワード線ＷＬ１の積層体の上端から下端に渡ってＺ方向に貫通している。柱状部ＣＬ１は、半導体ボディ１１０、メモリ膜１２０、および、コア層１３０を含む。柱状部ＣＬ１は、その中心部に設けられたコア層１３０、該コア層１３０の周囲に設けられた半導体ボディ（半導体部材）１１０、および、該半導体ボディ１１０の周囲に設けられたメモリ膜（電荷蓄積部材）１２０を含む。半導体ボディ１１０は、ワード線ＷＬ１の積層体内において、積層方向（Ｚ方向）に延在している。半導体ボディ１１０の一端は、図示しないソース層に電気的に接続されている。半導体ボディ１１０の他端は、ビット線ＢＬ１に電気的に接続される。メモリ膜１２０は、半導体ボディ１１０とワード線ＷＬ１との間に設けられ、電荷捕獲部を有する。

【0050】

図５に示すように、Ｘ－Ｙ平面におけるメモリホールＭＨの形状は、例えば、円または楕円である。ワード線ＷＬ１と絶縁膜１１２との間には、メモリ膜１２０の一部を構成するブロック絶縁膜１１ａが設けられていてもよい。ブロック絶縁膜１１ａは、例えば、シリコン酸化物膜または金属酸化物膜である。金属酸化物の１つの例は、アルミニウム酸化物である。ワード線ＷＬ１と絶縁膜１１２との間、および、ワード線ＷＬ１とメモリ膜１２０との間には、バリア膜１１ｂが設けられていてもよい。バリア膜１１ｂは、例えば、ワード線ＷＬ１がタングステンである場合、例えば、窒化チタン（ＴｉＮ）とチタン（Ｔｉ）との積層構造膜が選ばれる。ブロック絶縁膜１１ａは、ワード線ＷＬ１からメモリ膜１２０側への電荷のバックトンネリングを抑制する。バリア膜１１ｂは、ワード線ＷＬ１とブロック絶縁膜１１ａとの密着性を向上させる。

【0051】

半導体ボディ１１０の形状は、例えば、底を有した筒状である。半導体ボディ１１０には、例えば、ポリシリコン等の半導体材料が用いられる。半導体ボディ１１０は、例えば、アンドープドシリコンである。また、半導体ボディ１１０は、ｐ型シリコンであってもよい。半導体ボディ１１０は、メモリセルＭＣのそれぞれのチャネルとして機能する。

【0052】

メモリ膜１２０においては、ブロック絶縁膜１１ａ以外の部分が、メモリホールＭＨの内壁と半導体ボディ１１０との間に設けられている。メモリ膜１２０の形状は、例えば、筒状である。複数のメモリセルＭＣは、半導体ボディ１１０と、ワード線ＷＬ１との間に記憶領域を有し、Ｚ方向に積層されている。メモリ膜１２０は、例えば、カバー絶縁膜１２１、電荷捕獲膜１２２、および、トンネル絶縁膜１２３を含む。半導体ボディ１１０、電荷捕獲膜１２２、および、トンネル絶縁膜１２３のそれぞれはＺ方向に延伸している。

【0053】

カバー絶縁膜１２１は、絶縁膜１１２と電荷捕獲膜１２２との間に設けられている。カバー絶縁膜１２１は、例えば、シリコン酸化物を含む。カバー絶縁膜１２１は、犠牲膜（図示せず）をワード線ＷＬ１にリプレースするとき（リプレース工程）、電荷捕獲膜１２２がエッチングされないように保護する。カバー絶縁膜１２１は、リプレース工程において、ワード線ＷＬ１とメモリ膜１２０との間から除去されてもよい。この場合、ワード線ＷＬ１と電荷捕獲膜１２２との間には、例えば、ブロック絶縁膜１１ａが設けられなくなる。また、ワード線ＷＬ１の形成に、リプレース工程を利用しない場合には、カバー絶縁膜１２１は、設けられなくてもよい。

【0054】

電荷捕獲膜１２２は、ブロック絶縁膜１１ａおよびカバー絶縁膜１２１とトンネル絶縁膜１２３との間に設けられている。電荷捕獲膜１２２は、例えば、シリコン窒化物（ＳｉＮ）を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜１２２のうち、ワード線ＷＬ１と半導体ボディ１１０との間に挟まれた部分は、電荷捕獲部としてメモリセルＭＣの記憶領域を構成する。メモリセルＭＣの閾値電圧は、電荷捕獲部中の電荷の有無、または、電荷捕獲部中に捕獲された電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持する。

【0055】

トンネル絶縁膜１２３は、半導体ボディ１１０と電荷捕獲膜１２２との間に設けられている。トンネル絶縁膜１２３は、例えば、シリコン酸化物、または、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜１２３は、半導体ボディ１１０と電荷捕獲膜１２２との間の電位障壁である。例えば、半導体ボディ１１０から電荷捕獲部へ電子を注入するとき（書き込み動作）、および、半導体ボディ１１０から電荷捕獲部へ正孔を注入するとき（消去動作）、電子および正孔が、それぞれトンネル絶縁膜１２３の電位障壁を通過（トンネリング）する。

【0056】

コア層１３０は、筒状の半導体ボディ１１０の内部スペースを埋め込む。コア層１３０の形状は、例えば、柱状である。コア層１３０は、例えば、シリコン酸化物を含み、絶縁性である。

【0057】

図６は、接続領域１０ｓおよびメモリセルアレイ１０ｍ＿１、１０ｍ＿２のレイアウトを示す概略平面図である。メモリセルアレイ１０ｍ＿１、１０ｍ＿２は、接続領域１０ｓを間に挟んで互いに隣接する。メモリセルアレイ１０ｍ＿１、１０ｍ＿２は、それぞれ複数のブロックＢＬＫを含んでいる。Ｙ方向において、複数のブロックＢＬＫは、Ｘ方向に延伸するスリットＳＴによって、それぞれ電気的に分離されている。

【0058】

２つのスリットＳＴによって挟まれたメモリセルアレイ１０ｍ＿１、１０ｍ＿２の部分は、ブロックＢＬＫと呼ばれている。ブロックＢＬＫは、例えば、データ消去の最小単位を構成する。図示しないが、各ブロックＢＬＫは、さらに、フィンガーと呼ばれるデータの書込みおよび読出し単位に分割されている。

【0059】

メモリセルアレイ１０ｍ＿１、１０ｍ＿２は、ともに複数の柱状部ＣＬ１、ＣＬ２を備えており、３次元配置された複数のメモリセルＭＣを有する。メモリセルＭＣは、複数のワード線ＷＬ１、ＷＬ２と柱状部ＣＬ１、ＣＬ２との交差点に形成される。

【0060】

便宜上、メモリセルアレイ１０ｍ＿１に属するブロックＢＬＫを、ブロックＢＬＫ＿１と表記する。また、メモリセルアレイ１０ｍ＿２に属するブロックＢＬＫを、ブロックＢＬＫ＿２と表記する。

【0061】

接続領域１０ｓは、Ｘ方向においてメモリセルアレイ１０ｍ＿１とメモリセルアレイ１０ｍ＿２との間に設けられており、ブロックＢＬＫごとに、階段領域ＳＳＡおよびブリッジ領域ＢＲＡを備えている。階段領域ＳＳＡおよびブリッジ領域ＢＲＡは、以下、階段領域ＳＳＡ等ともいう。

【0062】

階段領域ＳＳＡ等は、スリットＳＴを介してＹ方向に隣接している。図６に示すように、階段領域ＳＳＡ等とは、Ｙ方向に連続して設けられている。

【0063】

階段領域ＳＳＡでは、複数のワード線ＷＬ３が接続領域１０ｓの中間部から両端部へ行くに従って、＋Ｚ方向に掘り下げられるように階段状に形成されている。階段領域ＳＳＡにおいて複数のワード線ＷＬ３のそれぞれは、他のワード線層と重ならないテラス領域（階段状のステップ面の領域）を有している。各テラス領域上には図３のコンタクトプラグＣＣ３ｃ、ＣＣ３ｐ＿１、ＣＣ３ｐ＿２が接触している。複数のワード線ＷＬ３は、コンタクトプラグＣＣ３ｃ、ＣＣ３ｐ＿１、ＣＣ３ｐ＿２を介して、それぞれ別々に電圧が印加され得る。このように、階段領域ＳＳＡは、ワード線ＷＬ３にコンタクトプラグＣＣ３ｃ、ＣＣ３ｐ＿１、ＣＣ３ｐ＿２を接触させるためのテラス領域として設けられている。

【0064】

尚、コンタクトプラグＣＣ３ｃ、ＣＣ３ｐ＿１、ＣＣ３ｐ＿２は、近傍の配線ＷＧ１１（図３）に配線を介して電気的に接続され、ＷＧ２１を介してＣＭＯＳチップＣ２のロウデコーダモジュール１５に電気的に接続される。これにより、ロウデコーダモジュール１５は、配線ＷＧ１１、ＷＧ２１および階段領域ＳＳＡのコンタクトプラグＣＣ３ｃ、ＣＣ３ｐ＿１、ＣＣ３ｐ＿２を介して各ワード線ＷＬ３の電圧を制御することができる。

【0065】

ブリッジ領域ＢＲＡには、複数のワード線ＷＬ３のそれぞれに対応する複数のブリッジ部ＷＬＢがＺ方向に互いに間隔をあけて積層されている。ブリッジ部ＷＬＢは、接続領域１０ｓのワード線ＷＬ３と、メモリセルアレイ１０ｍ＿１のワード線ＷＬ１と、メモリセルアレイ１０ｍ＿２のワード線ＷＬ２とをワード線層ごとに電気的に接続する。従って、メモリセルアレイ１０ｍ＿１、１０ｍ＿２は、接続領域１０ｓを介して１つのメモリセルアレイとして機能することができる。

【0066】

このように、接続領域１０ｓがメモリセルアレイ１０ｍ＿１とメモリセルアレイ１０ｍ＿２との中間部に配置されていることによって、コンタクトプラグＣＣ３ｃ、ＣＣ３ｐ＿１、ＣＣ３ｐ＿２がワード線ＷＬ１～ＷＬ３の中間に位置し、コンタクトプラグＣＣ３ｃ、ＣＣ３ｐ＿１、ＣＣ３ｐ＿２からワード線ＷＬ１～ＷＬ３の端部までの距離を短くすることができる。これにより、ワード線ＷＬ１～ＷＬ３の端部まで素早く給電することができ、ワード線ＷＬ１～ＷＬ３の電圧制御を容易にする。また、１つの接続領域１０ｓの両側にメモリセルアレイ１０ｍ＿１、１０ｍ＿２を配置することができるので、動作速度を維持しつつ、メモリセルアレイの規模（記憶容量）を増大させることができる。

【0067】

図７および図８は、或るブロックＢＬＫの接続領域１０ｓの概略を示す斜視図である。尚、図７および図８は、図３に対してワード線ＷＬ３を上下逆に表示している。図７に示すように、接続領域１０ｓの階段領域ＳＳＡは、ワード線ＷＬ３を階段状に形成した領域である。図８に示すように、階段領域ＳＳＡには、複数のワード線ＷＬ３のそれぞれに複数のコンタクトプラグＣＣ３ｃ、ＣＣ３ｐ＿１、ＣＣ３ｐ＿２を接続するためにテラス領域ＴＲＣが設けられている。

【0068】

ブリッジ部ＷＬＢは、複数のワード線ＷＬ３の一部で構成されており、メモリセルアレイ１０ｍ＿１のワード線ＷＬ１とメモリセルアレイ１０ｍ＿２のワード線ＷＬ２との間をワード線層ごとに電気的に接続している。従って、ブリッジ部ＷＬＢのあるワード線層では、ワード線ＷＬ１～ＷＬ３が電気的に接続される。

【0069】

ブリッジ部ＷＬＢは、接続領域１０ｓにおいて、階段領域ＳＳＡに対してＹ方向（スリットＳＴの延伸方向に対して略垂直方向）に隣接して設けられており、階段状には掘り込まれていない。

【0070】

また、本実施形態において、ワード線ＷＬ３は、接続領域１０ｓの中心部において、Ｚ方向に最も高い位置にあり、接続領域１０ｓの両端部において、Ｚ方向に最も低い位置に掘り込まれている。即ち、ワード線ＷＬ３は、接続領域１０ｓの中心部において、ＣＭＯＳチップＣ２に最も近く、接続領域１０ｓの両端部において、ＣＭＯＳチップＣ２から最も遠い。

【0071】

図９は、ワード線ＷＬ１～ＷＬ３の構成例を示す断面図である。尚、図９は、図３に対してワード線ＷＬ３を上下逆に表示している。

【0072】

ワード線ＷＬ１～ＷＬ３は、Ｚ方向に積層された複数のワード線層で構成されている。ワード線ＷＬ１～ＷＬ３は、Ｚ方向に積層された３つの積層グループＴ１～Ｔ３に分けて構成されている。積層グループＴ１～Ｔ３は、それぞれ個別に形成される。例えば、図３に示すように、柱状部ＣＬ１は、ワード線ＷＬ１の積層グループＴ１～Ｔ３において個別に形成されている。柱状部ＣＬ２も、ワード線ＷＬ２の積層グループＴ１～Ｔ３において個別に形成されている。ワード線ＷＬ３の階段状の加工も、積層グループＴ１～Ｔ３において個別に形成されている。

【0073】

積層グループＴ１～Ｔ３のそれぞれの少なくとも最上段のワード線層は、ブリッジ部を有さない。即ち、積層グループＴ１～Ｔ３のそれぞれのワード線層のうち、ＣＭＯＳチップＣ２のスイッチＳＷ１等に最も近いワード線層は、ブリッジ部を有さない。従って、ワード線ＷＬ１～ＷＬ３は、積層グループＴ１～Ｔ３のそれぞれの少なくとも最上段において電気的に分離されている。

【0074】

ワード線ＷＬ１のうち、積層グループＴ１～Ｔ３のそれぞれにおいてスイッチＳＷ１等に最も近い最上層のワード線ＷＬ１＿ｔ１～ＷＬ１＿ｔ３は、それぞれコンタクトプラグＣＣ１＿ｔ１～ＣＣ１＿ｔ３に接続されている。ワード線ＷＬ２のうち、積層グループＴ１～Ｔ３のそれぞれにおいてスイッチＳＷ１等に最も近い最上層のワード線ＷＬ２＿ｔ１～ＷＬ２＿ｔ３は、それぞれコンタクトプラグＣＣ２＿ｔ１～ＣＣ２＿ｔ３に接続されている。そして、コンタクトプラグＣＣ１＿ｔ１とコンタクトプラグＣＣ２＿ｔ１とは、メタルブリッジＭＢによって電気的に接続されている。コンタクトプラグＣＣ１＿ｔ２とコンタクトプラグＣＣ２＿ｔ２とは、メタルブリッジＭＢによって電気的に接続されている。コンタクトプラグＣＣ１＿ｔ３とコンタクトプラグＣＣ２＿ｔ３とは、メタルブリッジＭＢによって電気的に接続されている。従って、積層グループＴ１の最上層のワード線ＷＬ１＿ｔ１とワード線ＷＬ２＿ｔ１は、ブリッジ部ＷＬＢおよびワード線ＷＬ３を介さずに、コンタクトプラグＣＣ１＿ｔ１、ＣＣ２＿ｔ１およびメタルブリッジＭＢを介して電気的に接続されている。積層グループＴ２の最上層のワード線ＷＬ１＿ｔ２とワード線ＷＬ２＿ｔ２は、ブリッジ部ＷＬＢおよびワード線ＷＬ３を介さずに、コンタクトプラグＣＣ１＿ｔ２、ＣＣ２＿ｔ２およびメタルブリッジＭＢを介して電気的に接続されている。積層グループＴ３の最上層のワード線ＷＬ１＿ｔ３とワード線ＷＬ２＿ｔ３は、ブリッジ部ＷＬＢおよびワード線ＷＬ３を介さずに、コンタクトプラグＣＣ１＿ｔ３、ＣＣ２＿ｔ３およびメタルブリッジＭＢを介して電気的に接続されている。

【0075】

メタルブリッジＭＢは、積層グループＴ１の最上層のワード線ＷＬ１＿ｔ１とワード線ＷＬ２＿ｔ１との間を電気的に接続する。他のメタルブリッジＭＢは、積層グループＴ２の最上層のワード線ＷＬ１＿ｔ２とワード線ＷＬ２＿ｔ２との間を電気的に接続する。さらに他のメタルブリッジＭＢは、積層グループＴ３の最上層のワード線ＷＬ１＿ｔ３とワード線ＷＬ２＿ｔ３との間を電気的に接続する。メタルブリッジＭＢは、図３に示すように、配線ＷＧ１１、ＷＧ２１、フックアップ配線ＨＵ１、ＨＵ２等を介して、ＣＭＯＳチップＣ２のスイッチＳＷ１またはＳＷ２に電気的に接続されている。メタルブリッジＭＢで接続されたワード線に関して、積層グループＴ１～Ｔ３のワード線ＷＬ１～ＷＬ３は、互いに電気的に分離されている。

【0076】

ワード線ＷＬ３のうち、積層グループＴ１～Ｔ３においてスイッチＳＷ１等に最も近い最上層のワード線ＷＬ３＿ｔ１～ＷＬ３＿ｔ３は、ブリッジ部ＷＬＢに接続されていない。よって、ワード線ＷＬ３＿ｔ１～ＷＬ３＿ｔ３は、ワード線ＷＬ１，ＷＬ２から電気的に分離されており、電気的にフローティング状態となっている。

【0077】

ワード線ＷＬ３のうち、積層グループＴ１～Ｔ３の最上層以外のワード線ＷＬ３は、コンタクトプラグＣＣ３ｃ、ＣＣ３ｐ＿１、ＣＣ３ｐ＿２、配線ＷＧ１１、ＷＧ２１、フックアップ配線ＨＵ３ｃ、ＨＵ３ｐ＿１、ＨＵ３＿２等を介して、図３に示すＣＭＯＳチップＣ２のスイッチＳＷ３ｃ、ＳＷ３ｐ＿１、ＳＷ３ｐ＿２に電気的に接続される。

【0078】

図１０は、ワード線ＷＬ１～ＷＬ３の構成例を示す斜視図である。図１０には、便宜的に、積層グループＴ１～Ｔ３について、それぞれ３層ずつワード線層を表示しているが、ワード線は、４層以上であってもよい。また、本実施形態において、積層グループは、３つに分割されているが、２つ以下であってもよく、４つ以上であってもよい。

【0079】

ＣＭＯＳチップＣ２から比較的離間した下層のワード線層では、ワード線ＷＬ３とワード線ＷＬ１、ＷＬ２との間の間隔が比較的狭く、ブリッジ部ＷＬＢのＸ方向の長さが短い。一方、ＣＭＯＳチップＣ２に比較的近い上層のワード線層では、ワード線ＷＬ３とワード線ＷＬ１、ＷＬ２との間の間隔が比較的広く、ブリッジ部ＷＬＢのＸ方向の長さが長い。本実施形態では、ＣＭＯＳチップＣ２のスイッチＳＷ１等から遠い下層のワード線層ほど、ブリッジ部ＷＬＢの長さが短い。スイッチＳＷ１等に近付くに従って、ブリッジ部ＷＬＢが長くなる。即ち、ブリッジ部ＷＬＢの長さは、スイッチＳＷ１等の近くよりも遠い位置において短い。

【0080】

また、ブリッジ部ＷＬＢのＹ方向の幅は、積層グループＴ１～Ｔ３のそれぞれにおいて、ＣＭＯＳチップＣ２から遠い下層ほど広く、ＣＭＯＳチップＣ２に近付くに従って狭くなっている。積層グループＴ１～Ｔ３のそれぞれの最上層のワード線層では、上述の通り、ブリッジ部ＷＬＢが無くなっている。これは、ワード線ＷＬ３を階段状に加工する際に、エッチング工程とフォトレジストのスリミング工程とを繰り返し実行するためである。各積層グループＴ１～Ｔ３において、下層から上層に行くにしたがって、ブリッジ部ＷＬＢの幅が狭くなっていき、最上層ではブリッジ部ＷＬＢが無くなっている。尚、フォトレジストは、積層グループＴ１～Ｔ３ごとに塗布し直し、積層グループＴ１～Ｔ３ごとにワード線ＷＬ３を加工する。従って、積層グループＴ１～Ｔ３のそれぞれの最上層のブリッジ部ＷＬＢが除去されている。最上層のワード線層では、ワード線ＷＬ３は電気的にフローティング状態となる。また、最上層のワード線ＷＬ１、ＷＬ２は、ブリッジ部ＷＬＢでは接続されていないが、メタルブリッジＭＢを介して電気的に接続される。

【0081】

本実施形態において、各積層グループＴ１～Ｔ３の最上層のワード線層において、ブリッジ部ＷＬＢに代わり、メタルブリッジＭＢが、ワード線ＷＬ１とワード線ＷＬ２とを電気的に接続する。しかし、各積層グループＴ１～Ｔ３の最上層から複数のワード線層において、ブリッジ部ＷＬＢに代わり、メタルブリッジＭＢが、ワード線ＷＬ１とワード線ＷＬ２とを電気的に接続してもよい。

【0082】

本実施形態では、図９に示すように、ワード線ＷＬ３は、接続領域１０ｓの中間部においてＣＭＯＳチップＣ２に近く、端部においてＣＭＯＳチップＣ２から離間するように階段状に形成されている。よって、図１０に示すように、ブリッジ部ＷＬＢのＸ方向の長さは、ＣＭＯＳチップＣ２から遠い下層のワード線層ほど短く、ＣＭＯＳチップＣ２に近付くに従ってブリッジ部ＷＬＢが長くなる。尚且つ、ブリッジ部ＷＬＢのＹ方向の幅は、積層グループＴ１～Ｔ３のそれぞれにおいて、ＣＭＯＳチップＣ２から遠い下層ほど広く、ＣＭＯＳチップＣ２に近付くに従って狭くなっている。よって、ワード線ＷＬ３のブリッジ部ＷＬＢの抵抗は、ＣＭＯＳチップＣ２から遠い下層のワード線層ほど低く、ＣＭＯＳチップＣ２に近付くに従って高くなる。

【0083】

さらに、図３に示すように、柱状部ＣＬ１、ＣＬ２の径（ＸまたはＹ方向の径）は、各積層グループＴ１～Ｔ３において、＋Ｚ方向に行くに従って狭くなるように先細りに形成される。その分、ワード線ＷＬ１、ＷＬ２の面積が広くなる。従って、ワード線ＷＬ１、ＷＬ２の抵抗は、各積層グループＴ１～Ｔ３において、＋Ｚ方向へ行くに従って低くなる。逆に、ワード線ＷＬ１、ＷＬ２の抵抗は、各積層グループＴ１～Ｔ３において、－Ｚ方向へ行くに従って高くなる。即ち、ワード線ＷＬ１、ＷＬ２の抵抗は、各積層グループＴ１～Ｔ３において、ＣＭＯＳチップＣ２から遠い下層のワード線層ほど低く、ＣＭＯＳチップＣ２に近付くに従って高くなる。

【0084】

尚、特に限定されないが、コンタクトプラグＣＣ３ｃ、ＣＣ３ｐ＿１、ＣＣ３ｐ＿２は、ワード線層ごとに、接続領域１０ｓの一端部と他端部との交互に配置されていてよい。即ち、コンタクトプラグＣＣ３ｃ、ＣＣ３ｐ＿１、ＣＣ３ｐ＿２は、奇数番目のワード線層には、接続領域１０ｓの一端部（メモリセルアレイ１０ｍ＿１側）に配置され、偶数番目のワード線層には、接続領域１０ｓの他端部（メモリセルアレイ１０ｍ＿２側）に配置される。

【0085】

図１１は、スイッチＳＷ１等の配列を示す概略図である。接続領域１０ｓの中間部は、スイッチＳＷ１等の配列の中間部に対応している。接続領域１０ｓの中間部に位置するワード線ＷＬ３は、スイッチＳＷ１等の配列の中間部に位置するスイッチＳＷ３ｃに電気的に接続される。従って、フックアップ配線ＨＵ３ｃのＸ方向の長さは、比較的短い。

【0086】

接続領域１０ｓの端部は、スイッチＳＷ１等の配列の端部に対応している。接続領域１０ｓの端部に位置するワード線ＷＬ３は、スイッチＳＷ１等の配列の端部に位置するスイッチＳＷ３ｐ＿１、ＳＷ３ｐ＿２に電気的に接続される。従って、フックアップ配線ＨＵ３ｐ＿１、ＨＵ３ｐ＿２のＸ方向の長さは、比較的長い。よって、フックアップ配線の抵抗は、接続領域１０ｓの中間部あるいはスイッチＳＷ１等の配列の中間部において低く、それらの両端部に行くに従って高くなる。

【0087】

上記ブリッジ部ＷＬＢの抵抗とフックアップ配線の抵抗とは、接続領域１０ｓの中間部またはスイッチＳＷ１等の配列の中間部からのＸ方向の距離に応じて、互いに逆の傾向となっている。即ち、接続領域１０ｓの中間部またはスイッチＳＷ１等の配列の中間部では、ブリッジ部ＷＬＢの抵抗は高いが、フックアップ配線ＨＵ３ｃの抵抗は低い。接続領域１０ｓの端部またはスイッチＳＷ１等の配列の端部では、ブリッジ部ＷＬＢの抵抗は低いが、フックアップ配線ＨＵ３ｃの抵抗は高い。また、各積層グループＴ１～Ｔ３において、ワード線ＷＬ１，ＷＬ２の抵抗は、ブリッジ部ＷＬＢと同様に、ＣＭＯＳチップＣ２に近いほど高くなる。これにより、ブリッジ部ＷＬＢの抵抗、ワード線ＷＬ１、ＷＬ２の抵抗とフックアップ配線ＨＵ３、ＨＵ３ｐ＿１、ＨＵ３ｐ＿２の抵抗とが互いに補い合って、スイッチＳＷ３ｃ、ＳＷ３ｐ＿１、ＳＷ３ｐ＿２からワード線ＷＬ１、ＷＬ２までの抵抗を全体としてばらつきを低減することができる。これにより、ワード線ＷＬ１、ＷＬ２の電圧制御性がほぼ均一化される。

【0088】

また、この形態においては、コンタクトプラグＣＣ３ｃ、ＣＣ３ｐ＿１、ＣＣ３ｐ＿２で接続されるＷＬ３からＷＬ２またはＷＬ１へのブリッジ部ＷＬＢの長さは、各ワード線においてほぼ同じ長さになっている。すなわちＷＬ３～ＷＬ２およびＷＬ３～ＷＬ１へのそれぞれのブリッジ部ＷＬＢの抵抗はほぼ等しくなり、このこともワード線ＷＬ１、ＷＬ２の電圧制御性を均一化することに寄与する。

【0089】

もし、デコーダのスイッチからワード線までの抵抗のばらつきが大きく、ワード線の電圧制御性が局所的に悪い場合、半導体記憶装置全体の電圧制御性がこの局所的なワード線の電圧制御性によって制限されてしまう。

【0090】

これに対し、本実施形態では、ブリッジ部ＷＬＢの抵抗、ワード線ＷＬ１、ＷＬ２の抵抗とフックアップ配線ＨＵ３ｃ、ＨＵ３ｐ＿１、ＨＵ３ｐ＿２の抵抗とがスイッチＳＷ３ｃ、ＳＷ３ｐ＿１、ＳＷ３ｐ＿２からワード線ＷＬ１、ＷＬ２までの抵抗のばらつきを低減することができる。これにより、ワード線ＷＬ１、ＷＬ２の電圧制御性が局所的に悪くなることを抑制し、全体としてほぼ均一化され得る。その結果、本実施形態による半導体記憶装置は、ワード線の電圧制御性を改善させることができる。

【0091】

スイッチＳＷ１等の配列において、ワード線ＷＬ３の積層グループＴ３に対応するスイッチＳＷ３ｃは、接続領域１０ｓの中間部またはスイッチＳＷ１等の配列の中間部に配置されている。ワード線ＷＬ３の積層グループＴ２に対応するスイッチＳＷ３ｃは、積層グループＴ３に対応するスイッチＳＷ３ｃの両側に設けられている。ワード線ＷＬ３の積層グループＴ１に対応するスイッチＳＷ３ｃ、ＳＷ３ｐ＿１、ＳＷ３ｐ＿２は、積層グループＴ２、Ｔ３に対応するスイッチＳＷ３ｃの両側に設けられている。このように、ワード線ＷＬ３の積層グループＴ３、Ｔ２、Ｔ１の順に、対応するスイッチＳＷ３ｃ、ＳＷ３ｐ＿１、ＳＷ３ｐ＿２は、接続領域１０ｓの中間部またはスイッチＳＷ１等の配列の中間部からＸ方向に離間するように配列されている。これにより、上述の通り、ブリッジ部ＷＬＢの抵抗とフックアップ配線の抵抗とが、接続領域１０ｓの中間部またはスイッチＳＷ１等の配列の中間部からのＸ方向の距離に応じて、互いに逆の傾向となっている。

【0092】

図１２は、スイッチＳＷ３ｃ、ＳＷ３ｐ＿１、ＳＷ３ｐ＿２およびワード線ＷＬ１～ＷＬ３の位置関係を示す概念図である。ワード線ＷＬ１～ＷＬ３は、スイッチＳＷ３ｃ、ＳＷ３ｐ＿１、ＳＷ３ｐ＿２の上方（＋Ｚ方向）に設けられている。

【0093】

ワード線ＷＬ３は、接続領域１０ｓの中間部においてＣＭＯＳチップＣ２に近く、端部においてＣＭＯＳチップＣ２から離間するように階段状に形成されている。

【0094】

ワード線ＷＬ３の積層グループＴ３は、接続領域１０ｓの中間部に位置するスイッチＳＷ３ｃに電気的に接続される。従って、図３を参照して説明したように、フックアップ配線ＨＵ３ｃの長さが比較的短い。

【0095】

ワード線ＷＬ３の積層グループＴ１は、接続領域１０ｓの端部に位置するスイッチＳＷ３ｐ＿１、ＳＷ３ｐ＿２に電気的に接続される。従って、図３を参照して説明したように、フックアップ配線ＨＵ３ｐ＿１、ＨＵ３ｐ＿２の長さが比較的長い。

【0096】

ワード線ＷＬ３の積層グループＴ２は、接続領域１０ｓの中間部と端部との間に位置するスイッチＳＷ３ｃに電気的に接続される。従って、図３を参照して説明したように、積層グループＴ２に対応するフックアップ配線ＨＵ３ｃの長さは、比較的長い。

【0097】

このように、接続領域１０ｓの中間部からの距離が長くなるに従って、フックアップ配線の長さが長くなる。これにより、スイッチＳＷ３ｃ、ＳＷ３ｐ＿１、ＳＷ３ｐ＿２からワード線ＷＬ１、ＷＬ２までの抵抗のばらつきを低減することができる。よって、ワード線ＷＬ１、ＷＬ２の電圧制御性が局所的に悪くなることを抑制し、全体としてほぼ均一化され得る。その結果、本実施形態による半導体記憶装置は、ワード線の電圧制御性を改善させることができる。

【0098】

実施形態は例示であり、発明の範囲はそれらに限定されない。

【符号の説明】

【0099】

１ 半導体記憶装置
Ｃ１ メモリチップ
Ｃ２ ＣＭＯＳチップ
１０ｍ＿１，１０ｍ＿２ メモリセルアレイ
１０ｓ 接続領域
ＣＬ１，ＣＬ２ 柱状部
ＳＷ３ｃ，ＳＷ３ｐ＿１，ＳＷ３ｐ＿２ スイッチ
Ｔ１～Ｔ３ 積層グループ
ＷＬ１～ＷＬ３ ワード線
ＣＣ１，ＣＣ２，ＣＣ３ｃ，ＣＣ３ｐ＿１，ＣＣ３ｐ＿２，ＣＰ１，ＣＰ２，ＣＰ３ｃ，ＣＰ３ｐ＿１，ＣＰ３ｐ＿２ コンタクトプラグ
ＷＧ１，ＷＧ１１，ＷＧ２，ＷＧ２１ 配線
ＨＵ１，ＨＵ２，ＨＵ３ｃ，ＨＵ３ｐ＿１，ＨＵ３ｐ＿２ フックアップ配線
ＭＢ メタルブリッジ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】