特開 2024-87593 半導体集積回路、半導体記憶装置、およびメモリシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024087593

(43)【公開日】2024-07-01

(54)【発明の名称】半導体集積回路、半導体記憶装置、およびメモリシステム

(51)【国際特許分類】

   G06F 12/00 20060101AFI20240624BHJP

   G11C 16/04 20060101ALI20240624BHJP

   G11C 16/34 20060101ALI20240624BHJP

   G06F 13/16 20060101ALI20240624BHJP

   H10B 41/40 20230101ALI20240624BHJP

   H10B 43/40 20230101ALI20240624BHJP

   H01L 21/336 20060101ALI20240624BHJP

【ＦＩ】

G06F12/00 560A

G11C16/04 170

G11C16/34 120

G11C16/34 163

G06F13/16 510F

G06F13/16 520B

H10B41/40

H10B43/40

H01L29/78 371

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2022202493

(22)【出願日】2022-12-19

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】北垣 和邦

【テーマコード（参考）】

5B160

5B225

5F083

5F101

【Ｆターム（参考）】

5B160CB00

5B160MM01

5B225BA01

5B225BA19

5B225CA28

5B225DA10

5B225DE08

5B225DE20

5B225EA05

5B225FA01

5B225FA02

5F083EP02

5F083EP18

5F083EP22

5F083EP33

5F083EP34

5F083EP42

5F083EP47

5F083EP48

5F083EP76

5F083ER03

5F083ER09

5F083ER14

5F083ER19

5F083ER22

5F083GA01

5F083GA10

5F083JA03

5F083JA04

5F083JA05

5F083JA19

5F083KA01

5F083KA05

5F083KA11

5F083LA12

5F083LA16

5F083LA20

5F083MA06

5F083MA16

5F101BA01

5F101BA45

5F101BB04

5F101BC02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BE07

(57)【要約】

【課題】パトロールリード動作に要する時間を短縮した半導体集積回路、半導体記憶装置、およびメモリシステムを提供すること。
【解決手段】半導体集積回路は、制御装置とメモリチップとに接続可能であり、制御装置とメモリチップとの間のデータの転送を実行する。メモリチップは記憶領域を備える。半導体集積回路は、コントローラを備える。コントローラは、制御装置からの要求に基づく前記メモリチップの記憶領域に対する第１リード動作が実行される前に、制御装置からの要求とは独立して記憶領域に対する第２リード動作を命令する第１コマンドシーケンスをメモリチップに転送する。
【選択図】図１２

【特許請求の範囲】

【請求項1】

制御装置とメモリチップとに接続可能であり、前記制御装置と前記メモリチップとの間のデータの転送を実行する半導体集積回路であって、前記メモリチップは記憶領域を備え、
前記半導体集積回路は、
前記制御装置に接続されるように構成された第１インタフェース回路と、
前記メモリチップに接続されるように構成された第２インタフェース回路と、
前記第１インタフェース回路を介した前記制御装置からの要求に基づく前記メモリチップの前記記憶領域に対する第１リード動作が実行される前に、前記第１インタフェース回路を介した前記制御装置からの要求とは独立して前記記憶領域に対する第２リード動作を命令する第１コマンドシーケンスを前記第２インタフェース回路を介して前記メモリチップに転送する、ように構成されたコントローラを備える、
半導体集積回路。

【請求項2】

タイマをさらに備え、
前記コントローラは前記第１コマンドシーケンスの転送のタイミングの到来を前記タイマを用いて判定する、
請求項１に記載の半導体集積回路。

【請求項3】

前記コントローラは、
前記第１コマンドシーケンスの前記メモリチップへの転送が完了した後、前記第１リード動作を命令する第２コマンドシーケンスを前記メモリチップに転送する、
請求項１に記載の半導体集積回路。

【請求項4】

請求項１から請求項３の何れか一項に記載の半導体集積回路と、
前記メモリチップと、
を備える半導体記憶装置。

【請求項5】

制御装置と、
バスと、
前記制御装置に前記バスを介して共通接続された複数の半導体集積回路と、
それぞれは前記複数の半導体集積回路のうちの１つに接続され、それぞれは記憶領域を備える、複数のメモリチップと、
を備え、
前記半導体集積回路は、
前記制御装置に接続されるように構成された第１インタフェース回路と、
前記メモリチップに接続されるように構成された第２インタフェース回路と、
前記第１インタフェース回路を介した前記制御装置からの要求に基づく前記メモリチップの前記記憶領域に対する第１リード動作が実行される前に、前記第１インタフェース回路を介した前記制御装置からの要求とは独立して前記記憶領域に対する第２リード動作を命令する第１コマンドシーケンスを前記第２インタフェース回路を介して前記メモリチップに転送する、ように構成されたコントローラを備える、
メモリシステム。

【請求項6】

前記複数の半導体集積回路のうちの一つが前記複数のメモリチップのうちの１つとの間で前記第１のリード動作を実行している間に、前記複数の半導体集積回路のうちの他の半導体集積回路が前記複数のメモリチップのうちの他のメモリチップとの間で前記制御装置からの要求を受信することなく、前記第２のリード動作を行う、
請求項５に記載のメモリシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体集積回路、半導体記憶装置、およびメモリシステムに関する。

【背景技術】

【0002】

複数のメモリチップと外部のコントローラ（以降、メモリコントローラと表記する）に接続される外部端子群との間にブリッジチップと称される半導体集積回路を配した半導体記憶装置がある。この半導体記憶装置では、メモリコントローラと複数のメモリチップとの間のデータ転送がブリッジチップを介して行われる。このような半導体記憶装置を備えるメモリシステムが知られている。

【0003】

メモリシステムでは、メモリチップが有する記憶領域に格納されたデータの健全性をチェックするために、記憶領域のうちのデータが格納されている１以上の単位領域に対して順次、リード動作が実行される。このようなリード動作は、パトロールリード動作とも称される。なお、単位領域は、一例ではブロックである。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１９－４６５３０号公報

【特許文献2】特開２０１３－６９１８３号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

一つの実施形態は、リード動作に要する時間を短縮した半導体集積回路、半導体記憶装置、およびメモリシステムを提供することを目的とする。

【課題を解決するための手段】

【0006】

一つの実施形態によれば、半導体集積回路は、制御装置とメモリチップとに接続可能であり、制御装置とメモリチップとの間のデータの転送を実行する。メモリチップは記憶領域を備える。半導体集積回路は、制御装置に接続されるように構成された第１インタフェース回路と、メモリチップに接続されるように構成された第２インタフェース回路と、コントローラと、を備える。コントローラは、第１インタフェース回路を介した制御装置からの要求に基づくメモリチップの記憶領域に対する第１リード動作が実行される前に、第１インタフェース回路を介した制御装置からの要求とは独立して記憶領域に対する第２リード動作を命令する第１コマンドシーケンスを第２インタフェース回路を介してメモリチップに転送する、ように構成される。

【図面の簡単な説明】

【0007】

【図1】実施形態のメモリシステムの構成の一例を示す模式的な図。

【図2】実施形態のメモリチップの構成の一例を示す模式的な図。

【図3】実施形態のブロックの回路構成を示す模式的な図。

【図4】実施形態のブロックの一部領域の断面図。

【図5】実施形態のメモリセルの取り得るしきい値電圧の分布の例を示す模式的な図。

【図6】実施形態のメモリセルが取り得るしきい値電圧の別の一例を示す図である。

【図7】センス動作時におけるワード線、およびＮＡＮＤストリングのチャネルにおける波形の一例を示す図。

【図8】実施形態のメモリコントローラのハードウェア構成の一例を示す図。

【図9】実施形態の半導体記憶装置とブリッジチップの構成の一例を示す図。

【図10】実施形態のブリッジチップがメモリコントローラから受信するアドレスのビット列の一例を示す模式的な図。

【図11】実施形態のブリッジチップによるアクセス履歴情報を管理する動作の一例を示すフローチャート。

【図12】実施形態のブリッジチップによる単位リードコマンドシーケンスを処理する一連の動作を示すフローチャート。

【図13】実施形態のダミーリードコマンドシーケンスの一例を示す模式的な図。

【図14】実施形態の複数の半導体記憶装置における動作の時間的な遷移の一例を示すタイミングチャート。

【発明を実施するための形態】

【0008】

以下に添付図面を参照して、実施形態の半導体装置、半導体記憶装置、およびメモリシステムを詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

【0009】

（実施形態）
図１は、実施形態のメモリシステムＳＹＳの構成の一例を示す模式的な図である。

【0010】

メモリシステムＳＹＳは、通信路３を介してホストＨＳに接続可能である。ホストＨＳはコンピュータである。コンピュータは、例えば、パーソナルコンピュータ、ポータブルコンピュータ、サーバ、または、携帯通信機器を含む。メモリシステムＳＹＳは、ホストＨＳの外部記憶装置として機能する。

【0011】

メモリシステムＳＹＳは、メモリコントローラＭＣおよび複数の半導体記憶装置１を含む。メモリコントローラＭＣは、通信路３を介してホストＨＳに接続される。メモリシステムＳＹＳは、複数の半導体記憶装置１の一例として、４個の半導体記憶装置１ａ，１ｂ，１ｃ，１ｄを備える。

【0012】

各半導体記憶装置１は、ブリッジチップＢＣおよび複数のメモリチップＣＰを備える。ここでは各半導体記憶装置１は、複数のメモリチップＣＰの一例として、４個のメモリチップＣＰ０－０，ＣＰ０－１，ＣＰ１－０，ＣＰ１－１を備える。なお、ブリッジチップＢＣは半導体集積回路の一例である。

【0013】

各半導体記憶装置１は、４個のメモリチップＣＰ０－０，ＣＰ０－１，ＣＰ１－０，ＣＰ１－１が積層されたＭＣＰ（Multi Chip Package）として実装され得る。各半導体記憶装置１がＭＣＰとして実装される場合、各半導体記憶装置１では、ブリッジチップＢＣおよび４個のメモリチップＣＰ０－０，ＣＰ０－１，ＣＰ１－０，ＣＰ１－１の周囲が、モールド樹脂で封止されていてもよい。

【0014】

各メモリチップＣＰには、半導体記憶装置１内でユニークな識別番号であるＬＵＮ（Logical Unit Number）が与えられている。また、各半導体記憶装置１には、メモリシステムＳＹＳ内でユニークな識別番号である拡張ＬＵＮが与えられている。図１に示す例では、半導体記憶装置１ａには拡張ＬＵＮ０、半導体記憶装置１ｂには拡張ＬＵＮ１、半導体記憶装置１ｃには拡張ＬＵＮ２、半導体記憶装置１ｄには拡張ＬＵＮ３が与えられている。また、各半導体記憶装置１において、メモリチップＣＰ０－０にはＬＵＮ０、メモリチップＣＰ０－１にはＬＵＮ１、メモリチップＣＰ１－０にはＬＵＮ２、メモリチップＣＰ１－１にはＬＵＮ３が与えられている。

【0015】

メモリシステムＳＹＳ内においては、４個の半導体記憶装置１はメモリコントローラＭＣに所定のバスを介して接続される。本明細書においては、このバスは、４つの半導体記憶装置１のそれぞれが備えるブリッジチップＢＣから見てホストＨＳ側にあるという意味で、ホストチャネルＨＣＨと表記する。実施形態では、４個の半導体記憶装置１は、ホストチャネルＨＣＨに共通接続されている。

【0016】

各半導体記憶装置１においては、４個のメモリチップＣＰは、複数の所定のバスを介してブリッジチップＢＣに接続される。本明細書においては、これらの複数のバスのそれぞれは、ブリッジチップＢＣから見てメモリチップＣＰ側にあるという意味で、メモリチャネルＭＣＨと表記する。実施形態では、各半導体記憶装置１は、２個のメモリチャネルＭＣＨ０，ＭＣＨ１を備える。そして、メモリチップＣＰ０－０，ＣＰ０－１はメモリチャネルＭＣＨ０に共通接続されており、メモリチップＣＰ１－０，ＣＰ１－１はメモリチャネルＭＣＨ１に共通接続されている。

【0017】

なお、４個の半導体記憶装置１が備える各メモリチップＣＰがＮＡＮＤ型フラッシュメモリである場合、ホストチャネルＨＣＨおよびメモリチャネルＭＣＨの規格は、例えば、トグルＤＤＲ（Double Data Rate）規格である。以降では、４個の半導体記憶装置１が備える各メモリチップＣＰはＮＡＮＤ型フラッシュメモリであり、ホストチャネルＨＣＨおよびメモリチャネルＭＣＨの規格はトグルＤＤＲ規格であることとして説明する。

【0018】

図２は、実施形態のメモリチップＣＰの構成の一例を示す模式的な図である。図示するようにメモリチップＣＰは、周辺回路２１０およびメモリセルアレイ２１１を備える。

【0019】

メモリセルアレイ２１１は、各々が複数の不揮発性メモリセルトランジスタの集合である複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を備える。ブロックＢＬＫの各々は、それぞれがワード線およびビット線に関連付けられたメモリセルトランジスタの集合である複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、…）を備える。ストリングユニットＳＵの各々は、メモリセルトランジスタが直列接続された複数のＮＡＮＤストリング２１３を備える。ストリングユニットＳＵ内のＮＡＮＤストリング２１３の数は任意である。

【0020】

周辺回路２１０は、センスアンプ２１４を備える。センスアンプ２１４は、一時的にデータの格納が可能なデータラッチ２１２を備える。周辺回路２１０は、データラッチ２１２に格納されたデータをセンスアンプ２１４を介してメモリセルアレイ２１１に転送する動作であるプログラム動作、センスアンプ２１４を介してメモリセルアレイ２１１からデータラッチ２１２にデータを転送する動作であるセンス動作、およびメモリセルアレイに格納されたデータをイレースするイレース動作を実行する。周辺回路２１０は、これらの動作を実行するための構成として、センスアンプ２１４のほかに、ロウデコーダ、カラムデコーダ、および電圧発生回路を含む。

【0021】

図３は、実施形態のブロックＢＬＫの回路構成を示す模式的な図である。なお、各ブロックＢＬＫは、同一の構成を有している。ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３を有する。各ストリングユニットＳＵは、複数のＮＡＮＤストリング２１３を含む。

【0022】

ＮＡＮＤストリング２１３の各々は、例えば６４個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ６３）および選択トランジスタＳＴ１、ＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そして６４個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ６３）は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電膜を用いたＦＧ型であってもよい。さらに、ＮＡＮＤストリング２１３内のメモリセルトランジスタＭＴの個数は６４個に限定されない。

【0023】

ストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。これに対してストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、例えば選択ゲート線ＳＧＳに共通接続される。ストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、ストリングユニットＳＵ毎に異なる選択ゲート線に接続されてもよい。同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ６３の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ６３に共通接続される。

【0024】

ストリングユニットＳＵ内にある各ＮＡＮＤストリング２１３の選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ（ＢＬ０～ＢＬ（Ｌ－１）、但しＬは２以上の自然数）に接続される。また、ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのＮＡＮＤストリング２１３を共通に接続する。更に、各選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。

【0025】

つまりストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤに接続されたＮＡＮＤストリング２１３の集合である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合である。そしてメモリセルアレイ２１１は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合である。

【0026】

周辺回路２１０によるプログラム動作およびセンス動作は、１つのストリングユニットＳＵにおける１つのワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して、一括して実行され得る。１つのストリングユニットＳＵにおける１つのワード線ＷＬに対してプログラム動作またはリード動作が実行され得るデータの集まりを「ページ」と表記する。

【0027】

周辺回路２１０によるイレース動作は、ブロックＢＬＫ単位で実行される。即ち、１つのブロックＢＬＫに格納された全てのデータは、一括にイレースされる。

【0028】

図４は、実施形態のブロックＢＬＫの一部領域の断面図である。本図に示されるように、ｐ型のウェル領域（半導体基板）２０上に、複数のＮＡＮＤストリング２１３が形成されている。すなわち、ウェル領域２０上には、選択ゲート線ＳＧＳとして機能する例えば４層の配線層２１、ワード線ＷＬ０～ＷＬ６３として機能する６４層の配線層２２、および選択ゲート線ＳＧＤとして機能する例えば４層の配線層２３が、順次積層されている。積層された配線層間には、図示せぬ絶縁膜が形成されている。

【0029】

そして、これらの配線層２３、２２、２１を貫通してウェル領域２０に達するピラー状の導電体２４が形成されている。導電体２４の側面には、ゲート絶縁膜２５、電荷蓄積層（絶縁膜または導電膜）２６、およびブロック絶縁膜２７が順次形成され、これらによってメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１およびＳＴ２が形成されている。導電体２４は、ＮＡＮＤストリング２１３の電流経路として機能し、各トランジスタのチャネルが形成される領域となる。そして導電体２４の上端は、ビット線ＢＬとして機能する金属配線層２８に接続される。

【0030】

ウェル領域２０の表面領域内には、ｎ^＋型不純物拡散層２９が形成されている。この拡散層２９上にはコンタクトプラグ３０が形成され、コンタクトプラグ３０は、ソース線ＳＬとして機能する金属配線層３１に接続される。更に、ウェル領域２０の表面領域内には、ｐ^＋型不純物拡散層３２が形成されている。この拡散層３２上にはコンタクトプラグ３３が形成され、コンタクトプラグ３３は、ウェル配線ＣＰＷＥＬＬとして機能する金属配線層３４に接続される。ウェル配線ＣＰＷＥＬＬは、ウェル領域２０を介して導電体２４に電位を印加するための配線である。

【0031】

以上の構成が、半導体基板に平行な第２方向Ｄ２に複数配列されており、第２方向Ｄ２に並ぶ複数のＮＡＮＤストリング２１３の集合によってストリングユニットＳＵが形成される。

【0032】

なお、図２～４に示された構成は一例である。メモリセルアレイ２１１の構成は、上記した構成に制限されない。例えば、メモリセルアレイ２１１は、ＮＡＮＤストリング２１３が２次元的に配列された構成を有していてもよい。

【0033】

以降では、メモリセルトランジスタＭＴを、単に、メモリセルと表記する。

【0034】

図５は、実施形態の複数のメモリセルが取り得るしきい値電圧の分布の例を示す模式的な図である。図５に含まれるグラフにおいて、縦軸は、メモリセルの数を示しており、横軸は、しきい値電圧（Ｖｔｈ）を示している。ここでは一例として、各メモリセルにデータを保持する方式として、ＴＬＣ（Triple Level Cell）と呼ばれる方式が適用されていることとしている。ＴＬＣの方式によれば、各メモリセルは、３ビットのデータを保持することができる。

【0035】

ＴＬＣの場合、しきい値電圧の取り得る範囲は、８つの範囲に区分される。この８つの範囲を、しきい値電圧が低いほうから順に、“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、および“Ｇ”ステートと呼ぶことにする。各メモリセルのしきい値電圧は、プログラム動作の際に、周辺回路２１０によって、“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、および“Ｇ”ステート、の何れかに属するように、制御される。その結果、しきい値電圧に対するメモリセルの数をプロットした場合、メモリセルのしきい値電圧の分布は、理想的には、図５に示されるように、それぞれ異なるステートに属する８つのローブを形成する。

【0036】

８つのステートのそれぞれは、それぞれ異なる３ビットのデータに対応する。一例では、“Ｅｒ”ステートは“１１１”に対応し、“Ａ”ステートは“１１０”に対応し、“Ｂ”ステートは“１００”に対応し、“Ｃ”ステートは“０００”に対応し、“Ｄ”ステートは“０１０”に対応し、“Ｅ”ステートは“０１１”に対応し、“Ｆ”ステートは“００１”に対応し、“Ｇ”ステートは“１０１”に対応する。このように、各メモリセルは、そのしきい値電圧が属するステートに対応したデータを保持することができる。

【0037】

例えば、１つのメモリセルに保持される３ビットのデータのうち、先頭の桁はアッパービット、中央の桁はミドルビット、末尾の桁はロアービットと称され得る。各ワード線に書き込まれるロアービットの集合は、ロアーページと称され得る。各ワード線に書き込まれるミドルビットの集合は、ミドルページと称され得る。各ワード線に書き込まれるアッパービットの集合は、アッパーページと称され得る。１つのメモリセルに保持される３ビットのデータのうちの各桁の名称は上記に限定されない。また、各桁の集合によって構成されるページの名称は上記に限定されない。

【0038】

しきい値電圧は、イレース動作によって“Ｅｒ”ステートまで低下せしめられる。また、しきい値電圧は、プログラム動作によって、“Ｅｒ”ステートに維持されるか、または“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、および“Ｇ”ステート、の何れかに至るまで、上昇せしめられる。

【0039】

具体的には、プログラム動作においては、周辺回路２１０は、カラムアドレスに対応したビット線ＢＬを選択する。周辺回路２１０は、選択されたビット線ＢＬの電位をゼロとする。周辺回路２１０は、ロウアドレスに対応したワード線ＷＬを選択し、選択されたワード線ＷＬに、プログラミングパルスを印加する。すると、選択されたビット線ＢＬおよび選択されたワード線ＷＬとの交点に位置するメモリセルの電荷蓄積層に電子が注入され、その結果、メモリセルのしきい値電圧が上昇する。周辺回路２１０は、所定のタイミングでしきい値電圧に対応するデータの判定を行うことで、しきい値電圧がライトデータに対応した目標のステートに到達したか否かを確認する。周辺回路２１０は、メモリセルのしきい値電圧が目標のステートに到達するまで、プログラムパルスの印加を継続する。

【0040】

以降、プログラム動作によってあるステートにしきい値電圧が設定されたメモリセルを、そのステートに属するメモリセル、と表記することがある。

【0041】

隣接する２つのステート間には、データを判定するための判定電圧が設定される。例えば、図５に例示されるように、“Ｅｒ”ステートと“Ａ”ステートとの間に判定電圧ＶＡが設定され、“Ａ”ステートと“Ｂ”ステートとの間に判定電圧ＶＢが設定され、“Ｂ”ステートと“Ｃ”ステートとの間に判定電圧ＶＣが設定され、“Ｃ”ステートと“Ｄ”ステートとの間に判定電圧ＶＤが設定され、“Ｄ”ステートと“Ｅ”ステートとの間に判定電圧ＶＥが設定され、“Ｅ”ステートと“Ｆ”ステートとの間に判定電圧ＶＦが設定され、“Ｆ”ステートと“Ｇ”ステートとの間に判定電圧ＶＧが設定される。

【0042】

センス動作においては、周辺回路２１０は、複数種類の判定電圧を選択ワード線ＷＬに順次印加して、センスアンプ２１４は、各判定電圧が印加されているときにメモリセルが導通状態（換言するとオン状態）および非導通状態（換言するとオフ状態）の何れの状態にあるかをメモリセル毎に判定する。このとき、周辺回路２１０は、非選択ワード線ＷＬには、非選択ワード線ＷＬに接続されたメモリセルをそのメモリセルが属するステートに関わらず導通状態にするために、“Ｇ”ステートの範囲よりも高い電圧ＶＲＥＡＤを印加する。センスアンプ２１４は、印加した判定電圧毎に得られた判定結果を用いた論理演算によって、メモリセルが属するステートに対応付けられたデータを判定する。

【0043】

なお、メモリチップＣＰの外部、例えばメモリコントローラＭＣまたはブリッジチップＢＣ、による制御によってメモリセルアレイ２１１にデータが転送される動作を、ライト動作と表記する。ライト動作は、外部からデータラッチ２１２にライトデータを転送するデータイン動作と、データラッチ２１２に格納されたライトデータをメモリセルアレイ２１１にライトするプログラム動作と、を含む。

【0044】

また、メモリチップＣＰに、メモリセルアレイ２１１に格納されたデータをメモリチップＣＰの外部、例えばメモリコントローラＭＣまたはブリッジチップＢＣ、による制御によって出力させる動作を、リード動作と表記する。リード動作は、メモリセルアレイ２１１からデータラッチ２１２にリードデータを転送するセンス動作と、データラッチ２１２から外部にリードデータを出力するデータアウトプット動作と、を含む。

【0045】

図５では、メモリセルが、互いに重ならない８つのローブを形成する場合を説明した。しかしながら、メモリセルのしきい値電圧は、種々の要因で変化し得る。例えば、メモリセルのしきい値電圧は、プログラム動作の完了時からの経過時間に応じて変化する傾向がある。メモリセルのしきい値電圧の変化の速度は、プログラム動作の完了の直後が最も早く、経過時間とともに減速する。イレース動作とプログラム動作とのサイクルの実行回数が多いメモリセルほど、しきい値電圧が変化しやすい。また、メモリセルのしきい値電圧の変化は、プログラム動作の完了時からの経過時間だけでなく、当該メモリセルに対するセンス動作、隣接するメモリセルに対するセンス動作、アクセスの際の温度、などによっても影響され得る。メモリセルのしきい値電圧が変化し得るので、現実的には、センス動作時において、隣り合う２つのローブの一部が互いに重なり合った状態になっている場合がある。

【0046】

図６は、実施形態のメモリセルが取り得るしきい値電圧の別の一例を示す図である。ここでは、説明を簡単にするために、“Ａ”ステートおよび“Ｂ”ステートのいずれかに属するメモリセルの分布を図示している。実線は、“Ａ”ステートおよび“Ｂ”ステートのいずれかに属するメモリセルの分布を示している。破線は、“Ａ”ステートのローブを示し、一点鎖線は、“Ｂ”ステートのローブを示している。本図の例では、“Ａ”ステートのローブの裾野と“Ｂ”ステートのローブの裾野とが重なり合っている。言い換えると、“Ａ”ステートに属するメモリセルのしきい値電圧の最大値が判定電圧ＶＢを超えており、かつ、“Ｂ”ステートに属するメモリセルのしきい値電圧の最小値が判定電圧ＶＢを下回っている。“Ａ”ステートに属し、かつ、しきい値電圧が判定電圧ＶＢよりも大きいメモリセルがリードされた場合、そのメモリセルは“Ｂ”ステートに属するとして認識される。即ち、“１１０”としてプログラムされたデータが“１００”としてリードされる。“Ｂ”ステートに属し、かつ、しきい値電圧が判定電圧ＶＢよりも小さいメモリセルがリードされた場合、そのメモリセルは“Ａ”ステートに属するとして認識される。即ち、“１００”としてプログラムされたデータが“１１０”としてリードされる。

【0047】

このように、センス動作によってリードされたデータは、しきい値電圧の変化によって、プログラム動作の時点での値から変化する場合がある。データおよびしきい値電圧の変化に対しては、メモリコントローラＭＣは、エラー訂正と、判定電圧のシフトと、によって対応する。具体的には、メモリコントローラＭＣでは、後述するように、リードデータに対してエラー訂正を実行する。エラー訂正が失敗した場合には、メモリコントローラＭＣは、判定電圧ＶＡ，ＶＢ，ＶＣ，ＶＤ，ＶＥ，ＶＦ，ＶＧの値のセットのうちの一部または全部を変えてリード動作を再び実行する。なお、エラー訂正が失敗するとは、変化後のデータから変化前のデータを復元できないことをいう。具体的には、エラー訂正が失敗するとは、リードデータに含まれるエラービットが訂正できないことをいう。エラー訂正が成功するとは、リードデータに含まれる全てのエラービットが訂正されたことをいう。メモリコントローラＭＣは、エラー訂正が成功するか、またはリード動作が繰り返し実行された回数が所定回数に至るまで、リトライリードする。つまり、メモリコントローラＭＣは、エラー訂正が成功するか、またはリード動作が繰り返し実行された回数が所定回数に至るまで、判定電圧の値のセットのうちの一部または全部を変化させながらリード動作を繰り返す。判定電圧の値のセットのうちの一部または全部を変化させてリードするリード動作を、シフトリード動作と表記する。

【0048】

メモリシステムＳＹＳでは、パトロールリード動作が実行される。パトロールリード動作は、ホストＨＳからのリード要求に応じたリード動作の際にエラー訂正が成功する確率を高めるために、エラー訂正が成功する判定電圧の値のセットを予め特定することを目的として順次実行されるリード動作である。パトロールリード動作は、ホストＨＳからの要求に関係なくメモリチップＣＰに対して行われる。メモリコントローラＭＣは、所定の時間的周期でパトロールリード動作を実行する。

【0049】

パトロールリード動作では、データが格納された１以上の単位領域に対して順次、リード動作が行われる。本明細書において、単位領域は、判定電圧の値のセットが共通に使用される記憶領域の単位である。ここでは一例として、単位領域はブロックＢＬＫであることとする。

【0050】

メモリコントローラＭＣは、パトロールリード動作では、エラー訂正が成功するための判定電圧の値のセットをブロックＢＬＫ毎に学習する。メモリコントローラＭＣは、ホストＨＳからの要求に応じてリード動作を実行する際には、学習によって得た判定電圧の値のセットを使用する。

【0051】

以降では、ホストＨＳから要求されたデータをリードするリード動作を、ホストリード動作と表記する。また、パトロールリード動作の一環としてひとつのブロックＢＬＫに対して実行されるリード動作を、単位リード動作と表記する。なお、単位リード動作は、第１リード動作の一例である。

【0052】

なお、ブロックＢＬＫは、オープンブロック、アクティブブロック、およびフリーブロックを含む複数の状態をとり得る。

【0053】

オープンブロックは、ライト動作が完了していないブロックＢＬＫである。即ち、オープンブロックは、データがライトされ得る領域を残した状態にあるブロックＢＬＫである。

【0054】

アクティブブロックは、ライト動作が完了したブロックＢＬＫである。アクティブブロックは、まだ再利用できないブロックＢＬＫでもある。ライト動作が完了したブロックＢＬＫのうちの、有効なデータが格納されているブロックＢＬＫは、アクティブブロックとして管理される。再利用とは、フリーブロックを経由してオープンブロックに遷移させることをいう。

【0055】

フリーブロックは、有効なデータが格納されていないブロックＢＬＫである。フリーブロックは、再利用可能なブロックＢＬＫである。

【0056】

例えば、オープンブロックに１ブロックＢＬＫ分のデータがライトされた後、そのオープンブロックはアクティブブロックに遷移する。アクティブブロックに格納されているデータの状態は、有効な状態と無効な状態とのうちの何れかである。

【0057】

アクティブブロックに或るデータ（第１のデータと表記する）が格納されている状態で、第１のデータが送られてきた際に指定された論理アドレスと同一値の論理アドレスが指定されて第２のデータがホストＨＳから送られてきた場合、メモリコントローラＭＣは、オープンブロックまたはフリーブロックの空のページに第２のデータをライトし、アクティブブロックに格納されている第１のデータを無効なデータとして管理する。よって、アクティブブロックに格納されているデータには、有効なデータと無効なデータとが混在し得る。

【0058】

アクティブブロックは、転記処理によってフリーブロックに遷移する。転記処理は、アクティブブロックに格納されている有効なデータをオープンブロックまたはフリーブロックに転記（transcribe）して、転記元のアクティブブロックに格納されている全てのデータを無効化する処理をいう。これによって、転記元のアクティブブロックはフリーブロックに遷移する。なお、転記処理は、ガベージコレクションまたはコンパクションとも称される。

【0059】

フリーブロックは、格納されているデータ（すなわち無効なデータ）がイレースされた後、オープンブロックに遷移する。

【0060】

つまり、或るブロックＢＬＫにデータが格納されている場合、そのデータは有効なデータおよび無効なデータの何れかである。

【0061】

実施形態では一例として、データが格納されているブロックＢＬＫがある場合、そのブロックＢＬＫに有効なデータが格納されているか否かに関わらず、そのブロックＢＬＫはパトロールリード動作の対象とされることとする。なお、無効なデータしか格納されていないブロックＢＬＫ（例えばフリーブロック）はパトロールリード動作の対象から外されてもよい。

【0062】

ＮＡＮＤストリング２１３に含まれるメモリセルトランジスタＭＴのチャネルは、例えば図４に示すように導電体２４を共有した構造となっている。このような構造のＮＡＮＤ型フラッシュメモリでは、例えば図７に示すような現象が生じることがある。図７は、センス動作時におけるワード線ＷＬ、及びＮＡＮＤストリング２１３のチャネルにおける波形の一例を示している。

【0063】

図７に示すように、センス動作が実行されると周辺回路２１０は、センス動作が実行されるワード線ＷＬを含むブロックＢＬＫ（対象のブロックＢＬＫと表記する）の非選択のワード線ＷＬに電圧ＶＲＥＡＤを印加する。そしてリードデータが確定すると、周辺回路２１０は、非選択のワード線ＷＬの電圧を接地電圧ＶＳＳまで下降させる。このとき、ワード線ＷＬの電圧がメモリセルのしきい値電圧以下になると、メモリセルがオフ状態となる。そして、さらにワード線ＷＬの電圧が下降すると、ＮＡＮＤストリング２１３のチャネル電位が、ワード線ＷＬとのカップリングにより接地電圧から負の電圧に下降する。センス動作後には、対象のブロックＢＬＫが非選択とされる結果、ワード線ＷＬがフローティング状態となる。この状態において、負の電位のチャネル電位が時間経過に伴い接地電圧に戻ると、ワード線ＷＬの電圧が、ＮＡＮＤストリング２１３のチャネルとのカップリングにより、例えば４Ｖ程度まで上昇する。この現象のことを、図７では“Creep up”と示している。

【0064】

Creep upによってワード線ＷＬの電圧が上昇した状態のブロックＢＬＫでは、当該ブロックＢＬＫにおけるメモリセルの制御ゲート－チャネル間に電位差が生じ、センス動作後の時間経過（例えば、１０～１００ｍｓ）によって各メモリセルのしきい値電圧がシフトすることがある。

【0065】

そして、Creep upにより上昇したワード線ＷＬの電圧は、図７に示すように時間経過に伴い接地電圧に戻る。Creep upによるワード線ＷＬの電圧の変動が収まってからさらに時間が経過する（例えば、数分間から数時間程度）と、上昇したメモリセルのしきい値電圧は元の状態に戻る。このようにメモリセルトランジスタＭＴは、しきい値電圧が初期状態である第１状態と、しきい値電圧がCreep upの影響を受けてシフトしている第２状態との２つの状態を取り得る。これに対して判定電圧は、例えば第２状態に最適化して設定されるため、Creep upが生じ得るＮＡＮＤ型フラッシュメモリでは、リード動作の際にはメモリセルを第２状態に維持することが好ましい。

【0066】

そこで、メモリシステムＳＹＳでは、パトロールリード動作の対象の１以上のブロックＢＬＫに対し、ダミーリード動作が実行される。なお、ダミーリード動作は、少なくともセンス動作を含む。ダミーリード動作は、データアウトプット動作を含まなくてもよい。つまり、ダミーリード動作はセンス動作のみによって構成されてもよい。ここでは一例として、ダミーリード動作はデータアウトプット動作を含まず、センス動作によって構成されることとする。なお、ダミーリード動作は第２リード動作の一例である。

【0067】

例えば第１状態のメモリセルを含むブロックＢＬＫに対してダミーリード動作が実行される。すると、ダミーリード動作が実行されたブロックＢＬＫにおいてCreep upが発生し、メモリセルが第１状態から第２状態に移行する。そして、時間経過によりメモリセルが第２状態から第１状態に移行する前に、そのブロックＢＬＫに対する単位リード動作が実行される。

【0068】

図１に示したように４個の半導体記憶装置１がホストチャネルＨＣＨに共通接続されている場合、メモリコントローラＭＣは、４個の半導体記憶装置１のそれぞれに対して時間的にシリアルにパトロールリード動作（より正確にはブロックＢＬＫ毎の単位リード動作）を行う必要がある。

【0069】

ここで、実施形態と比較される技術について説明する。実施形態と比較される技術を比較例と表記する。比較例によれば、メモリコントローラが各半導体記憶装置に対してパトロールリード動作を行う直前に、メモリコントローラは、各半導体記憶装置のそれぞれに対し、パトロールリード動作の対象とされるブロックＢＬＫ毎に、ダミーリード動作を命令する。そのような場合、メモリコントローラは、単位リード動作だけでなくパトロールリード動作の対象とされる全てのブロックＢＬＫに対するダミーリード動作をも時間的にシリアルに命令する必要がある。よって、メモリコントローラによる命令を含むパトロールリード動作、より正確には事前のダミーリード動作およびパトロールリード動作、に多くの時間を要する。

【0070】

そこで、実施形態では、ブリッジチップＢＣは、ダミーリード動作の命令をメモリコントローラＭＣから受信することなく、ダミーリード動作の命令を生成してメモリチップＣＰに転送するように構成される。この構成により、４個の半導体記憶装置１は時間的に並列にダミーリード動作を制御したり、４個の半導体記憶装置１のそれぞれは、ホストチャネルＨＣＨが他の半導体記憶装置１を介したデータ転送に占有されていたとしてもメモリチップＣＰにダミーリード動作を命令したりすることが可能となる。従って、パトロールリード動作、より正確には事前のダミーリード動作およびパトロールリード動作、に要する時間を短縮することが可能となる。ダミーリード動作の命令を生成するためのブリッジチップＢＣの構成の詳細は後述する。

【0071】

図８は、実施形態のメモリコントローラＭＣのハードウェア構成の一例を示す図である。

【0072】

メモリコントローラＭＣは、ホストＩ／Ｆ（Interface）コントローラ４１、ＣＰＵ（Central Processing Unit）４２、ＲＡＭ（Random Access Memory）４３、ＥＣＣ（Error Checking and Correcting circuit）４４、タイマ４５、およびＮＡＮＤ Ｉ／Ｆ（Interface）コントローラ４６を備える。

【0073】

メモリコントローラＭＣは、例えばＳｏＣ（System-On-a-Chip）として構成され得る。メモリコントローラＭＣは、複数のチップによって構成されてもよい。メモリコントローラＭＣは、ＦＰＧＡ（Field-Programmable Gate Array）またはＡＳＩＣ（Application Specific Integrated Circuit）で構成されてもよい。メモリコントローラＭＣの各機能は、ソフトウェア、ハードウェア、またはこれらの組み合わせによって実現され得る。ＲＡＭ４３は、メモリコントローラＭＣの外に配置されてもよい。

【0074】

ＲＡＭ４３は、バッファ、あるいはＣＰＵ４２のワークエリアとして使用されるメモリである。ＲＡＭ４３を構成するメモリの種類は、特定の種類に限定されない。例えば、ＲＡＭ４３は、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、またはこれらの組み合わせによって構成される。

【0075】

ホストＩ／Ｆコントローラ４１は、ホストＨＳとの間の通信インタフェースの制御を実行する。ホストＩ／Ｆコントローラ４１は、ＣＰＵ４２による制御の下で、ホストＨＳに対する通信を実行する。ＮＡＮＤ Ｉ／Ｆコントローラ４６は、ＣＰＵ４２による制御の下で、１以上のメモリチップＣＰに対する通信を実行する。

【0076】

なお、実施形態では、ＮＡＮＤ Ｉ／Ｆコントローラ４６と複数のメモリチップＣＰとの間にブリッジチップＢＣが介在する。ブリッジチップＢＣは、ＮＡＮＤ Ｉ／Ｆコントローラ４６から受信する電気信号（例えばコマンド、アドレス、またはデータ）を自身に接続された何れかのメモリチップＣＰにそのまままたは加工して転送したり、自身に接続された何れかのメモリチップＣＰから受信した電気信号（例えばデータ）をＮＡＮＤ Ｉ／Ｆコントローラ４６に転送したりする。ＮＡＮＤ Ｉ／Ｆコントローラ４６は、仮に１以上のメモリチップＣＰがブリッジチップＢＣを介さずにＮＡＮＤ Ｉ／Ｆコントローラ４６に接続されたとしても当該１以上のメモリチップＣＰに対する通信を実行可能に構成されている。

【0077】

ＥＣＣ４４は、半導体記憶装置１に転送されるデータに対して誤り訂正符号を用いた符号化を施す。また、ＥＣＣ４４は、半導体記憶装置１から受信したデータに対し、復号化を実行し、それによって当該データに含まれるビットエラーの検出と訂正とを実施する。

【0078】

ＥＣＣ４４が使用する符号化の方式は、特定の方式に限定されない。一例では、符号化の方式として、ＬＤＰＣ（Low Density Parity Check）が採用され得る。

【0079】

タイマ４５は、時間の経過を計測する。なお、タイマ４５が省略されて、時間の経過の計測は、ＣＰＵ４２によって実行されてもよい。

【0080】

ＣＰＵ４２は、ホストＩ／Ｆコントローラ４１、ＲＡＭ４３、ＥＣＣ４４、タイマ４５、およびＮＡＮＤ Ｉ／Ｆコントローラ４６を制御する。ＣＰＵ４２は、ファームウェアプログラムを実行することによって、上記した各種構成要素を用いたメモリシステムＳＹＳの制御を実現する。

【0081】

特に、実施形態では、ＣＰＵ４２は、パトロールリード動作の制御を実行する。ＣＰＵ４２は、パトロールリード動作の開始のタイミングが到来したか否かをタイマ４５を用いて判定する。より具体的には、ＣＰＵ４２は、タイマ４５の値が所定値（第１値と表記する）に至った場合、パトロールリード動作の開始のタイミングが到来したと判定して、パトロールリード動作を開始する。パトロールリード動作が完了すると、タイマ４５の値をリセットしてタイマ４５による時間の経過の計測をリスタートする。ＣＰＵ４２は、この動作を繰り返すことによって、所定時間間隔のパトロールリード動作を実現する。

【0082】

図９は、実施形態の半導体記憶装置１とブリッジチップＢＣの構成の一例を示す図である。なお、半導体記憶装置１ａ，１ｂ，１ｃ，１ｄは、共通した構成を備える。ここでは半導体記憶装置１ａ，１ｂ，１ｃ，１ｄの代表として、半導体記憶装置１ａの構成を説明する。また、半導体記憶装置１ａ，１ｂ，１ｃ，１ｄは、ホストチャネルＨＣＨに共通接続されるが、図の簡略化のため、半導体記憶装置１ｂ，１ｃ，１ｄの図示が省略されている。

【0083】

ブリッジチップＢＣは、コントローラ１０と、第１インタフェース１１と、２つの第２インタフェース１２と、バッファメモリ１３と、フラッシュメモリ１４と、を備える。

【0084】

第１インタフェース１１は、メモリコントローラＭＣ（より正確にはメモリコントローラＭＣが備えるＮＡＮＤ Ｉ／Ｆコントローラ４６）に対してホストチャネルＨＣＨを介した電気信号の送受信を行うＰＨＹ回路である。

【0085】

ホストチャネルＨＣＨは、チップイネーブル信号ＣＥｎを転送する信号線、コマンドラッチイネーブル信号ＣＬＥを転送する信号線、アドレスラッチ信号ＡＬＥを転送する信号線、ライトイネーブル信号ＷＥｎを転送する信号線、リードイネーブル信号ＲＥ／ＲＥｎを転送する信号線、データストローブ信号ＤＱＳ／ＤＱＳｎを転送する信号線、所定のビット幅（ここでは一例として８ビットの幅）を有するデータ信号ＤＱ［７：０］を転送する信号線、レディービジー信号Ｒ／Ｂｎ＿１を転送する信号線、およびレディービジー信号Ｒ／Ｂｎ＿２を転送する信号線を含む。なお、信号を表す符号の末尾に記された「ｎ」は、負論理で動作せしめられる信号であることを表す。各信号が負論理で動作せしめられるか正論理で動作せしめられるかは任意に設計され得る。

【0086】

チップイネーブル信号ＣＥｎは、アクセスの対象のメモリチップＣＰをイネーブル状態とするための信号である。データストローブ信号ＤＱＳ／ＤＱＳｎは、データ信号ＤＱ［７：０］で転送されるデータを相手装置に取り込むように指示する信号である。データストローブ信号ＤＱＳ／ＤＱＳｎは、データストローブ信号ＤＱＳとデータストローブ信号ＤＱＳｎとによって構成される差動信号である。コマンドラッチイネーブル信号ＣＬＥは、データ信号ＤＱ［７：０］がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、データ信号ＤＱ［７：０］がアドレスであることを示す信号である。ライトイネーブル信号ＷＥｎは、データ信号ＤＱ［７：０］で転送されるコマンドまたはアドレスを取り込むように相手装置に指示する信号である。リードイネーブル信号ＲＥ／ＲＥｎは、データ信号ＤＱ［７：０］の出力を相手装置に指示する信号である。リードイネーブル信号ＲＥ／ＲＥｎは、リードイネーブル信号ＲＥおよびリードイネーブル信号ＲＥｎによって構成される差動信号である。レディービジー信号Ｒ／Ｂｎ＿１およびレディービジー信号Ｒ／Ｂｎ＿２は、コマンドの受信を待機している状態であるレディー状態であるかコマンドを受信しても実行できない状態であるビジー状態であるかを示す信号である。なお、ホストチャネルＨＣＨが含むレディービジー信号Ｒ／Ｂｎを転送する信号線の構成は上記された例に限定されない。例えば、ホストチャネルＨＣＨは、レディービジー信号Ｒ／Ｂｎに関しては、メモリチャネルＭＣＨ０にかかるレディービジー信号Ｒ／Ｂｎと、メモリチャネルＭＣＨ１にかかるレディービジー信号Ｒ／Ｂｎと、からワイヤードＯＲ接続などによって生成された一つのレディービジー信号Ｒ／Ｂｎを転送するための１つの信号線を備えていてもよい。

【0087】

メモリチャネルＭＣＨ０，ＭＣＨ１のそれぞれは、ホストチャネルＨＣＨの信号群と同種の信号群を送受信できる。即ち、メモリチャネルＭＣＨ０，ＭＣＨ１のそれぞれは、チップイネーブル信号ＣＥｎを転送する信号線、コマンドラッチイネーブル信号ＣＬＥを転送する信号線、アドレスラッチ信号ＡＬＥを転送する信号線、ライトイネーブル信号ＷＥｎを転送する信号線、リードイネーブル信号ＲＥ／ＲＥｎを転送する信号線、データストローブ信号ＤＱＳ／ＤＱＳｎを転送する信号線、データ信号ＤＱ［７：０］を転送する信号線群、およびレディービジー信号Ｒ／Ｂｎを転送する信号線、を備えている。

【0088】

２つの第２インタフェース１２のうちの第２インタフェース１２－０は、２個のメモリチップＣＰ０－０，ＣＰ０－１に対してメモリチャネルＭＣＨ０を介した電気信号の送受信を行うＰＨＹ回路である。２つの第２インタフェース１２のうちの第２インタフェース１２－１は、２個のメモリチップＣＰ１－０，ＣＰ１－１に対してメモリチャネルＭＣＨ１を介した電気信号の送受信を行うＰＨＹ回路である。

【0089】

バッファメモリ１３は、第１インタフェース１１と、２つの第２インタフェース１２と、の間でコントローラ１０によって転送される情報（コマンド、アドレス、およびデータを含む）を一時的に蓄える領域として使用される。

【0090】

フラッシュメモリ１４は、管理情報が不揮発に格納される不揮発性メモリである。管理情報は、ここでは、アクセス履歴情報１２０を含む。アクセス履歴情報１２０は、４個のメモリチップＣＰ０－０，ＣＰ０－１，ＣＰ１－０，ＣＰ１－１が備える複数の単位領域のうちのパトロールリード動作の対象とされる単位領域を示すアドレス情報が記録される。

【0091】

前述したように、ここでは一例として、データが格納されたブロックＢＬＫが、そのデータが有効であるか無効であるかに関わらず、パトロールリード動作の対象とされる。そのため、或るブロックＢＬＫに対してライト動作が実行された場合、そのブロックＢＬＫを示すアドレス情報がアクセス履歴情報１２０に記録される。そして、或るブロックＢＬＫに対してイレース動作が実行された場合、そのブロックＢＬＫを示すアドレス情報がアクセス履歴情報１２０から削除される。

【0092】

アクセス履歴情報１２０に対するアドレス情報の記録および削除は、例えば後述するコマンド・アドレスデコーダ１１０が実行する。コマンド・アドレスデコーダ１１０は、メモリコントローラＭＣから受信したコマンドおよびアドレスに基づき、ライト動作が実行されるか否か、イレース動作が実行されるか否か、およびそれらの動作の対象とされるブロックＢＬＫを特定する。そして、コマンド・アドレスデコーダ１１０は、特定した結果に応じてアクセス履歴情報１２０に対するアドレス情報の記録または削除を実行する。

【0093】

図１０は、実施形態のブリッジチップＢＣがメモリコントローラＭＣから受信するアドレスのビット列の一例を示す模式的な図である。ブリッジチップＢＣは、メモリコントローラＭＣから、種々の動作を指示するコマンドとともに本図に示すようなアドレスＡＤＤのビット列を受信する。アドレスＡＤＤのビット列の先頭部分には、カラムアドレスが配置される。カラムアドレスは、何れかのビット線ＢＬを示しており、データラッチ２１２に格納された１ページ分のデータにおける位置に対応する。カラムアドレスに続いて、ワード線ＷＬの番号（ＷＬ＃）、ブロックＢＬＫの番号（ＢＬＫ＃）、ＬＵＮ、および拡張ＬＵＮが後続する。ブリッジチップＢＣに接続された各メモリチップＣＰが備える各ブロックＢＬＫは、ブロックＢＬＫの番号とＬＵＮとの組み合わせによってユニークに特定可能である。よって、コマンド・アドレスデコーダ１１０は、メモリコントローラＭＣから受信したアドレスＡＤＤのうちの少なくともブロックＢＬＫの番号とＬＵＮとの組を、ブロックＢＬＫを示すアドレス情報としてアクセス履歴情報１２０に記録する。なお、アクセス履歴情報１２０に記録されるアドレス情報は、ブロックＢＬＫの番号とＬＵＮとの他に任意の情報を含んでいてもよい。以降、ブロックＢＬＫを示すアドレス情報をブロックアドレスと表記する。

【0094】

なお、アクセス履歴情報１２０を含む管理情報が格納されるメモリは、フラッシュメモリ１４に限定されず、任意のメモリが採用され得る。アクセス履歴情報１２０を含む管理情報が格納されるメモリは不揮発性メモリでなくてもよい。アクセス履歴情報１２０を含む管理情報が格納されるメモリは、コントローラ１０に内蔵されてもよい。

【0095】

以降では、コマンドおよびアドレスを含む、１つの動作を命令する１セットの情報を、コマンドシーケンスと表記する。

【0096】

図９に示すように、コントローラ１０は、第１インタフェース１１と、２つの第２インタフェース１２と、の間に配されている。コントローラ１０は、バッファメモリ１３を使用しながら、第１インタフェース１１と、２つの第２インタフェース１２と、の間の情報の転送を制御する。

【0097】

コントローラ１０は、コマンド・アドレスデコーダ１１０、転送回路１１１、タイマ１１２、およびダミーリード制御回路１１３を備える。

【0098】

コマンド・アドレスデコーダ１１０は、メモリコントローラＭＣからホストチャネルＨＣＨを介して受けたコマンドシーケンスを解析する。コマンド・アドレスデコーダ１１０は、解析結果に応じて、メモリチップＣＰに対するコマンドシーケンスを生成することができる。

【0099】

また、コマンド・アドレスデコーダ１１０は、メモリコントローラＭＣから受信したコマンドシーケンスに基づいてアクセス履歴情報１２０の管理を行う。

【0100】

転送回路１１１は、第１インタフェース１１と２つの第２インタフェース１２との間で信号の転送を行うパイプラインを含む。

【0101】

ＮＡＮＤ Ｉ／Ｆコントローラ４６と複数のメモリチップＣＰとの間にブリッジチップＢＣが介在することで、ホストチャネルＨＣＨは、１つのメモリチャネルＭＣＨよりも高いレートでデータ転送を行うことが可能とされる。

【0102】

例えば図１に示した構成に従えば、４個の半導体記憶装置１を同時に動作させ、かつ各半導体記憶装置１では２つのメモリチャネルＭＣＨを同時に使用するケース、換言するとメモリシステムＳＹＳにおいて８個のメモリチャネルＭＣＨを同時に使用するケース、において、メモリチップＣＰの群に対するデータのスループットが最大になる。そのようなケースを実現するために、ホストチャネルＨＣＨは、１つのメモリチャネルＭＣＨの８倍のレートでデータ転送を行うことが可能とされる。

【0103】

ホストチャネルＨＣＨが１つのメモリチャネルＭＣＨの８倍のレートでデータ転送を行う場合、転送回路１１１は、第１インタフェース１１と２つの第２インタフェース１２との間で信号の転送を行うとき、データ転送のレートを変更する。

【0104】

具体的には、転送回路１１１は、第１インタフェース１１から受信した信号を、第１インタフェース１１から信号を受信したときの転送クロックの周波数の１／８倍の周波数の転送クロックで２つの第２インタフェース１２に転送する。また、転送回路１１１は、それぞれの第２インタフェース１２から受信した信号を、１つの第２インタフェース１２から信号を受信したときの転送クロックの周波数の８倍の周波数の転送クロックで第１インタフェース１１に転送する。

【0105】

なお、ホストチャネルＨＣＨは、必ずしも１つのメモリチャネルＭＣＨの８倍のレートでデータ転送を行わなくてもよい。ホストチャネルＨＣＨは、同時に使用されるメモリチャネルＭＣＨの数に応じてデータ転送のレートが可変に構成されてもよい。そのような場合、転送回路１１１は、転送クロックの周波数の逓倍率および分周率が可変に構成されてもよい。

【0106】

タイマ１１２は、時間の経過を計測する。

【0107】

ダミーリード制御回路１１３は、パトロールリード動作の対象とされるブロックＢＬＫに対し、パトロールリード動作の前にダミーリード動作を実行する制御を行う。

【0108】

具体的には、ダミーリード制御回路１１３は、パトロールリード動作の開始のタイミングが到来したか否かをタイマ１１２を用いて判定する。より具体的には、ダミーリード制御回路１１３は、タイマ１１２の値が所定値（第２値と表記する）に至った場合、パトロールリード動作の開始のタイミングが到来したと判定する。なお、例えば第２値は第１値と等しい。タイマ１１２の値が第２値に至った場合、ダミーリード制御回路１１３は、パトロールリード動作の対象のブロックＢＬＫ毎にダミーリード動作を命令するコマンドシーケンスを生成し、パトロールリード動作の対象のブロックＢＬＫを含むメモリチップＣＰに転送する。パトロールリード動作の対象のブロックＢＬＫに対するダミーリード動作が完了すると、メモリコントローラＭＣからの指示に応じたパトロールリード動作が開始される。

【0109】

メモリコントローラＭＣからの指示に応じたパトロールリード動作が完了すると、ダミーリード制御回路１１３は、タイマ１１２の値をリセットしてタイマ１１２による時間の経過の計測をリスタートする。ダミーリード制御回路１１３は、この動作を繰り返すことによって、各パトロールリード動作の前のダミーリード動作を実現する。ダミーリード制御回路１１３がタイマ１１２に基づいてダミーリード動作を自発的にメモリチップＣＰに対して指示する構成を備えていることで、コントローラ１０は、メモリコントローラＭＣから受信する要求（例えば後述する単位リードコマンドシーケンス）とは独立してメモリチップＣＰにダミーリード動作を命令することが可能である。

【0110】

続いて、実施形態のメモリシステムＳＹＳの動作を説明する。

【0111】

各ブリッジチップＢＣでは、メモリコントローラＭＣから種々の動作を命令するコマンドシーケンスを受信する。コマンド・アドレスデコーダ１１０は、受信したコマンドシーケンスに含まれるアドレス（より具体的には例えばアドレスに含まれる拡張ＬＵＮの値）に基づき、当該コマンドシーケンスの宛先は自身を具備するブリッジチップＢＣに接続されたメモリチップＣＰであるか否かを判定する。コマンドシーケンスの宛先は自身を具備するブリッジチップＢＣに接続されたメモリチップＣＰである場合には、コントローラ１０は、受信したコマンドシーケンスをそのメモリチップＣＰに転送する。コマンドシーケンスの宛先は自身を具備するブリッジチップＢＣに接続されたいずれのメモリチップＣＰでもない場合、コントローラ１０は、当該コマンドシーケンスを転送せずに破棄する。

【0112】

コマンド・アドレスデコーダ１１０は、自身を具備するブリッジチップＢＣに接続されたメモリチップＣＰに転送したコマンドシーケンスのコマンド種別を監視する。そして、コマンド・アドレスデコーダ１１０は、監視結果に応じてアクセス履歴情報１２０を管理する。

【0113】

図１１は、実施形態のブリッジチップＢＣによるアクセス履歴情報１２０を管理する動作の一例を示すフローチャートである。本図に示す動作は、コマンドシーケンスがメモリチップＣＰに転送される毎に実行される。

【0114】

ブリッジチップＢＣが自身に接続された何れかのメモリチップＣＰにコマンドシーケンスを転送すると（Ｓ１０１）、コマンド・アドレスデコーダ１１０は、転送したコマンドシーケンスはライト動作を命令するコマンドシーケンスであるライトコマンドシーケンスであるか否かを判定する（Ｓ１０２）。転送したコマンドシーケンスはライトコマンドシーケンスである場合（Ｓ１０２：Ｙｅｓ）、コマンド・アドレスデコーダ１１０は、そのライトコマンドシーケンスに含まれるアドレスのうちのブロックアドレスをアクセス履歴情報１２０に記録する（Ｓ１０３）。なお、すでに該当のブロックアドレスがアクセス履歴情報１２０に記録済みである場合には、コマンド・アドレスデコーダ１１０はＳ１０３の処理をスキップする。

【0115】

転送したコマンドシーケンスはライトコマンドシーケンスでない場合（Ｓ１０２：Ｎｏ）、コマンド・アドレスデコーダ１１０は、転送したコマンドシーケンスはイレース動作を命令するイレースコマンドシーケンスであるか否かを判定する（Ｓ１０４）。転送したコマンドシーケンスはイレースコマンドシーケンスである場合（Ｓ１０４：Ｙｅｓ）、コマンド・アドレスデコーダ１１０は、そのイレースコマンドシーケンスに含まれるアドレスのうちのブロックアドレスをアクセス履歴情報１２０から削除する（Ｓ１０５）。

【0116】

Ｓ１０３の後、または転送したコマンドシーケンスはイレースコマンドシーケンスでない場合（Ｓ１０４：Ｎｏ）、またはＳ１０５の後、ブリッジチップＢＣによるアクセス履歴情報１２０を管理する動作が終了する。

【0117】

メモリコントローラＭＣは、タイマ４５を用いることによって、所定時間間隔でパトロールリード動作を開始する。メモリコントローラＭＣは、パトロールリード動作では、単位リード動作を命令するコマンドシーケンスである単位リードコマンドシーケンスをデータが格納されたブロックＢＬＫ毎に順次、ブリッジチップＢＣに転送する。

【0118】

ブリッジチップＢＣは、パトロールリード動作の開始のタイミングの到来をタイマ１１２を用いることによって検知する。この検知に応じて、ブリッジチップＢＣは、メモリコントローラＭＣから単位リードコマンドシーケンスを受信する前に、自身に接続されたメモリチップＣＰにおけるパトロールリード動作の対象の全てのブロックＢＬＫに対するダミーリード動作を実行する。その後、ブリッジチップＢＣは、メモリコントローラＭＣから受信した単位リードコマンドシーケンスの転送を開始する。

【0119】

図１２は、パトロールリード動作の開始タイミングが到来したときの実施形態のブリッジチップＢＣの動作の一例を示すフローチャートである。

【0120】

ダミーリード制御回路１１３は、パトロールリード動作の対象の全てのブロックに対する単位リード動作が完了したとき、タイマ１１２の値をリセットし、タイマ１１２をリスタートしている（後述するＳ２１０参照）。ダミーリード制御回路１１３は、リスタート後のタイマ１１２の値が第２値に至ったか否かを判定する（Ｓ２０１）。なお、第２値は、パトロールリード動作の実行の間隔に対応する。例えば、メモリコントローラＭＣにおいて、タイマ４５の値が第１値に至る毎にメモリコントローラＭＣがパトロールリード動作を開始する場合、第２値として第１値と等しい値が使用され得る。

【0121】

タイマ１１２の値が第２値に至った場合（Ｓ２０１：Ｙｅｓ）、ダミーリード制御回路１１３は、自身を具備するブリッジチップＢＣに接続された何れかのメモリチップＣＰに対するアクセスが実行中であるか否かを判定する（Ｓ２０２）。Ｓ２０２では、単位リード動作およびダミーリード動作の何れとも異なるアクセスが、何れかのメモリチップＣＰに対して実行中であるか否かが判定される。単位リード動作およびダミーリード動作の何れとも異なるアクセスは、例えばホストＨＳからの要求に基づくアクセスや、ガベージコレクションの一環としてのアクセスなどを含む。

【0122】

なお、コマンド・アドレスデコーダ１１０は、受信したコマンドシーケンスに含まれるアドレス（より具体的には例えばアドレスに含まれる拡張ＬＵＮの値）に基づき、当該コマンドシーケンスの宛先は自身を具備するブリッジチップＢＣに接続されたメモリチップＣＰであるか否かを判定する。そして、コマンドシーケンスの宛先は自身を具備するブリッジチップＢＣに接続されたメモリチップＣＰである場合には、コントローラ１０は、受信したコマンドシーケンスをそのメモリチップＣＰに転送する。メモリチップＣＰに転送されたコマンドシーケンスに応じた動作がまだ完了していない場合、ダミーリード制御回路１１３は、メモリチップＣＰに対するアクセスが実行中である、と判定する。メモリチップＣＰに転送されたコマンドシーケンスに応じた動作が完了し、その後、コマンドシーケンスの転送が行われていない場合、ダミーリード制御回路１１３は、メモリチップＣＰへのアクセスが実行中でないと判定する。

【0123】

メモリチップＣＰに対するアクセスが実行中である場合（Ｓ２０２：Ｙｅｓ）、ダミーリード制御回路１１３は、Ｓ２０２の判定の処理を再び実行する。

【0124】

メモリチップＣＰに対するアクセスが実行中でない場合（Ｓ２０２：Ｎｏ）、ダミーリード制御回路１１３は、アクセス履歴情報１２０に１以上のブロックアドレスが記録されているか否かを判定する（Ｓ２０３）。

【0125】

アクセス履歴情報１２０に１以上のブロックアドレスが記録されている場合（Ｓ２０３：Ｙｅｓ）、ダミーリード制御回路１１３は、アクセス履歴情報１２０から１つのブロックアドレスを取得する（Ｓ２０４）。そして、ダミーリード制御回路１１３は、取得したブロックアドレスが示すブロックＢＬＫに対するダミーリード動作を命令するダミーリードコマンドシーケンスを生成し、そのブロックＢＬＫを含むメモリチップＣＰにダミーリードコマンドシーケンスを転送する（Ｓ２０５）。

【0126】

図１３は、実施形態のダミーリードコマンドシーケンスの一例を示す模式的な図である。本図では、データ信号ＤＱ［７：０］、リードイネーブル信号ＲＥ／ＲＥｎ、およびダミーリード動作が実行されるブロックＢＬＫにおけるワード線ＷＬの電圧の波形と、が示されている。

【0127】

図１３に示す例では、ダミーリードコマンドシーケンスは、コマンドＣ０、コマンドＣ１、アドレスＡＤＤ０、およびコマンドＣ２を含む。

【0128】

コマンドＣ０は、後続するコマンドＣ１、アドレスＡＤＤ０、およびコマンドＣ２はダミーリード動作のためのシーケンスであることを通知するコマンドである。コマンドＣ１は、センス動作のためのアドレスの入力を予告するコマンドであり、コマンドＣ２は、センス動作の開始を命令するコマンドである。アドレスＡＤＤ０は、例えば図１０に示したアドレスＡＤＤと同様の構成を備えたアドレス情報である。アドレスＡＤＤ０は、ダミーリード動作の対象のブロックＢＬＫから何らかの方法で選択されたワード線ＷＬを示す情報を含む。

【0129】

ダミーリード動作の対象のブロックＢＬＫにおいては、アドレスＡＤＤ０が示すワード線ＷＬに接続されたメモリセルに対するセンス動作がコマンドＣ２に応じて開始される。具体的には、ワード線ＷＬの電圧が接地電位ＶＳＳから上昇せしめられる。選択ワード線ＷＬ、つまりアドレスＡＤＤ０が示すワード線ＷＬでは、所定の判定電圧（この例では判定電圧ＶＡ）が印加される。非選択ワード線ＷＬ、つまり選択ワード線ＷＬと同じブロックＢＬＫの選択ワード線ＷＬ以外のワード線ＷＬ、では電圧ＶＲＥＡＤが印加される。

【0130】

ワード線ＷＬに所定の判定電圧または電圧ＶＲＥＡＤの印加が完了すると、ワード線ＷＬの電圧が接地電位ＶＳＳに戻る。

【0131】

なお、センス動作によって選択ワード線ＷＬおよび非選択ワード線ＷＬにおいて“Creep up”が起こるが、図１３では“Creep up”の現象の図示が省略されている。

【0132】

レディービジー信号Ｒ／Ｂｎは、センス動作が実行される前は非アクティブ状態（この例では“Ｈ”状態）に維持される。そして、センス動作が実行されている期間、レディービジー信号Ｒ／Ｂｎはアクティブ状態（この例では“Ｌ”状態）に維持され、センス動作が完了すると非アクティブ状態に戻る。ダミーリード制御回路１１３は、コマンドＣ２を転送した場合、レディービジー信号Ｒ／Ｂｎが非アクティブ状態からアクティブ状態に遷移し、その後レディービジー信号Ｒ／Ｂｎがアクティブ状態から非アクティブ状態に遷移したことを検出することで、一つのブロックＢＬＫに対するダミーリード動作が完了したことを知ることができる。

【0133】

図１２に説明を戻す。
ダミーリード制御回路１１３は、アクセス履歴情報１２０に未取得のブロックアドレスがあるか否かを判定する（Ｓ２０６）。未取得のブロックアドレスがある場合（Ｓ２０６：Ｙｅｓ）、制御がＳ２０４に移行する。ダミーリード制御回路１１３は、Ｓ２０４において、未取得のブロックアドレスのうちから１つのブロックアドレスを取得する。

【0134】

未取得のブロックアドレスがない場合（Ｓ２０６：Ｎｏ）、またはアクセス履歴情報１２０にブロックアドレスが記録されていない場合（Ｓ２０３：Ｎｏ）、コントローラ１０は、メモリコントローラＭＣから受信したメモリチップＣＰへの単位リードコマンドシーケンスの転送を実行する（Ｓ２０７）。コントローラ１０は、メモリチップＣＰが単位リードコマンドシーケンスに応じて出力したリードデータをメモリコントローラＭＣに転送する（Ｓ２０８）。

【0135】

例えば、ダミーリード制御回路１１３は、Ｓ２０１の処理の後からＳ２０３またはＳ２０６の判定処理においてＮｏと判定されるまで、レディービジー信号Ｒ／Ｂｎ＿１，Ｒ／Ｂｎ＿２をビジー状態に維持することで、メモリコントローラＭＣからの単位リードコマンドシーケンスの受信を抑止する。Ｓ２０１の処理の後からＳ２０３またはＳ２０６の判定処理においてＮｏと判定されたとき、ダミーリード制御回路１１３は、レディービジー信号Ｒ／Ｂｎ＿１，Ｒ／Ｂｎ＿２をレディー状態に遷移させることで、単位リードコマンドシーケンスの受信を開始する。なお、メモリコントローラＭＣがＳ２０３またはＳ２０６の判定処理においてＮｏと判定されるまで単位リードコマンドシーケンスの受信を抑制する方法はこれに限定されない。

【0136】

ダミーリード制御回路１１３は、パトロールリード動作の対象の全てのブロックに対する単位リード動作が完了したか否かを判定する（Ｓ２０９）。

【0137】

なお、Ｓ２０９の判定は任意の方法で実行される。一例では、ダミーリード制御回路１１３は、アクセス履歴情報１２０にブロックアドレスが記録された全てのブロックＢＬＫに対し、単位リード動作が完了した場合に、パトロールリード動作の対象の全てのブロックに対する単位リード動作が完了したと判定してもよい。

【0138】

パトロールリード動作の対象の何れかのブロックに対する単位リード動作が完了していない場合（Ｓ２０９：Ｎｏ）、制御がＳ２０７に移行する。

【0139】

パトロールリード動作の対象の全てのブロックに対する単位リード動作が完了した場合（Ｓ２０９：Ｙｅｓ）、ダミーリード制御回路１１３は、タイマ１１２の値をリセットし、タイマ１１２をリスタートする（Ｓ２１０）。そして、制御がＳ２０１に移行する。

【0140】

図１４は、実施形態の複数の半導体記憶装置における動作の時間的な遷移の一例を示すタイミングチャートである。なお、本図では、説明が煩雑になることを防ぐために、半導体記憶装置１ａ，１ｂを複数の半導体記憶装置の例として挙げる。

【0141】

図１４に示す例では、タイミングｔ０からタイミングｔ１までは半導体記憶装置１ａに対してホストリード動作が実行され、タイミングｔ１からタイミングｔ３までは半導体記憶装置１ｂに対してホストリード動作が実行されている。ホストリード動作の際には一つの半導体記憶装置１とメモリコントローラＭＣとの間の通信によってホストチャネルＨＣＨが占有される。よって、タイミングｔ０～ｔ３での２つのホストリード動作のように、各半導体記憶装置１ａ，１ｂに対するホストリード動作は時間的にシリアルに実行される。

【0142】

タイミングｔ１とタイミングｔ３との間のタイミングｔ２においてパトロールリード動作の開始タイミングが到来したこととする。パトロールリード動作の開始タイミングが到来するとは、例えば、メモリコントローラＭＣにおいてはタイマ４５の値が第１値に到達し、各ブリッジチップＢＣにおいてはタイマ１１２の値が第２値に到達することである。

【0143】

半導体記憶装置１ａ，１ｂでは、各ブリッジチップＢＣは、タイミングｔ２において、パトロールリード動作の開始のタイミングが到来したことを知る。また、メモリコントローラＭＣは、タイミングｔ２において、パトロールリード動作の開始のタイミングが到来したことを知る。

【0144】

タイミングｔ２においては、半導体記憶装置１ａでは、メモリチップＣＰに対するアクセスが非実行中である。よって、半導体記憶装置１ａのブリッジチップＢＣは、図１２のＳ２０２の判定処理においてＮｏと判定し、パトロールリード動作の対象のブロックＢＬＫを特定して、特定したブロックに対するダミーリード動作をそのブロックＢＬＫを含むメモリチップＣＰに命令する。

【0145】

タイミングｔ２においては、半導体記憶装置１ｂでは、メモリチップＣＰに対するアクセス（ここではホストリード動作）が実行中である。よって、半導体記憶装置１ｂのブリッジチップＢＣは、図１２のＳ２０２の判定処理においてＹｅｓと判定されることによって、ホストリード動作の完了を待つ。半導体記憶装置１ｂのブリッジチップＢＣは、ホストリード動作が完了した後、即ちタイミングｔ３に、図１２のＳ２０２の判定処理においてＮｏと判定し、パトロールリード動作の対象のブロックＢＬＫを特定して、特定したブロックに対するダミーリード動作をそのブロックＢＬＫを含むメモリチップＣＰに命令する。

【0146】

半導体記憶装置１ａ，１ｂでは、各ブリッジチップＢＣは、パトロールリード動作の対象の全てのブロックＢＬＫに対するダミーリード動作が完了するまで、ダミーリード動作の命令を繰り返す。

【0147】

半導体記憶装置１ａ，１ｂのうち、半導体記憶装置１ａにおいて、パトロールリード動作の対象の全てのブロックＢＬＫに対するダミーリード動作が完了する（タイミングｔ４）。すると、メモリコントローラＭＣは、半導体記憶装置１ａに対し、パトロールリード動作を実行する。具体的には、メモリコントローラＭＣは、単位リード動作の命令をパトロールリード動作の対象のブロックＢＬＫ毎に転送する。

【0148】

半導体記憶装置１ｂにおいては、タイミングｔ４よりも後のタイミングｔ５においてパトロールリード動作の対象の全てのブロックＢＬＫに対するダミーリード動作が完了する。しかしながら、タイミングｔ５においては、半導体記憶装置１ａに対する単位リード動作の命令の転送のためにホストチャネルＨＣＨが占有されているので、メモリコントローラＭＣは、半導体記憶装置１ｂに対して単位リード動作の命令を転送することができない。

【0149】

タイミングｔ６において、半導体記憶装置１ａにおけるパトロールリード動作、即ちパトロールリード動作の対象の全てのブロックＢＬＫに対する単位リード動作、が完了する。すると、ホストチャネルＨＣＨが利用可能となるので、メモリコントローラＭＣは、半導体記憶装置１ｂに対し、パトロールリード動作を実行する。具体的には、メモリコントローラＭＣは、単位リード動作の命令をパトロールリード動作の対象のブロックＢＬＫ毎に転送する。そして、タイミングｔ７において、半導体記憶装置１ｂにおけるパトロールリード動作、即ちパトロールリード動作の対象の全てのブロックＢＬＫに対する単位リード動作、が完了する。

【0150】

このように、実施形態によれば、ブリッジチップＢＣは、第１インタフェース１１を介したメモリコントローラＭＣからの単位リードコマンドシーケンスに基づくメモリチップＣＰに対する単位リード動作が実行される前に、第１インタフェース１１を介したメモリコントローラＭＣからの単位リードコマンドシーケンスとは独立して、ダミーリード動作を命令するダミーリードコマンドシーケンスを第２インタフェース１２を介してメモリチップＣＰに転送するように構成された。

【0151】

これによって、例えば図１４のタイミングｔ２～タイミングｔ５における各半導体記憶装置１の動作から読み取れるように、各半導体記憶装置１のブリッジチップＢＣは、たとえ他の半導体記憶装置１においてホストチャネルＨＣＨを占有するような動作が実行されていたとしても、メモリチップＣＰへのダミーリード動作の命令を開始することができる。よって、パトロールリード動作、より正確には事前のダミーリード動作およびパトロールリード動作、に要する時間を短縮することが可能となる。

【0152】

また、実施形態によれば、ブリッジチップＢＣは、タイマ１１２を備える。そして、コントローラ１０は、パトロールリード動作の開始のタイミングの到来をタイマ１１２を用いて判定する。

【0153】

よって、ブリッジチップＢＣは、パトロールリード動作の前にメモリチップＣＰへのダミーリード動作の命令を開始することが可能である。

【0154】

また、実施形態によれば、コントローラ１０は、メモリチップＣＰへのダミーリード動作の命令の後、単位リード動作のためのコマンドシーケンスをメモリチップＣＰに転送する。

【0155】

よって、ブリッジチップＢＣは、パトロールリード動作の前にメモリチップＣＰへのダミーリード動作の命令を開始することが可能である。

【0156】

なお、実施形態では、メモリコントローラＭＣがパトロールリード動作の制御を実行するとして説明した。パトロールリード動作の制御のうちの一部または全部は各ブリッジチップＢＣにおいて実行されてもよい。例えば、ブリッジチップＢＣは、パトロールリード動作の開始のタイミングの到来を検知すると、メモリコントローラＭＣからダミーリード動作の命令を受信することなくメモリチップＣＰに対してダミーリード動作の命令を行う。そして、パトロールリード動作の対象の全てのブロックＢＬＫに対するダミーリード動作の実行後、ブリッジチップＢＣは、メモリコントローラＭＣから単位リード動作の命令を受信することなくメモリチップＣＰに対して単位リード動作の命令を行ってもよい。

【0157】

また、実施形態では、アクセス履歴情報１２０は不揮発性メモリであるフラッシュメモリ１４に格納された。ブリッジチップＢＣ内に揮発性メモリが設けられ、アクセス履歴情報１２０は、その揮発性メモリに格納されてもよい。

【0158】

アクセス履歴情報１２０が揮発性メモリに格納される場合、コントローラ１０は、例えば次のように動作する。メモリシステムＳＹＳへの電力の供給が停止されたとき、コントローラ１０は、揮発性メモリ内のアクセス履歴情報１２０を何れかのメモリチップＣＰに退避（save）させる。その後にメモリシステムＳＹＳへの電力の供給が再開されたとき、コントローラ１０は、メモリチップＣＰからアクセス履歴情報１２０をリードして、揮発性メモリに格納する。

【0159】

また、実施形態では、パトロールリード動作の開始タイミングが到来する毎にメモリシステムＳＹＳ内のパトロールリード動作の対象の全てのブロックＢＬＫに対する単位リード動作が実行された。パトロールリード動作の開始タイミングが到来する毎にメモリシステムＳＹＳ内のパトロールリード動作の対象の全てのブロックＢＬＫのうちの一部に対して単位リード動作が実行され、且つパトロールリード動作の開始タイミングが複数回到来することでメモリシステムＳＹＳ内のパトロールリード動作の対象の全てのブロックＢＬＫに対する単位リード動作が完了するようにメモリシステムＳＹＳが構成されてもよい。

【0160】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0161】

１，１ａ，１ｂ，１ｃ，１ｄ 半導体記憶装置、３ 通信路、１０ コントローラ、１１ 第１インタフェース、１２，１２－０，１２－１ 第２インタフェース、１３ バッファメモリ、１４ フラッシュメモリ、２０ ウェル領域、２１，２２，２３ 配線層、２４ 導電体、２５ ゲート絶縁膜、２６ 電荷蓄積層、２７ ブロック絶縁膜、２８ 金属配線層、３０ コンタクトプラグ、２９ ｎ^＋型不純物拡散層、３１ 金属配線層、３２ ｐ^＋型不純物拡散層、３３ コンタクトプラグ、３４ 金属配線層、４１ ホストＩ／Ｆコントローラ、４２ ＣＰＵ、４３ ＲＡＭ、４４ ＥＣＣ、４５ タイマ、４６ ＮＡＮＤ Ｉ／Ｆコントローラ、１１０ コマンド・アドレスデコーダ、１１１ 転送回路、１１２ タイマ、１１３ ダミーリード制御回路、１２０ アクセス履歴情報、２１０ 周辺回路、２１１ メモリセルアレイ、２１２ データラッチ、２１３ ＮＡＮＤストリング、２１４ センスアンプ、ＢＣ ブリッジチップ、ＣＰ，ＣＰ０－０，ＣＰ０－１，ＣＰ１－０，ＣＰ１－１ メモリチップ、ＨＳ ホスト、ＳＹＳ メモリシステム。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】