特開 2024-87606 プロセッサ、命令実行プログラムおよび情報処理装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024087606

(43)【公開日】2024-07-01

(54)【発明の名称】プロセッサ、命令実行プログラムおよび情報処理装置

(51)【国際特許分類】

   G06F 9/38 20180101AFI20240624BHJP

   G06F 9/315 20180101ALI20240624BHJP

   G06F 9/345 20180101ALI20240624BHJP

【ＦＩ】

G06F9/38 370A

G06F9/315 S

G06F9/345 A

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2022202515

(22)【出願日】2022-12-19

(71)【出願人】

【識別番号】000005223

【氏名又は名称】富士通株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】川上 健太郎

【テーマコード（参考）】

5B013

5B033

【Ｆターム（参考）】

5B013DD01

5B033BD00

5B033BD03

(57)【要約】

【課題】効率的な実行コードを実現すること。
【解決手段】プロセッサ１０ｃは、第１の入力データを記憶するレーンを有する第１のＳＩＭＤレジスタの各レーンと、第２の入力データを記憶するレーンを有する第２のＳＩＭＤレジスタの特定のレーンとの間で演算し、該演算した結果を、第３のＳＩＭＤレジスタに格納し、第２のＳＩＭＤレジスタの各レーンのデータを１レーン分シフトして前記第２のＳＩＭＤレジスタに格納するＳＩＭＤ命令の処理を実行する。
【選択図】図３

【特許請求の範囲】

【請求項1】

第１の入力データを記憶するレーンを有する第１のＳＩＭＤレジスタの各レーンと、第２の入力データを記憶するレーンを有する第２のＳＩＭＤレジスタの特定のレーンとの間で演算し、
該演算した結果を、第３のＳＩＭＤレジスタに格納し、
前記第２のＳＩＭＤレジスタの各レーンのデータを１レーン分シフトして前記第２のＳＩＭＤレジスタに格納する
ＳＩＭＤ命令の処理を実行することを特徴とするプロセッサ。

【請求項2】

前記第２のＳＩＭＤレジスタの特定のレーンは、前記ＳＩＭＤ命令で規定される
ことを特徴とする請求項１に記載のプロセッサ。

【請求項3】

前記第２のＳＩＭＤレジスタのシフトは、１レーン分の固定のビット長をシフトする回路を用いる
ことを特徴とする請求項１に記載のプロセッサ。

【請求項4】

前記演算は、加算演算、減算演算、乗算演算、除算演算，剰余演算，積和演算および論理演算を含む
ことを特徴とする請求項１に記載のプロセッサ。

【請求項5】

前記演算する処理は、配列に対する多項式計算において、前記第１のＳＩＭＤレジスタのビット長に応じた前記配列の個数のデータをそれぞれレーンに記憶する前記第１のＳＩＭＤレジスタの各レーンと、前記多項式計算で用いられる複数の係数をそれぞれレーンに記憶する前記第２のＳＩＭＤレジスタの前記特定のレーンとの間で演算し、
前記第２のＳＩＭＤレジスタに格納する処理は、前記第２のＳＩＭＤレジスタの各レーンのデータを１レーン分シフトして前記第２のＳＩＭＤレジスタに格納する
ことを特徴とする請求項１に記載のプロセッサ。

【請求項6】

配列に対する多項式計算において、データを記憶するレーンを有する第１のＳＩＭＤレジスタのビット長に応じた前記配列の個数のデータをそれぞれレーンに記憶する前記第１のＳＩＭＤレジスタの各レーンと、前記多項式計算で用いられる複数の係数をそれぞれレーンに記憶する第２のＳＩＭＤレジスタの特定のレーンとの間で演算し、
該演算した結果を、第３のＳＩＭＤレジスタに格納し、
前記第２のＳＩＭＤレジスタの各レーンのデータを１レーン分シフトして前記第２のＳＩＭＤレジスタに格納する
処理をプロセッサに実行させることを特徴とする命令実行プログラム。

【請求項7】

第１の入力データを記憶するレーンを有する第１のＳＩＭＤレジスタと、
第２の入力データを記憶するレーンを有する第２のＳＩＭＤレジスタと、
第３のＳＩＭＤレジスタと、
制御部と、を有し、
前記制御部は、
前記第１のＳＩＭＤレジスタの各レーンと、前記第２のＳＩＭＤレジスタの特定のレーンとの間で演算し、
該演算した結果を、前記第３のＳＩＭＤレジスタに格納し、
前記第２のＳＩＭＤレジスタの各レーンのデータを１レーン分シフトして前記第２のＳＩＭＤレジスタに格納する
ＳＩＭＤ命令の処理を実行することを特徴とする情報処理装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、プロセッサ、命令実行プログラムおよび情報処理装置に関する。

【背景技術】

【0002】

１命令で複数個のデータに対する演算を実行するＳＩＭＤ（Single Instruction Multiple Data）命令が知られている（例えば、特許文献１～４参照）。ＳＩＭＤ命令は、複数の命令を使用するのではなく、単一の命令を使用することによって、２個のＳＩＭＤレジスタに含まれる複数のＳＩＭＤレーン内のそれぞれのデータに関して、同一の演算を並列に実行することができる。ここで、Ａｒｍアーキテクチャの６４ビットモードのＣＰＵの場合、１つのＳＩＭＤレジスタのビット長については、ＣＰＵを開発するベンダーが１２８～２０４８ビットの中から１２８×ｎ（ｎ：自然数）の長さを１つ選択することができる。例えば、ＳＩＭＤレジスタは、５１２ビットを備え、６４ビットのデータを８個記憶できる。

【0003】

図１１は、ＳＩＭＤ命令（乗算）の参考図である。なお、図１１では、乗算のＳＩＭＤ命令が「ｆｍｕｌ ｚ０．ｄ，ｚ１．ｄ，ｚ２．ｄ」である場合を示す。図１１に示すように、かかる乗算のＳＩＭＤ命令は、ＳＩＭＤレジスタｚ１とＳＩＭＤレジスタｚ２のデータ（６４ビット浮動小数データ）を要素ごとに乗算してＳＩＭＤレジスタｚ０に格納する。ここで「．ｄ」はＳＩＭＤレジスタを複数の６４ビットデータを含むものとして扱うことを表し、「．ｂ」「．ｈ」「．ｓ」はそれぞれ複数の８，１６，３２ビットデータを含むものとして扱うことを表す。例えば「ｆｍｕｌ ｚ０．ｓ，ｚ１．ｓ，ｚ２．ｓ」はＳＩＭＤレジスタｚ１とＳＩＭＤレジスタｚ２のデータ（３２ビット浮動小数データ）を要素ごとに乗算してＳＩＭＤレジスタｚ０に格納する。

【0004】

１個のＳＩＭＤレジスタの中の下位１２８ビットは、別のレジスタとデータを共有する。別のレジスタのことをここではｖレジスタというものとする。ｖレジスタが乗算に用いられる場合には、レーンを指定したＳＩＭＤ命令（乗算）が利用できる。

【0005】

図１２は、レーン指定付きＳＩＭＤ命令（乗算）の参考図である。なお、図１２では、乗算のレーン指定付きＳＩＭＤ命令が「ｆｍｕｌ ｖ０．ｄ，ｖ１．ｄ，ｖ２．ｄ［０］」である場合を示す。図１２に示すように、かかる乗算のＳＩＭＤ命令は、レジスタｖ１の各要素とレジスタｖ２の「０」レーンのデータ（６４ビット浮動小数データ）とを乗算して各要素をレジスタｖ０に格納する。ｖ０の各ＳＩＭＤレーンには、（ｖ１レジスタの各レーンの値）×（ｖ２レジスタのｄ０（レーン＃０））の値が格納される。乗算のレーン指定付きＳＩＭＤ命令は「ｆｍｕｌ ｖ０．ｄ，ｖ１．ｄ，ｖ２．ｄ［１］」であっても良い。

【0006】

ところが、ＳＩＭＤレジスタが２５６ビット以上の場合、乗算のレーン指定付きＳＩＭＤ命令は利用できない。例えば、ＳＩＭＤレジスタが５１２ビットの場合、「ｆｍｕｌ ｚ０．ｄ，ｚ１．ｄ，ｚ２．ｄ［０～７］」のＳＩＭＤ命令（乗算）は利用できない。また、ＳＩＭＤレジスタが１０２４ビットの場合、「ｆｍｕｌ ｚ０．ｄ，ｚ１．ｄ，ｚ２．ｄ［０～３１］」のＳＩＭＤ命令（乗算）は利用できない。

【0007】

ＳＩＭＤレジスタが２５６ビット以上の場合、乗算のレーン指定付きＳＩＭＤ命令が存在しないのは、以下の理由のとおりである。Ａｒｍアーキテクチャの６４ビットモードのＣＰＵの命令は、１命令あたり３２ビットで構成されるが、３２ビットの構成の中に、レーンを指定するビットが１ビットしか確保できないからである。

【0008】

図１３は、レーン指定付きＳＩＭＤ命令（乗算）のビット構成を示す参考図である。なお、図１３では、乗算のレーン指定付きＳＩＭＤ命令が「ｆｍｕｌ ｖｄ．ｄ，ｖｎ．ｄ，ｖｍ．ｄ［ｈ］」である場合を示す。図１３に示すように、５～９ビットは、「ｖｎ」で示される第１ソースレジスタの番号を表すビット列である。１６～２０ビットは、「ｖｍ」で示される第２ソースレジスタの番号を表すビット列である。０～４ビットは、「ｖｄ」で示されるdestinationレジスタの番号を表すビット列である。そして、１０ビット、１２～１５ビットおよび２１～３１ビットは、レーン指定付きＳＩＭＤ命令であることを表すビット列である。そして、１１ビットが、レーン番号を指定するビットを示す。値が２進数の「０」の場合には、レーン番号が「０」（ｈ＝０）であることを示し、値が２進数の「１」の場合には、レーン番号が「１」（ｈ＝１）であることを示す。つまり、レーン指定付きＳＩＭＤ命令の３２ビットの中には、レーン番号を指定するビットが１ビットだけしかない。

【0009】

例えば、ＳＩＭＤレジスタが１０２４ビットの場合には、６４ビットデータを３２個含むので，３２ビットからなる命令フォーマットのビット構成の中に０～３１を指定できる必要がある。０～３１を指定するには５ビット確保する必要があるが、５ビット確保する空きビットがないので、ＳＩＭＤレジスタを使ったＳＩＭＤ命令でレーン指定付きの命令フォーマットを定義する余地がない。

【先行技術文献】

【特許文献】

【0010】

【特許文献1】特開２０１８－２０６４１３号公報

【特許文献2】特表２０１８－５２５７３０号公報

【特許文献3】特表２０１８－５２３２３７号公報

【特許文献4】特表２０２０－５３３６９１号公報

【発明の概要】

【発明が解決しようとする課題】

【0011】

しかしながら、２５６ビット以上のＳＩＭＤレジスタの場合に、レーンを指定することは断念しても、レジスタｚ１の各要素とレジスタｚ２の特定のレーンのデータとの演算を実施して、効率的な実行コード（実行可能プログラム）を実現したい場合がある。

【0012】

一側面によれば、効率的な実行コードを実現することを目的とする。

【課題を解決するための手段】

【0013】

一側面によれば、第１の入力データを記憶するレーンを有する第１のＳＩＭＤレジスタの各レーンと、第２の入力データを記憶するレーンを有する第２のＳＩＭＤレジスタの特定のレーンとの間で演算し、該演算した結果を、第３のＳＩＭＤレジスタに格納し、前記第２のＳＩＭＤレジスタの各レーンのデータを１レーン分シフトして前記第２のＳＩＭＤレジスタに格納するＳＩＭＤ命令の処理を実行可能なプロセッサを提供する。

【発明の効果】

【0014】

一側面によれば、効率的な実行コードを処理できるプロセッサを実現できる。

【図面の簡単な説明】

【0015】

【図1】図１は、多項式計算を含むソースプログラムの一例を示す図である。

【図2A】図２Ａは、ソースプログラムをコンパイルして得られた機械語の実行可能プログラムを示す参考図（１）である。

【図2B】図２Ｂは、ソースプログラムをコンパイルして得られた機械語の実行可能プログラムを示す参考図（２）である。

【図3】図３は、実施例に係るＳＩＭＤレーンシフト付きの乗算命令の処理の流れを示す図である。

【図4】図４は、実施例に係るＳＩＭＤレーンシフト付きの加算命令の処理の流れを示す図である。

【図5】図５は、実施例に係る情報処理装置のハードウェア構成図である。

【図6】図６は、実施例に係るプロセッサが備えるレジスタファイルの模式図である。

【図7】図７は、実施例に係る情報処理装置の機能構成図である。

【図8A】図８Ａは、ソースプログラムをコンパイルして得られた機械語の実行可能プログラムの一例を示す図（１）である。

【図8B】図８Ｂは、ソースプログラムをコンパイルして得られた機械語の実行可能プログラムの一例を示す図（２）である。

【図9】図９は、実施例に係るレーンシフト付き演算命令実行処理のフローチャートの一例を示す図である。

【図10】図１０は、実施例に係るＳＩＭＤレーンシフト付きの乗算命令の変形例を示す図である。

【図11】図１１は、ＳＩＭＤ命令（乗算）の参考図である。

【図12】図１２は、レーン指定付きＳＩＭＤ命令（乗算）の参考図である。

【図13】図１３は、レーン指定付きＳＩＭＤ命令（乗算）のビット構成を示す参考図である。

【図14】図１４は、ＳＩＭＤレジスタ内のデータをシフトする命令を示す参考図である。

【発明を実施するための形態】

【0016】

本実施形態の説明に先立ち、本実施形態の基礎となる事項について説明する。

【0017】

ソースプログラムには、様々な演算を行うためのコードが記述されることがある。その演算を効率的に実行できればソースプログラムに記述した演算の実行速度も高速化する。そこで、以下では、特に、多項式計算を含むソースプログラムについて説明する。

【0018】

図１は、多項式計算を含むソースプログラムの一例を示す図である。このソースプログラム１００は、６行目～９行目のｆｏｒ文によるループ処理の内部において、７，８行目に記載された多項式計算をループ長１２８だけ繰り返し行うプログラムである。ａ［ｉ］（ｉ＝０～１２７）が配列データである。ｃ_０，ｃ_１，ｃ_２，ｃ_３は、係数である。なお、各データの型は、６４ビット浮動小数（ｆｌｏａｔ６４＿ｔ）である。

【0019】

図２Ａおよび図２Ｂは、ソースプログラムをコンパイルして得られた機械語の実行可能プログラムを示す参考図である。図２Ａには、図１で示したソースプログラム１００をコンパイルしてアセンブラ命令に変換したアセンブラ命令列が表されている。ソースプログラム１００で示された係数ｃ_０，ｃ_１，ｃ_２，ｃ_３は、ｃ０，ｃ１，ｃ２，ｃ３と表す。また、図２Ｂには、アセンブラ命令列で使用される複数のレジスタが示され、各レジスタが保持している値が各アセンブラ命令に対応付けて示されている。

【0020】

まず、１行目では、情報処理装置は、係数ｃ０をＳＩＭＤレジスタｚ０にロードするＳＩＭＤ命令を実行する。ＳＩＭＤレジスタｚのサイズが５１２ビットの場合、ＳＩＭＤレジスタｚ０には、６４ビットで示される係数ｃ０が８個格納される（図２Ｂ ｚ０参照）。同様に、２～４行では、情報処理装置１は、係数ｃ１～ｃ３をそれぞれＳＩＭＤレジスタｚ１～ｚ３にロードするＳＩＭＤ命令を実行する（図２Ｂ ｚ１，ｚ２，ｚ３参照）。

【0021】

次に、５行目では、情報処理装置は、汎用レジスタｘ３にループカウンタの初期値として「０」を設定する。そして、６行目では、情報処理装置は、汎用レジスタｘ０がアドレスを保持するメモリ領域に格納されている入力データを、ＳＩＭＤレジスタｚ１６にロードする。例えば、最初に６行目の命令が実行される場合には，ＳＩＭＤレジスタｚ１６には、図１で示す入力データａの配列要素の先頭から８個分（ｉ＝０～７）が格納される（図２Ｂ ｚ１６参照）。

【0022】

次に、７行目では、情報処理装置は、ＳＩＭＤレジスタｚ０に格納された係数ｃ０と０．０を加算した結果をＳＩＭＤレジスタｚ２４に格納する。

【0023】

そして、８，９行目では、情報処理装置は、以下のように、「ｃ１×ａ＋ｃ０」を計算した結果をＳＩＭＤレジスタｚ２４に格納する。すなわち、情報処理装置は、配列ａのデータが８個格納されたＳＩＭＤレジスタｚ１６と係数ｃ１が８個格納されたＳＩＭＤレジスタｚ１とを乗算して、ＳＩＭＤレジスタｚ１８に格納する（８行目）。つまり、ＳＩＭＤレジスタｚのサイズが５１２ビットの場合、情報処理装置は、ＳＩＭＤレジスタｚを用いたＳＩＭＤ命令「ｆｍｕｌ」を使えば、６４ビットデータ×８個ずつ計算できる。そして、情報処理装置は、乗算結果を示すＳＩＭＤレジスタｚ１８と係数ｃ０が８個格納されたＳＩＭＤレジスタｚ２４とを加算して、ＳＩＭＤレジスタｚ２４に格納する（９行目）。

【0024】

そして、１０～１２行目では、情報処理装置は、以下のように、「ｃ２×ａ＾２＋ｃ１×ａ＋ｃ０」を計算した結果をＳＩＭＤレジスタｚ２４に格納する。すなわち、情報処理装置は、配列ａのデータが８個格納されたＳＩＭＤレジスタｚ１６を２乗して、ＳＩＭＤレジスタｚ１７に格納する（１０行目）。つまり、ＳＩＭＤレジスタｚのサイズが５１２ビットの場合、情報処理装置は、ＳＩＭＤレジスタｚを用いたＳＩＭＤ命令「ｆｍｕｌ」を使えば、６４ビットデータ×８個ずつ計算できる。そして、情報処理装置は、乗算結果のＳＩＭＤレジスタｚ１７と係数ｃ２が８個格納されたＳＩＭＤレジスタｚ２とを乗算して、ＳＩＭＤレジスタｚ１８に格納する（１１行目）。そして、情報処理装置１は、乗算結果「ｃ２×ａ＾２」を示すＳＩＭＤレジスタｚ１８と「ｃ１×ａ＋ｃ０」の結果が格納されたＳＩＭＤレジスタｚ２４とを加算して、ＳＩＭＤレジスタｚ２４に格納する（１２行目）。

【0025】

そして、１３～１５行目では、情報処理装置は、以下のように、「ｃ３×ａ＾３＋ｃ２×ａ＾２＋ｃ１×ａ＋ｃ０」を計算した結果をＳＩＭＤレジスタｚ２４に格納する。すなわち、情報処理装置は、配列ａのデータが８個格納されたＳＩＭＤレジスタｚ１６と、配列ａのデータの２乗の値が８個格納されたＳＩＭＤレジスタｚ１７とを乗算して、ＳＩＭＤレジスタｚ１７に格納する（１３行目）。つまり、ＳＩＭＤレジスタｚのサイズが５１２ビットの場合、情報処理装置は、ＳＩＭＤレジスタｚを用いたＳＩＭＤ命令「ｆｍｕｌ」を使えば、６４ビットデータ×８個ずつ計算できる。そして、情報処理装置は、乗算結果「ａ＾３」のＳＩＭＤレジスタｚ１７と係数ｃ３が８個格納されたＳＩＭＤレジスタｚ３とを乗算して、ＳＩＭＤレジスタｚ１８に格納する（１４行目）。そして、情報処理装置１は、乗算結果「ｃ３×ａ＾３」を示すＳＩＭＤレジスタｚ１８と「ｃ２×ａ＾２＋ｃ１×ａ＋ｃ０」の結果が格納されたＳＩＭＤレジスタｚ２４とを加算して、ＳＩＭＤレジスタｚ２４に格納する（１５行目）。

【0026】

そして、１６行目では、情報処理装置は、ＳＩＭＤレジスタｚ２４に格納された、８個の入力データａに対する計算結果をメモリへストアする。そして、１７行目では、情報処理装置は、汎用レジスタｘ３に保持されているループカウンタの値を８だけ加算する。そして、１８，１９行目では、情報処理装置は、次のループ処理のために、入力データをロードするメモリ領域のアドレスｘ０および計算結果をストアするメモリ領域のアドレスｘ１を６４バイト（＝（６４ビットデータ）×８／（８（ビット／バイト）））だけ更新する。そして、２０，２１行目では、情報処理装置は、処理済みの配列要素数（変数ｘ３で示されるループカウンタ）が１２８未満の場合、６行目のｌｏｏｐへ戻る。情報処理装置は、処理済みの配列要素数（変数ｘ３で示されるループカウンタ）が１２８以上の場合、終了する。

【0027】

このように、ソースプログラム１００をコンパイルして得られた機械語の実行可能プログラムでは、情報処理装置は、係数ｃ０～ｃ３のデータ保持のために、ＳＩＭＤレジスタを４個（ｚ０～ｚ３）使用する。すなわち、１２８ビットより大きなビット長を持つＳＩＭＤレジスタであるｚレジスタを用いたＳＩＭＤ命令では、レーン指定付きの命令がないので、係数ｃ０～ｃ３をそれぞれ４個のＳＩＭＤレジスタ（ｚ０～ｚ３）に格納する必要がある。つまり、多項式計算を含むソースプログラム１００に対応する実行可能プログラムでは、複数の係数をそれぞれ異なるＳＩＭＤレジスタに格納するので、多くのＳＩＭＤレジスタを使う必要がある。図２Ｂの例では，ＳＩＭＤレジスタとしてｚ０，ｚ１，ｚ２，ｚ３，ｚ１６，ｚ１７，ｚ１８，ｚ２４を用いる．これらのＳＩＭＤレジスタが，このループ処理の後に使用するデータを保持している場合，このループ処理を開始する前に８個のレジスタが保存されているデータをメモリに一時保存し，このループ処理が終了した後に８個のレジスタのデータをメモリから復帰する必要がある．より少ないＳＩＭＤレジスタ数で多項式の計算が可能であれば，データのメモリへの退避と復帰のために実行しなければならない命令が少なくなるので望ましい。

【0028】

そこで、実施例では、レーンシフト付きのＳＩＭＤ命令を追加して、多項式計算を含むソースプログラム１００をコンパイルして得られる機械語の実行可能プログラムの計算効率を向上させる。なお、以下では、Ａｒｍ社のＡｒｍアーキテクチャ（ＡＡｒｃｈ６４）の命令セットに新たなレーンシフト付きのＳＩＭＤ命令を追加する場合を説明する。

【実施例0029】

まず、レーンシフト付きのＳＩＭＤ命令について説明する。レーンシフト付きのＳＩＭＤ命令は、２つの入力ＳＩＭＤレジスタをｚ１，ｚ２とし、出力ＳＩＭＤレジスタをｚ０とする場合に、ｚ１の各レーンの値と、ｚ２のＬＳＢ（Least Significant Bit）側のレーンの値とで演算を行い、演算結果をｚ０の各レーンに格納し、且つ、ｚ２の各レーンの値を１レーン分シフトしてｚ２に格納する。すなわち、レーンシフト付きのＳＩＭＤ命令は、ｚ２のレーン番号を指定することは断念して、ｚ１の各要素とｚ２のＬＳＢ側のレーンのデータとの演算を行い、演算後、ｚ２のデータを１レーンだけサイクリックにシフトする。ここでいう演算には、加算，減算，乗算，除算，剰余演算，積和演算、論理演算が含まれる。また、サイクリックにシフトする方向は、右シフトであっても、左シフトであっても良い。シフトが右シフトの場合には、シフト後のＭＳＢ（Most Significant Bit）側のレーンには、ＬＳＢ側のレーンの値が記憶される。なお、以下では、シフトが右シフトであるとして説明する。

【0030】

図３は、実施例に係るＳＩＭＤレーンシフト付きの乗算命令の処理の流れを示す図である。図３に示すＳＩＭＤレーンシフト付きの乗算命令は、例えば、「ｆｍｕｌ´ ｚ０．ｄ，ｚ１．ｄ，ｚ２．ｄ」と定義する。ＳＩＭＤレジスタｚ１は、各レーンに被乗数を記憶する。ＳＩＭＤレジスタｚ２は、各レーンに乗数を記憶する。ＳＩＭＤレジスタｚ０は、destinationのレジスタである。

【0031】

ＳＩＭＤレーンシフト付きの乗算命令ｆｍｕｌ´は、［ＳＩＭＤレジスタｚ１の各レーンの値］×［ＳＩＭＤレジスタｚ２のｄ０（レーン＃０）］を乗算し、乗算結果をＳＩＭＤレジスタｚ０の各レーンに格納する。加えて、ｆｍｕｌ´は、乗算後、ＳＩＭＤレジスタｚ２のデータを１レーンだけ右シフトさせる。すなわち、ＳＩＭＤレジスタｚ２の＃ｉ（ｉ＝０～６）番目のレーンには、＃（ｉ＋１）番目のレーンの値が格納される。７番目（ＭＳＢ側）のレーンには、０番目（ＬＳＢ側）のレーンの値が格納される。なお、ＳＩＭＤレジスタｚ１の各レーンの値は、変更されない。

【0032】

これにより、多項式計算を含むソースプログラム１００は、効率の良い実行コードを実現することが可能となる。つまり、図１で示す配列ａ［ｉ］，ｂ［ｉ］に対する「ｂ［ｉ］＝ｃ３×ａ［ｉ］＾３＋ｃ２×ａ［ｉ］＾２＋ｃ１×ａ［ｉ］＋ｃ０」のような多項式を計算するソースプログラム１００において、図２Ａおよび図２Ｂで示す実行コードでは、全てのレーンに同じ係数ｃ３，ｃ２，ｃ１，ｃ０を持つＳＩＭＤレジスタを４個用意する必要があった。しかしながら、ＳＩＭＤレーンシフト付きの乗算命令が新たに追加されれば、各レーンに係数ｃ３，ｃ２，ｃ１，ｃ０を持つ１つのＳＩＭＤレジスタで計算を実現できるようになり、ＳＩＭＤレジスタの必要な個数が削減できる。この結果、多項式計算を含むソースプログラム１００は、効率の良い実行コードを実現することが可能となる。

【0033】

図４は、実施例に係るＳＩＭＤレーンシフト付きの加算命令の処理の流れを示す図である。図４に示すＳＩＭＤレーンシフト付きの加算命令は、例えば、「ｆａｄｄ´ ｚ０．ｄ，ｚ１．ｄ，ｚ２．ｄ」と定義する。ＳＩＭＤレジスタｚ１は、各レーンに被加数を記憶する。ＳＩＭＤレジスタｚ２は、各レーンに加数を記憶する。ＳＩＭＤレジスタｚ０は、destinationのレジスタである。

【0034】

ＳＩＭＤレーンシフト付きの加算命令ｆａｄｄ´は、［ＳＩＭＤレジスタｚ１の各レーンの値］＋［ＳＩＭＤレジスタｚ２のｄ０（レーン＃０）］を加算し、加算結果をＳＩＭＤレジスタｚ０の各レーンに格納する。加えて、ｆａｄｄ´は、加算後、ＳＩＭＤレジスタｚ２のデータを１レーンだけ右シフトさせる。すなわち、ＳＩＭＤレジスタｚ２の＃ｉ（ｉ＝０～６）番目のレーンには、＃（ｉ＋１）番目のレーンの値が格納される。７番目（ＭＳＢ側）のレーンには、０番目（ＬＳＢ側）のレーンの値が格納される。なお、ＳＩＭＤレジスタｚ１の各レーンの値は、変更されない。

【0035】

なお、上記では、乗算命令および加算命令について説明したが、その他の四則演算や積和演算、論理演算についても同様に処理される。

【0036】

図５は、実施例に係る情報処理装置のハードウェア構成図である。図５に示すように、情報処理装置１は、ＨＰＣ(High Performance Computer)やサーバ等のコンピュータであって、記憶装置１０ａ、メモリ１０ｂ、プロセッサ１０ｃ、通信インターフェース１０ｄ、表示装置１０ｅおよび入力装置１０ｆを有する。これらの各部は、バス１０ｇにより相互に接続される。

【0037】

このうち、記憶装置１０ａは、ＨＤＤ(Hard Disk Drive)やSSD(Solid State Drive)等の不揮発性のストレージデバイスであり、実行可能プログラム１１を記憶する。実行可能プログラム１１は、図１で示す多項式計算を含むソースプログラム１００をコンパイルして得られた機械語のバイナリファイルである。

【0038】

なお、実行可能プログラム１１をコンピュータが読み取り可能な記録媒体１０ｈに記録させておき、プロセッサ１０ｃに記録媒体１０ｈの実行可能プログラム１１を読み取らせるようにしても良い。

【0039】

そのような記録媒体１０ｈとしては、例えばＣＤ－ＲＯＭ(Compact Disc - Read Only Memory)、ＤＶＤ(Digital Versatile Disc)、およびＵＳＢ(Universal Serial Bus)メモリ等の物理的な可搬型記録媒体がある。また、フラッシュメモリ等の半導体メモリやハードディスクドライブを記録媒体１０ｈとして使用しても良い。これらの記録媒体１０ｈは、物理的な形態を持たない搬送波のような一時的な媒体ではない。

【0040】

更に、公衆回線、インターネット、およびＬＡＮ(Local Area Network)等に接続された装置に実行可能プログラム１１を記憶させておき、プロセッサ１０ｃがその実行可能プログラム１１を読み出して実行するようにしても良い。

【0041】

一方、メモリ１０ｂは、ＤＲＡＭ等のようにデータを一時的に記憶するハードウェアであって、その上に前述の実行可能プログラム１１が展開される。展開される実行可能プログラム１１は、複数の命令１２を含む。命令１２には、ＳＩＭＤレーンシフト付きの乗算命令ｆｍｕｌ´やＳＩＭＤレーンシフト付きの加算命令ｆａｄｄ´等が含まれる。

【0042】

プロセッサ１０ｃは、情報処理装置１の各部を制御したり、メモリ１０ｂと協働して実行可能プログラム１１を実行したりするＣＰＵ(Central Processing Unit)やＧＰＵ(Graphical Processing Unit)等のハードウェアである。プロセッサ１０ｃは、ＳＩＭＤアーキテクチャ１３およびレジスタファイル１４を備える。レジスタファイル１４は、算出演算に必要なデータを保持する。

【0043】

ＳＩＭＤアーキテクチャ１３には、例えば、Ａｒｍアーキテクチャ（ＡＡｒｃｈ６４）の命令セットに対応する演算回路が含まれる。また、ＳＩＭＤアーキテクチャ１３には、例えば、レーンシフト付きの乗算命令を処理するｆｍｕｌ´演算回路１３ａやレーンシフト付きの加算命令を処理するｆａｄｄ´演算回路１３ｂが含まれる。ｆｍｕｌ´演算回路１３ａやｆａｄｄ´演算回路１３ｂには、１レーン分シフトするシフト回路が搭載される。１レーン分シフトするシフト回路は、固定の６４ビット（８バイト）をシフトするものであり、セレクタが不要になるので、処理時間を高速化できる。

【0044】

なお、命令セットには、任意バイト数に対応するシフト命令「ｅｘｔ」が含まれている。図１４は、ＳＩＭＤレジスタ内のデータをシフトする命令を示す参考図である。図１４左図に示すように、シフト命令を示す「ｅｘｔ ｚ０．ｂ，ｚ１．ｂ，ｚ２．ｂ，ｎ」が表されている。図１４の例では、ｅｘｔ命令は、ＳＩＭＤレジスタｚ２とＳＩＭＤレジスタｚ１を連結した１０２４ビットのデータを、ｎバイト分右にシフトした５１２ビットをＳＩＭＤレジスタｚ０に格納する。すなわち、ｅｘｔ命令は、ｎバイト分の右シフトを実行する。ｎは、０以上６４以下を満たす整数を示す。図１４右図には、任意バイト数に対応するｅｘｔ命令を実行するシフト回路が表されている。かかるシフト回路は、ｎに応じてシフトするように、セレクタが複数個搭載される。そうすると、任意バイト数に対応するｅｘｔ命令を実行するシフト回路は、任意バイト数に対応する分、レイテンシ（実行完了にかかるＣＰＵクロック数）が大きく、処理時間が長くなる回路で実現せざるを得ない。これに対して、ｆｍｕｌ´演算回路１３ａやｆａｄｄ´演算回路１３ｂが搭載するシフト回路は、固定の１レーン分の６４ビット（８バイト）をシフトするものであり、より回路が簡単になり，レイテンシが小さく，処理時間を高速化した回路で実現できる。

【0045】

図５に戻って、更に、通信インターフェース１０ｄは、情報処理装置１をＬＡＮ(Local Area Network)等のネットワークに接続するためのインターフェースである。

【0046】

そして、表示装置１０ｅは、液晶表示装置等のハードウェアであって、開発者に種々の情報の入力を促すプロンプトを表示する。また、入力装置１０ｆは、キーボードやマウス等のハードウェアである。

【0047】

図６は、プロセッサ１０ｃが備えるレジスタファイル１４の模式図である。以下では、ＡＡｒｃｈ６４の命令セットをプロセッサ１０ｃが実行する場合を例にして説明する。

【0048】

図６に示すように、レジスタファイル１４には、ＳＩＭＤレジスタ１４０を複数備える。なお、レジスタファイル１４は、図示しないが、プレディケートレジスタやスカラレジスタをそれぞれ複数備える。

【0049】

Ａｒｍアーキテクチャ（ＡＡｒｃｈ６４）に基づくＣＰＵの場合、ＳＩＭＤレジスタ１４０のビット長は、ＣＰＵを開発するベンダーが１２８，２５６，３８４，５１２・・・２０４８の中から１つを選択して実装して良いことになっている。図６において、ＳＩＭＤレジスタのビット長は５１２ビットとなる。そして、１つのＳＩＭＤレジスタ１４０は、６４ビットのデータを８個記憶できる。以下では、複数のＳＩＭＤレジスタ１４０の各々を「ｚ０」、「ｚ１」、…「ｚ３１」の文字列で識別する。

【0050】

なお、１個のＳＩＭＤレジスタ１４０の中の下位１２８ビットは、別のレジスタとデータを共有する。別のレジスタのことをｖレジスタというものとする。ｖレジスタが演算に用いられる場合には、レーンを指定したＳＩＭＤ命令が利用できる。

【0051】

図７は、実施例に係る情報処理装置１の機能構成図である。図７に示すように、情報処理装置１は、記憶部３０と制御部２０とを有する。

【0052】

このうち、記憶部３０は、実行可能プログラム１１を記憶する。一例として、記憶部３０は、図５の記憶装置１０ａとメモリ１０ｂとにより実現される。なお、実行可能プログラム１１は、図１で示す多項式計算を含むソースプログラム１００をコンパイルして得られた機械語のバイナリファイルである。

【0053】

制御部２０は、情報処理装置１の各部を制御する処理部である。制御部２０の機能は、メモリ１０ｂとプロセッサ１０ｃとが協働して実行可能プログラム１１を実行することにより実現される。制御部２０は、命令実行部２１を有する。命令実行部２１は、実行可能プログラム１１の実行時に、各命令を実行する処理部である。命令実行部２１は、レーンシフト付き演算命令実行部２１１および演算命令実行部２１２を有する。なお、命令実行部２１は、演算命令以外のＡＡｒｃｈ６４の命令セットに含まれる各命令を実行する。

【0054】

レーンシフト付き演算命令実行部２１１は、ＳＩＭＤレジスタ１４０のレーンシフト付きの演算命令を実行する。例えば、レーンシフト付き演算命令実行部２１１は、第１の入力データを記憶するレーンを有する第１のＳＩＭＤレジスタ１４０の各レーンと、第２の入力データを記憶するレーンを有する第２のＳＩＭＤレジスタ１４０のＬＳＢ側のレーンのデータとで演算を実行する。そして、レーンシフト付き演算命令実行部２１１は、演算した結果を第３のＳＩＭＤレジスタ１４０に格納する。そして、レーンシフト付き演算命令実行部２１１は、第２のＳＩＭＤレジスタ１４０の各レーンのデータを１レーン分右シフトして第２のＳＩＭＤレジスタ１４０に格納する。ここでいうレーンシフト付き演算命令には、ＳＩＭＤレーンシフト付きの乗算命令ｆｍｕｌ´やＳＩＭＤレーンシフト付きの加算命令ｆａｄｄ´が含まれる。

【0055】

演算命令実行部２１２は、レーンシフト付き演算命令以外の演算命令を実行する。レーンシフト付き演算命令以外の演算命令は、ｆｍｕｌやｆａｄｄを含むＡＡｒｃｈ６４の命令セットに含まれる演算命令であれば良い。

【0056】

ここで、実施例に係るＳＩＭＤレーンシフト付きの演算命令を用いた実行可能プログラムの一例を、図８Ａおよび図８Ｂを参照して説明する。図８Ａおよび図８Ｂは、ソースプログラムをコンパイルして得られた機械語の実行可能プログラムの一例を示す図である。図８Ａには、図１で示したソースプログラム１００をコンパイルしてアセンブラ命令に変換したアセンブラ命令列が表されている。ソースプログラム１００で示された係数ｃ_０，ｃ_１，ｃ_２，ｃ_３は、ｃ０，ｃ１，ｃ２，ｃ３と表す。また、図８Ｂには、アセンブラ命令列で使用される複数のレジスタが示され、各レジスタが保持している値が各アセンブラ命令に対応付けて示されている。

【0057】

まず、１行目では、情報処理装置１は、係数ｃ０，ｃ１，ｃ２，ｃ３をＳＩＭＤレジスタｚ０にロードするＳＩＭＤ命令を実行する。ＳＩＭＤレジスタｚのサイズが５１２ビットの場合、ＳＩＭＤレジスタｚ０には、６４ビットで示される係数ｃ０，ｃ１，ｃ２，ｃ３がこの順で２セット分格納される。すなわち、ＳＩＭＤレジスタｚ０には、（ｃ３，ｃ２，ｃ１，ｃ０，ｃ３，ｃ２，ｃ１，ｃ０）が格納されている（図８Ｂ ｚ０参照）。なお，汎用レジスタｘ２がアドレスを保持するメモリ領域に，あらかじめこのような順序で係数データが格納されているものとする。

【0058】

次に、２行目では、情報処理装置１は、汎用レジスタｘ３で保持するループカウンタに初期値として「０」を設定する。そして、３行目では、情報処理装置１は、汎用レジスタｘ０が保持するアドレスのメモリ領域に格納されている入力データを、ＳＩＭＤレジスタｚ１６にロードする。例えば、変数ｘ３で示されるループカウンタが「０」である場合には、ＳＩＭＤレジスタｚ１６には、図１で示す入力データａの配列要素の先頭から８個分（ｉ＝０～７）が格納される。

【0059】

そして、４行目では、情報処理装置１は、初期値「０」をＳＩＭＤレジスタｚ２４に格納する。

【0060】

次に、５行目では、情報処理装置１は、ｆａｄｄ´を用いて、ＳＩＭＤレジスタｚ０に格納された係数ｃ０をＳＩＭＤレジスタｚ２４に格納する。すなわち、情報処理装置１は、［ＳＩＭＤレジスタｚ２４の各レーンの値］＋［ＳＩＭＤレジスタｚ０のｄ０（レーン＃０）］を加算し、加算結果をＳＩＭＤレジスタｚ２４の各レーンに格納する。ＳＩＭＤレジスタｚ２４には、（ｃ０，ｃ０，ｃ０，ｃ０，ｃ０，ｃ０，ｃ０，ｃ０）が格納される（（図８Ｂ ｚ２４参照））。加えて、情報処理装置１は、乗算後、ＳＩＭＤレジスタｚ０のデータを１レーンだけ右シフトさせる。この結果、ＳＩＭＤレジスタｚ０には、（ｃ０，ｃ３，ｃ２，ｃ１，ｃ０，ｃ３，ｃ２，ｃ１）が格納される（図８Ｂ ｚ０参照）。つまり、情報処理装置１は、ＳＩＭＤ命令「ｆａｄｄ´」を使えば、多項式計算に使用する係数「ｃ０」をＳＩＭＤレジスタｚ２４に格納でき、係数「ｃ１」をＳＩＭＤレジスタｚ０のＬＳＢ側のレーンに格納できる。

【0061】

次に、６行目では、情報処理装置１は、ｆｍｕｌ´を用いて、「ｃ１×ａ」を計算した結果をＳＩＭＤレジスタｚ２４に格納する。すなわち、情報処理装置１は、配列ａのデータが８個格納された［ＳＩＭＤレジスタｚ１６の各レーンの値］×［係数ｃ１］が格納された［ＳＩＭＤレジスタｚ０のｄ０（レーン＃０）］を乗算し、乗算結果をＳＩＭＤレジスタｚ１８の各レーンに格納する。ＳＩＭＤレジスタｚ１８には、（ｃ１×ａ［８×ｉ＋７］，・・・，ｃ１×ａ［８×ｉ＋０］）（ｉ＝０）が格納される（図８Ｂ ｚ１８参照）。加えて、情報処理装置１は、乗算後、ＳＩＭＤレジスタｚ０のデータを１レーンだけ右シフトさせる。この結果、ＳＩＭＤレジスタｚ０には、（ｃ１，ｃ０，ｃ３，ｃ２，ｃ１，ｃ０，ｃ３，ｃ２）が格納される（図８Ｂ ｚ０参照）。つまり、情報処理装置１は、ＳＩＭＤ命令「ｆｍｕｌ´」を使うことで、多項式計算の「ｃ１×ａ」を計算し、多項式計算の次に使用する係数「ｃ２」をＳＩＭＤレジスタｚ０のＬＳＢ側のレーンに格納できる。

【0062】

そして、７行目では、情報処理装置１は、ｆａｄｄを用いて、「ｃ１×ａ＋ｃ０」を計算した結果をＳＩＭＤレジスタｚ２４に格納する。すなわち、情報処理装置１は、［ＳＩＭＤレジスタｚ２４の各レーンの値］＋［ＳＩＭＤレジスタｚ１８の各レーンの値］をそれぞれ加算し、加算結果をＳＩＭＤレジスタｚ２４の各レーンに格納する。

【0063】

次に、８，９行目では、情報処理装置１は、ｆｍｕｌおよびｆｍｕｌ´を用いて、「ｃ２×ａ＾２」を計算した結果をＳＩＭＤレジスタｚ１８に格納する。すなわち、情報処理装置１は、配列ａのデータが８個格納された［ＳＩＭＤレジスタｚ１６の各レーンの値］を２乗し、乗算結果をＳＩＭＤレジスタｚ１７の各レーンに格納する（８行目）。そして、情報処理装置１は、［ＳＩＭＤレジスタｚ１７の各レーンの値］×［係数ｃ２］が格納された［ＳＩＭＤレジスタｚ０のｄ０（レーン＃０）］を乗算し、乗算結果をＳＩＭＤレジスタｚ１８の各レーンに格納する。ＳＩＭＤレジスタｚ１８には、（ｃ２×ａ［８×ｉ＋７］＾２，・・・，ｃ２×ａ［８×ｉ＋０］＾２）（ｉ＝０）が格納される（図８Ｂ ｚ１８参照）。加えて、情報処理装置１は、乗算後、ＳＩＭＤレジスタｚ０のデータを１レーンだけ右シフトさせる（９行目）。この結果、ＳＩＭＤレジスタｚ０には、（ｃ２，ｃ１，ｃ０，ｃ３，ｃ２，ｃ１，ｃ０，ｃ３）が格納される（図８Ｂ ｚ０参照）。つまり、情報処理装置１は、ＳＩＭＤ命令「ｆｍｕｌ´」を使うことで、多項式計算の「ｃ２×ａ＾２」を計算し、多項式計算の次に使用する係数「ｃ３」をＳＩＭＤレジスタｚ０のＬＳＢ側のレーンに格納できる。

【0064】

そして、１０行目では、情報処理装置１は、ｆａｄｄを用いて、「ｃ２×ａ＾２＋ｃ１×ａ＋ｃ０」を計算した結果をＳＩＭＤレジスタｚ２４に格納する。すなわち、情報処理装置１は、［ＳＩＭＤレジスタｚ２４の各レーンの値］＋［ＳＩＭＤレジスタｚ１８の各レーンの値］をそれぞれ加算し、加算結果をＳＩＭＤレジスタｚ２４の各レーンに格納する。

【0065】

次に、１１，１２行目では、情報処理装置１は、ｆｍｕｌおよびｆｍｕｌ´を用いて、「ｃ３×ａ＾３」を計算した結果をＳＩＭＤレジスタｚ１８に格納する。すなわち、情報処理装置１は、配列ａのデータの２乗が８個格納された［ＳＩＭＤレジスタｚ１７の各レーンの値］と配列ａのデータが８個格納された［ＳＩＭＤレジスタｚ１６の各レーンの値］とを乗算し、乗算結果をＳＩＭＤレジスタｚ１７の各レーンに格納する（１１行目）。そして、情報処理装置１は、［ＳＩＭＤレジスタｚ１７の各レーンの値］×係数ｃ３が格納された［ＳＩＭＤレジスタｚ０のｄ０（レーン＃０）］を乗算し、乗算結果をＳＩＭＤレジスタｚ１８の各レーンに格納する。ＳＩＭＤレジスタｚ１８には、（ｃ３×ａ［８×ｉ＋７］＾３，・・・，ｃ３×ａ［８×ｉ＋０］＾３）（ｉ＝０）が格納される（図８Ｂ ｚ１８参照）。加えて、情報処理装置１は、乗算後、ＳＩＭＤレジスタｚ０のデータを１レーンだけ右シフトさせる（１２行目）。この結果、ＳＩＭＤレジスタｚ０には、（ｃ３，ｃ２，ｃ１，ｃ０，ｃ３，ｃ２，ｃ１，ｃ０）が格納される（図８Ｂ ｚ０参照）。つまり、情報処理装置１は、ＳＩＭＤ命令「ｆｍｕｌ´」を使うことで、多項式計算の「ｃ３×ａ＾３」を計算し、多項式計算のループ後に使用する係数「ｃ０」をＳＩＭＤレジスタｚ０のＬＳＢ側のレーンに格納できる。

【0066】

そして、１３行目では、情報処理装置１は、ｆａｄｄを用いて、「ｃ３×ａ＾３＋ｃ２×ａ＾２＋ｃ１×ａ＋ｃ０」を計算した結果をＳＩＭＤレジスタｚ２４に格納する。すなわち、情報処理装置１は、［ＳＩＭＤレジスタｚ２４の各レーンの値］＋［ＳＩＭＤレジスタｚ１８の各レーンの値］をそれぞれ加算し、加算結果をＳＩＭＤレジスタｚ２４の各レーンに格納する。

【0067】

そして、１４行目では、情報処理装置１は、ＳＩＭＤレジスタｚ２４に格納された、８個の入力データａに対する計算結果をメモリへストアする。そして、１５行目では、情報処理装置１は、汎用レジスタｘ３で保持するループカウンタの値を８だけ加算する。そして、１６，１７行目では、情報処理装置１は、次のループ処理のために、入力データをロードするメモリ領域のアドレスｘ０および計算結果をストアするメモリ領域のアドレスｘ１を６４バイトだけ更新する。そして、１８、１９行目では、情報処理装置１は、処理済みの配列要素数（変数ｘ３で示されるループカウンタ）が１２８未満の場合、ｌｏｏｐへ戻る。情報処理装置１は、処理済みの配列要素数（汎用レジスタｘ３で保持されるループカウンタ）が１２８以上の場合、終了する。

【0068】

このように、情報処理装置１は、係数ｃ０～ｃ３のデータ保持のために、ＳＩＭＤレジスタ１４０を１個（ｚ０）だけ使用し、レーンシフト付きＳＩＭＤ命令を使用して配列に対する多項式計算を実行する。これにより、情報処理装置１は、レーンシフト付きＳＩＭＤ命令を使用しない場合と比べて、係数格納用のＳＩＭＤレジスタ１４０の数を減らすことができ、効率の良い実行コードを実現できる。図８Ｂの例では，ＳＩＭＤレジスタとしてｚ０，ｚ１６，ｚ１７，ｚ１８，ｚ２４を用いる．これらのＳＩＭＤレジスタが，このループ処理の後に使用するデータを保持している場合，このループ処理を開始する前に５個のレジスタが保存されているデータをメモリに一時保存し，このループ処理が終了した後に５個のレジスタのデータをメモリから復帰する必要がある．これは図２Ｂと比較して，データの待避と復帰が必要なＳＩＭＤレジスタの個数が減っており，データのメモリへの退避と復帰のために実行しなければならない命令が少なくなるので望ましい。

【0069】

また、ループ内で使用するＳＩＭＤレジスタ１４０が減ると、より次数の高い多項式の計算が１つのループで実現できる。また、ループ内で使用するＳＩＭＤレジスタ１４０が減ると、より高速処理可能な命令列に並び替える余地（ループアンローリング、ソフトウェアパイプライニング等のコンパイラによる実行コードの最適化）が増える。

【0070】

次に、実施例に係るレーンシフト付き演算命令実行処理のフローチャートを、図９を参照して説明する。図９は、実施例に係るレーンシフト付き演算命令実行処理のフローチャートの一例を示す図である。なお、ＳＩＭＤレジスタは、５１２ビットであるとする。そして、第１のＳＩＭＤレジスタの各レーンには、例えば、８個のデータが格納されている。第２のＳＩＭＤレジスタの各レーンには、例えば、多項式計算で用いられる複数の係数の値が格納されている。

【0071】

図９に示すように、レーンシフト付き演算命令実行部２１１は、第１のＳＩＭＤレジスタの各レーンと、第２のＳＩＭＤレジスタのＬＳＢ側のレーンとの間で演算する（ステップＳ１０）。そして、レーンシフト付き演算命令実行部２１１は、演算結果をｄｓｔ（destination）のＳＩＭＤレジスタに格納する（ステップＳ２０）。

【0072】

そして、レーンシフト付き演算命令実行部２１１は、第２のＳＩＭＤレジスタの値を１レーン分シフトして第２のＳＩＭＤレジスタに格納する（ステップＳ３０）。

【0073】

例えば、演算がレーンシフト付き加算命令である場合には、レーンシフト付き演算命令実行部２１１は、図８Ａの５行目のレーンシフト付き演算命令「ｆａｄｄ´ ｚ２４．ｄ，ｚ２４．ｄ，ｚ０．ｄ」を実行することができる。ここでは、ｚ２４が第１ソースオペランドのＳＩＭＤレジスタであり、ｚ０が第２ソースオペランドのＳＩＭＤレジスタであり、またｚ２４はdestinationのＳＩＭＤレジスタでもある。ｚ２４には、初期値を示す「０」が８個格納されている。ｚ０には、多項式計算で用いられる係数として（ｃ３，ｃ２，ｃ１，ｃ０，ｃ３，ｃ２，ｃ１，ｃ０）が格納されている。ｆａｄｄ´は、ｚ２４の各レーンと、ｚ０のＬＳＢ側のレーン（ｃ０）とで加算し、加算結果をｚ２４に格納する（ステップＳ１０，Ｓ２０）。そして、ｆａｄｄ´は、ｚ０の値を１レーン分シフトしてｚ０に格納する（ステップＳ３０）。ｚ０には、（ｃ２，ｃ３，ｃ２，ｃ１，ｃ０，ｃ３，ｃ２，ｃ１）が格納される。

【0074】

また、演算がレーンシフト付き乗算命令である場合には、レーンシフト付き演算命令実行部２１１は、図８Ａの６行目で示される「ｃ１×ａ」を実行するレーンシフト付き演算命令「ｆｍｕｌ´ ｚ１８．ｄ，ｚ１６．ｄ，ｚ０．ｄ」を実行することができる。ここでは、ｚ１６が第１ソースオペランドのＳＩＭＤレジスタであり、ｚ０が第２ソースオペランドのＳＩＭＤレジスタであり、ｚ１８がdestinationオペランドのＳＩＭＤレジスタである。ｚ１６には、配列ａの連続する８個のデータが格納されている。ｚ０には、多項式計算で用いられる係数として（ｃ０，ｃ３，ｃ２，ｃ１，ｃ０，ｃ３，ｃ２，ｃ１）が格納されている。ｆｍｕｌ´は、ｚ１６の各レーンと、ｚ０のＬＳＢ側のレーン（ｃ１）とで乗算し、「ｃ１×ａ」の乗算結果をｚ１８に格納する（ステップＳ１０，Ｓ２０）。そして、ｆｍｕｌ´は、ｚ０の値を１レーン分シフトしてｚ０に格納する（ステップＳ３０）。ｚ０には、（ｃ１，ｃ０，ｃ３，ｃ２，ｃ１，ｃ０，ｃ３，ｃ２）が格納される。

【0075】

これにより、レーンシフト付き演算命令実行部２１１は、さらに、ｚ０の新たなＬＳＢ側のレーンの値を用いた多項式計算を実行できる。

【0076】

なお、実施例では、レーンシフト付き演算が乗算および加算である場合を説明したが、これに限定されるものではない。レーンシフト付き演算は、減算、剰余算，積和、論理和、論理積、排他的論理和等の様々な四則演算、論理演算であっても良い。また，ＳＩＭＤレジスタに格納されているデータは浮動小数点データとして扱ってもよいし，整数データとして扱ってもよい。レーンシフト付き演算が減算である場合には、ＳＩＭＤレーンシフト付きの減算命令は、例えば「ｆｓｕｂ´ ｚ０．ｄ，ｚ１．ｄ，ｚ２．ｄ」と定義すれば良い。また、レーンシフト付き演算が積和である場合には、ＳＩＭＤレーンシフト付きの積和命令は、例えば「ｆｍａｄ´ ｚ０．ｄ，ｚ１．ｄ，ｚ２．ｄ」と定義すれば良い。積和は、「ｚ０．ｄ＝ｚ１．ｄ＊ｚ２．ｄ＋ｚ１．ｄ」を計算する。また、レーンシフト付き演算が論理和である場合には、ＳＩＭＤレーンシフト付きの論理和命令は、例えば「ｏｒｒ´ ｚ０．ｄ，ｚ１．ｄ，ｚ２．ｄ」と定義すれば良い。また、レーンシフト付き演算が論理積である場合には、ＳＩＭＤレーンシフト付きの論理積命令は、例えば「ａｎｄ´ ｚ０．ｄ，ｚ１．ｄ，ｚ２．ｄ」と定義すれば良い。また、レーンシフト付き演算が排他的論理和である場合には、ＳＩＭＤレーンシフト付きの排他的論理和命令は、例えば「ｅｏｒ´ ｚ０．ｄ，ｚ１．ｄ，ｚ２．ｄ」と定義すれば良い。

【0077】

また、実施例では、レーンシフト付き演算命令実行部２１１は、第１のＳＩＭＤレジスタ１４０の各レーンの値と、第２のＳＩＭＤレジスタのＬＳＢ側のレーンの値とで演算を行い、演算結果を第３のＳＩＭＤレジスタ１４０の各レーンに格納する。そして、レーンシフト付き演算命令実行部２１１は、演算後に、第２のＳＩＭＤレジスタ１４０の各レーンの値を１レーン分右シフトして第２のＳＩＭＤレジスタ１４０に格納すると説明した。しかしながら、レーンシフト付き演算命令実行部２１１は、右シフトを左シフトとしても良い。すなわち、レーンシフト付き演算命令実行部２１１は、演算後に、第２のＳＩＭＤレジスタ１４０の各レーンの値を１レーン分左シフトして第２のＳＩＭＤレジスタ１４０に格納しても良い。

【0078】

また、実施例では、レーンシフト付き演算命令実行部２１１は、第１のＳＩＭＤレジスタ１４０の各レーンの値と、第２のＳＩＭＤレジスタのＬＳＢ側のレーンの値とで演算を行い、演算結果を第３のＳＩＭＤレジスタ１４０の各レーンに格納すると説明した。しかしながら、レーンシフト付き演算命令実行部２１１は、第２のＳＩＭＤレジスタのＬＳＢ側のレーンの代わりに、ＬＳＢ側以外の特定のレーンを使用しても良い。

【0079】

ここで、レーンシフト付き演算命令実行部２１１は、第２のＳＩＭＤレジスタのＬＳＢ側のレーンの代わりに、ＬＳＢ側以外の特定のレーンを使用する変形例について説明する。ここでは、演算の一例として乗算を適用して説明する。図１０は、実施例に係るＳＩＭＤレーンシフト付きの乗算命令の変形例を示す図である。図１０では、レーンシフト付き演算命令実行部２１１が、ＭＳＢ側のレーンを使用する場合について説明する。図１０に示すＳＩＭＤレーンシフト付きの乗算命令は、「ｆｍｕｌ´ ｚ０．ｄ，ｚ１．ｄ，ｚ２．ｄ」と定義する。ＳＩＭＤレジスタｚ１は、各レーンに被乗数を記憶する。ＳＩＭＤレジスタｚ２は、各レーンに乗数を記憶する。ＳＩＭＤレジスタｚ０は、destinationのレジスタである。

【0080】

ＳＩＭＤレーンシフト付きの乗算命令ｆｍｕｌ´は、［ＳＩＭＤレジスタｚ１の各レーンの値］×［ＳＩＭＤレジスタｚ２のｄ７（レーン＃７）］を乗算し、乗算結果をＳＩＭＤレジスタｚ０の各レーンに格納する。加えて、ｆｍｕｌ´は、乗算後、ＳＩＭＤレジスタｚ２のデータを１レーンだけ右シフトさせる。すなわち、ＳＩＭＤレジスタｚ２の＃ｉ（ｉ＝０～６）番目のレーンには、＃（ｉ＋１）番目のレーンの値が格納される。７番目（ＭＳＢ側）のレーンには、０番目（ＬＳＢ側）のレーンの値が格納される。なお、ＳＩＭＤレジスタｚ１の各レーンの値は、変更されない。

【0081】

これにより、図１で示す多項式計算の係数ｃ０，ｃ１，ｃ２，ｃ３について、予め、ＳＩＭＤレジスタｚ２に（ｃ３，ｃ２，ｃ１，ｃ０，ｃ３，ｃ２，ｃ１，ｃ０）が格納されれば、多項式計算を含むソースプログラム１００は、効率の良い実行コードを実現することが可能である。

【0082】

また、実施例では、レーンシフト付き演算命令実行部２１１は、第１のＳＩＭＤレジスタ１４０の各レーンの値と、第２のＳＩＭＤレジスタの予め定めた特定のレーンの値とで演算を行い、演算結果を第３のＳＩＭＤレジスタ１４０の各レーンに格納する。そして、レーンシフト付き演算命令実行部２１１は、演算後に、第２のＳＩＭＤレジスタ１４０の各レーンの値を１レーン分シフトして第２のＳＩＭＤレジスタ１４０に格納すると説明した。しかしながら、レーンシフト付き演算命令実行部２１１は、第２のＳＩＭＤレジスタの特定のレーンの代わりに、指定されるレーンを使用しても良い。但し、指定可能なレーンは、「０」または「１」に限られる。これは、Ａｒｍアーキテクチャの６４ビットモードのＣＰＵの命令は、３２ビットで構成されるが、３２ビットの構成の中に、レーンを指定するビットが１ビットしか確保できないからである（図１４参照）。したがって、指定可能なレーンは、「０」または「１」に限られる。指定レーンシフト付き演算が乗算である場合には、ＳＩＭＤレーンの指定レーンシフト付きの乗算命令は、例えば「ｆｍｕｌ´ ｚ０．ｄ，ｚ１．ｄ，ｚ２．ｄ［ｎ］」（ｎ＝０ ｏｒ １）と定義すれば良い。

【0083】

［実施例の効果］
上記実施例によれば、情報処理装置１は、第１の入力データを記憶するレーンを有する第１のＳＩＭＤレジスタの各レーンと、第２の入力データを記憶するレーンを有する第２のＳＩＭＤレジスタの特定のレーンとの間で演算し、情報処理装置１は、演算した結果を、第３のＳＩＭＤレジスタに格納し、第２のＳＩＭＤレジスタの各レーンのデータを１レーン分シフトして第２のＳＩＭＤレジスタに格納する、ＳＩＭＤ命令の処理を実行する。かかる構成によれば、情報処理装置１は、ＳＩＭＤ命令を用いることで、効率的な実行コードを実現できる。

【0084】

また、上記実施例によれば、第２のＳＩＭＤレジスタの特定のレーンは、ＳＩＭＤ命令で規定される。これにより、Ａｒｍアーキテクチャにおける２５６ビット以上のＳＩＭＤレジスタの場合であっても、第１のＳＩＭＤレジスタの各要素と第２のＳＩＭＤレジスタの特定のレーンのデータとの演算を実施することができる。

【0085】

また、上記実施例によれば、第２のＳＩＭＤレジスタのシフトは、１レーン分の固定の長さをシフトする回路を用いる。これにより、情報処理装置１は、任意の長さをシフトする回路と比べてシフト処理の処理時間が高速化された演算回路を実現できる。

【0086】

また、上記実施例によれば、演算は、加算演算、減算演算、乗算演算、除算演算，剰余演算，積和演算および論理演算を含む。これにより、情報処理装置１は、レーンシフト付き演算命令を各種演算に用いることで、さらに、効率的な実行コードを実現できる。

【0087】

また、上記実施例によれば、情報処理装置１は、演算する処理について、配列に対する多項式計算において、第１のＳＩＭＤレジスタのビット長に応じた配列の個数のデータをそれぞれレーンに記憶する第１のＳＩＭＤレジスタの各レーンと、多項式計算で用いられる複数の係数をそれぞれレーンに記憶する第２のＳＩＭＤレジスタの特定のレーンとの間で演算する。そして、情報処理装置１は、格納する処理について、第２のＳＩＭＤレジスタの各レーンのデータを１レーン分シフトして第２のＳＩＭＤレジスタに格納する。これにより、情報処理装置１は、多項式計算で用いられる複数の係数を１つのＳＩＭＤレジスタ（第２のＳＩＭＤレジスタ）に格納しておくことで、順番に複数の項の計算を実現できるようになり、ＳＩＭＤレジスタの必要な個数が削減できる。この結果、情報処理装置１は、配列に対する多項式計算について、効率の良い実行コードを実現できるようになる。

【0088】

［その他］
なお、図示した情報処理装置１の各構成要素は、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、情報処理装置１の分散・統合の具体的態様は図示のものに限られず、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。また、記憶部３０を情報処理装置１の外部装置としてネットワーク経由で接続するようにしても良い。

【0089】

以上の実施例を含む実施形態に関し、さらに以下の付記を開示する。

【0090】

（付記１）第１の入力データを記憶するレーンを有する第１のＳＩＭＤレジスタの各レーンと、第２の入力データを記憶するレーンを有する第２のＳＩＭＤレジスタの特定のレーンとの間で演算し、
該演算した結果を、第３のＳＩＭＤレジスタに格納し、
前記第２のＳＩＭＤレジスタの各レーンのデータを１レーン分シフトして前記第２のＳＩＭＤレジスタに格納する
ＳＩＭＤ命令の処理を実行することを特徴とするプロセッサ。

【0091】

（付記２）前記第２のＳＩＭＤレジスタの特定のレーンは、前記ＳＩＭＤ命令で規定される
ことを特徴とする付記１に記載のプロセッサ。

【0092】

（付記３）前記第２のＳＩＭＤレジスタのシフトは、１レーン分の固定のビット長をシフトする回路を用いる
ことを特徴とする付記１に記載のプロセッサ。

【0093】

（付記４）前記演算は、加算演算、減算演算、乗算演算、除算演算，剰余演算，積和演算および論理演算を含む
ことを特徴とする付記１に記載のプロセッサ。

【0094】

（付記５）前記演算する処理は、配列に対する多項式計算において、前記第１のＳＩＭＤレジスタのビット長に応じた前記配列の個数のデータをそれぞれレーンに記憶する前記第１のＳＩＭＤレジスタの各レーンと、前記多項式計算で用いられる複数の係数をそれぞれレーンに記憶する前記第２のＳＩＭＤレジスタの前記特定のレーンとの間で演算し、
前記格納する処理は、前記第２のＳＩＭＤレジスタの各レーンのデータを１レーン分シフトして前記第２のＳＩＭＤレジスタに格納する
ことを特徴とする付記１に記載のプロセッサ。

【0095】

（付記６）配列に対する多項式計算において、データを記憶するレーンを有する第１のＳＩＭＤレジスタのビット長に応じた前記配列の個数のデータをそれぞれレーンに記憶する前記第１のＳＩＭＤレジスタの各レーンと、前記多項式計算で用いられる複数の係数をそれぞれレーンに記憶する第２のＳＩＭＤレジスタの特定のレーンとの間で演算し、
該演算した結果を、第３のＳＩＭＤレジスタに格納し、
前記第２のＳＩＭＤレジスタの各レーンのデータを１レーン分シフトして前記第２のＳＩＭＤレジスタに格納する
処理をプロセッサに実行させることを特徴とする命令実行プログラム。

【0096】

（付記７）第１の入力データを記憶するレーンを有する第１のＳＩＭＤレジスタと、
第２の入力データを記憶するレーンを有する第２のＳＩＭＤレジスタと、
第３のＳＩＭＤレジスタと、
制御部と、を有し、
前記制御部は、
前記第１のＳＩＭＤレジスタの各レーンと、前記第２のＳＩＭＤレジスタの特定のレーンとの間で演算し、
該演算した結果を、前記第３のＳＩＭＤレジスタに格納し、
前記第２のＳＩＭＤレジスタの各レーンのデータを１レーン分シフトして前記第２のＳＩＭＤレジスタに格納する
ＳＩＭＤ命令の処理を実行することを特徴とする情報処理装置。

【0097】

（付記８）第１の入力データを記憶するレーンを有する第１のＳＩＭＤレジスタの各レーンと、第２の入力データを記憶するレーンを有する第２のＳＩＭＤレジスタの特定のレーンとの間で演算し、
該演算した結果を、第３のＳＩＭＤレジスタに格納し、
前記第２のＳＩＭＤレジスタの各レーンのデータを１レーン分シフトして前記第２のＳＩＭＤレジスタに格納する
ＳＩＭＤ命令の処理をプロセッサが実行することを特徴とする命令実行方法。

【符号の説明】

【0098】

１ 情報処理装置
１０ａ 記憶装置
１０ｂ メモリ
１０ｃ プロセッサ
１０ｄ 通信インターフェース
１０ｅ 表示装置
１０ｆ 入力装置
１０ｇ バス
１０ｈ 記録媒体
１１ 実行可能プログラム
１２ 命令
１３ ＳＩＭＤアーキテクチャ
１４ レジスタファイル
２０ 制御部
２１ 命令実行部
２１１ レーンシフト付き演算命令実行部
２１２ 演算命令実行部
３０ 記憶部
１００ ソースプログラム
１４０ ＳＩＭＤレジスタ

【図1】

【図2A】

【図2B】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8A】

【図8B】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】