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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024087791
(43)【公開日】2024-07-01
(54)【発明の名称】チップスタック構造体及びそれを含む半導体パッケージ
(51)【国際特許分類】
H01L 25/07 20060101AFI20240624BHJP
H01L 21/3205 20060101ALI20240624BHJP
H10B 43/27 20230101ALI20240624BHJP
H01L 21/8234 20060101ALI20240624BHJP
H01L 21/336 20060101ALI20240624BHJP
H01L 21/822 20060101ALI20240624BHJP
H01L 27/00 20060101ALI20240624BHJP
H10B 41/27 20230101ALI20240624BHJP
【ＦＩ】
H01L25/08 B
H01L21/88 T
H10B43/27
H01L27/088 E
H01L27/088 D
H01L29/78 371
H01L27/04 E
H01L27/00 301Y
H01L27/00 301C
H10B41/27
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023210871
(22)【出願日】2023-12-14
(31)【優先権主張番号】10-2022-0178690
(32)【優先日】2022-12-19
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】金 俊 亨
(72)【発明者】
【氏名】金 智 源
(72)【発明者】
【氏名】李 敏 ヨン
(72)【発明者】
【氏名】金 度 亨
(72)【発明者】
【氏名】成 錫 江
【テーマコード（参考）】
5F033
5F038
5F048
5F083
5F101
【Ｆターム（参考）】
5F033GG00
5F033GG01
5F033GG02
5F033HH08
5F033HH11
5F033HH13
5F033HH14
5F033HH18
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5F033HH32
5F033HH33
5F033JJ08
5F033JJ11
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5F033JJ14
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5F033JJ21
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5F033JJ33
5F033KK08
5F033KK11
5F033KK13
5F033KK14
5F033KK18
5F033KK19
5F033KK21
5F033KK32
5F033KK33
5F033MM13
5F033NN07
5F033RR02
5F033RR04
5F033RR05
5F033RR06
5F033RR09
5F033RR14
5F033RR15
5F033RR21
5F033RR22
5F033VV16
5F038BE07
5F038CA05
5F038CA10
5F038CA16
5F038CD02
5F038CD18
5F038DF05
5F038EZ01
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5F038EZ14
5F038EZ17
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5F048AA01
5F048AB01
5F048AC01
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5F048BF16
5F048BG13
5F048CB01
5F048CB02
5F048CB03
5F048CB04
5F083EP02
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP76
5F083ER22
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5F083GA10
5F083GA27
5F083HA06
5F083JA02
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5F083JA19
5F083JA36
5F083JA37
5F083JA38
5F083JA39
5F083JA40
5F083JA56
5F083KA01
5F083KA05
5F083KA11
5F083LA10
5F083LA12
5F083LA16
5F083LA20
5F083MA06
5F083MA16
5F083MA19
5F083MA20
5F083NA01
5F083ZA29
5F101BA01
5F101BA45
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BD40
5F101BH23
(57)【要約】
【課題】チップスタック構造体及びそれを含む半導体パッケージを提供する。
【解決手段】本発明の半導体パッケージは、パッケージ基板と、パッケージ基板上で垂直方向に相互積層された複数のチップスタック構造体と、を備え、複数のチップスタック構造体のそれぞれは、第１半導体チップ、及び第１半導体チップ上の第２半導体チップを含む。
【選択図】図１
【解決手段】本発明の半導体パッケージは、パッケージ基板と、パッケージ基板上で垂直方向に相互積層された複数のチップスタック構造体と、を備え、複数のチップスタック構造体のそれぞれは、第１半導体チップ、及び第１半導体チップ上の第２半導体チップを含む。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１半導体チップと、
前記第１半導体チップ上の第２半導体チップと、を備え、
前記第１半導体チップは、
第１半導体基板と、
前記第１半導体基板上の第１半導体素子層と、
前記第１半導体基板上において、第１方向に沿って一列に配列され、それぞれ異なる信号を受信するように構成されて、前記第１方向に第１順序で配列された複数の第１導電パッドを含む第１パッド層と、
前記第１パッド層上において、前記第１方向に沿って一列に配列され、それぞれ異なる信号を受信するように構成されて、前記第１方向に第１順序とは反対になる第２順序で配列された複数の第２導電パッドを含む第２パッド層と、
前記第１パッド層と前記第２パッド層との間に配され、それぞれ前記複数の第１導電パッドのうちの対応する第１導電パッドと前記複数の第２導電パッドのうちの対応する第２導電パッドとを電気的に連結する再配線層を含む複数の再配線パターンと、を含み、
前記第２半導体チップは、
前記第２パッド層上において、前記第１方向に沿って一列に配列され、それぞれ異なる信号を受信するように構成されて、それぞれ前記複数の第２導電パッドのうちの対応する第２導電パッドに接合された複数の第３導電パッドを含む第３パッド層と、
前記第３パッド層上の第２半導体素子層と、を含むことを特徴とするチップスタック構造体。
前記第１半導体チップ上の第２半導体チップと、を備え、
前記第１半導体チップは、
第１半導体基板と、
前記第１半導体基板上の第１半導体素子層と、
前記第１半導体基板上において、第１方向に沿って一列に配列され、それぞれ異なる信号を受信するように構成されて、前記第１方向に第１順序で配列された複数の第１導電パッドを含む第１パッド層と、
前記第１パッド層上において、前記第１方向に沿って一列に配列され、それぞれ異なる信号を受信するように構成されて、前記第１方向に第１順序とは反対になる第２順序で配列された複数の第２導電パッドを含む第２パッド層と、
前記第１パッド層と前記第２パッド層との間に配され、それぞれ前記複数の第１導電パッドのうちの対応する第１導電パッドと前記複数の第２導電パッドのうちの対応する第２導電パッドとを電気的に連結する再配線層を含む複数の再配線パターンと、を含み、
前記第２半導体チップは、
前記第２パッド層上において、前記第１方向に沿って一列に配列され、それぞれ異なる信号を受信するように構成されて、それぞれ前記複数の第２導電パッドのうちの対応する第２導電パッドに接合された複数の第３導電パッドを含む第３パッド層と、
前記第３パッド層上の第２半導体素子層と、を含むことを特徴とするチップスタック構造体。
【請求項2】
前記複数の第１導電パッドは、前記第１方向に配列されたＭ個（Ｍは、自然数である）の導電パッドを含み、
前記複数の第２導電パッドは、前記第１方向に配列されたＭ個の導電パッドを含み、
前記複数の第２導電パッドのうちの前記第１方向にＮ番目（Ｎは、Ｍ以下の自然数である）に位置する導電パッドと、前記複数の第１導電パッドのうちの前記第１方向に（Ｍ＋１－Ｎ）番目に位置する導電パッドとは、前記複数の再配線パターンを介して電気的に連結されることを特徴とする請求項１に記載のチップスタック構造体。
前記複数の第２導電パッドは、前記第１方向に配列されたＭ個の導電パッドを含み、
前記複数の第２導電パッドのうちの前記第１方向にＮ番目（Ｎは、Ｍ以下の自然数である）に位置する導電パッドと、前記複数の第１導電パッドのうちの前記第１方向に（Ｍ＋１－Ｎ）番目に位置する導電パッドとは、前記複数の再配線パターンを介して電気的に連結されることを特徴とする請求項１に記載のチップスタック構造体。
【請求項3】
前記複数の第２導電パッドのうちの前記第１方向にＮ番目に位置する導電パッドと、前記複数の第１導電パッドのうちの前記第１方向に（Ｍ＋１－Ｎ）番目に位置する導電パッドとは、同一信号を伝送するように構成されることを特徴とする請求項２に記載のチップスタック構造体。
【請求項4】
前記複数の第３導電パッドは、前記第１方向にＭ個の導電パッドを含み、
前記複数の第２導電パッドのうちの前記第１方向にＮ番目に位置する導電パッドと、前記複数の第３導電パッドのうちの前記第１方向にＮ番目に位置する導電パッドとは、互いに接合されることを特徴とする請求項２に記載のチップスタック構造体。
前記複数の第２導電パッドのうちの前記第１方向にＮ番目に位置する導電パッドと、前記複数の第３導電パッドのうちの前記第１方向にＮ番目に位置する導電パッドとは、互いに接合されることを特徴とする請求項２に記載のチップスタック構造体。
【請求項5】
前記複数の第１導電パッドと前記複数の第２導電パッドとは、前記第１半導体チップの第１側壁から前記第１方向に垂直な第２方向に第１距離だけ離隔して位置し、
前記複数の第３導電パッドは、前記第１半導体チップの前記第１側壁に整列された前記第２半導体チップの第２側壁から前記第２方向に前記第１距離だけ離隔して位置することを特徴とする請求項１に記載のチップスタック構造体。
前記複数の第３導電パッドは、前記第１半導体チップの前記第１側壁に整列された前記第２半導体チップの第２側壁から前記第２方向に前記第１距離だけ離隔して位置することを特徴とする請求項１に記載のチップスタック構造体。
【請求項6】
前記第２半導体チップの前記第２半導体素子層上に配された外部連結パッドと、
前記第２半導体チップの前記第２半導体素子層上に配され、前記外部連結パッドを露出するためのオープニングを有するパッシベーション層と、を更に含むことを特徴とする請求項１に記載のチップスタック構造体。
前記第２半導体チップの前記第２半導体素子層上に配され、前記外部連結パッドを露出するためのオープニングを有するパッシベーション層と、を更に含むことを特徴とする請求項１に記載のチップスタック構造体。
【請求項7】
前記第２パッド層は、前記複数の第２導電パッドを取り囲む第２パッド絶縁層を更に含み、
前記第３パッド層は、前記複数の第３導電パッドを取り囲む第３パッド絶縁層を更に含み、
前記第２パッド絶縁層は、前記第３パッド絶縁層に接合されることを特徴とする請求項１に記載のチップスタック構造体。
前記第３パッド層は、前記複数の第３導電パッドを取り囲む第３パッド絶縁層を更に含み、
前記第２パッド絶縁層は、前記第３パッド絶縁層に接合されることを特徴とする請求項１に記載のチップスタック構造体。
【請求項8】
前記第２パッド絶縁層及び前記第３パッド絶縁層は、シリコン酸化物を含むことを特徴とする請求項７に記載のチップスタック構造体。
【請求項9】
前記第１半導体チップ及び前記第２半導体チップは、ＮＡＮＤフラッシュメモリチップであることを特徴とする請求項１に記載のチップスタック構造体。
【請求項10】
前記第１半導体チップの前記第１半導体素子層は、
前記第１半導体基板上に配され、第１周辺回路を有する第１周辺回路構造体と、
前記第１周辺回路構造体上に配され、第１メモリセルアレイを有する第１セルアレイ構造体と、を含み、
前記第２半導体チップの前記第２半導体素子層は、
前記第３パッド層上に配され、第２メモリセルアレイを有する第２セルアレイ構造体と、
前記第２セルアレイ構造体上に配され、第２周辺回路を有する第２周辺回路構造体と、を含むことを特徴とする請求項９に記載のチップスタック構造体。
前記第１半導体基板上に配され、第１周辺回路を有する第１周辺回路構造体と、
前記第１周辺回路構造体上に配され、第１メモリセルアレイを有する第１セルアレイ構造体と、を含み、
前記第２半導体チップの前記第２半導体素子層は、
前記第３パッド層上に配され、第２メモリセルアレイを有する第２セルアレイ構造体と、
前記第２セルアレイ構造体上に配され、第２周辺回路を有する第２周辺回路構造体と、を含むことを特徴とする請求項９に記載のチップスタック構造体。
【請求項11】
パッケージ基板と、
前記パッケージ基板上において、垂直方向に相互に積層された複数のチップスタック構造体と、を備え、
前記複数のチップスタック構造体のそれぞれは、第１半導体チップ及び前記第１半導体チップ上の第２半導体チップを含み、
前記第１半導体チップは、
第１半導体基板と、
前記第１半導体基板上の第１半導体素子層と、
前記第１半導体基板上において、第１方向に沿って一列に配列され、それぞれ異なる信号を受信するように構成されて、前記第１方向に第１順序で配列された複数の第１導電パッドを含む第１パッド層と、
前記第１パッド層上において、前記第１方向に沿って一列に配列され、それぞれ異なる信号を受信するように構成されて、前記第１方向に第１順序とは反対になる第２順序で配列された複数の第２導電パッドを含む第２パッド層と、
前記第１パッド層と前記第２パッド層との間に配され、それぞれ前記複数の第１導電パッドのうちの対応する第１導電パッドと前記複数の第２導電パッドのうちの対応する第２導電パッドとを電気的に連結する再配線層を含む複数の再配線パターンと、を含み、
前記第２半導体チップは、
前記第２パッド層上において、前記第１方向に沿って一列に配列され、それぞれ異なる信号を受信するように構成されて、それぞれ前記複数の第２導電パッドのうちの対応する第２導電パッドに接合された複数の第３導電パッドを含む第３パッド層と、
前記第３パッド層上の第２半導体素子層と、を含むことを特徴とする半導体パッケージ。
前記パッケージ基板上において、垂直方向に相互に積層された複数のチップスタック構造体と、を備え、
前記複数のチップスタック構造体のそれぞれは、第１半導体チップ及び前記第１半導体チップ上の第２半導体チップを含み、
前記第１半導体チップは、
第１半導体基板と、
前記第１半導体基板上の第１半導体素子層と、
前記第１半導体基板上において、第１方向に沿って一列に配列され、それぞれ異なる信号を受信するように構成されて、前記第１方向に第１順序で配列された複数の第１導電パッドを含む第１パッド層と、
前記第１パッド層上において、前記第１方向に沿って一列に配列され、それぞれ異なる信号を受信するように構成されて、前記第１方向に第１順序とは反対になる第２順序で配列された複数の第２導電パッドを含む第２パッド層と、
前記第１パッド層と前記第２パッド層との間に配され、それぞれ前記複数の第１導電パッドのうちの対応する第１導電パッドと前記複数の第２導電パッドのうちの対応する第２導電パッドとを電気的に連結する再配線層を含む複数の再配線パターンと、を含み、
前記第２半導体チップは、
前記第２パッド層上において、前記第１方向に沿って一列に配列され、それぞれ異なる信号を受信するように構成されて、それぞれ前記複数の第２導電パッドのうちの対応する第２導電パッドに接合された複数の第３導電パッドを含む第３パッド層と、
前記第３パッド層上の第２半導体素子層と、を含むことを特徴とする半導体パッケージ。
【請求項12】
前記複数のチップスタック構造体のうちの隣接する２個のチップスタック構造体において、上側にあるチップスタック構造体は、下側にあるチップスタック構造体から側方向に突出し、
前記複数のチップスタック構造体は、それぞれ導電性ワイヤを介してパッケージ基板に電気的に連結されることを特徴とする請求項１１に記載の半導体パッケージ。
前記複数のチップスタック構造体は、それぞれ導電性ワイヤを介してパッケージ基板に電気的に連結されることを特徴とする請求項１１に記載の半導体パッケージ。
【請求項13】
前記複数のチップスタック構造体のそれぞれは、
前記第２半導体チップの前記第２半導体素子層上に配された外部連結パッドと、
前記第２半導体チップの前記第２半導体素子層上に配され、前記外部連結パッドを露出させるオープニングを有するパッシベーション層と、を更に含み、
前記導電性ワイヤは、前記外部連結パッドに連結されることを特徴とする請求項１２に記載の半導体パッケージ。
前記第２半導体チップの前記第２半導体素子層上に配された外部連結パッドと、
前記第２半導体チップの前記第２半導体素子層上に配され、前記外部連結パッドを露出させるオープニングを有するパッシベーション層と、を更に含み、
前記導電性ワイヤは、前記外部連結パッドに連結されることを特徴とする請求項１２に記載の半導体パッケージ。
【請求項14】
前記複数のチップスタック構造体において、隣接する２個のチップスタック構造体間に配された接着物質層を更に含むことを特徴とする請求項１１に記載の半導体パッケージ。
【請求項15】
前記複数のチップスタック構造体において、隣接する２個のチップスタック構造体間に配された連結バンプを更に含むことを特徴とする請求項１１に記載の半導体パッケージ。
【請求項16】
前記複数の第１導電パッドは、前記第１方向に配列されたＭ個（Ｍは、自然数である）の導電パッドを含み、
前記複数の第２導電パッドは、前記第１方向に配列されたＭ個の導電パッドを含み、
前記複数の第３導電パッドは、前記第１方向にＭ個の導電パッドを含み、
前記複数の第２導電パッドのうちの前記第１方向にＮ番目（Ｎは、Ｍ以下の自然数である）に位置する導電パッドと、前記複数の第１導電パッドのうちの前記第１方向に（Ｍ＋１－Ｎ）番目に位置する導電パッドとは、前記複数の再配線パターンを介して電気的に連結され、
前記複数の第２導電パッドのうちの前記第１方向にＮ番目に位置する導電パッドと、前記複数の第３導電パッドのうちの前記第１方向にＮ番目に位置する導電パッドとは、互いに接合されることを特徴とする請求項１１に記載の半導体パッケージ。
前記複数の第２導電パッドは、前記第１方向に配列されたＭ個の導電パッドを含み、
前記複数の第３導電パッドは、前記第１方向にＭ個の導電パッドを含み、
前記複数の第２導電パッドのうちの前記第１方向にＮ番目（Ｎは、Ｍ以下の自然数である）に位置する導電パッドと、前記複数の第１導電パッドのうちの前記第１方向に（Ｍ＋１－Ｎ）番目に位置する導電パッドとは、前記複数の再配線パターンを介して電気的に連結され、
前記複数の第２導電パッドのうちの前記第１方向にＮ番目に位置する導電パッドと、前記複数の第３導電パッドのうちの前記第１方向にＮ番目に位置する導電パッドとは、互いに接合されることを特徴とする請求項１１に記載の半導体パッケージ。
【請求項17】
前記複数のチップスタック構造体のそれぞれにおいて、
前記第１半導体チップと前記第２半導体チップとは、ハイブリッドボンディングを介して互いに接合され、
前記第１半導体チップ及び前記第２半導体チップは、ＮＡＮＤフラッシュメモリチップであることを特徴とする請求項１１に記載の半導体パッケージ。
前記第１半導体チップと前記第２半導体チップとは、ハイブリッドボンディングを介して互いに接合され、
前記第１半導体チップ及び前記第２半導体チップは、ＮＡＮＤフラッシュメモリチップであることを特徴とする請求項１１に記載の半導体パッケージ。
【請求項18】
第１半導体チップと、
前記第１半導体チップ上の第２半導体チップと、
前記第２半導体チップ上の外部連結パッドと、
前記第２半導体チップ上に配され、前記外部連結パッドを露出させるためのオープニングを有するパッシベーション層と、を備え、
前記第１半導体チップは、
第１半導体基板と、
前記第１半導体基板上の第１半導体素子層と、
前記第１半導体基板上において、第１方向に沿って一列に配列され、前記第１方向に第１順序に配列された複数の第１導電パッド、及び複数の第１導電パッドを取り囲む第１パッド絶縁層を含む第１パッド層と、
前記第１パッド層上において、前記第１方向に沿って一列に配列され、前記第１方向に第１順序とは反対になる第２順序で配列された複数の第２導電パッド、及び前記複数の第２導電パッドを取り囲む第２パッド絶縁層を含む第２パッド層と、
前記第１パッド層と前記第２パッド層との間に配され、それぞれ前記複数の第１導電パッドのうちの対応する第１導電パッドと前記複数の第２導電パッドのうちの対応する第２導電パッドとを電気的に連結する再配線層を含む複数の再配線パターンと、を含み、
前記第２半導体チップは、
前記第２パッド層上において、前記第１方向に沿って一列に配列され、それぞれ前記複数の第２導電パッドのうちの対応する第２導電パッドに接合された複数の第３導電パッド、及び前記複数の第３導電パッドを取り囲む第３パッド絶縁層を含む第３パッド層と、
前記第３パッド層上の第２半導体素子層と、を含み、
前記複数の第１導電パッドは、前記第１方向に配列されたＭ個（Ｍは、自然数である）の導電パッドを含み、
前記複数の第２導電パッドは、前記第１方向に配列されたＭ個の導電パッドを含み、
前記複数の第３導電パッドは、前記第１方向にＭ個の導電パッドを含み、
前記複数の第２導電パッドのうちの前記第１方向にＮ番目（Ｎは、Ｍ以下の自然数である）に位置する導電パッドと、前記複数の第１導電パッドのうちの前記第１方向に（Ｍ＋１－Ｎ）番目に位置する導電パッドとは、前記複数の再配線パターンを介して電気的に連結され、
前記複数の第２導電パッドのうちの前記第１方向にＮ番目に位置する導電パッドと、前記複数の第３導電パッドのうちの前記第１方向にＮ番目に位置する導電パッドとは、互いに接合されることを特徴とするチップスタック構造体。
前記第１半導体チップ上の第２半導体チップと、
前記第２半導体チップ上の外部連結パッドと、
前記第２半導体チップ上に配され、前記外部連結パッドを露出させるためのオープニングを有するパッシベーション層と、を備え、
前記第１半導体チップは、
第１半導体基板と、
前記第１半導体基板上の第１半導体素子層と、
前記第１半導体基板上において、第１方向に沿って一列に配列され、前記第１方向に第１順序に配列された複数の第１導電パッド、及び複数の第１導電パッドを取り囲む第１パッド絶縁層を含む第１パッド層と、
前記第１パッド層上において、前記第１方向に沿って一列に配列され、前記第１方向に第１順序とは反対になる第２順序で配列された複数の第２導電パッド、及び前記複数の第２導電パッドを取り囲む第２パッド絶縁層を含む第２パッド層と、
前記第１パッド層と前記第２パッド層との間に配され、それぞれ前記複数の第１導電パッドのうちの対応する第１導電パッドと前記複数の第２導電パッドのうちの対応する第２導電パッドとを電気的に連結する再配線層を含む複数の再配線パターンと、を含み、
前記第２半導体チップは、
前記第２パッド層上において、前記第１方向に沿って一列に配列され、それぞれ前記複数の第２導電パッドのうちの対応する第２導電パッドに接合された複数の第３導電パッド、及び前記複数の第３導電パッドを取り囲む第３パッド絶縁層を含む第３パッド層と、
前記第３パッド層上の第２半導体素子層と、を含み、
前記複数の第１導電パッドは、前記第１方向に配列されたＭ個（Ｍは、自然数である）の導電パッドを含み、
前記複数の第２導電パッドは、前記第１方向に配列されたＭ個の導電パッドを含み、
前記複数の第３導電パッドは、前記第１方向にＭ個の導電パッドを含み、
前記複数の第２導電パッドのうちの前記第１方向にＮ番目（Ｎは、Ｍ以下の自然数である）に位置する導電パッドと、前記複数の第１導電パッドのうちの前記第１方向に（Ｍ＋１－Ｎ）番目に位置する導電パッドとは、前記複数の再配線パターンを介して電気的に連結され、
前記複数の第２導電パッドのうちの前記第１方向にＮ番目に位置する導電パッドと、前記複数の第３導電パッドのうちの前記第１方向にＮ番目に位置する導電パッドとは、互いに接合されることを特徴とするチップスタック構造体。
【請求項19】
前記第２パッド絶縁層は、前記第３パッド絶縁層に接合され、
前記第２パッド絶縁層及び前記第３パッド絶縁層は、シリコン酸化物を含むことを特徴とする請求項１８に記載のチップスタック構造体。
前記第２パッド絶縁層及び前記第３パッド絶縁層は、シリコン酸化物を含むことを特徴とする請求項１８に記載のチップスタック構造体。
【請求項20】
前記第１半導体チップの前記第１半導体素子層は、
前記第１半導体基板上に配され、第１周辺回路を有する第１周辺回路構造体と、
前記第１周辺回路構造体上に配され、第１メモリセルアレイを有する第１セルアレイ構造体と、を含み、
前記第２半導体チップの前記第２半導体素子層は、
前記第３パッド層上に配され、第２メモリセルアレイを有する第２セルアレイ構造体と、
前記第２セルアレイ構造体上に配され、第２周辺回路を有する第２周辺回路構造体と、を含むことを特徴とする請求項１８に記載のチップスタック構造体。
前記第１半導体基板上に配され、第１周辺回路を有する第１周辺回路構造体と、
前記第１周辺回路構造体上に配され、第１メモリセルアレイを有する第１セルアレイ構造体と、を含み、
前記第２半導体チップの前記第２半導体素子層は、
前記第３パッド層上に配され、第２メモリセルアレイを有する第２セルアレイ構造体と、
前記第２セルアレイ構造体上に配され、第２周辺回路を有する第２周辺回路構造体と、を含むことを特徴とする請求項１８に記載のチップスタック構造体。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、チップスタック構造体及び該チップスタック構造体を含む半導体パッケージに関する。
【背景技術】
【0002】
電子産業の飛躍的な発展及びユーザの要求により、電子機器は、更に一層小型化、多機能化、及び大容量化されている。それにより、複数の半導体チップを含む半導体パッケージが要求されており、最近では複数の半導体チップを垂直方向に積層する三次元積層構造の半導体パッケージが利用されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１６－７２６２６号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、垂直に積層された半導体チップを含むチップスタック構造体及び複数のチップスタック構造体を含む半導体パッケージを提供することにある。
【課題を解決するための手段】
【0005】
上記目的を達成するためになされた本発明の一態様によるチップスタック構造体は、第１半導体チップと、前記第１半導体チップ上の第２半導体チップと、を備え、前記第１半導体チップは、第１半導体基板と、前記第１半導体基板上の第１半導体素子層と、前記第１半導体基板上において、第１方向に沿って一列に配列され、それぞれ異なる信号を受信するように構成されて、前記第１方向に第１順序で配列された複数の第１導電パッドを含む第１パッド層と、前記第１パッド層上において、前記第１方向に沿って一列に配列され、それぞれ異なる信号を受信するように構成されて、前記第１方向に第１順序とは反対になる第２順序で配列された複数の第２導電パッドを含む第２パッド層と、前記第１パッド層と前記第２パッド層との間に配され、それぞれ前記複数の第１導電パッドのうちの対応する第１導電パッドと前記複数の第２導電パッドのうちの対応する第２導電パッドとを電気的に連結する再配線層を含む複数の再配線パターンと、を含み、前記第２半導体チップは、前記第２パッド層上において、前記第１方向に沿って一列に配列され、それぞれ異なる信号を受信するように構成されて、それぞれ前記複数の第２導電パッドのうちの対応する第２導電パッドに接合された複数の第３導電パッドを含む第３パッド層と、前記第３パッド層上の第２半導体素子層と。を含む。
【0006】
上記目的を達成するためになされた本発明の一態様による半導体パッケージは、パッケージ基板と、前記パッケージ基板上において、垂直方向に相互積層された複数のチップスタック構造体と、を備え、前記複数のチップスタック構造体のそれぞれは、第１半導体チップ及び前記第１半導体チップ上の第２半導体チップを含み、前記第１半導体チップは、第１半導体基板と、前記第１半導体基板上の第１半導体素子層と、前記第１半導体基板上において、第１方向に沿って一列に配列され、それぞれ異なる信号を受信するように構成されて、前記第１方向に第１順序で配列された複数の第１導電パッドを含む第１パッド層と、前記第１パッド層上において、前記第１方向に沿って一列に配列され、それぞれ異なる信号を受信するように構成されて、前記第１方向に第１順序とは反対になる第２順序で配列された複数の第２導電パッドを含む第２パッド層と、前記第１パッド層と前記第２パッド層との間に配され、それぞれ前記複数の第１導電パッドのうちの対応する第１導電パッドと前記複数の第２導電パッドのうちの対応する第２導電パッドとを電気的に連結する再配線層を含む複数の再配線パターンと、を含み、前記第２半導体チップは、前記第２パッド層上において、前記第１方向に沿って一列に配列され、それぞれ異なる信号を受信するように構成されて、それぞれ前記複数の第２導電パッドのうちの対応する第２導電パッドに接合された複数の第３導電パッドを含む第３パッド層と、前記第３パッド層上の第２半導体素子層と、を含む。
【0007】
上記目的を達成るためになされた本発明の他の態様によるチップスタック構造体は、第１半導体チップと、前記第１半導体チップ上の第２半導体チップと、前記第２半導体チップ上の外部連結パッドと、前記第２半導体チップ上に配され、前記外部連結パッドを露出させるためのオープニングを有するパッシベーション層と、を備え、前記半導体チップは、第１半導体基板と、前記第１半導体基板上の第１半導体素子層と、前記第１半導体基板上において、第１方向に沿って一列に配列され、前記第１方向に第１順序に配列された複数の第１導電パッド、及び複数の第１導電パッドを取り囲む第１パッド絶縁層を含む第１パッド層と、前記第１パッド層上において、前記第１方向に沿って一列に配列され、前記第１方向に第１順序とは反対になる第２順序で配列された複数の第２導電パッド、及び前記複数の第２導電パッドを取り囲む第２パッド絶縁層を含む第２パッド層と、前記第１パッド層と前記第２パッド層との間に配され、それぞれ前記複数の第１導電パッドのうちの対応する第１導電パッドと前記複数の第２導電パッドのうちの対応する第２導電パッドとを電気的に連結する再配線層を含む複数の再配線パターンと、を含み、前記第２半導体チップは、前記第２パッド層上において、前記第１方向に沿って一列に配列され、それぞれ前記複数の第２導電パッドのうちの対応する第２導電パッドに接合された複数の導電第３パッド、及び前記複数の第３パッドを取り囲む第３パッド絶縁層を含む第３パッド層と、前記第３パッド層上の第２半導体素子層と、を含み、前記複数の第１導電パッドは、前記第１方向に配列されたＭ個（Ｍは、自然数である）の導電パッドを含み、前記複数の第２導電パッドは、前記第１方向に配列されたＭ個の導電パッドを含み、前記複数の第３導電パッドは、前記第１方向にＭ個の導電パッドを含み、前記複数の第２導電パッドのうちの前記第１方向にＮ番目（Ｎは、Ｍ以下の自然数である）に位置する導電パッドと、前記複数の第１パッドのうちの前記第１方向に（Ｍ＋１－Ｎ）番目に位置する導電パッドとは、前記複数の再配線パターンを介して電気的に連結され、前記複数の第２導電パッドのうちの前記第１方向にＮ番目に位置する導電パッドと、前記複数の第３導電パッドのうちの前記第１方向にＮ番目に位置する導電パッドとは、互いに接合される。
【発明の効果】
【0008】
本発明のチップスタック構造体によれば、チップスタック構造体の製造過程で発生するウォーページ（ｗａｒｐａｇｅ）を抑制することができるため、信頼性が改善されたチップスタック構造体を提供することができる。また、本発明の半導体パッケージによれば、半導体パッケージの小型化を具現することができ、半導体パッケージの制限された厚み内に収容可能な半導体チップの個数を増加させることができる。
【図面の簡単な説明】
【0009】
【図1】本発明の一実施形態によるチップスタック構造体を示す断面図である。
【図2】本発明の一実施形態によるチップスタック構造体の一部構成を示す構成図である。
【図3A】本発明の一実施形態によるチップスタック構造体の製造方法を示す断面図である。
【図3B】本発明の一実施形態によるチップスタック構造体の製造方法を示す断面図である。
【図3C】本発明の一実施形態によるチップスタック構造体の製造方法を示す断面図である。
【図3D】本発明の一実施形態によるチップスタック構造体の製造方法を示す断面図である。
【図3E】本発明の一実施形態によるチップスタック構造体の製造方法を示す断面図である。
【図4】本発明の一実施形態によるチップスタック構造体の一例の製造方法を示す図である。
【図5】本発明の一実施形態によるチップスタック構造体の他の例の製造方法を示す図である。
【図6】本発明の一実施形態による半導体パッケージの一例を示す断面図である。
【図7】本発明の一実施形態による半導体パッケージの他の例を示す断面図である。
【図8】本発明の一実施形態によるチップスタック構造体を示す断面図である。
【図10】本発明の一実施形態による半導体チップを示すブロック図である。
【図11】本発明の一実施形態による半導体チップを概略的に示す斜視図である。
【図12】本発明の一実施形態による半導体チップのメモリセルアレイを示す等価回路図である。
【図13】本発明の一実施形態による電子システムを示す図である。
【図14】本発明の一実施形態による電子システムを示す斜視図である。
【発明を実施するための形態】
【0010】
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。図面上の同一構成要素については、同一参照符号を使用し、それらに関する重複説明は、省略する。
【0011】
本明細書において、垂直方向はＺ方向として定義され、水平方向はＺ方向に垂直な方向として定義される。第１水平方向及び第２水平方向は、互いに交差する方向として定義される。第１水平方向はＸ方向と称され、第２水平方向（Ｙ方向）はＹ方向と称される。垂直レベルは垂直方向に沿う高さレベルを称し、構成要素の水平幅は構成要素の水平方向への長さを称し、構成要素の厚みは構成要素の垂直方向への長さを称し、構成要素の平面積はＸ方向及びＹ方向に平行な平面（即ち、ＸＹ平面）上で構成要素が占める面積を称する。ピッチ距離（ｐｉｔｃｈ ｄｉｓｔａｎｃｅ）は、規則的な配列を有する構成要素のうちの隣接する２個の構成要素の中心間の水平方向への長さを称する。
【0012】
【0013】
【0014】
第１半導体チップ１００と第２半導体チップ２００とは、互いに接合され、単一の素子として機能する。第１半導体チップ１００と第２半導体チップ２００とは、金属対金属ボンディング方式又はハイブリッド直接ボンディング方式によって接合される。一実施形態において、第１半導体チップ１００と第２半導体チップ２００とは、フェース・ツー・フェース（ｆａｃｅ－ｔｏ－ｆａｃｅ）ボンディング方式によって接合される。一実施形態において、第１半導体チップ１００と第２半導体チップ２００とは、互いに同一の水平幅を有し、チップスタック構造体１０において、第１半導体チップ１００の側壁と第２半導体チップ２００の側壁とは、垂直方向（Ｚ方向）に整列される。
【0015】
一実施形態において、チップスタック構造体１０に含まれる第１半導体チップ１００及び第２半導体チップ２００は、同種の半導体チップである。例えば、第１半導体チップ１００及び第２半導体チップ２００は、メモリ半導体チップである。メモリチップは、例えばＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）及びＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）のような揮発性メモリ半導体チップであるか、或いはＰＲＡＭ（ｐｈａｓｅ－ｃｈａｎｇｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＭＲＡＭ（ｍａｇｎｅｔｏ ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＦｅＲＡＭ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、及びＲｅＲＡＭ（ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）のような不揮発性メモリ半導体チップである。
【0016】
他の実施形態において、チップスタック構造体１０に含まれる第１半導体チップ１００と第２半導体チップ２００とは、互いに異なる種類の半導体チップを含む。例えば、第１半導体チップ１００及び第２半導体チップ２００のうちの一つはロジックチップであり、第１半導体チップ１００及び第２半導体チップ２００のうちの他の一つはメモリチップである。例えば、ロジックチップは、中央処理装置（ＣＰＵ）チップ、グラフィック処理装置（ＧＰＵ）チップ、及びアプリケーションプロセッサ（ＡＰ）チップである。
【0017】
一実施形態において、第１半導体チップ１００及び第２半導体チップ２００は、フラッシュメモリ（ｆｌａｓｈ ｍｅｍｏｒｙ）チップ、例えばＮＡＮＤフラッシュメモリ（ＮＡＮＤ ｆｌａｓｈ ｍｅｍｏｒｙ）チップである。
【0018】
第１半導体チップ１００は、第１半導体基板１１０、第１半導体素子層１２０、第１パッド層１３０、再配線層１４０、及び第２パッド層１５０を含む。
【0019】
第１半導体基板１１０は、バルク（ｂｕｌｋ）ウェーハ、又はエピタキシャル成長（ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）を含むウェーハである。第１半導体基板１１０は、ＩＶ族半導体物質、ＩＩＩ－Ｖ族半導体物質、又はＩＩ－ＶＩ族半導体物質を含む。ＩＶ族半導体物質は、例えばシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ、）又はシリコンゲルマニウム（ＳｉＧｅ）を含む。ＩＩＩ－Ｖ族半導体物質は、例えばガリウムヒ素（ＧａＡｓ）、インジウムリン（ＩｎＰ）、ガリウムリン（ＧａＰ）、インジウムヒ素（ＩｎＡｓ）、インジウムアンチモン（ＩｎＳｂ）、又はインジウムガリウムヒ素（ＩｎＧａＡｓ）を含む。ＩＩ－ＶＩ族半導体物質は、例えばテルル化亜鉛（ＺｎＴｅ）又は硫化カドミウム（ＣｄＳ）を含む。第１半導体基板１１０は、導電領域、例えば不純物がドーピングされたウェル（ｗｅｌｌ）又は不純物がドーピングされた構造物を含む。また、第１半導体基板１１０は、浅い素子分離膜（ＳＴＩ：ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）構造物のような多様な素子分離構造物を有する。第１半導体基板１１０は、互いに反対となる上面及び下面を有する。第１半導体基板１１０の上面は第１半導体基板１１０の活性面であり、第１半導体基板１１０の下面は第１半導体基板１１０の非活性面である。
【0020】
第１半導体素子層１２０は、第１半導体基板１１０上に配される。第１半導体素子層１２０は、第１半導体基板１１０の上面上に形成されたＦＥＯＬ（ｆｒｏｎｔ ｅｎｄ ｏｆ ｌｉｎｅ）構造物と、ＦＥＯＬ構造物上に形成されたＢＥＯＬ（ｂａｃｋ ｅｎｄ ｏｆ ｌｉｎｅ）構造物とを含む。ＦＥＯＬ構造物は、第１半導体基板１１０内、及び／又は第１半導体基板１１０の活性面上に形成された第１個別素子を含む。第１個別素子は、微細電子素子（ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅｓ）、例えばＭＯＳＦＥＴ（ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）、システムＬＳＩ（ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）、ＣＩＳ（ＣＭＯＳ ｉｍａｇｉｎｇ ｓｅｎｓｏｒ）のようなイメージセンサ、ＭＥＭＳ（ｍｉｃｒｏ－ｅｌｅｃｔｒｏ－ｍｅｃｈａｎｉｃａｌ ｓｙｓｔｅｍ）、活性素子、受動素子などを含む。ＢＥＯＬ構造物は、多層構造の配線層を含む。
【0021】
第１パッド層１３０は、第１半導体素子層１２０上に配される。第１パッド層１３０は、第１パッド絶縁層１３９と、第１パッド絶縁層１３９に取り囲まれた複数の第１導電パッド１３０Ｐとを含む。
【0022】
第１パッド絶縁層１３９は、酸化物及び／又は窒化物を含む。例えば、第１パッド絶縁層１３９は、ＳｉＯ、ＳｉＮ、ＳｉＣＮ、ＳｉＣＯ、及び高分子物質のうちの少なくとも１つの物質を含む。例えば、高分子物質は、ＢＣＢ（ｂｅｎｚｏ ｃｙｃｌｏｂｕｔｅｎｅ）、ＰＩ（ｐｏｌｙｉｍｉｄｅ）、ＰＢＯ（ｐｏｌｙ ｂｅｎｚｏｘａｚｏｌｅ）、シリコン、又はエポキシである。
【0023】
複数の第１導電パッド１３０Ｐは、実質的に同一垂直レベルに位置する。複数の第１導電パッド１３０Ｐは、互いに同一寸法（ｄｉｍｅｎｓｉｏｎ）を有する。例えば、複数の第１導電パッド１３０Ｐにおいて、第１水平方向（Ｘ方向）への水平幅及び第２水平方向（Ｙ方向）への水平幅は、一定である。複数の第１導電パッド１３０Ｐは第１水平方向（Ｘ方向）に沿って一列に配列され、複数の第１導電パッド１３０Ｐは第１水平方向（Ｘ方向）に第１ピッチ距離を有するように配列される。一実施形態において、第１半導体チップ１００が第１水平方向（Ｘ方向）に平行な第１側壁１９１を有する場合、複数の第１導電パッド１３０Ｐは第１水平方向（Ｘ方向）に沿って一列に配列され、複数の第１導電パッド１３０Ｐのそれぞれと第１半導体チップ１００の第１側壁１９１との第２水平方向（Ｙ方向）への距離は、均一である。複数の第１導電パッド１３０Ｐは、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、銀（Ａｇ）、又は金（Ａｕ）のような金属物質を含む。
【0024】
複数の第１導電パッド１３０Ｐは、それぞれ異なる種類のパッドによって構成される。言い換えると、複数の第１導電パッド１３０Ｐは、それぞれ異なる信号を受信するように構成され、第１半導体チップ１００内において、それぞれ異なる電気的信号の伝送経路を構成する。複数の第１導電パッド１３０Ｐは、入出力信号（入出力データ信号、制御信号など）を伝達するように構成された入出力信号用パッド、及び第１半導体チップ１００の素子に電力を供給するための電力用端子を含む。一実施形態において、複数の第１導電パッド１３０Ｐは、データ入出力（Ｉ／Ｏ）信号が伝送されるＩ／Ｏパッド、データストローブ信号（ＤＱＳ：ｄａｔａ ｓｔｒｏｂｅ ｓｉｇｎａｌ）が伝送されるＤＱＳパッド、チップイネーブル（ＣＥ：ｃｈｉｐ ｅｎａｂｌｅ）信号が伝送されるＣＥパッド、読み取りイネーブル（ＲＥ：ｒｅａｄ ｅｎａｂｌｅ）信号が伝送されるＲＥパッド、書き込みイネーブル（ＷＥ：ｗｒｉｔｅ ｅｎａｂｌｅ）信号が伝送されるＷＥパッド、コマンドラッチイネーブル（ＣＬＥ：ｃｏｍｍａｎｄ ｌａｔｃｈ ｅｎａｂｌｅ）信号が伝送されるＣＬＥパッド、アドレスラッチイネーブル（ＡＬＥ：ａｄｄｒｅｓｓ ｌａｔｃｈ ｅｎａｂｌｅ）信号が伝送されるＡＬＥパッド、レディ／ビジー（Ｒ／Ｂ：ｒｅａｄｙ／ｂｕｓｙ）信号が伝送されるＲ／Ｂパッド、電源信号（例えば、正の供給電圧）が伝送される電源パッド、及び接地信号（例えば、接地電圧）が伝送される接地パッドを含む。
【0025】
再配線層１４０は、第１パッド層１３０と第２パッド層１５０との間に配される。再配線層１４０は、再配線絶縁層１４９と、再配線絶縁層１４９内において延長された複数の導電性の再配線パターン（１４１、１４２、１４３、１４４）とを含む。例えば、再配線絶縁層１４９は、感光性ポリイミド（ＰＳＰＩ：ｐｈｏｔｏｓｅｎｓｉｔｉｖｅ ｐｏｌｙｉｍｉｄｅ）を含む。個々の再配線パターン（１４１、１４２、１４３、１４４）は、再配線絶縁層１４９内において互いに異なる垂直レベルに位置する複数の導電ラインと、再配線絶縁層１４９内において垂直方向（Ｚ方向）に延長されて互いに異なる垂直レベルに位置する複数の導電ラインとを電気的に連結する再配線ビアを含む。再配線パターン（１４１、１４２、１４３、１４４）は、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、銀（Ａｇ）、又は金（Ａｕ）のような金属物質を含む。
【0026】
第２パッド層１５０は、再配線層１４０上に配される。第２パッド層１５０は、第２パッド絶縁層１５９と、第２パッド絶縁層１５９に取り囲まれた複数の第２導電パッド１５０Ｐとを含む。
【0027】
第２パッド絶縁層１５９は、酸化物及び／又は窒化物を含む。例えば、第２パッド絶縁層１５９は、ＳｉＯ、ＳｉＮ、ＳｉＣＮ、ＳｉＣＯ、及び高分子物質のうちの少なくとも１つの物質を含む。例えば、高分子物質は、ＢＣＢ、ＰＩ、ＰＢＯ、シリコン、又はエポキシである。第２パッド絶縁層１５９の上面は、第１半導体チップ１００の上面を構成する。複数の第２導電パッド１５０Ｐは、実質的に同一垂直レベルに位置する。複数の第２導電パッド１５０Ｐの上面は、第１半導体チップ１００の上面を構成する。複数の第２導電パッド１５０Ｐは、互いに同一寸法を有する。例えば、複数の第２導電パッド１５０Ｐにおいて、第１水平方向（Ｘ方向）への水平幅及び第２水平方向（Ｙ方向）への水平幅は、一定である。個々の第２導電パッド１５０Ｐの寸法は、個々の第１導電パッド１３０Ｐの寸法と同一である。複数の第２導電パッド１５０Ｐは第１水平方向（Ｘ方向）に沿って一列に配列され、複数の第２導電パッド１５０Ｐは第１水平方向（Ｘ方向）に第１ピッチ距離を有するように配列される。複数の第２導電パッド１５０Ｐのパッド配列が有する第１ピッチ距離は、複数の第１導電パッド１３０Ｐのパッド配列が有する第１ピッチ距離と同一である。一実施形態において、第１半導体チップ１００が第１水平方向（Ｘ方向）に平行な第１側壁１９１を有する場合、複数の第２導電パッド１５０Ｐは第１水平方向（Ｘ方向）に沿って一列に配列され、複数の第２導電パッド１５０Ｐのそれぞれと第１半導体チップ１００の第１側壁１９１との第２水平方向（Ｙ方向）への距離は、均一である。複数の第２導電パッド１５０Ｐは、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、銀（Ａｇ）、又は金（Ａｕ）のような金属物質を含む。
【0028】
複数の第２導電パッド１５０Ｐは、それぞれ異なる種類のパッドによって構成される。言い換えると、複数の第２導電パッド１５０Ｐは、それぞれ異なる信号を受信するように構成され、第１半導体チップ１００内において、それぞれ異なる電気的信号の伝送経路を構成する。複数の第２導電パッド１５０Ｐは、入出力信号（入出力データ信号、制御信号など）を伝達するように構成された入出力信号用パッド、及び第２半導体チップ２００の素子に電力を供給するための電力用端子を含む。一実施形態において、複数の第２導電パッド１５０Ｐは、Ｉ／Ｏパッド、ＤＱＳパッド、ＣＥパッド、ＲＥパッド、ＷＥパッド、ＣＬＥパッド、ＡＬＥパッド、Ｒ／Ｂパッド、電源パッド、及び接地パッドを含む。
【0029】
複数の第２導電パッド１５０Ｐは、複数の再配線パターン（１４１、１４２、１４３、１４４）を介して複数の第１導電パッド１３０Ｐに電気的に連結される。個々の再配線パターン（１４１、１４２、１４３、１４４）は、複数の第２導電パッド１５０Ｐのうちから選択された１つのパッドと、複数の第１導電パッド１３０Ｐのうちから選択された１つのパッドとを電気的に連結する。個々の再配線パターン（１４１、１４２、１４３、１４４）を介して相互に電気的に連結される第２導電パッド１５０Ｐと第１導電パッド１３０Ｐとは、同一信号を伝送するように構成される。
【0030】
第２半導体チップ２００は、第２半導体基板２１０、第２半導体素子層２２０、及び第３パッド層２３０を含む。第２半導体チップ２００において、第２半導体素子層２２０は、第２半導体基板２１０下にあり、第３パッド層２３０は、第２半導体素子層２２０下にある。
【0031】
第２半導体基板２１０は、互いに反対となる上面及び下面を有する。第２半導体基板２１０の下面は第２半導体基板２１０の非活性面であり、第２半導体基板２１０の上面は第２半導体基板２１０の活性面である。第２半導体基板２１０の物質は、第１半導体基板１１０の物質と同一である。第２半導体基板２１０は、導電領域、例えば不純物がドーピングされたウェル（ｗｅｌｌ）、不純物がドーピングされた構造物、及びＳＴＩ構造物のような多様な素子分離構造物を含む。
【0032】
第２半導体素子層２２０は、第２半導体基板２１０の下面上に形成されたＦＥＯＬ構造物と、ＦＥＯＬ構造物下に形成されたＢＥＯＬ構造物とを含む。第２半導体素子層２２０のＦＥＯＬ構造物は、第２半導体基板２１０内、及び／又は第２半導体基板２１０の活性面上に形成された第２個別素子を含む。第２個別素子は、微細電子素子、例えばＭＯＳＦＥＴ、システムＬＳＩ、ＣＩＳのようなイメージセンサ、ＭＥＭＳ、活性素子、受動素子などを含む。ＢＥＯＬ構造物は、多層構造の配線層を含む。
【0033】
第３パッド層２３０は、第１半導体チップ１００の第２パッド層１５０に直接連結される。即ち、第３パッド層２３０は、第２パッド層１５０に接合される。第３パッド層２３０は、第３パッド絶縁層２３９と、第３パッド絶縁層２３９に取り囲まれた複数の第３導電パッド２３０Ｐとを含む。
【0034】
第３パッド絶縁層２３９は、酸化物及び／又は窒化物を含む。例えば、第３パッド絶縁層２３９は、ＳｉＯ、ＳｉＮ、ＳｉＣＮ、ＳｉＣＯ、及び高分子物質のうちの少なくとも１つの物質を含む。例えば、高分子物質は、ＢＣＢ、ＰＩ、ＰＢＯ、シリコン、又はエポキシである。第３パッド絶縁層２３９の下面は、第２半導体チップ２００の下面を構成する。
【0035】
複数の第３導電パッド２３０Ｐは、実質的に同一垂直レベルに位置する。個々の第３導電パッド２３０Ｐの下面は、第２半導体チップ２００の下面を構成する。複数の第３導電パッド２３０Ｐは、それぞれ同一寸法を有する。例えば、複数の第３導電パッド２３０Ｐにおいて、第１水平方向（Ｘ方向）への水平幅及び第２水平方向（Ｙ方向）への水平幅は、一定である。個々の第３導電パッド２３０Ｐの寸法は、個々の第２導電パッド１５０Ｐの寸法と同一である。複数の第３導電パッド２３０Ｐは第１水平方向（Ｘ方向）に沿って一列に配列され、複数の第３導電パッド２３０Ｐは第１水平方向（Ｘ方向）に第１ピッチ距離を有するように配列される。複数の第３導電パッド２３０Ｐのパッド配列が有する第１ピッチ距離は、複数の第２導電パッド１５０Ｐのパッド配列が有する第１ピッチ距離と同一である。一実施形態において、第２半導体チップ２００の第２側壁２９１が、第１水平方向（Ｘ方向）に平行であり、第１半導体チップ１００の第１側壁１９１に垂直に整列される場合、複数の第３導電パッド２３０Ｐは第１水平方向（Ｘ方向）に沿って一列に配列され、複数の第３導電パッド２３０Ｐのそれぞれと第２半導体チップ２００の第２側壁２９１との第２水平方向（Ｙ方向）への距離は、均一である。複数の第３導電パッド２３０Ｐは、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、銀（Ａｇ）、又は金（Ａｕ）のような金属物質を含む。
【0036】
複数の第３導電パッド２３０Ｐは、それぞれ異なる種類のパッドによって構成される。言い換えると、複数の第３導電パッド２３０Ｐは、それぞれ異なる信号を受信するように構成され、第２半導体チップ２００内において、それぞれ異なる電気的信号の伝送経路を構成する。複数の第３導電パッド２３０Ｐは、入出力信号（入出力データ信号、制御信号など）を伝達するように構成された入出力信号用パッド、及び第２半導体チップ２００の素子に電力を供給するための電力用端子を含む。一実施形態において、複数の第３導電パッド２３０Ｐは、Ｉ／Ｏパッド、ＤＱＳパッド、ＣＥパッド、ＲＥパッド、ＷＥパッド、ＣＬＥパッド、ＡＬＥパッド、Ｒ／Ｂパッド、電源パッド、及び接地パッドを含む。
【0037】
第１半導体チップ１００と第２半導体チップ２００とは、ハイブリッド直接ボンディングによって接合される。第２パッド絶縁層１５９の上面と第３パッド絶縁層２３９の下面とは互いに接合され、複数の第２導電パッド１５０Ｐの上面と複数の第３導電パッド２３０Ｐの下面とが互いに接合される。一実施形態において、第２パッド絶縁層１５９の物質及び第３パッド絶縁層２３９の物質は、互いに同一である。例えば、第２パッド絶縁層１５９及び第３パッド絶縁層２３９は、シリコン酸化物を含む。第１半導体チップ１００と第２半導体チップ２００とのボンディングのために、第２パッド絶縁層１５９の上面と第３パッド絶縁層２３９の下面とは、プラズマ処理及び／又は湿式処理を介してボンディングに適する接合力を有する。複数の第２導電パッド１５０Ｐ及び複数の第３導電パッド２３０Ｐは、それぞれ同一金属、例えば銅を含む。
【0038】
複数の第２導電パッド１５０Ｐのパッド配列は、複数の第３導電パッド２３０Ｐのパッド配列と同一である。パッド配列が同一であるというのは、パッド層に含まれるパッドの配列順序、パッドの寸法、及びパッド間のピッチ距離が同一であると理解される。
【0039】
複数の第２導電パッド１５０Ｐのパッド配列と複数の第３導電パッド２３０Ｐのパッド配列とが同一であるため、複数の第２導電パッド１５０Ｐ及び複数の第３導電パッド２３０Ｐは、第１水平方向（Ｘ方向）に第１配列順序で配列される。複数の第２導電パッド１５０Ｐ及び複数の第３導電パッド２３０Ｐがそれぞれ第１水平方向（Ｘ方向）に配列されたＭ個（Ｍは、自然数である）の導電パッドを含む場合、複数の第２導電パッド１５０Ｐのパッド配列において第１水平方向（Ｘ方向）にＮ番目（Ｎは、Ｍ以下の自然数である）に位置する第２導電パッド１５０Ｐ、及び複数の第３導電パッド２３０Ｐのパッド配列において第１水平方向（Ｘ方向）にＮ番目に位置する第３導電パッド２３０Ｐは、それぞれ同一信号を伝送するように構成された同種のパッドである。
【0040】
例えば、複数の第２導電パッド１５０Ｐは、第１水平方向（Ｘ方向）に順に配列された第２－１導電パッド１５１、第２－２導電パッド１５２、第２－３導電パッド１５３、及び第２－４導電パッド１５４を含み、複数の第３導電パッド２３０Ｐは、第１水平方向（Ｘ方向）に順に配列された第３－１導電パッド２３１、第３－２導電パッド２３２、第３－３導電パッド２３３、及び第３－４導電パッド２３４を含む。このとき、互いに接合された第２－１導電パッド１５１及び第３－１導電パッド２３１はそれぞれ同一信号を伝送するように構成された同種のパッドであり、互いに接合された第２－２導電パッド１５２及び第３－２導電パッド２３２はそれぞれ同一信号を伝送するように構成された同種のパッドであり、互いに接合された第２－３導電パッド１５３及び第３－３導電パッド２３３はそれぞれ同一信号を伝送するように構成された同種のパッドであり、互いに接合された第２－４導電パッド１５４及び第３－４導電パッド２３４はそれぞれ同一信号を伝送するように構成された同種のパッドである。
【0041】
複数の第１導電パッド１３０Ｐのパッド配列の配列順序と複数の第２導電パッド１５０Ｐの配列順序とは、互いに反対になる。即ち、複数の第２導電パッド１５０Ｐが第１水平方向（Ｘ方向）に第１配列順序で配列される場合、複数の第１導電パッド１３０Ｐは、第１水平方向（Ｘ方向）に第１配列順序とは反対になる第２配列順序で配列される。複数の第１導電パッド１３０Ｐ及び複数の第２導電パッド１５０Ｐがそれぞれ第１水平方向（Ｘ方向）に配列されたＭ個（Ｍは、自然数である）の導電パッドを含む場合、複数の第２導電パッド１５０Ｐのパッド配列において第１水平方向（Ｘ方向）にＮ番目（Ｎは、Ｍ以下の自然数である）に位置する第２導電パッド１５０Ｐ、及び複数の第１導電パッド１３０Ｐのパッド配列において第１水平方向（Ｘ方向）に（Ｍ＋１－Ｎ）番目に位置する第１導電パッド１３０Ｐは、それぞれ同一信号を伝送するように構成された同種のパッドである。
【0042】
例えば、複数の第２導電パッド１５０Ｐは第１水平方向（Ｘ方向）に順に配列された第２－１導電パッド１５１、第２－２導電パッド１５２、第２－３導電パッド１５３、及び第２－４導電パッド１５４を含み、複数の第１導電パッド１３０Ｐは第１水平方向（Ｘ方向）に順に配列された第１－１導電パッド１３１、第１－２導電パッド１３２、第１－３導電パッド１３３、及び第１－４導電パッド１３４を含む。このとき、第２－１導電パッド１５１及び第１－４導電パッド１３４はそれぞれ同一信号を伝送するように構成された同種のパッドであり、第２－２導電パッド１５２及び第１－３導電パッド１３３はそれぞれ同一信号を伝送するように構成された同種のパッドであり、第２－３導電パッド１５３及び第１－２導電パッド１３２はそれぞれ同一信号を伝送するように構成された同種のパッドであり、第２－４導電パッド１５４及び第１－１導電パッド１３１はそれぞれ同一信号を伝送するように構成された同種のパッドである。
【0043】
複数の第１導電パッド１３０Ｐ及び複数の第２導電パッド１５０Ｐにおいて、再配線パターン（１４１、１４２、１４３、１４４）を介して電気的に連結されて、同一信号を伝送するように構成された第１導電パッド１３０Ｐと第２導電パッド１５０Ｐとは、垂直方向（Ｚ方向）に重畳しない。言い換えると、平面視で、再配線パターン（１４１、１４２、１４３、１４４）を介して電気的に連結されて、同一信号を伝送するように構成された第１導電パッド１３０Ｐと第２導電パッド１５０Ｐとは、第１水平方向（Ｘ方向）に離隔される。例えば、第２－１導電パッド１５１及び第１－４導電パッド１３４はそれぞれ同一信号を伝送するように構成されるが、第２－１導電パッド１５１と第１－４導電パッド１３４とは垂直方向（Ｚ方向）に重畳しない。複数の第１導電パッド１３０Ｐ及び複数の第２導電パッド１５０Ｐにおいて、垂直に重畳された第１導電パッド１３０Ｐと第２導電パッド１５０Ｐとは、互いに電気的に連結されない。例えば、第１－１導電パッド１３１と第２－１導電パッド１５１とは、垂直に重畳されるが、互いに電気的に連結されない。
【0044】
チップスタック構造体１０は、第２半導体チップ２００の第２半導体基板２１０上に配された複数の外部連結パッド３１０と、第２半導体チップ２００の第２半導体基板２１０上に配されて、複数の外部連結パッド３１０のそれぞれを部分的に覆うパッシベーション層３２０とを更に含む。パッシベーション層３２０は、複数の外部連結パッド３１０をチップスタック構造体１０の外部に露出させるための複数のオープニングを含む。パッシベーション層３２０は、例えばＰＳＰＩを含む。複数の外部連結パッド３１０は、チップスタック構造体１０を他の基板に電気的に連結するための連結部材が接続される入出力パッドである。複数の外部連結パッド３１０は、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、銀（Ａｇ）、又は金（Ａｕ）のような金属物質を含む。また、第２半導体チップ２００は、複数の外部連結パッド３１０のうちの少なくとも一つと複数の第３導電パッド２３０Ｐのうちの少なくとも１つとの間において延長された少なくとも１つの垂直連結導電体２６０を更に含む。個々の垂直連結導電体２６０は、第２半導体基板２１０を貫通する上部導電体２６３と第２半導体素子層２２０に提供された下部導電体２６１とによって構成される。
【0045】
図３Ａ～図３Ｅは、本発明の一実施形態によるチップスタック構造体１０の製造方法を示す断面図である。以下において、図３Ａ～図３Ｅを参照し、図１及び図２を参照して説明したチップスタック構造体１０の製造方法について説明する。
【0046】
図３Ａを参照すると、第１半導体チップ１００及び第２半導体チップ２００を準備する。
【0047】
第１半導体チップ１００の準備は、第１半導体基板１１０上に第１半導体素子層１２０を形成する段階、第１半導体素子層１２０上に第１パッド層１３０を形成する段階、第１パッド層１３０上に第１再配線層１４０を形成する段階、及び第１再配線層１４０上に第２パッド層１５０を形成する段階を含む。第２パッド層１５０を形成する段階において、複数の第２導電パッド１５０Ｐは、複数の第２導電パッド１５０Ｐの配列順序が複数の第１導電パッド１３０Ｐの配列順序とは反対になるように形成される。
【0048】
第２半導体チップ２００の準備は、第２半導体基板２１０上に第２半導体素子層２２０を形成する段階、第２半導体素子層２２０上に第３パッド層２３０を形成する段階を含む。第３パッド層２３０を形成する段階は第１半導体チップ１００の第１パッド層１３０を形成する段階と実質的に同一であり、第１パッド層１３０のレイアウトと第３パッド層２３０のレイアウトとは実質的に同一である。第１半導体基板１１０の活性面及び第２半導体基板２１０の活性面が同一方向（例えば、＋Ｚ方向）を向いている場合、複数の第１導電パッド１３０Ｐのパッド配列は、複数の第３導電パッド２３０Ｐのパッド配列と同一である。
【0049】
図３Ｂを参照すると、第１半導体チップ１００及び第２半導体チップ２００を準備した後、第２半導体チップ２００の上下が反転するように、第２半導体チップ２００を回転させる段階、第２半導体チップ２００と第１半導体チップ１００とを垂直に整列する段階を遂行する。第２半導体チップ２００の上下が反転するように第２半導体チップ２００を回転させる段階及び第２半導体チップ２００と第１半導体チップ１００とを垂直に整列する段階が完了すると、第２半導体チップ２００の第３パッド層２３０が第１半導体チップ１００の第２パッド層１５０に対面する。第２半導体チップ２００の上下が反転するように第２半導体チップ２００を回転させる段階において、第２半導体チップ２００は第２水平方向（Ｙ方向）を基準に１８０°ほど回転し、第２半導体基板２１０の活性面が向かう方向（例えば、－Ｚ方向）は第１半導体基板１１０の活性面が向かう方向（例えば、＋Ｚ方向）とは反対になる。第２半導体チップ２００回転後の複数の第３導電パッド２３０Ｐの配列順序は、第２半導体チップ２００の回転前の複数の第３導電パッド２３０Ｐの配列順序とは反対になる。第２半導体チップ２００の第３パッド層２３０が第１半導体チップ１００の第２パッド層１５０に対面する状態で、複数の第３導電パッド２３０Ｐの配列順序は、複数の第２導電パッド１５０Ｐの配列順序と同一である。
【0050】
図３Ｂ及び図３Ｃを参照すると、第２半導体チップ２００と第１半導体チップ１００とを垂直に整列させた後、第２半導体チップ２００と第１半導体チップ１００とのボンディングが進められる。第２パッド層１５０のボンディング面（即ち、第２パッド層１５０の上面）と第３パッド層２３０のボンディング面（第３パッド層２３０の下面）とを接触させた後、第１半導体チップ１００と第２半導体チップ２００との接合界面に熱を印加して、第２半導体チップ２００を第１半導体チップ１００に接合する。
【0051】
図３Ｃ及び図３Ｄを参照すると、第２半導体チップ２００の第２半導体基板２１０の厚みが低減するように第２半導体基板２１０の一部を除去する。第２半導体基板２１０の一部を除去するために第２半導体基板２１０に対する研磨工程を遂行する。第２半導体基板２１０に対する研磨工程により、第２半導体基板２１０の厚みは、第１半導体基板１１０の厚みよりも薄くなる。例えば、研磨工程の結果、第２半導体基板２１０の厚みは、１０μｍ～３０μｍの間である。
【0052】
図３Ｅを参照すると、第２半導体基板２１０を貫通する上部導電体２６３を形成する。上部導電体２６３は、例えば第２半導体基板２１０を貫通する貫通電極である。上部導電体２６３は第２半導体素子層２２０に提供された下部導電体２６１に連結され、下部導電体２６１及び上部導電体２６３は垂直連結導電体２６０を構成する。その後、第２半導体基板２１０上に複数の外部連結パッド３１０を形成する。複数の外部連結パッド３１０のうちの少なくとも一つは、垂直連結導電体２６０を介して第３導電パッド２３０Ｐに電気的に連結される。
【0053】
次に、図１を参照すると、複数の外部連結パッド３１０を形成した後、第２半導体チップ２００の第２半導体基板２１０上に、複数の外部連結パッド３１０のそれぞれを部分的に覆うパッシベーション層３２０を形成する。パッシベーション層３２０は、複数の外部連結パッド３１０を外部に露出させるための複数のオープニングを含む。
【0054】
図４は、本発明の一実施形態によるチップスタック構造体の一例の製造方法を示す図である。
【0055】
図４は、複数の第１半導体チップ１００を有する第１ウェーハＷＳ１と、複数の第２半導体チップ２００を有する第２ウェーハＷＳ２とを示す。第１ウェーハＷＳ１は、複数の第１半導体チップ１００が形成されたチップ領域と、チップ領域を分離するスクライブレーン領域とを含む。第２ウェーハＷＳ２は、複数の第２半導体チップ２００が形成されたチップ領域と、チップ領域を分離するスクライブレーン領域とを含む。図３Ａに示した第１半導体チップ１００の断面は、図４に示した第１ウェーハＷＳ１をＡ１－Ａ１’線に沿って切り取った断面に該当する。図３Ａに示した第２半導体チップ２００の断面は、図４に示した第２ウェーハＷＳ２をＡ２－Ａ２’線に沿って切り取った断面に該当する。チップスタック構造体１０は、第１ウェーハＷＳ１と第２ウェーハＷＳ２とのウェーハ・ツー・ウェーハボンディング工程を介して形成される。即ち、ボンディング工程を介して第１ウェーハＷＳ１と第２ウェーハＷＳ２とが接合されたウェーハレベルの接合構造体を形成した後、ソーイング工程を介して接合構造体を切断し、接合構造体を多数のチップスタック構造体１０に分離する。
【0056】
一般的に、ウェーハ・ツー・ウェーハボンディング工程を介して接合構造体を製造する場合、接合構造物を構成する個々の構成要素間の熱膨脹係数（ＣＴＥ：ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ ｔｈｅｒｍａｌ ｅｘｐａｎｓｉｏｎ）のミスマッチにより、ウォーページ（ｗａｒｐａｇｅ）が生じ、そのようなウォーページは、接合構造体、及び接合構造体から生成される半導体製品の品質を低下させる。
【0057】
しかし、本発明の実施形態によると、第１半導体チップ１００を有する第１ウェーハＷＳ１と第２半導体チップ２００を有する第２ウェーハＷＳ２とは、フェース・ツー・フェースボンディング方式によって接合されるため、第１ウェーハＷＳ１と第２ウェーハＷＳ２とが接合された接合構造体で生じるウォーページが抑制される。更に具体的には、第１ウェーハＷＳ１と第２ウェーハＷＳ２とがフェース・ツー・フェースボンディング方式によって接合されることにより、第１ウェーハＷＳ１内で生じた応力の方向と第２ウェーハＷＳ２内で生じた応力とは互いに反対になり、第１ウェーハＷＳ１内で生じた応力の方向と第２ウェーハＷＳ２内で生じた応力とは互いに相殺される。第１ウェーハＷＳ１と第２ウェーハＷＳ２とが接合された接合構造体で生じるウォーページジが抑制されるため、接合構造体、及び接合構造体から製造されたチップスタック構造体１０の信頼性が改善される。
【0058】
仮に同一レイアウトを有するように製造された下部半導体チップと上部半導体チップとをフェース・ツー・フェース方式によって対面させるように配する場合、下部半導体チップと上部半導体チップとの接合界面において、下部半導体チップのボンディングパッドの配列順序と上部半導体チップのボンディングパッドの配列順序とが互いに反対になる。その場合、下部半導体チップのボンディングパッドの配列順序と上部半導体チップのボンディングパッドの配列順序とが反対になるため、下部半導体チップと上部半導体チップとは、フェース・ツー・フェース方式によってボンディングすることができない。そのような問題を解決するために、第１半導体チップ１００は、第１半導体チップ１００のボンディングパッドのパッド配列順序を補正するように構成されたパッド再配置層（ｒｅｐｏｓｉｔｉｏｎ ｌａｙｅｒ）として再配線層１４０と第２パッド層１５０とを含むことで、第１半導体チップ１００と第２半導体チップ２００との接合界面において、第１半導体チップ１００のボンディングパッド（即ち、第２導電パッド１５０Ｐ）のパッド配列順序と第２半導体チップ２００のボンディングパッド（即ち、第３導電パッド２３０Ｐ）のパッド配列順序と、を同一にすることができる。それにより、第１半導体チップ１００と第２半導体チップ２００とがフェース・ツー・フェース方式によって接合されたチップスタック構造体１０を提供することができる。
【0059】
図５は、本発明の一実施形態によるチップスタック構造体の他の例の製造方法を示する図である。
【0060】
図５は、複数の第１半導体チップ１００を有する第１パネル構造体ＰＳ１と、複数の第２半導体チップ２００を有する第２パネル構造体ＰＳ２とを示す。第１パネル構造体ＰＳ１は、複数の第１半導体チップ１００と、複数の第１半導体チップ１００を取り囲む第１パネルボディ１９０とを含む。第２パネル構造体ＰＳ２は、複数の第２半導体チップ２００と、複数の第２半導体チップ２００を取り囲む第２パネルボディ２９０とを含む。第１パネル構造体ＰＳ１に含まれる複数の第１半導体チップ１００はテスト工程を介して良品と判別されたチップであり、第２パネル構造体ＰＳ２に含まれる複数の第２半導体チップ２００はテスト工程を介して良品と判別されたチップである。第１パネルボディ１９０及び第２パネルボディ２９０は、例えばエポキシモールディングコンパウンドを含む。第１パネル構造体ＰＳ１及び第２パネル構造体ＰＳ２は、それぞれ平面視で四角形状を有する。図３Ａに示した第１半導体チップ１００の断面は、図５に示した第１パネル構造体ＰＳ１をＢ１－Ｂ１’線に沿って切り取った断面に該当する。図３Ａに示した第２半導体チップ２００の断面は、図５に示した第２パネル構造体ＰＳ２をＢ２－Ｂ２’線に沿って切り取った断面に該当する。チップスタック構造体１０は、第１パネル構造体ＰＳ１と第２パネル構造体ＰＳ２とのパネル・ツー・パネルボンディング工程を介して形成される。即ち、ボンディング工程を介して第１パネル構造体ＰＳ１と第２パネル構造体ＰＳ２とが接合されたパネルレベルの接合構造体を形成した後、ソーイング工程を介して接合構造体を切断し、接合構造体を多数のチップスタック構造体１０に分離する。
【0061】
図６は、本発明の一実施形態による半導体パッケージ７００を示す断面図である。
【0062】
図６を参照すると、半導体パッケージ７００は、パッケージ基板３５０と、垂直方向（Ｚ方向）に相互に積層された複数のチップスタック構造体とを含む。
【0063】
パッケージ基板３５０は、例えば印刷回路基板（ＰＣＢ：ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）、プレキシブル基板、又はテープ基板である。パッケージ基板３５０は、パッケージ基板３５０の上面上に配された基板パッドを含む。
【0064】
複数のチップスタック構造体は、それぞれ図１を参照して説明したチップスタック構造体１０に該当する。例えば、複数のチップスタック構造体は、パッケージ基板３５０上の第１チップスタック構造体１０＿１、第１チップスタック構造体１０＿１上に積層された第２チップスタック構造体１０＿２、及び第２チップスタック構造体１０＿２上に積層された第３チップスタック構造体１０＿３を含む。図６では、半導体パッケージ７００が３個のチップスタック構造体を含むように例示しているが、それに限定されるものではなく、半導体パッケージ７００は、垂直方向（Ｚ方向）に積層された２個又は４個以上のチップスタック構造体を含み得る。
【0065】
複数のチップスタック構造体は、オフセット積層（ｏｆｆｓｅｔ ｓｔａｃｋ）方式又はシフト積層（ｓｈｉｆｔ ｓｔａｃｋ）方式によって積層される。複数のチップスタック構造体において、隣接する２個のチップスタック構造体の上側のチップスタック構造体は、下側のチップスタック構造体から側方向（即ち、第２水平方向（Ｙ方向））にオフセットされて積層される。上側のチップスタック構造体の一部は、下側のチップスタック構造体の一側から側方向に突出する。上側のチップスタック構造体が下側のチップスタック構造体から側方向にオフセットされて積層されることにより、下側のチップスタック構造体の外部連結パッド３１０が配された領域が露出する。
【0066】
複数のチップスタック構造体において、隣接する２個のチップスタック構造体間には、接着物質層３３０が配される。一実施形態において、接着物質層３３０は、ダイアタッチフィルム（ＤＡＦ：ｄｉｅ ａｔｔａｃｈ ｆｉｌｍ）で形成される。一実施形態において、接着物質層３３０は、非伝導性フィルム又は非伝導性ペーストで形成される。
【0067】
複数のチップスタック構造体は、それぞれ導電性ワイヤを介してパッケージ基板３５０に電気的に連結される。半導体パッケージ７００は、第１チップスタック構造体１０＿１の外部連結パッド３１０とパッケージ基板３５０の第１基板パッド３５１との間で延長された第１導電性ワイヤ３６１、第２チップスタック構造体１０＿２の外部連結パッド３１０とパッケージ基板３５０の第２基板パッド３５２との間で延長された第２導電性ワイヤ３６２、及び第３チップスタック構造体１０＿３の外部連結パッド３１０とパッケージ基板３５０の第３基板パッド３５３との間で延長された第３導電性ワイヤ３６３を含む。
【0068】
一般的に、垂直方向（Ｚ方向）に積層された複数のチップを有する半導体パッケージにおいて、２個のチップ間には、１つのＤＡＦが配される。半導体パッケージの厚みは、個々のチップ厚及び個々のＤＡＦ厚によって決定されるため、ＤＡＦの総厚の低減量ほど半導体パッケージ厚が低減される。本発明の実施形態によると、チップスタック構造体はＤＡＦを介して相互に積層されるものの、個々のチップスタック構造体はハイブリッド直接ボンディング方式によって直接接合された２個の半導体チップを含む。それにより、半導体パッケージ７００において、半導体チップを積層するために必要なＤＡＦの総個数は、半導体パッケージ７００に含まれる半導体チップの総個数の半分以下になる。ＤＡＦの総個数が減ることにより、半導体パッケージ７００の小型化を具現することができ、半導体パッケージ７００の制限された厚み内に収容可能な半導体チップの個数が増加する。
【0069】
また、一般的な半導体パッケージにおいて、個々のチップが１層のパッシベーション層を有するが、本実施形態の半導体パッケージ７００によると、個々のチップスタック構造体は、２個の半導体チップを含むが、１層のパッシベーション層３２０を有するため、チップ個数当たりのパッシベーション層３２０の層数を減らすことができる。パッシベーション層３２０の層数が節減されることにより、半導体パッケージ７００の小型化を具現することができ、半導体パッケージ７００の制限された厚み内に収容可能な半導体チップの個数が増加する。
【0070】
更には、本発明の実施形態によると、第１半導体チップ１００（又は、第１半導体チップ１００を有する第１ウェーハＷＳ１）と第２半導体チップ２００（又は、第２半導体チップ２００を有する第２ウェーハＷＳ２）とをフェース・ツー・フェース方式によって接合し、製造過程で生じるウォーページを抑制することができるため、個々のチップスタック構造体において、第１半導体チップ１００の第１半導体基板１１０を更に薄くすることができる。個々のチップスタック構造体において、第１半導体チップ１００の第１半導体基板１１０の厚みを減らすことができるため、半導体パッケージ７００の小型化を具現することができ、半導体パッケージ７００の制限された厚み内に収容可能な半導体チップの個数が増加する。
【0071】
図７は、本発明の一実施形態による半導体パッケージ７００Ａの他の例を示す断面図である。以下において、図６を参照して説明した半導体パッケージ７００との違いを中心に、図７に示した半導体パッケージ７００Ａについて説明する。
【0072】
図７を参照すると、半導体パッケージ７００Ａは、パッケージ基板３５０と、垂直方向（Ｚ方向）に相互に積層された複数のチップスタック構造体とを含む。例えば、複数のチップスタック構造体は、パッケージ基板３５０上の第１チップスタック構造体１０＿１Ａ、第１チップスタック構造体１０＿１Ａ上に積層された第２チップスタック構造体１０＿２Ａ、及び第２チップスタック構造体１０＿２Ａ上に積層された第３チップスタック構造体１０＿３Ａを含む。個々のチップスタック構造体は、第１半導体チップ１００の第１半導体基板１１０下に配されて垂直連結導電体１６０に連結された下部パッド３４５、第１半導体チップ１００を少なくとも部分的に貫通して下部パッド３４５と第１導電パッド１３０Ｐ（図２）とを電気的に連結する垂直連結導電体１６０、及び第１半導体チップ１００の第１半導体基板１１０下に配されて下部パッド３４５を少なくとも部分的に覆う下部パッシベーション層３４０を更に含む。第１半導体チップ１００は、第１パッド層１３０、第１パッド層１３０上の第１再配線層１４０、及び第１再配線層１４０上の第２パッド層１５０を含む（図２の第１パッド層１３０、第１再配線層１４０、及び第２パッド層１５０参照）。また、第２半導体チップ２００は、第３パッド層２３０（第３パッド層２３０（図２））を含む。
【0073】
複数のチップスタック構造体は、垂直方向（Ｚ方向）に整列され、連結バンプ３６５を介して相互に電気的に連結される。連結バンプ３６５は、例えばソルダを含む。隣接する２個のチップスタック構造体間において、連結バンプ３６５は上側のチップスタック構造体の下部パッド３４５及び下側のチップスタック構造体の外部連結パッド３１０に接触し、接着物質層３３１は連結バンプ３６５を取り囲む。例えば、第２チップスタック構造体１０＿２Ａは第１チップスタック構造体１０＿１Ａと第２チップスタック構造体１０＿２Ａとの間に介在する連結バンプ３６５を介して第１チップスタック構造体１０＿１Ａに電気的及び物理的に連結され、第３チップスタック構造体１０＿３Ａは第２チップスタック構造体１０＿２Ａと第３チップスタック構造体１０＿３Ａとの間に介在する連結バンプ３６５を介して第２チップスタック構造体１０＿２Ａに電気的及び物理的に連結される。第１チップスタック構造体１０＿１Ａとパッケージ基板３５０との間において、連結バンプ３６５は、第１チップスタック構造体１０＿１Ａの下部パッド３４５とパッケージ基板３５０の基板パッド３５９とに接触する。
【0074】
図８は、本発明の一実施形態によるチップスタック構造体１１を示す断面図である。図９は、図８の「ＥＸ１」と表示した領域を拡大して示した拡大図である。以下において、説明の便宜のために、上述のチップスタック構造体１０との差異を中心に説明する。
【0075】
図８及び図９を参照すると、チップスタック構造体１１は互いに接合された第１半導体チップ１００Ａ及び第２半導体チップ２００Ａを含み、第１半導体チップ１００Ａ及び第２半導体チップ２００Ａはそれぞれ垂直型ＮＡＮＤフラッシュメモリ素子を含む。第１半導体チップ１００Ａは、第１周辺回路構造体ＰＣＳ１、及び第１周辺回路構造体ＰＣＳ１上の第１セルアレイ構造体ＣＡＳ１を含む。第１半導体チップ１００Ａにおいて、第１周辺回路構造体ＰＣＳ１及び第１セルアレイ構造体ＣＡＳ１は、第１半導体チップ１００Ａの第１半導体素子層を構成する。第２半導体チップ２００Ａは、第２周辺回路構造体ＰＣＳ２、及び第２周辺回路構造体ＰＣＳ２下の第２セルアレイ構造体ＣＡＳ２を含む。第２半導体チップ２００Ａにおいて、第２周辺回路構造体ＰＣＳ２及び第２セルアレイ構造体ＣＡＳ２は、第２半導体チップ２００Ａの第２半導体素子層を構成する。
【0076】
第１半導体チップ１００Ａにおいて、第１周辺回路構造体ＰＣＳ１と第１セルアレイ構造体ＣＡＳ１とが互いに結合される。例えば、第１周辺回路構造体ＰＣＳ１の第１ボンディングパッド４１８と、第１セルアレイ構造体ＣＡＳ１の第２ボンディングパッド４４８とが結合される。また、第１周辺回路構造体ＰＣＳ１の第１絶縁層４１９と、第１セルアレイ構造体ＣＡＳ１の第２絶縁層４４９とが結合される。
【0077】
第１周辺回路構造体ＰＣＳ１は、第１半導体基板１１０の上面上の第１周辺回路ＰＣ１、第１半導体基板１１０と第１周辺回路ＰＣ１とを覆う第１絶縁層４１９、及び第１絶縁層４１９に配される第１ボンディングパッド４１８を含む。また、第１周辺回路構造体ＰＣＳ１は、第１配線構造体４５０を含む。
【0078】
第１セルアレイ構造体ＣＡＳ１は、第１絶縁構造体４１０、第１絶縁構造体４１０下の第１導電性プレート４１１、第１導電性プレート４１１下の第１メモリセルアレイＭＣＡ１、第１絶縁構造体４１０と第１メモリセルアレイＭＣＡ１とを覆う第２絶縁層４４９、及び第２絶縁層４４９に配される第２ボンディングパッド４４８を含む。また、第１セルアレイ構造体ＣＡＳ１は、第２配線構造体４６０を含む。
【0079】
先ず、第１周辺回路構造体ＰＣＳ１の構成について具体的に述べると、以下の通りである。
【0080】
第１周辺回路ＰＣ１は、第１半導体基板１１０上において、複数のトランジスタを含む。複数のトランジスタ間には、ＳＴＩ構造物が配される。例えば、第１周辺回路ＰＣ１において、複数のトランジスタは、データ入出力回路９５（図１０）、ロウデコーダ９１（図１０）、ページバッファ９３（図１０）、制御ロジック９７（図１０）、及び／又は共通ソースラインドライバ９９（図１０）を構成する。
【0081】
第１配線構造体４５０は、第１周辺回路ＰＣ１を第１ボンディングパッド４１８に電気的に連結する。第１配線構造体４５０は、第１絶縁層４１９内において、それぞれ異なる垂直レベルに位置する複数の第１導電ライン４５１と、第１絶縁層４１９内から垂直方向に延長された複数の第１ビア４５２とを含む。複数の第１ビア４５２は、それぞれ異なる垂直レベルに位置する複数の第１導電ライン４５１間を電気的に連結する。
【0082】
第１配線構造体４５０は、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、銀（Ａｇ）、又は金（Ａｕ）のような金属物質を含む。一部実施形態において、第１配線構造体４５０は、金属物質が第１絶縁層４１９内に拡散することを防止するためのチタン（Ｔｉ）、タンタル（Ｔａ）、チタン窒化物（ＴｉＮ）、又はタンタル窒化物（ＴａＮ）のようなバリア物質を更に含む。
【0083】
第１絶縁層４１９は、第１半導体基板１１０と第１周辺回路ＰＣ１とを覆うように配される。第１絶縁層４１９は、例えばシリコン酸化物、シリコン窒化物、低誘電（ｌｏｗ－ｋ）物質、又はそれらの組み合わせを含む。低誘電物質は、シリコン酸化物よりも低い誘電定数を有する物質であり、例えばＰＳＧ（ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＦＳＧ（ｆｌｕｏｒｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＯＳＧ（ｏｒｇａｎｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＳＯＧ（ｓｐｉｎ－ｏｎ－ｇｌａｓｓ）、又はそれらの組み合わせを含む。
【0084】
次に、第１セルアレイ構造体ＣＡＳ１の構成について具体的に述べると、以下の通りである。
【0085】
第１絶縁構造体４１０は、互いに対向する下面及び上面を有する。第１絶縁構造体４１０は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、又はそれらの組み合わせを含む。
【0086】
第１導電性プレート４１１が第１絶縁構造体４１０の下面上に配される。第１導電性プレート４１１は、金属物質、半導体物質、又はそれらの組み合わせを含む。
【0087】
第１メモリセルアレイＭＣＡ１は、第１導電性プレート４１１の下面上において、相互に積層された複数の第１層間絶縁層４２０、複数の第１ゲート層４３０、及び複数の第１層間絶縁層４２０と複数の第１ゲート層４３０とを貫通する複数の第１チャネル構造体４４０を含む。複数の第１ゲート層４３０は、第１導電性プレート４１１からの距離が遠くなるほど、平面積が徐々に低減する階段構造に形成される。
【0088】
複数の第１層間絶縁層４２０は、シリコン酸化物、シリコン窒化物、低誘電（ｌｏｗ－ｋ）物質、又はそれらの組み合わせを含む。複数の第１層間絶縁層４２０は、第２絶縁層４４９を構成する物質とは異なる物質によって形成される。
【0089】
複数の第１ゲート層４３０は、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、銀（Ａｇ）、又は金（Ａｕ）のような金属物質を含む。一部実施形態において、それぞれの第１ゲート層４３０は、金属物質が複数の第１層間絶縁層４２０内に拡散することを防止するためのチタン（Ｔｉ）、タンタル（Ｔａ）、チタン窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）のようなバリア物質を更に含む。
【0090】
第１チャネル構造体４４０は、複数の第１層間絶縁層４２０及び複数の第１ゲート層４３０を垂直方向（Ｚ方向）に貫通するチャネルホールＣＨ内に位置する。それぞれの第１チャネル構造体４４０は、チャネルホールＣＨの側面上のゲート絶縁層４７１、ゲート絶縁層４７１上のチャネル層４７２、チャネル層４７２上の埋め込み絶縁層４７３、及びチャネルホールＣＨの下部を充填するチャネルパッド４７４を含む。
【0091】
ゲート絶縁層４７１は、チャネルホールＣＨ上に順に積層されたブロッキング絶縁層４７１ａ、電荷保存層４７１ｂ、及びトンネリング絶縁層４７１ｃを含む。ブロッキング絶縁層４７１ａは、例えばシリコン酸化物、シリコン窒化物、シリコン酸化物よりも大きい誘電率を有する金属酸化物、又はそれらの組み合わせを含む。電荷保存層４７１ｂは、例えばシリコン窒化物、ボロン窒化物、ポリシリコン、又はそれらの組み合わせを含む。トンネリング絶縁層４７１ｃは、例えば金属酸化物又はシリコン酸化物を含む。
【0092】
チャネル層４７２は、埋め込み絶縁層４７３の側面及び１つの端部を取り囲む。チャネル層４７２は、ＩＶ族半導体物質、ＩＩＩ－Ｖ族半導体物質、又はＩＩ－ＶＩ族半導体物質を含む。一部実施形態において、チャネル層４７２は、ポリシリコンを含む。
【0093】
埋め込み絶縁層４７３は、チャネル層４７２及びチャネルパッド４７４によって取り囲まれた空間を充填する。埋め込み絶縁層４７３は、例えばシリコン窒化物、シリコン酸化物、低誘電物質、又はそれらの組み合わせを含む。一部実施形態において、埋め込み絶縁層４７３は、シリコン酸化物を含む。
【0094】
チャネルパッド４７４は、ゲート絶縁層４７１、チャネル層４７２、及び埋め込み絶縁層４７３に接触する。チャネルパッド４７４は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）のような半導体物質；タングステン（Ｗ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）のような金属物質；チタン窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）のような金属窒化物、又はそれらの組み合わせを含む。
【0095】
第２配線構造体４６０は、第２絶縁層４４９内において、それぞれ異なる垂直レベルに位置する複数の第２導電ライン４６１と、第２絶縁層４４９内から垂直方向に延長される複数の第２ビア４６２を含む。複数の第２ビア４６２は、それぞれ異なる垂直レベルに位置する複数の第２導電ライン４６１間を電気的に連結する。第１半導体チップ１００Ａにおいて、第２配線構造体４６０は、第１パッド層１３０の第１導電パッド１３０Ｐ（図２）と、第１周辺回路構造体ＰＣＳ１の第１ボンディングパッド４１８とを電気的に連結する垂直連結導電体を構成する。
【0096】
第２配線構造体４６０は、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、銀（Ａｇ）、又は金（Ａｕ）のような金属物質を含む。一部実施形態において、第２配線構造体４６０は、金属物質が第２絶縁層４４９内に拡散することを防止するためのチタン（Ｔｉ）、タンタル（Ｔａ）、チタン窒化物（ＴｉＮ）、又はタンタル窒化物（ＴａＮ）のようなバリア物質を更に含む。
【0097】
第２絶縁層４４９は、例えばシリコン酸化物、シリコン窒化物、低誘電物質、又はそれらの組み合わせを含む。低誘電物質は、シリコン酸化物よりも低い誘電定数を有する物質であり、例えばＰＳＧ、ＢＰＳＧ、ＦＳＧ、ＯＳＧ、ＳＯＧ、又はそれらの組み合わせを含む。
【0098】
第２半導体チップ２００Ａにおいて、第２周辺回路構造体ＰＣＳ２と第２セルアレイ構造体ＣＡＳ２とが互いに結合される。例えば、第２周辺回路構造体ＰＣＳ２の第３ボンディングパッド５１８と、第２セルアレイ構造体ＣＡＳ２の第４ボンディングパッド５４８とが結合される。また、第２周辺回路構造体ＰＣＳ２の第３絶縁層５１９と、第２セルアレイ構造体ＣＡＳ２の第４絶縁層５４９とが結合される。
【0099】
第２周辺回路構造体ＰＣＳ２は、第２半導体基板２１０の下面上の第２周辺回路ＰＣ２、第２半導体基板２１０と第２周辺回路ＰＣ２とを覆う第３絶縁層５１９、及び第３絶縁層５１９の下面上に配される第３ボンディングパッド５１８を含む。また、第２周辺回路構造体ＰＣＳ２は、第３配線構造体５５０を含む。
【0100】
第２セルアレイ構造体ＣＡＳ２は、第２絶縁構造体５１０、第２絶縁構造体５１０上の第２導電性プレート５１１、第２導電性プレート５１１上の第２メモリセルアレイＭＣＡ２、第２絶縁構造体５１０と第２メモリセルアレイＭＣＡ２とを覆う第４絶縁層５４９、及び第４絶縁層５４９の上面上に配される第４ボンディングパッド５４８を含む。また、第２セルアレイ構造体ＣＡＳ２は、第４配線構造体５６０を含む。
【0101】
先ず、第２周辺回路構造体ＰＣＳ２の構成について具体的に述べると、以下の通りである。
【0102】
第２周辺回路ＰＣ２は、第２半導体基板２１０の下面上又は第２半導体基板２１０内に形成された複数のトランジスタを含む。複数のトランジスタ間には、浅い素子分離膜が配される。例えば、第２周辺回路ＰＣ２において、複数のトランジスタは、データ入出力回路９５（図１０）、ロウデコーダ９１（図１０）、ページバッファ９３（図１０）、制御ロジック９７（図１０）、及び／又は共通ソースラインドライバ９９（図１０）を構成する。
【0103】
第３配線構造体５５０は、第２周辺回路ＰＣ２を第３ボンディングパッド５１８に電気的に連結する。第３配線構造体５５０は、第３絶縁層５１９内において、それぞれ異なる垂直レベルに位置する複数の第３導電ライン５５１と、第３絶縁層５１９内から垂直方向に延長される複数の第３ビア５５２とを含む。複数の第３ビア５５２は、それぞれ異なる垂直レベルに位置する複数の第３導電ライン５５１間を電気的に連結する。
【0104】
第３配線構造体５５０は、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、銀（Ａｇ）、又は金（Ａｕ）のような金属物質を含む。一部実施形態において、第３配線構造体５５０は、金属物質が第３絶縁層５１９内に拡散することを防止するためのチタン（Ｔｉ）、タンタル（Ｔａ）、チタン窒化物（ＴｉＮ）、又はタンタル窒化物（ＴａＮ）のようなバリア物質を更に含む。
【0105】
第３絶縁層５１９は、第２半導体基板２１０と第２周辺回路ＰＣ２とを覆うように配される。第３絶縁層５１９は、例えばシリコン酸化物、シリコン窒化物、低誘電物質、又はそれらの組み合わせを含む。低誘電物質は、シリコン酸化物よりも低い誘電定数を有する物質であり、例えばＰＳＧ、ＢＰＳＧ、ＦＳＧ、ＯＳＧ、ＳＯＧ（ｓｐｉｎ－ｏｎ－ｇｌａｓｓ）、又はそれらの組み合わせを含む。
【0106】
次に、第２セルアレイ構造体ＣＡＳ２の構成について具体的に述べると、以下の通りである。
【0107】
第２絶縁構造体５１０は、互いに対向する下面及び上面を有する。第２絶縁構造体５１０は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、又はそれらの組み合わせを含む。
【0108】
第２導電性プレート５１１が第２絶縁構造体５１０の上面上に配される。第２導電性プレート５１１は、金属物質、半導体物質、又はそれらの組み合わせを含む。
【0109】
第２メモリセルアレイＭＣＡ２は、第２導電性プレート５１１上において、相互に積層された複数の第２層間絶縁層５２０、複数の第２ゲート層５３０、及び複数の第２層間絶縁層５２０と複数の第２ゲート層５３０とを貫通する複数の第２チャネル構造体５４０を含む。複数の第２ゲート層５３０は、第２導電性プレート５１１からの距離が遠くなるほど、平面積が徐々に低減する階段構造に形成される。
【0110】
複数の第２層間絶縁層５２０は、シリコン酸化物、シリコン窒化物、低誘電物質、又はそれらの組み合わせを含む。複数の第２層間絶縁層５２０は、第４絶縁層５４９を構成する物質とは異なる物質によって形成される。
【0111】
複数の第２ゲート層５３０は、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、銀（Ａｇ）、又は金（Ａｕ）のような金属物質を含む。一部実施形態において、それぞれの第２ゲート層５３０は、金属物質が複数の第２層間絶縁層５２０内に拡散することを防止するためのチタン（Ｔｉ）、タンタル（Ｔａ）、チタン窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）のようなバリア物質を更に含む。
【0112】
第２チャネル構造体５４０は、複数の第２層間絶縁層５２０及び複数の第２ゲート層５３０を垂直方向（Ｚ方向）に貫通するチャネルホール内に位置する。それぞれの第２チャネル構造体５４０は、チャネルホールの側面上のゲート絶縁層、ゲート絶縁層上のチャネル層、チャネル層上の埋め込み絶縁層、及びチャネルホールの上部を充填するチャネルパッドを含む。第２チャネル構造体５４０の細部構成は、第１チャネル構造体４４０の細部構成と実質的に同一であるが、ここでは、それらに関する説明は、省略する。
【0113】
第４配線構造体５６０は、第４絶縁層５４９内において、それぞれ異なる垂直レベルに位置する複数の第４導電ライン５６１と、第４絶縁層５４９内から垂直方向に延長される複数の第４ビア５６２とを含む。複数の第４ビア５６２は、それぞれ異なる垂直レベルに位置する複数の第４導電ライン５６１間を電気的に連結する。第２半導体チップ２００Ａにおいて、第３配線構造体５５０及び第４配線構造体５６０は、共に外部連結パッド３１０と、第３パッド層２３０の第３導電パッド２３０Ｐ（第３パッド層２３０（図２）及び第３導電性パッド２３０Ｐ（図２））とを電気的に連結する垂直連結導電体を構成する。
【0114】
第４配線構造体５６０は、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、銀（Ａｇ）、又は金（Ａｕ）のような金属物質を含む。一部実施形態において、第４配線構造体５６０は、金属物質が第４絶縁層５４９内に拡散することを防止するためのチタン（Ｔｉ）、タンタル（Ｔａ）、チタン窒化物（ＴｉＮ）、又はタンタル窒化物（ＴａＮ）のようなバリア物質を更に含む。
【0115】
第４絶縁層５４９は、例えばシリコン酸化物、シリコン窒化物、低誘電物質、又はそれらの組み合わせを含む。低誘電物質は、シリコン酸化物よりも低い誘電定数を有する物質であり、例えばＰＳＧ、ＢＰＳＧ、ＦＳＧ、ＯＳＧ、ＳＯＧ、又はそれらの組み合わせを含む。
【0116】
図１０は、本発明の一実施形態による半導体チップ７０を示すブロック図である。
【0117】
図１０を参照すると、半導体チップ７０は、メモリセルアレイ８０及び周辺回路９０を含む。半導体チップ７０に関する説明は、図１のチップスタック構造体１０の第１半導体チップ１００及び第２半導体チップ２００のうちの少なくとも一つに関する説明がその全体又は部分的に参照される。
【0118】
メモリセルアレイ８０は、複数のメモリセルブロック（ＢＬＫ１、ＢＬＫ２、…、ＢＬＫｎ）を含む。複数のメモリセルブロック（ＢＬＫ１、ＢＬＫ２、…、ＢＬＫｎ）は、それぞれ複数のメモリセルを含む。複数のメモリセルブロック（ＢＬＫ１、ＢＬＫ２、…、ＢＬＫｎ）は、ビットラインＢＬ、ワードラインＷＬ、ストリング選択ラインＳＳＬ、及び接地選択ラインＧＳＬを介して周辺回路９０に連結される。
【0119】
メモリセルアレイ８０は、ビットラインＢＬを介してページバッファ９３に連結され、ワードラインＷＬ、ストリング選択ラインＳＳＬ、及び接地選択ラインＧＳＬを介してロウデコーダ９１に連結される。メモリセルアレイ８０において、複数のメモリセルブロック（ＢＬＫ１、ＢＬＫ２、…、ＢＬＫｎ）に含まれる複数のメモリセルは、それぞれフラッシュメモリセルである。メモリセルアレイ８０は、三次元メモリセルアレイを含む。三次元メモリセルアレイは複数のＮＡＮＤストリングを含み、複数のＮＡＮＤストリングはそれぞれ垂直に積層された複数のワードラインＷＬに連結された複数のメモリセルを含む。
【0120】
周辺回路９０は、ロウデコーダ９１、ページバッファ９３、データ入出力回路９５、制御ロジック９７、及び共通ソースラインドライバ９９を含む。図示していないが、周辺回路９０は、半導体チップ７０の動作に必要な多様な電圧を生成する電圧生成回路、メモリセルアレイ８０から読み取られたデータのエラーを訂正するためのエラー訂正回路、入出力インターフェースのような多様な回路を更に含む。
【0121】
周辺回路９０は、半導体チップ７０の外部からアドレスＡＤＤＲ、コマンドＣＭＤ、及び制御信号ＣＴＲＬを受信し、半導体チップ７０の外部にある装置とデータＤＡＴＡを送受信する。
【0122】
周辺回路９０の構成について具体的に述べると、以下の通りである。
【0123】
ロウデコーダ９１は、外部からのアドレスＡＤＤＲに応答して複数のメモリセルブロック（ＢＬＫ１、ＢＬＫ２、…、ＢＬＫｎ）のうちの少なくとも一つを選択し、選択されたメモリセルブロックのワードラインＷＬ、ストリング選択ラインＳＳＬ、及び接地選択ラインＧＳＬを選択する。ロウデコーダ９１は、選択されたメモリセルブロックのワードラインＷＬにメモリ動作遂行のための電圧を伝達する。
【0124】
ページバッファ９３は、ビットラインＢＬを介してメモリセルアレイ８０に連結される。ページバッファ９３は、プログラム動作時に書き込みドライバとして動作し、メモリセルアレイ８０に保存するデータＤＡＴＡによる電圧をビットラインＢＬに印加し、読み取り動作時に感知増幅器として動作し、メモリセルアレイ８０に保存されたデータＤＡＴＡを感知する。ページバッファ９３は、制御ロジック９７から提供される制御信号ＰＣＴＬによって動作する。
【0125】
データ入出力回路９５は、データラインＤＬｓを介してページバッファ９３に連結される。データ入出力回路９５は、プログラム動作時、コントローラ１２００（図１３）からデータＤＡＴＡを受信し、制御ロジック９７から提供されるカラムアドレスＣ＿ＡＤＤＲに基づき、プログラムデータＤＡＴＡをページバッファ９３に提供する。データ入出力回路９５は、読み取り動作時、制御ロジック９７から提供されるカラムアドレスＣ＿ＡＤＤＲに基づき、ページバッファ９３に保存された読み取りデータＤＡＴＡをコントローラ１２００（図１３）に提供する。データ入出力回路９５は、入力されるアドレス又は命令語を制御ロジック９７又はロウデコーダ９１に伝達する。
【0126】
制御ロジック９７は、コントローラ１２００（図１３）からコマンドＣＭＤ及び制御信号ＣＴＲＬを受信する。制御ロジック９７は、ロウアドレスＲ＿ＡＤＤＲをロウデコーダ９１に提供し、カラムアドレスＣ＿ＡＤＤＲをデータ入出力回路９５に提供する。制御ロジック９７は、制御信号ＣＴＲＬに応答して、半導体チップ７０内で使用される各種内部制御信号を生成する。例えば、制御ロジック９７は、プログラム動作又は消去動作のようなメモリ動作遂行時、ワードラインＷＬ及びビットラインＢＬに提供される電圧レベルを調節する。
【0127】
共通ソースラインドライバ９９は、共通ソースラインＣＳＬを介してメモリセルアレイ８０に連結される。共通ソースラインドライバ９９は、制御ロジック９７の制御信号ＣＴＲＬ＿ＢＩＡＳを基に、共通ソースラインＣＳＬに共通ソース電圧（例えば、電源電圧）又は接地電圧を印加する。
【0128】
図１１は、本発明の一実施形態による半導体チップ７０を概略的に示す斜視図である。
【0129】
図１１を参照すると、半導体チップ７０は、垂直方向に互いにオーバーラップする周辺回路構造体ＰＣＳ及びセルアレイ構造体ＣＡＳを含む。
【0130】
【0131】
セルアレイ構造体ＣＡＳと周辺回路構造体ＰＣＳとの間には、連結構造体８２が介在する。セルアレイ構造体ＣＡＳと周辺回路構造体ＰＣＳとは、連結構造体８２を介して垂直方向に積層される。連結構造体８２は、セルアレイ構造体ＣＡＳと周辺回路構造体ＰＣＳとの物理的連結及び電気的連結を提供する。連結構造体８２を介してセルアレイ構造体ＣＡＳと周辺回路構造体ＰＣＳとの電気的連結及びデータ伝送がなされる。
【0132】
連結構造体８２は、セルアレイ構造体ＣＡＳと周辺回路構造体ＰＣＳとを電気的に連結するための複数の連結部を含む。複数の連結部は、金属対金属ボンディング構造体、ＴＳＶ（ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａ）、ＢＶＳ（ｂａｃｋ ｖｉａ ｓｔａｃｋ）、共晶ボンディング（ｅｕｔｅｃｔｉｃ ｂｏｎｄｉｎｇ）構造体、ＢＧＡボンディング（ｂａｌｌ ｇｒｉｄ ａｒｒａｙ ｂｏｎｄｉｎｇ）構造体、複数の配線ライン、複数のコンタクトプラグ、又はそれらの組み合わせを含む。例えば、金属対金属ボンディング構造体は、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、又はそれらの組み合わせを含む。
【0133】
セルアレイ構造体ＣＡＳは、複数のタイル８４を含む。複数のタイル８４は、それぞれ複数のメモリセルブロック（ＢＬＫ１、ＢＬＫ２、…、ＢＬＫｎ）を含む。複数のメモリセルブロック（ＢＬＫ１、ＢＬＫ２、…、ＢＬＫｎ）は、それぞれ三次元的に配列されたメモリセルを含む。
【0134】
図１２は、本発明の一実施形態による半導体チップ７０のメモリセルアレイＭＣＡを示す等価回路図である。
【0135】
図１２は、垂直チャネル構造を有する垂直型ＮＡＮＤフラッシュメモリ素子の等価回路図を例示する。半導体チップ７０において、メモリセルアレイＭＣＡは、複数のメモリセルストリングＭＳを含む。メモリセルアレイＭＣＡは、複数のビットラインＢＬ、複数のワードラインＷＬ、少なくとも１本のストリング選択ラインＳＳＬ、少なくとも１本の接地選択ラインＧＳＬ、及び共通ソースラインＣＳＬを含む。
【0136】
複数のビットラインＢＬと共通ソースラインＣＳＬとの間に複数のメモリセルストリングＭＳが形成される。図面には、複数のメモリセルストリングＭＳがそれぞれ２本のストリング選択ラインＳＳＬを含む場合を例示しているが、それに限定されるものではない。例えば、複数のメモリセルストリングＭＳは、それぞれ１本のストリング選択ラインＳＳＬを含む。
【0137】
複数のメモリセルストリングＭＳは、それぞれストリング選択トランジスタＳＳＴ、接地選択トランジスタＧＳＴ、及び複数のメモリセルトランジスタ（ＭＣ１、ＭＣ２、…、ＭＣｎ－１、ＭＣｎ）を含む。ストリング選択トランジスタＳＳＴのドレイン領域はビットラインＢＬに連結され、接地選択トランジスタＧＳＴのソース領域は共通ソースラインＣＳＬに連結される。共通ソースラインＣＳＬは、複数の接地選択トランジスタＧＳＴのソース領域が共通して連結された領域である。
【0138】
ストリング選択トランジスタＳＳＴはストリング選択ラインＳＳＬに連結され、接地選択トランジスタＧＳＴは接地選択ラインＧＳＬに連結される。複数のメモリセルトランジスタ（ＭＣ１、ＭＣ２、…、ＭＣｎ－１、ＭＣｎ）のそれぞれは、対応する複数のワードライン（ＷＬ１、ＷＬ２、…、ＷＬｎ－１、ＷＬｎ）のそれぞれに連結される。
【0139】
【0140】
図１３は、本発明の一実施形態による電子システム１０００を示す図である。
【0141】
図１３を参照すると、電子システム１０００は、半導体チップ１１００、及び半導体チップ１１００に電気的に連結されるコントローラ１２００を含む。
【0142】
電子システム１０００は、半導体チップ１１００を含むストレージ装置、又はストレージ装置を含む電子装置である。例えば、電子システム１０００は、少なくとも１つの半導体チップ１１００を含むＳＳＤ装置（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ ｄｅｖｉｃｅ）、ＵＳＢ（ｕｎｉｖｅｒｓａｌ ｓｅｒｉａｌ ｂｕｓ）、コンピューティングシステム、医療装置、又は通信装置である。
【0143】
半導体チップ１１００は、不揮発性の垂直型メモリ素子である。半導体チップ１１００は、ＮＡＮＤフラッシュメモリ素子である。例えば、半導体チップ１１００は、先に図１を参照して説明した図１のチップ積層構造体１０の第１半導体チップ１００及び第２半導体チップ２００のうちの少なくとも一つに該当する。半導体チップ１１００は、第１構造体１１００Ｆ、及び第１構造体１１００Ｆ上の第２構造体１１００Ｓを含む。一部実施形態において、第１構造体１１００Ｆは、第２構造体１１００Ｓの横に配される。第１構造体１１００Ｆは、デコーダ回路１１１０、ページバッファ１１２０、及びロジック回路１１３０を含む周辺回路構造体である。第２構造体１１００Ｓは、ビットラインＢＬ、共通ソースラインＣＳＬ、複数のワードラインＷＬ、第１ゲート上部ラインＵＬ１及び第２ゲート上部ラインＵＬ２、第１ゲート下部ラインＬＬ１及び第２ゲート下部ラインＬＬ２、並びにビットラインＢＬと共通ソースラインＣＳＬとの間に位置する複数のメモリセルストリングＣＳＴＲを含むメモリセル構造体である。
【0144】
第２構造体１１００Ｓにおいて、複数のメモリセルストリングＣＳＴＲは、それぞれ共通ソースラインＣＳＬに隣接する下部トランジスタ（ＬＴ１、ＬＴ２）、ビットラインＢＬに隣接する上部トランジスタ（ＵＴ１、ＵＴ２）、及び下部トランジスタ（ＬＴ１、ＬＴ２）と上部トランジスタ（ＵＴ１、ＵＴ２）との間に配される複数のメモリセルトランジスタＭＣＴを含む。下部トランジスタ（ＬＴ１、ＬＴ２）の個数及び上部トランジスタ（ＵＴ１、ＵＴ２）の個数は、実施形態によって多様に変形される。
【0145】
一部実施形態において、上部トランジスタ（ＵＴ１、ＵＴ２）はストリング選択トランジスタを含み、下部トランジスタ（ＬＴ１、ＬＴ２）は接地選択トランジスタを含む。複数のゲート下部ライン（ＬＬ１、ＬＬ２）は、それぞれ下部トランジスタ（ＬＴ１、ＬＴ２）のゲート電極である。ワードラインＷＬはメモリセルトランジスタＭＣＴのゲート電極であり、ゲート上部ライン（ＵＬ１、ＵＬ２）は上部トランジスタ（ＵＴ１、ＵＴ２）のゲート電極である。
【0146】
共通ソースラインＣＳＬ、複数のゲート下部ライン（ＬＬ１、ＬＬ２）、複数のワードラインＷＬ、及び複数のゲート上部ライン（ＵＬ１、ＵＬ２）は、第１構造体１１００Ｆ内から第２構造体１１００Ｓまで延長される複数の第１連結配線１１１５を介してデコーダ回路１１１０に電気的に連結される。複数のビットラインＢＬは、第１構造体１１００Ｆ内から第２構造体１１００Ｓまで延長される複数の第２連結配線１１２５を介してページバッファ１１２０に電気的に連結される。
【0147】
第１構造体１１００Ｆにおいて、デコーダ回路１１１０及びページバッファ１１２０は、複数のメモリセルトランジスタＭＣＴのうちの少なくとも一つに対する制御動作を実行する。デコーダ回路１１１０及びページバッファ１１２０は、ロジック回路１１３０によって制御される。
【0148】
半導体チップ１１００は、ロジック回路１１３０に電気的に連結される入出力パッド１１０１を介してコントローラ１２００と通信する。入出力パッド１１０１は、第１構造体１１００Ｆ内から第２構造体１１００Ｓまで延長される入出力連結配線１１３５を介してロジック回路１１３０に電気的に連結される。
【0149】
コントローラ１２００は、プロセッサ１２１０、ＮＡＮＤコントローラ１２２０、及びホストインターフェース１２３０を含む。一部実施形態において、電子システム１０００は、複数の半導体チップ１１００を含み、その場合、コントローラ１２００は、複数の半導体チップ１１００を制御する。
【0150】
プロセッサ１２１０は、コントローラ１２００を含む電子システム１０００全般の動作を制御する。プロセッサ１２１０は、所定のファームウェアによって動作し、ＮＡＮＤコントローラ１２２０を制御して半導体チップ１１００にアクセスする。ＮＡＮＤコントローラ１２２０は、半導体チップ１１００との通信を処理するＮＡＮＤインターフェース１２２１を含む。ＮＡＮＤインターフェース１２２１を介して半導体チップ１１００を制御するための制御命令、半導体チップ１１００の複数のメモリセルトランジスタＭＣＴに書き込むデータ、半導体チップ１１００の複数のメモリセルトランジスタＭＣＴから読み取るデータなどが伝送される。ホストインターフェース１２３０は、電子システム１０００と外部ホストとの通信機能を提供する。ホストインターフェース１２３０を介して外部ホストから制御命令を受信すると、プロセッサ１２１０は、制御命令に応答して半導体チップ１１００を制御する。
【0151】
図１４は、本発明の一実施形態による電子システム２０００を示す斜視図である。
【0152】
図１４を参照すると、電子システム２０００は、メイン基板２００１、メイン基板２００１に実装されるコントローラ２００２、１以上の半導体パッケージ２００３、及びＤＲＡＭ ２００４を含む。半導体パッケージ２００３及びＤＲＡＭ ２００４は、メイン基板２００１に形成された複数の配線パターン２００５により、コントローラ２００２と互いに連結される。半導体パッケージ２００３は、図６及び図７を参照して説明した半導体パッケージ（７００、７００Ａ）を含む。
【0153】
メイン基板２００１は、外部ホストと結合される複数のピンを含むコネクタ２００６を含む。コネクタ２００６において、複数のピンの個数及び配置は、電子システム２０００と外部ホストとの通信インターフェースによって異なる。一部実施形態において、電子システム２０００は、ＵＳＢ、ＰＣＩ－Ｅｘｐｒｅｓｓ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔ ｅｘｐｒｅｓｓ）、ＳＡＴＡ（ｓｅｒｉａｌ ａｄｖａｎｃｅｄ ｔｅｃｈｎｏｌｏｇｙ ａｔｔａｃｈｍｅｎｔ）、ＵＦＳ（ｕｎｉｖｅｒｓａｌ ｆｌａｓｈ ｓｔｏｒａｇｅ）用Ｍ－Ｐｈｙのようなインターフェースのうちのいずれか一つにより、外部ホストと通信する。一部実施形態において、電子システム２０００は、コネクタ２００６を介して外部ホストから供給される電源によって動作する。電子システム２０００は、外部ホストから供給される電源をコントローラ２００２及び半導体パッケージ２００３に分配するＰＭＩＣ（ｐｏｗｅｒ ｍａｎａｇｅｍｅｎｔ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）を更に含む。
【0154】
コントローラ２００２は、半導体パッケージ２００３にデータを書き込むか、又は半導体パッケージ２００３からデータを読み取り、電子システム２０００の動作速度を改善する。
【0155】
ＤＲＡＭ ２００４は、データ保存空間である半導体パッケージ２００３と外部ホストとの速度差を緩和するためのバッファメモリである。電子システム２０００に含まれるＤＲＡＭ ２００４は、一種のキャッシュメモリとして動作し、半導体パッケージ２００３に対する制御動作において、臨時にデータを保存するための空間を提供する。電子システム２０００にＤＲＡＭ ２００４が含まれる場合、コントローラ２００２は、半導体パッケージ２００３を制御するためのＮＡＮＤコントローラ以外に、ＤＲＡＭ ２００４を制御するためのＤＲＡＭコントローラを更に含む。
【0156】
半導体パッケージ２００３は、互いに離隔された第１半導体パッケージ２００３ａ及び第２半導体パッケージ２００３ｂを含む。第１半導体パッケージ２００３ａ及び第２半導体パッケージ２００３ｂのそれぞれは、複数のチップスタック構造体２２００を含む半導体パッケージである。第１半導体パッケージ２００３ａ及び第２半導体パッケージ２００３ｂのそれぞれは、パッケージ基板２１００、パッケージ基板２１００上の複数のチップスタック構造体２２００、複数のチップスタック構造体２２００のそれぞれの下部面に配される接着層２３００、複数のチップスタック構造体２２００とパッケージ基板２１００とを電気的に連結する連結構造体２４００、並びにパッケージ基板２１００上において、複数のチップスタック構造体２２００と連結構造体２４００とを覆うモールディング層２５００を含む。
【0157】
パッケージ基板２１００は、複数のパッケージ上部パッド２１３０を含む印刷回路基板である。複数のチップスタック構造体２２００は、それぞれ入出力パッド２２０１を含む。複数のチップスタック構造体２２００のそれぞれは先に図１を参照して説明したチップスタック構造体１０を含む。
【0158】
一部実施形態において、連結構造体２４００は、入出力パッド２２０１とパッケージ上部パッド２１３０とを電気的に連結するボンディングワイヤである。従って、第１半導体パッケージ２００３ａ及び第２半導体パッケージ２００３ｂにおいて、複数のチップスタック構造体２２００は、ボンディングワイヤ方式によって互いに電気的に連結され、パッケージ基板２１００のパッケージ上部パッド２１３０に電気的に連結される。一部実施形態において、第１半導体パッケージ２００３ａ及び第２半導体パッケージ２００３ｂにおける複数のチップスタック構造体２２００は、ボンディングワイヤ方式の連結構造体２４００の代わりに、貫通電極（ＴＳＶ：ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａ）を含む連結構造体によって互いに電気的に連結される。
【0159】
一部実施形態において、コントローラ２００２及び複数のチップスタック構造体２２００は、１つのパッケージに含まれる。一部実施形態において、メイン基板２００１とは異なる別途のインターポーザ基板にコントローラ２００２と複数のチップスタック構造体２２００とが実装され、インターポーザ基板に形成された配線によりコントローラ２００２と複数のチップスタック構造体２２００とが互いに連結される。
【0160】
以上で開示した任意の要素及び／又は機能ブロックは、論理回路を含むハードウェアのような処理回路、ソフトウェアを実行するプロセッサのようなハードウェア／ソフトウェアの組み合わせ、又はそれらの組み合わせを含むか、或いはそれらによって具現される。例えば、処理回路は、更に具体的にＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、ＡＬＵ（ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）、デジタル信号プロセッサ、マイクロコンピュータ、ＦＰＧＡ（ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）、ＳｏＣ（ｓｙｓｔｅｍ－ｏｎ－ｃｈｉｐ）、プログラミング可能な論理装置、マイクロプロセッサ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ－ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）などを含む。また、処理回路は、トランジスタ、抵抗器、キャパシタなどのうちの少なくとも１つのような電気部品を含む。更に、処理回路は、ＡＮＤゲート、ＯＲゲート、ＮＡＮＤゲート、ＮＯＴゲートなどのうちの少なくとも一つを含む論理ゲートのような電気的構成要素を含む。
【0161】
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は上述の実施形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更実施することが可能である。
【産業上の利用可能性】
【0162】
本発明の、チップスタック構造体及びそれを含む半導体パッケージは、例えば電子機器関連の技術分野に効果的に適用可能である。
【符号の説明】
【0163】
１０、１１ チップスタック構造体
１０＿１、１０＿１Ａ 第１チップスタック構造体
１０＿２、１０＿２Ａ 第２チップスタック構造体
１０＿３、１０＿３Ａ 第３チップスタック構造体
７０ 半導体チップ
８０ メモリセルアレイ
８２ 連結構造体
８４ タイル
９０ 周辺回路
９１ ロウデコーダ
９３ ページバッファ
９５ データ入出力回路
９７ 制御ロジック
９９ 共通ソースラインドライバ
１００、１００Ａ 第１半導体チップ
１１０、２１０ 第１、第２半導体基板
１２０、２２０ 第１、第２半導体素子層
１３０、１５０、２３０ 第１～第３パッド層
１３０Ｐ、１５０Ｐ、２３０Ｐ 第１～第３導電パッド
１３１、１３２、１３３、１３４ 第１－１～第１－４導電パッド
１３９、１５９、２３９ 第１～第３パッド絶縁層
１４０ 再配線層
１４１、１４２、１４３、１４４ 再配線パターン
１４９ 再配線絶縁層
１５１、１５２、１５３、１５４ 第２－１～第２－４導電パッド
１６０、２６０ 垂直連結導電体
１９０、２９０ 第１、第２パネルボディ
１９１、２９１ 第１、第２側壁
２００，２００Ａ 第２半導体チップ
２３１、２３２、２３３、２３４ 第３－１～第３－４導電パッド
２６１、２６３ 下部、上部導電体
３１０ 外部連結パッド
３２０ パッシベーション層
３３０、３３１ 接着物質層
３４０ 下部パッシベーション層
３４５ 下部パッド
３５０ パッケージ基板
３５１、３５２、３５３ 第１～第３基板パッド
３５９ 基板パッド
３６１、３６２、３６３ 第１～第３導電性ワイヤ
３６５ 連結バンプ
４１０、５１０ 第１、第２絶縁構造体
４１１、５１１ 第１、第２導電性プレート
４１８、４４８、５１８、５４８ 第１～第４ボンディングパッド
４１９、４４９、５１９、５４９ 第１～第４絶縁層
４２０、５２０ 第１、第２層間絶縁層
４３０、５３０ 第１、第２ゲート層
４４０、５４０ 第１、第２チャネル構造体
４５０、４６０、５５０、５６０ 第１～第４配線構造体
４５１、４６１、５５１、５６１ 第１～第４導電ライン
４５２、４６２、５５２、５６２ 第１～第４ビア
４７１ ゲート絶縁層
４７１ａ ブロッキング絶縁層
４７１ｂ 電荷保存層
４７１ｃ トンネリング絶縁層
４７２ チャネル層
４７３ 埋め込み絶縁層
４７４ チャネルパッド
７００、７００Ａ 半導体パッケージ
１０００、２０００ 電子システム
１１００ 半導体チップ
１１００Ｆ、１１００Ｓ 第１、第２構造体
１１０１ 入出力パッド
１１１０ デコーダ回路
１１１５、１１２５ 第１、第２連結配線
１１２０ ページバッファ
１１３０ ロジック回路
１１３５ 入出力連結配線
１２００ コントローラ
１２１０ プロセッサ
１２２０ ＮＡＮＤコントローラ
１２２１ ＮＡＮＤインターフェース
１２３０ ホストインターフェース
２００１ メイン基板
２００２ コントローラ
２００３ 半導体パッケージ
２００３ａ、２００３ｂ 第１、第２半導体パッケージ
２００４ ＤＲＡＭ
２００５ 配線パターン
２００６ コネクタ
２１００ パッケージ基板
２１３０ パッケージ上部パッド
２２００ チップスタック構造体
２２０１ 入出力パッド
２３００ 接着層
２４００ 連結構造体
２５００ モールディング層
ＡＤＤＲ アドレス
ＢＬ ビットライン
ＢＬＫ１～ＢＬＫｎ メモリセルブロック
Ｃ＿ＡＤＤＲ カラムアドレス
ＣＡＳ セルアレイ構造体
ＣＡＳ１、ＣＡＳ２ 第１、第２セルアレイ構造体
ＣＨ チャネルホール
ＣＭＤ コマンド
ＣＳＬ 共通ソースライン
ＣＳＴＲ メモリセルストリング
ＣＴＲＬ 制御信号
ＣＴＲＬ＿ＢＩＡＳ 制御信号
ＤＡＴＡ データ
ＤＬｓ データライン
ＧＳＬ 接地選択ライン
ＧＳＴ 接地選択トランジスタ
ＬＬ１、ＬＬ２ 第１、第２ゲート下部ライン
ＬＴ１、ＬＴ２ 第１、第２下部トランジスタ
ＭＣ、ＭＣ１～ＭＣｎ メモリセルトランジスタ
ＭＣＡ メモリセルアレイ
ＭＣＡ１、ＭＣＡ２ 第１、第２メモリセルアレイ
ＭＣＴ メモリセルトランジスタ
ＭＳ メモリセルストリング
ＰＣ１、ＰＣ２ 第１、第２周辺回路
ＰＣＳ 周辺回路構造体
ＰＣＳ１ 第１周辺回路構造体
ＰＣＴＬ 制御信号
ＰＳ１、ＰＳ２ 第１、第２パネル構造体
Ｒ＿ＡＤＤＲ ロウアドレス
ＳＳＬ ストリング選択ライン
ＳＳＴ ストリング選択トランジスタ
ＵＬ１、ＵＬ２ 第１、第２ゲート上部ライン
ＵＴ１、ＵＴ２ 第１、第２上部トランジスタ
ＷＬ、ＷＬ１～ＷＬｎ ワードライン
ＷＳ１、ＷＳ２ 第１、第２ウェーハ
１０＿１、１０＿１Ａ 第１チップスタック構造体
１０＿２、１０＿２Ａ 第２チップスタック構造体
１０＿３、１０＿３Ａ 第３チップスタック構造体
７０ 半導体チップ
８０ メモリセルアレイ
８２ 連結構造体
８４ タイル
９０ 周辺回路
９１ ロウデコーダ
９３ ページバッファ
９５ データ入出力回路
９７ 制御ロジック
９９ 共通ソースラインドライバ
１００、１００Ａ 第１半導体チップ
１１０、２１０ 第１、第２半導体基板
１２０、２２０ 第１、第２半導体素子層
１３０、１５０、２３０ 第１～第３パッド層
１３０Ｐ、１５０Ｐ、２３０Ｐ 第１～第３導電パッド
１３１、１３２、１３３、１３４ 第１－１～第１－４導電パッド
１３９、１５９、２３９ 第１～第３パッド絶縁層
１４０ 再配線層
１４１、１４２、１４３、１４４ 再配線パターン
１４９ 再配線絶縁層
１５１、１５２、１５３、１５４ 第２－１～第２－４導電パッド
１６０、２６０ 垂直連結導電体
１９０、２９０ 第１、第２パネルボディ
１９１、２９１ 第１、第２側壁
２００，２００Ａ 第２半導体チップ
２３１、２３２、２３３、２３４ 第３－１～第３－４導電パッド
２６１、２６３ 下部、上部導電体
３１０ 外部連結パッド
３２０ パッシベーション層
３３０、３３１ 接着物質層
３４０ 下部パッシベーション層
３４５ 下部パッド
３５０ パッケージ基板
３５１、３５２、３５３ 第１～第３基板パッド
３５９ 基板パッド
３６１、３６２、３６３ 第１～第３導電性ワイヤ
３６５ 連結バンプ
４１０、５１０ 第１、第２絶縁構造体
４１１、５１１ 第１、第２導電性プレート
４１８、４４８、５１８、５４８ 第１～第４ボンディングパッド
４１９、４４９、５１９、５４９ 第１～第４絶縁層
４２０、５２０ 第１、第２層間絶縁層
４３０、５３０ 第１、第２ゲート層
４４０、５４０ 第１、第２チャネル構造体
４５０、４６０、５５０、５６０ 第１～第４配線構造体
４５１、４６１、５５１、５６１ 第１～第４導電ライン
４５２、４６２、５５２、５６２ 第１～第４ビア
４７１ ゲート絶縁層
４７１ａ ブロッキング絶縁層
４７１ｂ 電荷保存層
４７１ｃ トンネリング絶縁層
４７２ チャネル層
４７３ 埋め込み絶縁層
４７４ チャネルパッド
７００、７００Ａ 半導体パッケージ
１０００、２０００ 電子システム
１１００ 半導体チップ
１１００Ｆ、１１００Ｓ 第１、第２構造体
１１０１ 入出力パッド
１１１０ デコーダ回路
１１１５、１１２５ 第１、第２連結配線
１１２０ ページバッファ
１１３０ ロジック回路
１１３５ 入出力連結配線
１２００ コントローラ
１２１０ プロセッサ
１２２０ ＮＡＮＤコントローラ
１２２１ ＮＡＮＤインターフェース
１２３０ ホストインターフェース
２００１ メイン基板
２００２ コントローラ
２００３ 半導体パッケージ
２００３ａ、２００３ｂ 第１、第２半導体パッケージ
２００４ ＤＲＡＭ
２００５ 配線パターン
２００６ コネクタ
２１００ パッケージ基板
２１３０ パッケージ上部パッド
２２００ チップスタック構造体
２２０１ 入出力パッド
２３００ 接着層
２４００ 連結構造体
２５００ モールディング層
ＡＤＤＲ アドレス
ＢＬ ビットライン
ＢＬＫ１～ＢＬＫｎ メモリセルブロック
Ｃ＿ＡＤＤＲ カラムアドレス
ＣＡＳ セルアレイ構造体
ＣＡＳ１、ＣＡＳ２ 第１、第２セルアレイ構造体
ＣＨ チャネルホール
ＣＭＤ コマンド
ＣＳＬ 共通ソースライン
ＣＳＴＲ メモリセルストリング
ＣＴＲＬ 制御信号
ＣＴＲＬ＿ＢＩＡＳ 制御信号
ＤＡＴＡ データ
ＤＬｓ データライン
ＧＳＬ 接地選択ライン
ＧＳＴ 接地選択トランジスタ
ＬＬ１、ＬＬ２ 第１、第２ゲート下部ライン
ＬＴ１、ＬＴ２ 第１、第２下部トランジスタ
ＭＣ、ＭＣ１～ＭＣｎ メモリセルトランジスタ
ＭＣＡ メモリセルアレイ
ＭＣＡ１、ＭＣＡ２ 第１、第２メモリセルアレイ
ＭＣＴ メモリセルトランジスタ
ＭＳ メモリセルストリング
ＰＣ１、ＰＣ２ 第１、第２周辺回路
ＰＣＳ 周辺回路構造体
ＰＣＳ１ 第１周辺回路構造体
ＰＣＴＬ 制御信号
ＰＳ１、ＰＳ２ 第１、第２パネル構造体
Ｒ＿ＡＤＤＲ ロウアドレス
ＳＳＬ ストリング選択ライン
ＳＳＴ ストリング選択トランジスタ
ＵＬ１、ＵＬ２ 第１、第２ゲート上部ライン
ＵＴ１、ＵＴ２ 第１、第２上部トランジスタ
ＷＬ、ＷＬ１～ＷＬｎ ワードライン
ＷＳ１、ＷＳ２ 第１、第２ウェーハ
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】