特開 2024-87967 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024087967

(43)【公開日】2024-07-02

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240625BHJP

   H01L 29/12 20060101ALI20240625BHJP

   H01L 29/861 20060101ALI20240625BHJP

【ＦＩ】

H01L29/78 657D

H01L29/78 652K

H01L29/78 653A

H01L29/78 652M

H01L29/78 652F

H01L29/78 652S

H01L29/78 652T

H01L29/91 D

H01L29/91 F

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2022202893

(22)【出願日】2022-12-20

(71)【出願人】

【識別番号】000106276

【氏名又は名称】サンケン電気株式会社

(74)【代理人】

【識別番号】100097113

【弁理士】

【氏名又は名称】堀 城之

(74)【代理人】

【識別番号】100162363

【弁理士】

【氏名又は名称】前島 幸彦

(72)【発明者】

【氏名】近藤 太郎

(57)【要約】

【課題】パワーＭＯＳＦＥＴと同一の半導体基板に形成されたフリーホイールダイオードによってパワーＭＯＳＦＥＴの保護を十分に行う。
【解決手段】トレンチ１０Ａ、１０Ｂに関わる構造は、ＭＯＳＦＥＴとして機能する。トレンチ１０Ｃ側においても、ゲート酸化膜１４Ｄ、第２ゲート電極１５Ｂが設けられている。ゲート酸化膜１４Ｄはゲート酸化膜１４Ａよりも薄く形成されている。トレンチ１０Ｃの上には、第２ゲート制御用電極１９が形成され、第２ゲート電極１５Ｂと第２ゲート制御用電極１９は接続され、第２ゲート制御用電極１９とソース電極１８とは、抵抗素子Ｒを介して接続される。ソース電位がドレイン電位よりも高い場合に、トレンチ１０Ｃで形成される疑似的なＭＯＳＦＥＴはオンとなり、第２ゲート電位の絶対値はソース電位よりも小さくなり、フリーホイールダイオードの耐圧を高めることができる。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１の導電型をもつ半導体材料で構成された第１の半導体層と、前記第１の導電型と逆の第２の導電型をもち前記第１の半導体層の上に形成された第２の半導体層と、を具備し、表面側から前記第２の半導体層を貫通し前記第１の半導体層に達するように掘下げられた第１の溝が設けられ、表面側において前記第１の溝と接するように部分的に前記第１の溝の延伸方向に沿って形成された前記第１の導電型をもつ第１ソース領域が形成された半導体基板が用いられ、
前記半導体基板の表面側において、前記第２の半導体層及び前記第１ソース領域と接続され金属で構成された第１主電極と、
前記半導体基板の裏面側において前記第１の半導体層と接続された第２主電極と、
前記第１の溝内において第１ゲート絶縁膜を挟んで前記第１の溝の内面と対向する第１ゲート電極と、
を具備し、
前記第１主電極と前記第２主電極との間を流れる電流が、前記第１ゲート電極の電位によって制御される半導体装置であって、
前記半導体基板において前記第１の溝から離間した箇所に表面側から掘下げられた第２の溝と、
表面側において前記第２の溝と接するように部分的に前記第２の溝の延伸方向に沿って形成された前記第１の導電型をもつ第２ソース領域と、
前記半導体基板の表面側において前記第２の半導体層及び前記第２ソース領域と接続され金属で構成され、かつ前記第１主電極とは分離された第２ゲート制御用電極と、
前記第２の溝内において前記第１ゲート絶縁膜よりも薄い第２ゲート絶縁膜を挟んで前記第２の溝の内面と対向する第２ゲート電極と、
を具備し、
前記第２ゲート制御用電極は、前記第２ゲート電極と接続され、かつ抵抗素子を介して前記第１主電極と接続されたことを特徴とする半導体装置。

【請求項2】

前記第１主電極は、平面視において前記第１の溝の延伸方向において前記第１ソース領域の一部のみと接触し、前記抵抗素子は、前記第１ソース領域における前記第１主電極と接触しない領域を用いて形成された、
又は
前記第２ゲート制御用電極は、平面視において前記第２の溝の延伸方向において前記第２ソース領域の一部のみと接触し、前記抵抗素子は、前記第２ソース領域における前記第２ゲート制御用電極と接触しない領域を用いて形成された、
ことを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記半導体基板の厚さ方向において、
前記第１の半導体層と前記第２の半導体層の間に、前記第１の導電型をもち前記第１の半導体層よりも不純物濃度が低く、かつ前記第１の半導体層よりも薄い第３の半導体層が挿入されたことを特徴とする請求項１又は２に記載の半導体装置。

【請求項4】

前記第１の溝において、前記第１の半導体層、前記第２の半導体層、及び前記第１ゲート電極と絶縁され前記第１主電極と電気的に接続されたシールド電極が、前記第１ゲート電極の下側に設けられたことを特徴とする請求項１又は２に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体基板の表面に形成されたトレンチ（溝）内に制御電極が設けられた半導体装置の構造に関する。

【背景技術】

【0002】

半導体基板の表面側と裏面側との間の電流のオン・オフがゲート電極の電位で制御される半導体装置（パワー半導体素子：パワーＭＯＳＦＥＴ、ＩＧＢＴ等）が用いられている。こうした半導体装置においては、ゲート電極（制御電極）の電位によってゲート電極と対向する半導体層に形成されるチャネルが電流の経路となり、チャネルのオン・オフが制御されることによって、電流のオン・オフが制御される。また、半導体基板の表面側にトレンチ（溝）が形成され、ゲート電極がこのトレンチ内に設けられたトレンチ型の素子は、セルの微細化が容易であり、かつオン時の抵抗（オン抵抗）を低減することができるために、特に好ましく用いられている。トレンチ型の素子においては、トレンチの内壁に薄いゲート酸化膜（ゲート絶縁膜）が形成され、トレンチの内壁を構成する半導体層とゲート電極とは、このゲート酸化膜を介して対向し、半導体層におけるこの部分におけるチャネルのオン・オフがゲート電極の電位（ゲート電位）で制御される。

【0003】

例えば、ｎチャネル型のパワーＭＯＳＦＥＴにおいては、ｎ型のドリフト層の上にｐ型のボディ層が形成され、ボディ層の上側に高濃度のｎ型のソース領域が形成される。トレンチはソース領域及びボディ領域を貫通するように形成され、オン時の電流は、ボディ層に形成されたチャネルを介して、ソース領域とドリフト層の間を流れ、更にドリフト層を厚さ方向に縦断してドレインに流れる。ここで、ボディ層とドリフト層との間にはｐｎ接合が形成されるため、この部分はダイオード（ボディダイオード）として機能する。パワーＭＯＳＦＥＴの通常動作時においては、ソース（ボディ層側の主電極）よりもドレイン（ドリフト層側の主電極）の電位が高くされるために、ボディダイオードは逆バイアスとなり、ボディ層とドリフト層の間のｐｎ接合は導通せず、ボディ層に形成されたチャネルを介してのみ、電流が流れる。このため、ゲート電位によるチャネルのオン・オフの制御によって、ソースとドレインの間に流れる電流のオン・オフを制御することができる。

【0004】

一方、例えばこうしたパワーＭＯＳＦＥＴの負荷としてコイル等のインダクタを接続し、そのオン・オフの切り替えの制御を行う場合には、パワーＭＯＳＦＥＴがオンからオフ状態となった直後において、過渡的にソースの電位がドレインの電位よりも大幅に高くなる状況が発生しうる。こうした場合に、パワーＭＯＳＦＥＴが過電流によって破壊することを抑制するために、ソース電位がドレイン電位よりも高くなった場合に順バイアスとなるようなダイオード（フリーホイールダイオード）を接続し、こうした場合に電流をフリーホイールダイオードに流してパワーＭＯＳＦＥＴからバイパスさせることが好ましい。前記のような通常動作時には、ドレイン側の電位が高くなるためにフリーホイールダイオードは逆バイアスとなり、フリーホイールダイオードを介して電流は流れず、これによるパワーＭＯＳＦＥＴの動作は影響を受けない。

【0005】

このようなフリーホイールダイオードの特性（極性）は、上記のボディダイオードと同様であるため、ボディダイオードをフリーホイールダイオードとして用いることもできる。ただし、ボディダイオードはパワーＭＯＳＦＥＴにおけるボディ層とドリフト層によるｐｎ接合で形成され、ボディ層とドリフト層は共にパワーＭＯＳＦＥＴにおける通常のオン・オフ動作に適合するように設定されるため、フリーホイールダイオードとして最適となるようにボディ層とドリフト層を構成することは一般的には困難である。このため、ボディダイオードとは別に、ボディダイオードと同じ極性で同様にダイオードとして機能し、かつよりフリーホイールダイオードとして好ましい特性をもつ部分を同一の半導体基板に設け、ソース電位が高くなった場合には、ボディダイオードとこのダイオードに電流が流れる構成とすることが特に好ましい。

【0006】

ここで、このようなフリーホイールダイオードとしては、順方向で充分に電流が流せることが好ましいが、一般的に、ダイオードは順方向でも電圧がＶＦ（順方向電圧）以下では、逆方向の場合と同様に僅かな電流しか流れない。ボディダイオードを構成するＳｉのｐｎ接合においては、一般的にはＶＦは０．７Ｖ程度であるのに対して、フリーホイールダイオードとしては、ＶＦがより小さいことが望まれる。

【0007】

このため、特許文献１には、パワーＭＯＳＦＥＴにおけるボディダイオードとは別に、このようなＶＦが小さなダイオードとして機能する部分をパワーＭＯＳＦＥＴと同一チップ上に形成した半導体装置が記載されている。ここでは、複数のトレンチが形成され、一部のトレンチにパワーＭＯＳＦＥＴが、他のトレンチにこのようなダイオードとして機能する部分が、それぞれ形成される。

【0008】

図５は、この半導体装置９の構造を示す断面図である。この半導体装置９は、ｎチャネル型のパワーＭＯＳＦＥＴと前記のようなダイオードとして機能する部分が組み合わされており、パワーＭＯＳＦＥＴと、ダイオードとして機能する部分は、共に共通の半導体基板に形成されたトレンチを用いて形成されている。図１において、半導体材料（Ｓｉ）で構成された半導体基板１０において、３つのトレンチ（溝）１０Ａ～１０Ｃが右から順に、表面（上面）側から掘り下げられて形成されており、右側のトレンチ１０Ａ、１０ＢはＭＯＳＦＥＴとして機能し、左側のトレンチ１０Ｃはダイオードとして機能する。図５においては、これらのトレンチの延伸方向に垂直な断面が示されている。

【0009】

この半導体基板１０においては、ｎ型（第１の導電型）のドリフト層（第１の半導体層）１１の上側に、ｐ型（第２の導電型）のボディ層（第２の半導体層）１２が積層して形成される。トレンチ１０Ａ～１０Ｃは、半導体基板１０の表面側からボディ層１２を貫通し、その底面がドリフト層１１中に来るように形成される。半導体基板１０の表面におけるボディ層１２には、トレンチ１０Ａ～１０Ｃの各々の両側に隣接して、高濃度のｎ型の層（ｎ^＋層）となるソース領域（第１ソース領域）１３Ａが選択的に形成されている。ボディ層１２は、ドリフト層１１の上にエピタキシャル成長、又はボディ層１２が表面に設けられた状態の半導体基板１０の表面にイオン注入等を行うことによって、形成することができる。ソース領域１３Ａは、ボディ層１２の表面に局所的にイオン注入を行うことによって形成することができる。

【0010】

図５においては、トレンチ１０Ｂに関わる構成要素のみに符号が設けられており、トレンチ１０Ａに関わる構造はトレンチ１０に関わる構造と同一である。トレンチ１０Ａ、１０Ｂ（第１の溝）は、その内面にゲート酸化膜（第１ゲート絶縁膜）１４Ａが形成された状態で、上側の第１ゲート電極（制御電極）１５Ａ、下側のシールド電極１６によって埋め込まれている。第１ゲート電極１５Ａ、シールド電極１６は、共に導電性の金属材料、あるいは高濃度に不純物が添加された導電性の高い多結晶シリコンで構成されている。また、第１ゲート電極１５Ａは、その側方にソース領域１３、ボディ層１２がありその底面がドリフト層１１がある高さにあるように設定される。シールド電極１６は、第１ゲート電極１５Ａよりも下側でドリフト層１１がある高さに設けられる。第１ゲート電極１５Ａとシールド電極１６の間は、酸化膜１４Ｂによって絶縁されているため、これらの電位は独立とされる。シールド電極１６とドリフト層１１の間は、酸化膜１４Ｃによって絶縁され、かつ、上記の構造により、シールド電極１６とボディ層１２との間も絶縁される。

【0011】

また、トレンチ１０Ａ、１０Ｂの上側には、第１ゲート電極１５Ａを上側から覆うように層間絶縁層１７Ａが局所的に厚く形成されている。ただし、ソース領域１３Ａのトレンチ１０Ａ、１０Ｂから離間した部分は層間絶縁層１７Ａには覆われない形態とされる。ゲート酸化膜１４Ａはトレンチ１０Ａの内面を構成する半導体基板１０を熱酸化することによって形成されたＳｉＯ_２で構成される。酸化膜１４Ｂ、１４Ｃ、層間絶縁層１７Ａも同様にＳｉＯ_２で構成されるが、これらは、ＣＶＤ法等によって、ゲート酸化膜１４Ａよりも厚く堆積して形成される。

【0012】

半導体基板１０の表面側（図中上側）は、全体にわたり、抵抗率の低い金属材料（Ａｌ等）で構成されたソース電極（第１主電極）２８で覆われる。上記のように層間絶縁層１７Ａが設けられるため、ソース電極２８は、半導体基板１０の表面でボディ層１２及び第１ソース領域１３Ａと接し、第１ゲート電極１５Ａとは絶縁される。また、シールド電極１６は、図示の範囲外でソース電極２８と接続される。

【0013】

一方、半導体基板１０の裏面側（図中下側）は、ドリフト層１１（ｎ型層）とオーミック接触する金属材料で構成されたドレイン電極（第２主電極）２０によって、全面にわたり覆われる。なお、ドレイン電極２０とドリフト層１１の間に高濃度のｎ型層を設けてもよい。

【0014】

以上の構造では、ソース電極２８、ドレイン電極２０、第１ゲート電極１５Ａの電位は独立に制御され、上記のようなトレンチ１０Ａ、１０Ｂに関わる構造は、ソース電極２８、ドレイン電極２０間に流れる電流のオン・オフが第１ゲート電極１５Ａに印加される電圧（ゲート電位）によって制御されるＭＯＳＦＥＴ（パワーＭＯＳＦＥＴ）として機能する。すなわち、ゲート電位によって、トレンチ１０Ａ、１０Ｂの内面を構成するボディ層１２におけるチャネルのオン・オフ（有無）を制御し、これによって第１ソース領域１３Ａとドリフト層１１の間の電子の流れのオン・オフ、これによるソース電極２８とドレイン電極２０間の電流のオン・オフが制御される。この際、通常の動作時にはソース電極２８は接地電位とされ、同様に接地電位とされるシールド電極１６をトレンチ１０Ａ内において第１ゲート電極１５の下側に設けることによって、帰還容量Ｃｒｓｓ（ゲート・ドレイン間の容量）を低減することができ、このパワーＭＯＳＦＥＴをより高速で動作させることができる。ただし、シールド電極１６を設けなくとも動作速度が十分である場合には、シールド電極１６を設けず、トレンチ１０Ａ、１０Ｂ内においてゲート酸化膜１４Ａを介して第１ゲート電極１５Ａのみを設けてもよい。この場合には、図１の構成よりもトレンチ１０Ａを浅くすることができる。

【0015】

左側のトレンチ１０Ｃにおいても、右側のトレンチ１０Ａ、１０Ｂ内のゲート酸化膜１４Ａ、第１ゲート電極１５Ａ、シールド電極１６、酸化膜１４Ｂ、１４Ｃ、層間絶縁層１７Ａと同様に、ゲート酸化膜（第２ゲート絶縁膜）１４Ｄ、第２ゲート電極１５Ｂ、シールド電極１６、酸化膜１４Ｂ、１４Ｃ、層間絶縁層１７Ｂが設けられている。表面側において、第１ソース領域１３Ａと同様に、ｎ^＋層である第２ソース領域１３Ｂも設けられている。ソース電極２８は、トレンチ１０Ａからトレンチ１０Ｃがある領域全体を覆うように形成され、トレンチ１０Ｃ付近でも、ボディ層１２及び第２ソース領域１３Ｂと接し、図示の範囲外でトレンチ１０Ｃ内のシールド電極１６と接続されている点についても同様である。

【0016】

ただし、ゲート酸化膜１４Ｄはゲート酸化膜１４Ａよりも薄く形成されている。また、トレンチ１０Ａ、１０Ｂでは層間絶縁層１７Ａによって第１ゲート電極１５Ａとソース電極２８とが絶縁されていたのに対し、トレンチ１０Ｃ上に形成された層間絶縁層１７Ｂには開口が形成され、この開口によって第２ゲート電極１５Ｂとソース電極２８は接続される。このため、トレンチ１０Ｃにおいては、トレンチ１０Ａ、１０Ｂとは異なる、第２ゲート電極１５Ｂを疑似的なゲートとする疑似的なＭＯＳＦＥＴが形成され、このＭＯＳＦＥＴはソース電極２８の電位（ソース電位）を疑似的なゲート電位として動作する。

【0017】

前記のように、ドレイン電位がソース電位よりも高い通常の動作の場合には、トレンチ１０Ａ、１０Ｂに関わる部分は、ＭＯＳＦＥＴとして動作し、ボディ層１２、ドリフト層１１で構成されるｐｎ接合（ボディダイオード）は逆バイアスとなる。一方、トレンチ１０Ｃにはゲート電位が印加される制御電極は設けられず、ソース電位（≦ドレイン電位）がこの疑似的なＭＯＳＦＥＴの疑似的なゲート電位となるため、ゲート電位に関わらずこの疑似的なＭＯＳＦＥＴはオフ状態となり、トレンチ１０Ａ、１０Ｂに関わる部分の動作はトレンチ１０Ｃに関わる部分の影響を受けない。

【0018】

一方、ソース電位がドレイン電位よりも高くなった場合には、前記のように、ボディ層１２、ドリフト層１１で構成されるｐｎ接合（ボディダイオード）が順バイアスとなるため、ソース電極２８、ドレイン電極２０間で、ゲート電位に関わらず電流が流れる。この点については、トレンチ１０Ａ、１０Ｂに関わる部分と、トレンチ１０Ｃに関わる部分とで共通である。ただし、トレンチ１０Ｃでは、疑似的なゲート電位は実際のソース電位であるため、この場合には、前記の疑似的なＭＯＳＦＥＴがオン状態となる。この際、ゲート酸化膜１４Ｄは薄く形成されるため、この疑似的なＭＯＳＦＥＴの閾値電圧Ｖｔは低い。すなわち、この疑似的なＭＯＳＦＥＴはソース電位がドレイン電位に対して僅かに正となった場合でも、オンとなる。このため、トレンチ１０Ｃに関わる部分で構成されるダイオードでは、実質的にＶＦが小さくなる。すなわち、この半導体装置９においては、実質的にＶＦが小さなフリーホイールダイオードが形成される。この際、このような２種類のトレンチ内の構造には共通の部分が多く用いられるため、単純な製造工程でこの半導体装置を製造することができる。

【0019】

更に、この構造においては、パワーＭＯＳＦＥＴとこのようなダイオードとして機能する部分とは同一の半導体基板（チップ）上に形成され、両者を接続するための長い配線等は用いられないため、不要なインダクタンス成分等が形成されることも抑制される。また、パワーＭＯＳＦＥＴやこのようにダイオードとして機能する部分に流すことのできる電流は、複数形成されたトレンチにおいて、パワーＭＯＳＦＥＴを構成するものとダイオードとして機能するものの振り分けの比率や、トレンチの間隔等によって調整することができる。

【0020】

同様の観点より、ダイオードとして機能する部分を上記と異なる構成とした半導体装置が、特許文献２に記載されている。この半導体装置においても、上記の場合と同様に、複数のトレンチが、ＭＯＳＦＥＴとして機能する部分と、上記のようなダイオードとして機能する部分とに区分される。特許文献１に記載の半導体装置とは異なり、後者のトレンチにおいては、ゲート酸化膜（ＭＯＳ構造）は形成されず、ショットキー電極がトレンチ側面と直接接するように形成されている。このため、この部分ではショットキーダイオードが形成されている。

【0021】

一般的にはショットキーダイオードのＶＦはｐｎ接合のＶＦよりも小さいため、この構造を用いることによっても、実質的にＶＦが小さなフリーホイールダイオードを得ることができる。また、この場合においても、共通に形成されたトレンチを用いることができるため、単純な製造工程でこの半導体装置を製造することができる。

【先行技術文献】

【特許文献】

【0022】

【特許文献1】米国特許出願公開第２０１０／００７８７０７号明細書

【特許文献2】特開２０１８－１３７３８９号公報

【発明の概要】

【発明が解決しようとする課題】

【0023】

特許文献２に記載の半導体装置において形成されるフリーホイールダイオードのＶＦは、形成されるショットキーダイオードのＶＦで定まる。前記のように、ショットキーダイオードのＶＦはｐｎ接合のＶＦよりも小さいものの、フリーホイールダイオードとしては、より小さなＶＦが要求された。すなわち、この場合にはＶＦを充分に小さくすることは困難であった。

【0024】

これに対し、特許文献１に記載の半導体装置においては、ダイオードとして機能するトレンチ１０Ｃ内のゲート酸化膜１４Ｄを、ＭＯＳＦＥＴとして機能するトレンチ１０Ａ、１０Ｂ内のゲート酸化膜１４Ａよりも充分に薄くすることによって、ＶＦを充分に小さくすることができる。しかしながら、この構造において、ソース電位が高くなった場合には、このゲート酸化膜１４Ｄ内の電界強度が高くなり、ゲート酸化膜１４Ｄが絶縁破壊しやすくなった。すなわち、この場合には、ＶＦは小さくなるものの、ソース電位に対しての耐圧が低くなった。

【0025】

このため、パワーＭＯＳＦＥＴと同一の半導体基板に形成されたフリーホイールダイオードによってパワーＭＯＳＦＥＴの保護を十分に行うことは困難であった。

【0026】

本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。

【課題を解決するための手段】

【0027】

本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、第１の導電型をもつ半導体材料で構成された第１の半導体層と、前記第１の導電型と逆の第２の導電型をもち前記第１の半導体層の上に形成された第２の半導体層と、を具備し、表面側から前記第２の半導体層を貫通し前記第１の半導体層に達するように掘下げられた第１の溝が設けられ、表面側において前記第１の溝と接するように部分的に前記第１の溝の延伸方向に沿って形成された前記第１の導電型をもつ第１ソース領域が形成された半導体基板が用いられ、前記半導体基板の表面側において、前記第２の半導体層及び前記第１ソース領域と接続され金属で構成された第１主電極と、前記半導体基板の裏面側において前記第１の半導体層と接続された第２主電極と、前記第１の溝内において第１ゲート絶縁膜を挟んで前記第１の溝の内面と対向する第１ゲート電極と、を具備し、前記第１主電極と前記第２主電極との間を流れる電流が、前記第１ゲート電極の電位によって制御される半導体装置であって、前記半導体基板において前記第１の溝から離間した箇所に表面側から掘下げられた第２の溝と、表面側において前記第２の溝と接するように部分的に前記第２の溝の延伸方向に沿って形成された前記第１の導電型をもつ第２ソース領域と、前記半導体基板の表面側において前記第２の半導体層及び前記第２ソース領域と接続され金属で構成され、かつ前記第１主電極とは分離された第２ゲート制御用電極と、前記第２の溝内において前記第１ゲート絶縁膜よりも薄い第２ゲート絶縁膜を挟んで前記第２の溝の内面と対向する第２ゲート電極と、を具備し、前記第２ゲート制御用電極は、前記第２ゲート電極と接続され、かつ抵抗素子を介して前記第１主電極と接続されたことを特徴とする。
本発明の半導体装置において、前記第１主電極は、平面視において前記第１の溝の延伸方向において前記第１ソース領域の一部のみと接触し、前記抵抗素子は、前記第１ソース領域における前記第１主電極と接触しない領域を用いて形成された、又は前記第２ゲート制御用電極は、平面視において前記第２の溝の延伸方向において前記第２ソース領域の一部のみと接触し、前記抵抗素子は、前記第２ソース領域における前記第２ゲート制御用電極と接触しない領域を用いて形成された、ことを特徴とする。
本発明の半導体装置は、前記半導体基板の厚さ方向において、前記第１の半導体層と前記第２の半導体層の間に、前記第１の導電型をもち前記第１の半導体層よりも不純物濃度が低く、かつ前記第１の半導体層よりも薄い第３の半導体層が挿入されたことを特徴とする。
本発明の半導体装置は、前記第１の溝において、前記第１の半導体層、前記第２の半導体層、及び前記第１ゲート電極と絶縁され前記第１主電極と電気的に接続されたシールド電極が、前記第１ゲート電極の下側に設けられたことを特徴とする。

【発明の効果】

【0028】

本発明は以上のように構成されているので、パワーＭＯＳＦＥＴと同一の半導体基板に形成されたフリーホイールダイオードによってパワーＭＯＳＦＥＴの保護を十分に行うことができる。

【図面の簡単な説明】

【0029】

【図1】本発明の第１の実施の形態に半導体装置の断面図である。

【図2】本発明の実施の形態に係る半導体装置の斜視断面図である。

【図3】実施例と従来例におけるフリーホイールダイオードの順バイアス時の特性をシミュレーションによって算出した結果である。

【図4】本発明の第１の実施の形態に半導体装置の変形例の断面図である。

【図5】従来の半導体装置の断面図である。

【発明を実施するための形態】

【0030】

以下、本発明の実施の形態となる半導体装置について説明する。この半導体装置１においても、パワーＭＯＳＦＥＴとして機能する部分と、フリーホイールダイオードとして機能する部分とが、それぞれトレンチを用いて形成される。これらの各々の部分の基本構造は、特許文献１に記載された半導体装置と同様であるが、特にこれらの部分の間の接続に特徴を有する。

【0031】

図１は、本発明の実施の形態に係る半導体装置１の構造を示す断面図であるが、ここでは一部が構造ではなく回路記号で示されている。前記の半導体装置９と同様に、この半導体装置１においても半導体基板１０中にトレンチ１０Ａ～１０Ｃが形成され、これに対応して半導体基板１０中に、ｎ型（第１の導電型）のドリフト層（第１の半導体層）１１、ｐ型（第２の導電型）のボディ層（第２の半導体層）１２、高濃度のｎ型の層（ｎ^＋層）となる第１ソース領域１３Ａ、第２ソース領域１３Ｂが形成されている。ドリフト層１１（ｎ型）、ボディ層１２（ｐ型）、第１ソース領域１３Ａ、第２ソース領域１３Ｂ（ｎ型）の不純物濃度は、それぞれ例えば１０^１６ｃｍ^－３、１０^１５ｃｍ^－３、１０^１９ｃｍ^－３程度である。

【0032】

また、トレンチ１０Ａ、１０Ｂ（第１の溝）内では、ゲート酸化膜（第１ゲート絶縁膜）１４Ａ、第１ゲート電極（制御電極）１５Ａ、シールド電極１６、酸化膜１４Ｂ、１４Ｃが形成されている。また、トレンチ１０Ａ、１０Ｂの上側には、層間絶縁層１７Ａ、第１ソース領域１３Ａ及びボディ層１２と接するようにソース電極（第１主電極）１８が形成される。半導体基板１０の裏面側に、ドレイン電極（第２主電極）２０も形成される。このため、前記の半導体装置９と同様に、トレンチ１０Ａ、１０Ｂに関わる構造は、同様にパワーＭＯＳＦＥＴとして機能する。また、ボディ層１２とドリフト層１１の間で、フリーホイールダイオードとして機能するダイオード（ボディダイオード）が形成される点も同様である。また、シールド電極１６は場合によっては不要である点についても同様である。

【0033】

このため、トレンチ１０Ａ、１０Ｂに関わる動作は、前記の半導体装置９と変わるところがない。すなわち、通常の動作では、ソース電位は接地電位とされ、ドレイン電位が正側とされる。ゲート電位（第１ゲート電極１５Ａの電位）によって、ソース電極１８とドレイン電極２０間の電流のオン・オフが制御される。また、ソース電位がドレイン電極よりも高くなった場合には、ボディ層１２とドリフト層１１の間で構成されるボディダイオードが順バイアスとなるため、ゲート電位と無関係に、ソース電極１８とドレイン電極２０間で電流が流れる。

【0034】

一方、トレンチ１０Ｃ側においても、前記の半導体装置９と同様に、ゲート酸化膜（第２ゲート絶縁膜）１４Ｄ、第２ゲート電極１５Ｂ、シールド電極１６、酸化膜１４Ｂ、１４Ｃ、層間絶縁層１７Ｂが設けられている。ここで、ゲート酸化膜１４Ｄがゲート酸化膜１４Ａよりも薄く形成されている点についても同様である。このため、トレンチ１０Ｃに関わる構造によって、フリーホイールダイオードとして機能する部分が構成される点についても同様である。

【0035】

ただし、前記の半導体装置９においては、ソース電極２８はトレンチ１０Ａ～１０Ｃの全てを覆うように形成されていたのに対し、この半導体装置１においては、ソース電極１８（ソース電位が印加される電極）は、トレンチ１０Ａ、１０Ｂの上のみに形成される。一方、トレンチ１０Ｃの上には、ソース電極１８とは分断された第２ゲート制御用電極１９が、ソース電極１８と同様に形成されている。第２ゲート制御用電極１９は、前記の半導体装置９におけるソース電極２８と同様に、トレンチ１０Ｃに隣接するボディ層１２及び第２ソース領域１３Ｂと電気的に接続されているる。第２ゲート制御用電極１９は、ソース電極１８、２８と同様に金属で形成される。このため、実際には、図５におけるソース電極２８をパターニングして、図１におけるソース電極１８と第２ゲート制御用電極１９の２つに分断してこれらを形成することができる。

【0036】

また、前記の半導体装置９と同様に、層間絶縁層１７Ｂに形成された開口を介して、第２ゲート電極１５Ｂと第２ゲート制御用電極１９は接続される。このため、トレンチ１０Ｃにおいては、トレンチ１０Ａ、１０Ｂ側とは異なる、第２ゲート電極１５Ｂをゲートとする疑似的なＭＯＳＦＥＴが形成されることも同様である。ただし、半導体装置９においてはこの疑似的なＭＯＳＦＥＴの疑似的なゲート電位はソース電位（ソース電極２８の電位）であったのに対して、この半導体装置１においては、この疑似的なゲート電位は、第２ゲート制御用電極１９の電位（第２ゲート電位）となり、これは、ソース電位（ソース電極１８の電位）とは異なる。

【0037】

ここで、図１において回路記号で示されるように、左側の第２ゲート制御用電極１９と右側のソース電極１８とは、抵抗素子Ｒを介して接続される。このため、ソース電位が変動した場合に、第２ゲート電位とソース電位は連動して変化するものの、ソース電位がドレイン電位よりも高い場合に、第２ゲート電位は、抵抗素子Ｒによる電圧降下の分だけソース電位よりも低くなる。一方、ソース電位≦ドレイン電位となる通常動作の場合には、この疑似的なＭＯＳＦＥＴは常時オフとなり、ボディダイオードも逆バイアスとなるため、トレンチ１０Ｃに関わる部分は、パワーＭＯＳＦＥＴの動作には影響しない。

【0038】

このように、ソース電位がドレイン電位よりも高い場合に、第２ゲート電位はソース電位より低くなるものの、その極性は同様であるため、ここで形成される疑似的なＭＯＳＦＥＴはオンとなり、半導体装置９の場合と同様に、トレンチ１０Ｃで形成されるダイオードのＶＦを小さくすることができる。ただし、第２ゲート電位の絶対値は、抵抗素子Ｒによる電圧降下の分だけソース電位よりも小さくなるため、ゲート酸化膜１４Ｄ中の最大電界強度を半導体装置９と比べて低下させることができる。このため、この場合に形成されるフリーホイールダイオードの順バイアス時の耐圧を高めることができる。

【0039】

抵抗素子Ｒの半導体基板１０上での具体的形態について説明する。図２は、この抵抗素子Ｒが形成された半導体装置１の部分的な構造を示す、斜め上側からみた斜視断面図であり、ここで断面として示された部分は図１に対応する。ここでは、便宜上第１ソース領域１３Ａ、第２ソース領域１３Ｂ以外のハッチングは省略されている。また、斜視で示された上面側の構造においては、図１におけるソース電極１８、第２ゲート制御用電極１９、第１ソース領域１３Ａ、第２ソース領域１３Ｂの斜視図が示されている。

【0040】

前記の通り、半導体基板１０の上側に形成されたソース電極１８（右側）と第２ゲート制御用電極１９（左側）は、分断されて形成されている。また、ここで示されるように、ソース電極１８、第２ゲート制御用電極１９は、共に紙面手前側のＬ１の範囲でのみ形成され、これより紙面奥側の領域には形成されていない。これに対して、トレンチ１０Ａ～１０Ｃは紙面手前側から奥側の領域にかけて連続的に形成され、第１ソース領域１３Ａ、第２ソース領域１３Ｂも、平面視において細長い形態で各トレンチに沿って紙面奥側に向かって複数が並行に連続的に延伸する。この形態は、通常知られるトレンチ型のパワーＭＯＳＦＥＴにおけるものと同様である。

【0041】

ソース電極１８、第２ゲート制御用電極１９は、抵抗率が小さな金属で構成されるのに対して、第１ソース領域１３Ａ、第２ソース領域１３Ｂは例えば１０^１９ｃｍ^－３程度の不純物濃度とされたｎ^＋層（半導体層）である。このため、ソース電極１８、第２ゲート制御用電極１９の抵抗は無視できるのに対して、細長いソース領域１３Ａ、１３Ｂの特に長手方向（延伸方向）に沿った抵抗は無視できず、これを用いて抵抗素子Ｒを形成することができる。紙面手前側のＬ１の領域ではソース電極１８、第２ゲート制御用電極１９が存在するために、第１ソース領域１３Ａ、第２ソース領域１３Ｂの電位は一様となり、第１ソース領域１３Ａ、第２ソース領域１３Ｂを抵抗素子Ｒとして用いることができないが、図２におけるＬ１よりも紙面奥側の領域における第１ソース領域１３Ａ、第２ソース領域１３Ｂは、このような抵抗素子Ｒとして用いることができる。

【0042】

このため、図２において、トレンチ１０Ｂにおける左側の第１ソース領域１３Ａにおけるソース電極１８よりも奥側のＬ２の領域を挟んで離間した接続点Ｐ１と、トレンチ１０Ｃの右側の第２ソース領域１３Ｂにおける第２ゲート制御用電極１９よりも奥側のＬ２の領域を挟んで離間した接続点Ｐ２と、を配線Ｗによって接続すれば、ソース領域１３Ａ、１３Ｂの長手方向におけるＬ２の領域に対応した抵抗値（図中Ｒ_０１）の２倍の抵抗値をもつ抵抗素子Ｒを実質的に形成することができる。図２においては配線Ｗを模式化して示しているが、実際には、前記の層間絶縁層１７Ｂと同様に、上記の接続点を含む領域に絶縁層を形成した後に、接続点Ｐ１、Ｐ２に対応した箇所においてこの絶縁層に開口を形成し、ソース電極１８、第２ゲート制御用電極１９と同様の金属材料で配線Ｗをパターニングして形成すればよい。この配線Ｗも、実際には図５のソース電極２８をパターニングすることによって、ソース電極１８，第２ゲート制御用電極１９と同時に形成することができる。

【0043】

すなわち、トレンチ型のパワーＭＯＳＦＥＴに対しては、図１のようにソース電極１８、第２ゲート制御用電極１９を設け、第１ソース領域１３Ａ、第２ソース領域１３Ｂを用いて、これらの間に抵抗素子Ｒを接続した構成を容易に実現することができる。上記の例では、第１ソース領域１３Ａ、第２ソース領域１３Ｂのそれぞれを用いて抵抗Ｒ０１が形成され、抵抗素子Ｒは２つの抵抗Ｒ０１の直列接続となった。図２における接続点の位置を調整することによって、抵抗素子Ｒの抵抗値を調整することができる。また、配線Ｗの一端を第２ゲート制御用電極１９又はソース電極１８と接続してもよく、この場合には、第１ソース領域１３Ａ、第２ソース領域１３Ｂのうちの一方のみで抵抗素子Ｒが形成される。

【0044】

なお、前記の半導体装置９と同様に、上記の動作において、シールド電極１６は無関係である。このため、使用目的に対して上記の半導体装置１の動作速度が十分である場合には、各トレンチ内にシールド電極１６を設ける必要はない。

【0045】

実際に、ドレイン電極を接地、ソース電極を正側とした場合における、ソース・ドレイン間電圧ＶＳＤと、ソース・ドレイン間に流れる電流ＩＳ（フリーホイールダイオードの順方向電流）を、従来のｐｎ接合のみで形成されるボディダイオードを用いた場合（従来例）、図１の構造（実施例）の両方でシミュレーションによって計算した例を図３に示す。ここで、ドリフト層、ボディ層の不純物濃度はそれぞれ１０^１６～１０^１７ｃｍ^－３、１０^１７ｃｍ^－３、図１における抵抗素子Ｒは１０^３Ωとされた。

【0046】

この結果において、従来例では、フリーホイールダイオードはｐｎ接合のみで形成されるためにＶＦは０．７Ｖ程度であり、ＶＤＳが０．７Ｖを超えると急激に電流が流れる一方で、ＶＤＳが０．７Ｖ以下では逆方向と同程度の低電流しか流れない。これに対して、実施例では、前記のＶＦよりも小さい０．４Ｖ程度から電流が流れる。このため、実施例では、フリーホイールダイオードの順バイアス時において、特許文献１に記載の技術よりも、特にＶＤＳが小さな場合に大電流を流すことができる。前記のように、特許文献２に記載の技術においては、フリーホイールダイオードとしてショットキーダイオードが用いられるが、一般的にはショットキーダイオードのＶＦはｐｎ接合の場合の０．７Ｖよりも小さいものの、０．５Ｖ程度である。実施例では、０．４Ｖ程度から電流が流れるため、特許文献２に記載の技術よりも小さなＶＤＳで電流を流すことができる。特に、前記の半導体装置１では、抵抗素子Ｒの存在によってフリーホイールダイオードとして機能する部分に印加される電圧（順バイアス）が前記の半導体装置９より低下するものの、従来例と比べて特にＶＳＤが小さな場合に大きな電流を流すことができる。

【0047】

次に、上記の半導体装置１の変形例について説明する。前記のように、この半導体装置１においては、ソース電位が高くなった場合におけるトレンチ１０Ｃ内におけるゲート酸化膜（第２ゲート絶縁膜）１４Ｄ内の最大電界強度を低下させることができる。ただし、ここで、このゲート酸化膜１４Ｄにおいて最も最大電界強度が高くなる場所は、図２において点線で囲まれた領域Ｂ（第２ゲート電極１５Ｂの左右両側の下端部側）である。

【0048】

ソース電位がドレイン電位よりも高くなった場合には、第２ゲート電極１５Ｂとゲート酸化膜１４Ｄを挟んで対向するボディ層１２が空乏化し、かつこの空乏層中に（ｎ型）チャネルが形成されることによって、この疑似的なＭＯＳＦＥＴがオンとなる。一方、この空乏層はドリフト層１１（ｎ型層）とボディ層１２（ｐ型層）の間に形成された空乏層と結合する。第２ゲート電極１５Ｂとドレイン電極２０との間に印加される電界（電位）は、主にゲート酸化膜１４Ｄとこの空乏層中で分配されるため、ゲート酸化膜１４Ｄ中の最大電界強度を低下させるためには、この空乏層を広げることが有効である。ボディ層１２とドリフト層１１の境界から特にドリフト層１１側に広がる空乏層幅を広くするためには、ドリフト層１１の不純物濃度を低くすることが好ましい。

【0049】

一方、トレンチ１０Ａ、１０Ｂ側において、パワーＭＯＳＦＥＴがオンとなった場合には、オン電流はドリフト層１１を上下方向で流れるため、ドリフト層１１の不純物濃度を低くした場合には、このパワーＭＯＳＦＥＴのオン抵抗が高くなる。このため、単純にドリフト層１１の不純物濃度を低くすることは好ましくない。このため、ドリフト層１１の不純物濃度は１０^１６ｃｍ^－３程度でとされる。

【0050】

図４は、この点を考慮してゲート酸化膜１４Ｄ中の最大電界強度を低下させた半導体装置２の、図１に対応した断面図である。ここで用いられる半導体基板４０においては、ドリフト層１１とボディ層１２の間に、ドリフト層１１よりも低不純物濃度のｎ型層（ｎ^－層）である低不純物濃度層（第３の半導体層）１１Ａが形成されている。低不純物濃度層１１Ａが存在すること以外については、この構造は図１の半導体装置１と変わるところがない。ドリフト層１１の不純物濃度が１０^１６ｃｍ^－３程度である場合には、低不純物濃度層１１Ａの不純物濃度はこれよりも低く、例えば１０^１５ｃｍ^－３程度とされる。このため、前記の空乏層は、ドリフト層１１よりもボディ層１２に近い側にある低不純物濃度層１１Ａで広がりやすくなり、ゲート酸化膜１４Ｄ中の最大電界強度を図１の半導体装置１よりも更に低下させることができる。

【0051】

一方、特にトレンチ１０Ａ、１０Ｂ側では、高抵抗率となる低不純物濃度層１１Ａの存在によって、パワーＭＯＳＦＥＴのオン抵抗が高くなる。しかしながら、このオン抵抗は、近似的には不純物濃度層１１Ａによる成分とドリフト層１１による成分の和となるため、図４に示されるように、低不純物濃度層１１Ａをドリフト層１１と比べて充分薄くすれば、このオン抵抗の増大は僅かとなる。一方、このように低不純物濃度層１１Ａが薄くとも、低不純物濃度層１１Ａがボディ層１２と直接接していれば、前記のようなゲート酸化膜１４Ｄ中の最大電界強度を低下させる効果は大きい。

【0052】

低不純物濃度層１１Ａは、ボディ層１２と同様にエピタキシャル成長によって形成することができ、不純物濃度も、この成長の際に設定することができる。このため、この半導体装置２は、前記の半導体装置１において低不純物濃度層１１Ａを挿入する工程を加えるだけで製造することができる。この半導体装置２においては、前記のようにフリーホイールダイオードの順バイアス時において大きな電流を流すことができると共に、この際の耐圧を前記の半導体装置１よりも更に高めることができる。

【0053】

前記の例では、半導体基板を構成する半導体材料がＳｉであるものとしたが、同様にパワーＭＯＳＦＥＴが構成することができる限りにおいて、この半導体材料は任意である。例えば、上記のＳｉの代わりにＳｉＣを用いることができる。

【0054】

また、上記の例では、ドリフト層がｎ型（第１の導電型）、ボディ層がｐ型（第２の導電型）であるｎチャネル型のパワーＭＯＳＦＥＴについて記載されたが、これらの導電型を逆転したｐ型のパワーＭＯＳＦＥＴを同様に構成することができることも明らかである。

【符号の説明】

【0055】

１、２、９ 半導体装置
１０、４０ 半導体基板
１０Ａ、１０Ｂ トレンチ（第１の溝）
１０Ｃ トレンチ（第２の溝）
１１ ドリフト層（第１の半導体層）
１１Ａ 低不純物濃度層（第３の半導体層）
１２ ボディ層（第２の半導体層）
１３Ａ 第１ソース領域
１３Ｂ 第２ソース領域
１４Ａ ゲート酸化膜（第１ゲート絶縁膜）
１４Ｂ、１４Ｃ 酸化膜
１４Ｄ ゲート酸化膜（第２ゲート絶縁膜）
１５Ａ 第１ゲート電極
１５Ｂ 第２ゲート電極
１６ シールド電極
１７Ａ、１７Ｂ 層間絶縁層
１８、２８ ソース電極（第１主電極）
１９ 第２ゲート制御用電極
２０ ドレイン電極（第２主電極）
Ｒ 抵抗素子
Ｗ 配線

【図1】

【図2】

【図3】

【図4】

【図5】