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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024088115
(43)【公開日】2024-07-02
(54)【発明の名称】アレイ基板、表示装置及びアレイ基板の製造方法
(51)【国際特許分類】
H01L 29/786 20060101AFI20240625BHJP
G09F 9/30 20060101ALI20240625BHJP
H01L 29/41 20060101ALI20240625BHJP
【ＦＩ】
H01L29/78 616T
G09F9/30 337
G09F9/30 338
G09F9/30 348A
H01L29/44 S
H01L29/78 612C
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2022203131
(22)【出願日】2022-12-20
(71)【出願人】
【識別番号】520487808
【氏名又は名称】シャープディスプレイテクノロジー株式会社
(74)【代理人】
【識別番号】110001036
【氏名又は名称】弁理士法人暁合同特許事務所
(72)【発明者】
【氏名】松本 龍児
(72)【発明者】
【氏名】市川 雅士
(72)【発明者】
【氏名】近間 義雅
(72)【発明者】
【氏名】寺内 崇
【テーマコード（参考）】
4M104
5C094
5F110
【Ｆターム（参考）】
4M104AA01
4M104AA03
4M104AA08
4M104AA09
4M104BB02
4M104BB04
4M104BB14
4M104BB16
4M104BB18
4M104CC01
4M104DD62
4M104DD65
4M104EE17
4M104FF06
4M104FF13
4M104GG09
4M104GG14
4M104HH13
5C094AA42
5C094AA43
5C094BA03
5C094DA13
5C094DA15
5C094DB04
5C094EA04
5C094FA03
5C094FB05
5C094GB10
5F110AA16
5F110AA26
5F110BB02
5F110CC07
5F110DD02
5F110EE02
5F110EE03
5F110EE04
5F110EE06
5F110EE14
5F110EE30
5F110FF02
5F110FF03
5F110GG01
5F110GG02
5F110GG15
5F110GG19
5F110GG26
5F110GG32
5F110HK02
5F110HK03
5F110HK04
5F110HK06
5F110HK21
5F110HM02
5F110HM03
5F110HM05
5F110NN23
5F110NN24
5F110NN44
5F110QQ02
5F110QQ16
(57)【要約】
【課題】第１には、ソース電極及びドレイン電極の各側面の傾斜角を制御し、第２には、歩留まりを改善し、フォトレジスト膜を露光・現像するプロセスを削減する。
【解決手段】アレイ基板２１は、第１導電膜からなるゲート電極２４Ａと、第１導電膜の上層側に配される第１絶縁膜３２と、第１絶縁膜３２の上層側に配される半導体膜からなる半導体部２４Ｄと、半導体膜の上層側に配される第２導電膜からなるソース電極２４Ｂと、第２導電膜のうち、ソース電極２４Ｂとは別の部分からなるドレイン電極２４Ｃと、第２導電膜のうち、ソース電極２４Ｂ及びドレイン電極２４Ｃとは別の部分からなるソース配線２７と、第１絶縁膜３２の上層側に配されて透光性を有する第３導電膜からなる画素電極２５と、第２導電膜及び第３導電膜の上層側に配される第２絶縁膜３３と、を備え、ソース配線２７は、側面２７Ａの傾斜角が第１角度θ１とされ、ソース電極２４Ｂ及びドレイン電極２４Ｃの各側面２４Ｂ１，２４Ｃ１の傾斜角が第１角度θ１よりも小さい第２角度θ２とされる。
【選択図】図５
【解決手段】アレイ基板２１は、第１導電膜からなるゲート電極２４Ａと、第１導電膜の上層側に配される第１絶縁膜３２と、第１絶縁膜３２の上層側に配される半導体膜からなる半導体部２４Ｄと、半導体膜の上層側に配される第２導電膜からなるソース電極２４Ｂと、第２導電膜のうち、ソース電極２４Ｂとは別の部分からなるドレイン電極２４Ｃと、第２導電膜のうち、ソース電極２４Ｂ及びドレイン電極２４Ｃとは別の部分からなるソース配線２７と、第１絶縁膜３２の上層側に配されて透光性を有する第３導電膜からなる画素電極２５と、第２導電膜及び第３導電膜の上層側に配される第２絶縁膜３３と、を備え、ソース配線２７は、側面２７Ａの傾斜角が第１角度θ１とされ、ソース電極２４Ｂ及びドレイン電極２４Ｃの各側面２４Ｂ１，２４Ｃ１の傾斜角が第１角度θ１よりも小さい第２角度θ２とされる。
【選択図】図５
【特許請求の範囲】
【請求項1】
第１導電膜からなるゲート電極と、
前記第１導電膜の上層側に配される第１絶縁膜と、
前記第１絶縁膜の上層側に配される半導体膜からなり、少なくとも一部が前記ゲート電極と重畳して配される半導体部と、
前記半導体膜の上層側に配される第２導電膜からなり、前記半導体部の一部と重畳して配されるソース電極と、
前記第２導電膜のうち、前記ソース電極とは別の部分からなり、前記ソース電極と間隔を空けた位置にて前記半導体部の一部と重畳して配されるドレイン電極と、
前記第２導電膜のうち、前記ソース電極及び前記ドレイン電極とは別の部分からなり、前記ソース電極に連なるソース配線と、
前記第１絶縁膜の上層側に配されて透光性を有する第３導電膜からなり、前記ドレイン電極に接続され、前記ソース配線との間に間隔を空けて配される画素電極と、
前記第２導電膜及び前記第３導電膜の上層側に配される第２絶縁膜と、を備え、
前記ソース配線は、側面の傾斜角が第１角度とされ、
前記ソース電極及び前記ドレイン電極の各側面の傾斜角が前記第１角度よりも小さい第２角度とされるアレイ基板。
前記第１導電膜の上層側に配される第１絶縁膜と、
前記第１絶縁膜の上層側に配される半導体膜からなり、少なくとも一部が前記ゲート電極と重畳して配される半導体部と、
前記半導体膜の上層側に配される第２導電膜からなり、前記半導体部の一部と重畳して配されるソース電極と、
前記第２導電膜のうち、前記ソース電極とは別の部分からなり、前記ソース電極と間隔を空けた位置にて前記半導体部の一部と重畳して配されるドレイン電極と、
前記第２導電膜のうち、前記ソース電極及び前記ドレイン電極とは別の部分からなり、前記ソース電極に連なるソース配線と、
前記第１絶縁膜の上層側に配されて透光性を有する第３導電膜からなり、前記ドレイン電極に接続され、前記ソース配線との間に間隔を空けて配される画素電極と、
前記第２導電膜及び前記第３導電膜の上層側に配される第２絶縁膜と、を備え、
前記ソース配線は、側面の傾斜角が第１角度とされ、
前記ソース電極及び前記ドレイン電極の各側面の傾斜角が前記第１角度よりも小さい第２角度とされるアレイ基板。
【請求項2】
請求項１記載のアレイ基板と、
前記アレイ基板に対して対向配置される対向基板と、を備える表示装置。
前記アレイ基板に対して対向配置される対向基板と、を備える表示装置。
【請求項3】
半導体膜を成膜し、
前記半導体膜の上層側に第１導電膜を成膜し、
前記第１導電膜の上層側にフォトレジスト膜を成膜し、前記フォトレジスト膜を露光・現像して第１レジスト部と前記第１レジスト部よりも膜厚が小さい第２レジスト部とを形成し、
前記第１レジスト部及び前記第２レジスト部をマスクとして前記第１導電膜及び前記半導体膜をエッチングし、前記半導体膜からなる半導体部と、前記第１導電膜からなり前記半導体部と重畳する電極部と、前記第１導電膜からなり前記電極部に連なる配線と、を設け、
前記第２レジスト部を除去し、
前記第１レジスト部をマスクとして前記第１導電膜をエッチングし、前記半導体部の一部と重畳して前記配線に連なる第１電極と、前記第１電極と間隔を空けた位置にて前記半導体部の一部と重畳する第２電極と、を設け、
前記第１導電膜の上層側に第１絶縁膜を成膜し、
前記第１レジスト部及び前記第２レジスト部をマスクとして前記第１導電膜をエッチングし、または前記第１レジスト部をマスクとして前記第１導電膜をエッチングして、前記配線の側面の傾斜角を第１角度とし、
前記第１レジスト部をマスクとして前記第１導電膜をエッチングして、前記第１電極及び前記第２電極の各側面の傾斜角を前記第１角度よりも小さい第２角度とするアレイ基板の製造方法。
前記半導体膜の上層側に第１導電膜を成膜し、
前記第１導電膜の上層側にフォトレジスト膜を成膜し、前記フォトレジスト膜を露光・現像して第１レジスト部と前記第１レジスト部よりも膜厚が小さい第２レジスト部とを形成し、
前記第１レジスト部及び前記第２レジスト部をマスクとして前記第１導電膜及び前記半導体膜をエッチングし、前記半導体膜からなる半導体部と、前記第１導電膜からなり前記半導体部と重畳する電極部と、前記第１導電膜からなり前記電極部に連なる配線と、を設け、
前記第２レジスト部を除去し、
前記第１レジスト部をマスクとして前記第１導電膜をエッチングし、前記半導体部の一部と重畳して前記配線に連なる第１電極と、前記第１電極と間隔を空けた位置にて前記半導体部の一部と重畳する第２電極と、を設け、
前記第１導電膜の上層側に第１絶縁膜を成膜し、
前記第１レジスト部及び前記第２レジスト部をマスクとして前記第１導電膜をエッチングし、または前記第１レジスト部をマスクとして前記第１導電膜をエッチングして、前記配線の側面の傾斜角を第１角度とし、
前記第１レジスト部をマスクとして前記第１導電膜をエッチングして、前記第１電極及び前記第２電極の各側面の傾斜角を前記第１角度よりも小さい第２角度とするアレイ基板の製造方法。
【請求項4】
前記第１レジスト部及び前記第２レジスト部をマスクとして前記第１導電膜をエッチングして、前記配線の側面の傾斜角を前記第１角度とする請求項３記載のアレイ基板の製造方法。
【請求項5】
前記第１レジスト部及び前記第２レジスト部をマスクとして前記第１導電膜をエッチングした後に、前記配線を炭素系ガスと酸素系ガスとの少なくとも一方を含む雰囲気に曝す請求項４記載のアレイ基板の製造方法。
【請求項6】
前記第１レジスト部及び前記第２レジスト部をマスクとして前記第１導電膜をエッチングして、前記配線の側面の傾斜角を前記第１角度よりも小さい第３角度とし、
前記第１レジスト部をマスクとして前記第１導電膜をエッチングして、前記配線の側面の傾斜角を前記第１角度とする請求項３記載のアレイ基板の製造方法。
前記第１レジスト部をマスクとして前記第１導電膜をエッチングして、前記配線の側面の傾斜角を前記第１角度とする請求項３記載のアレイ基板の製造方法。
【請求項7】
前記第１レジスト部及び前記第２レジスト部をマスクとして、前記第１導電膜をエッチングした後に、前記配線を炭素系ガスと酸素系ガスとの少なくとも一方を含む雰囲気に曝す請求項６記載のアレイ基板の製造方法。
【請求項8】
半導体膜を成膜し、前記半導体膜をパターニングして半導体部を設け、
前記半導体膜の上層側に第１導電膜を成膜し、
前記第１導電膜の上層側にフォトレジスト膜を成膜し、前記フォトレジスト膜を露光・現像して第１レジスト部と前記第１レジスト部よりも膜厚が小さい第２レジスト部とを形成し、
前記第１レジスト部及び前記第２レジスト部をマスクとして前記第１導電膜をエッチングし、前記第１導電膜からなり前記半導体部と重畳する電極部と、前記第１導電膜からなり前記電極部に連なる配線と、を設け、
前記第２レジスト部を除去し、
前記第１レジスト部をマスクとして前記第１導電膜をエッチングし、前記半導体部の一部と重畳して前記配線に連なる第１電極と、前記第１電極と間隔を空けた位置にて前記半導体部の一部と重畳する第２電極と、を設け、
前記第１導電膜の上層側に第１絶縁膜を成膜し、
前記第１レジスト部及び前記第２レジスト部をマスクとして前記第１導電膜をエッチングし、または前記第１レジスト部をマスクとして前記第１導電膜をエッチングして、前記配線の側面の傾斜角を第１角度とし、
前記第１レジスト部をマスクとして前記第１導電膜をエッチングして、前記第１電極及び前記第２電極の各側面の傾斜角を前記第１角度よりも小さい第２角度とするアレイ基板の製造方法。
前記半導体膜の上層側に第１導電膜を成膜し、
前記第１導電膜の上層側にフォトレジスト膜を成膜し、前記フォトレジスト膜を露光・現像して第１レジスト部と前記第１レジスト部よりも膜厚が小さい第２レジスト部とを形成し、
前記第１レジスト部及び前記第２レジスト部をマスクとして前記第１導電膜をエッチングし、前記第１導電膜からなり前記半導体部と重畳する電極部と、前記第１導電膜からなり前記電極部に連なる配線と、を設け、
前記第２レジスト部を除去し、
前記第１レジスト部をマスクとして前記第１導電膜をエッチングし、前記半導体部の一部と重畳して前記配線に連なる第１電極と、前記第１電極と間隔を空けた位置にて前記半導体部の一部と重畳する第２電極と、を設け、
前記第１導電膜の上層側に第１絶縁膜を成膜し、
前記第１レジスト部及び前記第２レジスト部をマスクとして前記第１導電膜をエッチングし、または前記第１レジスト部をマスクとして前記第１導電膜をエッチングして、前記配線の側面の傾斜角を第１角度とし、
前記第１レジスト部をマスクとして前記第１導電膜をエッチングして、前記第１電極及び前記第２電極の各側面の傾斜角を前記第１角度よりも小さい第２角度とするアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書が開示する技術は、アレイ基板、表示装置及びアレイ基板の製造方法に関する。
【背景技術】
【0002】
従来、表示装置に備わるアレイ基板及びその製造方法の一例として特許文献１～特許文献４に記載されたものが知られている。特許文献１には、アレイ基板としてＴＦＴ基板が記載されている。特許文献１に記載のＴＦＴ基板は、ガラス基板と直接接触する表示装置用Ｃｕ合金膜が、Ｔｉ、ＡｌおよびＭｇよりなる群から選択される１種以上を合計で０．１～１０．０原子％含有する。
【0003】
特許文献２には、アレイ基板の製造方法としてＴＦＴアレイ基板の製造方法が記載されている。特許文献２に記載のＴＦＴアレイ基板の製造方法では、まず、主成分金属に、主成分金属より酸化物の生成エネルギーが低い添加金属が添加された第２の金属膜を成膜する。そして、第２の金属膜を酸化させて金属酸化物を形成し、第２の金属膜の表面に酸化層を形成する。次に、酸化層上にフォトレジストを形成して、第１のドライエッチング条件により、酸化層をエッチングする。そして、第１のドライエッチング条件の場合と比較して、主成分金属の金属酸化物に対する選択比が高い第２のドライエッチング条件により、下層の第２の金属膜をエッチングする。
【0004】
特許文献３には、アレイ基板として半導体装置の製造方法が記載されている。特許文献３に記載の半導体装置の製造方法では、多階調マスクを用いることで１つのフォトレジスト層を１枚のマザーガラス基板から遠ざかる方向に向かって断面積が連続的に減少するテーパ形状を有するフォトレジスト層を形成する。１本の配線を形成する際、１枚のフォトマスクを用い、金属膜を選択的にエッチングすることで、場所によって側面形状（具体的には基板主平面に対する角度）が異なる１本の配線を得る。特許文献４には、アレイ基板としてＴＦＴ基板が記載されている。特許文献４に記載のＴＦＴ基板では、ゲート電極の側壁のテーパ角度と、ゲート電極と同一レイヤーとされる配線の側壁のテーパ角度と、が異なっている。ゲート電極のエッチングと配線のエッチングとを異なるエッチングプロセスにより行い、ゲート電極のエッチングにおいては、レジストマスクの基板面全体に対する被覆率を４５％以上とする。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２０１０－６５３１７号公報
【0006】
【特許文献2】特開２００９－２６７２９６号公報
【0007】
【特許文献3】特開２０２２－１７１７３３号公報
【0008】
【特許文献4】特開２００７－１９３３６号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
上記した特許文献１によれば、表示装置用Ｃｕ合金膜とガラス基板との密着性が良好になる効果が得られる、とのことである。上記した特許文献２によれば、生産性が向上し、かつ寸法精度が良好になる効果が得られる、とのことである。しかしながら、特許文献１，２は、いずれも配線や電極の側面のテーパ角を制御する技術を開示するものではない。
【0010】
上記した特許文献３，４は、いずれもＴＦＴを構成するゲート電極の金属膜をエッチングする技術に関するものであり、ソース電極及びドレイン電極の金属膜をエッチングする技術に関するものではない。
【0011】
上記した特許文献３では、金属膜を１回エッチングすることで、場所によって側面形状が異なる１本の配線を得るようにしている。しかしながら、特許文献３では、エッチングによって得られる配線の側面形状がレジストマスクの仕上がりに大きく依存している。このため、配線の側面形状に係る再現性が乏しく、歩留まりが芳しくない、という問題がある。
【0012】
上記した特許文献４では、第１のエッチング用のレジスト層を露光・現像するプロセスと、第２のエッチング用のレジスト層を露光・現像するプロセスと、を要する。このため、製造に要する設備が多く必要になるとともに、タクトタイムが長くなるという問題があった。
【0013】
本明細書に記載の技術は、上記のような事情に基づいて完成されたものであって、第１には、ソース電極及びドレイン電極の各側面のテーパ角を制御し、第２には、歩留まりを改善し、フォトレジスト膜を露光・現像するプロセスを削減することを目的とする。
【課題を解決するための手段】
【0014】
（１）本明細書に記載の技術に関わるアレイ基板は、第１導電膜からなるゲート電極と、前記第１導電膜の上層側に配される第１絶縁膜と、前記第１絶縁膜の上層側に配される半導体膜からなり、少なくとも一部が前記ゲート電極と重畳して配される半導体部と、前記半導体膜の上層側に配される第２導電膜からなり、前記半導体部の一部と重畳して配されるソース電極と、前記第２導電膜のうち、前記ソース電極とは別の部分からなり、前記ソース電極と間隔を空けた位置にて前記半導体部の一部と重畳して配されるドレイン電極と、前記第２導電膜のうち、前記ソース電極及び前記ドレイン電極とは別の部分からなり、前記ソース電極に連なるソース配線と、前記第１絶縁膜の上層側に配されて透光性を有する第３導電膜からなり、前記ドレイン電極に接続され、前記ソース配線との間に間隔を空けて配される画素電極と、前記第２導電膜及び前記第３導電膜の上層側に配される第２絶縁膜と、を備え、前記ソース配線は、側面の傾斜角が第１角度とされ、前記ソース電極及び前記ドレイン電極の各側面の傾斜角が前記第１角度よりも小さい第２角度とされる。
【0015】
（２）本明細書に記載の技術に関わる表示装置は、上記（１）に記載のアレイ基板と、前記アレイ基板に対して対向配置される対向基板と、を備える。
【0016】
（３）本明細書に記載の技術に関わるアレイ基板の製造方法は、半導体膜を成膜し、前記半導体膜の上層側に第１導電膜を成膜し、前記第１導電膜の上層側にフォトレジスト膜を成膜し、前記フォトレジスト膜を露光・現像して第１レジスト部と前記第１レジスト部よりも膜厚が小さい第２レジスト部とを形成し、前記第１レジスト部及び前記第２レジスト部をマスクとして前記第１導電膜及び前記半導体膜をエッチングし、前記半導体膜からなる半導体部と、前記第１導電膜からなり前記半導体部と重畳する電極部と、前記第１導電膜からなり前記電極部に連なる配線と、を設け、前記第２レジスト部を除去し、前記第１レジスト部をマスクとして前記第１導電膜をエッチングし、前記半導体部の一部と重畳して前記配線に連なる第１電極と、前記第１電極と間隔を空けた位置にて前記半導体部の一部と重畳する第２電極と、を設け、前記第１導電膜の上層側に第１絶縁膜を成膜し、前記第１レジスト部及び前記第２レジスト部をマスクとして前記第１導電膜をエッチングし、または前記第１レジスト部をマスクとして前記第１導電膜をエッチングして、前記配線の側面の傾斜角を第１角度とし、前記第１レジスト部をマスクとして前記第１導電膜をエッチングして、前記第１電極及び前記第２電極の各側面の傾斜角を前記第１角度よりも小さい第２角度とする。
【0017】
（４）また、上記アレイ基板の製造方法は、上記（３）に加え、前記第１レジスト部及び前記第２レジスト部をマスクとして前記第１導電膜をエッチングして、前記配線の側面の傾斜角を前記第１角度としてもよい。
【0018】
（５）また、上記アレイ基板の製造方法は、上記（４）に加え、前記第１レジスト部及び前記第２レジスト部をマスクとして前記第１導電膜をエッチングした後に、前記配線を炭素系ガスと酸素系ガスとの少なくとも一方を含む雰囲気に曝してもよい。
【0019】
（６）また、上記アレイ基板の製造方法は、上記（３）に加え、前記第１レジスト部及び前記第２レジスト部をマスクとして前記第１導電膜をエッチングして、前記配線の側面の傾斜角を前記第１角度よりも小さい第３角度とし、前記第１レジスト部をマスクとして前記第１導電膜をエッチングして、前記配線の側面の傾斜角を前記第１角度としてもよい。
【0020】
（７）また、上記アレイ基板の製造方法は、上記（６）に加え、前記第１レジスト部及び前記第２レジスト部をマスクとして、前記第１導電膜をエッチングした後に、前記配線を炭素系ガスと酸素系ガスとの少なくとも一方を含む雰囲気に曝してもよい。
【0021】
（８）本明細書に記載の技術に関わるアレイ基板の製造方法は、半導体膜を成膜し、前記半導体膜をパターニングして半導体部を設け、前記半導体膜の上層側に第１導電膜を成膜し、前記第１導電膜の上層側にフォトレジスト膜を成膜し、前記フォトレジスト膜を露光・現像して第１レジスト部と前記第１レジスト部よりも膜厚が小さい第２レジスト部とを形成し、前記第１レジスト部及び前記第２レジスト部をマスクとして前記第１導電膜をエッチングし、前記第１導電膜からなり前記半導体部と重畳する電極部と、前記第１導電膜からなり前記電極部に連なる配線と、を設け、前記第２レジスト部を除去し、前記第１レジスト部をマスクとして前記第１導電膜をエッチングし、前記半導体部の一部と重畳して前記配線に連なる第１電極と、前記第１電極と間隔を空けた位置にて前記半導体部の一部と重畳する第２電極と、を設け、前記第１導電膜の上層側に第１絶縁膜を成膜し、前記第１レジスト部及び前記第２レジスト部をマスクとして前記第１導電膜をエッチングし、または前記第１レジスト部をマスクとして前記第１導電膜をエッチングして、前記配線の側面の傾斜角を第１角度とし、前記第１レジスト部をマスクとして前記第１導電膜をエッチングして、前記第１電極及び前記第２電極の各側面の傾斜角を前記第１角度よりも小さい第２角度とする。
【発明の効果】
【0022】
本明細書に記載の技術によれば、第１には、ソース電極及びドレイン電極の各側面のテーパ角を制御し、第２には、歩留まりを改善し、フォトレジスト膜を露光・現像するプロセスを削減することができる。
【図面の簡単な説明】
【0023】
【図1】実施形態１に係る液晶表示装置に備わる液晶パネルの平面図
【図2】実施形態１に係る液晶パネルの概略的な断面図
【図3】実施形態１に係る液晶パネルに備わるアレイ基板の表示領域における画素配列を示す平面図
【図6】実施形態１に係るアレイ基板の非表示領域におけるゲート回路部に備わる第２ＴＦＴを示す平面図
【発明を実施するための形態】
【0024】
＜実施形態１＞
実施形態１を図１から図１９によって説明する。本実施形態では、液晶表示装置１０について例示する。なお、各図面の一部にはＸ軸、Ｙ軸及びＺ軸を示しており、各軸方向が各図面で示した方向となるように描かれている。また、図２，図４，図５，図７から図１５の上側を表側とし、同図下側を裏側とする。
実施形態１を図１から図１９によって説明する。本実施形態では、液晶表示装置１０について例示する。なお、各図面の一部にはＸ軸、Ｙ軸及びＺ軸を示しており、各軸方向が各図面で示した方向となるように描かれている。また、図２，図４，図５，図７から図１５の上側を表側とし、同図下側を裏側とする。
【0025】
液晶表示装置１０は、図１に示すように、横長の方形状をなしていて画像を表示可能な液晶パネル（表示装置）１１と、液晶パネル１１に対して表示に利用するための光を照射するバックライト装置（照明装置）と、を少なくとも備える。バックライト装置は、液晶パネル１１に対して裏側（背面側）に配置され、白色の光を発する光源（例えばＬＥＤ等）や光源からの光に光学作用を付与することで面状の光に変換する光学部材等を有する。液晶パネル１１は、画面の中央側部分が、画像が表示される表示領域ＡＡとされる。液晶パネル１１は、画面における表示領域ＡＡを取り囲む枠状（額縁状）の外周側部分が、画像が表示されない非表示領域（表示領域ＡＡ外の領域）ＮＡＡとされる。図１において一点鎖線により囲った範囲が表示領域ＡＡである。
【0026】
液晶パネル１１に関し、図１に加えて図２を参照して説明する。液晶パネル１１は、図１及び図２に示すように、一対の基板２０，２１を貼り合わせてなる。一対の基板２０，２１のうち表側が対向基板（第２基板）２０とされ、裏側がアレイ基板（第１基板）２１とされる。対向基板２０及びアレイ基板２１は、いずれもガラス基板の内面側に各種の膜が積層形成されてなる。一対の基板２０，２１間には、電界印加に伴って光学特性が変化する物質である液晶分子を含む液晶層２２が介在して配される。一対の基板２０，２１の外周端部間には、液晶層２２をシールするシール部２３が介在して設けられている。シール部２３は、液晶層２２を取り囲むよう方形の枠状に形成されている。なお、両基板２０，２１の外面側には、それぞれ偏光板１４が貼り付けられている。
【0027】
アレイ基板２１は、図１及び図２に示すように、対向基板２０よりも大型となっていてその一部が対向基板２０に対して側方に突き出す突き出し部２１Ａとなっている。突き出し部２１Ａは、対向基板２０により覆われずに露出している。突き出し部２１Ａは、全域が非表示領域ＮＡＡであり、各種信号を供給するためのドライバ１２及びフレキシブル基板１３が実装されている。ドライバ１２は、内部に駆動回路を有するＬＳＩチップからなる。ドライバ１２は、アレイ基板２１の突き出し部２１Ａに対してＣＯＧ（Chip On Glass）実装されている。ドライバ１２は、表示領域ＡＡに対してＹ軸方向の片側に隣り合うよう配されており、フレキシブル基板１３と表示領域ＡＡとの間に挟み込まれる配置となっている。ドライバ１２は、平面形状が横長の方形状とされる。ドライバ１２は、突き出し部２１ＡにおいてＸ軸方向について間隔を空けた位置に２つ配されている。ドライバ１２は、フレキシブル基板１３によって伝送される各種信号を処理する。フレキシブル基板１３は、絶縁性及び可撓性を有する基材上に多数本の配線パターンを形成した構成とされる。フレキシブル基板１３は、一端側がアレイ基板２１に、他端側が外部のコントロール基板（信号供給源）に、それぞれ接続されている。コントロール基板から供給される各種信号は、フレキシブル基板１３を介して液晶パネル１１に伝送される。
【0028】
アレイ基板２１の非表示領域ＮＡＡには、図１に示すように、表示領域ＡＡをＸ軸方向について両側から挟み込む形で一対のゲート回路部（ＧＤＭ（Gate Driver Monolithic）回路部）１５が設けられている。ゲート回路部１５は、Ｙ軸方向に沿って延在する帯状の範囲に設けられている。ゲート回路部１５は、後述するゲート配線２６に走査信号を供給するためのものであり、アレイ基板２１にモノリシックに設けられている。ゲート回路部１５は、走査信号を所定のタイミングで出力するシフトレジスタ回路や走査信号を増幅するためのバッファ回路等を有する。ゲート回路部１５を構成するシフトレジスタ回路やバッファ回路等には、様々な回路素子が備えられているが、その中には少なくとも第２ＴＦＴ１６が含まれる。第２ＴＦＴ１６の詳しい構成については、後に改めて説明する。
【0029】
次に、液晶パネル１１における表示領域ＡＡの構成について図３及び図４を用いて説明する。アレイ基板２１の表示領域ＡＡにおける内面側には、図３に示すように、第１ＴＦＴ（第１スイッチング素子、画素ＴＦＴ）２４及び画素電極２５が少なくとも設けられている。第１ＴＦＴ２４及び画素電極２５は、複数ずつＸ軸方向及びＹ軸方向に沿って間隔を空けて並んでマトリクス状（行列状）に設けられている。これら第１ＴＦＴ２４及び画素電極２５の周りには、互いに直交（交差）するゲート配線（走査配線）２６及びソース配線（画像配線、信号配線）２７が配設されている。ゲート配線２６は、Ｘ軸方向に沿って延在し、Ｙ軸方向に画素電極２５を挟むよう間隔を空けて複数が並んで配される。ソース配線２７は、Ｙ軸方向に沿って延在し、Ｘ軸方向に画素電極２５を挟むよう間隔を空けて複数が並んで配される。第１ＴＦＴ２４は、ゲート配線２６及びソース配線２７に接続されている。画素電極２５は、ゲート配線２６とソース配線２７とに取り囲まれた領域に配されている。画素電極２５は、ソース配線２７に対してＸ軸方向について間隔を空けた位置で、ゲート配線２６に対してＹ軸方向について間隔を空けた位置に配されている。画素電極２５は、平面形状が例えば略長方形状とされる画素電極本体２５Ａと、画素電極本体２５ＡからＹ軸方向に沿って片側に突出するコンタクト部２５Ｂと、を有する。
【0030】
アレイ基板２１の表示領域ＡＡにおける内面側には、図４に示すように、共通電極２８が設けられている。共通電極２８は、画素電極２５よりも上層側に位置しており、表示領域ＡＡのほぼ全域にわたって配されている。これにより、共通電極２８は、表示領域ＡＡに配される全ての画素電極２５に対して重畳する。共通電極２８のうち、複数の画素電極２５に対して重畳する部分には、複数のスリット２８Ａがそれぞれ開口形成されている。共通電極２８には、共通電位（基準電位）とされる共通電位信号が供給されている。第１ＴＦＴ２４の駆動に伴って画素電極２５がソース配線２７に伝送される画像信号に基づく電位に充電されると、画素電極２５と共通電極２８との間には電位差が生じる。すると、共通電極２８におけるスリット２８Ａの開口縁と画素電極２５との間には、アレイ基板２１の板面に沿う成分に加えて、アレイ基板２１の板面に対する法線方向の成分を含むフリンジ電界（斜め電界）が生じる。従って、このフリンジ電界を利用することで液晶層２２に含まれる液晶分子の配向状態を制御することができ、この液晶分子の配向状態に基づいて所定の表示がなされる。つまり、本実施形態に係る液晶パネル１１は、動作モードがＦＦＳ（Fringe Field Switching）モードとされている。
【0031】
対向基板２０の表示領域ＡＡにおける内面側には、図４に示すように、アレイ基板２１に備わる各画素電極２５と重畳する位置に多数個のカラーフィルタ２９が設けられている。カラーフィルタ２９は、赤色（Ｒ），緑色（Ｇ），青色（Ｂ）を呈する３色がＸ軸方向に沿って繰り返し交互に並ぶ配置とされるとともに、それらがＹ軸方向に沿って延在することで、全体としてストライプ状に配列されている。対向基板２０の表示領域ＡＡにおける内面側には、隣り合うカラーフィルタ２９間を仕切ることで混色を防ぐなどのために遮光部（ブラックマトリクス）３０が設けられている。遮光部３０は、非表示領域ＮＡＡにも設けられている。遮光部３０は、表示領域ＡＡではゲート配線２６及びソース配線２７と重畳するよう格子状をなしているものの、非表示領域ＮＡＡではベタ状をなしている。カラーフィルタ２９及び遮光部３０の上層側には、オーバーコート膜３１が形成される。オーバーコート膜３１は、対向基板２０において表示領域ＡＡと非表示領域ＮＡＡとに跨る範囲にわたって概ねベタ状に設けられている。オーバーコート膜３１は、例えばアクリル樹脂（例えばＰＭＭＡ等）等の有機材料からなり、自身よりも下層側に生じた段差を平坦化するのに機能する。なお、対向基板２０及びアレイ基板２１の表示領域ＡＡにおける各最内面には、液晶層２２に含まれる液晶を配向させるための配向膜がそれぞれ設けられている。
【0032】
ここで、アレイ基板２１の内面側に積層形成された各種の膜について図５を参照しつつ説明する。アレイ基板２１には、図５に示すように、下層側（ガラス基板側）から順に第１金属膜（第１導電膜）、第１絶縁膜３２、半導体膜３９、第２金属膜（第１導電膜、第２導電膜）４０、第１透明電極膜（第２導電膜、第３導電膜）、第２絶縁膜３３、第２透明電極膜、配向膜が積層形成されている。
【0033】
第１金属膜及び第２金属膜４０は、それぞれ銅、チタン、アルミニウム、モリブデン、タングステン等の中から選択される１種類の金属材料からなる単層膜または異なる種類の金属材料からなる積層膜や合金とされることで導電性及び遮光性を有している。第１金属膜は、ゲート配線２６等を構成する。第２金属膜４０は、ソース配線２７等を構成する。第１絶縁膜３２及び第２絶縁膜３３は、それぞれ窒化ケイ素（ＳｉＮｘ）、酸化ケイ素（ＳｉＯ２）等の無機材料からなる。第１絶縁膜３２は、下層側の第１金属膜と、上層側の半導体膜３９、第２金属膜４０及び第１透明電極膜と、を絶縁状態に保つ。第２絶縁膜３３は、下層側の半導体膜３９、第２金属膜４０及び第１透明電極膜と、上層側の第２透明電極膜と、を絶縁状態に保つ。半導体膜３９は、材料としてアモルファスシリコンを用いた薄膜からなる。半導体膜３９は、例えばリン（Ｐ）等のｎ型不純物を高濃度にドーピングしたアモルファスシリコン（ｎ＋Ｓｉ）からなるドーピング半導体膜を含む。第１透明電極膜及び第２透明電極膜は、透明電極材料（例えばＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）など）からなる。第１透明電極膜は、画素電極２５等を構成する。第２透明電極膜は、共通電極２８等を構成する。配向膜は、例えばポリイミド等の有機材料からなる。
【0034】
第１ＴＦＴ２４の構成について説明する。第１ＴＦＴ２４は、図３及び図５に示すように、第１金属膜からなる第１ゲート電極２４Ａを有する。第１ゲート電極２４Ａは、Ｘ軸方向に沿って延在するゲート配線２６の途中からＹ軸方向に沿って延出する部分からなる。つまり、第１ゲート電極２４Ａは、ゲート配線２６を部分的に拡幅して形成されている。第１ゲート電極２４Ａは、Ｘ軸方向についての寸法が、後述する第１半導体部２４Ｄの長さ寸法と同等である。第１ゲート電極２４Ａは、ゲート配線２６に供給される走査信号に基づいて第１ＴＦＴ２４を駆動する。第１ＴＦＴ２４は、第２金属膜４０からなる第１ソース電極２４Ｂを有する。第１ソース電極２４Ｂは、Ｙ軸方向に沿って延在するソース配線２７の途中からＸ軸方向に沿って延出する部分からなる。つまり、第１ソース電極２４Ｂは、ソース配線２７を部分的に拡幅して形成されている。第１ソース電極２４Ｂは、第１ゲート電極２４Ａの一部と重畳し、第１半導体部２４Ｄにおける一方の端部に接続される。
【0035】
第１ＴＦＴ２４は、図３及び図５に示すように、第２金属膜４０からなる第１ドレイン電極２４Ｃを有する。第１ドレイン電極２４Ｃは、第１ソース電極２４Ｂとの間にＸ軸方向に間隔を空けた位置に配される。第１ドレイン電極２４Ｃは、平面に視てＸ軸方向に沿って延在する横長形状をなしている。第１ドレイン電極２４Ｃのうちの一方の端部が、第１半導体部２４Ｄにおける他方の端部に接続される。第１ドレイン電極２４Ｃのうちの他方の端部が、画素電極２５のコンタクト部２５Ｂに接続される。画素電極２５は、第２金属膜４０に対して絶縁膜を介さずに上層側に位置する第１透明電極膜からなるので、コンタクト部２５Ｂが第１ドレイン電極２４Ｃに対して直接接する。第１ＴＦＴ２４は、半導体膜３９からなる第１半導体部２４Ｄを有する。第１半導体部２４Ｄは、Ｘ軸方向に沿って延在しており、平面に視て横長の方形状をなす。第１半導体部２４Ｄは、第１絶縁膜３２を介して第１ゲート電極２４Ａに対して重畳する。第１半導体部２４Ｄは、Ｘ軸方向についての一方の端部が、第１ソース電極２４Ｂに、他方の端部が第１ドレイン電極２４Ｃに、それぞれ接続されている。ゲート配線２６から第１ゲート電極２４Ａに供給される走査信号に基づいて第１ＴＦＴ２４がオン状態にされると、ソース配線２７に供給される画像信号（データ信号）は、第１ソース電極２４Ｂから第１半導体部２４Ｄを介して第１ドレイン電極２４Ｃへと供給される。その結果、画素電極２５は、画像信号に基づいた電位に充電される。
【0036】
また、ソース配線２７の下層側には、図４及び図５に示すように、半導体膜３９からなる第１積層部３４が積層されている。第１積層部３４は、ソース配線２７よりも幅広とされる。第１積層部３４は、絶縁体であり、電気的な機能（画像信号を伝送する機能）を発揮することはない。ソース配線２７の下層側に第１積層部３４が積層される理由は、後に詳しく説明するように、アレイ基板２１の製造に際して半導体膜３９及び第２金属膜４０を一括してパターニングするため、である。
【0037】
次に、ゲート回路部１５に備わるシフトレジスタ回路またはバッファ回路を構成する第２ＴＦＴ１６について図６及び図７を参照して説明する。第２ＴＦＴ１６は、図６及び図７に示すように、第２ゲート電極１６Ａ、第２ソース電極１６Ｂ、第２ドレイン電極１６Ｃ及び第２半導体部１６Ｄを有する。第２ゲート電極１６Ａは、第１金属膜からなる。第２ゲート電極１６Ａは、平面に視てＸ軸方向に沿って延在する横長の方形状をなしており、Ｘ軸方向についての両端部がそれぞれ第１配線Ｌ１に接続されている。第１配線Ｌ１は、ゲート回路部１５を構成する。
【0038】
第２ソース電極１６Ｂ及び第２ドレイン電極１６Ｃは、いずれも第２金属膜４０からなる。第２ソース電極１６Ｂは、図６及び図７に示すように、第２ＴＦＴ１６に対して図６に示す下側に配される第２配線（配線）Ｌ２に接続されている。第２配線Ｌ２は、ゲート回路部１５を構成する。第２ソース電極１６Ｂは、第２配線Ｌ２からＹ軸方向に沿って図６に示す上向きに延出する。第２ソース電極１６Ｂは、Ｘ軸方向に間隔を空けた位置に３つが配される。第２配線Ｌ２は、第２金属膜４０からなる。第２ドレイン電極１６Ｃは、第２ＴＦＴ１６に対して図６に示す上側に配される第３配線Ｌ３に接続されている。第３配線Ｌ３は、ゲート回路部１５を構成する。第２ドレイン電極１６Ｃは、第３配線Ｌ３からＹ軸方向に沿って下向きに延出する。第２ドレイン電極１６Ｃは、Ｘ軸方向に間隔を空けた位置に２つが配される。第２ドレイン電極１６Ｃは、Ｘ軸方向に間隔を空けて配される２つのソース電極１６Ｂに対してＸ軸方向について中間となる位置に配されている。第３配線Ｌ３は、第２金属膜４０からなる。このように、第２ソース電極１６Ｂ及び第２ドレイン電極１６Ｃは、Ｘ軸方向について間隔を空けて交互に並んで配されている。また、第２配線Ｌ２の下層側には、図６及び図８に示すように、半導体膜３９からなる第２積層部３５が積層されている。第２積層部３５は、第２配線Ｌ２よりも幅広とされる。同様に、第３配線Ｌ３の下層側には、図６に示すように、半導体膜３９からなる第３積層部３６が積層されている。第３積層部３６は、第３配線Ｌ３よりも幅広とされる。第２積層部３５及び第３積層部３６は、絶縁体であり、電気的な機能を発揮することはない。第２配線Ｌ２及び第３配線Ｌ３の下層側に第２積層部３５及び第３積層部３６がそれぞれ積層される理由は、アレイ基板２１の製造に際して半導体膜３９及び第２金属膜４０を一括してパターニングするため、である。
【0039】
第２半導体部１６Ｄは、図６及び図７に示すように、平面に視てＸ軸方向に沿って延在する横長の方形状をなしている。第２半導体部１６Ｄは、第２ゲート電極１６Ａに対して重畳しており、第２ゲート電極１６Ａよりも平面に視た大きさが小さい。第２半導体部１６Ｄは、全ての第２ソース電極１６Ｂ及び第２ドレイン電極１６Ｃを横切るよう配されており、全ての第２ソース電極１６Ｂ及び第２ドレイン電極１６Ｃに対して接続されている。従って、第２ゲート電極１６Ａに供給される信号に基づいて第２ＴＦＴ１６がオン状態にされると、第２半導体部１６Ｄのうち、Ｘ軸方向に間隔を空けて配される第２ソース電極１６Ｂと第２ドレイン電極１６Ｃとの間に挟まれる部分にそれぞれチャネルが生じるようになっている。これにより、第２ソース電極１６Ｂと第２ドレイン電極１６Ｃとの間で電荷が移動されるようになっている。なお、第２半導体部１６Ｄには、同じ半導体膜３９からなる第２積層部３５及び第３積層部３６が連ねられている。
【0040】
本実施形態に係るソース配線２７は、図４及び図５に示すように、側面２７Ａが底面２７Ｂに対して傾斜しており、その傾斜角が第１角度θ１とされる。第１角度θ１は、例えば６０°～９０°の範囲程度とされる。ソース配線２７は、Ｙ軸方向に沿って直線的に延在していることから、Ｙ軸方向に沿う一対の側面２７Ａが、いずれも底面２７Ｂに対して第１角度θ１をなすよう傾斜している。
【0041】
これに対し、第１ソース電極２４Ｂは、図５に示すように、側面２４Ｂ１が底面２４Ｂ２に対して傾斜しており、その傾斜角が第１角度θ１よりも小さい第２角度θ２とされる。同様に、第１ドレイン電極２４Ｃは、側面２４Ｃ１が底面２４Ｃ２に対して傾斜しており、その傾斜角が第２角度θ２とされる。第２角度θ２は、例えば１５°～６０°の範囲程度とされる。第１ソース電極２４Ｂの側面２４Ｂ１には、図３及び図５に示すように、第１ドレイン電極２４Ｃと対向する側面２４Ｂ１Ａと、この側面２４Ｂ１Ａを挟む配置となる一対の側面２４Ｂ１Ｂ，２４Ｂ１Ｃと、の３つが含まれているが、これら３つの側面２４Ｂ１Ａ～２４Ｂ１Ｃが、いずれも底面２４Ｂ２に対して第２角度θ２をなすよう傾斜している。第１ドレイン電極２４Ｃの側面２４Ｃ１には、第１ソース電極２４Ｂと対向する側面２４Ｃ１Ａと、この側面２４Ｃ１Ａを挟む配置となる一対の側面２４Ｃ１Ｂ，２４Ｃ１Ｃと、側面２４Ｃ１Ａとは反対側の側面２４Ｃ１Ｄと、の４つが含まれているが、このうちの３つの側面２４Ｃ１Ａ～２４Ｃ１Ｃが、いずれも底面２４Ｃ２に対して第２角度θ２をなすよう傾斜している。
【0042】
本実施形態では、ソース配線２７の側面２７Ａの傾斜角が、第２角度θ２よりも大きい第１角度θ１とされているので、図４に示すように、ソース配線２７と画素電極２５との間の間隔が狭くても、ソース配線２７が画素電極２５に短絡する事態が生じ難くなる。これにより、液晶パネル１１の高精細化が進行した場合に好適となる。一方、第１ソース電極２４Ｂ及び第１ドレイン電極２４Ｃの各側面２４Ｂ１，２４Ｃ１の傾斜角が第１角度θ１よりも小さい第２角度θ２とされているので、図５に示すように、第１ソース電極２４Ｂ及び第１ドレイン電極２４Ｃに対する第２絶縁膜３３のカバレッジが改善される。特に、第２角度θ２が６０°よりも小さくされることで、第１ソース電極２４Ｂ及び第１ドレイン電極２４Ｃに逆テーパ形状（庇状に突き出す部分）が生じ難くなるので、第１ソース電極２４Ｂ及び第１ドレイン電極２４Ｃに対する第２絶縁膜３３のカバレッジがより改善される。これにより、第２絶縁膜３３を水分等が通過し難くなるから、第１ソース電極２４Ｂ、第１ドレイン電極２４Ｃ及び第１半導体部２４Ｄに悪影響が生じ難くなり、第２ＴＦＴ２４の動作信頼性が向上する。
【0043】
ゲート回路部１５を構成する第２配線Ｌ２は、図８に示すように、側面Ｌ２Ａが底面Ｌ２Ｂに対して傾斜しており、その傾斜角が第１角度θ１とされる。第２ソース電極１６Ｂは、図７に示すように、側面１６Ｂ１が底面１６Ｂ２に対して傾斜しており、その傾斜角が第１角度θ１よりも小さい第２角度θ２とされる。第２ソース電極１６Ｂの側面１６Ｂ１には、図６及び図７に示すように、第２ドレイン電極１６Ｃと対向する側面１６Ｂ１Ａと、この側面１６Ｂ１Ａとは反対側に配される側面１６Ｂ１Ｂと、の少なくとも２つが含まれているが、第２ドレイン電極１６Ｃと対向する側面１６Ｂ１Ａが、底面１６Ｂ２に対して第２角度θ２をなすよう傾斜している。第２ドレイン電極１６Ｃは、側面１６Ｃ１が底面１６Ｃ２に対して傾斜しており、その傾斜角が第２角度θ２とされる。第２ドレイン電極１６Ｃの側面１６Ｃ１は、いずれも第２ソース電極１６Ｂと対向しており、いずれも側面１６Ｃ１も底面１６Ｃ２に対して第２角度θ２をなすよう傾斜している。なお、第２配線Ｌ２と同じ第２金属膜４０からなる第３配線Ｌ３の側面も、第２配線Ｌ２の側面Ｌ２Ａと同じ傾斜角を持つ傾斜形状とされる。
【0044】
本実施形態は以上のような構造であり、続いて液晶パネル１１の製造方法を説明する。液晶パネル１１の製造方法には、対向基板２０を製造する対向基板製造工程（ＣＦ基板製造工程）と、アレイ基板２１を製造するアレイ基板製造工程と、製造された対向基板２０とアレイ基板２１とを貼り合わせる貼り合わせ工程と、が含まれている。以下では、このうちのアレイ基板製造工程について説明する。
【0045】
アレイ基板製造工程には、第１金属膜を成膜してパターニングする第１工程と、第１絶縁膜３２を成膜する第２工程と、半導体膜３９及び第２金属膜４０を成膜してこれらをパターニングする第３工程と、第１透明電極膜を成膜してパターニングする第４工程と、第２絶縁膜３３を成膜する第５工程と、第２透明電極膜を成膜してパターニングする第６工程と、配向膜を成膜する第７工程と、が含まれる。このうち、第３工程に関して図９から図１９を用いて以下に詳しく説明する。図９，図１２，図１５及び図１８には、図５と同じ断面構成が示されている。図１０，図１３，図１６及び図１９には、図７と同じ断面構成が示されている。図１１，図１４及び図１７には、図８と同じ断面構成が示されている。
【0046】
なお、上記した「パターニング」という文言は、一般的なフォトリソグラフィ法に基づく膜の加工を意味する。具体的には、加工対象膜上にフォトレジスト膜を成膜し、所定のパターンを有するフォトマスクを介して露光装置によりフォトレジスト膜を露光してからフォトレジスト膜を現像し、現像されたフォトレジスト膜を介してエッチングを行うことで、加工対象膜の加工、すなわちパターニングが行われる。
【0047】
第２工程を経て第１絶縁膜３２が成膜された後、第３工程が行われる。第３工程では、図９から図１１に示すように、第１絶縁膜３２の上層側に半導体膜３９、第２金属膜４０及びフォトレジスト膜２１Ｒが続けてベタ状に成膜される。その後、露光装置と、フォトマスク２１Ｐと、を用いてフォトレジスト膜２１Ｒが露光される（露光工程）。第３工程で用いられるフォトレジスト膜２１Ｒは、ポジ型の感光性レジスト材料からなる。ここで、フォトマスク２１Ｐについて説明する。フォトマスク２１Ｐは、十分に高い透光性を有する透明な基材２１Ｐ１と、基材２１Ｐ１の主面に形成される遮光膜２１Ｐ２と、基材２１Ｐ１の主面に形成されて一部が遮光膜２１Ｐ２上に積層される半透過膜２１Ｐ３と、を備える。つまり、フォトマスク２１Ｐは、いわゆるハーフトーンマスクである。遮光膜２１Ｐ２は、露光装置の光源からの露光光を遮光し、露光光の透過率がほぼ０％とされる。半透過膜２１Ｐ３は、露光装置の光源からの露光光を所定の透過率でもって透過する。半透過膜２１Ｐ３は、露光光の透過率が、遮光膜２１Ｐ２における露光光の透過率よりも高く、例えば１０％～７０％程度とされている。
【0048】
遮光膜２１Ｐ２は、図９から図１１に示すように、表示領域ＡＡにおいて各第１半導体部２４Ｄと重畳する島状の範囲にそれぞれ配され、非表示領域ＮＡＡにおいて各第２半導体部１６Ｄと重畳する島状の範囲にそれぞれ配されている。遮光膜２１Ｐ２は、各半導体部１６Ｄ，２４Ｄとは非重畳となる部分が第１開口２１Ｐ２Ａとされる。遮光膜２１Ｐ２は、各半導体部１６Ｄ，２４Ｄと重畳する一部ずつが第２開口２１Ｐ２Ｂとされる。第２開口２１Ｐ２Ｂは、表示領域ＡＡにおいて各第１ＴＦＴ２４において第１ソース電極２４Ｂと第１ドレイン電極２４Ｃとの間となる部分（チャネルの範囲）と重畳する位置に配され、非表示領域ＮＡＡにおいて各第２ＴＦＴ１６において第２ソース電極１６Ｂと第２ドレイン電極１６Ｃとの間となる部分（チャネルの範囲）と重畳する位置に配されている。半透過膜２１Ｐ３は、表示領域ＡＡにおいて各第１半導体部２４Ｄと重畳する島状の範囲にそれぞれ配され、非表示領域ＮＡＡにおいて各第２半導体部１６Ｄと重畳する島状の範囲にそれぞれ配されている。半透過膜２１Ｐ３は、遮光膜２１Ｐ２の全域に対して重畳するとともに各第２開口２１Ｐ２Ｂに対しても重畳して配されている。つまり、半透過膜２１Ｐ３は、第１開口２１Ｐ２Ａとは非重畳となる範囲に配されている。フォトマスク２１Ｐは、遮光膜２１Ｐ２の形成範囲が光を遮る遮光領域とされ、第１開口２１Ｐ２Ａの形成範囲（半透過膜２１Ｐ３の非形成範囲）が光を透過する透過領域とされ、第２開口２１Ｐ２Ｂの形成範囲が光を半透過する半透過領域とされる。半透過領域の透過光量は、透過領域の透過光量よりも少ない。
【0049】
第３工程において、露光装置の光源から発せられた露光光が、上記のような構成のフォトマスク２１Ｐを介してフォトレジスト膜２１Ｒに対して照射されると、フォトレジスト膜２１Ｒは、遮光膜２１Ｐ２と重畳する範囲が非露光とされ、第１開口２１Ｐ２Ａ及び第２開口２１Ｐ２Ｂと重畳する範囲がそれぞれ露光される。フォトレジスト膜２１Ｒのうち、第１開口２１Ｐ２Ａと重畳する範囲は、全深さにわたって露光されている。フォトレジスト膜２１Ｒのうち、第２開口２１Ｐ２Ｂと重畳する範囲は、第１開口２１Ｐ２Ａと重畳する範囲よりも露光量が少ないため、上側部分が露光されるものの下側部分は殆ど露光されない。
【0050】
露光に続いて現像が行われると、図１２から図１４に示すように、フォトレジスト膜２１Ｒのうちの露光部分は、露光量に応じた厚さ分が除去される（現像工程）。フォトレジスト膜２１Ｒのうち、第１開口２１Ｐ２Ａと重畳する範囲は、全深さにわたって除去されるものの、第２開口２１Ｐ２Ｂと重畳する範囲は、上側部分が除去されて下側部分が残存する。一方、フォトレジスト膜２１Ｒのうちの非露光部分は、除去されずに残存する。以上により、フォトマスク２１Ｐを用いたフォトレジスト膜２１Ｒのパターニングがなされる。パターニングされたフォトレジスト膜２１Ｒは、第１レジスト部２１Ｒ１と、第１レジスト部２１Ｒ１よりも膜厚が小さい第２レジスト部２１Ｒ２と、を有する。第１レジスト部２１Ｒ１は、表示領域ＡＡにおいて各第１半導体部２４Ｄと重畳する島状の範囲にそれぞれ配され、非表示領域ＮＡＡにおいて各第２半導体部１６Ｄと重畳する島状の範囲にそれぞれ配されている。第２レジスト部２１Ｒ２は、表示領域ＡＡにおいて各第１ＴＦＴ２４において第１ソース電極２４Ｂと第１ドレイン電極２４Ｃとの間となる部分（チャネルの範囲）と重畳する位置に配され、非表示領域ＮＡＡにおいて各第２ＴＦＴ１６において第２ソース電極１６Ｂと第２ドレイン電極１６Ｃとの間となる部分（チャネルの範囲）と重畳する位置に配されている。
【0051】
第３工程では、現像工程を終えたフォトレジスト膜２１Ｒを焼成する（焼成工程、ポストベーク工程）。この焼成工程は、一般的な焼成温度よりも低い焼成温度で行われる。具体的には、一般的な焼成温度が１２０度～１５０度の範囲である場合は、１００度～１１０度の範囲となる低い焼成温度でもって焼成（低温ベーク）を行う。これにより、フォトレジスト膜２１Ｒを構成する第１レジスト部２１Ｒ１の外周端部分は、図１２から図１４に示すように、アレイ基板２１の主面に対してほぼ垂直の傾斜角となるよう形成される。なお、上記した「一般的な焼成温度」は、フォトレジスト膜２１Ｒに含まれる材料の種類や材料の配合比率等に応じて異なるものであり、上記した温度範囲（１２０度～１５０度）以外にもなり得る。
【0052】
第３工程では、フォトレジスト膜２１Ｒを構成する第１レジスト部２１Ｒ１及び第２レジスト部２１Ｒ２をマスクとして第２金属膜４０及び半導体膜３９をエッチングする（第１エッチング工程）。このエッチングは、ドライエッチングとされる。すると、図１５から図１７に示すように、第２金属膜４０及び半導体膜３９のうち、第１レジスト部２１Ｒ１及び第２レジスト部２１Ｒ２により被覆されずに露出した部分が選択的に除去され、第１レジスト部２１Ｒ１及び第２レジスト部２１Ｒ２により被覆されて露出しない部分が選択的に残存する。半導体膜３９の残存部分によって第１半導体部２４Ｄ、第２半導体部１６Ｄ、第１積層部３４、第２積層部３５及び第３積層部３６が構成される。第２金属膜４０の残存部分によって第１半導体部２４Ｄと重畳する第１電極部（電極部）３７と、第２半導体部１６Ｄと重畳する第２電極部（電極部）３８と、が構成されるとともに、第１電極部３７に連なるソース配線２７と、第２電極部３８に連なる第２配線Ｌ２及び第３配線Ｌ３と、が構成される。このようにしてソース配線２７、第２配線Ｌ２及び第３配線Ｌ３が設けられる。ソース配線２７及び第２配線Ｌ２の各側面２７Ａ，Ｌ２Ａは、各底面２７Ｂ，Ｌ２Ｂに対する傾斜角が第１角度θ１となっている。第１電極部３７は、第１ソース電極２４Ｂ及び第１ドレイン電極２４Ｃを含んでおり、これらを繋げたような構成となっている。第２電極部３８は、第２ソース電極１６Ｂ及び第２ドレイン電極１６Ｃを含んでおり、これらを繋げたような構成となっている。
【0053】
以上のようにして設けられたソース配線２７及び第２配線Ｌ２は、側面２７Ａ，Ｌ２Ａの傾斜角が、第２角度θ２よりも大きい第１角度θ１とされているので、例えば非表示領域ＮＡＡにおいてソース配線２７が複数間隔を空けて配列されたり、第２配線Ｌ２が複数間隔を空けて配列されたりした場合等において、複数のソース配線２７の配列間隔や複数の第２配線Ｌ２の配列間隔が狭くても、隣り合うソース配線２７同士が短絡したり、隣り合う第２配線Ｌ２同士が短絡したりする事態が生じ難くなる。
【0054】
ここで、第１電極部３７及び第２電極部３８の各側面３７Ａ，３８Ａの傾斜角は、第２金属膜４０をエッチングする際にマスクとされる第１レジスト部２１Ｒ１の外周端部分の形状に依存する。本実施形態では、第１レジスト部２１Ｒ１の外周端部分が、アレイ基板２１の主面に対してほぼ垂直の傾斜角とされているから、第１電極部３７及び第２電極部３８の各側面３７Ａ，３８Ａは、第１角度θ１の傾斜角をなす。
【0055】
上記のようにして第２金属膜４０及び半導体膜３９をエッチングした後に、フォトレジスト膜２１Ｒをアッシングし、図１５及び図１６に示すように、第２レジスト部２１Ｒ２を除去する（アッシング工程）。このとき、フォトレジスト膜２１Ｒの残存部分である第１レジスト部２１Ｒ１のうち、除去された第２レジスト部２１Ｒ２側の側面は、アレイ基板２１の主面に対する傾斜角が、外周端部分の傾斜角よりも小さくなっている。
【0056】
その後、フォトレジスト膜２１Ｒを構成する第１レジスト部２１Ｒ１をマスクとして第２金属膜４０をエッチングする（第２エッチング工程）。このエッチングは、ドライエッチングとされる。すると、図１８及び図１９に示すように、第２金属膜４０のうち、第１レジスト部２１Ｒ１により被覆されずに露出した部分が選択的に除去され、第１レジスト部２１Ｒ１により被覆されて露出しない部分が選択的に残存する。このとき、半導体膜３９のうち、第１レジスト部２１Ｒ１により被覆されずに露出した部分が所定深さ（ドーピング半導体膜の全深さ寸法よりも大きい深さ）にわたって除去される。これにより、第１電極部３７は、図１８に示すように、Ｘ軸方向についての中央側部分が除去されて両端側部分が残存し、１つずつの第１ソース電極２４Ｂ及び第１ドレイン電極２４Ｃが設けられる。第２電極部３８は、Ｘ軸方向についての中央側の４つの部分が間欠的に除去されて５つの部分が間欠的に残存し、３つの第２ソース電極１６Ｂと２つの第２ドレイン電極１６Ｃとが設けられる。
【0057】
ここで、第１ソース電極２４Ｂ、第１ドレイン電極２４Ｃ、第２ソース電極１６Ｂ及び第２ドレイン電極１６Ｃの各側面２４Ｂ１，２４Ｃ１，１６Ｂ１，１６Ｃ１の傾斜角は、第２金属膜４０をエッチングする際にマスクとされる第１レジスト部２１Ｒ１のうち、アッシング工程にて除去された第２レジスト部２１Ｒ２側の側面の形状に依存する。本実施形態では、第１レジスト部２１Ｒ１のうち、アッシング工程にて除去された第２レジスト部２１Ｒ２側の側面の、アレイ基板２１の主面に対する傾斜角が、外周端部分の傾斜角よりも小さいから、第１ソース電極２４Ｂ、第１ドレイン電極２４Ｃ、第２ソース電極１６Ｂ及び第２ドレイン電極１６Ｃの各側面２４Ｂ１，２４Ｃ１，１６Ｂ１，１６Ｃ１は、第１角度θ１よりも小さい第２角度θ２の傾斜角をなす。このようにして設けられた第１ソース電極２４Ｂ及び第１ドレイン電極２４Ｃの各側面２４Ｂ１，２４Ｃ１は、各底面２４Ｂ２，２４Ｃ２に対する傾斜角が、第１角度θ１よりも小さい第２角度θ２となっている。第２ソース電極１６Ｂ及び第２ドレイン電極１６Ｃの各側面１６Ｂ１，１６Ｃ１は、各底面１６Ｂ２，１６Ｃ２に対する傾斜角が、第１角度θ１よりも小さい第２角度θ２となっている。第２エッチング工程を終えたら、フォトレジスト膜２１Ｒを剥離し、フォトレジスト膜２１Ｒを除去する。上記のようにして第３工程を終えたら、続いて第４工程を行い、第２金属膜４０の上層側に第２絶縁膜３３を成膜する（図４，図５，図７及び図８を参照）。
【0058】
以上のようにして設けられた第２ソース電極１６Ｂ及び第１ソース電極２４Ｂと、第２ドレイン電極１６Ｃ及び第１ドレイン電極２４Ｃと、は、各側面２４Ｂ１，２４Ｃ１の傾斜角が第１角度θ１よりも小さい第２角度θ２とされているので、第２金属膜４０の上層側に成膜される第２絶縁膜３３の、第２ソース電極１６Ｂ及び第１ソース電極２４Ｂと、第２ドレイン電極１６Ｃ及び第１ドレイン電極２４Ｃと、に対するカバレッジが改善される。これにより、第２絶縁膜３３を水分等が通過し難くなるから、第２ソース電極１６Ｂ及び第１ソース電極２４Ｂと、第２ドレイン電極１６Ｃ及び第１ドレイン電極２４Ｃと、第２半導体部１６Ｄ及び第１半導体部２４Ｄと、に悪影響が生じ難くなり、各ＴＦＴ１６，２４の動作信頼性の向上が図られる。
【0059】
本実施形態では、第２金属膜４０に対するエッチングを２回行うことで、側面２７Ａ，Ｌ２Ａの傾斜角が第１角度θ１とされる配線であるソース配線２７及び第２配線Ｌ２と、各側面２４Ｂ１，２４Ｃ１の傾斜角が第２角度θ２とされる第２ソース電極１６Ｂ及び第１ソース電極２４Ｂと、第２ドレイン電極１６Ｃ及び第１ドレイン電極２４Ｃと、を設けるようにしている。従って、従来のように１回のエッチングによって側面形状が異なる１本の配線を得るのに比べると、ソース配線２７及び第２配線Ｌ２と、各電極１６Ｂ，１６Ｃ，２４Ｂ，２４Ｃと、の側面形状に係る再現性が高くなり、歩留まりを改善することができる。また、従来のように１回のエッチングによって側面形状が異なる１本の配線を得る手法では、エッチング方法がドライエッチングに限定されるため、適用可能な金属材料が限定されるものの、本実施形態によれば、エッチング方法の自由度が高いので、第２金属膜４０の金属材料を選択する上での自由度が高くなるまた、従来のようにフォトレジスト膜を露光・現像するプロセスを２回行う場合に比べると、フォトレジスト膜２１Ｒを露光・現像するプロセスが１回で済む。これにより、製造に要する設備が少なく済むとともに、タクトタイムを短くすることができる。
【0060】
以上説明したように本実施形態のアレイ基板２１は、第１金属膜（第１導電膜）からなる第１ゲート電極（ゲート電極）２４Ａと、第１金属膜の上層側に配される第１絶縁膜３２と、第１絶縁膜３２の上層側に配される半導体膜３９からなり、少なくとも一部が第１ゲート電極２４Ａと重畳して配される第１半導体部（半導体部）２４Ｄと、半導体膜３９の上層側に配される第２金属膜（第２導電膜）４０からなり、第１半導体部２４Ｄの一部と重畳して配される第１ソース電極（ソース電極）２４Ｂと、第２金属膜４０のうち、第１ソース電極２４Ｂとは別の部分からなり、第１ソース電極２４Ｂと間隔を空けた位置にて第１半導体部２４Ｄの一部と重畳して配される第１ドレイン電極（ドレイン電極）２４Ｃと、第２金属膜４０のうち、第１ソース電極２４Ｂ及び第１ドレイン電極２４Ｃとは別の部分からなり、第１ソース電極２４Ｂに連なるソース配線２７と、第１絶縁膜３２の上層側に配されて透光性を有する第１透明電極膜（第３導電膜）からなり、第１ドレイン電極２４Ｃに接続され、ソース配線２７との間に間隔を空けて配される画素電極２５と、第２金属膜４０及び第１透明電極膜の上層側に配される第２絶縁膜３３と、を備え、ソース配線２７は、側面２７Ａの傾斜角が第１角度θ１とされ、第１ソース電極２４Ｂ及び第１ドレイン電極２４Ｃの各側面２４Ｂ１，２４Ｃ１の傾斜角が第１角度θ１よりも小さい第２角度θ２とされる。
【0061】
第１ゲート電極２４Ａに信号が供給されると、第１半導体部２４Ｄにチャネルが生じることで、ソース配線２７から第１ソース電極２４Ｂに供給される信号が第１ドレイン電極２４Ｃに供給される。画素電極２５は、第１ドレイン電極２４Ｃに供給される信号に基づく電位に充電される。第１ソース電極２４Ｂ及び第１ドレイン電極２４Ｃの各側面２４Ｂ１，２４Ｃ１の傾斜角を制御し、ソース配線２７の側面２７Ａの傾斜角とは異ならせることができる。
【0062】
ソース配線２７の側面２７Ａの傾斜角が、第２角度θ２よりも大きい第１角度θ１とされているので、ソース配線２７と画素電極２５との間の間隔が狭くても、ソース配線２７が画素電極２５に短絡する事態が生じ難くなる。
【0063】
第１ソース電極２４Ｂ及び第１ドレイン電極２４Ｃの各側面２４Ｂ１，２４Ｃ１の傾斜角が第１角度θ１よりも小さい第２角度θ２とされているので、第１ソース電極２４Ｂ及び第１ドレイン電極２４Ｃに対する第２絶縁膜３３のカバレッジが改善される。これにより、第２絶縁膜３３を水分等が通過し難くなるから、第１ソース電極２４Ｂ、第１ドレイン電極２４Ｃ及び第１半導体部２４Ｄに悪影響が生じ難くなり、動作信頼性の向上が図られる。
【0064】
本実施形態に係る液晶パネル（表示装置）１１は、上記記載のアレイ基板２１と、アレイ基板２１に対して対向配置される対向基板２０と、を備える。このような液晶パネル１１によれば、ソース配線２７と画素電極２５との間の間隔を狭くすることができるから、高精細化を図る上で好適となる。また、第２絶縁膜３３を水分等が通過し難くなることで、動作信頼性が向上する。
【0065】
本実施形態に係るアレイ基板２１の製造方法は、半導体膜３９を成膜し、半導体膜３９の上層側に第２金属膜（第１導電膜）４０を成膜し、第２金属膜４０の上層側にフォトレジスト膜２１Ｒを成膜し、フォトレジスト膜２１Ｒを露光・現像して第１レジスト部２１Ｒ１と第１レジスト部２１Ｒ１よりも膜厚が小さい第２レジスト部２１Ｒ２とを形成し、第１レジスト部２１Ｒ１及び第２レジスト部２１Ｒ２をマスクとして第２金属膜４０及び半導体膜３９をエッチングし、半導体膜３９からなる半導体部である第２半導体部１６Ｄ及び第１半導体部２４Ｄと、第２金属膜４０からなり半導体部である第２半導体部１６Ｄ及び第１半導体部２４Ｄと重畳する電極部である第１電極部３７及び第２電極部３８と、第２金属膜４０からなり電極部である第１電極部３７及び第２電極部３８に連なる配線であるソース配線２７及び第２配線Ｌ２と、を設け、第２レジスト部２１Ｒ２を除去し、第１レジスト部２１Ｒ１をマスクとして第２金属膜４０をエッチングし、半導体部である第２半導体部１６Ｄ及び第１半導体部２４Ｄの一部と重畳して配線であるソース配線２７及び第２配線Ｌ２に連なる第１電極である第２ソース電極１６Ｂ及び第１ソース電極２４Ｂと、第１電極である第２ソース電極１６Ｂ及び第１ソース電極２４Ｂと間隔を空けた位置にて半導体部である第２半導体部１６Ｄ及び第１半導体部２４Ｄの一部と重畳する第２電極である第２ドレイン電極１６Ｃ及び第１ドレイン電極２４Ｃと、を設け、第２金属膜４０の上層側に第２絶縁膜（第１絶縁膜）３３を成膜し、第１レジスト部２１Ｒ１及び第２レジスト部２１Ｒ２をマスクとして第２金属膜４０をエッチングし、または第１レジスト部２１Ｒ１をマスクとして第２金属膜４０をエッチングして、配線であるソース配線２７及び第２配線Ｌ２の側面２７Ａ，Ｌ２Ａの傾斜角を第１角度θ１とし、第１レジスト部２１Ｒ１をマスクとして第２金属膜４０をエッチングして、第１電極である第２ソース電極１６Ｂ及び第１ソース電極２４Ｂ及び第２電極である第２ドレイン電極１６Ｃ及び第１ドレイン電極２４Ｃの各側面２４Ｂ１，２４Ｃ１の傾斜角を第１角度θ１よりも小さい第２角度θ２とする。
【0066】
第１レジスト部２１Ｒ１及び第２レジスト部２１Ｒ２をマスクとして第２金属膜４０及び半導体膜３９をエッチングすると、半導体部である第２半導体部１６Ｄ及び第１半導体部２４Ｄと、電極部である第１電極部３７及び第２電極部３８と、配線であるソース配線２７及び第２配線Ｌ２と、が設けられる。その後、第２レジスト部２１Ｒ２を除去してから第１レジスト部２１Ｒ１をマスクとして第２金属膜４０をエッチングすると、第１電極である第２ソース電極１６Ｂ及び第１ソース電極２４Ｂと、第２電極である第２ドレイン電極１６Ｃ及び第１ドレイン電極２４Ｃと、が設けられる。
【0067】
配線であるソース配線２７及び第２配線Ｌ２は、側面２７Ａ，Ｌ２Ａの傾斜角が、第２角度θ２よりも大きい第１角度θ１とされているので、例えば配線であるソース配線２７及び第２配線Ｌ２が複数間隔を空けて配列される場合等において、配線であるソース配線２７及び第２配線Ｌ２の配列間隔が狭くても、配線であるソース配線２７及び第２配線Ｌ２同士が短絡する事態が生じ難くなる。第１電極である第２ソース電極１６Ｂ及び第１ソース電極２４Ｂと、第２電極である第２ドレイン電極１６Ｃ及び第１ドレイン電極２４Ｃと、は、各側面２４Ｂ１，２４Ｃ１の傾斜角が第１角度θ１よりも小さい第２角度θ２とされているので、第２金属膜４０の上層側に成膜される第２絶縁膜３３の、第１電極である第２ソース電極１６Ｂ及び第１ソース電極２４Ｂと、第２電極である第２ドレイン電極１６Ｃ及び第１ドレイン電極２４Ｃと、に対するカバレッジが改善される。これにより、第２絶縁膜３３を水分等が通過し難くなるから、第１電極である第２ソース電極１６Ｂ及び第１ソース電極２４Ｂと、第２電極である第２ドレイン電極１６Ｃ及び第１ドレイン電極２４Ｃと、半導体部である第２半導体部１６Ｄ及び第１半導体部２４Ｄと、に悪影響が生じ難くなり、動作信頼性の向上が図られる。
【0068】
このように、第２金属膜４０に対するエッチングを２回行うことで、側面２７Ａ，Ｌ２Ａの傾斜角が第１角度θ１とされる配線であるソース配線２７及び第２配線Ｌ２と、各側面２４Ｂ１，２４Ｃ１の傾斜角が第２角度θ２とされる第１電極である第２ソース電極１６Ｂ及び第１ソース電極２４Ｂと、第２電極である第２ドレイン電極１６Ｃ及び第１ドレイン電極２４Ｃと、を設けるようにしている。従って、従来のように１回のエッチングによって側面形状が異なる１本の配線を得るのに比べると、配線であるソース配線２７及び第２配線Ｌ２と、各電極１６Ｂ，１６Ｃ，２４Ｂ，２４Ｃと、の側面形状に係る再現性が高くなり、歩留まりを改善することができる。また、従来のようにフォトレジスト膜を露光・現像するプロセスを２回行う場合に比べると、フォトレジスト膜２１Ｒを露光・現像するプロセスが１回で済む。これにより、製造に要する設備が少なく済むとともに、タクトタイムを短くすることができる。
【0069】
また、第１レジスト部２１Ｒ１及び第２レジスト部２１Ｒ２をマスクとして第２金属膜４０をエッチングして、配線であるソース配線２７及び第２配線Ｌ２の側面２７Ａ，Ｌ２Ａの傾斜角を第１角度θ１とする。第１レジスト部２１Ｒ１及び第２レジスト部２１Ｒ２をマスクとして第２金属膜４０をエッチングすると、配線であるソース配線２７及び第２配線Ｌ２の側面２７Ａ，Ｌ２Ａの傾斜角が第１角度θ１となる。第１レジスト部２１Ｒ１をマスクとして第２金属膜４０をエッチングすると、第１電極である第２ソース電極１６Ｂ及び第１ソース電極２４Ｂと、第２電極である第２ドレイン電極１６Ｃ及び第１ドレイン電極２４Ｃと、の各側面２４Ｂ１，２４Ｃ１の傾斜角が第２角度θ２となるのに対し、配線であるソース配線２７及び第２配線Ｌ２の側面２７Ａ，Ｌ２Ａの傾斜角は第１角度θ１のままとされる。
【0070】
＜実施形態２＞
実施形態２を図２０から図２３によって説明する。この実施形態２では、アレイ基板２１の製造方法に含まれる第３工程を変更した場合を示す。なお、上記した実施形態１と同様の構造、作用及び効果について重複する説明は省略する。
実施形態２を図２０から図２３によって説明する。この実施形態２では、アレイ基板２１の製造方法に含まれる第３工程を変更した場合を示す。なお、上記した実施形態１と同様の構造、作用及び効果について重複する説明は省略する。
【0071】
本実施形態に係る第３工程では、実施形態１にて説明した焼成工程が省略されている。このため、露光工程及び現像工程を終えたフォトレジスト膜１２１Ｒを構成する第１レジスト部１２１Ｒ１の外周端部分は、図２０に示すように、実施形態１に記載の第１レジスト部２１Ｒ１の外周端部分（図１２を参照）に比べると、アレイ基板２１の主面に対する傾斜角が小さい。
【0072】
このようなフォトレジスト膜１２１Ｒをマスクとして第１エッチング工程が行われる。本実施形態に係る第１エッチング工程では、ウェットエッチングを行う。このウェットエッチングで使用されるエッチング液としては、後述する第２エッチング工程で用いられるエッチング液に比べると、第２金属膜４０に対するエッチングレートが低いものが選択される。このようなエッチング液を用いて第１エッチング工程が行われると、図２１に示すように、表示領域ＡＡにおいては第１電極部１３７及び第１電極部１３７に連なるソース配線１２７が設けられる。また、非表示領域ＮＡＡにおいては、第２電極部３８、第２配線Ｌ２及び第３配線Ｌ３が設けられる（図１６及び図１７を参照）。第１エッチング工程を経て設けられたソース配線１２７及び第１電極部１３７の各側面１２７Ａ，１３７Ａは、各底面１２７Ｂ，１３７Ｂに対する傾斜角が第１角度θ１となっている。
【0073】
第１エッチング工程を終えたら、第２金属膜４０からなるソース配線１２７、第１電極部１３７、第２電極部３８、第２配線Ｌ２及び第３配線Ｌ３を炭素系ガスと酸素系ガスとの少なくとも一方を含む雰囲気に曝す（曝露工程）。この曝露工程にて炭素系ガスを用いる場合、炭素系ガスとして四フッ化炭素（ＣＦ４）、六フッ化硫黄（ＳＦ６）、トリフルオロメタン（ＣＨＦ３）、パーフルオロシクロブタン（Ｃ４Ｆ８）等が用いられる。曝露工程にて酸素系ガスを用いる場合、酸素等が用いられる。また、曝露工程では、炭素系ガスや酸素系ガス以外にも、アルゴンガス等を付加的に用いることが可能である。
【0074】
曝露工程が行われ、ソース配線１２７、第１電極部１３７、第２電極部３８、第２配線Ｌ２及び第３配線Ｌ３が炭素系ガスと酸素系ガスとの少なくとも一方を含む雰囲気に曝されると、図２２に示すように、ソース配線１２７、第１電極部１３７、第２電極部３８、第２配線Ｌ２及び第３配線Ｌ３の表面に変質層ＴＲが生じる。なお、図２２では、変質層ＴＲの形成範囲を網掛け状にして図示する。この変質層ＴＲは、ソース配線１２７、第１電極部１３７、第２電極部３８、第２配線Ｌ２及び第３配線Ｌ３の全高さ範囲にわたって生じている。変質層ＴＲは、雰囲気に炭素系ガスが含まれる場合は、炭素を含む層（炭化層）となる。変質層ＴＲは、雰囲気に酸素系ガスが含まれる場合は、酸化を含む層（酸化層）となる。いずれにしても変質層ＴＲは、その後に行われるエッチング時に減肉され難い傾向とされる。
【0075】
曝露工程を終えた後、アッシング工程が行われ、その後に第２エッチング工程が行われる。本実施形態に係る第２エッチング工程では、ウェットエッチングを行う。このウェットエッチングで使用されるエッチング液としては、上記した第１エッチング工程で用いられるエッチング液に比べると、第２金属膜４０に対するエッチングレートが高いものが選択される。このようなエッチング液を用いて第２エッチング工程が行われると、図２３に示すように、表示領域ＡＡにおいては第１ソース電極１２４Ｂ及び第１ドレイン電極１２４Ｃが設けられる。また、非表示領域ＮＡＡにおいては、第２ソース電極１６Ｂ及び第２ドレイン電極１６Ｃが設けられる（図１８及び図１９を参照）。第２エッチング工程を経て設けられた第１ソース電極１２４Ｂ及び第１ドレイン電極１２４Ｃの各側面１２４Ｂ１，１２４Ｃ１は、各底面１２４Ｂ２，１２４Ｃ２に対する傾斜角が第１角度θ１よりも小さい第２角度θ２となっている。この第２エッチング工程では、ソース配線１２７、第２配線Ｌ２及び第３配線Ｌ３の各側面１２７Ａ，Ｌ２Ａが第１レジスト部１２１Ｒ１により覆われないため、オーバーエッチングされることが懸念される。その点、ソース配線１２７、第２配線Ｌ２及び第３配線Ｌ３の各側面１２７Ａ，Ｌ２Ａには、変質層ＴＲが生じているので、第２エッチング工程が行われても、各側面１２７Ａ，Ｌ２Ａがオーバーエッチング（減肉）され難く、形状変化が生じ難くなっている。これにより、各側面１２７Ａ，Ｌ２Ａの傾斜角が第１角度θ１に維持され易くなっている。
【0076】
以上説明したように本実施形態によれば、第１レジスト部１２１Ｒ１及び第２レジスト部１２１Ｒ２をマスクとして第２金属膜４０をエッチングした後に、配線であるソース配線１２７及び第２配線Ｌ２を炭素系ガスと酸素系ガスとの少なくとも一方を含む雰囲気に曝す。配線であるソース配線１２７及び第２配線Ｌ２が炭素系ガスを含む雰囲気に曝されると、配線であるソース配線１２７及び第２配線Ｌ２の表面に炭素を含む変質層ＴＲが生じる。配線であるソース配線１２７及び第２配線Ｌ２が酸素系ガスを含む雰囲気に曝されると、配線であるソース配線１２７及び第２配線Ｌ２の表面に酸素を含む変質層ＴＲが生じる。この変質層ＴＲは、第１レジスト部１２１Ｒ１をマスクとして第２金属膜４０をエッチングする際に減肉し難い傾向にある。従って、第１レジスト部１２１Ｒ１をマスクとして第２金属膜４０をエッチングしても、配線であるソース配線１２７及び第２配線Ｌ２の側面１２７Ａ，Ｌ２Ａの傾斜角が第１角度θ１に維持され易い。
【0077】
＜実施形態３＞
実施形態３を図２４から図２６によって説明する。この実施形態３では、上記した実施形態１，２からアレイ基板２１の製造方法に含まれる第３工程を変更した場合を示す。なお、上記した実施形態１，２と同様の構造、作用及び効果について重複する説明は省略する。
実施形態３を図２４から図２６によって説明する。この実施形態３では、上記した実施形態１，２からアレイ基板２１の製造方法に含まれる第３工程を変更した場合を示す。なお、上記した実施形態１，２と同様の構造、作用及び効果について重複する説明は省略する。
【0078】
本実施形態に係る第３工程では、実施形態２と同様に、実施形態１にて説明した焼成工程が省略されている。このため、露光工程及び現像工程を終えたフォトレジスト膜２２１Ｒを構成する第１レジスト部２２１Ｒ１の外周端部分は、図２４に示すように、実施形態１に記載の第１レジスト部２１Ｒ１の外周端部分（図１２を参照）に比べると、アレイ基板２１の主面に対する傾斜角が小さい。
【0079】
このようなフォトレジスト膜２２１Ｒをマスクとして第１エッチング工程が行われる。本実施形態に係る第１エッチング工程では、ドライエッチングを行う。第１エッチング工程が行われると、図２４に示すように、表示領域ＡＡにおいては第１電極部２３７及び第１電極部２３７に連なるソース配線２２７が設けられる。また、非表示領域ＮＡＡにおいては、第２電極部３８、第２配線Ｌ２及び第３配線Ｌ３が設けられる（図１６及び図１７を参照）。第１エッチング工程を経て設けられたソース配線２２７及び第１電極部２３７の各側面２２７Ａ，２３７Ａは、各底面２２７Ｂ，２３７Ｂに対する傾斜角が第１角度θ１よりも小さい第３角度θ３となっている。第３角度θ３は、例えば１０°～６０°の範囲程度とされる。第３角度θ３は、第２角度θ２と同一であってもよいが、異なっていてもよい。
【0080】
第１エッチング工程を終えたら、実施形態２と同様の曝露工程を行う。曝露工程が行われると、図２５に示すように、ソース配線２２７、第１電極部２３７、第２電極部３８、第２配線Ｌ２及び第３配線Ｌ３の表面に変質層ＴＲが生じる。なお、図２５では、変質層ＴＲの形成範囲を網掛け状にして図示する。本実施形態では、変質層ＴＲは、ソース配線２２７、第１電極部２３７、第２電極部３８、第２配線Ｌ２及び第３配線Ｌ３の表面のうち、上側の過半部分に生じるものの、下端部には生じることがない。このように変質層ＴＲが限定的な範囲に生じる理由は、各側面２２７Ａ，２３７Ａの傾斜角が第１角度θ１よりも小さい第３角度θ３となっているためである。
【0081】
曝露工程を終えた後、アッシング工程が行われ、その後に第２エッチング工程が行われる。本実施形態に係る第２エッチング工程では、ウェットエッチングを行う。このウェットエッチングで使用されるエッチング液としては、第２金属膜４０に対するエッチングレートが、実施形態２の第２エッチング工程で用いられるエッチング液と同等のものが選択される。このようなエッチング液を用いて第２エッチング工程が行われると、図２６に示すように、表示領域ＡＡにおいては第１ソース電極２２４Ｂ及び第１ドレイン電極２２４Ｃが設けられる。また、非表示領域ＮＡＡにおいては、第２ソース電極１６Ｂ及び第２ドレイン電極１６Ｃが設けられる（図１８及び図１９を参照）。第２エッチング工程を経て設けられた第１ソース電極２２４Ｂ及び第１ドレイン電極２２４Ｃの各側面２２４Ｂ１，２２４Ｃ１は、各底面２２４Ｂ２，２２４Ｃ２に対する傾斜角が第１角度θ１よりも小さい第２角度θ２となっている。この第２エッチング工程では、ソース配線２２７、第２配線Ｌ２及び第３配線Ｌ３の各側面２２７Ａ，Ｌ２Ａが、第１レジスト部２２１Ｒ１により覆われないため、エッチング液に曝される。ソース配線２２７、第２配線Ｌ２及び第３配線Ｌ３の各側面２２７Ａ，Ｌ２Ａのうち、上側部分には変質層ＴＲが生じているものの、下端部には変質層ＴＲが生じていない。従って、第２エッチング工程が行われると、ソース配線２２７、第２配線Ｌ２及び第３配線Ｌ３の各側面２２７Ａ，Ｌ２Ａは、上側部分がエッチング液によって減肉され難いものの、下端部がエッチング液によって減肉され易くなっている。その結果、ソース配線２２７、第２配線Ｌ２及び第３配線Ｌ３の各側面２２７Ａ，Ｌ２Ａの傾斜角は、第３角度θ３から第３角度θ３よりも大きい第１角度θ１へと変化する。
【0082】
以上説明したように本実施形態によれば、第１レジスト部２２１Ｒ１及び第２レジスト部２２１Ｒ２をマスクとして第２金属膜４０をエッチングして、配線であるソース配線２２７及び第２配線Ｌ２の側面２２７Ａ，Ｌ２Ａの傾斜角を第１角度θ１よりも小さい第３角度θ３とし、第１レジスト部２２１Ｒ１をマスクとして第２金属膜４０をエッチングして、配線であるソース配線２２７及び第２配線Ｌ２の側面２２７Ａ，Ｌ２Ａの傾斜角を第１角度θ１とする。第１レジスト部２２１Ｒ１及び第２レジスト部２２１Ｒ２をマスクとして第２金属膜４０をエッチングすると、配線であるソース配線２２７及び第２配線Ｌ２の側面２２７Ａ，Ｌ２Ａの傾斜角が第１角度θ１よりも小さい第３角度θ３となる。第１レジスト部２２１Ｒ１をマスクとして第２金属膜４０をエッチングすると、第１電極である第２ソース電極１６Ｂ及び第１ソース電極２２４Ｂと、第２電極である第２ドレイン電極１６Ｃ及び第１ドレイン電極２２４Ｃと、の各側面２２４Ｂ１，２２４Ｃ１の傾斜角が第２角度θ２となるのに対し、配線であるソース配線２２７及び第２配線Ｌ２の側面２２７Ａ，Ｌ２Ａの傾斜角は第３角度θ３から第１角度θ１に変化する。
【0083】
また、第１レジスト部２２１Ｒ１及び第２レジスト部２２１Ｒ２をマスクとして、第２金属膜４０をエッチングした後に、配線であるソース配線２２７及び第２配線Ｌ２を炭素系ガスと酸素系ガスとの少なくとも一方を含む雰囲気に曝す。電極部である第１電極部２３７及び第２電極部３８と、配線であるソース配線２２７及び第２配線Ｌ２と、が炭素系ガスを含む雰囲気に曝されると、電極部である第１電極部２３７及び第２電極部３８と、配線であるソース配線２２７及び第２配線Ｌ２と、の表面に炭素を含む変質層ＴＲが生じる。配線であるソース配線２２７及び第２配線Ｌ２が炭素系ガスを含む雰囲気に曝されると、配線であるソース配線２２７及び第２配線Ｌ２の表面に炭素を含む変質層ＴＲが生じる。配線であるソース配線２２７及び第２配線Ｌ２が酸素系ガスを含む雰囲気に曝されると、配線であるソース配線２２７及び第２配線Ｌ２の表面に酸素を含む変質層ＴＲが生じる。この変質層ＴＲは、第１レジスト部２２１Ｒ１をマスクとして第２金属膜４０をエッチングする際に減肉し難い傾向にある。ここで、配線であるソース配線２２７及び第２配線Ｌ２の側面２７Ａ，Ｌ２Ａの傾斜角が第１角度θ１よりも小さい第３角度θ３とされているので、変質層ＴＲは、配線であるソース配線２２７及び第２配線Ｌ２の側面２２７Ａ，Ｌ２Ａのうち、上側部分に主に生じ、下端部には生じ難い傾向にある。従って、第１レジスト部２２１Ｒ１をマスクとして第２金属膜４０をエッチングすると、配線であるソース配線２２７及び第２配線Ｌ２の側面２２７Ａ，Ｌ２Ａのうち、変質層ＴＲが生じた上側部分は、減肉し難いものの、下端部は、減肉し易くなっている。これにより、配線であるソース配線２２７及び第２配線Ｌ２の側面２２７Ａ，Ｌ２Ａの傾斜角が第３角度θ３から第１角度θ１へと変化する。
【0084】
＜実施形態４＞
実施形態４を図２７または図２８によって説明する。この実施形態４では、上記した実施形態１からアレイ基板２１の製造方法を変更した場合を示す。なお、上記した実施形態１と同様の構造、作用及び効果について重複する説明は省略する。
実施形態４を図２７または図２８によって説明する。この実施形態４では、上記した実施形態１からアレイ基板２１の製造方法を変更した場合を示す。なお、上記した実施形態１と同様の構造、作用及び効果について重複する説明は省略する。
【0085】
本実施形態に係るアレイ基板２１の製造方法には、第１金属膜を成膜してパターニングする第１工程と、第１絶縁膜３３２を成膜する第２工程と、半導体膜３９を成膜してパターニングする第３工程と、第２金属膜４０を成膜してパターニングする第４工程と、第１透明電極膜を成膜してパターニングする第５工程と、第２絶縁膜３３を成膜する第６工程と、第２透明電極膜を成膜してパターニングする第７工程と、配向膜を成膜する第８工程と、が含まれる。このうち、第３工程及び第４工程に関して説明する。
【0086】
第２工程を経て第１絶縁膜３３２が成膜された後、第３工程が行われる。第３工程では、第１絶縁膜３３２の上層側に半導体膜３９及びフォトレジスト膜が続けてベタ状に成膜される。所定のパターンを有するフォトマスクを介して露光装置によりフォトレジスト膜を露光してからフォトレジスト膜を現像し、現像されたフォトレジスト膜を介してエッチングが行われると、第１半導体部３２４Ｄ、第２半導体部１６Ｄ、第１積層部３４、第２積層部３５及び第３積層部３６が設けられる（図４，図６から図８を参照）。
【0087】
第３工程の後に第４工程が行われると、先行してパターニングされた半導体膜３９の上層側に第２金属膜４０及びフォトレジスト膜３２１Ｒが続けてベタ状に成膜される。その後、実施形態１にて説明した第３工程に含まれる露光工程、現像工程、焼成工程が順次に行われると、図２７に示すように、第１レジスト部３２１Ｒ１及び第２レジスト部３２１Ｒ２が設けられる。その後、実施形態１にて説明した第３工程に含まれる第１エッチング工程が行われると、第２金属膜４０がエッチングされて、ソース配線２７、第１電極部３３７、第２電極部３８、第２配線Ｌ２及び第３配線Ｌ３が設けられる。その後、実施形態１にて説明した第３工程に含まれるアッシング工程が行われると、図２８に示すように、第２レジスト部３２１Ｒ２が除去される。その後、実施形態１にて説明した第３工程に含まれる第２エッチング工程が行われると、第１ソース電極２４Ｂ、第１ドレイン電極２４Ｃ、第２ソース電極１６Ｂ及び第２ドレイン電極１６Ｃが設けられる（図１８を参照）。ソース配線２７及び第２配線Ｌ２の各側面２７Ａ，Ｌ２Ａの傾斜角が第１角度θ１となる（図４及び図８を参照）。第１ソース電極２４Ｂ、第１ドレイン電極２４Ｃ、第２ソース電極１６Ｂ及び第２ドレイン電極１６Ｃの各側面２４Ｂ１，２４Ｃ１，１６Ｂ１，１６Ｃ１の傾斜角が第１角度θ１よりも小さい第２角度θ２となる（図５及び図７を参照）。
【0088】
以上説明したように本実施形態に係るアレイ基板２１の製造方法は、半導体膜３９を成膜し、半導体膜３９をパターニングして半導体部である第２半導体部１６Ｄ及び第１半導体部３２４Ｄを設け、半導体膜３９の上層側に第２金属膜４０（第１導電膜）を成膜し、第２金属膜４０の上層側にフォトレジスト膜３２１Ｒを成膜し、フォトレジスト膜３２１Ｒを露光・現像して第１レジスト部３２１Ｒ１と第１レジスト部３２１Ｒ１よりも膜厚が小さい第２レジスト部３２１Ｒ２とを形成し、第１レジスト部３２１Ｒ１及び第２レジスト部３２１Ｒ２をマスクとして第２金属膜４０をエッチングし、第２金属膜４０からなり半導体部である第２半導体部１６Ｄ及び第１半導体部３２４Ｄと重畳する電極部である第１電極部３３７及び第２電極部３８と、第２金属膜４０からなり電極部である第１電極部３３７及び第２電極部３８に連なる配線であるソース配線２７及び第２配線Ｌ２と、を設け、第２レジスト部３２１Ｒ２を除去し、第１レジスト部３２１Ｒ１をマスクとして第２金属膜４０をエッチングし、半導体部である第２半導体部１６Ｄ及び第１半導体部２４Ｄの一部と重畳して配線であるソース配線２７及び第２配線Ｌ２に連なる第１電極である第２ソース電極１６Ｂ及び第１ソース電極２４Ｂと、第１電極である第２ソース電極１６Ｂ及び第１ソース電極２４Ｂと間隔を空けた位置にて半導体部である第２半導体部１６Ｄ及び第１半導体部３２４Ｄの一部と重畳する第２電極である第２ドレイン電極１６Ｃ及び第１ドレイン電極２４Ｃと、を設け、第２金属膜４０の上層側に第２絶縁膜（第１絶縁膜）３３を成膜し、第１レジスト部３２１Ｒ１及び第２レジスト部３２１Ｒ２をマスクとして第２金属膜４０をエッチングし、または第１レジスト部３２１Ｒ１をマスクとして第２金属膜４０をエッチングして、配線であるソース配線２７及び第２配線Ｌ２の側面２７Ａ，Ｌ２Ａの傾斜角を第１角度θ１とし、第１レジスト部３２１Ｒ１をマスクとして第２金属膜４０をエッチングして、第１電極である第２ソース電極１６Ｂ及び第１ソース電極２４Ｂ及び第２電極である第２ドレイン電極１６Ｃ及び第１ドレイン電極２４Ｃの各側面２４Ｂ１，２４Ｃ１の傾斜角を第１角度θ１よりも小さい第２角度θ２とする。
【0089】
第１レジスト部３２１Ｒ１及び第２レジスト部３２１Ｒ２をマスクとして第２金属膜４０をエッチングすると、電極部である第１電極部３３７及び第２電極部３８及び配線であるソース配線２７及び第２配線Ｌ２が設けられる。その後、第２レジスト部３２１Ｒ２を除去してから第１レジスト部２１Ｒ１をマスクとして第２金属膜４０をエッチングすると、第１電極である第２ソース電極１６Ｂ及び第１ソース電極２４Ｂ及び第２電極である第２ドレイン電極１６Ｃ及び第１ドレイン電極２４Ｃが設けられる。
【0090】
配線であるソース配線２７及び第２配線Ｌ２は、側面２７Ａ，Ｌ２Ａの傾斜角が、第２角度θ２よりも大きい第１角度θ１とされているので、例えば配線であるソース配線２７及び第２配線Ｌ２が複数間隔を空けて配列される場合等において、配線であるソース配線２７及び第２配線Ｌ２の配列間隔が狭くても、配線であるソース配線２７及び第２配線Ｌ２同士が短絡する事態が生じ難くなる。第１電極である第２ソース電極１６Ｂ及び第１ソース電極２４Ｂと、第２電極である第２ドレイン電極１６Ｃ及び第１ドレイン電極２４Ｃと、は、各側面２４Ｂ１，２４Ｃ１の傾斜角が第１角度θ１よりも小さい第２角度θ２とされているので、第２金属膜４０の上層側に成膜される第２絶縁膜３３の、第１電極である第２ソース電極１６Ｂ及び第１ソース電極２４Ｂと、第２電極である第２ドレイン電極１６Ｃ及び第１ドレイン電極２４Ｃと、に対するカバレッジが改善される。これにより、第２絶縁膜３３を水分等が通過し難くなるから、第１電極である第２ソース電極１６Ｂ及び第１ソース電極２４Ｂと、第２電極である第２ドレイン電極１６Ｃ及び第１ドレイン電極２４Ｃと、半導体部である第２半導体部１６Ｄ及び第１半導体部３２４Ｄと、に悪影響が生じ難くなり、動作信頼性の向上が図られる。
【0091】
このように、第２金属膜４０に対するエッチングを２回行うことで、側面２７Ａ，Ｌ２Ａの傾斜角が第１角度θ１とされる配線であるソース配線２７及び第２配線Ｌ２と、各側面２４Ｂ１，２４Ｃ１の傾斜角が第２角度θ２とされる第１電極である第２ソース電極１６Ｂ及び第１ソース電極２４Ｂと、第２電極である第２ドレイン電極１６Ｃ及び第１ドレイン電極２４Ｃと、を設けるようにしている。従って、従来のように１回のエッチングによって側面形状が異なる１本の配線を得るのに比べると、配線であるソース配線２７及び第２配線Ｌ２と、各電極１６Ｂ，１６Ｃ，２４Ｂ，２４Ｃと、の側面形状に係る再現性が高くなり、歩留まりを改善することができる。また、従来のようにフォトレジスト膜を露光・現像するプロセスを２回行う場合に比べると、フォトレジスト膜３２１Ｒを露光・現像するプロセスが１回で済む。これにより、製造に要する設備が少なく済むとともに、タクトタイムを短くすることができる。
【0092】
＜他の実施形態＞
本明細書が開示する技術は、上記記述及び図面によって説明した実施形態に限定されず、例えば次のような実施形態も技術的範囲に含まれる。
本明細書が開示する技術は、上記記述及び図面によって説明した実施形態に限定されず、例えば次のような実施形態も技術的範囲に含まれる。
【0093】
（１）実施形態１～３に記載したアレイ基板２１の製造方法に含まれる第３工程において、ハーフトーンマスクを用いずにフォトレジスト膜２１Ｒ，１２１Ｒ，２２１Ｒを露光することも可能である。具体的には、第３工程において、半導体膜３９及び第２金属膜４０を順次に成膜してから、第２金属膜４０の上層側にＩＴＯ等からなる透明電極膜を成膜する。その後、透明電極膜をパターニングし、透明電極膜の開口部分が、第１ソース電極２４Ｂ，１２４Ｂ，２２４Ｂと第１ドレイン電極２４Ｃ，２２４Ｃ，２２４Ｃとの間となる部分と、第２ソース電極１６Ｂと第２ドレイン電極１６Ｃとの間となる部分と、に重畳する配置とする。つまり、透明電極膜の開口部分を、実施形態１～３に記載した第２レジスト部２１Ｒ２，１２１Ｒ２，２２１Ｒ２と重畳する配置とする。このように透明電極膜をパターニングした後、半導体膜３９、第２金属膜４０及び透明電極膜をウェットエッチングする。このウェットエッチングでは、第２金属膜４０のエッチングレートが透明電極膜のエッチングレートよりも高いエッチング液を用いる。このようなエッチング液を用いてウェットエッチングが行われると、第２金属膜４０のうち、透明電極膜により覆われた部分は、オーバーエッチングされ易く、透明電極膜により覆われない部分は、オーバーエッチングされ難くなる。その結果、透明電極膜により覆われた部分であるソース配線２７，１２７，２２７、第２配線Ｌ２及び第３配線Ｌ３の各側面２７Ａ，１２７Ａ，２２７Ａ，Ｌ２Ａの傾斜角が第１角度θ１となり、透明電極膜により覆われない部分である第１ソース電極２４Ｂ，１２４Ｂ，２２４Ｂ、第１ドレイン電極２４Ｃ，２２４Ｃ，２２４Ｃ、第２ソース電極１６Ｂ及び第２ドレイン電極１６Ｃの各側面２４Ｂ１，１２４Ｂ１，２２４Ｂ１，２４Ｃ１，１２４Ｃ１，２２４Ｃ１，１６Ｂ１，１６Ｃ１の傾斜角が第１角度θ１よりも小さい第２角度θ２となる。
【0094】
（２）上記した（１）と同様に、実施形態４に記載したアレイ基板２１の製造方法に含まれる第４工程において、ハーフトーンマスクを用いずにフォトレジスト膜３２１Ｒを露光することも可能である。具体的な手法は、上記した（１）に記載の通りである。
【0095】
（３）第２ＴＦＴ１６の具体的な構成は、図示以外にも適宜に変更可能である。例えば、第２ＴＦＴ１６に備わる第２ソース電極１６Ｂの数や第２ドレイン電極１６Ｃの数を変更することが可能である。それ以外にも、例えば第２ソース電極１６Ｂと第２ドレイン電極１６Ｃとの配置を図示とは入れ替えることも可能である。
【0096】
（４）アレイ基板２１を構成する膜の積層順の変形例としては、例えば半導体膜３９の上層側に第１透明電極膜が配され、第１透明電極膜の上層側に第２金属膜４０が配されてもよい。
【0097】
（５）第１角度θ１、第２角度θ２及び第３角度θ３の具体的な数値は、上記以外にも適宜に変更可能である。
【0098】
（６）フォトマスク２１Ｐとしては、ハーフトーンマスク以外にもグレートーンマスクを用いることも可能である。
【0099】
（７）フォトレジスト膜２１Ｒ，１２１Ｒ，２２１Ｒ，３２１Ｒは、ポジ型以外にもネガ型であってもよい。
【0100】
（８）各ＴＦＴ１６，２４の構成は、ボトムゲート型以外にもトップゲート型、ダブルゲート型等でもよい。
【0101】
（９）半導体膜３９の材料は、酸化物半導体材料等でもよい。
【0102】
（１０）液晶パネル１１の平面形状は、横長の長方形、縦長の長方形、正方形、円形、半円形、長円形、楕円形、台形などでもよい。
【0103】
（１１）液晶パネル１１の表示モードは、ＩＰＳモード等でもよい。
【0104】
（１２）実施形態４に記載の技術を、実施形態２，３に適宜に組み合わせることも可能である。
【0105】
（１３）液晶パネル１１は、タッチパネル機能を内蔵していてもよい。
【0106】
（１４）液晶パネル１１以外にも、自発光式の表示装置である有機ＥＬ表示装置でもよい。
【0107】
（１５）液晶表示装置１０は、ヘッドマウントディスプレイ、シースルーディスプレイ、ヘッドアップディスプレイ、プロジェクター、テレビ受信装置、タブレット型端末、スマートフォン等の機器に用いることが可能である。特に、ヘッドマウントディスプレイは、要求される精細度が極めて高いことから、有用である。
【符号の説明】
【0108】
１１…液晶パネル（表示装置）、１６Ｄ…第２半導体部（半導体部）、１６Ｂ…第２ソース電極（第１電極）、１６Ｃ…第２ドレイン電極（第２電極）、２１…アレイ基板、２１Ｒ，１２１Ｒ，２２１Ｒ，３２１Ｒ…フォトレジスト膜、２１Ｒ１，１２１Ｒ１，２２１Ｒ１，３２１Ｒ１…第１レジスト部、２１Ｒ２，１２１Ｒ２，２２１Ｒ２，３２１Ｒ２…第２レジスト部、２４Ａ…第１ゲート電極（ゲート電極）、２４Ｂ，１２４Ｂ，２２４Ｂ…第１ソース電極（ソース電極、第１電極）、２４Ｂ１，１２４Ｂ１，２２４Ｂ１…側面、２４Ｃ，２２４Ｃ，２２４Ｃ…第１ドレイン電極（ドレイン電極、第２電極）、２４Ｃ１，１２４Ｃ１，２２４Ｃ１…側面、２４Ｄ，３２４Ｄ…第１半導体部（半導体部）、２５…画素電極、２７，１２７，２２７…ソース配線（配線）、２７Ａ，１２７Ａ，２２７Ａ…側面、３２，３３２…第１絶縁膜、３３…第２絶縁膜（第１絶縁膜）、３７，１３７，２３７，３３７…第１電極部（電極部）、３８…第２電極部（電極部）、３９…半導体膜、４０…第２金属膜、Ｌ２…第２配線（配線）、Ｌ２Ａ…側面、ＴＲ…変質層、θ１…第１角度、θ２…第２角度、θ３…第３角度
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】