特開 2024-88311 ドハティ増幅器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024088311

(43)【公開日】2024-07-02

(54)【発明の名称】ドハティ増幅器

(51)【国際特許分類】

   H03F 1/02 20060101AFI20240625BHJP

   H03F 3/195 20060101ALI20240625BHJP

   H03F 3/60 20060101ALI20240625BHJP

【ＦＩ】

H03F1/02 188

H03F3/195

H03F3/60

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022203419

(22)【出願日】2022-12-20

(71)【出願人】

【識別番号】000154325

【氏名又は名称】住友電工デバイス・イノベーション株式会社

(74)【代理人】

【識別番号】100087480

【弁理士】

【氏名又は名称】片山 修平

(72)【発明者】

【氏名】ジェームズ ウォン

(72)【発明者】

【氏名】川崎 賢人

【テーマコード（参考）】

5J067

5J500

【Ｆターム（参考）】

5J067AA04

5J067AA21

5J067AA63

5J067AA64

5J067AA65

5J067CA36

5J067CA91

5J067FA15

5J067FA16

5J067HA10

5J067HA12

5J067KA16

5J067KA29

5J067KA68

5J067KS03

5J067KS11

5J067LS12

5J067QA03

5J067QS04

5J067SA13

5J500AA04

5J500AA21

5J500AA63

5J500AA64

5J500AA65

5J500AC36

5J500AC91

5J500AF15

5J500AF16

5J500AH10

5J500AH12

5J500AK16

5J500AK29

5J500AK68

5J500AQ03

5J500AS13

(57)【要約】      （修正有）

【課題】小型化可能なドハティ増幅器を提供する。
【解決手段】ドハティ増幅器は、Ｙ方向に延伸するのゲート電極１４ａとドレイン電極１６ａと、ゲートバスバー２４ａとで前記ゲート電極及びドレイン電極を挟み、ドレイン電極が接続されるドレインバスバー２６ａと、を備え、基板１０上に設けられたトランジスタＱ１と、Ｘ方向に延伸するゲート電極１４ｂとドレイン電極１６ｂと、ゲートバスバー２４ｂとで前記ゲート電極及びドレイン電極を挟み、ドレイン電極が電気的に接続されるドレインバスバー２６ｂと、を備え、基板上に設けられた第２トランジスタＱ２と、基板上に設けられ、ドレインバスバー２６ａと合成ノードＮ１とを接続する線路２７ａと、ドレインバスバー２６ｂと合成ノードＮ１とを接続し、ドレインバスバーのうち第１端部５６の、トランジスタＱ２における対角に位置する第２端部５８に接続する線路２７ｂと、を備える。
【選択図】図２

【特許請求の範囲】

【請求項1】

基板と、
第１方向に延伸する複数の第１ゲート電極と、前記第１方向に延伸する複数の第１ドレイン電極と、入力信号が分配された２つの信号のうち第１信号が入力し前記複数の第１ゲート電極が電気的に接続される第１ゲートバスバーと、前記第１ゲートバスバーとで前記複数の第１ゲート電極および前記複数の第１ドレイン電極を挟み前記複数の第１ドレイン電極が接続される第１ドレインバスバーと、を備え、前記基板上に設けられた第１トランジスタと、
第２方向に延伸する複数の第２ゲート電極と、前記第２方向に延伸する複数の第２ドレイン電極と、前記２つの信号のうち第２信号が第１端部に入力し前記複数の第２ゲート電極が電気的に接続される第２ゲートバスバーと、前記第２ゲートバスバーとで前記複数の第２ゲート電極および前記複数の第２ドレイン電極を挟み前記複数の第２ドレイン電極が電気的に接続される第２ドレインバスバーと、を備え、前記基板上に設けられた第２トランジスタと、
前記基板上に設けられ、前記第１トランジスタが増幅した前記第１信号と前記第２トランジスタが増幅した前記第２信号とが合成される合成ノードと、
前記基板上に設けられ、前記第１ドレインバスバーと前記合成ノードとを接続する第１線路と、
前記基板上に設けられ、前記第２ドレインバスバーと前記合成ノードとを接続し、前記第２ドレインバスバーのうち前記第１端部の前記第２トランジスタにおける対角に位置する第２端部に接続する第２線路と、
を備えるドハティ増幅器。

【請求項2】

前記合成ノードは前記第１トランジスタの前記第１方向に位置する領域に設けられ、
前記第１端部は、前記第２端部より前記第１トランジスタに近く、前記第１方向において前記第２端部より前記合成ノードから遠い請求項１に記載のドハティ増幅器。

【請求項3】

前記第２トランジスタの前記第１方向における幅は、前記第１トランジスタの前記第１方向における幅より大きく、前記第１方向に直交する方向から見て、前記第２トランジスタは前記第１トランジスタと重なりかつ前記第１線路の少なくとも一部と重なる請求項２に記載のドハティ増幅器。

【請求項4】

前記第２トランジスタのゲート幅は、前記第１トランジスタのゲート幅より大きい請求項３に記載のドハティ増幅器。

【請求項5】

前記第１方向と前記第２方向とは交差する請求項４に記載のドハティ増幅器。

【請求項6】

前記第１方向と前記第２方向とは直交する請求項４に記載のドハティ増幅器。

【請求項7】

前記第２線路はインピーダンス変換器を含む請求項１から請求項６のいずれか一項に記載のドハティ増幅器。

【請求項8】

前記第２ドレインバスバーの前記第２端部における幅は、前記第２ドレインバスバーの前記第２端部と反対の第３端部における幅より大きい請求項１から請求項６のいずれか一項に記載のドハティ増幅器。

【請求項9】

前記第１トランジスタは、前記第１方向に延伸する複数の第１ソース電極を備え、前記複数の第１ゲート電極のうち１つの第１ゲート電極は前記複数の第１ソース電極のうち１つの第１ソース電極と前記複数の第１ドレイン電極のうち１つの第１ドレイン電極に挟まれ、
前記第２トランジスタは、前記第２方向に延伸する複数の第２ソース電極を備え、前記複数の第２ゲート電極のうち１つの第２ゲート電極は前記複数の第２ソース電極のうち１つの第２ソース電極と前記複数の第２ドレイン電極のうち１つの第２ドレイン電極に挟まれる請求項１から請求項６のいずれか一項に記載のドハティ増幅器。

【請求項10】

前記第１トランジスタはメインアンプであり、前記第２トランジスタはピークアンプである請求項１から請求項６のいずれか一項に記載のドハティ増幅器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ドハティ増幅器に関する。

【背景技術】

【0002】

マイクロ波等の高周波信号を増幅する増幅器としてドハティ増幅器が知られている。ドハティ増幅器においてはメインアンプとピークアンプとが並列に入力信号を増幅し、増幅された信号は合成器において合成される。基板上にメインアンプが設けられたチップとピークアンプが設けられたチップを実装することが知られている（例えば特許文献１）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許第１０３８１９８４号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、メインアンプとピークアンプとを１つの基板に形成し１つのチップとする場合、特性の低下を抑制しようとするとチップサイズが大きくなってしまう。

【0005】

本開示は、上記課題に鑑みなされたものであり、小型化を目的とする。

【課題を解決するための手段】

【0006】

本開示の一実施形態は、基板と、第１方向に延伸する複数の第１ゲート電極と、前記第１方向に延伸する複数の第１ドレイン電極と、入力信号が分配された２つの信号のうち第１信号が入力し前記複数の第１ゲート電極が電気的に接続される第１ゲートバスバーと、前記第１ゲートバスバーとで前記複数の第１ゲート電極および前記複数の第１ドレイン電極を挟み前記複数の第１ドレイン電極が接続される第１ドレインバスバーと、を備え、前記基板上に設けられた第１トランジスタと、第２方向に延伸する複数の第２ゲート電極と、前記第２方向に延伸する複数の第２ドレイン電極と、前記２つの信号のうち第２信号が第１端部に入力し前記複数の第２ゲート電極が電気的に接続される第２ゲートバスバーと、前記第２ゲートバスバーとで前記複数の第２ゲート電極および前記複数の第２ドレイン電極を挟み前記複数の第２ドレイン電極が電気的に接続される第２ドレインバスバーと、を備え、前記基板上に設けられた第２トランジスタと、前記基板上に設けられ、前記第１トランジスタが増幅した前記第１信号と前記第２トランジスタが増幅した前記第２信号とが合成される合成ノードと、前記基板上に設けられ、前記第１ドレインバスバーと前記合成ノードとを接続する第１線路と、前記基板上に設けられ、前記第２ドレインバスバーと前記合成ノードとを接続し、前記第２ドレインバスバーのうち前記第１端部の前記第２トランジスタにおける対角に位置する第２端部に接続する第２線路と、を備えるドハティ増幅器である。

【発明の効果】

【0007】

本開示によれば、特性を向上させることができる。

【図面の簡単な説明】

【0008】

【図1】図１は、実施例１におけるドハティ増幅器の回路図である。

【図2】図２は、実施例１における半導体チップの平面図である。

【図3】図３は、比較例１における半導体チップの平面図である。

【図4】図４は、比較例２における半導体チップの平面図である。

【図5】図５は、実施例２における半導体チップの平面図である。

【図6】図６は、実施例３における半導体チップの平面図である。

【発明を実施するための形態】

【0009】

［本開示の実施形態の説明］
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、基板と、第１方向に延伸する複数の第１ゲート電極と、前記第１方向に延伸する複数の第１ドレイン電極と、入力信号が分配された２つの信号のうち第１信号が入力し前記複数の第１ゲート電極が電気的に接続される第１ゲートバスバーと、前記第１ゲートバスバーとで前記複数の第１ゲート電極および前記複数の第１ドレイン電極を挟み前記複数の第１ドレイン電極が接続される第１ドレインバスバーと、を備え、前記基板上に設けられた第１トランジスタと、第２方向に延伸する複数の第２ゲート電極と、前記第２方向に延伸する複数の第２ドレイン電極と、前記２つの信号のうち第２信号が第１端部に入力し前記複数の第２ゲート電極が電気的に接続される第２ゲートバスバーと、前記第２ゲートバスバーとで前記複数の第２ゲート電極および前記複数の第２ドレイン電極を挟み前記複数の第２ドレイン電極が電気的に接続される第２ドレインバスバーと、を備え、前記基板上に設けられた第２トランジスタと、前記基板上に設けられ、前記第１トランジスタが増幅した前記第１信号と前記第２トランジスタが増幅した前記第２信号とが合成される合成ノードと、前記基板上に設けられ、前記第１ドレインバスバーと前記合成ノードとを接続する第１線路と、前記基板上に設けられ、前記第２ドレインバスバーと前記合成ノードとを接続し、前記第２ドレインバスバーのうち前記第１端部の前記第２トランジスタにおける対角に位置する第２端部に接続する第２線路と、を備えるドハティ増幅器である。これにより、小型化することができる。
（２）上記（１）において前記合成ノードは前記第１トランジスタの前記第１方向に位置する領域に設けられ、前記第１端部は、前記第２端部より前記第１トランジスタに近く、前記第１方向において前記第２端部より前記合成ノードから遠くてもよい。
（３）上記（２）において、前記第２トランジスタの前記第１方向における幅は、前記第１トランジスタの前記第１方向における幅より大きく、前記第１方向に直交する方向から見て、前記第２トランジスタは前記第１トランジスタと重なりかつ前記第１線路の少なくとも一部と重なってもよい。
（４）上記（３）において、前記第２トランジスタのゲート幅は、前記第１トランジスタのゲート幅より大きくてもよい。
（５）上記（４）において、前記第１方向と前記第２方向とは交差してもよい。
（６）上記（４）において、前記第１方向と前記第２方向とは直交してもよい。
（７）上記（１）から（６）のいずれかにおいて、前記第２線路はインピーダンス変換器を含んでもよい。
（８）上記（１）から（７）のいずれかにおいて、前記第２ドレインバスバーの前記第２端部における幅は、前記第２ドレインバスバーの前記第２端部と反対の第３端部における幅より大きくてもよい。
（９）上記（１）から（８）のいずれかにおいて、前記第１トランジスタは、前記第１方向に延伸する複数の第１ソース電極を備え、前記複数の第１ゲート電極のうち１つの第１ゲート電極は前記複数の第１ソース電極のうち１つの第１ソース電極と前記複数の第１ドレイン電極のうち１つの第１ドレイン電極に挟まれ、前記第２トランジスタは、前記第２方向に延伸する複数の第２ソース電極を備え、前記複数の第２ゲート電極のうち１つの第２ゲート電極は前記複数の第２ソース電極のうち１つの第２ソース電極と前記複数の第２ドレイン電極のうち１つの第２ドレイン電極に挟まれてもよい。
（１０）上記（１）から（９）のいずれかにおいて、前記第１トランジスタはメインアンプであり、前記第２トランジスタはピークアンプであってもよい。
［本開示の実施形態の詳細］
本開示の実施形態にかかるドハティ増幅器の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

【0010】

［実施例１］
図１は、実施例１におけるドハティ増幅器の回路図である。図１に示すように、実施例１のドハティ増幅器では、入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間にメインアンプ３０とピークアンプ３２とが並列に接続されている。入力端子Ｔｉｎに入力信号Ｓｉとして高周波信号が入力する。ドハティ増幅器が移動体通信の基地局に用いられる場合、高周波信号の周波数は例えば０．５ＧＨｚ以上かつ１０ＧＨｚ以下である。分配器３７は入力端子Ｔｉｎに入力した入力信号Ｓｉを信号Ｓｉ１（第１信号）とＳｉ２（第２信号）とに分配する。分配器３７は例えばウイルキソン型分配器である。

【0011】

信号Ｓｉ１は整合回路３３を通過しメインアンプ３０に入力する。整合回路３３は分配器３７から整合回路３３をみたインピーダンスを整合回路３３からメインアンプ３０をみたインピーダンスに整合させる。メインアンプ３０は、信号Ｓｉ１を増幅し増幅された信号を出力する。メインアンプ３０が増幅した信号Ｓｏ１は、整合回路３４を通過しノードＮ１に出力される。整合回路３４は、メインアンプ３０から整合回路３４をみたインピーダンスを整合回路３４からノードＮ１をみたインピーダンスに整合させる。

【0012】

信号Ｓｉ２は整合回路３５を通過しピークアンプ３２に入力する。整合回路３５は分配器３７から整合回路３５をみたインピーダンスを整合回路３５からピークアンプ３２をみたインピーダンスに整合させる。ピークアンプ３２は、信号Ｓｉ２を増幅し増幅された信号を出力する。ピークアンプ３２が増幅した信号Ｓｏ２は、整合回路３６およびインピーダンス変換器３８を通過しノードＮ１に出力される。整合回路３６は、ピークアンプ３２から整合回路３６をみたインピーダンスを整合回路３６からインピーダンス変換器３８をみたインピーダンスに整合させる。

【0013】

合成ノードであるノードＮ１は、メインアンプ３０から出力された信号Ｓｏ１とピークアンプ３２から出力された信号Ｓｏ２とを合成し、合成された信号を出力信号Ｓｏとして、出力端子Ｔｏｕｔに出力する。メインアンプ３０およびピークアンプ３２にバイアス電圧を供給するバイアス回路および信号Ｓｏ１とＳｏ２の位相を調整する位相調整回路の図示は省略している。

【0014】

メインアンプ３０およびピークアンプ３２は、それぞれトランジスタＱ１およびＱ２を含む。トランジスタＱ１およびＱ２はＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。トランジスタＱ１のソースＳは接地され、ゲートＧには信号Ｓｉ１が入力し、ドレインＤから信号Ｓｏ１が出力される。トランジスタＱ２のソースＳは接地され、ゲートＧには信号Ｓｉ２が入力し、ドレインＤから信号Ｓｏ２が出力される。

【0015】

トランジスタＱ１およびＱ２は、例えばＧａＮ ＨＥＭＴ（Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）またはＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）である。メインアンプ３０とピークアンプ３２の大きさ（例えばトランジスタＱ１およびＱ２のゲート幅）は同じでもよいし、異なっていてもよい。例えばトランジスタＱ２のゲート幅はトランジスタＱ１のゲート幅の２倍である。このとき、ピークアンプ３２の飽和電力はメインアンプ３０の飽和電力の約２倍である。

【0016】

メインアンプ３０は、ＡＢ級またはＢ級動作し、ピークアンプ３２はＣ級動作する。入力信号Ｓｉの入力電力が小さいときにはメインアンプ３０が主に入力信号Ｓｉを増幅する。入力電力が大きくなると、メインアンプ３０に加え、ピークアンプ３２が入力信号Ｓｉのピークを増幅する。これにより、メインアンプ３０とピークアンプ３２とが入力信号Ｓｉを増幅する。

【0017】

入力電力が小さくピークアンプ３２が動作しないとき、整合回路３６は、インピーダンス変換器３８から整合回路３６を見たインピーダンスをほぼオープンにする。このため、整合回路３６はインピーダンスを変換する伝送線路を有する。これにより、整合回路３４からノードＮ１を見たインピーダンスは、ピークアンプ３２が動作するときと動作しないときとにおいて、整合回路３４からノードＮ１を見たインピーダンスが異なる。整合回路３４は、いずれのインピーダンスにおいてもメインアンプ３０が飽和電力において最適動作する（例えば効率が最大になる）ように設計されている。入力電力が大きくピークアンプ３２が動作するとき、整合回路３６は、ピークアンプ３２が飽和電力において最適動作する（例えば効率が最大になる）ように設計されている。

【0018】

インピーダンス変換器３８は、長さが例えばほぼλ／４（例えば１λ／８以上かつ３λ／８以下）の伝送線路である。λは、動作帯域の中心周波数における波長である。伝送線路の特性インピーダンスを適切に選択することで、インピーダンスを変換する。整合回路３６からインピーダンス変換器３８を見たインピーダンスをインピーダンス変換器３８からノードＮ１を見たインピーダンスに変換する。また、整合回路３４、３６およびインピーダンス変換器３８は、ノードＮ１において信号Ｓｏ１とＳｏ２との位相差が小さくなるように設定されている。

【0019】

トランジスタＱ１、Ｑ２、メインアンプ３０、ピークアンプ３２、整合回路３４、３６、インピーダンス変換器３８およびノードＮ１は半導体チップ１００に設けられている。

【0020】

図２は、実施例１における半導体チップの平面図である。基板１０の法線方向をＺ方向、トランジスタＱ１におけるソース電極１２ａ、ゲート電極１４ａおよびドレイン電極１６ａの延伸方向をＹ方向、ソース電極１２ａ、ゲート電極１４ａおよびドレイン電極１６ａの配列方向をＸ方向とする。

【0021】

図２に示すように、基板１０上に、トランジスタＱ１（第１トランジスタ）、Ｑ２（第２トランジスタ）、整合回路３４、３６、インピーダンス変換器３８およびノードＮ１が設けられている。トランジスタＱ１は、基板１０の上面におけるＸ方向における－方向およびＹ方向における－方向の領域に設けられている。

【0022】

トランジスタＱ１は、複数のソース電極１２ａ（第１ソース電極）、複数のゲート電極１４ａ（第１ゲート電極）および複数のドレイン電極１６ａ（第１ドレイン電極）を有する。ソース電極１２ａ、ゲート電極１４ａおよびドレイン電極１６ａはそれぞれソースフィンガ、ゲートフィンガおよびドレインフィンガであり、Ｙ方向に延伸し、Ｘ方向に配列する。Ｘ方向において、ソース電極１２ａとドレイン電極１６ａと１つずつ互い違いに設けられている。ゲート電極１４ａは、Ｘ方向において１つのソース電極１２ａと１つのドレイン電極１６ａとの間に設けられている。

【0023】

ソース電極１２ａはバイアホール２２ａを介し、基板１０の下面に設けられ基準電位が供給される金属層に電気的に接続され短絡されている。ゲート電極１４ａはＹ方向における－端においてゲートバスバー２４ａ（第１ゲートバスバー）に電気的に接続され短絡されている。ドレイン電極１６ａは、Ｙ方向における＋端においてドレインバスバー２６ａ（第１ドレインバスバー）に電気的に接続されている。ゲートバスバー２４ａとドレインバスバー２６ａとは、ソース電極１２ａ、ゲート電極１４ａおよびドレイン電極１６ａを挟む。ゲートバスバー２４ａは、Ｘ方向に延伸し、ゲートパッドを兼ねている。ゲートバスバー２４ａにはＸ方向に配列された複数のボンディングワイヤ２５ａが接合されている。

【0024】

トランジスタＱ２は、基板１０の上面におけるＸ方向における＋方向およびＹ方向における－方向の領域に設けられている。トランジスタＱ２のゲート幅はトランジスタＱ１のゲート幅より大きく、例えば２倍である。トランジスタＱ２は、複数のソース電極１２ｂ（第２ソース電極）、複数のゲート電極１４ｂ（第２ゲート電極）および複数のドレイン電極１６ｂ（第２ドレイン電極）を有する。ソース電極１２ｂ、ゲート電極１４ｂおよびドレイン電極１６ｂはそれぞれソースフィンガ、ゲートフィンガおよびドレインフィンガであり、Ｘ方向に延伸し、Ｙ方向に配列する。Ｙ方向において、ソース電極１２ｂとドレイン電極１６ｂと１つずつ互い違いに設けられている。ゲート電極１４ｂは、Ｙ方向において１つのソース電極１２ｂと１つのドレイン電極１６ｂとの間に設けられている。トランジスタＱ１のソース電極１２ａ、ゲート電極１４ａおよびドレイン電極１６ａの延伸方向と、トランジスタＱ２のソース電極１２ｂ、ゲート電極１４ｂおよびドレイン電極１６ｂの延伸方向と、はほぼ直交している。

【0025】

ソース電極１２ｂはバイアホール２２ｂを介し、基板１０の下面に設けられ基準電位が供給される金属層に電気的に接続され短絡されている。ゲート電極１４ｂはＸ方向における－端においてゲートバスバー２４ｂ（第２ゲートバスバー）に電気的に接続され短絡されている。ドレイン電極１６ｂは、Ｘ方向における＋端においてドレインバスバー２６ｂ（第２ドレインバスバー）に電気的に接続されている。ゲートバスバー２４ｂとドレインバスバー２６ｂとは、ソース電極１２ｂ、ゲート電極１４ｂおよびドレイン電極１６ｂを挟む。ゲートバスバー２４ｂのＹ方向における－端には、ゲートパッド２８が電気的に接続されている。ゲートパッド２８はＸ方向に延伸し、ゲートパッド２８にはＸ方向に配列された複数のボンディングワイヤ２５ｂが接合されている。

【0026】

基板１０の上面には配線層２７が設けられている。配線層２７は、線路２７ａ（第１線路）、線路２７ｂ、線路２７ｃ（第２線路）およびノードＮ１（合成ノード）を形成する。線路２７ａは、Ｙ方向に延伸する。線路２７ａのＹ方向における－端はドレインバスバー２６ａのＸ方向における中央付近に電気的に接続し、線路２７ａのＹ方向における＋端はノードＮ１に電気的に接続されている。これにより、線路２７ａは、ドレインバスバー２６ａとノードＮ１とを電気的に接続する。線路２７ｂの少なくとも一部は、ドレインバスバー２６ｂを兼ねている。線路２７ｃは、Ｘ方向に延伸する。線路２７ｃのＸ方向における＋端は線路２７ｂに電気的に接続し、線路２７ｃのＸ方向における－端はノードＮ１に電気的に接続されている。これにより、線路２７ｃは、ドレインバスバー２６ｂとノードＮ１とを電気的に接続する。

【0027】

線路２７ａから２７ｃと基板１０の下面に設けられた金属層とは各々伝送線路（マイクロストリップ線路）を形成する。線路２７ａの長さおよび幅を適切に設計することで、線路２７ａを含む伝送線路は、整合回路３４の少なくとも一部を形成する。線路２７ｂの長さおよび幅を適切に設計することで、線路２７ｂを含む伝送線路は、整合回路３６の少なくとも一部を形成する。線路２７ｃの長さおよび幅を適切に設計することで、線路２７ｃを含む伝送線路は、長さがほぼλ／４のインピーダンス変換器３８を形成する。ノードＮ１には、ボンディングワイヤ２５ｃが接合されている。

【0028】

ボンディングワイヤ２５ａからゲートバスバー２４ａに信号Ｓｉ１が入力する。トランジスタＱ１が増幅した信号Ｓｏ１は線路２７ａを通過し、ノードＮ１に至る。ボンディングワイヤ２５ｂからゲートパッド２８に信号Ｓｉ２が入力する。トランジスタＱ２が増幅した信号Ｓｏ２は線路２７ｂおよび線路２７ｃを通過し、ノードＮ１に至る。ノードＮ１において信号Ｓｏ１とＳｏ２とが合成され、合成された信号Ｓｏはボンディングワイヤ２５ｃから出力される。

【0029】

トランジスタＱ１およびＱ２がＧａＮ ＨＥＭＴの場合、基板１０は、例えば基板と、基板上の設けられた半導体層を含む。基板は、例えば炭化シリコン（ＳｉＣ）基板、ダイヤモンド基板、シリコン基板、窒化ガリウム（ＧａＮ）基板またはサファイア基板である。半導体層は、例えば窒化ガリウム電子走行層と、窒化ガリウム電子走行層上に設けられた窒化アルミニウムガリウム（ＡｌＧａＮ）バリア層と、を含む。ソース電極１２ａ、１２ｂ、ドレイン電極１６ａおよび１６ｂは、例えば基板１０上に設けられた密着膜（例えばチタン膜）および密着膜上に設けられたアルミニウム膜等の金属膜である。アルミニウム膜上に金層等の配線層が設けられていてもよい。ゲート電極１４ａおよび１４ｂは、例えば基板１０上に設けられた密着膜（例えばニッケル膜）および密着膜上に設けられた金膜等の金属膜である。配線層２７は、例えば金層等の金属層である。

【0030】

［比較例１］
図３は、比較例１における半導体チップの平面図である。比較例１の半導体チップ１１０では、トランジスタＱ２のソース電極１２ｂ、ゲート電極１４ｂおよびドレイン電極１６ｂは、Ｙ方向に延伸し、Ｘ方向に配列する。ゲート電極１４ｂは、Ｙ方向の－端においてゲートバスバー２４ｂに電気的に接続する。ドレイン電極１６ｂは、Ｙ方向の＋端においてドレインバスバー２６ｂに電気的に接続する。ゲートバスバー２４ｂはゲートパッドを兼ねており、ゲートバスバー２４ｂにはＸ方向に配列された複数のボンディングワイヤ２５ｂが接合されている。

【0031】

線路２７ｂは、ドレインバスバー２６ｂとは別に設けられている。線路２７ｂのＹ方向における－端は、ドレインバスバー２６ｂのＸ方向における＋端に電気的に接続されている。その他の構成は実施例１と同じであり説明を省略する。

【0032】

比較例１では、ゲートバスバー２４ｂのＸ方向の－端付近に入力した信号５２ａは、Ｘ方向における－端付近のゲート電極１４ｂおよびドレイン電極１６ｂ、並びにドレインバスバー２６ｂを通過する。ゲートバスバー２４ｂのＸ方向の＋端付近に入力した信号５２ｂは、Ｘ方向における＋端付近のゲート電極１４ｂおよびドレイン電極１６ｂを通過する。信号５２ａと５２ｂは、ドレインバスバー２６ｂのＸ方向における＋端付近において合成され、信号５４として線路２７ｂに出力される。信号５２ａはドレインバスバー２６ｂを通過するのに対し、信号５２ｂはドレインバスバー２６ｂをほとんど通過しない。このため、信号５２ａと５２ｂの位相差が大きくなる。よって、信号５２ａと５２ｂとが合成されると、位相差に起因した合成損失が生じる。

【0033】

［比較例２］
図４は、比較例２における半導体チップの平面図である。比較例２の半導体チップ１１２では、線路２７ｂのＹ方向における－Ｙ端は、ドレインバスバー２６ｂのＸ方向における中央付近に電気的に接続されている。これにより、信号５２ａと信号５２ｂとはドレインバスバー２６ｂを同程度通過した後に、ドレインバスバー２６ｂのＸ方向における中央部において合成され、信号５４として線路２７ｂに出力される。このため、信号５２ａと５２ｂの位相差が小さい。よって、信号５２ａと５２ｂとが合成されたときに、位相差に起因した合成損失が生じにくい。

【0034】

このように、比較例２では、比較例１に比べ、トランジスタＱ２における信号５２ａと５２ｂとの位相差が生じにくく、合成損失を抑制できる。しかし、トランジスタＱ２のＸ方向における幅が大きい場合には、Ｘ方向における中央部のゲート電極１４ｂを通過した信号５２ｃと信号５２ａおよび５２ｂとの位相差が生じる。これにより、比較例１よりは小さいものの合成損失が生じる。また、基板１０の上面には、線路２７ａから２７ｃを設ける。線路２７ｃはインピーダンス変換器３８として機能するためλ／４程度の長さである。線路２７ｂは整合回路３６として機能する長さである。また、線路２７ａと、線路２７ｂおよび２７ｃとは、ノードＮ１において信号Ｓｏ１とＳｏ２との位相差が小さくなるように設定される。このため、線路２７ｂと２７ｃとの合計の長さを確保するため、線路２７ｂはＹ方向に延伸し、線路２７ｃはＸ方向に延伸する。このため、基板１０の面積を大きくすることになり、半導体チップ１１２が大型化する。また、非対称ドハティ増幅器では、トランジスタＱ２のゲート幅がトランジスタＱ１のゲート幅より大きい。この場合、ピークアンプ３２の出力インピーダンスがメインアンプ３０の出力インピーダンスより低くなる。例えば、ピークアンプ３２の出力インピーダンスはメインアンプ３０の出力インピーダンスの０．８倍以下かつ０．５倍以上である。このため、整合回路として機能する線路２７ｂは線路２７ａより長くなる。このため、半導体チップ１１２はより大型化する。

【0035】

実施例１によれば、図２のように、ボンディングワイヤ２５ｂからゲートパッド２８に入力した信号５０はゲートバスバー２４ｂのＹ方向における－Ｙ端付近の第１端部５６に入力する。ドレインバスバー２６ｂとノードＮ１（合成ノード）とを接続する線路２７ｃは、ドレインバスバー２６ｂのうち第１端部５６のトランジスタＱ２における対角に位置する第２端部５８に接続する。これにより、ゲートバスバー２４ｂの第1端部５６に入力した信号５０のうち信号５２ａは、ゲートバスバー２４ｂ、Ｙ方向における＋端付近のゲート電極１４ｂおよびドレイン電極１６ｂを通過する。信号５０のうち信号５２ｂは、Ｙ方向における－端付近のゲート電極１４ｂおよびドレイン電極１６ｂおよびドレインバスバー２６ｂを通過する。信号５２ａと５２ｂは、ドレインバスバー２６ｂの第２端部５８において合成され、信号５４として線路２７ｃに出力される。信号５２ａおよび５２ｂは、それぞれゲートバスバー２４ｂおよびドレインバスバー２６ｂを同程度の距離だけ通過する。このため、信号５２ａと５２ｂの位相差が小さくなる。よって、信号５２ａと５２ｂとが合成されたときに、位相差に起因した合成損失が生じにくい。よって、特性の劣化を抑制できる。

【0036】

ノードＮ１は、トランジスタＱ１の第１方向（Ｙ方向における＋方向）に位置する領域に設けられている。第１端部５６は、第２端部５８よりトランジスタＱ２に近く、第１方向（Ｙ方向）において第２端部５８よりノードＮ１から遠い。このような配置では、第２端部５８とノードＮ１との距離を確保できるため、線路長の長い線路２７ｃを設けることができる。よって、半導体チップを小型化できる。

【0037】

トランジスタＱ２のＹ方向における幅は、トランジスタＱ１のＹ方向における幅より大きく、Ｘ方向から見て、トランジスタＱ２はトランジスタＱ１と重なりかつ線路２７ａの少なくとも一部と重なる。これにより、整合回路３４として機能する線路２７ａの長さを確保することができる。

【0038】

ドハティ増幅器が非対称ドハティ増幅器の場合、ピークアンプ３２の飽和電力をメインアンプ３０の飽和電極より大きくする。このため、トランジスタＱ２のゲート幅は、トランジスタＱ１のゲート幅より大きい。この場合、トランジスタＱ２のゲートバスバー２４ｂおよびドレインバスバー２６ｂが長くなり、比較例１のように、信号５２ａと５２ｂとの位相差が大きくなる。よって、第１端部５６に信号Ｓｉ２を入力し、第２端部５８から信号Ｓｏ２を出力させることで、合成損失を抑制できる。また、トランジスタＱ２の出力インピーダンスはトランジスタＱ１の出力インピーダンスより低い。このため、インピーダンス整合のためには線路２７ｂは線路２７ａより長くなる。

【0039】

トランジスタＱ１のゲート幅が小さいため、線路２７ａがドレインバスバー２６ａのＸ方向における中央付近に接続しても、Ｘ方向における－端付近のゲート電極１４ａを通過する信号と、Ｘ方向における＋端付近を通過する信号と、の位相差は生じにくい。トランジスタＱ２のゲート幅は、例えば、トランジスタＱ１のゲート幅の１．２倍以上であり、１．５倍以上である。また、線路２７ａのうちドレインバスバー２６ａに近い部分は、ドレインバスバー２６ａに近づくにしたがい幅が広くなるテーパー状である。これにより、広帯域化が可能となる。

【0040】

ゲートバスバー２４ｂおよびドレインバスバー２６ｂが長いため、トランジスタＱ１のソース電極１２ａ、ゲート電極１４ａおよびドレイン電極１６ａが延伸する第１方向と、トランジスタＱ２のソース電極１２ｂ、ゲート電極１４ｂおよびドレイン電極１６ｂが延伸する第２方向と、を交差させる。これにより、線路２７ａの長さを確保することができる。また、トランジスタＱ１とＱ２との間の高周波信号のカップリングが抑制される。

【0041】

第１方向と第２方向とを直交させることで、半導体チップを小型化することができる。また、トランジスタＱ１とＱ２との間の高周波信号のカップリングがより抑制される。第１方向と第２方向が直交（または略直交）するとは、第１方向と第２方向が幾何学的に直交していなくてもよく、第１方向と第２方向とのなす角度が９０°±１０°の範囲であればよい。

【0042】

線路２７ｃはインピーダンス変換器３８を含む。インピーダンス変換器３８は、ほぼ抵抗成分のインピーダンスをほぼ抵抗成分のインピーダンスに変換する。このため、線路２７ｃの長さはλ／４程度（例えばλ／８以上３λ／８以下）である。このため、長い線路２７ｃを設けることになる。そこで、ドレインバスバー２６ｂとノードＮ１との距離を確保することで、半導体チップを小型化できる。

【0043】

線路２７ｃがドレインバスバー２６ｂの端部に接続するため、ドレインバスバー２６ｂは、整合回路３６の機能を有する線路２７ｂを兼ねることができる。これにより、半導体チップを小型化できる。比較例２の図４のように、ドレインバスバー２６ｂの中央部に線路が接続される場合には、ドレインバスバー２６ｂに線路２７ｂの機能を兼ねさせることが難しくなる。

【0044】

ノードＮ１に接合するボンディングワイヤ２５ｃの位置を調整することで、ノードＮ１で合成される信号Ｓｏ１とＳｏ２との位相差を小さくすることができる。

【0045】

１つのゲート電極１４ａは１つのソース電極１２ａと１つのドレイン電極１６ａに挟まれ、１つのゲート電極１４ｂは１つのソース電極１２ｂと１つのドレイン電極１６ｂに挟まれる。これにより、トランジスタＱ１とＱ２をマルチフィンガトランジスタとすることができる。図２では、ソース電極１２ａおよび１２ｂはそれぞれバイアホール２２ａおよび２２ｂを介して基準電位が供給される。基板１０上に、複数のソース電極１２ａおよび１２ｂがそれぞれ電気的に接続されるソースバスバーを設けてもよい。

【0046】

ピークアンプ３２の飽和電力をメインアンプ３０の飽和電極より大きくする場合、トランジスタＱ１はメインアンプ３０であり、トランジスタＱ２はピークアンプ３２である。トランジスタＱ１はピークアンプ３２であり、トランジスタＱ２はメインアンプ３０でもよい。

【0047】

［実施例２］
図５は、実施例２における半導体チップの平面図である。実施例２の半導体チップ１０２では、ドレインバスバー２６ｂの第２端部５８におけるＸ方向における幅は、ドレインバスバー２６ｂの第２端部５８と反対の第３端部５９におけるＸ方向における幅より大きい。これにより、ドレインバスバー２６ｂを整合回路３６の機能を有する線路２７ｂと兼ねることができる。

【0048】

[実施例３]
図６は、実施例３における半導体チップの平面図である。実施例３の半導体チップ１０４では、トランジスタＱ２のソース電極１２ｂ、ゲート電極１４ｂおよびドレイン電極１６ｂの延伸方向はＹ方向である。ゲートバスバー２４ｂおよびドレインバスバー２６ｂの延伸方向はＸ方向である。ゲートパッド２８はゲートバスバー２４ｂのＸ方向における－端（第１端部５６）に電気的に接続され短絡される。線路２７ｃは、ノードＮ１からＸ方向における＋方向に延伸し、基板１０のＸ方向における＋端部において、Ｙ方向における－方向に屈曲する。線路２７ｃのＹ方向における－端はドレインバスバー２６ｂのＸ方向における＋端（第２端部５８）に電気的に接続する。線路２７ｂは、ドレインバスバー２６ｂを兼ねている。その他の構成は実施例１と同じであり説明を省略する。

【0049】

実施例３では、第１端部５６に入力した信号５０のうち信号５２ａは、Ｘ方向における－端付近のゲート電極１４ｂ、ドレイン電極１６ｂおよびドレインバスバー２６ｂを通過する。信号５０のうち信号５２ｂは、ゲートバスバー２４ｂ、Ｘ方向における＋端付近のゲート電極１４ｂおよびドレイン電極１６ｂを通過する。信号５２ａと５２ｂは、ドレインバスバー２６ｂの第２端部５８において合成され、信号５４として線路２７ｃに出力される。信号５２ａおよび５２ｂは、それぞれゲートバスバー２４ｂおよびドレインバスバー２６ｂを同程度の距離だけ通過する。このため、信号５２ａと５２ｂの位相差が小さくなる。よって、信号５２ａと５２ｂとが合成されたときに、位相差に起因した合成損失が生じにくい。よって、特性の劣化を抑制できる。

【0050】

実施例３のように、トランジスタＱ１のソース電極１２ａ、ゲート電極１４ａおよびドレイン電極１６ａが延伸する第１方向と、トランジスタＱ２のソース電極１２ｂ、ゲート電極１４ｂおよびドレイン電極１６ｂが延伸する第２方向と、は同じ方向でもよい。

【0051】

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

【符号の説明】

【0052】

１０ 基板
１２ａ、１２ｂ ソース電極
１４ａ、１４ｂ ゲート電極
１６ａ，１６ｂ ドレイン電極
２２ａ、２２ｂ バイアホール
２４ａ、２４ｂ ゲートバスバー
２５ａ、２５ｂ、２５ｃ ボンディングワイヤ
２６ａ、２６ｂ ドレインバスバー
２７ 配線層
２７ａ，２７ｂ，２７ｃ 線路
２８ ゲートパッド
３０ メインアンプ
３２ ピークアンプ
３３、３４、３５、３６ 整合回路
３７ 分配器
３８ インピーダンス変換器
５０、５２ａ、５２ｂ、５４ 信号
５６ 第1端部
５８ 第2端部
５９ 第3端部
１００、１０２、１０４、１１０、１１２ 半導体チップ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【手続補正書】

【提出日】2023-11-07

【手続補正1】

【補正対象書類名】明細書

【補正対象項目名】０００７

【補正方法】変更

【補正の内容】

【0007】

本開示によれば、小型化することができる。

【手続補正2】

【補正対象書類名】明細書

【補正対象項目名】００１７

【補正方法】変更

【補正の内容】

【0017】

入力電力が小さくピークアンプ３２が動作しないとき、整合回路３６は、インピーダンス変換器３８から整合回路３６を見たインピーダンスをほぼオープンにする。このため、整合回路３６はインピーダンスを変換する伝送線路を有する。これにより、整合回路３４からノードＮ１を見たインピーダンスは、ピークアンプ３２が動作するときと動作しないときとにおいて、異なる。整合回路３４は、いずれのインピーダンスにおいてもメインアンプ３０が飽和電力において最適動作する（例えば効率が最大になる）ように設計されている。入力電力が大きくピークアンプ３２が動作するとき、整合回路３６は、ピークアンプ３２が飽和電力において最適動作する（例えば効率が最大になる）ように設計されている。

【手続補正3】

【補正対象書類名】明細書

【補正対象項目名】００３６

【補正方法】変更

【補正の内容】

【0036】

ノードＮ１は、トランジスタＱ１の第１方向（Ｙ方向における＋方向）に位置する領域に設けられている。第１端部５６は、第２端部５８よりトランジスタＱ１に近く、第１方向（Ｙ方向）において第２端部５８よりノードＮ１から遠い。このような配置では、第２端部５８とノードＮ１との距離を確保できるため、線路長の長い線路２７ｃを設けることができる。よって、半導体チップを小型化できる。

【手続補正4】

【補正対象書類名】明細書

【補正対象項目名】００３８

【補正方法】変更

【補正の内容】

【0038】

ドハティ増幅器が非対称ドハティ増幅器の場合、ピークアンプ３２の飽和電力をメインアンプ３０の飽和電力より大きくする。このため、トランジスタＱ２のゲート幅は、トランジスタＱ１のゲート幅より大きい。この場合、トランジスタＱ２のゲートバスバー２４ｂおよびドレインバスバー２６ｂが長くなり、比較例１のように、信号５２ａと５２ｂとの位相差が大きくなる。よって、第１端部５６に信号Ｓｉ２を入力し、第２端部５８から信号Ｓｏ２を出力させることで、合成損失を抑制できる。また、トランジスタＱ２の出力インピーダンスはトランジスタＱ１の出力インピーダンスより低い。このため、インピーダンス整合のためには線路２７ｂは線路２７ａより長くなる。

【手続補正5】

【補正対象書類名】明細書

【補正対象項目名】００４６

【補正方法】変更

【補正の内容】

【0046】

ピークアンプ３２の飽和電力をメインアンプ３０の飽和電力より大きくする場合、トランジスタＱ１はメインアンプ３０であり、トランジスタＱ２はピークアンプ３２である。トランジスタＱ１はピークアンプ３２であり、トランジスタＱ２はメインアンプ３０でもよい。

【手続補正6】

【補正対象書類名】明細書

【補正対象項目名】００４９

【補正方法】変更

【補正の内容】

【0049】

実施例３では、第１端部５６に入力した信号５０のうち信号５２ａは、Ｘ方向における－端付近のゲート電極１４ｂ、ドレイン電極１６ｂおよびドレインバスバー２６ｂを通過する。信号５０のうち信号５２ｂは、ゲートバスバー２４ｂ、Ｘ方向における＋端付近のゲート電極１４ｂおよびドレイン電極１６ｂを通過する。信号５２ａと５２ｂは、ドレインバスバー２６ｂの第２端部５８において合成され、信号５４として線路２７ｃに出力される。信号５２ａおよび５２ｂは、それぞれドレインバスバー２６ｂおよびゲートバスバー２４ｂを同程度の距離だけ通過する。このため、信号５２ａと５２ｂの位相差が小さくなる。よって、信号５２ａと５２ｂとが合成されたときに、位相差に起因した合成損失が生じにくい。よって、特性の劣化を抑制できる。