特開 2024-88486 検出装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024088486

(43)【公開日】2024-07-02

(54)【発明の名称】検出装置

(51)【国際特許分類】

   H04N 25/70 20230101AFI20240625BHJP

【ＦＩ】

H04N25/70

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022203690

(22)【出願日】2022-12-20

(71)【出願人】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】斉藤 恵一

【テーマコード（参考）】

5C024

【Ｆターム（参考）】

5C024GX02

5C024GX03

(57)【要約】

【課題】検出精度や撮像特性を向上させることができる検出装置を提供する。
【解決手段】検出装置は、検出領域に配置された複数の有機フォトダイオードと、複数の有機フォトダイオードにそれぞれ並列接続された複数の容量素子と、複数の容量素子にそれぞれ蓄積された電荷量を読み取り、複数の有機フォトダイオードごとの検出値を取得するＡＦＥ回路と、複数の有機フォトダイオードに一括して逆バイアスを印加するための電源電位を供給する電源回路と、電源電位を制御する制御回路と、を備える。有機フォトダイオードは、活性層と、活性層との間に上側バッファ層を挟んで設けられた上部電極と、活性層との間に下側バッファ層を挟んで設けられた下部電極と、を有する。
【選択図】図１７

【特許請求の範囲】

【請求項1】

検出領域に配置された複数の有機フォトダイオードと、
前記複数の有機フォトダイオードにそれぞれ並列接続された複数の容量素子と、
前記複数の容量素子にそれぞれ蓄積された電荷量を読み取り、前記複数の有機フォトダイオードごとの検出値を取得するＡＦＥ回路と、
前記複数の有機フォトダイオードに一括して逆バイアスを印加するための電源電位を供給する電源回路と、
前記電源電位を制御する制御回路と、
を備え、
前記有機フォトダイオードは、
活性層と、
前記活性層との間に上側バッファ層を挟んで設けられた上部電極と、
前記活性層との間に下側バッファ層を挟んで設けられた下部電極と、
を有する、
検出装置。

【請求項2】

前記電源電位は、第１時間における第１電源電位よりも、前記第１時間の後の第２時間における第２電源電位が大きい、
請求項１に記載の検出装置。

【請求項3】

前記制御回路は、
前記複数の有機フォトダイオードごとに前記ＡＦＥ回路から出力される複数の出力値に基づき、前記電源電位を上昇させるか否かを判定する、
請求項２に記載の検出装置。

【請求項4】

前記制御回路は、
前記複数の出力値のうち、所定の閾値以上である出力値の数が所定数以上である場合に、前記電源電位を上昇させる、
請求項３に記載の検出装置。

【請求項5】

前記制御回路は、
前記複数の出力値のうち、上位の所定数の出力値と、下位の所定数の出力値との平均値が所定の閾値以上である場合に、前記電源電位を上昇させる、
請求項３に記載の検出装置。

【請求項6】

前記制御回路は、
前記複数の出力値のうち、上位の所定数の出力値の平均値が所定の第１閾値以上、又は、下位の所定数の出力値の平均値が前記第１閾値よりも小さい所定の第２閾値以下である場合に、前記電源電位を上昇させる、
請求項３に記載の検出装置。

【請求項7】

前記制御回路は、
前記複数の出力値のうち、上位の所定数の出力値の平均値と、下位の所定数の出力値の平均値との差分値が所定の差分閾値以上である場合に、前記電源電位を上昇させる、
請求項３に記載の検出装置。

【請求項8】

前記検出領域に光を照射する光源を備え、
前記光源は、
前記制御回路が前記電源電位を上昇させるか否かを判定する際に、前記検出領域に略一定の光量を照射する、
請求項１から７の何れか一項に記載の検出装置。

【請求項9】

前記制御回路は、
所定時間以上経過するごとに、前記電源電位を上昇させるか否かを判定する、
請求項８に記載の検出装置。

【請求項10】

前記制御回路は、
起動時において、前記電源電位を上昇させるか否かを判定する、
請求項９に記載の検出装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、検出装置に関する。

【背景技術】

【0002】

近年、個人認証等に用いられる生体センサとして、光学式の生体センサが知られている。生体センサとして、指紋センサ（例えば、特許文献１参照）や静脈センサが知られている。特許文献１に記載されている指紋センサは、フォトダイオード等の光電変換素子が半導体基板上に複数配列されている。光電変換素子は、照射される光量に応じて出力される信号が変化する。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開第２０１８／００１２０６９号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

検出用の光電変換素子として、例えば有機受光素子（ＯＰＤ：Organic Photo Diode）等の有機光検出器（Organic Photo Detector）が知られている。ＯＰＤを用いた検出装置では、異物や外傷により有機半導体層や導電層に欠陥が生じてスポット状のムラが生じ、検出精度や撮像特性が低下する可能性がある。

【0005】

本開示は、検出精度や撮像特性を向上させることができる検出装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

本開示の一態様に係る検出装置は、検出領域に配置された複数の有機フォトダイオードと、前記複数の有機フォトダイオードにそれぞれ並列接続された複数の容量素子と、前記複数の容量素子にそれぞれ蓄積された電荷量を読み取り、前記複数の有機フォトダイオードごとの検出値を取得するＡＦＥ回路と、前記複数の有機フォトダイオードに一括して逆バイアスを印加するための電源電位を供給する電源回路と、前記電源電位を制御する制御回路と、を備え、前記有機フォトダイオードは、活性層と、前記活性層との間に上側バッファ層を挟んで設けられた上部電極と、前記活性層との間に下側バッファ層を挟んで設けられた下部電極と、を有する。

【図面の簡単な説明】

【0007】

【図1】図１は、実施形態に係る検出装置を示す平面図である。

【図2】図２は、実施形態に係る検出装置の構成例を示すブロック図である。

【図3】図３は、実施形態に係る検出装置を示す回路図である。

【図4】図４は、複数の部分検出領域を示す回路図である。

【図5】図５は、実施形態に係る光センサの模式的な部分断面図である。

【図6】図６は、実施形態に係る検出装置の動作例を表すタイミング波形図である。

【図7】図７は、図６におけるリセット期間の動作例を表すタイミング波形図である。

【図8】図８は、図６における読み出し期間の動作例を表すタイミング波形図である。

【図9】図９は、図６における読み出し期間に含まれる１つのゲート線の駆動期間の動作例を表すタイミング波形図である。

【図10】図１０は、実施形態に係る検出装置のセンサ領域の駆動と、光源の点灯動作との関係を説明するための説明図である。

【図11A】図１１Ａは、検出領域に生じたスポットムラの経時変化を可視化した例を示す概略図である。

【図11B】図１１Ｂは、検出領域に生じたスポットムラの経時変化を可視化した例を示す概略図である。

【図11C】図１１Ｃは、検出領域に生じたスポットムラの経時変化を可視化した例を示す概略図である。

【図12A】図１２Ａは、スポットムラが生じた付近の領域におけるＡＦＥ出力値の経時変化例を示すイメージ図である。

【図12B】図１２Ｂは、スポットムラが生じた付近の領域におけるＡＦＥ出力値の経時変化例を示すイメージ図である。

【図12C】図１２Ｃは、スポットムラが生じた付近の領域におけるＡＦＥ出力値の経時変化例を示すイメージ図である。

【図13】図１３は、センサ電源電位の変化に伴うスポットムラが生じた付近の領域におけるＡＦＥ出力値の変化を示すイメージ図である。

【図14】図１４は、実施形態に係る検出装置における制御回路と電源回路との関係を示す図である。

【図15】図１５は、実施形態１に係る検出装置のセンサ電源制御回路の回路構成の一例を示す図である。

【図16】図１６は、実施形態１に係る検出装置の全体的な動作の一例を示すフローチャートである。

【図17】図１７は、実施形態１に係るセンサ電源電位のキャリブレーション処理の一例を示すフローチャートである。

【図18】図１８は、ＡＦＥ出力値情報の一例を示す図である。

【図19】図１９は、実施形態１に係るセンサ電源電位のキャリブレーション処理のベースとなるＡＦＥ出力値降順ソート情報の一例を示す図である。

【図20】図２０は、実施形態１に係るＡＦＥ出力値の分布の一例を示すヒストグラムである。

【図21】図２１は、実施形態１に係る検出装置におけるセンサ電源電位の時間変化の一例を示す図である。

【図22】図２２は、実施形態２に係る検出装置のセンサ電源制御回路の回路構成の一例を示す図である。

【図23】図２３は、実施形態２に係るセンサ電源電位のキャリブレーション処理の一例を示すフローチャートである。

【図24】図２４は、実施形態２に係るセンサ電源電位のキャリブレーション処理のベースとなるＡＦＥ出力値降順ソート情報の一例を示す図である。

【図25】図２５は、実施形態２に係るＡＦＥ出力値の分布の一例を示すヒストグラムである。

【図26】図２６は、実施形態３に係る検出装置のセンサ電源制御回路の回路構成の一例を示す図である。

【図27】図２７は、実施形態３に係るセンサ電源電位のキャリブレーション処理の一例を示すフローチャートである。

【図28】図２８は、実施形態３に係るセンサ電源電位のキャリブレーション処理のベースとなるＡＦＥ出力値降順ソート情報の一例を示す図である。

【図29】図２９は、実施形態３に係るＡＦＥ出力値の分布の一例を示すヒストグラムである。

【図30】図３０は、実施形態４に係る検出装置のセンサ電源制御回路の回路構成の一例を示す図である。

【図31】図３１は、実施形態４に係るセンサ電源電位のキャリブレーション処理の一例を示すフローチャートである。

【発明を実施するための形態】

【0008】

本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。なお、以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。また、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

【0009】

図１は、実施形態に係る検出装置を示す平面図である。図１に示すように、検出装置１は、センサ基材２１と、センサ領域１０と、ゲート線駆動回路１５と、信号線選択回路１６と、ＡＦＥ（Analog Front End）回路４８と、制御回路１２２と、電源回路１２３と、第１光源６１及び第２光源６２と、を有する。図１では、第１光源基材５１に複数の第１光源６１が設けられ、第２光源基材５２に複数の第２光源６２が設けられる例を示したが、図１に示す第１光源６１及び第２光源６２の配置は、あくまで一例であり適宜変更することができる。例えば、第１光源基材５１及び第２光源基材５２のそれぞれに、複数の第１光源６１及び複数の第２光源６２が配置されていてもよい。この場合、複数の第１光源６１を含むグループと、複数の第２光源６２を含むグループとが、第２方向Ｄｙに並んで配置されていてもよいし、第１光源６１と第２光源６２とが交互に第２方向Ｄｙに配置されていてもよい。また、第１光源６１及び第２光源６２が設けられる光源基材は１つ又は３つ以上であってもよい。

【0010】

センサ基材２１には、フレキシブルプリント基板７１を介して制御基板１２１が電気的に接続される。フレキシブルプリント基板７１には、ＡＦＥ回路４８が設けられている。制御基板１２１には、制御回路１２２、及び電源回路１２３が設けられている。

【0011】

制御回路１２２は、例えばロジック制御信号を出力する制御ＩＣ（Control Integrated Circuit）である。制御回路１２２は、例えばＦＰＧＡ（Field Programmable Gate Array）等のＰＬＤ（Programmable Logic Device）であっても良い。

【0012】

制御回路１２２は、検出装置１における検出動作及び後述するセンサ電源電位ＶＤＤＳＮＳのキャリブレーション動作に関わる処理を実行する。具体的に、制御回路１２２は、センサ領域１０、ゲート線駆動回路１５及び信号線選択回路１６に制御信号を供給して、センサ領域１０の検出動作を制御する。また、制御回路１２２は、第１光源６１及び第２光源６２に制御信号を供給して、第１光源６１及び第２光源６２の点灯又は非点灯を制御する。

【0013】

また、本開示において、制御回路１２２は、センサ電源制御信号ＶＤＤＳＮＳＣＴＲＬ（後述）を生成して、電源回路１２３に出力する。

【0014】

電源回路１２３は、センサ電源電位ＶＤＤＳＮＳ（図４参照）等の電圧信号をセンサ領域１０、ゲート線駆動回路１５及び信号線選択回路１６に供給する。また、電源回路１２３は、電源電圧を第１光源６１及び第２光源６２に供給する。

【0015】

センサ基材２１は、検出領域ＡＡと、周辺領域ＧＡとを有する。検出領域ＡＡは、センサ領域１０が有する複数の光センサ（有機フォトダイオード）ＰＤ（図４参照）が行列状に設けられた領域である。周辺領域ＧＡは、検出領域ＡＡの外周と、センサ基材２１の端部との間の領域であり、光センサＰＤが設けられない領域である。

【0016】

ゲート線駆動回路１５及び信号線選択回路１６は、周辺領域ＧＡに設けられる。具体的には、ゲート線駆動回路１５は、周辺領域ＧＡのうち第２方向Ｄｙに沿って延在する領域に設けられる。信号線選択回路１６は、周辺領域ＧＡのうち第１方向Ｄｘに沿って延在する領域に設けられ、センサ領域１０とＡＦＥ回路４８との間に設けられる。

【0017】

なお、第１方向Ｄｘは、センサ基材２１と平行な面内の一方向である。第２方向Ｄｙは、センサ基材２１と平行な面内の一方向であり、第１方向Ｄｘと直交する方向である。なお、第２方向Ｄｙは、第１方向Ｄｘと直交しないで交差してもよい。また、第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向であり、センサ基材２１の法線方向である。

【0018】

複数の第１光源６１は、第１光源基材５１に設けられ、第２方向Ｄｙに沿って配列される。複数の第２光源６２は、第２光源基材５２に設けられ、第２方向Ｄｙに沿って配列される。第１光源基材５１及び第２光源基材５２は、それぞれ、制御基板１２１に設けられた端子部１２４、１２５を介して、制御回路１２２及び電源回路１２３と電気的に接続される。

【0019】

複数の第１光源６１及び複数の第２光源６２は、例えば、無機ＬＥＤ（Light Emitting Diode）や、有機ＥＬ（ＯＬＥＤ：Organic Light Emitting Diode）等が用いられる。

【0020】

第１光源６１及び第２光源から出射された光は、主に指Ｆｇ等の被検出体の表面や内部で反射されセンサ領域１０に入射する。これにより、センサ領域１０は、指Ｆｇ等の表面の凹凸の形状や、指Ｆｇ等の内部の生体に関する情報（以下、「生体情報」とも称する）を検出することができる。生体情報とは、例えば、指Ｆｇや掌の脈波、脈拍、血管像等である。すなわち、検出装置１は、指紋を検出する指紋検出装置や、静脈などの血管パターンを検出する静脈検出装置として構成されてもよい。

【0021】

第１光源６１から出射される光と、第２光源６２から出射される光とは、それぞれ異なる波長を有する態様であっても良い。このように、検出装置１は、第１光源６１から出射される光に基づいた検出と、第２光源６２から出射される光に基づいた検出とを行うことで、種々の生体に関する情報を検出することができる。

【0022】

なお、図１に示す第１光源６１及び第２光源６２の配置は、あくまで一例であり適宜変更することができる。検出装置１は、光源として複数種類の光源（第１光源６１と第２光源６２）が設けられている。ただし、これに限定されず、光源は１種類であってもよい。例えば、第１光源基材５１及び第２光源基材５２のそれぞれに、複数の第１光源６１及び複数の第２光源６２が配置されていてもよい。また、第１光源６１及び第２光源６２が設けられる光源基材は１つ又は３つ以上であってもよい。あるいは、光源は、少なくとも１つ以上配置されていればよい。また、光源は、例えば、検出領域ＡＡの直下に設けられた、いわゆる直下型のバックライトであっても良い。

【0023】

図２は、実施形態に係る検出装置の構成例を示すブロック図である。図２に示すように、検出装置１は、さらに検出制御回路１１と検出回路４０と、を有する。

【0024】

センサ領域１０は、複数の光センサＰＤを有する。本開示において、センサ領域１０が有する光センサＰＤは有機フォトダイオード（ＯＰＤ：Organic Photodiode）である。光センサＰＤは、照射される光に応じた電気信号を、検出信号Ｖｄｅｔとして信号線選択回路１６に出力する。また、センサ領域１０は、ゲート線駆動回路１５から供給されるゲート駆動信号Ｖｇｃｌにしたがって検出を行う。

【0025】

検出制御回路１１は、ゲート線駆動回路１５、信号線選択回路１６及び検出回路４０にそれぞれ制御信号を供給し、これらの動作を制御する。検出制御回路１１は、スタート信号ＳＴＶ、クロック信号ＣＫ、リセット信号ＲＳＴ１等の各種制御信号をゲート線駆動回路１５に供給する。また、検出制御回路１１は、選択信号ＡＳＷ等の各種制御信号を信号線選択回路１６に供給する。また、検出制御回路１１は、各種制御信号を第１光源６１及び第２光源６２に供給して、それぞれの点灯及び非点灯を制御する。

【0026】

ゲート線駆動回路１５は、各種制御信号に基づいて複数のゲート線ＧＣＬ（図３参照）を駆動する。ゲート線駆動回路１５は、複数のゲート線ＧＣＬを順次又は同時に選択し、選択されたゲート線ＧＣＬにゲート駆動信号Ｖｇｃｌを供給する。これにより、ゲート線駆動回路１５は、ゲート線ＧＣＬに接続された複数の光センサＰＤを選択する。

【0027】

信号線選択回路１６は、複数の信号線ＳＧＬ（図３参照）を順次又は同時に選択するスイッチ回路を有する。信号線選択回路１６は、例えばマルチプレクサである。信号線選択回路１６は、検出制御回路１１から供給される選択信号ＡＳＷに基づいて、選択された信号線ＳＧＬとＡＦＥ回路４８とを電気的に接続する。これにより、信号線選択回路１６は、光センサＰＤの検出信号Ｖｄｅｔを検出回路４０に出力する。

【0028】

検出回路４０は、ＡＦＥ回路４８と、信号処理回路４４と、記憶回路４６と、検出タイミング制御回路４７と、を備える。検出タイミング制御回路４７は、検出制御回路１１から供給される制御信号に基づいて、ＡＦＥ回路４８と、信号処理回路４４と、が同期して動作するように制御する。

【0029】

ＡＦＥ回路４８は、例えばアナログフロントエンドＩＣである。ＡＦＥ回路４８は、少なくとも検出信号増幅回路４２及びＡ／Ｄ変換回路４３の機能を有する信号処理回路である。検出信号増幅回路４２は、検出信号Ｖｄｅｔを増幅する。Ａ／Ｄ変換回路４３は、検出信号増幅回路４２から出力されるアナログ信号を所定のサンプリング周期でデジタル信号に変換し、ＡＦＥ信号ＡＦＥＳＩＧ（後述）を出力する。

【0030】

本開示において、信号処理回路４４及び記憶回路４６は、制御回路１２２に含まれる。

【0031】

信号処理回路４４は、ＡＦＥ回路４８の出力信号に基づいて、センサ領域１０に入力された所定の物理量を検出する。信号処理回路４４は、論理回路である。信号処理回路４４は、指Ｆｇが検出面に接触又は近接した場合に、ＡＦＥ回路４８からの信号に基づいて指Ｆｇや掌の表面の凹凸を検出できる。また、信号処理回路４４は、ＡＦＥ回路４８からの信号に基づいて生体に関する情報を検出できる。生体に関する情報は、例えば、指Ｆｇや掌の血管像、脈波、脈拍、血中酸素濃度等である。

【0032】

また、信号処理回路４４は、複数の光センサＰＤにより同時に検出された検出信号Ｖｄｅｔ（生体に関する情報）を取得し、これらを平均化する処理を実行してもよい。この場合、検出回路４０は、ノイズや、指Ｆｇ等の被検出体とセンサ領域１０との相対的な位置ずれに起因する測定誤差を抑制して、安定した検出が可能となる。

【0033】

記憶回路４６は、信号処理回路４４で処理された信号を一時的に保存する。また、本開示において、記憶回路４６には、信号処理回路４４において生体データの取得を行う際に、後述する生体データ取得領域設定処理フローにおいて設定される生体データ取得領域や、各種設定情報が格納される。記憶回路４６は、例えばＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）等を含む態様であっても良い。また、記憶回路４６は、レジスタ回路等であっても良い。

【0034】

次に、検出装置１の回路構成例について説明する。図３は、実施形態に係る検出装置を示す回路図である。図３に示すように、センサ領域１０は、行列状に配列された複数の部分検出領域ＰＡＡを有する。複数の部分検出領域ＰＡＡには、それぞれ光センサＰＤが設けられている。

【0035】

ゲート線ＧＣＬは、第１方向Ｄｘに延在し、第１方向Ｄｘに配列された複数の部分検出領域ＰＡＡと接続される。また、複数のゲート線ＧＣＬ（１）、ＧＣＬ（２）、…、ＧＣＬ（８）は、第２方向Ｄｙに配列され、それぞれゲート線駆動回路１５に接続される。なお、以下の説明において、複数のゲート線ＧＣＬ（１）、ＧＣＬ（２）、…、ＧＣＬ（８）を区別して説明する必要がない場合には、単にゲート線ＧＣＬと表す。また、図３では説明を分かりやすくするために、８本のゲート線ＧＣＬを示しているが、あくまで一例であり、ゲート線ＧＣＬは、Ｍ本（Ｍは自然数、例えばＭ＝２５６）配列されていてもよい。

【0036】

信号線ＳＧＬは、第２方向Ｄｙに延在し、第２方向Ｄｙに配列された複数の部分検出領域ＰＡＡの光センサＰＤに接続される。また、複数の信号線ＳＧＬ（１）、ＳＧＬ（２）、…、ＳＧＬ（１２）は、第１方向Ｄｘに配列されて、それぞれ信号線選択回路１６及びリセット回路１７に接続される。なお、以下の説明において、複数の信号線ＳＧＬ（１）、ＳＧＬ（２）、…、ＳＧＬ（１２）を区別して説明する必要がない場合には、単に信号線ＳＧＬと表す。

【0037】

また、図３では、説明を分かりやすくするために、１２本の信号線ＳＧＬを示しているが、あくまで一例であり、信号線ＳＧＬは、Ｎ本（Ｎは自然数、例えばＮ＝２５２）配列されていても良い。具体的に、信号線ＳＧＬは、例えば１２６本が例示されるが、これより多くても良いし少なくても良い。

【0038】

また、図３では、信号線選択回路１６とリセット回路１７との間にセンサ領域１０が設けられている。これに限定されず、信号線選択回路１６とリセット回路１７とは、信号線ＳＧＬの同じ方向の端部にそれぞれ接続されていてもよい。

【0039】

ゲート線駆動回路１５は、スタート信号ＳＴＶ、クロック信号ＣＫ、リセット信号ＲＳＴ１等の各種制御信号を、制御回路１２２（図１参照）から受け取る。ゲート線駆動回路１５は、各種制御信号に基づいて、複数のゲート線ＧＣＬ（１）、ＧＣＬ（２）、…、ＧＣＬ（８）を時分割的に順次選択する。ゲート線駆動回路１５は、選択されたゲート線ＧＣＬにゲート駆動信号Ｖｇｃｌを供給する。これにより、ゲート線ＧＣＬに接続された複数の第１スイッチング素子Ｔｒにゲート駆動信号Ｖｇｃｌが供給され、第１方向Ｄｘに配列された複数の部分検出領域ＰＡＡが、検出対象として選択される。

【0040】

なお、ゲート線駆動回路１５は、指紋の検出及び異なる複数の生体情報（脈波、脈拍、血管像、血中酸素濃度等）のそれぞれの検出モードごとに、異なる駆動を実行しても良い。例えば、ゲート線駆動回路１５は、複数のゲート線ＧＣＬを束ねて駆動しても良い。

【0041】

具体的には、ゲート線駆動回路１５は、制御信号に基づいて、ゲート線ＧＣＬ（１）、ＧＣＬ（２）、…、ＧＣＬ（８）のうち、所定数のゲート線ＧＣＬを同時に選択する。例えば、ゲート線駆動回路１５は、６本のゲート線ＧＣＬ（１）からゲート線ＧＣＬ（６）を同時に選択し、ゲート駆動信号Ｖｇｃｌを供給する。ゲート線駆動回路１５は、選択された６本のゲート線ＧＣＬを介して、複数の第１スイッチング素子Ｔｒにゲート駆動信号Ｖｇｃｌを供給する。これにより、第１方向Ｄｘ及び第２方向Ｄｙに配列された複数の部分検出領域ＰＡＡを含むブロック単位ＰＡＧ１、ＰＡＧ２が、それぞれ検出対象として選択される。ゲート線駆動回路１５は、所定数のゲート線ＧＣＬを束ねて駆動し、所定数のゲート線ＧＣＬごとに順次ゲート駆動信号Ｖｇｃｌを供給する。

【0042】

信号線選択回路１６は、複数の選択信号線Ｌｓｅｌと、複数の出力信号線Ｌｏｕｔと、第３スイッチング素子ＴｒＳと、を有する。複数の第３スイッチング素子ＴｒＳは、それぞれ複数の信号線ＳＧＬに対応して設けられている。６本の信号線ＳＧＬ（１）、ＳＧＬ（２）、…、ＳＧＬ（６）は、共通の出力信号線Ｌｏｕｔ１に接続される。６本の信号線ＳＧＬ（７）、ＳＧＬ（８）、…、ＳＧＬ（１２）は、共通の出力信号線Ｌｏｕｔ２に接続される。出力信号線Ｌｏｕｔ１、Ｌｏｕｔ２は、それぞれＡＦＥ回路４８に接続される。

【0043】

ここで、信号線ＳＧＬ（１）、ＳＧＬ（２）、…、ＳＧＬ（６）を第１信号線ブロックとし、信号線ＳＧＬ（７）、ＳＧＬ（８）、…、ＳＧＬ（１２）を第２信号線ブロックとする。複数の選択信号線Ｌｓｅｌは、１つの信号線ブロックに含まれる第３スイッチング素子ＴｒＳのゲートにそれぞれ接続される。また、１本の選択信号線Ｌｓｅｌは、複数の信号線ブロックの第３スイッチング素子ＴｒＳのゲートに接続される。

【0044】

具体的には、選択信号線Ｌｓｅｌ１、Ｌｓｅｌ２、…、Ｌｓｅｌ６は、それぞれ信号線ＳＧＬ（１）、ＳＧＬ（２）、…、ＳＧＬ（６）に対応する第３スイッチング素子ＴｒＳと接続される。また、選択信号線Ｌｓｅｌ１は、信号線ＳＧＬ（１）に対応する第３スイッチング素子ＴｒＳと、信号線ＳＧＬ（７）に対応する第３スイッチング素子ＴｒＳと、に接続される。選択信号線Ｌｓｅｌ２は、信号線ＳＧＬ（２）に対応する第３スイッチング素子ＴｒＳと、信号線ＳＧＬ（８）に対応する第３スイッチング素子ＴｒＳと、に接続される。

【0045】

制御回路１２２（図１参照）は、選択信号ＡＳＷを順次選択信号線Ｌｓｅｌに供給する。これにより、信号線選択回路１６は、第３スイッチング素子ＴｒＳの動作により、１つの信号線ブロックにおいて信号線ＳＧＬを時分割的に順次選択する。また、信号線選択回路１６は、複数の信号線ブロックでそれぞれ１本ずつ信号線ＳＧＬを選択する。このような構成により、検出装置１は、ＡＦＥ回路４８を含むＩＣ（Integrated Circuit）の数、又はＩＣの端子数を少なくすることができる。

【0046】

なお、信号線選択回路１６は、複数の信号線ＳＧＬを束ねてＡＦＥ回路４８に接続してもよい。具体的には、制御回路１２２（図１参照）は、選択信号ＡＳＷを同時に複数の選択信号線Ｌｓｅｌに供給する。信号線選択回路１６は、第３スイッチング素子ＴｒＳの動作により、１つの信号線ブロックにおいて複数の信号線ＳＧＬ（例えば６本の信号線ＳＧＬ）を選択し、複数の信号線ＳＧＬとＡＦＥ回路４８とを接続する。これにより、ブロック単位ＰＡＧ１、ＰＡＧ２で検出された信号がＡＦＥ回路４８に出力される。この場合、ブロック単位ＰＡＧ１、ＰＡＧ２に含まれる複数の部分検出領域ＰＡＡ（光センサＰＤ）からの信号が統合されてＡＦＥ回路４８に出力される。

【0047】

ゲート線駆動回路１５及び信号線選択回路１６の動作により、ブロック単位ＰＡＧ１、ＰＡＧ２ごとに検出を行うことで、１回の検出で得られる検出信号Ｖｄｅｔの強度が向上するのでセンサ感度を向上させることができる。

【0048】

図３に示すように、リセット回路１７は、基準信号線Ｌｖｒ、リセット信号線Ｌｒｓｔ及び第４スイッチング素子ＴｒＲを有する。第４スイッチング素子ＴｒＲは、複数の信号線ＳＧＬに対応して設けられている。基準信号線Ｌｖｒは、複数の第４スイッチング素子ＴｒＲのソース又はドレインの一方に接続される。リセット信号線Ｌｒｓｔは、複数の第４スイッチング素子ＴｒＲのゲートに接続される。

【0049】

制御回路１２２は、リセット信号ＲＳＴ２をリセット信号線Ｌｒｓｔに供給する。これにより、複数の第４スイッチング素子ＴｒＲがオンになり、複数の信号線ＳＧＬは基準信号線Ｌｖｒと電気的に接続される。電源回路１２３は、基準信号ＣＯＭを基準信号線Ｌｖｒに供給する。これにより、複数の部分検出領域ＰＡＡに含まれる容量素子Ｃａ（図４参照）に基準信号ＣＯＭが供給される。本開示において、基準信号ＣＯＭの電位は、例えば０．７５［Ｖ］である。

【0050】

図４は、実施形態に係る検出装置の複数の部分検出領域を示す回路図である。なお、図４では、ＡＦＥ回路４８の回路構成も併せて示している。図４に示すように、部分検出領域ＰＡＡは、光センサＰＤと、容量素子Ｃａと、第１スイッチング素子Ｔｒとを含む。容量素子Ｃａは、光センサＰＤに形成される容量（センサ容量）であり、等価的に光センサＰＤと並列に接続される。

【0051】

図４では、複数のゲート線ＧＣＬのうち、第２方向Ｄｙに並ぶ２つのゲート線ＧＣＬ（ｍ）、ＧＣＬ（ｍ＋１）を示す。また、複数の信号線ＳＧＬのうち、第１方向Ｄｘに並ぶ２つの信号線ＳＧＬ（ｎ）、ＳＧＬ（ｎ＋１）を示す。部分検出領域ＰＡＡは、ゲート線ＧＣＬと信号線ＳＧＬとで囲まれた領域である。

【0052】

第１スイッチング素子Ｔｒは、光センサＰＤに対応して設けられる。第１スイッチング素子Ｔｒは、薄膜トランジスタにより構成されるものであり、この例では、ｎチャネルのＭＯＳ（Metal Oxide Semiconductor）型のＴＦＴ（Thin Film Transistor）で構成されている。

【0053】

第１方向Ｄｘに並ぶ複数の部分検出領域ＰＡＡに属する第１スイッチング素子Ｔｒのゲートは、ゲート線ＧＣＬに接続される。第２方向Ｄｙに並ぶ複数の部分検出領域ＰＡＡに属する第１スイッチング素子Ｔｒのソースは、信号線ＳＧＬに接続される。第１スイッチング素子Ｔｒのドレインは、光センサＰＤのカソード及び容量素子Ｃａに接続される。

【0054】

光センサＰＤのアノードには、電源回路１２３からセンサ電源電位ＶＤＤＳＮＳが供給される。また、光センサＰＤのカソード及び容量素子Ｃａには、電源回路１２３から、信号線ＳＧＬ及び容量素子Ｃａの初期電位となる基準信号ＣＯＭが供給される。

【0055】

本開示において、センサ電源電位ＶＤＤＳＮＳは、例えば通常電位を２．７５［Ｖ］とする可変電位である。また、本開示において、基準信号ＣＯＭの電位は、上述したように、例えば０．７５［Ｖ］である。すなわち、光センサＰＤは、基準信号ＣＯＭの電位とセンサ電源電位ＶＤＤＳＮＳとの電位差が印加される。これにより、光センサＰＤのアノード－カソード間に逆バイアスが印加される。

【0056】

部分検出領域ＰＡＡに光が照射されると、光センサＰＤには光量に応じた電流が流れ、これにより容量素子Ｃａには光量に応じた電荷が蓄積される。第１スイッチング素子Ｔｒがオンになると、容量素子Ｃａに蓄積された電荷に応じて、信号線ＳＧＬに電流が流れる。信号線ＳＧＬは、信号線選択回路１６の第３スイッチング素子ＴｒＳを介してＡＦＥ回路４８に接続される。これにより、検出装置１は、部分検出領域ＰＡＡごとに、又はブロック単位ＰＡＧ１、ＰＡＧ２ごとに光センサＰＤに照射される光の光量に応じた信号を検出できる。

【0057】

ＡＦＥ回路４８は、読み出し期間Ｐｄｅｔ（図６参照）にスイッチＳＳＷがオンになり、信号線ＳＧＬと接続される。ＡＦＥ回路４８の検出信号増幅回路４２は、信号線ＳＧＬから供給された電流を電圧に変換して増幅する。検出信号増幅回路４２の非反転入力部（＋）には、固定された電位を有する基準電位（Ｖｒｅｆ）が入力され、反転入力端子（－）には、信号線ＳＧＬが接続される。実施形態では、基準電位（Ｖｒｅｆ）電圧として基準信号ＣＯＭと同じ信号が入力される。また、検出信号増幅回路４２は、容量素子Ｃｂ及びリセットスイッチＲＳＷを有する。リセット期間Ｐｒｓｔ（図６参照）において、リセットスイッチＲＳＷがオンになり、容量素子Ｃｂの電荷がリセットされる。

【0058】

次に、光センサＰＤの構成について説明する。図５は、実施形態に係る光センサの模式的な部分断面図である。検出装置１のセンサ領域１０は、センサ基材２１と、センサ構造体２２と、保護膜２３と、を備える。

【0059】

センサ構造体２２は、ＴＦＴ層２２１と、カソード電極（下部電極）２２２と、光センサＰＤと、アノード電極（上部電極）２２６と、を有する。光センサＰＤは、第２面ＦＵ側から照射される第１光ＬＤを検出する。

【0060】

ＴＦＴ層２２１には、ゲート線ＧＣＬ、信号線ＳＧＬ等の各種配線が設けられる。センサ基材２１及びＴＦＴ層２２１は、センサを駆動する駆動回路であり、バックプレーンとも呼ばれる。

【0061】

光センサＰＤは、活性層２２４と、活性層２２４とカソード電極（下部電極）２２２との間に設けられた正孔輸送層（下側バッファ層）２２３と、活性層２２４とアノード電極（上部電極）２２６との間に設けられた電子輸送層（上側バッファ層）２２５と、を有する。言い換えると、光センサＰＤの正孔輸送層（下側バッファ層）２２３、活性層２２４、電子輸送層（上側バッファ層）２２５は、センサ基材２１に垂直な方向で、この順で積層される。

【0062】

活性層２２４は、照射される光に応じて特性（例えば、電圧電流特性や抵抗値）が変化する。活性層２２４の材料として、有機材料が用いられる。具体的には、活性層２２４は、ｐ型有機半導体と、ｎ型有機半導体であるｎ型フラーレン誘導体（ＰＣＢＭ）とが混在するバルクヘテロ構造である。活性層２２４として、例えば、低分子有機材料であるＣ_６０（フラーレン）、ＰＣＢＭ（フェニルＣ６１酪酸メチルエステル：Phenyl C61-butyric acid methyl ester）、ＣｕＰｃ（銅フタロシアニン：Copper Phthalocyanine）、Ｆ_１６ＣｕＰｃ（フッ素化銅フタロシアニン）、ｒｕｂｒｅｎｅ（ルブレン：5,6,1Ｓ１１４-tetraphenyltetracene）、ＰＤＩ（Perylene（ペリレン）の誘導体）等を用いることができる。

【0063】

活性層２２４は、これらの低分子有機材料を用いて蒸着型（Dry Process）で形成することができる。この場合、活性層２２４は、例えば、ＣｕＰｃとＦ_１６ＣｕＰｃとの積層膜、又はｒｕｂｒｅｎｅとＣ_６０との積層膜であってもよい。活性層２２４は、塗布型（Wet Process）で形成することもできる。この場合、活性層２２４は、上述した低分子有機材料と高分子有機材料とを組み合わせた材料が用いられる。高分子有機材料として、例えばＰ３ＨＴ（poly（3-hexylthiophene））、Ｆ８ＢＴ（F8-alt-benzothiadiazole）等を用いることができる。活性層２２４は、Ｐ３ＨＴとＰＣＢＭとが混合した状態の膜、又はＦ８ＢＴとＰＤＩとが混合した状態の膜とすることができる。

【0064】

正孔輸送層（下側バッファ層）２２３及び電子輸送層（上側バッファ層）２２５は、活性層２２４で発生した電子及び正孔がカソード電極（下部電極）２２２又はアノード電極（上部電極）２２６に到達しやすくするために設けられる。正孔輸送層（下側バッファ層）２２３は、カソード電極（下部電極）２２２の上に直接、接する。活性層２２４は、正孔輸送層（下側バッファ層）２２３の上に直接、接する。

【0065】

電子輸送層（上側バッファ層）２２５は、活性層２２４の上に直接、接し、アノード電極（上部電極）２２６は、電子輸送層（上側バッファ層）２２５の上に直接、接する。

【0066】

カソード電極（下部電極）２２２と、アノード電極（上部電極）２２６とは、光センサＰＤを挟んで対向する。アノード電極（上部電極）２２６は、例えば、ＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）等の透光性を有する導電性材料が用いられる。カソード電極（下部電極）２２２は、例えば、銀（Ａｇ）やアルミニウム（Ａｌ）等の金属材料が用いられる。又は、カソード電極（下部電極）２２２は、これらの金属材料の少なくとも１以上を含む合金材料であってもよい。

【0067】

保護膜２３は、アノード電極（上部電極）２２６を覆って第２面ＦＵに設けられる。保護膜２３は、パッシベーション膜であり、光センサＰＤを保護するために設けられている。

【0068】

なお、図４では、光センサＰＤのアノードに電源回路１２３から信号線ＳＧＬ及び容量素子Ｃａの初期電位となる基準信号ＣＯＭが供給され、光センサＰＤのカソードに電源回路１２３からセンサ電源電位ＶＤＤＳＮＳが供給される構成を例示したが、例えば、光センサＰＤのカソードに電源回路１２３から信号線ＳＧＬ及び容量素子Ｃａの初期電位となる基準信号ＣＯＭが供給され、光センサＰＤのアノードに電源回路１２３からセンサ電源電位ＶＤＤＳＮＳが供給される構成であっても良い。この場合、上述した構成とは異なり、光センサＰＤは、活性層２２４と、活性層２２４とアノード電極（下部電極）２２２との間に設けられた電子輸送層（下側バッファ層）２２３と、活性層２２４とカソード電極（上部電極）２２６との間に設けられた正孔輸送層（上側バッファ層）２２５と、を有する。言い換えると、光センサＰＤの電子輸送層（下側バッファ層）２２３、活性層２２４、正孔輸送層（上側バッファ層）２２５は、センサ基材２１に垂直な方向で、この順で積層される。

【0069】

次に、検出装置１の動作例について説明する。図６は、実施形態に係る検出装置の動作例を表すタイミング波形図である。図７は、図６におけるリセット期間の動作例を表すタイミング波形図である。図８は、図６における読み出し期間の動作例を表すタイミング波形図である。図９は、図６における行読み出し期間ＶＲに含まれる１つのゲート線の駆動期間の動作例を表すタイミング波形図である。図１０は、実施形態に係る検出装置のセンサ領域の駆動と、光源の点灯動作との関係を説明するための説明図である。

【0070】

図６に示すように、検出装置１は、リセット期間Ｐｒｓｔ、露光期間Ｐｅｘ及び読み出し期間Ｐｄｅｔを有する。電源回路１２３は、リセット期間Ｐｒｓｔ、露光期間Ｐｅｘ及び読み出し期間Ｐｄｅｔに亘って、センサ電源電位ＶＤＤＳＮＳを光センサＰＤのアノードに供給する。検出装置１は、図６に示す検出動作を１フレームとして複数回繰り返し、検出領域ＡＡにおける被検出体及び当該被検出体の生体情報の検出を行う。以下、検出装置１において被検出体及び当該被検出体の生体情報を検出する処理を、「検出処理」とも称する。

【0071】

センサ電源電位ＶＤＤＳＮＳは光センサＰＤのアノード－カソード間に逆バイアスを印加する信号である。例えば、光センサＰＤのアノードには実質０．７５Ｖの基準信号ＣＯＭがされているが、例えば、光センサＰＤのカソードに実質２．７５Ｖのセンサ電源電位ＶＤＤＳＮＳを印加することにより、アノード－カソード間は実質２．０Ｖの逆バイアスが印加される。制御回路１２２は、リセット信号ＲＳＴ２を”Ｈ”とした後にゲート線駆動回路１５にスタート信号ＳＴＶおよびクロック信号ＣＫを供給し、リセット期間Ｐｒｓｔが開始する。リセット期間Ｐｒｓｔにおいて、制御回路１２２は、基準信号ＣＯＭをリセット回路１７に供給し、リセット信号ＲＳＴ２によってリセット電圧を供給するための第４スイッチング素子ＴｒＲをオンさせる。これにより各信号線ＳＧＬにはリセット電圧として基準信号ＣＯＭが供給される。

【0072】

リセット期間Ｐｒｓｔにおいて、ゲート線駆動回路１５は、スタート信号ＳＴＶ、クロック信号ＣＫ及びリセット信号ＲＳＴ１に基づいて、順次ゲート線ＧＣＬを選択する。ゲート線駆動回路１５は、ゲート駆動信号Ｖｇｃｌ｛Ｖｇｃｌ（１）～Ｖｇｃｌ（Ｍ）｝をゲート線ＧＣＬに順次供給する。ゲート駆動信号Ｖｇｃｌは、高レベル電圧である電源電圧ＶＤＤと低レベル電圧である電源電圧ＶＳＳとを有するパルス状の波形を有する。

【0073】

図６では、Ｍ本（例えばＭ＝２５６）のゲート線ＧＣＬが設けられている例を示している。リセット期間において、各ゲート線ＧＣＬには、ゲート駆動信号Ｖｇｃｌ（１）、…、Ｖｇｃｌ（Ｍ）が順次供給され、複数の第１スイッチング素子Ｔｒは各行毎に順次導通され、リセット電圧が供給される。リセット電圧として例えば、基準信号ＣＯＭの電圧０．７５Ｖが供給される。

【0074】

具体的に、ゲート線駆動回路１５は、図７に示すように、期間Ｖ（１）において、ゲート線ＧＣＬ（１）に高レベル電圧（電源電圧ＶＤＤ）のゲート駆動信号Ｖｇｃｌ（１）を供給する。制御回路１２２は、ゲート駆動信号Ｖｇｃｌ（１）が高レベル電圧（電源電圧ＶＤＤ）を維持している期間に、選択信号ＡＳＷ１、…、ＡＳＷ６の少なくとも１つ（図７では選択信号ＡＳＷ１）を信号線選択回路１６に供給する。これにより、選択信号ＡＳＷ１により選択された部分検出領域ＰＡＡの信号線ＳＧＬがＡＦＥ回路４８に接続される。この結果、第３スイッチング素子ＴｒＳとＡＦＥ回路４８との間の接続配線にもリセット電圧（基準信号ＣＯＭ）が供給される。

【0075】

同様に、ゲート線駆動回路１５は、期間Ｖ（２）、…、Ｖ（Ｍ－１）、Ｖ（Ｍ）において、ゲート線ＧＣＬ（２）、…、ＧＣＬ（Ｍ－１）、ＧＣＬ（Ｍ）に、それぞれ高レベル電圧のゲート駆動信号Ｖｇｃｌ（２）、…、Ｖｇｃｌ（Ｍ－１）、Ｖｇｃｌ（Ｍ）を供給する。

【0076】

これにより、リセット期間Ｐｒｓｔでは、全ての部分検出領域ＰＡＡの容量素子Ｃａは、順次信号線ＳＧＬと電気的に接続されて、基準信号ＣＯＭが供給される。この結果、容量素子Ｃａの容量がリセットされる。なお、部分的にゲート線、および信号線ＳＧＬを選択することにより部分検出領域ＰＡＡのうち一部の容量素子Ｃａの容量をリセットすることも可能である。

【0077】

露光するタイミングの例として、ゲート線非選択時露光制御方法と常時露光制御方法がある。

【0078】

ゲート線非選択時露光制御方法においては、検出対象の光センサＰＤに接続された全てのゲート線ＧＣＬにゲート駆動信号｛Ｖｇｃｌ（１）～（Ｍ）｝が順次供給され、検出対象の全ての光センサＰＤにリセット電圧が供給される。その後、検出対象の光センサＰＤに接続された全てのゲート線ＧＣＬが低電圧（第１スイッチング素子Ｔｒがオフ）になると露光が開始され、露光期間Ｐｅｘの間に露光が行われる。露光が終了すると前述のように検出対象の光センサＰＤに接続されたゲート線ＧＣＬにゲート駆動信号｛Ｖｇｃｌ（１）～（Ｍ）｝が順次供給され、読み出し期間Ｐｄｅｔに読み出しが行われる。

【0079】

常時露光制御方法においては、リセット期間Ｐｒｓｔ、読み出し期間Ｐｄｅｔにおいても露光を行う制御（常時露光制御）をすることも可能である。この場合は、リセット期間Ｐｒｓｔにゲート駆動信号Ｖｇｃｌ（１）がゲート線ＧＣＬに供給された後に、露光期間Ｐｅｘ（１）が開始する。ここで、露光期間Ｐｅｘ｛（１）・・・（Ｍ）｝とは実質的な露光期間であり光センサＰＤから容量素子Ｃａへ充電される期間とされ、この期間外に光が照射されている期間は含まない。リセット期間Ｐｒｓｔに容量素子Ｃａにチャージされた電荷が光照射によって光センサＰＤに逆方向電流（カソードからアノードへ）として流れ、容量素子Ｃａの両端の電位差は減少する。なお、各ゲート線ＧＣＬに対応する部分検出領域ＰＡＡにおける実質的な露光期間Ｐｅｘ（１）、…、Ｐｅｘ（Ｍ）は、開始のタイミング及び終了のタイミングが異なっている。各露光期間Ｐｅｘ（１）、…、Ｐｅｘ（Ｍ）は、それぞれ、リセット期間においてゲート駆動信号Ｖｇｃｌが高レベル電圧の電源電圧ＶＤＤから低レベル電圧の電源電圧ＶＳＳに変化したタイミングで開始される。また、各露光期間Ｐｅｘ（１）、…、Ｐｅｘ（Ｍ）は、それぞれ、読み出し期間Ｐｄｅｔにおいてゲート駆動信号Ｖｇｃｌが電源電圧ＶＳＳから電源電圧ＶＤＤに変化したタイミングで終了する。これら各ゲート線ＧＣＬに対応する部分検出領域ＰＡＡでの実質的な各露光期間Ｐｅｘ（１）、…、Ｐｅｘ（Ｍ）の露光時間の長さは等しい。

【0080】

露光期間Ｐｅｘ｛（１）・・・（Ｍ）｝では、各部分検出領域ＰＡＡで、光センサＰＤに照射された光に応じて電流が流れる。この結果、各容量素子Ｃａに電荷が蓄積される。

【0081】

読み出し期間Ｐｄｅｔが開始する前のタイミングで、制御回路１２２は、リセット信号ＲＳＴ２を低レベル電圧にする。これにより、リセット回路１７の動作が停止する。なお、リセット信号はリセット期間Ｐｒｓｔのみ高レベル電圧としても良い。読み出し期間Ｐｄｅｔにおいて、ゲート線駆動回路１５は、リセット期間Ｐｒｓｔと同様に、ゲート線ＧＣＬにゲート駆動信号Ｖｇｃｌを順次供給する。

【0082】

具体的に、ゲート線駆動回路１５は、図８に示す行読み出し期間ＶＲ（１）において、ゲート線ＧＣＬ（１）に高レベル電圧（電源電圧ＶＤＤ）のゲート駆動信号Ｖｇｃｌ（１）を供給する。制御回路１２２は、ゲート駆動信号Ｖｇｃｌ（１）が高レベル電圧（電源電圧ＶＤＤ）を維持している期間に、選択信号ＡＳＷ１、…、ＡＳＷ６を信号線選択回路１６に順次供給する。これにより、ゲート駆動信号Ｖｇｃｌ（１）により選択された部分検出領域ＰＡＡの信号線ＳＧＬが順次ＡＦＥ回路４８に接続される。この結果として、部分検出領域ＰＡＡごとに、ＡＦＥ回路４８に検出信号Ｖｄｅｔが供給される。なお、選択信号ＡＳＷ１、…、ＡＳＷ６のうちの所定の複数の信号を信号線選択回路１６に同時に供給しても良い。この場合、ゲート駆動信号Ｖｇｃｌ（１）により選択された部分検出領域ＰＡＡの所定数の信号線ＳＧＬが同時にＡＦＥ回路４８に接続される。

【0083】

同様に、ゲート線駆動回路１５は、行読み出し期間ＶＲ（２）、…、ＶＲ（Ｍ－１）、ＶＲ（Ｍ）において、ゲート線ＧＣＬ（２）、…、ＧＣＬ（Ｍ－１）、ＧＣＬ（Ｍ）にそれぞれ高レベル電圧のゲート駆動信号Ｖｇｃｌ（２）、…、Ｖｇｃｌ（Ｍ－１）、Ｖｇｃｌ（Ｍ）を供給する。すなわち、ゲート線駆動回路１５は、行読み出し期間ＶＲ（１）、ＶＲ（２）、…、ＶＲ（Ｍ－１）、ＶＲ（Ｍ）ごとに、ゲート線ＧＣＬにゲート駆動信号Ｖｇｃｌを供給する。信号線選択回路１６は、各ゲート駆動信号Ｖｇｃｌが高レベル電圧となる期間ごとに、選択信号ＡＳＷに基づいて、順次又は同時に信号線ＳＧＬを選択する。言い換えると、信号線選択回路１６は、信号線ＳＧＬごとに順次、又は同時に、１つのＡＦＥ回路４８に接続する。これにより、検出装置１は、読み出し期間Ｐｄｅｔにおいて、全ての部分検出領域ＰＡＡの検出信号ＶｄｅｔをＡＦＥ回路４８に出力することができる。

【0084】

以下、図９を参照して、図６における１つのゲート駆動信号Ｖｇｃｌ（ｊ）の供給期間である行読み出し期間ＶＲ中の動作例について説明する。図６では、最初のゲート駆動信号Ｖｇｃｌ（１）に行読み出し期間ＶＲの符号を付しているが、他のゲート駆動信号Ｖｇｃｌ（２）、…、Ｖｇｃｌ（Ｍ）についても同様である。ｊは、１からＭのいずれかの自然数である。

【0085】

図９および図４に示すように、第３スイッチング素子ＴｒＳの出力（Ｖｏｕｔ）は、予め基準電位（Ｖｒｅｆ）電圧にリセットされている。基準電位（Ｖｒｅｆ）電圧はリセット電圧とされ、例えば０．７５Ｖとされる。次にゲート駆動信号Ｖｇｃｌ（ｊ）がハイレベルとなり当該行の第１スイッチング素子Ｔｒがオンし、各行の信号線ＳＧＬは当該部分検出領域ＰＡＡの容量（容量素子Ｃａ）に蓄積された電荷に応じた電圧になる。

【0086】

ゲート駆動信号Ｖｇｃｌ（ｊ）の立ち上がりから期間ｔ１の経過後、選択信号ＡＳＷ（ｋ）がハイになる期間ｔ２が生じる。選択信号ＡＳＷ（ｋ）がハイになって第３スイッチング素子ＴｒＳがオンすると、当該第３スイッチング素子ＴｒＳを介して、ＡＦＥ回路４８と部分検出領域ＰＡＡの容量（容量素子Ｃａ）が電気的に接続される。このため、第３スイッチング素子ＴｒＳの出力（Ｖｏｕｔ）（図４参照）が当該部分検出領域ＰＡＡの容量（容量素子Ｃａ）に蓄積された電荷に応じた電圧に変化する（期間ｔ３）。図９の例では期間ｔ３のようにこの電圧はリセット電圧から下がっている。その後、スイッチＳＳＷがオン（ＳＳＷ信号のハイレベルの期間ｔ４）すると当該部分検出領域ＰＡＡの容量（容量素子Ｃａ）に蓄積された電荷がＡＦＥ回路４８の検出信号増幅回路４２の容量（容量素子Ｃｂ）へ移動し、検出信号増幅回路４２の出力電圧は容量素子Ｃｂに蓄積された電荷に応じた電圧となる。

【0087】

このとき、検出信号増幅回路４２の反転入力部は、オペアンプのイマジナリショート電位となるため、基準電位（Ｖｒｅｆ）となっている。検出信号増幅回路４２の出力電圧は、Ａ／Ｄ変換回路４３で読み出される。図９に示す例では、各列の信号線ＳＧＬに対応する選択信号ＡＳＷ（ｋ）、ＡＳＷ（ｋ＋１）、…を順次ハイとして第３スイッチング素子ＴｒＳを順次オンさせ、同様の動作を順次行うことにより、各ゲート線ＧＣＬに接続された部分検出領域ＰＡＡの容量（容量素子Ｃａ）に蓄積された電荷を順次読み出している。なお、図９に示すＡＳＷ（ｋ）、ＡＳＷ（ｋ＋１）…は、例えば、図８に示すＡＳＷ１からＡＳＷ６のいずれかである。

【0088】

具体的には、期間ｔ４においてスイッチＳＳＷがオンになると、部分検出領域ＰＡＡの容量（容量素子Ｃａ）からＡＦＥ回路４８の検出信号増幅回路４２の容量（容量素子Ｃｂ）へ電荷が移動する。このとき、検出信号増幅回路４２の非反転入力（＋）は、基準電位（Ｖｒｅｆ）電圧（例えば、０．７５［Ｖ］）が印加されている。このため、第３スイッチング素子ＴｒＳの出力（Ｖｏｕｔ）についても、検出信号増幅回路４２の入力間のイマジナリショートにより基準電位（Ｖｒｅｆ）電圧となる。また、容量素子Ｃｂの電圧は、選択信号ＡＳＷ（ｋ）に応じて、第３スイッチング素子ＴｒＳがオンした箇所の部分検出領域ＰＡＡの容量（容量素子Ｃａ）に蓄積された電荷に応じた電圧となる。検出信号増幅回路４２の出力は、イマジナリショートによって第３スイッチング素子ＴｒＳの出力（Ｖｏｕｔ）が基準電位（Ｖｒｅｆ）電圧になった後に、容量素子Ｃｂの容量に応じた電圧になる。このときの検出信号増幅回路４２の出力電圧がＡ／Ｄ変換回路４３で読み取られる。なお、容量素子Ｃｂの電圧とは、例えば、容量素子Ｃｂを構成するコンデンサに設けられる２つの電極間の電圧である。

【0089】

図１０に示す例では、期間ｔ（１）、期間ｔ（２）のそれぞれにおいて、検出装置１は、上述したリセット期間Ｐｒｓｔ、露光期間Ｐｅｘ｛（１）・・・（Ｍ）｝及び読み出し期間Ｐｄｅｔを実行する。リセット期間Ｐｒｓｔ及び読み出し期間Ｐｄｅｔにおいて、ゲート線駆動回路１５は、ゲート線ＧＣＬ（１）からゲート線ＧＣＬ（Ｍ）まで順次走査する。以下の説明において、各期間ｔでの検出、すなわち、リセット期間Ｐｒｓｔ及び読み出し期間Ｐｄｅｔでゲート線ＧＣＬ（１）からゲート線ＧＣＬ（Ｍ）まで走査され、各列の信号線ＳＧＬから検出信号Ｖｄｅｔを取得する検出を、１フレームの検出と表す。

【0090】

期間ｔ（１）及び期間ｔ（２）に連続して、光源（第１光源６１又は第２光源６２）が点灯される。制御回路１２２は、検出対象に応じて光源の点灯、非点灯を制御することができる。たとえば、制御回路１２２は、期間ごとに第１光源６１及び第２光源６２の点灯、非点灯を切り換えても良いし、いずれか一方を連続して点灯しても良い。

【0091】

なお、図６から図１０では、ゲート線駆動回路１５がゲート線ＧＣＬを個別に選択する例を示したが、これに限定されない。ゲート線駆動回路１５は、２以上の所定数のゲート線ＧＣＬを同時に選択し、所定数のゲート線ＧＣＬごとに順次ゲート駆動信号Ｖｇｃｌを供給してもよい。また、信号線選択回路１６も、２以上の所定数の信号線ＳＧＬを同時に１つのＡＦＥ回路４８に接続してもよい。また更には、ゲート線駆動回路１５は、複数のゲート線ＧＣＬを間引いて走査してもよい。

【0092】

ここで、異物や外傷により光センサＰＤのセンサ構造体２２に欠陥が生じた場合、水分の侵入等によって電荷トラップによる影響と考えられるスポット状のムラ（以下、「スポットムラ」とも称する）が生じる場合がある。このスポットムラは、時間の経過に伴って進行し、検出装置１としての検出精度や撮像特性が低下する可能性がある。

【0093】

図１１Ａ、図１１Ｂ、図１１Ｃは、検出領域に生じたスポットムラの経時変化を可視化した例を示す概略図である。図１２Ａ、図１２Ｂ、図１２Ｃは、スポットムラが生じた付近の領域におけるＡＦＥ出力値の経時変化例を示すイメージ図である。図１１Ａ、図１１Ｂ、図１１Ｃ、図１２Ａ、図１２Ｂ、図１２Ｃは、検出領域ＡＡの全域に一定の光量（例えば１［μＷ］）を照射した際の経時変化例を示している。

【0094】

図１１Ａ、図１１Ｂ、図１１Ｃは、検出領域ＡＡにおいてスポットムラが生じた箇所を破線で示している。図１２Ａ、図１２Ｂ、図１２Ｃは、横軸方向に図１１Ａ、図１１Ｂ、図１１Ｃに示す一点鎖線上に配列した光センサＰＤの位置を示し、図１２Ａ、図１２Ｂ、図１２Ｃの縦軸は、図１１Ａ、図１１Ｂ、図１１Ｃに示す一点鎖線上に配列した光センサＰＤに対応するＡＦＥ出力値を示している。図１２Ａ、図１２Ｂ、図１２Ｃに示す一点鎖線は、検出領域ＡＡにおいてスポットムラが発生していない正常箇所の光センサＰＤに対応するＡＦＥ出力値を示し、図１２Ａ、図１２Ｂ、図１２Ｃに示す破線は、検出領域ＡＡに光を照射していない場合のＡＦＥ出力値を示している。図１１Ａ、図１１Ｂ、図１１Ｃに破線で示すスポットムラの領域ＤＡＡは、ＡＦＥ出力値が図１２Ａ、図１２Ｂ、図１２Ｃに二点鎖線で示す一定値を超えた暗部領域を示している。言い換えると、図１２Ａ、図１２Ｂ、図１２Ｃに示す暗部領域ＤＡＡの外側の領域は、スポットムラが発生していない正常領域ＢＲＡを示している。

【0095】

光センサＰＤの欠陥に起因するスポットムラが生じた場合でも、検出装置１の生産後の初期状態では、図１１Ａ及び図１２Ａに示すように、光センサＰＤの異物や外傷に起因するスポットムラによる暗部領域ＤＡＡの範囲は小さく、また、スポットムラが発生していない正常領域ＢＲＡに対する暗部領域ＤＡＡの明度の差も小さいが、時間の経過と共に、図１１Ｂ及び図１２Ｂ、図１１Ｃ及び図１２Ｃに示すように、スポットムラによる暗部領域ＤＡＡの範囲は拡大し、また、正常領域ＢＲＡに対する暗部領域ＤＡＡの明度の差も拡大する。すなわち、時間の経過と共に、暗部領域ＤＡＡ内の光センサＰＤによって取得されるＡＦＥ出力値が、図１２Ａ、図１２Ｂ、図１２Ｃに破線で示す検出領域ＡＡに光を照射していない場合のＡＦＥ出力値に近づく。このため、光センサＰＤの欠陥に起因するスポットムラが生じた場合、時間の経過と共に、検出装置１において検出対象とする生体情報、具体的には、例えば脈波や脈拍等の検出精度や、例えば静脈などの血管パターンや指Ｆｇの指紋等の撮像特性が低下していく。

【0096】

図１３は、センサ電源電位の変化に伴うスポットムラが生じた付近の領域におけるＡＦＥ出力値の変化を示すイメージ図である。図１３に示す破線は、センサ電源電位ＶＤＤＳＮＳが通常電位（例えば、２．７５［Ｖ］）である場合のスポットムラが生じた付近の領域におけるＡＦＥ出力値を示している。図１３に示す実線は、センサ電源電位ＶＤＤＳＮＳが通常電位よりも高電位（例えば、３．７５［Ｖ］）である場合のスポットムラが生じた付近の領域におけるＡＦＥ出力値を示している。

【0097】

図１３では、センサ電源電位ＶＤＤＳＮＳを所定範囲内（例えば、通常電位（例えば、２．７５［Ｖ］）から４．７５［Ｖ］までの範囲内）で上昇させることで、光センサＰＤに印加する逆バイアス電圧を所定範囲内（例えば、通常電位（例えば、２．００［Ｖ］）から４．００［Ｖ］までの範囲内）で上昇させている。これにより、スポットムラが生じた付近の領域を含めた検出領域ＡＡの全域におけるＡＦＥ出力値を、正常値（図１３に示す一点鎖線間の範囲内）とすることができる。

【0098】

本開示では、検出領域ＡＡの全域に一定の光量（例えば１［μＷ］）を照射した際の検出領域ＡＡの全域の光センサＰＤに対応するＡＦＥ出力値の経時変化に応じて、センサ電源電位ＶＤＤＳＮＳを上昇させ、検出領域ＡＡの全域の光センサＰＤに印加する逆バイアス電圧を上昇させる。言い換えると、第１時間における第１センサ電源電位ＶＤＤＳＮＳ１よりも、第１時間の後の第２時間における第２センサ電源電位ＶＤＤＳＮＳ２が大きくなるように、センサ電源電位ＶＤＤＳＮＳを制御する。これにより、本開示に係る検出装置１において、光センサＰＤの欠陥に起因するスポットムラを抑制し、検出精度や撮像特性を向上することができる。

【0099】

図１４は、実施形態に係る検出装置における制御回路と電源回路との関係を示す図である。本開示において、制御回路１２２は、電源回路１２３から検出領域ＡＡの全域の光センサＰＤに供給するセンサ電源電位を制御するためのセンサ電源制御信号ＶＤＤＳＮＳＣＴＲＬを生成して、電源回路１２３に出力する。以下、本開示に係るセンサ電源電位のキャリブレーション処理を実現するための動作について説明する。

【0100】

（実施形態１）
図１５は、実施形態１に係る検出装置のセンサ電源制御回路の回路構成の一例を示す図である。

【0101】

図１５に示すように、実施形態１に係るセンサ電源制御回路４００は、例えば、検出回路４０に含まれる制御回路１２２の内部回路により構成される。センサ電源制御回路４００は、ＡＦＥ出力値検出回路４０１と、閾値生成回路４０２と、比較判定回路４０３と、センサ電源制御信号出力回路４０４と、記憶回路４０５と、処理回路４０６と、を含む。

【0102】

ＡＦＥ出力値検出回路４０１、閾値生成回路４０２、比較判定回路４０３、センサ電源制御信号出力回路４０４、及び処理回路４０６の機能は、例えば、信号処理回路４４に統合されても良い。また、記憶回路４０５の機能は、例えば、記憶回路４６に統合されても良い。

【0103】

センサ電源制御回路４００は、後述するキャリブレーション処理において、検出領域ＡＡの全域の光センサＰＤに供給するセンサ電源電位ＶＤＤＳＮＳを変更するためのセンサ電源制御信号ＶＤＤＳＮＳＣＴＲＬを電源回路１２３に出力する。

【0104】

図１６は、実施形態１に係る検出装置の全体的な動作の一例を示すフローチャートである。本開示において、検出装置１の制御回路１２２は、図１６に示す全体的な動作の一環として、センサ電源電位のキャリブレーション処理を実行するためのタイマ処理を実行する。

【0105】

実施形態１において、本開示において、制御回路１２２は、初回通電時（例えば、検出装置１の製造ラインにおける検査工程）において、実施形態１に係るセンサ電源電位のキャリブレーション処理を実行するためのキャリブレーション処理実行タイマＴを初期設定する。具体的に、制御回路１２２は、キャリブレーション処理実行タイマＴの値を「０」（Ｔ＝０）とする。

【0106】

検出装置１が起動すると（ステップＳ００１）、制御回路１２２は、キャリブレーション処理実行タイマＴの値が所定のキャリブレーション処理実行時間閾値Ｔｔｈ以上であるか否かを判定する（ステップＳ００２）。キャリブレーション処理実行時間閾値Ｔｔｈは、デバイスの特性に応じて適宜設定される。

【0107】

キャリブレーション処理実行タイマＴの値が所定のキャリブレーション処理実行時間閾値Ｔｔｈ未満であれば（Ｔ＜Ｔｔｈ、ステップＳ００２；Ｎｏ）、制御回路１２２は、上述した検出処理を実行後（ステップＳ００４）、所定の終了処理を実行して（ステップＳ００５）、図１５に示す検出装置１における全体的な動作を終了する。

【0108】

キャリブレーション処理実行タイマＴの値が所定のキャリブレーション処理実行時間閾値Ｔｔｈ以上である場合（Ｔ≧Ｔｔｈ、ステップＳ００２；Ｙｅｓ）、制御回路１２２は、図１７に示す実施形態１に係るセンサ電源電位ＶＤＤＳＮＳのキャリブレーション処理（図１６のステップＳ１００に対応）を実行する。図１７は、実施形態１に係るセンサ電源電位のキャリブレーション処理の一例を示すフローチャートである。

【0109】

図１７に示す実施形態１に係るセンサ電源電位ＶＤＤＳＮＳのキャリブレーション処理において、制御回路１２２は、キャリブレーション用検出動作を実行する。具体的に、制御回路１２２は、第１光源６１又は第２光源６２を所定の光量（例えば１［μＷ］）で点灯させ（ステップＳ１０１）、電源回路１２３は、制御回路１２２から出力されるセンサ電源制御信号ＶＤＤＳＮＳＣＴＲＬに基づくセンサ電源電位ＶＤＤＳＮＳを、検出領域ＡＡの全域の光センサＰＤに供給する（ステップＳ１０２）。

【0110】

ＡＦＥ出力値検出回路４０１は、ＡＦＥ回路４８から出力されるＡＦＥ出力値ＡＦＥＳＩＧ（ｎ，ｍ）（ｎは１～Ｎの自然数、ｍは１～Ｍの自然数、図４参照）を検出し（ステップＳ１０３）、当該ＡＦＥ出力値ＡＦＥＳＩＧ（ｎ，ｍ）を記憶回路４０５に順次記憶する（ステップＳ１０４）。

【0111】

ＡＦＥ出力値検出回路４０１は、検出領域ＡＡの全域の光センサＰＤに対応する全てのＡＦＥ出力値ＡＦＥＳＩＧ（ｎ，ｍ）が記憶されたか否かを判定する（ステップＳ１０５）。検出領域ＡＡの全域の光センサＰＤに対応する全てのＡＦＥ出力値ＡＦＥＳＩＧ（ｎ，ｍ）が記憶されていない場合（ステップＳ１０５；Ｎｏ）、検出領域ＡＡの全域の光センサＰＤに対応する全てのＡＦＥ出力値ＡＦＥＳＩＧ（ｎ，ｍ）が記憶されるまで（ステップＳ１０５；Ｙｅｓ）、ステップＳ１０３からステップＳ１０４の処理を繰り返し実行する。

【0112】

検出領域ＡＡの全域の光センサＰＤに対応する全てのＡＦＥ出力値ＡＦＥＳＩＧ（ｎ，ｍ）が記憶されると（ステップＳ１０５；Ｙｅｓ）、図１８に示すＡＦＥ出力値情報が生成される。図１８は、ＡＦＥ出力値情報の一例を示す図である。図１８に示すＡＦＥ出力値情報は、記憶回路４０５（記憶回路４６）の記憶領域に格納される。

【0113】

ステップＳ１０１からステップＳ１０５の処理によって図１８に示すＡＦＥ出力値情報を生成した後、センサ電源制御回路４００は、取得した検出領域ＡＡの全域の光センサＰＤに対応する全てのＡＦＥ出力値ＡＦＥＳＩＧ（ｎ，ｍ）の降順ソート処理を実行し（ステップＳ１１１～ステップＳ１２１）、図１９に示すＡＦＥ出力値降順ソート情報を生成する。図１９は、実施形態１に係るセンサ電源電位のキャリブレーション処理のベースとなるＡＦＥ出力値降順ソート情報の一例を示す図である。図１９では、降順の順位ｐに対応するＡＦＥ出力値を「ＡＦＥＳＩＧ（ｐ）」としている。

【0114】

図１９に示すＡＦＥ出力値降順ソート情報には、各順位におけるＡＦＥ出力値の初期値として、「Ｎｕｌｌ値」が格納されている。以下に示す降順ソート処理を実行することにより、検出領域ＡＡの全域の光センサＰＤに対応する全てのＡＦＥ出力値ＡＦＥＳＩＧ（ｎ，ｍ）が降順に並ぶＡＦＥ出力値降順ソート情報が生成される。

【0115】

具体的に、処理回路４０６は、ｎ＝０、ｍ＝０、ｐ＝０（ｐは１～Ｎ×Ｍ（＝Ｐ）の自然数）とし（ステップＳ１１１）、ｍ＝ｍ＋１とし（ステップＳ１１２）、ｎ＝ｎ＋１として（ステップＳ１１３）、記憶回路４０５からＡＦＥ出力信号レベルＡＦＥＳＩＧ（ｎ，ｍ）を読み出す（ステップＳ１１４）。

【0116】

処理回路４０６は、ｐ＝ｐ＋１として（ステップＳ１１５）、順位ｐに対応するＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）を読み出し（ステップＳ１１６）、ＡＦＥ出力値ＡＦＥＳＩＧ（ｎ，ｍ）がＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）以上であるか否かを判定する（ＡＦＥＳＩＧ（ｎ，ｍ）≧ＡＦＥＳＩＧ（ｐ）、ステップＳ１１７）。

【0117】

ＡＦＥ出力値ＡＦＥＳＩＧ（ｎ，ｍ）がＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）未満である場合（ＡＦＥＳＩＧ（ｎ，ｍ）＜ＡＦＥＳＩＧ（ｐ）、ステップＳ１１７；Ｎｏ）、ステップＳ１１５～ステップＳ１１７の処理を繰り返し実行する。

【0118】

ＡＦＥ出力値ＡＦＥＳＩＧ（ｎ，ｍ）がＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）以上である場合（ＡＦＥＳＩＧ（ｎ，ｍ）≧ＡＦＥＳＩＧ（ｐ）、ステップＳ１１７；Ｙｅｓ）、処理回路４０６は、現在の順位ｐのＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）以降をインクリメントし（ＡＦＥＳＩＧ（Ｐ－１）＝ＡＦＥＳＩＧ（Ｐ），・・・，ＡＦＥＳＩＧ（ｐ）＝ＡＦＥＳＩＧ（ｐ＋１））、ＡＦＥ出力値ＡＦＥＳＩＧ（ｎ，ｍ）を順位ｐのＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）として格納する（ステップＳ１１８）。

【0119】

続いて、処理回路４０６は、ｎ＝Ｎであるか否かを判定する（ステップＳ１１９）。ｎ＝Ｎでなければ（ステップＳ１１９；Ｎｏ）、ステップＳ１１３からステップＳ１１９の処理を繰り返し実行する。ｎ＝Ｎであれば（ステップＳ１１９；Ｙｅｓ）、ｎ＝０とし（ステップＳ１２０）、ｍ＝Ｍであるか否かを判定する（ステップＳ１２１）。ｍ＝Ｍでなければ（ステップＳ１２１；Ｎｏ）、ステップＳ１１２からステップＳ１２１の処理を繰り返し実行する。

【0120】

上記した降順ソート処理（ステップＳ１１１～ステップＳ１２１）により、図１９に示すＡＦＥ出力値降順ソート情報が生成される。なお、図１９に示すＡＦＥ出力値ＡＦＥＳＩＧ（ｑ），ＡＦＥＳＩＧ（ｑ＋１），・・・，ＡＦＥＳＩＧ（ｑ＋ｒ）は同一値である。

【0121】

ｍ＝Ｍとなると（ステップＳ１２１；Ｙｅｓ）、閾値生成回路４０２は、記憶回路４０５に格納されたＡＦＥ出力値降順ソート情報を読み出し、ＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）に対する閾値ＡＦＥＳＩＧｔｈを抽出する（ステップＳ１３１）。ここで、閾値ＡＦＥＳＩＧｔｈの具体例について、図１９及び図２０を参照して説明する。図２０は、実施形態１に係るＡＦＥ出力値の分布の一例を示すヒストグラムである。図２０に示すヒストグラムは、図１９に示すＡＦＥ出力値降順ソート情報から導出することができる。

【0122】

本開示では、図２０に示すように、同一値のＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）が最も多いＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）を、閾値ＡＦＥＳＩＧｔｈとする。図１９では、同一値であるＡＦＥ出力値ＡＦＥＳＩＧ（ｑ），ＡＦＥＳＩＧ（ｑ＋１），・・・，ＡＦＥＳＩＧ（ｑ＋ｒ）を閾値ＡＦＥＳＩＧｔｈとした例を示している（ＡＦＥＳＩＧ（ｑ）＝ＡＦＥＳＩＧ（ｑ＋１）＝，・・・，＝ＡＦＥＳＩＧ（ｑ＋ｒ）＝ＡＦＥＳＩＧｔｈ）。なお、ここで例示した閾値ＡＦＥＳＩＧｔｈの導出手法は一例であって、閾値ＡＦＥＳＩＧｔｈの導出手法により本開示が限定されるものではない。

【0123】

閾値生成回路４０２は、抽出した閾値ＡＦＥＳＩＧｔｈを記憶回路４０５に記憶する（ステップＳ１３２）。

【0124】

比較判定回路４０３は、記憶回路４０５に記憶された閾値ＡＦＥＳＩＧｔｈを読み出し（ステップＳ１３３）、閾値ＡＦＥＳＩＧｔｈ以上であるＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）の数Ａを抽出し（ステップＳ１３４、図１９参照）、閾値ＡＦＥＳＩＧｔｈ以上であるＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）の数Ａが所定数Ａｔｈ以上であるか否かを判定する（ステップＳ１３５）。閾値ＡＦＥＳＩＧｔｈ以上であるＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）の数Ａする閾値である所定数Ａｔｈは、例えば１０（Ａｔｈ＝１０）とされる。ここで例示した所定数Ａｔｈ＝１０は一例であって、所定数Ａｔｈにより本開示が限定されるものではない。

【0125】

閾値ＡＦＥＳＩＧｔｈ以上であるＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）の数Ａが所定数Ａｔｈ未満である場合（Ａ＜Ａｔｈ、ステップＳ１３５；Ｎｏ）、図１６に示す検出装置１の全体動作に戻り、キャリブレーション処理実行タイマＴの値を「０」（Ｔ＝０）として（ステップＳ００３）、以降の検出処理（ステップＳ００４）に移行する。

【0126】

閾値ＡＦＥＳＩＧｔｈ以上であるＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）の数Ａが所定数Ａｔｈ以上である場合（Ａ≧Ａｔｈ、ステップＳ１３５；Ｙｅｓ）、センサ電源制御信号出力回路４０４は、電源回路１２３がセンサ電源電位ＶＤＤＳＮＳをΔＶだけ上昇させるためのセンサ電源制御信号ＶＤＤＳＮＳＣＴＲＬを生成し（ステップＳ１９１）、当該センサ電源制御信号ＶＤＤＳＮＳＣＴＲＬを電源回路１２３に出力して、ステップＳ１０２以降の処理を繰り返し実行する。

【0127】

閾値ＡＦＥＳＩＧｔｈ以上であるＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）の数Ａが所定数Ａｔｈ未満となると（Ａ＜Ａｔｈ、ステップＳ１３５；Ｎｏ）、図１６に示す検出装置１の全体動作に戻り、キャリブレーション処理実行タイマＴの値を「０」（Ｔ＝０）として（ステップＳ００３）、以降の検出処理（ステップＳ００４）に移行する。センサ電源電位ＶＤＤＳＮＳの上昇値であるΔＶの値は、例えば０．１［Ｖ］（ΔＶ＝０．１［Ｖ］）とされる。ここで例示したセンサ電源電位ＶＤＤＳＮＳの上昇値ΔＶの値（＝０．１［Ｖ］）は一例であって、センサ電源電位ＶＤＤＳＮＳの上昇値ΔＶの値により本開示が限定されるものではない。

【0128】

実施形態１に係る検出装置１は、所定時間（キャリブレーション処理実行時間）が経過するごとに、上述したキャリブレーション処理を実行する。これにより、図２１に示すように、時間ｔの経過に伴い、センサ電源電位ＶＤＤＳＮＳが上昇する。図２１は、実施形態１に係る検出装置におけるセンサ電源電位の時間変化の一例を示す図である。

【0129】

上述した実施形態１によれば、所定時間（キャリブレーション処理実行時間閾値Ｔｔｈ）以上経過するごとに、実施形態１に係るセンサ電源電位ＶＤＤＳＮＳのキャリブレーション処理を実行する。具体的に、実施形態１に係るセンサ電源電位ＶＤＤＳＮＳのキャリブレーション処理では、検出領域ＡＡの全域の光センサＰＤに対応する全てのＡＦＥ出力値ＡＦＥＳＩＧ（ｎ，ｍ）のうち、閾値ＡＦＥＳＩＧｔｈ以上であるＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）の数Ａが所定数Ａｔｈ以上である場合に、センサ電源電位ＶＤＤＳＮＳを上昇させる。

【0130】

これにより、検出領域ＡＡの全域に一定の光量（例えば１［μＷ］）を照射した際の検出領域ＡＡの全域の光センサＰＤに対応するＡＦＥ出力値の経時変化に応じて、センサ電源電位ＶＤＤＳＮＳを上昇させることが出来る。この結果として、検出領域ＡＡの全域の光センサＰＤに印加する逆バイアス電圧を上昇させることができ、光センサＰＤの欠陥に起因するスポットムラを抑制し、検出精度や撮像特性を向上することができる。

【0131】

（実施形態２）
図２２は、実施形態２に係る検出装置のセンサ電源制御回路の回路構成の一例を示す図である。図２３は、実施形態２に係るセンサ電源電位のキャリブレーション処理の一例を示すフローチャートである。図２４は、実施形態２に係るセンサ電源電位のキャリブレーション処理のベースとなるＡＦＥ出力値降順ソート情報の一例を示す図である。図２５は、実施形態２に係るＡＦＥ出力値の分布の一例を示すヒストグラムである。なお、全体的な動作、ＡＦＥ出力値情報、及び実施形態２に係る検出装置１におけるセンサ電源電位の時間変化については、実施形態１と同様であるので、ここでは詳細な説明を省略する。また、実施形態２に係る検出装置のセンサ電源制御回路の回路構成及びセンサ電源電位ＶＤＤＳＮＳのキャリブレーション処理についても、実施形態１と同様の処理については、重複する説明を省略する場合がある。

【0132】

図２２に示すように、実施形態２に係るセンサ電源制御回路４００ａは、実施形態１に係るセンサ電源制御回路４００の構成に加えて、平均値算出回路４０７を含む。平均値算出回路４０７の機能は、ＡＦＥ出力値検出回路４０１、閾値生成回路４０２、比較判定回路４０３ａ、センサ電源制御信号出力回路４０４、及び処理回路４０６の機能と同様に、例えば、信号処理回路４４に統合されても良い。

【0133】

図２３に示す実施形態２に係るセンサ電源電位ＶＤＤＳＮＳのキャリブレーション処理において、降順ソート処理（ステップＳ１１１～ステップＳ１２１）により、図２４に示すＡＦＥ出力値降順ソート情報が生成された後、閾値生成回路４０２は、記憶回路４０５に格納されたＡＦＥ出力値降順ソート情報を読み出し、後述する平均値ＡＦＥＳＩＧａｖｅに対する閾値ＡＦＥＳＩＧａｖｅｔｈを抽出する（ステップＳ１４１、図２４及び図２５参照）。閾値ＡＦＥＳＩＧａｖｅｔｈの抽出手法については、実施形態１の閾値ＡＦＥＳＩＧｔｈと同様である。

【0134】

平均値算出回路４０７は、ＡＦＥ出力値降順ソート情報を参照して、ＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）の所定数の上位値を抽出する（ステップＳ１４２）。また、平均値算出回路４０７は、ＡＦＥ出力値降順ソート情報を参照して、ＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）の所定数の下位値を抽出する（ステップＳ１４３）。ＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）の上位値及び下位値を抽出する所定数は、例えば、それぞれ１０とされる。図２４では、降順の順位１から順位１０のＡＦＥ出力値ＡＦＥＳＩＧ（１）～ＡＦＥＳＩＧ（１０）を上位値として抽出し、昇順の順位Ｐから順位Ｐ－９のＡＦＥ出力値ＡＦＥＳＩＧ（Ｐ）～ＡＦＥＳＩＧ（Ｐ－９）を下位値として抽出する例を示しているが、ここで例示したＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）の上位値及び下位値を抽出する所定数＝１０は一例であって、ＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）の上位値及び下位値を抽出する所定数により本開示が限定されるものではない。

【0135】

平均値算出回路４０７は、抽出した降順の順位１から順位１０のＡＦＥ出力値ＡＦＥＳＩＧ（１）～ＡＦＥＳＩＧ（１０）、及び、昇順の順位Ｐから順位Ｐ－９のＡＦＥ出力値ＡＦＥＳＩＧ（Ｐ）～ＡＦＥＳＩＧ（Ｐ－９）の平均値ＡＦＥＳＩＧａｖｅを算出する（ステップＳ１４４）。

【0136】

平均値算出回路４０７は、算出した平均値ＡＦＥＳＩＧａｖｅを記憶回路４０５に記憶する（ステップＳ１４５）。

【0137】

比較判定回路４０３ａは、記憶回路４０５に記憶された閾値ＡＦＥＳＩＧａｖｅｔｈ及び平均値ＡＦＥＳＩＧａｖｅを読み出し（ステップＳ１４６）、平均値ＡＦＥＳＩＧａｖｅが閾値ＡＦＥＳＩＧａｖｅｔｈ以上である否かを判定する（ステップＳ１４７）。

【0138】

平均値ＡＦＥＳＩＧａｖｅが閾値ＡＦＥＳＩＧａｖｅｔｈ未満である場合（ＡＦＥＳＩＧａｖｅ＜ＡＦＥＳＩＧａｖｅｔｈ、ステップＳ１４７；Ｎｏ）、図１６に示す検出装置１の全体動作に戻り、キャリブレーション処理実行タイマＴの値を「０」（Ｔ＝０）として（ステップＳ００３）、以降の検出処理（ステップＳ００４）に移行する。

【0139】

平均値ＡＦＥＳＩＧａｖｅが閾値ＡＦＥＳＩＧａｖｅｔｈ以上である場合（ＡＦＥＳＩＧａｖｅ≧ＡＦＥＳＩＧａｖｅｔｈ、ステップＳ１４７；Ｙｅｓ）、センサ電源制御信号出力回路４０４は、電源回路１２３がセンサ電源電位ＶＤＤＳＮＳをΔＶだけ上昇させるためのセンサ電源制御信号ＶＤＤＳＮＳＣＴＲＬを生成し（ステップＳ１９１）、当該センサ電源制御信号ＶＤＤＳＮＳＣＴＲＬを電源回路１２３に出力して、ステップＳ１０２以降の処理を繰り返し実行する。

【0140】

平均値ＡＦＥＳＩＧａｖｅが閾値ＡＦＥＳＩＧａｖｅｔｈ未満となると（ＡＦＥＳＩＧａｖｅ＜ＡＦＥＳＩＧａｖｅｔｈ、ステップＳ１４７；Ｎｏ）、図１６に示す検出装置１の全体動作に戻り、キャリブレーション処理実行タイマＴの値を「０」（Ｔ＝０）として（ステップＳ００３）、以降の検出処理（ステップＳ００４）に移行する。センサ電源電位ＶＤＤＳＮＳの上昇値であるΔＶの値は、例えば０．１［Ｖ］（ΔＶ＝０．１［Ｖ］）とされる。ここで例示したセンサ電源電位ＶＤＤＳＮＳの上昇値ΔＶの値（＝０．１［Ｖ］）は一例であって、センサ電源電位ＶＤＤＳＮＳの上昇値ΔＶの値により本開示が限定されるものではない。

【0141】

上述した実施形態２によれば、所定時間（キャリブレーション処理実行時間閾値Ｔｔｈ）以上経過するごとに、実施形態２に係るセンサ電源電位ＶＤＤＳＮＳのキャリブレーション処理を実行する。具体的に、実施形態２に係るセンサ電源電位ＶＤＤＳＮＳのキャリブレーション処理では、検出領域ＡＡの全域の光センサＰＤに対応する全てのＡＦＥ出力値ＡＦＥＳＩＧ（ｎ，ｍ）のうち、上位の所定数のＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）と、下位の所定数のＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）との平均値ＡＦＥＳＩＧａｖｅが閾値ＡＦＥＳＩＧａｖｅｔｈ以上である場合に、センサ電源電位ＶＤＤＳＮＳを上昇させる。

【0142】

これにより、実施形態１と同様に、検出領域ＡＡの全域に一定の光量（例えば１［μＷ］）を照射した際の検出領域ＡＡの全域の光センサＰＤに対応するＡＦＥ出力値の経時変化に応じて、センサ電源電位ＶＤＤＳＮＳを上昇させることが出来る。この結果として、検出領域ＡＡの全域の光センサＰＤに印加する逆バイアス電圧を上昇させることができ、実施形態１と同様に、光センサＰＤの欠陥に起因するスポットムラを抑制し、検出精度や撮像特性を向上することができる。

【0143】

（実施形態３）
図２６は、実施形態３に係る検出装置のセンサ電源制御回路の回路構成の一例を示す図である。図２７は、実施形態３に係るセンサ電源電位のキャリブレーション処理の一例を示すフローチャートである。図２８は、実施形態３に係るセンサ電源電位のキャリブレーション処理のベースとなるＡＦＥ出力値降順ソート情報の一例を示す図である。図２９は、実施形態３に係るＡＦＥ出力値の分布の一例を示すヒストグラムである。なお、全体的な動作、ＡＦＥ出力値情報、及び実施形態３に係る検出装置１におけるセンサ電源電位の時間変化については、実施形態１及び実施形態２と同様であるので、ここでは詳細な説明を省略する。また、実施形態３に係る検出装置のセンサ電源制御回路の回路構成及びセンサ電源電位ＶＤＤＳＮＳのキャリブレーション処理についても、実施形態１及び実施形態２と同様の処理については、重複する説明を省略する場合がある。

【0144】

図２６に示す実施形態３に係るセンサ電源制御回路４００ｂの記憶回路４０５ａには、後述する上位平均値ＡＦＥＳＩＧａｖｅＵ及び下位平均値ＡＦＥＳＩＧａｖｅＬの閾値範囲ＡＦＥＳＩＧｔｈＲが予め記憶されている。閾値範囲ＡＦＥＳＩＧｔｈＲは、デバイスの特性に応じて適宜設定される。

【0145】

図２７に示す実施形態３に係るセンサ電源電位ＶＤＤＳＮＳのキャリブレーション処理では、降順ソート処理（ステップＳ１１１～ステップＳ１２１）により、図２８に示すＡＦＥ出力値降順ソート情報が生成される。その後、閾値生成回路４０２ａは、記憶回路４０５に格納されたＡＦＥ出力値降順ソート情報を読み出し、後述する上位平均値ＡＦＥＳＩＧａｖｅＵに対する上位閾値ＡＦＥＳＩＧｔｈＵ（第１閾値）及び下位平均値ＡＦＥＳＩＧａｖｅＬに対する下位閾値ＡＦＥＳＩＧｔｈＬ（第２閾値）の中央値ＡＦＥＳＩＧｔｈＣを抽出する（ステップＳ１５１、図２８及び図２９参照）。中央値ＡＦＥＳＩＧｔｈＣの抽出手法については、実施形態１の閾値ＡＦＥＳＩＧｔｈと同様である。

【0146】

続いて、閾値生成回路４０２ａは、上位平均値ＡＦＥＳＩＧａｖｅＵに対する上位閾値ＡＦＥＳＩＧｔｈＵ（第１閾値）及び下位平均値ＡＦＥＳＩＧａｖｅＬに対する下位閾値ＡＦＥＳＩＧｔｈＬ（第２閾値）を設定する（ステップＳ１５２、図２９参照）。具体的に、閾値生成回路４０２ａは、例えば、ステップＳ１５１において抽出した中央値ＡＦＥＳＩＧｔｈＣに対し、閾値範囲ＡＦＥＳＩＧｔｈＲの半値を加算して、上位閾値ＡＦＥＳＩＧｔｈＵを算出する。また、閾値生成回路４０２ａは、例えば、ステップＳ１５１において抽出した中央値ＡＦＥＳＩＧｔｈＣから、閾値範囲ＡＦＥＳＩＧｔｈＲの半値を減算して、下位閾値ＡＦＥＳＩＧｔｈＬを算出する。

【0147】

そして、閾値生成回路４０２ａは、算出した上位閾値ＡＦＥＳＩＧｔｈＵを、上位平均値ＡＦＥＳＩＧａｖｅＵに対する閾値（第１閾値）として設定し、算出した下位閾値ＡＦＥＳＩＧｔｈＬを、下位平均値ＡＦＥＳＩＧａｖｅＬに対する閾値（第２閾値）として設定する。なお、ここで例示した上位閾値ＡＦＥＳＩＧｔｈＵ及び下位閾値ＡＦＥＳＩＧｔｈＬの設定手法は一例であって、上位閾値ＡＦＥＳＩＧｔｈＵ及び下位閾値ＡＦＥＳＩＧｔｈＬの設定手法により本開示が限定されるものではない。

【0148】

平均値算出回路４０７ａは、ＡＦＥ出力値降順ソート情報を参照して、ＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）の所定数の上位値を抽出する（ステップＳ１５３）。ＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）の上位値を抽出する所定数は、例えば１０とされる。この場合、平均値算出回路４０７ａは、抽出した降順の順位１から順位１０のＡＦＥ出力値ＡＦＥＳＩＧ（１）～ＡＦＥＳＩＧ（１０）の上位平均値ＡＦＥＳＩＧａｖｅＵを算出し（ステップＳ１５４）、当該上位平均値ＡＦＥＳＩＧａｖｅＵを記憶回路４０５ａに記憶する（ステップＳ１５５）。

【0149】

また、平均値算出回路４０７ａは、ＡＦＥ出力値降順ソート情報を参照して、ＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）の所定数の下位値を抽出する（ステップＳ１５６）。ＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）の下位値を抽出する所定数は、例えば１０とされる。この場合、平均値算出回路４０７ａは、抽出した昇順の順位Ｐから順位Ｐ－９のＡＦＥ出力値ＡＦＥＳＩＧ（Ｐ）～ＡＦＥＳＩＧ（Ｐ－９）の下位平均値ＡＦＥＳＩＧａｖｅＬを算出し（ステップＳ１５７）、当該下位平均値ＡＦＥＳＩＧａｖｅＬを記憶回路４０５ａに記憶する（ステップＳ１５８）。

【0150】

なお、図２８では、降順の順位１から順位１０のＡＦＥ出力値ＡＦＥＳＩＧ（１）～ＡＦＥＳＩＧ（１０）を上位値として抽出し、昇順の順位Ｐから順位Ｐ－９のＡＦＥ出力値ＡＦＥＳＩＧ（Ｐ）～ＡＦＥＳＩＧ（Ｐ－９）を下位値として抽出する例を示しているが、ここで例示したＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）の上位値及び下位値を抽出する所定数＝１０は一例であって、ＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）の上位値及び下位値を抽出する所定数により本開示が限定されるものではない。

【0151】

比較判定回路４０３ｂは、記憶回路４０５ａに記憶された上位閾値ＡＦＥＳＩＧｔｈＵ及び上位平均値ＡＦＥＳＩＧａｖｅＵを読み出し（ステップＳ１５９）、上位平均値ＡＦＥＳＩＧａｖｅＵが上位閾値ＡＦＥＳＩＧｔｈＵ以上である否かを判定する（ステップＳ１６０）。

【0152】

上位平均値ＡＦＥＳＩＧａｖｅＵが上位閾値ＡＦＥＳＩＧｔｈＵ未満である場合（ＡＦＥＳＩＧａｖｅＵ＜ＡＦＥＳＩＧｔｈＵ、ステップＳ１６０；Ｎｏ）、比較判定回路４０３ｂは、記憶回路４０５ａに記憶された下位閾値ＡＦＥＳＩＧｔｈＬ及び下位平均値ＡＦＥＳＩＧａｖｅＬを読み出し（ステップＳ１６１）、下位平均値ＡＦＥＳＩＧａｖｅＬが下位閾値ＡＦＥＳＩＧｔｈＬ以下である否かを判定する（ステップＳ１６２）。

【0153】

下位平均値ＡＦＥＳＩＧａｖｅＬが下位閾値ＡＦＥＳＩＧｔｈＬよりも大きい場合（ＡＦＥＳＩＧａｖｅＬ＞ＡＦＥＳＩＧｔｈＬ、ステップＳ１６２；Ｎｏ）、図１６に示す検出装置１の全体動作に戻り、キャリブレーション処理実行タイマＴの値を「０」（Ｔ＝０）として（ステップＳ００３）、以降の検出処理（ステップＳ００４）に移行する。

【0154】

上位平均値ＡＦＥＳＩＧａｖｅＵが上位閾値ＡＦＥＳＩＧｔｈＵ以上である場合（ＡＦＥＳＩＧａｖｅＵ≧ＡＦＥＳＩＧｔｈＵ、ステップＳ１６０；Ｙｅｓ）、又は、下位平均値ＡＦＥＳＩＧａｖｅＬが下位閾値ＡＦＥＳＩＧｔｈＬ以下である場合（ＡＦＥＳＩＧａｖｅＬ≦ＡＦＥＳＩＧｔｈＬ、ステップＳ１６２；Ｙｅｓ）、センサ電源制御信号出力回路４０４は、電源回路１２３がセンサ電源電位ＶＤＤＳＮＳをΔＶだけ上昇させるためのセンサ電源制御信号ＶＤＤＳＮＳＣＴＲＬを生成する（ステップＳ１９１）。そして、生成したセンサ電源制御信号ＶＤＤＳＮＳＣＴＲＬを電源回路１２３に出力して、ステップＳ１０２以降の処理を繰り返し実行する。

【0155】

上位平均値ＡＦＥＳＩＧａｖｅＵが上位閾値ＡＦＥＳＩＧｔｈＵ未満（ＡＦＥＳＩＧａｖｅＵ＜ＡＦＥＳＩＧｔｈＵ、ステップＳ１６０；Ｎｏ）、且つ、下位平均値ＡＦＥＳＩＧａｖｅＬが下位閾値ＡＦＥＳＩＧｔｈＬよりも大きくなると（ＡＦＥＳＩＧａｖｅＬ＞ＡＦＥＳＩＧｔｈＬ、ステップＳ１６２；Ｎｏ）、図１６に示す検出装置１の全体動作に戻り、キャリブレーション処理実行タイマＴの値を「０」（Ｔ＝０）として（ステップＳ００３）、以降の検出処理（ステップＳ００４）に移行する。センサ電源電位ＶＤＤＳＮＳの上昇値であるΔＶの値は、例えば０．１［Ｖ］（ΔＶ＝０．１［Ｖ］）とされる。ここで例示したセンサ電源電位ＶＤＤＳＮＳの上昇値ΔＶの値（＝０．１［Ｖ］）は一例であって、センサ電源電位ＶＤＤＳＮＳの上昇値ΔＶの値により本開示が限定されるものではない。

【0156】

上述した実施形態３によれば、所定時間（キャリブレーション処理実行時間閾値Ｔｔｈ）以上経過するごとに、実施形態３に係るセンサ電源電位ＶＤＤＳＮＳのキャリブレーション処理を実行する。具体的に、実施形態３に係るセンサ電源電位ＶＤＤＳＮＳのキャリブレーション処理では、検出領域ＡＡの全域の光センサＰＤに対応する全てのＡＦＥ出力値ＡＦＥＳＩＧ（ｎ，ｍ）のうち、上位の所定数のＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）の平均値である上位平均値ＡＦＥＳＩＧａｖｅＵが上位閾値ＡＦＥＳＩＧｔｈＵ（第１閾値）以上、又は、下位の所定数のＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）の平均値である下位平均値ＡＦＥＳＩＧａｖｅＬが下位閾値ＡＦＥＳＩＧｔｈＬ（第２閾値）以下である場合に、センサ電源電位ＶＤＤＳＮＳを上昇させる。

【0157】

これにより、実施形態１及び実施形態２と同様に、検出領域ＡＡの全域に一定の光量（例えば１［μＷ］）を照射した際の検出領域ＡＡの全域の光センサＰＤに対応するＡＦＥ出力値の経時変化に応じて、センサ電源電位ＶＤＤＳＮＳを上昇させることが出来る。この結果として、検出領域ＡＡの全域の光センサＰＤに印加する逆バイアス電圧を上昇させることができ、実施形態１及び実施形態２と同様に、光センサＰＤの欠陥に起因するスポットムラを抑制し、検出精度や撮像特性を向上することができる。

【0158】

（実施形態４）
図３０は、実施形態４に係る検出装置のセンサ電源制御回路の回路構成の一例を示す図である。図３１は、実施形態４に係るセンサ電源電位のキャリブレーション処理の一例を示すフローチャートである。なお、全体的な動作、ＡＦＥ出力値情報、ＡＦＥ出力値降順ソート情報、ＡＦＥ出力値の分布の一例を示すヒストグラム、及び実施形態３に係る検出装置１におけるセンサ電源電位の時間変化については、上述した各実施形態と同様であるので、ここでは詳細な説明を省略する。また、実施形態４に係る検出装置のセンサ電源制御回路の回路構成及びセンサ電源電位ＶＤＤＳＮＳのキャリブレーション処理についても、上述した各実施形態と同様の処理については、重複する説明を省略する場合がある。

【0159】

図３０に示すように、実施形態４に係るセンサ電源制御回路４００ｃは、閾値生成回路に代えて、差分値算出回路４０８を含む。差分値算出回路４０８の機能は、ＡＦＥ出力値検出回路４０１、比較判定回路４０３ｃ、センサ電源制御信号出力回路４０４、処理回路４０６、及び平均値算出回路４０７ａの機能と同様に、例えば、信号処理回路４４に統合されても良い。

【0160】

図３０に示す実施形態４に係るセンサ電源制御回路４００ｃの記憶回路４０５ｂには、後述する上位平均値ＡＦＥＳＩＧａｖｅＵと下位平均値ＡＦＥＳＩＧａｖｅＬとの差分値ΔＡＦＥＳＩＧｒに対する差分閾値ΔＡＦＥＳＩＧｒｔｈが予め記憶されている。差分閾値ΔＡＦＥＳＩＧｒｔｈは、デバイスの特性に応じて適宜設定される。

【0161】

図３１に示す実施形態４に係るセンサ電源電位ＶＤＤＳＮＳのキャリブレーション処理において、降順ソート処理（ステップＳ１１１～ステップＳ１２１）により、上述した各実施形態と同様のＡＦＥ出力値降順ソート情報が生成される。その後、平均値算出回路４０７ａは、ＡＦＥ出力値降順ソート情報を参照して、ＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）の所定数の上位値を抽出する（ステップＳ１７１）。ＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）の上位値を抽出する所定数は、例えば１０とされる。この場合、平均値算出回路４０７ａは、抽出した降順の順位１から順位１０のＡＦＥ出力値ＡＦＥＳＩＧ（１）～ＡＦＥＳＩＧ（１０）の上位平均値ＡＦＥＳＩＧａｖｅＵを算出し（ステップＳ１７２）、当該上位平均値ＡＦＥＳＩＧａｖｅＵを記憶回路４０５ｂに記憶する（ステップＳ１７３）。

【0162】

また、平均値算出回路４０７ａは、ＡＦＥ出力値降順ソート情報を参照して、ＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）の所定数の下位値を抽出する（ステップＳ１７４）。ＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）の下位値を抽出する所定数は、例えば１０とされる。この場合、平均値算出回路４０７ａは、抽出した昇順の順位Ｐから順位Ｐ－９のＡＦＥ出力値ＡＦＥＳＩＧ（Ｐ）～ＡＦＥＳＩＧ（Ｐ－９）の下位平均値ＡＦＥＳＩＧａｖｅＬを算出し（ステップＳ１７５）、当該下位平均値ＡＦＥＳＩＧａｖｅＬを記憶回路４０５ｂに記憶する（ステップＳ１７６）。

【0163】

なお、ここで例示したＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）の上位値及び下位値を抽出する所定数＝１０は一例であって、ＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）の上位値及び下位値を抽出する所定数により本開示が限定されるものではない。

【0164】

差分値算出回路４０８は、記憶回路４０５ｂに記憶された上位平均値ＡＦＥＳＩＧａｖｅＵ及び下位平均値ＡＦＥＳＩＧａｖｅＬを読み出し（ステップＳ１７７）、上位平均値ＡＦＥＳＩＧａｖｅＵと下位平均値ＡＦＥＳＩＧａｖｅＬとの差分値ΔＡＦＥＳＩＧｒを算出し（ステップＳ１７８）、当該差分値ΔＡＦＥＳＩＧｒを記憶回路４０５ｂに記憶する（ステップＳ１７９）。

【0165】

比較判定回路４０３ｃは、記憶回路４０５ｂに記憶された差分値ΔＡＦＥＳＩＧｒ及び差分閾値ΔＡＦＥＳＩＧｒｔｈを読み出し（ステップＳ１８０）、上位平均値ＡＦＥＳＩＧａｖｅＵと下位平均値ＡＦＥＳＩＧａｖｅＬとの差分値ΔＡＦＥＳＩＧｒが差分閾値ΔＡＦＥＳＩＧｒｔｈ以上である否かを判定する（ステップＳ１８１）。

【0166】

上位平均値ＡＦＥＳＩＧａｖｅＵと下位平均値ＡＦＥＳＩＧａｖｅＬとの差分値ΔＡＦＥＳＩＧｒが差分閾値ΔＡＦＥＳＩＧｒｔｈ未満である場合（ΔＡＦＥＳＩＧｒ＜ΔＡＦＥＳＩＧｒｔｈ、ステップＳ１８１；Ｎｏ）、図１６に示す検出装置１の全体動作に戻り、キャリブレーション処理実行タイマＴの値を「０」（Ｔ＝０）として（ステップＳ００３）、以降の検出処理（ステップＳ００４）に移行する。

【0167】

上位平均値ＡＦＥＳＩＧａｖｅＵと下位平均値ＡＦＥＳＩＧａｖｅＬとの差分値ΔＡＦＥＳＩＧｒが差分閾値ΔＡＦＥＳＩＧｒｔｈ以上である場合（ΔＡＦＥＳＩＧｒ≧ΔＡＦＥＳＩＧｒｔｈ、ステップＳ１８１；Ｙｅｓ）、センサ電源制御信号出力回路４０４は、電源回路１２３がセンサ電源電位ＶＤＤＳＮＳをΔＶだけ上昇させるためのセンサ電源制御信号ＶＤＤＳＮＳＣＴＲＬを生成する（ステップＳ１９１）。そして、生成したセンサ電源制御信号ＶＤＤＳＮＳＣＴＲＬを電源回路１２３に出力して、ステップＳ１０２以降の処理を繰り返し実行する。センサ電源電位ＶＤＤＳＮＳの上昇値であるΔＶの値は、例えば０．１［Ｖ］（ΔＶ＝０．１［Ｖ］）とされる。ここで例示したセンサ電源電位ＶＤＤＳＮＳの上昇値ΔＶの値（＝０．１［Ｖ］）は一例であって、センサ電源電位ＶＤＤＳＮＳの上昇値ΔＶの値により本開示が限定されるものではない。

【0168】

上述した実施形態４によれば、所定時間（キャリブレーション処理実行時間閾値Ｔｔｈ）以上経過するごとに、実施形態４に係るセンサ電源電位ＶＤＤＳＮＳのキャリブレーション処理を実行する。具体的に、実施形態４に係るセンサ電源電位ＶＤＤＳＮＳのキャリブレーション処理では、検出領域ＡＡの全域の光センサＰＤに対応する全てのＡＦＥ出力値ＡＦＥＳＩＧ（ｎ，ｍ）のうち、上位の所定数のＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）の平均値である上位平均値ＡＦＥＳＩＧａｖｅＵと、下位の所定数のＡＦＥ出力値ＡＦＥＳＩＧ（ｐ）の平均値である下位平均値ＡＦＥＳＩＧａｖｅＬとの差分値ΔＡＦＥＳＩＧｒが差分閾値ΔＡＦＥＳＩＧｒｔｈ以上である場合に、センサ電源電位ＶＤＤＳＮＳを上昇させる。

【0169】

これにより、上述した各実施形態と同様に、検出領域ＡＡの全域に一定の光量（例えば１［μＷ］）を照射した際の検出領域ＡＡの全域の光センサＰＤに対応するＡＦＥ出力値の経時変化に応じて、センサ電源電位ＶＤＤＳＮＳを上昇させることが出来る。この結果として、検出領域ＡＡの全域の光センサＰＤに印加する逆バイアス電圧を上昇させることができ、上述した各実施形態と同様に、光センサＰＤの欠陥に起因するスポットムラを抑制し、検出精度や撮像特性を向上することができる。

【0170】

なお、上述した各実施形態では、キャリブレーション処理実行タイマＴの値が所定のキャリブレーション処理実行時間閾値Ｔｔｈ以上となった場合に、センサ電源電位のキャリブレーション処理を実行する態様を例示したが、所定時間以上経過した場合に、あるいは、所定時間以上経過するごとに、センサ電源電位ＶＤＤＳＮＳを上昇させる態様であっても良い。

【0171】

以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。

【符号の説明】

【0172】

１ 検出装置
１０ センサ領域
１１ 検出制御回路
１５ ゲート線駆動回路
１６ 信号線選択回路
２１ センサ基材
２２ センサ構造体
２３ 保護膜
４０ 検出回路
４２ 検出信号増幅回路
４３ Ａ／Ｄ変換回路
４４ 信号処理回路
４６ 記憶回路
４７ 検出タイミング制御回路
４８ ＡＦＥ回路
６１ 第１光源（光源）
６２ 第２光源（光源）
１２２ 制御回路
１２３ 電源回路
２２１ ＴＦＴ層
２２２ カソード電極（下部電極）（又は、アノード電極（下部電極））
２２３ 正孔輸送層（下側バッファ層）（又は、電子輸送層（下側バッファ層））
２２４ 活性層
２２５ 電子輸送層（上側バッファ層）（又は、正孔輸送層（上側バッファ層））
２２６ アノード電極（上部電極）（又は、カソード電極（上部電極））
４００，４００ａ センサ電源制御回路
４０１ ＡＦＥ出力値検出回路
４０２，４０２ａ 閾値生成回路
４０３，４０３ａ，４０３ｂ，４０３ｃ 比較判定回路
４０４ センサ電源制御信号出力回路
４０５，４０５ａ，４０５ｂ 記憶回路
４０６ 処理回路
４０７，４０７ａ 平均値算出回路
４０８ 差分値算出回路
ＡＡ 検出領域
ＧＡ 周辺領域
ＧＣＬ ゲート線
ＰＤ 光センサ（有機フォトダイオード）
Ｐｄｅｔ 読み出し期間
Ｐｅｘ 露光期間
ＲＳＷ リセットスイッチ
ＳＧＬ 信号線
ＳＳＷ スイッチ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11A】

【図11B】

【図11C】

【図12A】

【図12B】

【図12C】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】