知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024088976
(43)【公開日】2024-07-03
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/8234 20060101AFI20240626BHJP
H01L 21/336 20060101ALI20240626BHJP
H01L 29/12 20060101ALI20240626BHJP
H01L 29/78 20060101ALI20240626BHJP
H01L 21/76 20060101ALI20240626BHJP
【ＦＩ】
H01L27/088 A
H01L27/088 E
H01L29/78 301D
H01L29/78 301W
H01L29/78 652T
H01L29/78 652S
H01L29/78 652F
H01L29/78 652R
H01L29/78 653C
H01L29/78 652M
H01L29/78 652K
H01L29/78 652J
H01L29/78 656E
H01L29/78 656F
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2022204050
(22)【出願日】2022-12-21
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110002310
【氏名又は名称】弁理士法人あい特許事務所
(72)【発明者】
【氏名】福田 泰詔
(72)【発明者】
【氏名】奥田 肇
(72)【発明者】
【氏名】山本 圭司
【テーマコード（参考）】
5F048
5F140
【Ｆターム（参考）】
5F048AA01
5F048AB10
5F048AC01
5F048AC06
5F048BA01
5F048BA14
5F048BA19
5F048BB05
5F048BB15
5F048BB16
5F048BB19
5F048BC03
5F048BC07
5F048BC12
5F048BD07
5F048BF02
5F048BF07
5F048BG12
5F048BG13
5F140AA30
5F140AB01
5F140AC21
5F140AC23
5F140BA01
5F140BA02
5F140BA04
5F140BA06
5F140BB04
5F140BC15
5F140BD05
5F140BE07
5F140BF04
5F140BF42
5F140BF43
5F140BF46
5F140BF53
5F140BH05
5F140BH30
5F140BH47
5F140BJ05
5F140BJ06
5F140BJ07
5F140CB01
5F140CB04
(57)【要約】
【課題】それぞれが所望特性を実現するために好適な構造を有する複数の素子が混載された半導体装置を提供する。
【解決手段】半導体装置１は、素子主面３を有する半導体チップ２と、素子主面３に形成され、素子構造の一部としてＤＴＩ構造７０を含む第１素子２０と、素子主面３に形成され、第１素子２０から分離された第２素子であって、ＳＴＩ構造を含む第２素子と、素子主面３に形成され、第１素子および第２素子から分離された第３素子であって、ＬＯＣＯＳ構造を含む第３素子とを含む。
【選択図】図８
【解決手段】半導体装置１は、素子主面３を有する半導体チップ２と、素子主面３に形成され、素子構造の一部としてＤＴＩ構造７０を含む第１素子２０と、素子主面３に形成され、第１素子２０から分離された第２素子であって、ＳＴＩ構造を含む第２素子と、素子主面３に形成され、第１素子および第２素子から分離された第３素子であって、ＬＯＣＯＳ構造を含む第３素子とを含む。
【選択図】図８
【特許請求の範囲】
【請求項1】
素子主面を有する半導体チップと、
前記素子主面に形成され、素子構造の一部としてＤＴＩ構造を含む第１素子と、
前記素子主面に形成され、前記第１素子から分離された第２素子であって、ＳＴＩ構造を含む第２素子と、
前記素子主面に形成され、前記第１素子および前記第２素子から分離された第３素子であって、ＬＯＣＯＳ構造を含む第３素子とを含む、半導体装置。
前記素子主面に形成され、素子構造の一部としてＤＴＩ構造を含む第１素子と、
前記素子主面に形成され、前記第１素子から分離された第２素子であって、ＳＴＩ構造を含む第２素子と、
前記素子主面に形成され、前記第１素子および前記第２素子から分離された第３素子であって、ＬＯＣＯＳ構造を含む第３素子とを含む、半導体装置。
【請求項2】
前記ＤＴＩ構造は、トレンチゲート構造を含む、請求項１に記載の半導体装置。
【請求項3】
前記トレンチゲート構造は、絶縁体によって上下方向に絶縁分離されるようにゲートトレンチ内に埋設された上電極および下電極を含むマルチ電極構造を有している、請求項２に記載の半導体装置。
【請求項4】
複数の前記トレンチゲート構造が、前記半導体チップの前記素子主面に間隔を空けて形成され、
複数の前記トレンチゲート構造のピッチは、１．０μｍ以上２．０μｍ以下である、請求項２に記載の半導体装置。
複数の前記トレンチゲート構造のピッチは、１．０μｍ以上２．０μｍ以下である、請求項２に記載の半導体装置。
【請求項5】
各前記トレンチゲート構造の幅は、０．４μｍ以上２μｍ以下である、請求項２に記載の半導体装置。
【請求項6】
前記ＳＴＩ構造は、前記第２素子の素子構造が形成される第１アクティブ領域を区画する素子分離構造を含み、
前記第１アクティブ領域の幅および前記素子分離構造の幅を含む前記第２素子の幅が、１μｍ未満である、請求項１に記載の半導体装置。
前記第１アクティブ領域の幅および前記素子分離構造の幅を含む前記第２素子の幅が、１μｍ未満である、請求項１に記載の半導体装置。
【請求項7】
第１方向に沿う断面視において、前記第１アクティブ領域は、前記第１方向の両側から一対の前記素子分離構造に挟まれており、
前記第２素子の幅は、前記一対の素子分離構造のトレンチの開口端の幅と、前記素子主面における前記第１アクティブ領域の幅とを足した幅である、請求項６に記載の半導体装置。
前記第２素子の幅は、前記一対の素子分離構造のトレンチの開口端の幅と、前記素子主面における前記第１アクティブ領域の幅とを足した幅である、請求項６に記載の半導体装置。
【請求項8】
前記第３素子は、前記素子主面上にゲート絶縁膜を挟んで形成されたゲート電極と、前記ゲート電極の一部と前記素子主面との間に形成され、前記ゲート絶縁膜よりも厚い前記ＬＯＣＯＳ構造としてのフィールド絶縁膜とを含む、請求項１に記載の半導体装置。
【請求項9】
前記フィールド絶縁膜は、前記素子主面に対して前記半導体チップに埋設された埋設部と、前記素子主面に対して前記埋設部の反対側に突出した突出部とを一体的に含み、
前記素子主面から前記突出部の上端までの厚さが、前記素子主面から前記埋設部の下端までの厚さ以下である、請求項８に記載の半導体装置。
前記素子主面から前記突出部の上端までの厚さが、前記素子主面から前記埋設部の下端までの厚さ以下である、請求項８に記載の半導体装置。
【請求項10】
前記フィールド絶縁膜は、前記第３素子の素子構造が形成される第２アクティブ領域を区画しており、
前記第２アクティブ領域の幅および前記フィールド絶縁膜の幅を含む前記第３素子の幅が、２μｍ未満である、請求項８に記載の半導体装置。
前記第２アクティブ領域の幅および前記フィールド絶縁膜の幅を含む前記第３素子の幅が、２μｍ未満である、請求項８に記載の半導体装置。
【請求項11】
前記ＤＴＩ構造は、絶縁体によって上下方向に絶縁分離されるようにゲートトレンチ内に埋設された上電極および下電極を含むトレンチゲート構造を含み、
前記ＳＴＩ構造は、前記第２素子の素子構造が形成される第１アクティブ領域を区画する素子分離構造を含み、
前記ＬＯＣＯＳ構造は、前記素子主面上にゲート絶縁膜を挟んで形成されたゲート電極の一部と前記素子主面との間に形成され、前記ゲート絶縁膜よりも厚いフィールド絶縁膜を含む、請求項１に記載の半導体装置。
前記ＳＴＩ構造は、前記第２素子の素子構造が形成される第１アクティブ領域を区画する素子分離構造を含み、
前記ＬＯＣＯＳ構造は、前記素子主面上にゲート絶縁膜を挟んで形成されたゲート電極の一部と前記素子主面との間に形成され、前記ゲート絶縁膜よりも厚いフィールド絶縁膜を含む、請求項１に記載の半導体装置。
【請求項12】
前記第１素子は、複数のゲート信号が入力されるように構成されたゲート分割型の出力トランジスタを含み、
前記第２素子は、第１ｐ型チャネルＭＩＳトランジスタおよび第１ｎ型チャネルＭＩＳトランジスタを含み、第１定格電圧を有する第１ＣＭＯＳトランジスタを含み、
前記第３素子は、第２ｐ型チャネルＭＩＳトランジスタおよび第２ｎ型チャネルＭＩＳトランジスタを含み、前記第１定格電圧よりも高い第２定格電圧を有する第２ＣＭＯＳトランジスタを含む、請求項１～１１のいずれか一項に記載の半導体装置。
前記第２素子は、第１ｐ型チャネルＭＩＳトランジスタおよび第１ｎ型チャネルＭＩＳトランジスタを含み、第１定格電圧を有する第１ＣＭＯＳトランジスタを含み、
前記第３素子は、第２ｐ型チャネルＭＩＳトランジスタおよび第２ｎ型チャネルＭＩＳトランジスタを含み、前記第１定格電圧よりも高い第２定格電圧を有する第２ＣＭＯＳトランジスタを含む、請求項１～１１のいずれか一項に記載の半導体装置。
【請求項13】
前記第１ＣＭＩＳトランジスタは、前記出力トランジスタを制御する制御領域に形成されたロジック回路を構成している、請求項１２に記載の半導体装置。
【請求項14】
前記第２ＣＭＩＳトランジスタは、前記出力トランジスタを制御する制御領域に形成された増幅回路を構成している、請求項１２に記載の半導体装置。
【請求項15】
前記第１ＣＭＩＳトランジスタは、前記出力トランジスタを制御する制御領域に形成されたロジック回路を構成しており、
前記第２ＣＭＩＳトランジスタは、前記出力トランジスタを制御する制御領域に形成された増幅回路を構成している、請求項１２に記載の半導体装置。
前記第２ＣＭＩＳトランジスタは、前記出力トランジスタを制御する制御領域に形成された増幅回路を構成している、請求項１２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関する。
【背景技術】
【0002】
たとえば、特許文献１は、半導体層と、電気的に独立した複数の制御信号が個別的に入力されるように半導体層に電気的に独立して形成され、アクティブクランプ動作時のオン抵抗が通常動作時のオン抵抗とは異なるように個別的にオンオフ制御される絶縁ゲート型の複数のトランジスタとを含む、半導体装置を開示している。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２２－９７６４９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本開示の一実施形態は、それぞれが所望特性を実現するために好適な構造を有する複数の素子が混載された半導体装置を提供する。
【課題を解決するための手段】
【0005】
本開示の一実施形態に係る半導体装置は、素子主面を有する半導体チップと、前記素子主面に形成され、素子構造の一部としてＤＴＩ構造を含む第１素子と、前記素子主面に形成され、前記第１素子から分離された第２素子であって、ＳＴＩ構造を含む第２素子と、前記素子主面に形成され、前記第１素子および前記第２素子から分離された第３素子であって、ＬＯＣＯＳ構造を含む第３素子とを含む。
【発明の効果】
【0006】
本開示の一実施形態に係る半導体装置によれば、共通の半導体チップに、ＤＴＩ構造を含む第１素子、ＳＴＩ構造を含む第２素子、およびＬＯＣＯＳ構造を含む第３素子が混載されている。これにより、複数の第１～第３素子のそれぞれが、所望の特性を実現することができる。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
以下、添付図面を参照して、実施形態が詳細に説明される。添付図面は、模式図であり、厳密に図示されたものではなく、縮尺等は必ずしも一致しない。また、添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
【0009】
比較対象（comparison target）が存する説明において「ほぼ（substantially）等しい」の文言が使用される場合、この文言は、比較対象の数値（形態）と等しい数値（形態）を含む他、比較対象の数値（形態）を基準とする±１０％の範囲の数値誤差（形態誤差）も含む。実施形態では「第１」、「第２」、「第３」等の文言が使用されるが、これらは説明順序を明確にするために各構造の名称に付された記号であり、各構造の名称を限定する趣旨で付されていない。
【0010】
図１は、本開示の一実施形態に係る半導体装置１を示す平面図である。図２は、図１に示すII-II線に沿う断面図である。図１および図２を参照して、半導体装置１は、直方体形状に形成されたチップ２を含む。チップ２は、この形態（this embodiment）では、Ｓｉ単結晶を含むＳｉチップである。
【0011】
むろん、チップ２は、ワイドバンドギャップ半導体の単結晶を含むワイドバンドギャップ半導体チップからなっていてもよい。ワイドバンドギャップ半導体は、Ｓｉのバンドギャップよりも大きいバンドギャップを有する半導体である。ＧａＮ（窒化ガリウム）、ＳｉＣ（炭化シリコン）、Ｃ（ダイアモンド）等が、ワイドバンドギャップ半導体として例示される。たとえば、チップ２は、ＳｉＣ単結晶を含むＳｉＣチップであってもよい。
【0012】
チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。法線方向Ｚは、チップ２の厚さ方向でもある。
【0013】
第１主面３は、電子回路を構成する種々の回路構造物が形成された回路面である。第２主面４は、回路構造物を有さない非回路面である。第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向（背向）している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向（背向）している。
【0014】
半導体装置１は、第１主面３に設けられた出力領域６を含む。出力領域６は、外部に出力する出力信号を生成するように構成された電子回路（回路デバイス）を有する領域である。出力領域６は、この形態では、第１主面３において第１側面５Ａ側の領域に区画されている。出力領域６は、平面視において第１主面３の周縁に平行な４辺を有する多角形状（この形態では四角形状）に区画されている。
【0015】
出力領域６の位置、大きさおよび平面形状等は任意であり、特定のレイアウトに制限されない。出力領域６は、第１主面３の平面積の２５％以上８０％以下の平面積を有していてもよい。出力領域６の平面積は、第１主面３の平面積の３０％以上であってもよい。出力領域６の平面積は、第１主面３の平面積の４０％以上であってもよい。出力領域６の平面積は、第１主面３の平面積の５０％以上であってもよい。出力領域６の平面積は、第１主面３の平面積の７５％以下であってもよい。
【0016】
半導体装置１は、第１主面３において出力領域６とは異なる領域に設けられた制御領域７を含む。制御領域７は、出力領域６を制御する制御信号を生成するように構成された複数種の電子回路（回路デバイス）を有する領域である。制御領域７は、この形態では、出力領域６に対して第２側面５Ｂ側の領域に区画され、第２方向Ｙに出力領域６に対向している。制御領域７は、この形態では、平面視において第１主面３の周縁に平行な４辺を有する多角形状（この形態では四角形状）に区画されている。
【0017】
制御領域７の位置、大きさおよび平面形状等は任意であり、特定のレイアウトに制限されない。制御領域７は、第１主面３の平面積の２５％以上８０％以下の平面積を有していてもよい。制御領域７の平面積は、第１主面３の平面積の３０％以上であってもよい。制御領域７の平面積は、第１主面３の平面積の４０％以上であってもよい。制御領域７の平面積は、第１主面３の平面積の５０％以上であってもよい。制御領域７の平面積は、第１主面３の平面積の７５％以下であってもよい。
【0018】
制御領域７の平面積は、出力領域６の平面積とほぼ等しくてもよい。制御領域７の平面積は、出力領域６の平面積よりも大きくてもよい。制御領域７の平面積は、出力領域６の平面積よりも小さくてもよい。出力領域６の平面積に対する制御領域７の平面積の比は、０．１以上４以下であってもよい。
【0019】
半導体装置１は、第２主面４の表層部に形成されたｎ型（第１導電型）のドレイン領域１０を含む。ドレイン領域１０のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。ドレイン領域１０は、第２主面４の表層部の全域において第２主面４に沿って延びる層状に形成され、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。ドレイン領域１０は、５０μｍ以上２００μｍ以下の厚さを有していてもよい。ドレイン領域１０の厚さは、１５０μｍ以下であることが好ましい。ドレイン領域１０は、この形態では、ｎ型の半導体基板（Ｓｉ基板）によって形成されている。
【0020】
半導体装置１は、第１主面３の表層部に形成されたｎ型のドリフト領域１１を含む。ドリフト領域１１は、ドレイン領域１０よりも低いｎ型不純物濃度を有している。ドリフト領域１１のｎ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。ドリフト領域１１は、出力領域６および制御領域７において第１主面３に沿って延びる層状に形成されている。具体的には、ドリフト領域１１は、第１主面３の表層部の全域において第１主面３に沿って延びる層状に形成され、第１主面３および第１～第４側面５Ａ～５Ｄから露出している。
【0021】
ドリフト領域１１は、チップ２内においてドレイン領域１０に電気的に接続されている。ドリフト領域１１は、ドレイン領域１０の厚さ未満の厚さを有している。ドリフト領域１１の厚さは、１μｍ以上２０μｍ以下であってもよい。ドリフト領域１１の厚さは、５μｍ以上１５μｍ以下であることが好ましい。ドリフト領域１１の厚さは、１０μｍ以下であることが特に好ましい。ドリフト領域１１は、この形態では、ｎ型のエピタキシャル層（Ｓｉエピタキシャル層）によって形成されている。
【0022】
半導体装置１は、第１主面３を被覆する層間絶縁層１２を含む。層間絶縁層１２は、出力領域６および制御領域７を一括して被覆している。層間絶縁層１２は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）に連なるように第１主面３の全域を被覆していてもよい。むろん、層間絶縁層１２は、第１主面３の周縁部を露出させるように第１主面３の周縁から内方に間隔を空けて形成されていてもよい。
【0023】
層間絶縁層１２は、この形態では、複数の絶縁層および複数の配線層が交互に積層された積層構造を有する多層配線構造からなる。各絶縁層は、酸化シリコン膜および窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。各配線層は、純Ａｌ層（純度が９９％以上のＡｌ層）、Ｃｕ層（純度が９９％以上のＣｕ層）、ＡｌＣｕ合金層、ＡｌＳｉＣｕ合金層およびＡｌＳｉ合金層のうちの少なくとも１種を含んでいてもよい。
【0024】
半導体装置１は、第１主面３および第２主面４のいずれか一方または双方（この形態では双方）の上に配置された複数の端子１３～１５を含む。複数の端子１３～１５は、ソース端子１３、複数の制御端子１４およびドレイン端子１５を含む。
【0025】
ソース端子１３は、この形態では、負荷に電気的に接続される出力端子として設けられ、層間絶縁層１２のうち出力領域６を被覆する部分の上に配置されている。ソース端子１３は、平面視において出力領域６の全域を被覆していてもよい。ソース端子１３は、純Ａｌ層、Ｃｕ層、ＡｌＣｕ合金層、ＡｌＳｉＣｕ合金層およびＡｌＳｉ合金層のうちの少なくとも１種を含んでいてもよい。
【0026】
複数の制御端子１４は、制御領域７内の各種の電子回路に電気的に接続される端子であり、層間絶縁層１２のうち制御領域７を被覆する部分の上に配置されている。複数の制御端子１４は、ソース端子１３の平面積未満の平面積をそれぞれ有し、制御領域７の周縁部（第１主面３の周縁部）に沿って間隔を空けて配置されている。
【0027】
各制御端子１４の平面積は、ボンディングワイヤが接続可能な範囲に設定される。各制御端子１４の平面積は、ソース端子１３の平面積の１／１０以下であってもよい。複数の制御端子１４は、純Ａｌ層、Ｃｕ層、ＡｌＣｕ合金層、ＡｌＳｉＣｕ合金層およびＡｌＳｉ合金層のうちの少なくとも１種を含んでいてもよい。
【0028】
複数の制御端子１４は、グランド電位に固定される少なくとも１つのグランド端子１４ａ、および、制御領域７に電気信号を付与する少なくとも１つの入力端子１４ｂを含む。グランド端子１４ａの配置箇所は任意である。グランド端子１４ａは、平面視において、制御領域７の内方部に配置されていてもよいし、第１主面３の一辺に沿う部分に配置されていてもよいし、第１主面３の角部に配置されていてもよい。グランド端子１４ａは、ボンディングワイヤに接続され、当該ボンディングワイヤを介して外部からグランド電位が付与される。
【0029】
入力端子１４ｂの配置箇所は任意である。入力端子１４ｂは、平面視において、制御領域７の内方部に配置されていてもよいし、第１主面３の一辺に沿う部分に配置されていてもよいし、第１主面３の角部に配置されていてもよい。
【0030】
この形態では、入力端子１４ｂが、製造過程において制御回路２３の電気的特性を試験するための試験信号が入力されるテスト端子からなる例が示される。テスト端子は、電気的特性試験装置のプローブの当接対象として設けられ、かつ、当該プローブからテスト信号が入力されるように構成された端子である。
【0031】
入力端子１４ｂは、製造後の半導体装置１においてはボンディングワイヤの接続対象外の構造物である。つまり、入力端子１４ｂは、開放端子（ダミー端子）として形成されている。開放端子は、外部からの信号（電位）を受け付けず、電気的に浮遊状態に形成された端子である。
【0032】
たとえば、半導体装置１が半導体パッケージに搭載される場合、入力端子１４ｂの全域は絶縁体（たとえば複数のフィラーおよびマトリクス樹脂を含む封止樹脂）によって被覆され、他の構造物から電気的に絶縁される。むろん、入力端子１４ｂは、ボンディングワイヤを介して半導体パッケージのリード端子に電気的に接続され、半導体装置１の半導体パッケージへの搭載後においてもテスト信号が入力されるように構成されてもよい。
【0033】
ドレイン端子１５は、この形態では、電源端子として設けられ、チップ２の第２主面４を直接被覆している。つまり、半導体装置１は、この形態では、電源および負荷の間に電気的に介装されるハイサイドスイッチングデバイスである。ドレイン端子１５は、第２主面４においてドレイン領域１０に電気的に接続されている。ドレイン端子１５は、第２主面４の周縁（第１～第４側面５Ａ～５Ｄ）に連なるように第２主面４の全域を被覆している。
【0034】
【0035】
図３では、半導体装置１の動作例を示すべく、負荷の一例としての誘導性負荷Ｌがソース端子１３に電気的に接続された例が示されている。誘導性負荷Ｌは、半導体装置１の構成要素ではない。したがって、半導体装置１および誘導性負荷Ｌを含む構成は、「誘導性負荷駆動装置」または「誘導性負荷制御装置」と称されてもよい。リレー、ソレノイド、ランプ、モータ等が誘導性負荷Ｌとして例示される。誘導性負荷Ｌは、車載用の誘導性負荷であってもよい。すなわち、半導体装置１は、車載用半導体装置であってもよい。
【0036】
図３および図４を参照して、半導体装置１は、出力領域６に形成された出力トランジスタ２０を含む。出力トランジスタ２０は、この形態では、１つのメインドレイン、１つのメインソースおよび複数のメインゲートを含むゲート分割トランジスタからなる。メインドレインは、ドレイン端子１５に電気的に接続されている。メインソースは、ソース端子１３に電気的に接続されている。
【0037】
複数のメインゲートは、電気的に独立した複数のゲート信号（ゲート電位）が個別的に入力されるように構成されている。出力トランジスタ２０は、複数のゲート信号に応答して単一の出力電流Ｉｏ（出力信号）を生成する。つまり、出力トランジスタ２０は、マルチ入力シングル出力型のスイッチングデバイスからなる。出力電流Ｉｏは、メインドレインおよびメインソースの間を流れるドレイン・ソース電流である。出力電流Ｉｏは、ソース端子１３を介してチップ２外（誘導性負荷Ｌ）に出力される。
【0038】
出力トランジスタ２０は、電気的に独立して制御される複数（２つ以上）の系統トランジスタ２１を含む。複数の系統トランジスタ２１は、この形態では、第１系統トランジスタ２１Ａおよび第２系統トランジスタ２１Ｂを含む。複数の系統トランジスタ２１は、出力領域６に集約して形成されている。複数の系統トランジスタ２１は、複数のゲート信号が個別入力されるように並列接続され、オン状態の系統トランジスタ２１およびオフ状態の系統トランジスタ２１が併存するように構成されている。
【0039】
複数の系統トランジスタ２１は、システムドレイン、システムソースおよびシステムゲートをそれぞれ含む。複数のシステムドレインは、メインドレイン（ドレイン端子１５）に電気的に接続されている。複数のシステムソースは、メインソース（ソース端子１３）に電気的に接続されている。各システムゲートは、各メインゲートに電気的に接続されている。換言すると、各システムゲートは、各メインゲートを構成している。
【0040】
複数の系統トランジスタ２１は、対応するゲート信号に応答して系統電流Ｉｓをそれぞれ生成する。各系統電流Ｉｓは、各系統トランジスタ２１のシステムドレインおよびシステムソースの間を流れるドレイン・ソース電流である。複数の系統電流Ｉｓは、異なる値を有していてもよいし、ほぼ等しい値を有していてもよい。複数の系統電流Ｉｓは、メインドレインおよびメインソースの間で加算される。これにより、複数の系統電流Ｉｓの加算値からなる単一の出力電流Ｉｏが生成される。
【0041】
図４を参照して、複数の系統トランジスタ２１は、個別制御対象として系統化（グループ化）された単一のまたは複数の単位トランジスタ２２をそれぞれ含む。具体的には、複数の系統トランジスタ２１は、単一の単位トランジスタ２２または複数の単位トランジスタ２２を含む並列回路によって構成される。複数の単位トランジスタ２２は、この形態では、トレンチゲートバーティカル型からそれぞれなる。複数の系統トランジスタ２１は、同数の単位トランジスタ２２によって構成されていてもよいし、異なる個数の単位トランジスタ２２によって構成されていてもよい。
【0042】
各単位トランジスタ２２は、ユニットドレイン、ユニットソースおよびユニットゲート、を含む。各単位トランジスタ２２のユニットドレインは、対応する系統トランジスタ２１のシステムドレインに電気的に接続されている。各単位トランジスタ２２のユニットソースは、対応する系統トランジスタ２１のシステムソースに電気的に接続されている。各単位トランジスタ２２のユニットゲートは、対応する系統トランジスタ２１のシステムゲートに電気的に接続されている。
【0043】
複数の単位トランジスタ２２は、対応するゲート信号に応答して単位電流Ｉｕをそれぞれ生成する。各単位電流Ｉｕは、各単位トランジスタ２２のユニットドレインおよびユニットソースの間を流れるドレイン・ソース電流である。複数の単位電流Ｉｕは、異なる値を有していてもよいし、ほぼ等しい値を有していてもよい。複数の単位電流Ｉｕは、対応するシステムドレインおよびシステムソースの間で加算される。これにより、複数の単位電流Ｉｕの加算値からなる系統電流Ｉｓが生成される。
【0044】
このように、出力トランジスタ２０は、第１系統トランジスタ２１Ａおよび第２系統トランジスタ２１Ｂが互いに電気的に独立した状態でオンオフ制御されるように構成されている。すなわち、出力トランジスタ２０は、第１系統トランジスタ２１Ａおよび第２系統トランジスタ２１Ｂの双方が同時にオン状態になるように構成されている。また、出力トランジスタ２０は、第１系統トランジスタ２１Ａおよび第２系統トランジスタ２１Ｂのいずれか一方がオン状態になり、他方がオフ状態になるように構成されている。
【0045】
第１系統トランジスタ２１Ａおよび第２系統トランジスタ２１Ｂの双方が同時にオン状態になるとき、出力トランジスタ２０のチャネル利用率が増加し、オン抵抗が低下する。第１系統トランジスタ２１Ａおよび第２系統トランジスタ２１Ｂのいずれか一方がオン状態になる一方で他方がオフ状態になるとき、出力トランジスタ２０のチャネル利用率が低下し、オン抵抗が増加する。すなわち、出力トランジスタ２０は、オン抵抗可変型のスイッチングデバイスからなる。
【0046】
半導体装置１は、出力トランジスタ２０に電気的に接続されるように制御領域７に形成された制御回路２３を含む。制御回路２３は、「コントロールＩＣ」と称されてもよい。制御回路２３は、種々の機能回路を備え、出力トランジスタ２０と共にＩＰＤ（Intelligent Power Device）を構成する。ＩＰＤは、「ＩＰＭ（Intelligent Power Module）」、「ＩＰＳ(Intelligent Power Switch)」、「スマートパワードライバ」、「スマートＭＩＳＦＥＴ（スマートＭＯＳＦＥＴ）」または「プロテクテッドＭＩＳＦＥＴ（プロテクテッドＭＯＳＦＥＴ）」と称されてもよい。
【0047】
制御回路２３は、この形態では、ゲート制御回路２４、電流モニタ回路２５、過電流保護回路２６、過熱保護回路２７、低電圧誤動作回避回路２８、負荷オープン検出回路２９、アクティブクランプ回路３０、電源逆接続保護回路３１、ロジック回路３２、試験回路３３および増幅回路３４を含む。制御回路２３は、必ずしもこれらの機能回路の全てを同時に含む必要はなく、これらの機能回路の少なくとも１つを含んでいればよい。
【0048】
電流モニタ回路２５は、ＣＳ回路（Current Sense circuit）と称されてもよい。過電流保護回路２６は、ＯＣＰ回路（Over Current Protection circuit）と称されてもよい。過熱保護回路２７は、ＴＳＤ回路（Thermal shut down circuit）と称されてもよい。低電圧誤動作回避回路２８は、ＵＶＬＯ回路（Under Voltage Lock Out circuit）と称されてもよい。負荷オープン検出回路２９は、ＯＬＤ回路（Open Load Detection circuit）と称されてもよい。電源逆接続保護回路３１は、ＲＢＰ回路（Reverse Battery Protection circuit）と称されてもよい。増幅回路３４は、ＡＭＰ回路（Amplifier circuit）と称されてもよい。
【0049】
ゲート制御回路２４は、出力トランジスタ２０のオンオフを制御するゲート信号を生成するように構成されている。具体的には、ゲート制御回路２４は、複数の系統トランジスタ２１を個別的にオンオフ制御する複数のゲート信号を生成する。つまり、ゲート制御回路２４は、この形態では、第１系統トランジスタ２１Ａを個別的にオンオフ制御する第１ゲート信号、および、第２系統トランジスタ２１Ｂを第１系統トランジスタ２１Ａから電気的に独立して個別的にオンオフ制御する第２ゲート信号を生成する。
【0050】
電流モニタ回路２５は、出力トランジスタ２０の出力電流Ｉｏを監視するモニタ電流を生成し、他の回路に出力する。たとえば、モニタ回路は、出力トランジスタ２０と同様の構成を有するトランジスタを含み、出力トランジスタ２０と同時にオンオフ制御されることによって、出力電流Ｉｏに連動したモニタ電流を生成するように構成されていてもよい。むろん、電流モニタ回路２５は、１つまたは複数の系統電流Ｉｓに連動したモニタ電流を生成するように構成されていてもよい。
【0051】
過電流保護回路２６は、電流モニタ回路２５からのモニタ電流に基づいてゲート制御回路２４を制御する電気信号を生成し、ゲート制御回路２４と協働して出力トランジスタ２０のオンオフを制御する。たとえば、過電流保護回路２６は、モニタ電流が所定の閾値以上になったときに出力トランジスタ２０が過電流状態であると判定し、ゲート制御回路２４と協働して出力トランジスタ２０（複数の系統トランジスタ２１）の一部または全部をオフ状態に制御するように構成されていてもよい。また、過電流保護回路２６は、モニタ電流が所定の閾値未満になったときにゲート制御回路２４と協働して出力トランジスタ２０を通常動作に移行させるように構成されていてもよい。
【0052】
過熱保護回路２７は、出力領域６の温度を検出する第１感温デバイス（たとえば感温ダイオード）、および、制御領域７の温度を検出する第２感温デバイス（たとえば感温ダイオード）を含む。過熱保護回路２７は、第１感温デバイスからの第１温度検知信号および第２感温デバイスからの第２温度検知信号に基づいてゲート制御回路２４を制御する電気信号を生成し、ゲート制御回路２４と協働して出力トランジスタ２０のオンオフを制御する。
【0053】
たとえば、過熱保護回路２７は、第１温度検知信号および第２温度検知信号の差分値が所定の閾値以上になったときに出力領域６が過熱状態であると判定し、ゲート制御回路２４と協働して出力トランジスタ２０（複数の系統トランジスタ２１）の一部または全部をオフ状態に制御するように構成されていてもよい。また、過熱保護回路２７は、前記差分値が所定の閾値未満になったときにゲート制御回路２４と協働して出力トランジスタ２０を通常動作に移行させるように構成されていてもよい。
【0054】
低電圧誤動作回避回路２８は、制御回路２３を起動するための起動電圧が所定値未満である場合に制御回路２３内の各種機能回路が誤動作するのを回避するように構成されている。たとえば、低電圧誤動作回避回路２８は、起動電圧が所定の閾値電圧以上になると制御回路２３を起動し、起動電圧が前記閾値電圧未満になると制御回路２３を停止させるように構成されていてもよい。閾値電圧は、ヒステリシス特性を有していてもよい。
【0055】
負荷オープン検出回路２９は、誘導性負荷Ｌの電気的接続状態を判定する。たとえば、負荷オープン検出回路２９は、出力トランジスタ２０の端子間電圧を監視し、当該端子間電圧が所定の閾値以上になったときに誘導性負荷Ｌがオープン状態であると判定するように構成されていてもよい。たとえば、負荷オープン検出回路２９は、モニタ電流が所定の閾値以下になったときに誘導性負荷Ｌがオープン状態であると判定するように構成されていてもよい。
【0056】
アクティブクランプ回路３０は、出力トランジスタ２０のメインドレインおよび少なくとも１つのメインゲート（たとえば第１系統トランジスタ２１Ａのシステムゲート）に電気的に接続されている。アクティブクランプ回路３０は、ツェナダイオードおよび当該ツェナダイオードに逆バイアス直列接続されたｐｎ接合ダイオードを含む。ｐｎ接合ダイオードは、出力トランジスタ２０からの逆流を防止する逆流防止ダイオードである。
【0057】
アクティブクランプ回路３０は、誘導性負荷Ｌに起因する逆起電圧が出力トランジスタ２０に印加されたときにゲート制御回路２４と協働して出力トランジスタ２０の一部または全部をオン状態に制御するように構成されている。具体的には、出力トランジスタ２０は、通常動作、第１オフ動作、アクティブクランプ動作および第２オフ動作を含む複数種の動作モードで制御される。
【0058】
通常動作では、第１系統トランジスタ２１Ａおよび第２系統トランジスタ２１Ｂの双方が同時にオン状態に制御される。これにより、出力トランジスタ２０のチャネル利用率が増加し、オン抵抗が低下する。第１オフ動作では、第１系統トランジスタ２１Ａおよび第２系統トランジスタ２１Ｂの双方が同時にオン状態からオフ状態に制御される。これにより、誘導性負荷Ｌに起因する逆起電圧が、第１系統トランジスタ２１Ａおよび第２系統トランジスタ２１Ｂの双方に印加される。
【0059】
アクティブクランプ動作は、誘導性負荷Ｌに蓄積されたエネルギを出力トランジスタ２０によって吸収（消費）させる動作であり、誘導性負荷Ｌに起因する逆起電圧が所定の閾値電圧以上になると実行される。アクティブクランプ動作では、第１系統トランジスタ２１Ａがオフ状態からオン状態に制御されると同時に、第２系統トランジスタ２１Ｂがオフ状態に制御（維持）される。
【0060】
アクティブクランプ動作時における出力トランジスタ２０のチャネル利用率は、通常動作時における出力トランジスタ２０のチャネル利用率未満である。アクティブクランプ動作時における出力トランジスタ２０のオン抵抗は、通常動作時における出力トランジスタ２０のオン抵抗よりも大きい。これにより、アクティブクランプ動作時における出力トランジスタ２０の急激な温度上昇が抑制され、アクティブクランプ耐量が向上する。
【0061】
第２オフ動作は、逆起電圧が所定の閾値電圧未満になると実行される。第２オフ動作では、第１系統トランジスタ２１Ａがオン状態からオフ状態に制御されると同時に、第２系統トランジスタ２１Ｂがオフ状態に制御（維持）される。このように、誘導性負荷Ｌの逆起電圧（エネルギ）は、出力トランジスタ２０の一部（ここでは第１系統トランジスタ２１Ａ）によって吸収される。むろん、アクティブクランプ動作時では、第１系統トランジスタ２１Ａがオフ状態に制御（維持）されると同時に、第２系統トランジスタ２１Ｂがオン状態に制御されてもよい。
【0062】
電源逆接続保護回路３１は、電源が逆接続された際の逆電圧を検出し、当該逆電圧（逆電流）から制御回路２３や出力トランジスタ２０を保護するように構成されている。ロジック回路３２は、制御回路２３内の各種回路に供給される電気信号を生成するように構成されている。
【0063】
試験回路３３は、入力端子１４ｂおよびドレイン端子１５の間に電気的に介装されるように第１主面３に形成され、入力端子１４ｂおよびドレイン端子１５に電気的に接続されている。試験回路３３は、製造過程時において制御回路２３の電気的特性を間接的に評価するために形成されている。試験回路３３は、平面視において、入力端子１４ｂに隣り合う領域に配置されていることが好ましい。
【0064】
増幅回路３４は、たとえば半導体装置１が車に搭載される場合には、車載された各種センサ（たとえば、圧力センサ、慣性センサ、ＭＲセンサ等）から半導体装置１に入力された検出信号の増幅処理をするように構成されている。
【0065】
［ＤＴＩ構造を有する素子］
以下、図５～図１２を参照して、出力領域６側の構成が説明される。図５は、図１に示す出力領域６を示す平面図である。図６は、図５に示す出力領域６の要部を示す拡大平面図である。図７は、図５に示す出力領域６の更なる要部を示す拡大平面図である。図８は、図６に示すVIII-VIII線に沿う断面図である。図９は、図６に示すIX-IX線に沿う断面図である。図１０は、図６に示すX-X線に沿う断面図である。図１１は、図６に示すXI-XI線に沿う断面図である。図１２は、図６に示すXII-XII線に沿う断面図である。
以下、図５～図１２を参照して、出力領域６側の構成が説明される。図５は、図１に示す出力領域６を示す平面図である。図６は、図５に示す出力領域６の要部を示す拡大平面図である。図７は、図５に示す出力領域６の更なる要部を示す拡大平面図である。図８は、図６に示すVIII-VIII線に沿う断面図である。図９は、図６に示すIX-IX線に沿う断面図である。図１０は、図６に示すX-X線に沿う断面図である。図１１は、図６に示すXI-XI線に沿う断面図である。図１２は、図６に示すXII-XII線に沿う断面図である。
【0066】
半導体装置１は、出力領域６を区画するように第１主面３に形成された第１トレンチ分離構造６０を含む。第１トレンチ分離構造６０は、チップ２内において制御領域７から出力領域６を電気的に分離する。第１トレンチ分離構造６０にはソース電位が付与される。
【0067】
第１トレンチ分離構造６０は、平面視において出力領域６を取り囲む環状に形成されている。第１トレンチ分離構造６０は、この形態では、平面視において第１主面３の周縁に平行な４辺を有する多角環状（この形態では四角環状）に形成されている。第１トレンチ分離構造６０は、ドリフト領域１１の底部から第１主面３側に間隔を空けて形成され、ドリフト領域１１の一部を挟んでドレイン領域１０に対向している。
【0068】
第１トレンチ分離構造６０は、第１幅Ｗ１を有している。第１幅Ｗ１は、第１トレンチ分離構造６０の延在方向に直交する方向の幅である。第１幅Ｗ１は、０．４μｍ以上２．５μｍ以下であってもよい。第１幅Ｗ１は、０．４μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．２５μｍ以下、１．２５μｍ以上１．５μｍ以下、１．５μｍ以上１．７５μｍ以下、および、１．７５μｍ以上２μｍ以下のいずれか１つの範囲に属する値を有していてもよい。第１幅Ｗ１は、１．２５μｍ以上１．７５μｍ以下であることが好ましい。
【0069】
第１トレンチ分離構造６０は、第１深さＤ１を有している。第１深さＤ１は、１μｍ以上６μｍ以下であってもよい。第１深さＤ１は、１μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、４μｍ以上５μｍ以下、および、５μｍ以上６μｍ以下のいずれか１つの範囲に属する値を有していてもよい。第１深さＤ１は、３μｍ以上５μｍ以下であることが好ましい。
【0070】
第１トレンチ分離構造６０のアスペクト比Ｄ１／Ｗ１は、１を超えて５以下であってもよい。アスペクト比Ｄ１／Ｗ１は、第１幅Ｗ１に対する第１深さＤ１の比である。アスペクト比Ｄ１／Ｗ１は、２以上であることが好ましい。
【0071】
第１トレンチ分離構造６０は、分離トレンチ６１、分離絶縁膜６２および分離電極６３を含む。つまり、第１トレンチ分離構造６０は、絶縁体（分離絶縁膜６２）を挟んで分離トレンチ６１に埋設された単一の電極（分離電極６３）を含むシングル電極構造を有している。第１トレンチ分離構造６０は、ＤＴＩ（deep trench isolation）構造と称されてもよい。
【0072】
分離トレンチ６１は、第１主面３に形成され、第１トレンチ分離構造６０の壁面を区画している。分離絶縁膜６２は、分離トレンチ６１の壁面を被覆している。分離絶縁膜６２は、酸化シリコン膜を含んでいてもよい。分離絶縁膜６２は、チップ２の酸化物からなる酸化シリコン膜を含んでいてもよいし、ＣＶＤ法によって形成された酸化シリコン膜を含んでいてもよい。分離電極６３は、分離絶縁膜６２を挟んで分離トレンチ６１に埋設されている。分離電極６３は、導電性ポリシリコンを含んでいてもよい。
【0073】
半導体装置１は、出力領域６において第１主面３に形成された出力トランジスタ２０を含む。以下の構成は、半導体装置１の構成要素として説明されるが、出力トランジスタ２０の構成要素でもある。
【0074】
半導体装置１は、出力領域６においてドリフト領域１１の表層部に形成されたｎ型の高濃度ドリフト領域６４を含む。高濃度ドリフト領域６４は、ドリフト領域１１よりも高いｎ型不純物濃度を有している。高濃度ドリフト領域６４のｎ型不純物濃度は、ドレイン領域１０のｎ型不純物濃度未満であってもよい。高濃度ドリフト領域６４のｎ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０１９ｃｍ－３以下であってもよい。高濃度ドリフト領域６４は、ドリフト領域１１の高濃度部とみなされてもよい。
【0075】
高濃度ドリフト領域６４は、ドリフト領域１１内においてドリフト領域１１の底部側から第１主面３側に向けてｎ型不純物濃度が増加する濃度勾配を形成している。つまり、出力領域６のドリフト領域１１は、高濃度ドリフト領域６４によって底部側から第１主面３側に向けてｎ型不純物濃度が増加するように形成された濃度勾配を有している。
【0076】
高濃度ドリフト領域６４は、第１トレンチ分離構造６０から間隔を空けて出力領域６の内方部に形成されている。したがって、高濃度ドリフト領域６４は、出力領域６においてドリフト領域１１によって取り囲まれ、第１トレンチ分離構造６０に接していない。高濃度ドリフト領域６４は、出力領域６におけるドリフト領域１１のｎ型不純物濃度を局所的に高めている。
【0077】
高濃度ドリフト領域６４は、ドリフト領域１１の底部から第１主面３側に間隔を空けて形成され、ドリフト領域１１の一部を挟んでドレイン領域１０に対向している。高濃度ドリフト領域６４は、第１トレンチ分離構造６０の底壁よりもドリフト領域１１の底部側に位置する底部を有している。高濃度ドリフト領域６４の底部は、断面視において厚さ方向の一方側および他方側に蛇行している。
【0078】
具体的には、高濃度ドリフト領域６４の底部は、断面視において複数の膨出部６５および複数の窪み部６６を有している。複数の膨出部６５は、ドリフト領域１１の底部側に向けて円弧状に膨出した部分である。複数の膨出部６５は、平面視において第１方向Ｘに連続的に形成され、第２方向Ｙに延びる帯状にそれぞれ形成されている。各膨出部６５は、第１方向Ｘに関して第１トレンチ分離構造６０よりも幅広に形成されている。
【0079】
複数の窪み部６６は、複数の膨出部６５の間の領域において第２方向Ｙに延びる帯状にそれぞれ形成されている。複数の窪み部６６は、複数の膨出部６５の浅部同士が接続された部分であり、複数の膨出部６５の最深部に対して第１主面３側に位置している。むろん、高濃度ドリフト領域６４は、厚さ方向に上下する蛇行を有さない平坦な底部を有していてもよい。
【0080】
高濃度ドリフト領域６４は、出力領域６内のドリフト領域１１の全域を高濃度化していてもよい。このような構成によれば、ドリフト領域１１の高濃度化によってドリフト領域１１のオン抵抗を低減できる。ただし、この場合、ドリフト領域１１中のキャリア密度の増加によって電界集中が生じ易くなる結果、ブレークダウン電圧が低下する可能性に留意すべきである。したがって、ブレークダウン電圧の低下を抑制しながらオン抵抗を削減する上では、出力領域６の一部に高濃度ドリフト領域６４を導入することが好ましい。
【0081】
半導体装置１は、出力領域６においてドリフト領域１１の表層部に形成されたｐ型（第２導電型）のボディ領域６７を含む。ボディ領域６７は、出力領域６の全域において第１主面３に沿って層状に延び、第１トレンチ分離構造６０の壁面に接続されている。つまり、ボディ領域６７は、この形態では、第１トレンチ分離構造６０外の領域に形成されていない。
【0082】
ボディ領域６７は、高濃度ドリフト領域６４よりも浅く形成されている。具体的には、ボディ領域６７は、第１トレンチ分離構造６０よりも浅く形成され、第１トレンチ分離構造６０の底壁よりも第１主面３側に位置する底部を有している。ボディ領域６７の底部は、第１トレンチ分離構造６０の深さ範囲の中間部よりも第１主面３側に位置していることが好ましい。
【0083】
半導体装置１は、出力領域６において第１主面３に形成された複数のトレンチゲート構造７０を含む。複数のトレンチゲート構造７０は、第１トレンチ分離構造６０から間隔を空けて出力領域６の内方部に形成されている。複数のトレンチゲート構造７０は、第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。つまり、複数のトレンチゲート構造７０は、第２方向Ｙに延びるストライプ状に配列されている。図６を参照して、複数のトレンチゲート構造７０は、長手方向（第２方向Ｙ）に関して、高濃度ドリフト領域６４の一端部および他端部を横切っている。
【0084】
図６を参照して、複数のトレンチゲート構造７０は、長手方向（第２方向Ｙ）の一方側の第１端部、および、長手方向（第２方向Ｙ）の他方側の第２端部を有している。第１端部は、平面視において第１トレンチ分離構造６０および高濃度ドリフト領域６４の一端部の間の領域に位置している。第２端部は、平面視において第１トレンチ分離構造６０および高濃度ドリフト領域６４の他端部の間の領域に位置している。
【0085】
複数のトレンチゲート構造７０は、断面視においてボディ領域６７を貫通し、高濃度ドリフト領域６４内に位置している。複数のトレンチゲート構造７０は、高濃度ドリフト領域６４の底部から第１主面３側に間隔を空けて形成され、高濃度ドリフト領域６４の一部を挟んでドリフト領域１１に対向している。
【0086】
複数のトレンチゲート構造７０は、複数の窪み部６６に対して第１方向Ｘにずれて形成され、厚さ方向に複数の膨出部６５にそれぞれ対向している。複数のトレンチゲート構造７０は、複数の膨出部６５の最深部に対向していることが好ましい。このような構成は、複数のゲートトレンチ７１の形成工程後、複数のゲートトレンチ７１の壁面からチップ２の内部にｎ型不純物を導入することによって得られる。
【0087】
第１方向Ｘの両サイドに位置する２つのトレンチゲート構造７０は、高濃度ドリフト領域６４外の領域に形成されていることが好ましい。つまり、最外のトレンチゲート構造７０は、高濃度ドリフト領域６４から第１トレンチ分離構造６０側に間隔を空けた位置においてボディ領域６７を貫通し、ドリフト領域１１内に位置していることが好ましい。最外のトレンチゲート構造７０は、ドリフト領域１１の底部から第１主面３側に間隔を空けて形成され、ドリフト領域１１の一部を挟んでドレイン領域１０に対向している。
【0088】
複数のトレンチゲート構造７０は、第２幅Ｗ２を有している。第２幅Ｗ２は、トレンチゲート構造７０の延在方向に直交する方向（つまり第１方向Ｘ）の幅である。第２幅Ｗ２は、第１トレンチ分離構造６０の第１幅Ｗ１とほぼ等しくてもよい。第２幅Ｗ２は、第１幅Ｗ１以下であることが好ましい。第２幅Ｗ２は、第１幅Ｗ１未満であることが特に好ましい。
【0089】
第２幅Ｗ２は、０．４μｍ以上２μｍ以下であってもよい。第２幅Ｗ２は、０．４μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．２５μｍ以下、１．２５μｍ以上１．５μｍ以下、１．５μｍ以上１．７５μｍ以下、および、１．７５μｍ以上２μｍ以下のいずれか１つの範囲に属する値を有していてもよい。第２幅Ｗ２は、０．８μｍ以上１．２μｍ以下であることが好ましい。
【0090】
複数のトレンチゲート構造７０は、第１方向Ｘに第１間隔Ｉ１を空けて配列されている。第１間隔Ｉ１は、互いに隣り合う２つのトレンチゲート構造７０の間の領域に区画されたメサ部（第１メサ部）のメサ幅（第１メサ幅）でもある。第１間隔Ｉ１は、第１トレンチ分離構造６０の第１幅Ｗ１以下であることが好ましい。第１間隔Ｉ１は、第２幅Ｗ２以下であることが好ましい。第１間隔Ｉ１は、第２幅Ｗ２未満であることが特に好ましい。
【0091】
第１間隔Ｉ１は、０．４μｍ以上０．８μｍ以下であってもよい。第１間隔Ｉ１は、０．４μｍ以上０．５μｍ以下、０．５μｍ以上０．６μｍ以下、０．６μｍ以上０．７μｍ以下、および、０．７μｍ以上０．８μｍ以下のいずれか１つの範囲に属する値を有していてもよい。第１間隔Ｉ１は、０．５μｍ以上０．７μｍ以下であることが好ましい。
【0092】
トレンチゲート構造７０は、第２深さＤ２を有している。第２深さＤ２は、第１トレンチ分離構造６０の第１深さＤ１とほぼ等しくてもよい。第２深さＤ２は、第１深さＤ１以下であることが好ましい。第２深さＤ２は、第１深さＤ１未満であることが特に好ましい。
【0093】
第２深さＤ２は、１μｍ以上６μｍ以下であってもよい。第２深さＤ２は、１μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、４μｍ以上５μｍ以下、および、５μｍ以上６μｍ以下のいずれか１つの範囲に属する値を有していてもよい。第２深さＤ２は、２．５μｍ以上４．５μｍ以下であることが好ましい。
【0094】
トレンチゲート構造７０のピッチＰ１は、１．０μｍ以上２．０μｍ以下であってもよい。ピッチＰ１は、１．２μｍ以上２．０μｍ以下、１．２μｍ以上１．８μｍ以下、１．２μｍ以上１．８μｍ以下、１．０μｍ以上１．８μｍ以下、および、１．０μｍ以上１．５μｍ以下のいずれか１つの範囲に属する値を有していてもよい。ピッチＰ１は、隣り合うトレンチゲート構造７０の中心間の距離であってもよい。
【0095】
以下、１つのトレンチゲート構造７０の内部構成が説明される。トレンチゲート構造７０は、第１トレンチ分離構造６０と同様に、ＤＴＩ（deep trench isolation）構造と称されてもよい。つまり、トレンチゲート構造７０のアスペクト比Ｄ２／Ｗ２は、１を超えて５以下であってもよい。アスペクト比Ｄ２／Ｗ２は、第２幅Ｗ２に対する第２深さＤ２の比である。アスペクト比Ｄ２／Ｗ２は、２以上であることが好ましい。
【0096】
より具体的には、トレンチゲート構造７０は、ゲートトレンチ７１、絶縁膜７２、上電極７３、下電極７４および中間絶縁膜７５を含む。つまり、トレンチゲート構造７０は、絶縁体（絶縁膜７２および中間絶縁膜７５）を挟んでゲートトレンチ７１内に上下方向に埋設された複数の電極（上電極７３および下電極７４）を含むマルチ電極構造を有している。
【0097】
ゲートトレンチ７１は、第１主面３に形成され、トレンチゲート構造７０の壁面を区画している。絶縁膜７２は、ゲートトレンチ７１の壁面を被覆している。絶縁膜７２は、上絶縁膜７６および下絶縁膜７７を含む。
【0098】
上絶縁膜７６は、ボディ領域６７の底部に対してゲートトレンチ７１の開口側の壁面を被覆している。
【0099】
上絶縁膜７６は、ボディ領域６７の底部に対してゲートトレンチ７１の底壁側の壁面を部分的に被覆している。上絶縁膜７６は、分離絶縁膜６２よりも薄い。上絶縁膜７６は、ゲート絶縁膜として形成されている。上絶縁膜７６は、酸化シリコン膜を含んでいてもよい。上絶縁膜７６は、チップ２の酸化物からなる酸化シリコン膜を含むことが好ましい。
【0100】
下絶縁膜７７は、ボディ領域６７の底部に対してゲートトレンチ７１の底壁側の壁面を被覆している。下絶縁膜７７は、上絶縁膜７６よりも厚い。下絶縁膜７７の厚さは、分離絶縁膜６２の厚さとほぼ等しくてもよい。下絶縁膜７７は、酸化シリコン膜を含んでいてもよい。下絶縁膜７７は、チップ２の酸化物からなる酸化シリコン膜を含んでいてもよいし、ＣＶＤ法によって形成された酸化シリコン膜を含んでいてもよい。
【0101】
上電極７３は、絶縁膜７２を挟んでゲートトレンチ７１の開口側に埋設されている。具体的には、上電極７３は、上絶縁膜７６を挟んでゲートトレンチ７１の開口側に埋設され、上絶縁膜７６を挟んでボディ領域６７および高濃度ドリフト領域６４に対向している。上電極７３は、導電性ポリシリコンを含んでいてもよい。
【0102】
下電極７４は、絶縁膜７２を挟んでゲートトレンチ７１の底壁側に埋設されている。具体的には、下電極７４は、下絶縁膜７７を挟んでゲートトレンチ７１の底壁側に埋設され、下絶縁膜７７を挟んで高濃度ドリフト領域６４に対向している。最外のトレンチゲート構造７０の下電極７４は、下絶縁膜７７を挟んでドリフト領域１１に対向している。
【0103】
下電極７４は、上電極７３の底部に係合するように下絶縁膜７７から上電極７３側に突出した上端部を有している。下電極７４の上端部は、第１主面３に沿う横方向に上電極７３の下端部を挟んで上絶縁膜７６に対向している。下電極７４は、導電性ポリシリコンを含んでいてもよい。
【0104】
中間絶縁膜７５は、上電極７３および下電極７４の間に介在され、ゲートトレンチ７１内において上電極７３および下電極７４を電気的に絶縁させている。中間絶縁膜７５は、上絶縁膜７６および下絶縁膜７７に連なっている。中間絶縁膜７５は、下絶縁膜７７よりも薄い。中間絶縁膜７５は、酸化シリコン膜を含んでいてもよい。中間絶縁膜７５は、下電極７４の酸化物からなる酸化シリコン膜を含むことが好ましい。
【0105】
図６および図７を参照して、半導体装置１は、各トレンチゲート構造７０の制御対象として各トレンチゲート構造７０の両サイドに形成された複数のチャネルセル７８を含む。この形態では、１つのトレンチゲート構造７０の両サイドに配置された２つのチャネルセル７８は、当該１つのトレンチゲート構造７０によって制御され、他のトレンチゲート構造７０の制御対象から外れる。
【0106】
複数のチャネルセル７８は、トレンチゲート構造７０の長手方向（第２方向Ｙ）の両端部から間隔を空けてトレンチゲート構造７０の内方部に沿う領域に形成されている。複数のチャネルセル７８は、第１主面３のうち複数のトレンチゲート構造７０の両端部に挟まれた領域からボディ領域６７を露出させている。
【0107】
複数のチャネルセル７８は、厚さ方向にボディ領域６７の一部を挟んで高濃度ドリフト領域６４に対向している。複数のチャネルセル７８は、平面視において高濃度ドリフト領域６４の周縁よりも高濃度ドリフト領域６４の内方部に形成されていることが好ましい。
【0108】
各チャネルセル７８は、ｎ型の複数のソース領域７９およびｐ型の複数のコンタクト領域８０を含む。図６では、明瞭化のため、ソース領域７９にハッチングが付されている。コンタクト領域８０は、「バックゲート領域」と称されてもよい。各ソース領域７９は、ドリフト領域１１よりも高いｎ型不純物濃度を有している。各ソース領域７９は、高濃度ドリフト領域６４よりも高いｎ型不純物濃度を有していてもよい。各ソース領域７９のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。
【0109】
複数のソース領域７９は、各トレンチゲート構造７０に沿って間隔を空けて配列されている。複数のソース領域７９は、ボディ領域６７の底部から第１主面３側に間隔を空けて形成され、絶縁膜７２（上絶縁膜７６）を挟んで上電極７３に対向している。
【0110】
各コンタクト領域８０は、ボディ領域６７よりも高いｐ型不純物濃度を有している。各コンタクト領域８０のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。複数のコンタクト領域８０は、各トレンチゲート構造７０に沿って複数のソース領域７９と交互に配列されている。複数のコンタクト領域８０は、ボディ領域６７の底部から第１主面３側に間隔を空けて形成され、絶縁膜７２（上絶縁膜７６）を挟んで上電極７３に対向している。
【0111】
１つのトレンチゲート構造７０の両サイドに形成された２つのチャネルセル７８に関して、一方のチャネルセル７８内の複数のソース領域７９は、トレンチゲート構造７０を挟んで他方のチャネルセル７８内の複数のソース領域７９に対向している。また、一方のチャネルセル７８内の複数のコンタクト領域８０は、トレンチゲート構造７０を挟んで他方のチャネルセル７８内の複数のコンタクト領域８０に対向している。
【0112】
むろん、一方のチャネルセル７８内の複数のソース領域７９は、トレンチゲート構造７０を挟んで他方のチャネルセル７８内の複数のコンタクト領域８０に対向していてもよい。また、一方のチャネルセル７８内の複数のコンタクト領域８０は、トレンチゲート構造７０を挟んで他方のチャネルセル７８内の複数のソース領域７９に対向していてもよい。
【0113】
２つのトレンチゲート構造７０の間に介在された２つのチャネルセル７８に関して、一方のチャネルセル７８内の複数のソース領域７９は、第１方向Ｘに他方のチャネルセル７８内の複数のコンタクト領域８０に接続されている。また、一方のチャネルセル７８内の複数のコンタクト領域８０は、第１方向Ｘに他方のチャネルセル７８内の複数のソース領域７９に接続されている。
【0114】
むろん、一方のチャネルセル７８内の複数のソース領域７９は、第１方向Ｘに他方のチャネルセル７８内の複数のソース領域７９に接続されていてもよい。また、一方のチャネルセル７８内の複数のコンタクト領域８０は、第１方向Ｘに他方のチャネルセル７８内の複数のコンタクト領域８０に接続されていてもよい。
【0115】
最外のトレンチゲート構造７０の両サイドに形成された２つのチャネルセル７８のうち内方側に位置するチャネルセル７８は、厚さ方向にボディ領域６７の一部を挟んでドリフト領域１１に対向している。一方、外方側に位置するチャネルセル７８は、ソース領域７９を含まず、コンタクト領域８０のみを含む。これにより、第１トレンチ分離構造６０および最外のトレンチゲート構造７０の間の領域における電流経路の形成が抑制される。
【0116】
図７を参照して、出力トランジスタ２０は、複数の単位トランジスタ２２を含む。複数の単位トランジスタ２２は、１つのトレンチゲート構造７０および当該１つのトレンチゲート構造７０の両サイドに形成された２つのチャネルセル７８をそれぞれ含む。各単位トランジスタ２２に関して、１つのトレンチゲート構造７０はユニットゲートを構成し、複数のソース領域７９（２つのチャネルセル７８）はユニットソースを構成し、ドレイン領域１０（ドリフト領域１１および高濃度ドリフト領域６４）はユニットドレインを構成している。
【0117】
出力トランジスタ２０は、図３および図４に示したように、第１系統トランジスタ２１Ａおよび第２系統トランジスタ２１Ｂを含む。第１系統トランジスタ２１Ａは、複数の単位トランジスタ２２から個別制御対象として系統化（グループ化）された複数の単位トランジスタ２２を含む。第２系統トランジスタ２１Ｂは、第１系統トランジスタ２１Ａ以外の複数の単位トランジスタ２２から個別制御対象として系統化（グループ化）された複数の単位トランジスタ２２を含む。
【0118】
出力トランジスタ２０は、この形態では、出力領域６に設けられた複数のブロック領域８１を含む。複数のブロック領域８１は、複数の第１ブロック領域８１Ａおよび複数の第２ブロック領域８１Ｂを含む。複数の第１ブロック領域８１Ａは、第１系統トランジスタ２１Ａ用の１つまたは複数（この形態では複数）の単位トランジスタ２２がそれぞれ配置される領域である。複数の第２ブロック領域８１Ｂは、第２系統トランジスタ２１Ｂ用の１つまたは複数（この形態では複数）の単位トランジスタ２２が配置される領域である。
【0119】
複数の第１ブロック領域８１Ａは、第１方向Ｘに間隔を空けて配列されている。各第１ブロック領域８１Ａ内の単位トランジスタ２２の個数は任意である。この形態では、各第１ブロック領域８１Ａ内に２つの単位トランジスタ２２が配置されている。各第１ブロック領域８１Ａ内の単位トランジスタ２２の個数が多くなると、各第１ブロック領域８１Ａ内の発熱量が増加する。したがって、各第１ブロック領域８１Ａ内の単位トランジスタ２２の個数は、２個以上５個以下であることが好ましい。
【0120】
複数の第２ブロック領域８１Ｂは、１つの第１ブロック領域８１Ａを挟み込むように第１方向Ｘに沿って複数の第１ブロック領域８１Ａと交互に配列されている。これにより、複数の第１ブロック領域８１Ａに起因する発熱箇所を複数の第２ブロック領域８１Ｂによって間引くことができると同時に、複数の第２ブロック領域８１Ｂに起因する発熱箇所を複数の第１ブロック領域８１Ａによって間引くことができる。
【0121】
各第２ブロック領域８１Ｂ内の単位トランジスタ２２の個数は任意である。この形態では、各第２ブロック領域８１Ｂ内に２つの単位トランジスタ２２が配置されている。各第２ブロック領域８１Ｂ内の単位トランジスタ２２の個数が多くなると、各第２ブロック領域８１Ｂ内の発熱量が増加する。
【0122】
したがって、各第２ブロック領域８１Ｂ内の単位トランジスタ２２の個数は、２個以上５個以下であることが好ましい。出力領域６内の温度の面内ばらつきを鑑みると、第２ブロック領域８１Ｂ内の単位トランジスタ２２の個数は、第１ブロック領域８１Ａ内の単位トランジスタ２２の個数と同じであることが好ましい。
【0123】
半導体装置１は、各ブロック領域８１において系統化（グループ化）すべき複数（この形態では２つ）のトレンチゲート構造７０の両端部を接続する一対のトレンチ接続構造９０を含む。すなわち、一対のトレンチ接続構造９０は、系統トランジスタ２１として系統化すべき複数のトレンチゲート構造７０の両端部をそれぞれ接続している。
【0124】
一方側のトレンチ接続構造９０は、平面視において対応する複数（この形態では２つ）のトレンチゲート構造７０の第１端部同士をアーチ状に接続している。他方側のトレンチ接続構造９０は、平面視において対応する複数（この形態では２つ）のトレンチゲート構造７０の第２端部同士をアーチ状に接続している。
【0125】
具体的には、一方側のトレンチ接続構造９０は、第１方向Ｘに延びる第１部分、および、第２方向Ｙに延びる複数（この形態では２つ）の第２部分を有している。第１部分は、平面視において複数のトレンチゲート構造７０の第１端部に対向している。複数の第２部分は、複数の第１端部に接続されるように第１部分から複数の第１端部に向けて延びている。
【0126】
他方側のトレンチ接続構造９０は、第１方向Ｘに延びる第１部分、および、第２方向Ｙに延びる複数（この形態では２つ）の第２部分を有している。第１部分は、平面視において複数のトレンチゲート構造７０の第２端部に対向している。複数の第２部分は、複数の第２端部に接続されるように第１部分から複数の第２端部に向けて延びている。複数のトレンチ接続構造９０は、各ブロック領域８１内において複数のトレンチゲート構造７０と１つの環状または梯子状のトレンチ構造を構成している。
【0127】
複数のトレンチ接続構造９０は、第１トレンチ分離構造６０および高濃度ドリフト領域６４から間隔を空けて第１トレンチ分離構造６０および高濃度ドリフト領域６４の間の領域に形成されている。複数のトレンチ接続構造９０は、ドリフト領域１１の底部から第１主面３側に間隔を空けて形成され、ドリフト領域１１の一部を挟んでドレイン領域１０に対向している。
【0128】
複数のトレンチ接続構造９０は、トレンチゲート構造７０とほぼ等しい幅およびほぼ等しい深さで形成されていてもよい。むろん、トレンチ接続構造９０の第１部分および第２部分は、互いに異なる幅を有していてもよい。たとえば、トレンチ接続構造９０の第２部分は、トレンチ接続構造９０の第１部分よりも幅狭に形成されていてもよい。
【0129】
この場合、第１部分は第１トレンチ分離構造６０の幅とほぼ等しい幅を有し、第２部分はトレンチゲート構造７０の幅とほぼ等しい幅を有していてもよい。さらにこの場合、第１部分は第１トレンチ分離構造６０の深さとほぼ等しい深さを有し、第２部分はトレンチゲート構造７０の深さとほぼ等しい深さを有していてもよい。
【0130】
他方側のトレンチ接続構造９０は、トレンチゲート構造７０の第２端部に接続されている点を除き、一方側のトレンチ接続構造９０と同様の構造を有している。以下、一方側のトレンチ接続構造９０の構成が説明され、他方側のトレンチ接続構造９０の構成についての説明は省略される。
【0131】
トレンチ接続構造９０は、接続トレンチ９１、接続絶縁膜９２および接続電極９３を含む。接続トレンチ９１は、第１主面３に形成され、トレンチ接続構造９０の壁面を区画している。接続トレンチ９１は、複数のゲートトレンチ７１に接続されている。
【0132】
接続絶縁膜９２は、接続トレンチ９１の壁面を被覆している。接続絶縁膜９２は、接続トレンチ９１およびゲートトレンチ７１の連通部において上絶縁膜７６、下絶縁膜７７および中間絶縁膜７５に接続されている。接続絶縁膜９２は、上絶縁膜７６よりも厚い。接続絶縁膜９２の厚さは、下絶縁膜７７の厚さとほぼ等しくてもよい。接続絶縁膜９２は、酸化シリコン膜を含んでいてもよい。接続絶縁膜９２は、チップ２の酸化物からなる酸化シリコン膜を含んでいてもよいし、ＣＶＤ法によって形成された酸化シリコン膜を含んでいてもよい。
【0133】
接続電極９３は、接続絶縁膜９２を挟んで接続トレンチ９１に埋設され、接続絶縁膜９２を挟んでドリフト領域１１およびボディ領域６７に対向している。接続電極９３は、接続トレンチ９１およびゲートトレンチ７１の連通部において下電極７４に接続され、中間絶縁膜７５によって上電極７３から電気的に絶縁されている。接続電極９３は、下電極７４がゲートトレンチ７１内から接続トレンチ９１内に引き出された引き出し部からなる。接続電極９３は、導電性ポリシリコンを含んでいてもよい。
【0134】
半導体装置１は、出力領域６において第１主面３を選択的に被覆する主面絶縁膜９４を含む。主面絶縁膜９４は、絶縁膜７２（上絶縁膜７６）および接続絶縁膜９２に接続され、分離電極６３、上電極７３および接続電極９３を露出させている。
【0135】
主面絶縁膜９４は、分離絶縁膜６２よりも薄い。主面絶縁膜９４は、下絶縁膜７７よりも薄い。主面絶縁膜９４は、接続絶縁膜９２よりも薄い。主面絶縁膜９４は、上絶縁膜７６とほぼ等しい厚さを有していてもよい。主面絶縁膜９４は、酸化シリコン膜を含んでいてもよい。主面絶縁膜９４は、チップ２の酸化物からなる酸化シリコン膜を含むことが好ましい。
【0136】
半導体装置１は、出力領域６の内外において第１主面３を選択的に被覆するフィールド絶縁膜９５を含む。フィールド絶縁膜９５は、主面絶縁膜９４よりも厚い。フィールド絶縁膜９５は、上絶縁膜７６よりも厚い。フィールド絶縁膜９５は、分離絶縁膜６２とほぼ等しい厚さを有していてもよい。フィールド絶縁膜９５は、酸化シリコン膜を含んでいてもよい。フィールド絶縁膜９５は、チップ２の酸化物からなる酸化シリコン膜を含んでいてもよいし、ＣＶＤ法によって形成された酸化シリコン膜を含んでいてもよい。
【0137】
フィールド絶縁膜９５は、出力領域６内において第１トレンチ分離構造６０の内壁に沿って第１主面３を被覆し、分離絶縁膜６２、接続絶縁膜９２および主面絶縁膜９４に接続されている。フィールド絶縁膜９５は、出力領域６外において第１トレンチ分離構造６０の外壁に沿って第１主面３を被覆し、分離絶縁膜６２に接続されている。
【0138】
前述の層間絶縁層１２は、出力領域６において、第１トレンチ分離構造６０、トレンチゲート構造７０、トレンチ接続構造９０、主面絶縁膜９４およびフィールド絶縁膜９５を被覆している。
【0139】
半導体装置１は、層間絶縁層１２内に配置された複数のゲート配線９６を含む。複数のゲート配線９６は、出力領域６および制御領域７に引き回され、出力領域６において出力トランジスタ２０に電気的に接続され、制御領域７において制御回路２３（ゲート制御回路２４）に電気的に接続されている。複数のゲート配線９６は、制御回路２３（ゲート制御回路２４）で生成された複数のゲート信号を出力トランジスタ２０に個別的に伝達する。
【0140】
複数のゲート配線９６は、第１系統ゲート配線９６Ａおよび第２系統ゲート配線９６Ｂを含む。第１系統ゲート配線９６Ａは、第１系統トランジスタ２１Ａにゲート信号を個別的に伝達する。第１系統ゲート配線９６Ａは、層間絶縁層１２内に配置された複数のビア電極９７を介して第１系統トランジスタ２１Ａ用の複数のトレンチゲート構造７０に電気的に接続されている。具体的には、第１系統ゲート配線９６Ａは、複数のビア電極９７を介して対応する複数の上電極７３および複数の接続電極９３に電気的に接続されている。
【0141】
つまり、第１系統トランジスタ２１Ａ用の上電極７３および下電極７４は、同一のゲート信号によって同時にオンオフ制御される。これにより、上電極７３および下電極７４の間の電圧降下が抑制され、不所望な電界集中が抑制される。その結果、当該電界集中に起因する耐圧（ブレークダウン電圧）の低下が抑制される。
【0142】
第２系統ゲート配線９６Ｂは、第１系統ゲート配線９６Ａから電気的に独立して第２系統トランジスタ２１Ｂにゲート信号を個別的に伝達する。第２系統ゲート配線９６Ｂは、層間絶縁層１２内に配置された複数のビア電極９７を介して第２系統トランジスタ２１Ｂ用の複数のトレンチゲート構造７０に電気的に接続されている。具体的には、第２系統ゲート配線９６Ｂは、複数のビア電極９７を介して対応する複数の上電極７３および複数の接続電極９３に電気的に接続されている。
【0143】
つまり、第２系統トランジスタ２１Ｂ用の上電極７３および下電極７４は、同一のゲート信号によって同時にオンオフ制御される。これにより、上電極７３および下電極７４の間の電圧降下が抑制され、不所望な電界集中が抑制される。その結果、当該電界集中に起因する耐圧（ブレークダウン電圧）の低下が抑制される。
【0144】
半導体装置１は、層間絶縁層１２内に配置されたソース配線９８を含む。ソース配線９８は、ソース端子１３、第１トレンチ分離構造６０および複数のチャネルセル７８に電気的に接続されている。具体的には、ソース配線９８は、層間絶縁層１２内に配置された複数のビア電極９７を介して第１トレンチ分離構造６０および複数のチャネルセル７８に電気的に接続されている。
【0145】
各チャネルセル７８用のビア電極９７は、隣接した２つのチャネルセル７８に跨るように配置され、平面視において各チャネルセル７８に沿って延びる帯状に形成されている。これにより、ソース端子１３は、全ての系統トランジスタ２１のシステムソース（単位トランジスタ２２のユニットソース）に電気的に接続されている。
【0146】
［ＳＴＩ構造を有する素子］
以下、図１３～図１５を参照して、制御領域７側のロジック回路３２が形成された第１回路領域１０１の構成が説明される。図１３は、図１に示すロジック回路３２が形成された第１回路領域１０１を示す平面図である。図１４は、図１３の第１回路領域１０１の模式的な断面図である。図１４は、図１３の平面図の特定の切断線における断面を示しているものではなく、第１回路領域１０１における各構成の断面構造を模式的に示す図である。図１５は、図１４の領域XVの拡大図である。第１回路領域１０１は、ロジック回路領域と称されてもよい。
以下、図１３～図１５を参照して、制御領域７側のロジック回路３２が形成された第１回路領域１０１の構成が説明される。図１３は、図１に示すロジック回路３２が形成された第１回路領域１０１を示す平面図である。図１４は、図１３の第１回路領域１０１の模式的な断面図である。図１４は、図１３の平面図の特定の切断線における断面を示しているものではなく、第１回路領域１０１における各構成の断面構造を模式的に示す図である。図１５は、図１４の領域XVの拡大図である。第１回路領域１０１は、ロジック回路領域と称されてもよい。
【0147】
図１３～図１５を参照して、半導体装置１は、制御領域７において第１主面３に区画された第１回路領域１０１を含む。第１回路領域１０１は、出力領域６とは異なる電圧（電位）が印加される領域であり、複数種の電子回路（回路デバイス）のうちの一つの回路を構成する第１ＣＭＩＳトランジスタの一例としてのＣＭＩＳ１０１ａが形成された領域である。
【0148】
ＣＭＩＳ１０１ａは、具体的には、相補的に接続されたｎ型の第１ＭＩＳＦＥＴ１０２（第１ｎ型チャネルＭＩＳトランジスタ）およびｐ型の第２ＭＩＳＦＥＴ１０３（第１ｐ型チャネルＭＩＳトランジスタ）を含む。第１ＭＩＳＦＥＴ１０２は、出力トランジスタ２０とは異なる電圧印加条件で駆動制御される。第２ＭＩＳＦＥＴ１０３は、出力トランジスタ２０および第１ＭＩＳＦＥＴ１０２とは異なる電圧印加条件で駆動制御される。なお、ｎ型の第１ＭＩＳＦＥＴ１０２およびｐ型の第２ＭＩＳＦＥＴ１０３は、この実施形態のように相補的に組み合わせられていてもよいし、互いに独立した素子として形成されていてもよい。
【0149】
第１ＭＩＳＦＥＴ１０２および第２ＭＩＳＦＥＴ１０３の定格電圧（第１定格電圧）は、たとえば、１．０Ｖ以上８．０Ｖ以下であってもよい。
【0150】
第１ＭＩＳＦＥＴ１０２および第２ＭＩＳＦＥＴ１０３の定格電圧は、第１ＭＩＳＦＥＴ１０２および第２ＭＩＳＦＥＴ１０３のソース－ドレイン間に印加される電圧の最大許容値の範囲で定義してもよい。第１ＭＩＳＦＥＴ１０２および第２ＭＩＳＦＥＴ１０３の定格電圧は、第１ＭＩＳＦＥＴ１０２および第２ＭＩＳＦＥＴ１０３のの耐圧と称されてもよい。
【0151】
以下、第１回路領域１０１内の具体的な構造について説明する。
【0152】
半導体装置１は、第１主面３において第１回路領域１０１を区画する第２トレンチ分離構造１０４（second trench separation structure）を含む。第１回路領域１０１は、出力領域６とは異なる電圧印加条件で制御されるデバイス領域である。第２トレンチ分離構造１０４は、ＤＴＩ（deep trench isolation）構造と称されてもよい。
【0153】
第２トレンチ分離構造１０４は、平面視において第１主面３の一部の領域を取り囲む環状に形成され、所定形状の第１回路領域１０１を区画している。第２トレンチ分離構造１０４は、この形態では、平面視において第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）に平行な４辺を有する四角環状に形成され、四角形状の第１回路領域１０１を区画している。第２トレンチ分離構造１０４の平面形状は任意であり、多角環状に形成されていてもよい。第１回路領域１０１は、第２トレンチ分離構造１０４の平面形状に応じて多角形状に区画されていてもよい。
【0154】
第２トレンチ分離構造１０４は、第１トレンチ分離構造６０と同様に、分離幅Ｗ１および分離深さＤ１（つまりアスペクト比Ｄ１／Ｗ１）を有している。第２トレンチ分離構造１０４の底壁は、基板領域１５８の底部に対して１μｍ以上５μｍ以下の間隔を空けて形成されていることが特に好ましい。基板領域１５８は、前述のドリフト領域１１に一体的につながっており、ｎ型のエピタキシャル層（Ｓｉエピタキシャル層）によって形成されている。
【0155】
第２トレンチ分離構造１０４は、第１方向Ｘに延びる部分および第２方向Ｙに延びる部分を円弧状に接続する角部を有している。この形態では、第２トレンチ分離構造１０４の四隅が、円弧状に形成されている。つまり、第１回路領域１０１は、円弧状にそれぞれ延びる四隅を有する四角形状に区画されている。第２トレンチ分離構造１０４の角部は、円弧方向に沿って一定の分離幅Ｗ１を有していることが好ましい。
【0156】
第２トレンチ分離構造１０４は、第１トレンチ分離構造６０と同様に、分離トレンチ６１、分離絶縁膜６２および分離電極６３を含むシングル電極構造を有している。第２トレンチ分離構造１０４の「分離トレンチ６１」、「分離絶縁膜６２」および「分離電極６３」は、それぞれ「第２分離トレンチ」、「第２分離絶縁膜」および「第２分離電極」と称されてもよい。第２トレンチ分離構造１０４の分離トレンチ６１、分離絶縁膜６２および分離電極６３についての説明は、第１トレンチ分離構造６０の分離トレンチ６１、分離絶縁膜６２および分離電極６３についての説明が適用されるため、省略する。
【0157】
第１回路領域１０１において第１主面３の表層部には、第１ウェル領域１１４が形成されている。第１ウェル領域１１４は、第１回路領域１０１において第１主面３の表層部の全域に形成され、第２トレンチ分離構造１０４に接している。
【0158】
第１ウェル領域１１４の表層部には、第１コンタクト領域１２２が形成されている。第１コンタクト領域１２２は、「第１バックゲート領域」、「ガードリング領域」と称されてもよい。第１コンタクト領域１２２は、第１ウェル領域１１４のｐ型不純物濃度を超えるｐ型不純物濃度を有している。第１コンタクト領域１２２は、第２トレンチ分離構造１０４から間隔を空けて形成されている。
【0159】
図１３を参照して、第１コンタクト領域１２２は、平面視環状に形成されていることが好ましい。なお、第１コンタクト領域１２２は、環状に形成されていなくてもよい。
【0160】
図１４を参照して、第１回路領域１０１において第１主面３の表層部には、第２ウェル領域１１５が形成されている。第２ウェル領域１１５は、第１ウェル領域１１４の底部から第２主面４へ向かって選択的に突出した不純物領域である。第２ウェル領域１１５は、第１ＭＩＳＦＥＴ１０２および第２ＭＩＳＦＥＴ１０３に跨って形成されている。第２ウェル領域１１５の端部１１６は、第２トレンチ分離構造１０４から内側に離れている。第２ウェル領域１１５の端部１１６と第２トレンチ分離構造１０４との間には、基板領域１５８の一部が介在されていてもよい。
【0161】
半導体装置１は、さらに、第１回路領域１０１の第１主面３に、第１ＭＩＳ領域１０５を区画する第１素子分離構造１０６を含む。第１素子分離構造１０６は、ＳＴＩ（shallow trench isolation）構造と称されてもよい。第１ＭＩＳ領域１０５は、「第１アクティブ領域」、「ｎ側アクティブ領域」と称されてもよい。
【0162】
第１素子分離構造１０６は、平面視において第１主面３の一部の領域を取り囲む環状に形成され、所定形状の第１ＭＩＳ領域１０５を区画している。第１素子分離構造１０６は、この形態では、平面視において第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）に平行な４辺を有する四角環状に形成され、四角形状の第１ＭＩＳ領域１０５を区画している。第１素子分離構造１０６の平面形状は任意であり、多角環状に形成されていてもよい。第１ＭＩＳ領域１０５は、第１素子分離構造１０６の平面形状に応じて多角形状に区画されていてもよい。
【0163】
第１素子分離構造１０６は、分離トレンチ１０７および埋設絶縁体１０８を含む。分離トレンチ１０７は、第１主面３に形成され、第１素子分離構造１０６の壁面を区画している。埋設絶縁体１０８は、分離トレンチ１０７の底部から開口端に至るまで幅方向全体にわたって埋設されている。分離トレンチ１０７は、埋設絶縁体１０８に埋め戻されている。埋設絶縁体１０８は、チップ２の酸化物からなる酸化シリコン膜を含んでいてもよいし、ＣＶＤ法によって形成された酸化シリコン膜を含んでいてもよい。
【0164】
図１５を参照して、第１ＭＩＳ領域１０５の幅Ｗ１および第１素子分離構造１０６の幅Ｗ２を含む第１ＭＩＳＦＥＴ１０２の素子構造の幅ＷＥ１は、１μｍ未満であってもよい。幅ＷＥは、図１５に示す断面視において、一対の第１素子分離構造１０６の分離トレンチ１０７の開口端の幅Ｗ２と、一対の第１素子分離構造１０６に挟まれた第１ＭＩＳ領域１０５の幅Ｗ１とを足した幅であってもよい。たとえば、第１ＭＩＳ領域１０５の幅Ｗ１が０．１５μｍ以上０．３μｍ以下であり、各分離トレンチ１０７の幅Ｗ２が０．２μｍ以上０．４μｍであってもよい。
【0165】
第１素子分離構造１０６の外側には、第１外側領域１０９が形成されている。第１外側領域１０９は、第１素子分離構造１０６と、第１素子分離構造１０６を取り囲む第１外側分離構造１１０との間に挟まれた領域である。第１外側分離構造１１０は、図１４では、第１ＭＩＳＦＥＴ１０２と第２ＭＩＳＦＥＴ１０３との境界部を形成する部分のみが示されている。第１外側分離構造１１０は、素子分離構造１０６と同様に、分離トレンチ１０７および埋設絶縁体１０８を含む。
【0166】
第１ＭＩＳ領域１０５において、第１主面３には、第１ゲート電極１１１が形成されている。第１ゲート電極１１１は、導電性ポリシリコンを含んでいてもよい。
【0167】
第１ゲート電極１１１とチップ２との間には、第１ゲート絶縁膜１１２が形成されている。第１ゲート絶縁膜１１２は、酸化シリコン膜を含んでいてもよい。第１ゲート絶縁膜１１２は、チップ２の酸化物からなる酸化シリコン膜を含むことが好ましい。
【0168】
第１ゲート電極１１１の周囲には、第１サイドウォール構造１１３が形成されている。第１サイドウォール構造１１３は、第１ゲート電極１１１の側面を覆うように、第１ゲート電極１１１の周囲全体にわたって連続的に形成されている。第１サイドウォール構造１１３は、酸化シリコンおよび窒化シリコンのうちの少なくとも１つを含む。第１サイドウォール構造１１３は、この形態では、酸化シリコンを含む。第１サイドウォール構造１１３は、窒化シリコンを含んでいてもよい。つまり、第１サイドウォール構造１１３は、第１ゲート絶縁膜１１２とは異なる絶縁体を含んでいてもよい。
【0169】
第１ウェル領域１１４の表層部には、間隔を開けて一対のｎ型の第１ソース領域１１７およびｎ型の第１ドレイン領域１１８が形成されている。第１ソース領域１１７および第１ドレイン領域１１８は、第１ウェル領域１１４のｐ型不純物濃度を超えるｎ型不純物濃度を有している。図１３を参照して、第１ソース領域１１７および第１ドレイン領域１１８は、第２方向Ｙに沿って互いに平行に延びている。第１ソース領域１１７および第１ドレイン領域１１８は、平面視において、第２方向Ｙに沿って長い同じ大きさの長方形状に形成されていてもよい。図１４を参照して、第１ソース領域１１７および第１ドレイン領域１１８は、第１ゲート電極１１１に対して自己整合的に形成されている。
【0170】
第１ＭＩＳ領域１０５において、一対の第１ソース領域１１７と第１ドレイン領域１１８との間のｐ型領域は、第１チャネル領域１２１である。この第１チャネル領域１２１には、第１ゲート絶縁膜１１２を挟んで第１ゲート電極１１１が対向している。第１チャネル領域１２１は、第１ウェル領域１１４の一部で形成されている。
【0171】
半導体装置１は、第１ＭＩＳ領域１０５および第１外側領域１０９において第１主面３を被覆する前述の層間絶縁層１２を含む。半導体装置１は、層間絶縁層１２内に形成された１つまたは複数の第１ドレイン配線１２３を含む。１つまたは複数の第１ドレイン配線１２３は、層間絶縁層１２内に形成された配線層からなる。１つまたは複数の第１ドレイン配線１２３は、層間絶縁層１２内に選択的に引き回され、第１ビア電極１２６を介して第１ドレイン領域１１８に電気的に接続されている。
【0172】
半導体装置１は、層間絶縁層１２内に形成された１つまたは複数の第１ソース配線１２４を含む。１つまたは複数の第１ソース配線１２４は、層間絶縁層１２内に形成された配線層からなる。１つまたは複数の第１ソース配線１２４は、層間絶縁層１２内に選択的に引き回され、第１ビア電極１２６を介して、分離電極６３、第１ソース領域１１７および第１コンタクト領域１２２に電気的に接続されている。
【0173】
半導体装置１は、層間絶縁層１２内に形成された１つまたは複数の第１ゲート配線１２５を含む。１つまたは複数の第１ゲート配線１２５は、層間絶縁層１２内に形成された配線層からなる。１つまたは複数の第１ゲート配線１２５は、層間絶縁層１２内に選択的に引き回され、第１ビア電極１２６を介して、第１ゲート電極１１１に電気的に接続されている。
【0174】
図１４を参照して、第１回路領域１０１において第１ウェル領域１１４の一部には、第１ウェル領域１１４が存在しない空白領域１５７が形成されている。この空白領域１５７には、第２ウェル領域１１５が入り込み、第１主面３から露出している。
【0175】
空白領域１５７において第２ウェル領域１１５の表層部には、第３ウェル領域１４４が形成されている。第３ウェル領域１４４は、第１ウェル領域１１４から内側に離れて形成されている。第３ウェル領域１４４の底部は、第２トレンチ分離構造１０４の中間部に対して第１主面３側の領域に形成されている。
【0176】
空白領域１５７において第２ウェル領域１１５の表層部には、さらに、第４ウェル領域１４５が形成されている。第４ウェル領域１４５は、第３ウェル領域１４４の底部から第２主面４へ向かって選択的に突出した不純物領域である。第４ウェル領域１４５は、第１ウェル領域１１４から内側に離れて形成されている。第４ウェル領域１４５は、第３ウェル領域１４４の側部を被覆する端部１４６を有している。第４ウェル領域１４５の端部１４６と第１ウェル領域１１４との間には、第２ウェル領域１１５の一部が介在されていてもよい。第４ウェル領域１４５は、第２トレンチ分離構造１０４の底壁に対して第１主面３側の領域に形成されている。
【0177】
半導体装置１は、さらに、第１回路領域１０１の第１主面３に、第１アクティブ領域の一例としての第２ＭＩＳ領域１３５を区画する第２素子分離構造１３６を含む。第２素子分離構造１３６は、ＳＴＩ（shallow trench isolation）構造と称されてもよい。第２ＭＩＳ領域１３５は、「第２アクティブ領域」、「ｐ側アクティブ領域」と称されてもよい。
【0178】
第２素子分離構造１３６は、平面視において第１主面３の一部の領域を取り囲む環状に形成され、所定形状の第２ＭＩＳ領域１３５を区画している。第２素子分離構造１３６は、この形態では、平面視において第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）に平行な４辺を有する四角環状に形成され、四角形状の第２ＭＩＳ領域１３５を区画している。第２素子分離構造１３６の平面形状は任意であり、多角環状に形成されていてもよい。第２ＭＩＳ領域１３５は、第２素子分離構造１３６の平面形状に応じて多角形状に区画されていてもよい。
【0179】
第２素子分離構造１３６は、分離トレンチ１３７および埋設絶縁体１３８を含む。分離トレンチ１３７は、第１主面３に形成され、第２素子分離構造１３６の壁面を区画している。埋設絶縁体１３８は、分離トレンチ１３７の底部から開口端に至るまで幅方向全体にわたって埋設されている。分離トレンチ１３７は、埋設絶縁体１３８に埋め戻されている。埋設絶縁体１３８は、チップ２の酸化物からなる酸化シリコン膜を含んでいてもよいし、ＣＶＤ法によって形成された酸化シリコン膜を含んでいてもよい。
【0180】
図示は省略するが、第２ＭＩＳ領域１３５の幅および第２素子分離構造１３６の幅は、それぞれ、図１５の幅Ｗ１および幅Ｗ２に相当していてもよい。したがって、第２ＭＩＳＦＥＴ１０３の素子構造の幅は、図１５に示す第１ＭＩＳＦＥＴ１０２の素子構造の幅ＷＥ１と同じ（たとえば、１μｍ未満）であってもよい。
【0181】
第２素子分離構造１３６の外側には、第２外側領域１３９が形成されている。第２外側領域１３９は、第２素子分離構造１３６と、第２素子分離構造１３６を取り囲む第２外側分離構造１４０との間に挟まれた領域である。第２外側分離構造１４０は、図１４では、第１ＭＩＳＦＥＴ１０２と第２ＭＩＳＦＥＴ１０３との境界部を形成する部分のみが示されている。第２外側分離構造１４０は、第１外側領域１０９と第２外側領域１３９との間において、第１外側分離構造１１０と一体的に形成されている。
【0182】
第２ＭＩＳ領域１３５において、第１主面３には、第２ゲート電極１４１が形成されている。第２ゲート電極１４１は、導電性ポリシリコンを含んでいてもよい。
【0183】
第２ゲート電極１４１とチップ２との間には、第２ゲート絶縁膜１４２が形成されている。第２ゲート絶縁膜１４２は、酸化シリコン膜を含んでいてもよい。第２ゲート絶縁膜１４２は、チップ２の酸化物からなる酸化シリコン膜を含むことが好ましい。
【0184】
第２ゲート電極１４１の周囲には、第２サイドウォール構造１４３が形成されている。第２サイドウォール構造１４３は、第２ゲート電極１４１の側面を覆うように、第２ゲート電極１４１の周囲全体にわたって連続的に形成されている。第２サイドウォール構造１４３は、酸化シリコンおよび窒化シリコンのうちの少なくとも１つを含む。第２サイドウォール構造１４３は、この形態では、酸化シリコンを含む。第２サイドウォール構造１４３は、窒化シリコンを含んでいてもよい。つまり、第２サイドウォール構造１４３は、第２ゲート絶縁膜１４２とは異なる絶縁体を含んでいてもよい。
【0185】
第３ウェル領域１４４の表層部には、間隔を開けて一対のｎ型の第２ソース領域１４７およびｎ型の第２ドレイン領域１４８が形成されている。第２ソース領域１４７および第２ドレイン領域１４８は、第３ウェル領域１４４のｎ型不純物濃度を超えるｐ型不純物濃度を有している。図１３を参照して、第２ソース領域１４７および第２ドレイン領域１４８は、第２方向Ｙに沿って互いに平行に延びている。第２ソース領域１４７および第２ドレイン領域１４８は、平面視において、第２方向Ｙに沿って長い同じ大きさの長方形状に形成されていてもよい。図１４を参照して、第２ソース領域１４７および第２ドレイン領域１４８は、第２ゲート電極１４１に対して自己整合的に形成されている。
【0186】
第２ＭＩＳ領域１３５において、一対の第２ソース領域１４７と第２ドレイン領域１４８との間のｎ型領域は、第２チャネル領域１５１である。この第２チャネル領域１５１には、第２ゲート絶縁膜１４２を挟んで第２ゲート電極１４１が対向している。第２チャネル領域１５１は、第３ウェル領域１４４の一部で形成されている。
【0187】
第２外側領域１３９において第３ウェル領域１４４の表層部には、第２コンタクト領域１５２が形成されている。第２コンタクト領域１５２は、「第２バックゲート領域」と称されてもよい。第２コンタクト領域１５２は、第３ウェル領域１４４のｎ型不純物濃度を超えるｎ型不純物濃度を有している。第２コンタクト領域１５２は、第２トレンチ分離構造１０４から間隔を空けて形成されている。第２コンタクト領域１５２は、第２トレンチ分離構造１０４に接していてもよい。
【0188】
半導体装置１は、第２ＭＩＳ領域１３５および第２外側領域１３９において第１主面３を被覆する前述の層間絶縁層１２を含む。半導体装置１は、層間絶縁層１２内に形成された１つまたは複数の第２ドレイン配線１５３を含む。１つまたは複数の第２ドレイン配線１５３は、層間絶縁層１２内に形成された配線層からなる。１つまたは複数の第２ドレイン配線１５３は、層間絶縁層１２内に選択的に引き回され、第２ビア電極１５６を介して第２ドレイン領域１４８に電気的に接続されている。図１３を参照して、第２ドレイン配線１５３および第１ドレイン配線１２３は共通配線であり、これにより、第１ドレイン領域１１８と第２ドレイン領域１４８とが互いに電気的に接続されている。
【0189】
半導体装置１は、層間絶縁層１２内に形成された１つまたは複数の第２ソース配線１５４を含む。１つまたは複数の第２ソース配線１５４は、層間絶縁層１２内に形成された配線層からなる。１つまたは複数の第２ソース配線１５４は、層間絶縁層１２内に選択的に引き回され、第２ビア電極１５６を介して、第２ソース領域１４７および第２コンタクト領域１５２に電気的に接続されている。
【0190】
半導体装置１は、層間絶縁層１２内に形成された１つまたは複数の第２ゲート配線１５５を含む。１つまたは複数の第２ゲート配線１５５は、層間絶縁層１２内に形成された配線層からなる。１つまたは複数の第２ゲート配線１５５は、層間絶縁層１２内に選択的に引き回され、第２ビア電極１５６を介して、第２ゲート電極１４１に電気的に接続されている。図１３を参照して、第２ゲート配線１５５および第１ゲート配線１２５は共通配線であり、これにより、第１ゲート電極１１１と第２ゲート電極１４１とが互いに電気的に接続されている。
【0191】
［ＬＯＣＯＳ構造を有する素子］
以下、図１６～図１９を参照して、制御領域７側の増幅回路３４が形成された第２回路領域２０１の構成が説明される。図１６は、図１に示す増幅回路３４が形成された第２回路領域２０１を示す平面図である。図１７は、図１６に示すXVII-XVII線に沿う断面図である。図１８は、図１６に示すXVIII-XVIII線に沿う断面図である。図１９は、図１７の領域XIXの拡大図である。第２回路領域２０１は、増幅回路領域と称されてもよい。
以下、図１６～図１９を参照して、制御領域７側の増幅回路３４が形成された第２回路領域２０１の構成が説明される。図１６は、図１に示す増幅回路３４が形成された第２回路領域２０１を示す平面図である。図１７は、図１６に示すXVII-XVII線に沿う断面図である。図１８は、図１６に示すXVIII-XVIII線に沿う断面図である。図１９は、図１７の領域XIXの拡大図である。第２回路領域２０１は、増幅回路領域と称されてもよい。
【0192】
図１６～図１９を参照して、半導体装置１は、制御領域７において第１主面３に区画された第２回路領域２０１を含む。第２回路領域２０１は、出力領域６とは異なる電圧（電位）が印加される領域であり、複数種の電子回路（回路デバイス）のうちの一つの回路を構成する第２ＣＭＩＳトランジスタの一例としてのＣＭＩＳ２０１ａが形成された領域である。
【0193】
ＣＭＩＳ２０１ａは、具体的には、相補的に接続されたｎ型の第１ＭＩＳＦＥＴ２０２（第２ｎ型チャネルＭＩＳトランジスタ）およびｐ型の第２ＭＩＳＦＥＴ２０３（第２ｐ型チャネルＭＩＳトランジスタ）を含む。第１ＭＩＳＦＥＴ２０２は、出力トランジスタ２０とは異なる電圧印加条件で駆動制御される。第２ＭＩＳＦＥＴ２０３は、出力トランジスタ２０および第１ＭＩＳＦＥＴ２０２とは異なる電圧印加条件で駆動制御される。なお、ｎ型の第１ＭＩＳＦＥＴ２０２およびｐ型の第２ＭＩＳＦＥＴ２０３は、この実施形態のように相補的に組み合わせられていてもよいし、互いに独立した素子として形成されていてもよい。
【0194】
第１ＭＩＳＦＥＴ２０２および第２ＭＩＳＦＥＴ２０３の定格電圧（第２定格電圧）は、たとえば、前述の第１ＭＩＳＦＥＴ１０２および第２ＭＩＳＦＥＴ１０３の定格電圧よりも高くてもよい。第１ＭＩＳＦＥＴ２０２および第２ＭＩＳＦＥＴ２０３の定格電圧は、たとえば、３０Ｖ以上５０Ｖ以下であってもよい。
【0195】
第１ＭＩＳＦＥＴ２０２および第２ＭＩＳＦＥＴ２０３の定格電圧は、第１ＭＩＳＦＥＴ２０２および第２ＭＩＳＦＥＴ２０３のソース－ドレイン間に印加される電圧の最大許容値の範囲で定義してもよい。第１ＭＩＳＦＥＴ２０２および第２ＭＩＳＦＥＴ２０３の定格電圧は、第１ＭＩＳＦＥＴ２０２および第２ＭＩＳＦＥＴ２０３の耐圧と称されてもよい。
【0196】
以下、第２回路領域２０１内の具体的な構造について説明する。
【0197】
図１６および図１７を参照して、半導体装置１は、第２回路領域２０１の第１主面３において第１ＭＩＳ領域２０４を区画する第３トレンチ分離構造２０５（third trench separation structure）を含む。第１ＭＩＳ領域２０４は、出力領域６とは異なる電圧印加条件で制御されるデバイス領域である。第３トレンチ分離構造２０５は、ＤＴＩ（deep trench isolation）構造と称されてもよい。
【0198】
第３トレンチ分離構造２０５は、平面視において第１主面３の一部の領域を取り囲む環状に形成され、所定形状の第１ＭＩＳ領域２０４を区画している。第３トレンチ分離構造２０５は、この形態では、平面視において第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）に平行な４辺を有する四角環状に形成され、四角形状の第１ＭＩＳ領域２０４を区画している。第３トレンチ分離構造２０５の平面形状は任意であり、多角環状に形成されていてもよい。第１ＭＩＳ領域２０４は、第３トレンチ分離構造２０５の平面形状に応じて多角形状に区画されていてもよい。
【0199】
第３トレンチ分離構造２０５は、第１トレンチ分離構造６０と同様に、分離幅Ｗ１および分離深さＤ１（つまりアスペクト比Ｄ１／Ｗ１）を有している。第３トレンチ分離構造２０５の底壁は、基板領域２２６の底部に対して１μｍ以上５μｍ以下の間隔を空けて形成されていることが特に好ましい。基板領域２２６は、前述のドリフト領域１１に一体的につながっており、ｎ型のエピタキシャル層（Ｓｉエピタキシャル層）によって形成されている。
【0200】
第３トレンチ分離構造２０５は、第１方向Ｘに延びる部分および第２方向Ｙに延びる部分を円弧状に接続する角部を有している。この形態では、第３トレンチ分離構造２０５の四隅が、円弧状に形成されている。つまり、第１ＭＩＳ領域２０４は、円弧状にそれぞれ延びる四隅を有する四角形状に区画されている。第３トレンチ分離構造２０５の角部は、円弧方向に沿って一定の分離幅Ｗ１を有していることが好ましい。
【0201】
第３トレンチ分離構造２０５は、第１トレンチ分離構造６０と同様に、分離トレンチ６１、分離絶縁膜６２および分離電極６３を含むシングル電極構造を有している。第３トレンチ分離構造２０５の「分離トレンチ６１」、「分離絶縁膜６２」および「分離電極６３」は、それぞれ「第３分離トレンチ」、「第３分離絶縁膜」および「第３分離電極」と称されてもよい。第３トレンチ分離構造２０５の分離トレンチ６１、分離絶縁膜６２および分離電極６３についての説明は、第１トレンチ分離構造６０の分離トレンチ６１、分離絶縁膜６２および分離電極６３についての説明が適用されるため、省略する。
【0202】
半導体装置１は、第１ＭＩＳ領域２０４において第１主面３の表層部に形成されたｐ型の第１ウェル領域２０６を含む。第１ウェル領域２０６は、第１ＭＩＳ領域２０４において第１主面３の表層部に形成され、第３トレンチ分離構造２０５に接している。第１ウェル領域２０６は、第３トレンチ分離構造２０５の底壁に対して第１主面３側の領域に形成されている。第１ウェル領域２０６の底部は、第３トレンチ分離構造２０５の中間部に対して第３トレンチ分離構造２０５の底壁側の領域に形成されている。つまり、第１ウェル領域２０６の底部は、ボディ領域６７の底部の深さ位置に対して第３トレンチ分離構造２０５の底壁側の領域に形成されている。
【0203】
第１ＭＩＳ領域２０４において第１主面３の表層部には、第２ウェル領域２２５が形成されている。第２ウェル領域２２５は、第１ウェル領域２０６の底部から第２主面４へ向かって選択的に突出した不純物領域である。
【0204】
半導体装置１は、第２ウェル領域２２５の表層部に形成されたｎ型の第３ウェル領域２０７を含む。第３ウェル領域２０７は、第３トレンチ分離構造２０５から間隔を空けて第２ウェル領域２２５の表層部に形成されている。第３ウェル領域２０７は、平面視において一方方向（第２方向Ｙ）に延びる帯状に形成されていてもよい。第３ウェル領域２０７は、第２ウェル領域２２５の底部から第１主面３側に間隔を空けて形成されている。第３ウェル領域２０７は、第１ウェル領域２０６の一部を挟んで基板領域２２６に対向している。
【0205】
半導体装置１は、第３ウェル領域２０７の表層部に形成されたｎ型の第１ドレイン領域２０８を含む。第１ドレイン領域２０８は、第３ウェル領域２０７のｎ型不純物濃度を超えるｎ型不純物濃度を有している。第１ドレイン領域２０８は、第３ウェル領域２０７の周縁から間隔を空けて第３ウェル領域２０７の表層部に形成されている。第１ドレイン領域２０８は、平面視において一方方向（第２方向Ｙ）に延びる帯状に形成されていてもよい。第１ドレイン領域２０８は、第３ウェル領域２０７の底部から第１主面３側に間隔を空けて形成されている。第１ドレイン領域２０８は、第３ウェル領域２０７の一部を挟んで第２ウェル領域２２５に対向している。
【0206】
半導体装置１は、第３ウェル領域２０７から間隔を空けて第１ウェル領域２０６の表層部に形成されたｎ型の第１ソース領域２０９を含む。第１ソース領域２０９は、第１ドレイン領域２０８のｎ型不純物濃度とほぼ等しいｎ型不純物濃度を有している。第１ソース領域２０９は、第３トレンチ分離構造２０５から間隔を空けて形成されている。第１ソース領域２０９は、平面視において一方方向（第２方向Ｙ）に延びる帯状に形成されていてもよい。第１ソース領域２０９は、第１ウェル領域２０６の底部の深さ位置から第１主面３側に間隔を空けて形成されている。
【0207】
半導体装置１は、第１ウェル領域２０６および第２ウェル領域２２５の表層部において第３ウェル領域２０７および第１ソース領域２０９の間の領域に形成された第１チャネル領域２１０を含む。第１チャネル領域２１０は、第１ＭＩＳＦＥＴ２０２のチャネルを形成している。
【0208】
半導体装置１は、第１ウェル領域２０６の表層部に形成されたｐ型の第１コンタクト領域２１１を含む。第１コンタクト領域２１１は、第１ウェル領域２０６のｐ型不純物濃度を超えるｐ型不純物濃度を有している。第１コンタクト領域２１１は、第３トレンチ分離構造２０５から間隔を空けて形成されている。第１コンタクト領域２１１は、平面視において第３トレンチ分離構造２０５に沿って延びる帯状に形成されている。第１コンタクト領域２１１は、第３ウェル領域２０７、第１ソース領域２０９を取り囲む環状に形成されていることが好ましい。第１コンタクト領域２１１は、第３トレンチ分離構造２０５に接していてもよい。
【0209】
半導体装置１は、第１ＭＩＳ領域２０４において第１主面３を部分的に被覆する第１フィールド絶縁膜２１２を含む。第１フィールド絶縁膜２１２は、この形態では、酸化シリコン膜を含む。第１フィールド絶縁膜２１２は、具体的には、ＬＯＣＯＳ（LOCal Oxidation of Silicon）法により形成され、半導体チップ２の酸化物からなる酸化シリコン膜を含む。
【0210】
第１フィールド絶縁膜２１２は、第３ウェル領域２０７を被覆している。第１フィールド絶縁膜２１２は、第１ドレイン領域２０８および第１コンタクト領域２１１の間の領域を被覆している。第１フィールド絶縁膜２１２は、第１ソース領域２０９および第１コンタクト領域２１１の間の領域を被覆している。第１フィールド絶縁膜２１２は、第３トレンチ分離構造２０５および第１コンタクト領域２１１の間の領域を被覆している。第１フィールド絶縁膜２１２は、第１ＭＩＳ領域２０４の周縁部において第３トレンチ分離構造２０５の内周壁から露出した分離絶縁膜６２に連なっている。
【0211】
第１フィールド絶縁膜２１２は、第１主面３をそれぞれ露出させる複数の第１開口２１３を含む。複数の第１開口２１３は、少なくとも１つの第１ドレイン開口２１３Ａ、少なくとも１つの第１チャネル開口２１３Ｂ、および、少なくとも１つの第１コンタクト開口２１３Ｃを含む。
【0212】
第１ドレイン開口２１３Ａは、第１ドレイン領域２０８を露出させている。第１ドレイン開口２１３Ａの個数は任意である。１つの第１ドレイン開口２１３Ａが形成されていてもよいし、複数の第１ドレイン開口２１３Ａが形成されていてもよい。第１チャネル開口２１３Ｂは、第１ソース領域２０９および第１チャネル領域２１０を露出させている。第１チャネル開口２１３Ｂは、第３ウェル領域２０７を露出させていてもよい。第１チャネル開口２１３Ｂの個数は任意である。１つの第１チャネル開口２１３Ｂが形成されていてもよいし、複数の第１チャネル開口２１３Ｂが形成されていてもよい。
【0213】
第１コンタクト開口２１３Ｃは、第１コンタクト領域２１１を露出させている。第１コンタクト開口２１３Ｃの個数は任意である。１つの第１コンタクト開口２１３Ｃが形成されていてもよいし、複数の第１コンタクト開口２１３Ｃが形成されていてもよい。この場合、複数の第１コンタクト開口２１３Ｃが第１コンタクト領域２１１に沿って間隔を空けて形成されていることが好ましい。
【0214】
複数の第１開口２１３は、平面視において四角形状にそれぞれ形成されていてもよい。つまり、複数の第１開口２１３は、平面視において一方方向（第１方向Ｘ）に延びる辺、および、一方方向に交差する交差方向（第２方向Ｙ）に延びる辺をそれぞれ有していてもよい。
【0215】
半導体装置１は、第１ＭＩＳ領域２０４において第１主面３に形成された第１隠蔽面２１４（hidden surface）および第１露出面２１５（exposed surface）を含む。第１隠蔽面２１４は、第１主面３において第１フィールド絶縁膜２１２によって被覆された部分に形成されている。第１露出面２１５は、第１主面３において第１フィールド絶縁膜２１２から露出した部分に形成されている。換言すると、第１主面３は、第１ＭＩＳ領域２０４において第１フィールド絶縁膜２１２によって区画された第１隠蔽面２１４および第１露出面２１５を含む。第１露出面２１５は、第１ＭＩＳ領域２０４におけるアクティブ領域２５０であってもよい。
【0216】
第１隠蔽面２１４は、この形態では、第１露出面２１５に対して半導体チップ２の厚さ方向（第２主面４側）に窪んでいる。第１隠蔽面２１４は、具体的には、第１フィールド絶縁膜２１２の各第１開口２１３の周縁を起点に第１露出面２１５に対して半導体チップ２の厚さ方向に一段窪んでいる。
【0217】
図１９を参照して、第１露出面２１５（アクティブ領域２５０）の幅Ｗ３および第１隠蔽面２１４（第１フィールド絶縁膜２１２）の幅Ｗ４を含む第１ＭＩＳＦＥＴ２０２の素子構造の幅ＷＥ２は、２μｍ未満であってもよい。たとえば、第１露出面２１５の幅Ｗ３が３μｍ以上７μｍ以下であり、第１隠蔽面２１４の幅Ｗ４が２μｍ以上６μｍであってもよい。
【0218】
図１９を参照して、第１フィールド絶縁膜２１２は、第１主面３に対してチップ２に埋設された埋設部２４５と、第１主面３に対して埋設部２４５の反対側に突出した突出部２４６とを一体的に含む。埋設部２４５および突出部２４６は、各第１開口２１３の周縁近傍において、それぞれ上り傾斜および下り傾斜する傾斜面２４７，２４８を有している。傾斜面２４７および傾斜面２４８が第１主面３で交わることにより、各第１開口２１３の周縁には、バーズビーク部２４９が形成されている。
【0219】
第１フィールド絶縁膜２１２の厚さＴ１は、たとえば、５００Å以上３０００Å以下であってもよい。この形態では、第１フィールド絶縁膜２１２の埋設部２４５および突出部２４６の厚さが互いに異なっている。突出部２４６の厚さＴ２は、埋設部２４５の厚さＴ３以上であってもよい。厚さＴ２≦厚さＴ３は、たとえば、半導体装置１の製造工程において、ＬＯＣＯＳ法により第１フィールド絶縁膜２１２が形成された後、第１フィールド絶縁膜２１２がエッチングに晒されて削られることに起因する。なお、プロセスの条件によっては、突出部２４６が形成されない場合がある。
【0220】
半導体装置１は、第１ＭＩＳ領域２０４において第１主面３を選択的に被覆する第１主面絶縁膜２１６を含む。第１主面絶縁膜２１６は、この形態では、シリコン窒化膜を含む。第１主面絶縁膜２１６は、第１主面３において複数の第１開口２１３から露出した部分を被覆している。つまり、第１主面絶縁膜２１６は、少なくとも第１ドレイン領域２０８、第１ソース領域２０９、第１チャネル領域２１０および第１コンタクト領域２１１を被覆している。第１主面絶縁膜２１６は、第１露出面２１５を被覆し、第１フィールド絶縁膜２１２に連なっている。第１主面絶縁膜２１６は、第１フィールド絶縁膜２１２よりも薄い。
【0221】
半導体装置１は、第１チャネル開口２１３Ｂ内において第１主面絶縁膜２１６を挟んで第１チャネル領域２１０に対向する第１ゲート電極２１７を含む。第１ゲート電極２１７は、この形態では、導電性ポリシリコンを含む。第１ゲート電極２１７には、ゲート電位が印加される。第１ゲート電極２１７は、第１チャネル領域２１０のオンオフを制御する。第１ゲート電極２１７は、具体的には、平面視において第３ウェル領域２０７、第１ソース領域２０９および第１チャネル領域２１０に対向している。
【0222】
第１ゲート電極２１７は、平面視において第１チャネル領域２１０に沿って延びる帯状に形成されている。第１ゲート電極２１７は、第１主面絶縁膜２１６の上から第１ドレイン領域２０８側に位置する第１フィールド絶縁膜２１２の上に引き出された第１引き出し部２１８を有している。第１引き出し部２１８は、第１ドレイン領域２０８から第１ソース領域２０９側に間隔を空けて形成され、第１フィールド絶縁膜２１２を挟んで第３ウェル領域２０７に対向している。第１引き出し部２１８は、ソース－ドレイン間の電界を緩和するフィールドプレートと称されてもよい。
【0223】
第１フィールド絶縁膜２１２（ＬＯＣＯＳ構造）は、フィールドプレートを支持する耐圧保持絶縁膜を含んでいてもよい。フィールドプレートは、第１ゲート電極２１７の第１引き出し部２１８に限らず、第１ゲート電極２１７から電気的かつ物理的に独立したフィールドプレートであってもよい。また、当該フィールドプレートは、電気的にフローティングされていてもよいし、ソース電位に固定されていてもよい。
【0224】
半導体装置１は、第１ゲート電極２１７の側壁を被覆する第１サイドウォール構造２１９を含む。第１サイドウォール構造２１９は、第１フィールド絶縁膜２１２および第１主面絶縁膜２１６の上に位置している。第１サイドウォール構造２１９は、酸化シリコンおよび窒化シリコンのうちの少なくとも１つを含む。第１サイドウォール構造２１９は、この形態では、酸化シリコンを含む。第１サイドウォール構造２１９は、窒化シリコンを含んでいてもよい。つまり、第１サイドウォール構造２１９は、第１フィールド絶縁膜２１２および第１主面絶縁膜２１６とは異なる絶縁体を含んでいてもよい。
【0225】
半導体装置１は、第１ＭＩＳ領域２０４において第１主面３を被覆する前述の層間絶縁層１２を含む。半導体装置１は、層間絶縁層１２内に形成された１つまたは複数の第１ドレイン配線２２０を含む。１つまたは複数の第１ドレイン配線２２０は、層間絶縁層１２内に形成された配線層からなる。１つまたは複数の第１ドレイン配線２２０は、層間絶縁層１２内に選択的に引き回され、第１ビア電極２２３を介して第１ドレイン領域２０８に電気的に接続されている。
【0226】
半導体装置１は、層間絶縁層１２内に形成された１つまたは複数の第１ソース配線２２１を含む。１つまたは複数の第１ソース配線２２１は、層間絶縁層１２内に形成された配線層からなる。１つまたは複数の第１ソース配線２２１は、層間絶縁層１２内に選択的に引き回され、第１ビア電極２２３を介して、分離電極６３、第１ソース領域２０９および第１コンタクト領域２１１に電気的に接続されている。
【0227】
半導体装置１は、層間絶縁層１２内に形成された１つまたは複数の第１ゲート配線２２２を含む。１つまたは複数の第１ゲート配線２２２は、層間絶縁層１２内に形成された配線層からなる。１つまたは複数の第１ゲート配線２２２は、層間絶縁層１２内に選択的に引き回され、第１ビア電極２２３を介して、第１ゲート電極２１７に電気的に接続されている。
【0228】
【0229】
半導体装置１は、第２ＭＩＳ領域２２４において基板領域２２６の表層部に形成されたｎ型の第４ウェル領域２２７を含む。第４ウェル領域２２７は、平面視において一方方向（第２方向Ｙ）に延びる帯状に形成されていてもよい。
【0230】
半導体装置１は、第２ＭＩＳ領域２２４において基板領域２２６の表層部に形成されたｐ型の第５ウェル領域２２８を含む。第５ウェル領域２２８は、第４ウェル領域２２７の周縁から間隔を空けて基板領域２２６の表層部に形成されている。第５ウェル領域２２８は、平面視において一方方向（第２方向Ｙ）に延びる帯状に形成されていてもよい。
【0231】
半導体装置１は、第５ウェル領域２２８の表層部に形成されたｐ型の第２ドレイン領域２２９を含む。第２ドレイン領域２２９は、第５ウェル領域２２８のｐ型不純物濃度を超えるｐ型不純物濃度を有している。第２ドレイン領域２２９は、第５ウェル領域２２８の周縁から間隔を空けて第５ウェル領域２２８の表層部に形成されている。第２ドレイン領域２２９は、平面視において一方方向（第２方向Ｙ）に延びる帯状に形成されていてもよい。第２ドレイン領域２２９は、第５ウェル領域２２８の底部から第１主面３側に間隔を空けて形成されている。
【0232】
半導体装置１は、第５ウェル領域２２８から間隔を空けて第４ウェル領域２２７の表層部に形成されたｐ型の第２ソース領域２３０を含む。第２ソース領域２３０は、第２ドレイン領域２２９のｐ型不純物濃度とほぼ同じｐ型不純物濃度を有している。第２ソース領域２３０は、平面視において一方方向（第２方向Ｙ）に延びる帯状に形成されていてもよい。
【0233】
半導体装置１は、第２ＭＩＳ領域２２４において基板領域２２６および第４ウェル領域２２７に形成された第２チャネル領域２３１を含む。第２チャネル領域２３１は、第２ＭＩＳＦＥＴ２０３のチャネルを形成している。
【0234】
半導体装置１は、第２ＭＩＳ領域２２４において基板領域２２６の表層部に形成されたｎ型の第２コンタクト領域２３２を含む。第２コンタクト領域２３２は、基板領域２２６のｎ型不純物濃度を超えるｎ型不純物濃度を有している。第２コンタクト領域２３２は、第４ウェル領域２２７および第５ウェル領域２２８を取り囲む環状に形成されていることが好ましい。
【0235】
半導体装置１は、第２ＭＩＳ領域２２４において第１主面３を部分的に被覆する第２フィールド絶縁膜２３３を含む。第２フィールド絶縁膜２３３は、この形態では、酸化シリコン膜を含む。第２フィールド絶縁膜２３３は、具体的には、半導体チップ２の酸化物からなる酸化シリコン膜を含む。
【0236】
第２フィールド絶縁膜２３３は、第４ウェル領域２２７および第５ウェル領域２２８を被覆している。第２フィールド絶縁膜２３３は、第２ドレイン領域２２９および第２コンタクト領域２３２の間の領域を被覆している。第２フィールド絶縁膜２３３は、第２ソース領域２３０および第２コンタクト領域２３２の間の領域を被覆している。
【0237】
第２フィールド絶縁膜２３３は、第１主面３をそれぞれ露出させる複数の第２開口２３４を含む。複数の第２開口２３４は、少なくとも１つの第２ドレイン開口２３４Ａ、少なくとも１つの第２チャネル開口２３４Ｂ、および、少なくとも１つの第２コンタクト開口２３４Ｃを含む。
【0238】
第２ドレイン開口２３４Ａは、第２ドレイン領域２２９を露出させている。第２ドレイン開口２３４Ａの個数は任意である。１つの第２ドレイン開口２３４Ａが形成されていてもよいし、複数の第２ドレイン開口２３４Ａが形成されていてもよい。第２チャネル開口２３４Ｂは、第２ソース領域２３０および第２チャネル領域２３１を露出させている。第２チャネル開口２３４Ｂの個数は任意である。１つの第２チャネル開口２３４Ｂが形成されていてもよいし、複数の第２チャネル開口２３４Ｂが形成されていてもよい。
【0239】
第２コンタクト開口２３４Ｃは、第２コンタクト領域２３２を露出させている。第２コンタクト開口２３４Ｃの個数は任意である。１つの第２コンタクト開口２３４Ｃが形成されていてもよいし、複数の第２コンタクト開口２３４Ｃが形成されていてもよい。この場合、複数の第２コンタクト開口２３４Ｃが第２コンタクト領域２３２に沿って間隔を空けて形成されていることが好ましい。
【0240】
複数の第２開口２３４は、平面視において四角形状にそれぞれ形成されていてもよい。つまり、複数の第２開口２３４は、平面視において一方方向（第１方向Ｘ）に延びる辺、および、一方方向に交差する交差方向（第２方向Ｙ）に延びる辺をそれぞれ有していてもよい。
【0241】
半導体装置１は、第２ＭＩＳ領域２２４において第１主面３に形成された第２隠蔽面２３５（hidden surface）および第２露出面２３６（exposed surface）を含む。第２隠蔽面２３５は、第１主面３において第２フィールド絶縁膜２３３によって被覆された部分に形成されている。第２露出面２３６は、第１主面３において第２フィールド絶縁膜２３３から露出した部分に形成されている。換言すると、第１主面３は、第２ＭＩＳ領域２２４において第２フィールド絶縁膜２３３によって区画された第２隠蔽面２３５および第２露出面２３６を含む。
【0242】
第２隠蔽面２３５は、この形態では、第２露出面２３６に対して半導体チップ２の厚さ方向（第２主面４側）に窪んでいる。第２隠蔽面２３５は、具体的には、第２フィールド絶縁膜２３３の各第２開口２３４の周縁を起点に第２露出面２３６に対して半導体チップ２の厚さ方向に一段窪んでいる。
【0243】
図示は省略するが、第２露出面２３６の幅および第２隠蔽面２３５の幅は、それぞれ、図１９に示した幅Ｗ３および幅Ｗ４と同じであってもよい。したがって、第２ＭＩＳＦＥＴ２０３の素子構造の幅は、図１９に示す第１ＭＩＳＦＥＴ２０２の素子構造の幅ＷＥ２と同じ（たとえば、２μｍ未満）であってもよい。また、第２フィールド絶縁膜２３３は、図１９の第１フィールド絶縁膜２１２と同様に、埋設部２４５および突出部２４６を有しており、それぞれの厚さＴ２，Ｔ３も同様であってもよい。
【0244】
半導体装置１は、第２ＭＩＳ領域２２４において第１主面３を選択的に被覆する第２主面絶縁膜２３７を含む。第２主面絶縁膜２３７は、この形態では、シリコン窒化膜を含む。第２主面絶縁膜２３７は、第１主面３において第２フィールド絶縁膜２３３外の領域を被覆している。第２主面絶縁膜２３７は、第２露出面２３６を被覆し、第２フィールド絶縁膜２３３に連なっている。第２主面絶縁膜２３７は、第２フィールド絶縁膜２３３よりも薄い。
【0245】
半導体装置１は、第２チャネル開口２３４Ｂ内において第２主面絶縁膜２３７を挟んで第２チャネル領域２３１に対向する第２ゲート電極２３８（主面電極）を含む。第２ゲート電極２３８は、この形態では、導電性ポリシリコンを含む。第２ゲート電極２３８には、ゲート電位が印加される。第２ゲート電極２３８は、第２チャネル領域２３１のオンオフを制御する。第２ゲート電極２３８は、具体的には、平面視において第４ウェル領域２２７、第５ウェル領域２２８、第２ソース領域２３０および第２チャネル領域２３１に対向している。
【0246】
第２ゲート電極２３８は、平面視において第２チャネル領域２３１に沿って延びる帯状に形成されている。第２ゲート電極２３８は、第２主面絶縁膜２３７の上から第２ドレイン領域２２９側に位置する第２フィールド絶縁膜２３３の上に引き出された第２引き出し部２３９を有している。第２引き出し部２３９は、第２ドレイン領域２２９から第２ソース領域２３０側に間隔を空けて形成され、第２フィールド絶縁膜２３３を挟んで第５ウェル領域２２８に対向している。第２引き出し部２３９は、ソース－ドレイン間の電界を緩和するフィールドプレートと称されてもよい。
【0247】
第２フィールド絶縁膜２３３（ＬＯＣＯＳ構造）は、フィールドプレートを支持する耐圧保持絶縁膜を含んでいてもよい。フィールドプレートは、第２ゲート電極２３８の第２引き出し部２３９に限らず、第２ゲート電極２３８から電気的かつ物理的に独立したフィールドプレートであってもよい。また、当該フィールドプレートは、電気的にフローティングされていてもよいし、ソース電位に固定されていてもよい。
【0248】
半導体装置１は、第２ゲート電極２３８の側壁を被覆する第２サイドウォール構造２４０を含む。第２サイドウォール構造２４０は、第２フィールド絶縁膜２３３および第２主面絶縁膜２３７の上に位置している。第２サイドウォール構造２４０は、酸化シリコンおよび窒化シリコンのうちの少なくとも１つを含む。第２サイドウォール構造２４０は、この形態では、酸化シリコンを含む。第２サイドウォール構造２４０は、窒化シリコンを含んでいてもよい。つまり、第２サイドウォール構造２４０は、第２フィールド絶縁膜２３３および第２主面絶縁膜２３７とは異なる絶縁体を含んでいてもよい。
【0249】
半導体装置１は、第２ＭＩＳ領域２２４において第１主面３を被覆する前述の層間絶縁層１２を含む。半導体装置１は、層間絶縁層１２内に形成された１つまたは複数の第２ドレイン配線２４１を含む。１つまたは複数の第２ドレイン配線２４１は、層間絶縁層１２内に形成された配線層からなる。１つまたは複数の第２ドレイン配線２４１は、層間絶縁層１２内に選択的に引き回され、第２ビア電極２４４を介して第２ドレイン領域２２９に電気的に接続されている。
【0250】
半導体装置１は、層間絶縁層１２内に形成された１つまたは複数の第２ソース配線２４２を含む。１つまたは複数の第２ソース配線２４２は、層間絶縁層１２内に形成された配線層からなる。１つまたは複数の第２ソース配線２４２は、層間絶縁層１２内に選択的に引き回され、第２ビア電極２４４を介して、分離電極６３、第２ソース領域２３０および第２コンタクト領域２３２に電気的に接続されている。
【0251】
半導体装置１は、層間絶縁層１２内に形成された１つまたは複数の第２ゲート配線２４３を含む。１つまたは複数の第２ゲート配線２４３は、層間絶縁層１２内に形成された配線層からなる。１つまたは複数の第２ゲート配線２４３は、層間絶縁層１２内に選択的に引き回され、第２ビア電極２４４を介して、第２ゲート電極２３８に電気的に接続されている。
【0252】
以上の通り、半導体装置１によれば、共通のチップ２に、ＤＴＩ構造である第１トレンチ分離構造６０を含む出力トランジスタ２０、ＳＴＩ構造である第１素子分離構造１０６および第２素子分離構造１３６を含むＣＭＩＳ１０１ａ、ならびにＬＯＣＯＳ構造である第１フィールド絶縁膜２１２および第２フィールド絶縁膜２３３を含むＣＭＩＳ２０１ａが混載されている。これにより、出力トランジスタ２０、ＣＭＩＳ１０１ａおよびＣＭＩＳ２０１ａのそれぞれが、所望の特性を実現することができる。
【0253】
たとえば、出力トランジスタ２０は、高いアクティブクランプ耐量、低オン抵抗等が要求される出力パワートランジスタとして好適に使用することができる。たとえば、トレンチゲート構造７０に関して、１．０μｍ以上１．５μｍ以下の狭ピッチ化を達成でき、これにより更なる低オン抵抗を実現することができる。
【0254】
たとえば、ＣＭＩＳ１０１ａは、第１ＭＩＳＦＥＴ２０２および第２ＭＩＳＦＥＴ２０３のそれぞれが１μｍ未満の幅ＷＥ１を有する微細構造であるため、ロジック回路３２に好適に使用することができる。１つ１つのＣＭＩＳ１０１ａが微細構造であるため、ロジック回路３２が大規模化しても、チップ２におけるロジック回路３２の占有面積の増加を抑制することができる。その結果、比較的小さな面積であっても、処理能力に優れるロジック回路３２を実現することができる。
【0255】
たとえば、ＣＭＩＳ２０１ａは、第１フィールド絶縁膜２１２および第２フィールド絶縁膜２３３が耐圧保持機能を有するので、比較的高い電圧を扱うアナログ回路に好適に使用することができる。たとえば、増幅回路、電源回路等のアナログ特性が重要な素子構造として好適に使用することができる。
【0256】
本開示の実施形態について説明したが、本開示は他の形態で実施することもできる。
【0257】
たとえば、前述の実施形態では、２系統の出力トランジスタ２０が示された。しかし、３系統以上の出力トランジスタ２０が採用されてもよい。この場合、３系統以上の系統を構成する系統トランジスタ用の複数のブロック領域８１が設けられると同時に、当該ブロック領域８１に対応した３系統以上のゲート配線９６が設けられる。
【0258】
前述の実施形態では、電流モニタ回路２５を有する構成が示された。電流モニタ回路２５は、複数の単位トランジスタ２２のうちの少なくとも１つの単位トランジスタ２２を利用して形成されていてもよい。
【0259】
前述の実施形態では、上電極７３および下電極７４が同電位である例が示された。しかし、下電極７４にソース電位が印加されてもよい。この場合、ソース配線９８がビア電極９７を介して接続電極９３に電気的に接続される。
【0260】
前述の実施形態では、ソース端子１３が出力端子からなり、ドレイン端子１５が電源端子からなる例が示された。しかし、ソース端子１３がグランド端子からなり、ドレイン端子１５が出力端子からなる形態が採用されてもよい。この場合、半導体装置１は、負荷（誘導性負荷Ｌ）およびグランドの間に電気的に介装されるローサイドスイッチングデバイスとなる。
【0261】
前述の実施形態では、第１導電型がｎ型であり、第２導電型がｐ型である例が示された。しかし、第１導電型がｐ型、第２導電型がｎ型であってもよい。この場合の具体的な構成は、前述の説明および添付図面において、ｎ型領域をｐ型領域に置き換えると同時に、ｐ型領域をｎ型領域に置き換えることによって得られる。
【0262】
以上、本開示の実施形態は、すべての点において例示であり限定的に解釈されるべきではなく、すべての点において変更が含まれることが意図される。
【0263】
この明細書および図面の記載から以下に付記する特徴が抽出され得る。以下、括弧内の英数字は前述の実施形態における対応構成要素等を表すが、各項目（Clause）の範囲を実施形態に限定する趣旨ではない。以下の項目に係る「半導体装置」は、必要に応じて「半導体スイッチング装置」、「半導体制御装置」、「半導体モジュール」、「電子回路」、「半導体回路」、「インテリジェントパワーデバイス」、「インテリジェントパワーモジュール」、「インテリジェントパワースイッチ」等に置き換えられてもよい。
【0264】
［付記１－１］
素子主面（３）を有する半導体チップ（２）と、
前記素子主面（３）に形成され、素子構造の一部としてＤＴＩ構造（７０）を含む第１素子（２０）と、
前記素子主面（３）に形成され、前記第１素子（２０）から分離された第２素子（１０１ａ）であって、ＳＴＩ構造（１０６，１３６）を含む第２素子（１０１ａ）と、
前記素子主面（３）に形成され、前記第１素子（２０）および前記第２素子（１０１ａ）から分離された第３素子（２０１ａ）であって、ＬＯＣＯＳ構造を含む第３素子（２０１ａ）とを含む、半導体装置（１）。
素子主面（３）を有する半導体チップ（２）と、
前記素子主面（３）に形成され、素子構造の一部としてＤＴＩ構造（７０）を含む第１素子（２０）と、
前記素子主面（３）に形成され、前記第１素子（２０）から分離された第２素子（１０１ａ）であって、ＳＴＩ構造（１０６，１３６）を含む第２素子（１０１ａ）と、
前記素子主面（３）に形成され、前記第１素子（２０）および前記第２素子（１０１ａ）から分離された第３素子（２０１ａ）であって、ＬＯＣＯＳ構造を含む第３素子（２０１ａ）とを含む、半導体装置（１）。
【0265】
この構成によれば、共通の半導体チップ（２）に、ＤＴＩ構造（７０）を含む第１素子（２０）、ＳＴＩ構造（１０６，１３６）を含む第２素子（１０１ａ）、およびＬＯＣＯＳ構造（２１２，２３３）を含む第３素子（２０１ａ）が混載されている。これにより、複数の第１～第３素子（２０，１０１ａ，２０１ａ）のそれぞれが、所望の特性を実現することができる。
【0266】
［付記１－２］
前記ＤＴＩ構造（７０）は、トレンチゲート構造（７０）を含む、付記１－１に記載の半導体装置（１）。
前記ＤＴＩ構造（７０）は、トレンチゲート構造（７０）を含む、付記１－１に記載の半導体装置（１）。
【0267】
［付記１－３］
前記トレンチゲート構造（７０）は、絶縁体（７２，７５）によって上下方向に絶縁分離されるようにゲートトレンチ（７１）内に埋設された上電極（７３）および下電極（７４）を含むマルチ電極構造を有している、付記１－２に記載の半導体装置（１）。
前記トレンチゲート構造（７０）は、絶縁体（７２，７５）によって上下方向に絶縁分離されるようにゲートトレンチ（７１）内に埋設された上電極（７３）および下電極（７４）を含むマルチ電極構造を有している、付記１－２に記載の半導体装置（１）。
【0268】
［付記１－４］
複数の前記トレンチゲート構造（７０）が、前記半導体チップ（２）の前記素子主面（３）に間隔を空けて形成され、
複数の前記トレンチゲート構造（７０）のピッチ（Ｐ１）は、１．０μｍ以上２．０μｍ以下である、付記１－２または付記１－３に記載の半導体装置（１）。
複数の前記トレンチゲート構造（７０）が、前記半導体チップ（２）の前記素子主面（３）に間隔を空けて形成され、
複数の前記トレンチゲート構造（７０）のピッチ（Ｐ１）は、１．０μｍ以上２．０μｍ以下である、付記１－２または付記１－３に記載の半導体装置（１）。
【0269】
［付記１－５］
各前記トレンチゲート構造（７０）の幅（Ｗ２）は、０．４μｍ以上２μｍ以下である、付記１－２～付記１－４のいずれか一項に記載の半導体装置（１）。
各前記トレンチゲート構造（７０）の幅（Ｗ２）は、０．４μｍ以上２μｍ以下である、付記１－２～付記１－４のいずれか一項に記載の半導体装置（１）。
【0270】
［付記１－６］
前記ＳＴＩ構造（１０６，１３６）は、前記第２素子（１０１ａ）の素子構造が形成される第１アクティブ領域（１０５，１３５）を区画する素子分離構造（１０６，１３６）を含み、
前記第１アクティブ領域（１０５，１３５）の幅（Ｗ１）および前記素子分離構造（１０６，１３６）の幅（Ｗ２）を含む前記第２素子（１０１ａ）の幅（ＷＥ）が、１μｍ未満である、付記１－１～付記１－５のいずれか一項に記載の半導体装置（１）。
前記ＳＴＩ構造（１０６，１３６）は、前記第２素子（１０１ａ）の素子構造が形成される第１アクティブ領域（１０５，１３５）を区画する素子分離構造（１０６，１３６）を含み、
前記第１アクティブ領域（１０５，１３５）の幅（Ｗ１）および前記素子分離構造（１０６，１３６）の幅（Ｗ２）を含む前記第２素子（１０１ａ）の幅（ＷＥ）が、１μｍ未満である、付記１－１～付記１－５のいずれか一項に記載の半導体装置（１）。
【0271】
［付記１－７］
第１方向に沿う断面視において、前記第１アクティブ領域（１０５，１３５）は、前記第１方向の両側から一対の前記素子分離構造（１０６，１３６）に挟まれており、
前記第２素子（１０１ａ）の幅（ＷＥ）は、前記一対の素子分離構造（１０６，１３６）のトレンチの開口端の幅（Ｗ２）と、前記素子主面（３）における前記第１アクティブ領域（１０５，１３５）の幅（Ｗ１）とを足した幅である、付記１－６に記載の半導体装置（１）。
第１方向に沿う断面視において、前記第１アクティブ領域（１０５，１３５）は、前記第１方向の両側から一対の前記素子分離構造（１０６，１３６）に挟まれており、
前記第２素子（１０１ａ）の幅（ＷＥ）は、前記一対の素子分離構造（１０６，１３６）のトレンチの開口端の幅（Ｗ２）と、前記素子主面（３）における前記第１アクティブ領域（１０５，１３５）の幅（Ｗ１）とを足した幅である、付記１－６に記載の半導体装置（１）。
【0272】
［付記１－８］
前記第３素子（２０１ａ）は、前記素子主面（３）上にゲート絶縁膜（２１６，２３７）を挟んで形成されたゲート電極（２１７，２３８）と、前記ゲート電極の一部と前記素子主面（３）との間に形成され、前記ゲート絶縁膜（２１６，２３７）よりも厚い前記ＬＯＣＯＳ構造（２１２，２３３）としてのフィールド絶縁膜（２１２，２３３）とを含む、付記１－１～付記１－７のいずれか一項に記載の半導体装置（１）。
前記第３素子（２０１ａ）は、前記素子主面（３）上にゲート絶縁膜（２１６，２３７）を挟んで形成されたゲート電極（２１７，２３８）と、前記ゲート電極の一部と前記素子主面（３）との間に形成され、前記ゲート絶縁膜（２１６，２３７）よりも厚い前記ＬＯＣＯＳ構造（２１２，２３３）としてのフィールド絶縁膜（２１２，２３３）とを含む、付記１－１～付記１－７のいずれか一項に記載の半導体装置（１）。
【0273】
［付記１－９］
前記フィールド絶縁膜（２１２，２３３）は、前記素子主面（３）に対して前記半導体チップ（２）に埋設された埋設部（２４５）と、前記素子主面（３）に対して前記埋設部（２４５）の反対側に突出した突出部（２４６）とを一体的に含み、
前記素子主面（３）から前記突出部（２４６）の上端までの厚さ（Ｔ２）が、前記素子主面（３）から前記埋設部（２４５）の下端までの厚さ（Ｔ３）以下である、付記１－８に記載の半導体装置（１）。
前記フィールド絶縁膜（２１２，２３３）は、前記素子主面（３）に対して前記半導体チップ（２）に埋設された埋設部（２４５）と、前記素子主面（３）に対して前記埋設部（２４５）の反対側に突出した突出部（２４６）とを一体的に含み、
前記素子主面（３）から前記突出部（２４６）の上端までの厚さ（Ｔ２）が、前記素子主面（３）から前記埋設部（２４５）の下端までの厚さ（Ｔ３）以下である、付記１－８に記載の半導体装置（１）。
【0274】
［付記１－１０］
前記フィールド絶縁膜（２１２，２３３）は、前記第３素子（２０１ａ）の素子構造が形成される第２アクティブ領域（２５０）を区画しており、
前記第２アクティブ領域（２５０）の幅（Ｗ３）および前記フィールド絶縁膜の幅（Ｗ４）を含む前記第３素子（２０１ａ）の幅（ＷＥ２）が、２μｍ未満である、付記１－８または付記１－９に記載の半導体装置（１）。
前記フィールド絶縁膜（２１２，２３３）は、前記第３素子（２０１ａ）の素子構造が形成される第２アクティブ領域（２５０）を区画しており、
前記第２アクティブ領域（２５０）の幅（Ｗ３）および前記フィールド絶縁膜の幅（Ｗ４）を含む前記第３素子（２０１ａ）の幅（ＷＥ２）が、２μｍ未満である、付記１－８または付記１－９に記載の半導体装置（１）。
【0275】
［付記１－１１］
前記ＤＴＩ構造（７０）は、絶縁体（７２，７５）によって上下方向に絶縁分離されるようにゲートトレンチ（７１）内に埋設された上電極（７３）および下電極（７４）を含むトレンチゲート構造（７０）を含み、
前記ＳＴＩ構造（１０６，１３６）は、前記第２素子（１０１ａ）の素子構造が形成される第１アクティブ領域（１０５，１３５）を区画する素子分離構造（１０６，１３６）を含み、
前記ＬＯＣＯＳ構造（２１２，２３３）は、前記素子主面（３）上にゲート絶縁膜（２１６，２３７）を挟んで形成されたゲート電極（２１７，２３８）の一部と前記素子主面（３）との間に形成され、前記ゲート絶縁膜（２１６，２３７）よりも厚いフィールド絶縁膜（２１２，２３３）を含む、付記１－１～付記１－５のいずれか一項に記載の半導体装置（１）。
前記ＤＴＩ構造（７０）は、絶縁体（７２，７５）によって上下方向に絶縁分離されるようにゲートトレンチ（７１）内に埋設された上電極（７３）および下電極（７４）を含むトレンチゲート構造（７０）を含み、
前記ＳＴＩ構造（１０６，１３６）は、前記第２素子（１０１ａ）の素子構造が形成される第１アクティブ領域（１０５，１３５）を区画する素子分離構造（１０６，１３６）を含み、
前記ＬＯＣＯＳ構造（２１２，２３３）は、前記素子主面（３）上にゲート絶縁膜（２１６，２３７）を挟んで形成されたゲート電極（２１７，２３８）の一部と前記素子主面（３）との間に形成され、前記ゲート絶縁膜（２１６，２３７）よりも厚いフィールド絶縁膜（２１２，２３３）を含む、付記１－１～付記１－５のいずれか一項に記載の半導体装置（１）。
【0276】
［付記１－１２］
前記第１素子（２０）は、複数のゲート信号が入力されるように構成されたゲート分割型の出力トランジスタ（２０）を含み、
前記第２素子（１０１ａ）は、第１ｐ型チャネルＭＩＳトランジスタ（１０３）および第１ｎ型チャネルＭＩＳトランジスタ（１０２）を含み、第１定格電圧を有する第１ＣＭＯＳトランジスタ（１０１ａ）を含み、
前記第３素子（２０１ａ）は、第２ｐ型チャネルＭＩＳトランジスタ（２０３）および第２ｎ型チャネルＭＩＳトランジスタ（２０２）を含み、前記第１定格電圧よりも高い第２定格電圧を有する第２ＣＭＯＳトランジスタ（２０１ａ）を含む、付記１－１～付記１－１１のいずれか一項に記載の半導体装置（１）。
前記第１素子（２０）は、複数のゲート信号が入力されるように構成されたゲート分割型の出力トランジスタ（２０）を含み、
前記第２素子（１０１ａ）は、第１ｐ型チャネルＭＩＳトランジスタ（１０３）および第１ｎ型チャネルＭＩＳトランジスタ（１０２）を含み、第１定格電圧を有する第１ＣＭＯＳトランジスタ（１０１ａ）を含み、
前記第３素子（２０１ａ）は、第２ｐ型チャネルＭＩＳトランジスタ（２０３）および第２ｎ型チャネルＭＩＳトランジスタ（２０２）を含み、前記第１定格電圧よりも高い第２定格電圧を有する第２ＣＭＯＳトランジスタ（２０１ａ）を含む、付記１－１～付記１－１１のいずれか一項に記載の半導体装置（１）。
【0277】
［付記１－１３］
前記第１ＣＭＩＳトランジスタ（１０１ａ）は、前記出力トランジスタ（２０）を制御する制御領域（７）に形成されたロジック回路（３２）を構成している、付記１－１２に記載の半導体装置（１）。
前記第１ＣＭＩＳトランジスタ（１０１ａ）は、前記出力トランジスタ（２０）を制御する制御領域（７）に形成されたロジック回路（３２）を構成している、付記１－１２に記載の半導体装置（１）。
【0278】
［付記１－１４］
前記第２ＣＭＩＳトランジスタ（２０１ａ）は、前記出力トランジスタ（２０）を制御する制御領域（７）に形成された増幅回路（３４）を構成している、付記１－１２に記載の半導体装置（１）。
前記第２ＣＭＩＳトランジスタ（２０１ａ）は、前記出力トランジスタ（２０）を制御する制御領域（７）に形成された増幅回路（３４）を構成している、付記１－１２に記載の半導体装置（１）。
【0279】
［付記１－１５］
前記第１ＣＭＩＳトランジスタ（１０１ａ）は、前記出力トランジスタ（２０）を制御する制御領域（７）に形成されたロジック回路（３２）を構成しており、
前記第２ＣＭＩＳトランジスタ（２０１ａ）は、前記出力トランジスタ（２０）を制御する制御領域（７）に形成された増幅回路（３４）を構成している、付記１－１２に記載の半導体装置（１）。
前記第１ＣＭＩＳトランジスタ（１０１ａ）は、前記出力トランジスタ（２０）を制御する制御領域（７）に形成されたロジック回路（３２）を構成しており、
前記第２ＣＭＩＳトランジスタ（２０１ａ）は、前記出力トランジスタ（２０）を制御する制御領域（７）に形成された増幅回路（３４）を構成している、付記１－１２に記載の半導体装置（１）。
【符号の説明】
【0280】
１ ：半導体装置
２ ：チップ
３ ：第１主面
４ ：第２主面
５Ａ ：第１側面
５Ｂ ：第２側面
５Ｃ ：第３側面
５Ｄ ：第４側面
６ ：出力領域
７ ：制御領域
１０ ：ドレイン領域
１１ ：ドリフト領域
１２ ：層間絶縁層
１３ ：ソース端子
１４ ：制御端子
１４ａ ：グランド端子
１４ｂ ：入力端子
１５ ：ドレイン端子
２０ ：出力トランジスタ
２１ ：系統トランジスタ
２１Ａ ：第１系統トランジスタ
２１Ｂ ：第２系統トランジスタ
２２ ：単位トランジスタ
２３ ：制御回路
２４ ：ゲート制御回路
２５ ：電流モニタ回路
２６ ：過電流保護回路
２７ ：過熱保護回路
２８ ：低電圧誤動作回避回路
２９ ：負荷オープン検出回路
３０ ：アクティブクランプ回路
３１ ：電源逆接続保護回路
３２ ：ロジック回路
３３ ：試験回路
３４ ：増幅回路
６０ ：第１トレンチ分離構造
６１ ：分離トレンチ
６２ ：分離絶縁膜
６３ ：分離電極
６４ ：高濃度ドリフト領域
６５ ：膨出部
６６ ：窪み部
６７ ：ボディ領域
７０ ：トレンチゲート構造
７１ ：ゲートトレンチ
７２ ：絶縁膜
７３ ：上電極
７４ ：下電極
７５ ：中間絶縁膜
７６ ：上絶縁膜
７７ ：下絶縁膜
７８ ：チャネルセル
７９ ：ソース領域
８０ ：コンタクト領域
８１ ：ブロック領域
８１Ａ ：第１ブロック領域
８１Ｂ ：第２ブロック領域
９０ ：トレンチ接続構造
９１ ：接続トレンチ
９２ ：接続絶縁膜
９３ ：接続電極
９４ ：主面絶縁膜
９５ ：フィールド絶縁膜
９６ ：ゲート配線
９６Ａ ：第１系統ゲート配線
９６Ｂ ：第２系統ゲート配線
９７ ：ビア電極
９８ ：ソース配線
１０１ ：第１回路領域
１０２ ：第１ＭＩＳＦＥＴ
１０３ ：第２ＭＩＳＦＥＴ
１０４ ：第２トレンチ分離構造
１０５ ：第１ＭＩＳ領域
１０６ ：第１素子分離構造
１０７ ：分離トレンチ
１０８ ：埋設絶縁体
１０９ ：第１外側領域
１１０ ：第１外側分離構造
１１１ ：第１ゲート電極
１１２ ：第１ゲート絶縁膜
１１３ ：第１サイドウォール構造
１１４ ：第１ウェル領域
１１５ ：第２ウェル領域
１１６ ：端部
１１７ ：第１ソース領域
１１８ ：第１ドレイン領域
１２１ ：第１チャネル領域
１２２ ：第１コンタクト領域
１２３ ：第１ドレイン配線
１２４ ：第１ソース配線
１２５ ：第１ゲート配線
１２６ ：第１ビア電極
１３５ ：第２ＭＩＳ領域
１３６ ：第２素子分離構造
１３７ ：分離トレンチ
１３８ ：埋設絶縁体
１３９ ：第２外側領域
１４０ ：第２外側分離構造
１４１ ：第２ゲート電極
１４２ ：第２ゲート絶縁膜
１４３ ：第２サイドウォール構造
１４４ ：第３ウェル領域
１４５ ：第４ウェル領域
１４６ ：端部
１４７ ：第１ソース領域
１４８ ：第２ドレイン領域
１５１ ：第２チャネル領域
１５２ ：第２コンタクト領域
１５３ ：第２ドレイン配線
１５４ ：第２ソース配線
１５５ ：第２ゲート配線
１５６ ：第２ビア電極
１５７ ：空白領域
１５８ ：基板領域
２０１ ：第２回路領域
２０２ ：第１ＭＩＳＦＥＴ
２０３ ：第２ＭＩＳＦＥＴ
２０４ ：第１ＭＩＳ領域
２０５ ：第３トレンチ分離構造
２０６ ：第１ウェル領域
２０７ ：第３ウェル領域
２０８ ：第１ドレイン領域
２０９ ：第１ソース領域
２１０ ：第１チャネル領域
２１１ ：第１コンタクト領域
２１２ ：第１フィールド絶縁膜
２１３ ：第１開口
２１３Ａ ：第１ドレイン開口
２１３Ｂ ：第１チャネル開口
２１３Ｃ ：第１コンタクト開口
２１４ ：第１隠蔽面
２１５ ：第１露出面
２１６ ：第１主面絶縁膜
２１７ ：第１ゲート電極
２１８ ：第１引き出し部
２１９ ：第１サイドウォール構造
２２０ ：第１ドレイン配線
２２１ ：第１ソース配線
２２２ ：第１ゲート配線
２２３ ：第１ビア電極
２２４ ：第２ＭＩＳ領域
２２５ ：第２ウェル領域
２２６ ：基板領域
２２７ ：第４ウェル領域
２２８ ：第５ウェル領域
２２９ ：第２ドレイン領域
２３０ ：第２ソース領域
２３１ ：第２チャネル領域
２３２ ：第２コンタクト領域
２３３ ：第２フィールド絶縁膜
２３４ ：第２開口
２３４Ａ ：第２ドレイン開口
２３４Ｂ ：第２チャネル開口
２３４Ｃ ：第２コンタクト開口
２３５ ：第２隠蔽面
２３６ ：第２露出面
２３７ ：第２主面絶縁膜
２３８ ：第２ゲート電極
２３９ ：第２引き出し部
２４０ ：第２サイドウォール構造
２４１ ：第２ドレイン配線
２４２ ：第２ソース配線
２４３ ：第２ゲート配線
２４４ ：第２ビア電極
２４５ ：埋設部
２４６ ：突出部
２４７ ：傾斜面
２４８ ：傾斜面
２４９ ：バーズビーク部
２５０ ：アクティブ領域
２ ：チップ
３ ：第１主面
４ ：第２主面
５Ａ ：第１側面
５Ｂ ：第２側面
５Ｃ ：第３側面
５Ｄ ：第４側面
６ ：出力領域
７ ：制御領域
１０ ：ドレイン領域
１１ ：ドリフト領域
１２ ：層間絶縁層
１３ ：ソース端子
１４ ：制御端子
１４ａ ：グランド端子
１４ｂ ：入力端子
１５ ：ドレイン端子
２０ ：出力トランジスタ
２１ ：系統トランジスタ
２１Ａ ：第１系統トランジスタ
２１Ｂ ：第２系統トランジスタ
２２ ：単位トランジスタ
２３ ：制御回路
２４ ：ゲート制御回路
２５ ：電流モニタ回路
２６ ：過電流保護回路
２７ ：過熱保護回路
２８ ：低電圧誤動作回避回路
２９ ：負荷オープン検出回路
３０ ：アクティブクランプ回路
３１ ：電源逆接続保護回路
３２ ：ロジック回路
３３ ：試験回路
３４ ：増幅回路
６０ ：第１トレンチ分離構造
６１ ：分離トレンチ
６２ ：分離絶縁膜
６３ ：分離電極
６４ ：高濃度ドリフト領域
６５ ：膨出部
６６ ：窪み部
６７ ：ボディ領域
７０ ：トレンチゲート構造
７１ ：ゲートトレンチ
７２ ：絶縁膜
７３ ：上電極
７４ ：下電極
７５ ：中間絶縁膜
７６ ：上絶縁膜
７７ ：下絶縁膜
７８ ：チャネルセル
７９ ：ソース領域
８０ ：コンタクト領域
８１ ：ブロック領域
８１Ａ ：第１ブロック領域
８１Ｂ ：第２ブロック領域
９０ ：トレンチ接続構造
９１ ：接続トレンチ
９２ ：接続絶縁膜
９３ ：接続電極
９４ ：主面絶縁膜
９５ ：フィールド絶縁膜
９６ ：ゲート配線
９６Ａ ：第１系統ゲート配線
９６Ｂ ：第２系統ゲート配線
９７ ：ビア電極
９８ ：ソース配線
１０１ ：第１回路領域
１０２ ：第１ＭＩＳＦＥＴ
１０３ ：第２ＭＩＳＦＥＴ
１０４ ：第２トレンチ分離構造
１０５ ：第１ＭＩＳ領域
１０６ ：第１素子分離構造
１０７ ：分離トレンチ
１０８ ：埋設絶縁体
１０９ ：第１外側領域
１１０ ：第１外側分離構造
１１１ ：第１ゲート電極
１１２ ：第１ゲート絶縁膜
１１３ ：第１サイドウォール構造
１１４ ：第１ウェル領域
１１５ ：第２ウェル領域
１１６ ：端部
１１７ ：第１ソース領域
１１８ ：第１ドレイン領域
１２１ ：第１チャネル領域
１２２ ：第１コンタクト領域
１２３ ：第１ドレイン配線
１２４ ：第１ソース配線
１２５ ：第１ゲート配線
１２６ ：第１ビア電極
１３５ ：第２ＭＩＳ領域
１３６ ：第２素子分離構造
１３７ ：分離トレンチ
１３８ ：埋設絶縁体
１３９ ：第２外側領域
１４０ ：第２外側分離構造
１４１ ：第２ゲート電極
１４２ ：第２ゲート絶縁膜
１４３ ：第２サイドウォール構造
１４４ ：第３ウェル領域
１４５ ：第４ウェル領域
１４６ ：端部
１４７ ：第１ソース領域
１４８ ：第２ドレイン領域
１５１ ：第２チャネル領域
１５２ ：第２コンタクト領域
１５３ ：第２ドレイン配線
１５４ ：第２ソース配線
１５５ ：第２ゲート配線
１５６ ：第２ビア電極
１５７ ：空白領域
１５８ ：基板領域
２０１ ：第２回路領域
２０２ ：第１ＭＩＳＦＥＴ
２０３ ：第２ＭＩＳＦＥＴ
２０４ ：第１ＭＩＳ領域
２０５ ：第３トレンチ分離構造
２０６ ：第１ウェル領域
２０７ ：第３ウェル領域
２０８ ：第１ドレイン領域
２０９ ：第１ソース領域
２１０ ：第１チャネル領域
２１１ ：第１コンタクト領域
２１２ ：第１フィールド絶縁膜
２１３ ：第１開口
２１３Ａ ：第１ドレイン開口
２１３Ｂ ：第１チャネル開口
２１３Ｃ ：第１コンタクト開口
２１４ ：第１隠蔽面
２１５ ：第１露出面
２１６ ：第１主面絶縁膜
２１７ ：第１ゲート電極
２１８ ：第１引き出し部
２１９ ：第１サイドウォール構造
２２０ ：第１ドレイン配線
２２１ ：第１ソース配線
２２２ ：第１ゲート配線
２２３ ：第１ビア電極
２２４ ：第２ＭＩＳ領域
２２５ ：第２ウェル領域
２２６ ：基板領域
２２７ ：第４ウェル領域
２２８ ：第５ウェル領域
２２９ ：第２ドレイン領域
２３０ ：第２ソース領域
２３１ ：第２チャネル領域
２３２ ：第２コンタクト領域
２３３ ：第２フィールド絶縁膜
２３４ ：第２開口
２３４Ａ ：第２ドレイン開口
２３４Ｂ ：第２チャネル開口
２３４Ｃ ：第２コンタクト開口
２３５ ：第２隠蔽面
２３６ ：第２露出面
２３７ ：第２主面絶縁膜
２３８ ：第２ゲート電極
２３９ ：第２引き出し部
２４０ ：第２サイドウォール構造
２４１ ：第２ドレイン配線
２４２ ：第２ソース配線
２４３ ：第２ゲート配線
２４４ ：第２ビア電極
２４５ ：埋設部
２４６ ：突出部
２４７ ：傾斜面
２４８ ：傾斜面
２４９ ：バーズビーク部
２５０ ：アクティブ領域
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】