(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024089132
(43)【公開日】2024-07-03
(54)【発明の名称】半導体装置および半導体装置の製造方法
(51)【国際特許分類】
H10B 12/00 20230101AFI20240626BHJP
H01L 29/786 20060101ALI20240626BHJP
H01L 21/336 20060101ALI20240626BHJP
H01L 21/316 20060101ALI20240626BHJP
H01L 21/318 20060101ALI20240626BHJP
H01L 21/31 20060101ALI20240626BHJP
【ＦＩ】
H10B12/00 671A
H10B12/00 621C
H01L29/78 618B
H01L29/78 613B
H01L29/78 617U
H01L29/78 617T
H01L29/78 617V
H01L29/78 626A
H01L21/316 M
H01L21/318 M
H01L21/31 C
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2022204312
(22)【出願日】2022-12-21
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001092
【氏名又は名称】弁理士法人サクラ国際特許事務所
(72)【発明者】
【氏名】前田 健
(72)【発明者】
【氏名】虎谷 健一郎
(72)【発明者】
【氏名】松尾 和展
(72)【発明者】
【氏名】戸田 将也
(72)【発明者】
【氏名】野田 光太郎
(72)【発明者】
【氏名】藤井 章輔
【テーマコード（参考）】
5F045
5F058
5F083
5F110
【Ｆターム（参考）】
5F045AA06
5F045AA08
5F045AA15
5F045AB31
5F045AB32
5F045AB33
5F045DC52
5F058BA11
5F058BC02
5F058BC03
5F058BC08
5F058BD02
5F058BD04
5F058BD05
5F058BD10
5F058BF04
5F058BF07
5F058BF37
5F058BJ06
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5F083GA02
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5F083PR22
5F110AA14
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5F110GG01
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5F110NN22
5F110NN23
5F110NN24
5F110NN33
5F110NN35
5F110NN72
(57)【要約】
【課題】半導体装置の信頼性の低下を抑制する。
【解決手段】半導体装置は、第１の導電体と、第２の導電体と、第１の導電体と第２の導電体との間に設けられ、第１方向に延在する酸化物半導体層と、第１方向と交差する第２方向に延在し、酸化物半導体層を囲む導電層と、酸化物半導体層と導電層との間に設けられるとともに導電層に接する酸化膜である第１の絶縁膜と、酸化物半導体層と第１の絶縁膜との間に設けられた窒化膜である第２の絶縁膜と、酸化物半導体層と第２の絶縁膜との間に設けられた第３の絶縁膜と、を備える。
【選択図】図１１
【解決手段】半導体装置は、第１の導電体と、第２の導電体と、第１の導電体と第２の導電体との間に設けられ、第１方向に延在する酸化物半導体層と、第１方向と交差する第２方向に延在し、酸化物半導体層を囲む導電層と、酸化物半導体層と導電層との間に設けられるとともに導電層に接する酸化膜である第１の絶縁膜と、酸化物半導体層と第１の絶縁膜との間に設けられた窒化膜である第２の絶縁膜と、酸化物半導体層と第２の絶縁膜との間に設けられた第３の絶縁膜と、を備える。
【選択図】図１１
【特許請求の範囲】
【請求項1】
第１の導電体と、
第２の導電体と、
前記第１の導電体と前記第２の導電体との間に設けられ、第１方向に延在する酸化物半導体層と、
前記第１方向と交差する第２方向に延在し、前記酸化物半導体層を囲む導電層と、
前記酸化物半導体層と前記導電層との間に設けられるとともに前記導電層に接する酸化膜である第１の絶縁膜と、
前記酸化物半導体層と前記第１の絶縁膜との間に設けられた窒化膜である第２の絶縁膜と、
前記酸化物半導体層と前記第２の絶縁膜との間に設けられた第３の絶縁膜と、
を具備する、半導体装置。
第２の導電体と、
前記第１の導電体と前記第２の導電体との間に設けられ、第１方向に延在する酸化物半導体層と、
前記第１方向と交差する第２方向に延在し、前記酸化物半導体層を囲む導電層と、
前記酸化物半導体層と前記導電層との間に設けられるとともに前記導電層に接する酸化膜である第１の絶縁膜と、
前記酸化物半導体層と前記第１の絶縁膜との間に設けられた窒化膜である第２の絶縁膜と、
前記酸化物半導体層と前記第２の絶縁膜との間に設けられた第３の絶縁膜と、
を具備する、半導体装置。
【請求項2】
前記第１の絶縁膜は、シリコン、アルミニウム、ハフニウム、ジルコニウム、ラドン、ニオブ、イットリウム、タンタル、バナジウム、およびマグネシウムからなる群より選ばれる少なくとも一つの元素と、酸素と、を含む、請求項１に記載の半導体装置。
【請求項3】
前記第１の絶縁膜は、前記第３の絶縁膜よりも薄い、請求項１に記載の半導体装置。
【請求項4】
前記第２の絶縁膜は、シリコン窒化膜を有する、請求項１に記載の半導体装置。
【請求項5】
前記第３の絶縁膜は、シリコン酸化膜を有する、請求項１に記載の半導体装置。
【請求項6】
前記導電層から前記第２方向に突出するウィスカーをさらに具備し、
前記ウィスカーは、前記第１の絶縁膜に囲まれ、前記第１方向から見たときに前記酸化物半導体層の外側に配置される、請求項１に記載の半導体装置。
前記ウィスカーは、前記第１の絶縁膜に囲まれ、前記第１方向から見たときに前記酸化物半導体層の外側に配置される、請求項１に記載の半導体装置。
【請求項7】
導電層を含む積層体を第１の導電体の上に形成し、
前記導電層を貫通する凹部を形成し、
前記凹部において前記導電層の上に酸化膜である第１の絶縁膜を形成し、
前記第１の絶縁膜の上に窒化膜である第２の絶縁膜を形成し、
前記第２の絶縁膜の上に第３の絶縁膜を形成し、
前記第１ないし第３の絶縁膜を部分的に除去することにより、前記凹部において前記第１の導電体の上面を露出させ、
前記凹部に前記第１の導電体に接するとともに第１方向に延在する酸化物半導体層を形成し、
前記酸化物半導体層の上に第２の導電体を形成する、
半導体装置の製造方法。
前記導電層を貫通する凹部を形成し、
前記凹部において前記導電層の上に酸化膜である第１の絶縁膜を形成し、
前記第１の絶縁膜の上に窒化膜である第２の絶縁膜を形成し、
前記第２の絶縁膜の上に第３の絶縁膜を形成し、
前記第１ないし第３の絶縁膜を部分的に除去することにより、前記凹部において前記第１の導電体の上面を露出させ、
前記凹部に前記第１の導電体に接するとともに第１方向に延在する酸化物半導体層を形成し、
前記酸化物半導体層の上に第２の導電体を形成する、
半導体装置の製造方法。
【請求項8】
前記第１の絶縁膜は、酸化雰囲気下で形成され、
前記第２の絶縁膜は、還元雰囲気下で形成される、請求項７に記載の半導体装置の製造方法。
前記第２の絶縁膜は、還元雰囲気下で形成される、請求項７に記載の半導体装置の製造方法。
【請求項9】
前記酸化雰囲気は、第１の温度を有し、
前記還元雰囲気は、第２の温度を有し、
前記第１の温度は、前記第２の温度以下である、請求項８に記載の半導体装置の製造方法。
前記還元雰囲気は、第２の温度を有し、
前記第１の温度は、前記第２の温度以下である、請求項８に記載の半導体装置の製造方法。
【請求項10】
前記第１の絶縁膜は、プラズマ励起原子層堆積法を用いて形成され、
前記第２の絶縁膜は、熱原子層堆積法を用いて形成される、請求項８または請求項９に記載の半導体装置の製造方法。
前記第２の絶縁膜は、熱原子層堆積法を用いて形成される、請求項８または請求項９に記載の半導体装置の製造方法。
【請求項11】
前記第１の絶縁膜は、シリコン、アルミニウム、ハフニウム、ジルコニウム、ラドン、ニオブ、イットリウム、タンタル、バナジウム、およびマグネシウムからなる群より選ばれる少なくとも一つの元素と、酸素と、を含む、請求項７に記載の半導体装置の製造方法。
【請求項12】
前記第１の絶縁膜は、前記第３の絶縁膜よりも薄い、請求項７に記載の半導体装置の製造方法。
【請求項13】
前記第２の絶縁膜は、シリコン窒化膜を有する、請求項７に記載の半導体装置の製造方法。
【請求項14】
前記第３の絶縁膜は、シリコン酸化膜を有する、請求項７に記載の半導体装置の製造方法。
【請求項15】
前記第１の絶縁膜を形成することにより前記導電層から前記第１方向と交差する第２方向にウィスカーが突出し、
前記ウィスカーは、前記第１の絶縁膜に囲まれ、前記酸化物半導体層の形成後に前記第１方向から見たときに前記酸化物半導体層の外側に配置される、請求項７に記載の半導体装置の製造方法。
前記ウィスカーは、前記第１の絶縁膜に囲まれ、前記酸化物半導体層の形成後に前記第１方向から見たときに前記酸化物半導体層の外側に配置される、請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【0002】
ビット線、ワード線、およびこれらに接続されるメモリセル（トランジスタおよびキャパシタ）を有する半導体記憶装置が用いられている。ビット線とワード線を選択して、電圧を印加することで、メモリセルにデータを書き込み、読み出すことができる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－１６９４９０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
実施形態の発明が解決しようとする課題は、半導体装置の信頼性の低下を抑制することである。
【課題を解決するための手段】
【0005】
実施形態の半導体装置は、第１の導電体と、第２の導電体と、第１の導電体と第２の導電体との間に設けられ、第１方向に延在する酸化物半導体層と、第１方向と交差する第２方向に延在し、酸化物半導体層を囲む導電層と、酸化物半導体層と導電層との間に設けられるとともに導電層に接する酸化膜である第１の絶縁膜と、酸化物半導体層と第１の絶縁膜との間に設けられた窒化膜である第２の絶縁膜と、酸化物半導体層と第２の絶縁膜との間に設けられた第３の絶縁膜と、を備える。
【図面の簡単な説明】
【0006】
【図1】メモリセルアレイの回路構成例を説明するための回路図である。
【図2】メモリセルアレイの構造例を説明するための平面模式図である。
【図3】メモリセルアレイの構造例を説明するための断面模式図である。
【図4】メモリセルアレイの従来の構造例を説明するための断面模式図である。
【図5】メモリセルアレイの従来の製造方法例を説明するための断面模式図である。
【図6】メモリセルアレイの従来の製造方法例を説明するための断面模式図である。
【図7】メモリセルアレイの従来の製造方法例を説明するための断面模式図である。
【図8】メモリセルアレイの従来の製造方法例を説明するための断面模式図である。
【図9】メモリセルアレイの従来の製造方法例を説明するための断面模式図である。
【図10】メモリセルアレイの従来の製造方法例を説明するための断面模式図である。
【図11】実施形態のメモリセルアレイの構造例を説明するための断面模式図である。
【図12】実施形態のメモリセルアレイの製造方法例を説明するための断面模式図である。
【図13】実施形態のメモリセルアレイの製造方法例を説明するための断面模式図である。
【図14】実施形態のメモリセルアレイの製造方法例を説明するための断面模式図である。
【図15】実施形態のメモリセルアレイの製造方法例を説明するための断面模式図である。
【図16】実施形態のメモリセルアレイの製造方法例を説明するための断面模式図である。
【図17】実施形態のメモリセルアレイの製造方法例を説明するための断面模式図である。
【図18】実施形態のメモリセルアレイの第１の変形例を説明するための断面模式図である。
【図19】実施形態のメモリセルアレイの第２の変形例を説明するための断面模式図である。
【発明を実施するための形態】
【0007】
以下、実施形態について、図面を参照して説明する。図面に記載された各構成要素の厚さと平面寸法との関係、各構成要素の厚さの比率等は現物と異なる場合がある。上下方向は、重力加速度に従った上下方向と異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し適宜説明を省略する。
【0008】
本明細書において「接続」とは物理的な接続だけでなく電気的な接続も含み、特に指定する場合を除き、直接接続だけでなく間接接続も含む。
【0009】
実施形態の半導体装置は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）であって、メモリセルアレイを有する。
【0010】
図１は、メモリセルアレイの回路構成例を説明するための回路図である。図１は、複数のメモリセルＭＣと、複数のワード線ＷＬ（ワード線ＷＬｎ、ワード線ＷＬｎ＋１、ワード線ＷＬｎ＋２、ｎは整数）と、複数のビット線ＢＬ（ビット線ＢＬｍ、ビット線ＢＬｍ＋１、ビット線ＢＬｍ＋２、ｍは整数）と、電源線ＶＰＬと、を図示する。
【0011】
複数のメモリセルＭＣは、行列方向に配列され、メモリセルアレイを形成する。それぞれのメモリセルＭＣは、電界効果トランジスタ（ＦＥＴ）であるメモリトランジスタＭＴＲと、メモリキャパシタＭＣＰと、を備える。
【0012】
電界効果トランジスタは、ゲートと、ソースと、ドレインと、を有する。電界効果トランジスタは、バックゲートをさらに有する場合がある。ソースとドレインは、トランジスタの構造や動作条件によって互いに入れ替わるため、いずれがソース又はドレインであるかを限定することが困難である。そこで、特に指定する場合を除き、ソースおよびドレインのいずれかから任意に選択した一方の端子をソースまたはドレインの一方と表記し、他方の端子をソースまたはドレインの他方と表記する。
【0013】
メモリトランジスタＭＴＲのゲートは対応するワード線ＷＬに接続され、ソースまたはドレインの一方は対応するビット線ＢＬに接続される。ワード線ＷＬは、例えばロウデコーダに接続される。ビット線ＢＬは、例えばセンスアンプに接続される。メモリキャパシタＭＣＰの第１の電極はメモリトランジスタＭＴＲのソースまたはドレインの他方に接続され、第２の電極は特定の電位を供給する電源線ＶＰＬに接続される。電源線ＶＰＬは、例えば電源回路に接続される。メモリセルＭＣは、ワード線ＷＬによるメモリトランジスタＭＴＲのスイッチングによりビット線ＢＬからメモリキャパシタＭＣＰに電荷を蓄積してデータを保持できる。複数のメモリセルＭＣの数は、図１に示す数に限定されない。
【0014】
図２は、メモリセルアレイの構造例を説明するための平面模式図である。図３は、メモリセルアレイの構造例を説明するための断面模式図である。図２および図３は、Ｘ軸と、Ｙ軸と、Ｚ軸と、を示す。Ｘ軸、Ｙ軸、およびＺ軸は、互いに直交する。図２は、Ｘ－Ｙ平面の一部を示す。図３は、Ｘ－Ｚ断面の一部を示す。
【0015】
メモリセルアレイは、導電体２１と、導電層２２と、電気伝導体２３と、絶縁体２４と、導電層３１と、導電性酸化物層３２と、酸化物半導体層４１と、導電層４２と、絶縁膜４３と、導電性酸化物層５１と、導電層５２と、導電層７１と、を具備する。なお、図２は、便宜のため、酸化物半導体層４１と、導電層４２と、絶縁膜４３と、導電層７１と、を示し、その他の構成要素については便宜のため図示を省略している。
【0016】
メモリトランジスタＭＴＲおよびメモリキャパシタＭＣＰは、図３に示すように、半導体基板１０の上の絶縁層１１の上方に設けられる。半導体基板１０には、ロウデコーダやセンスアンプ、電源回路等の周辺回路が形成される。周辺回路は、例えばＰチャネル型電界効果トランジスタ（Ｐｃｈ－ＦＥＴ）、Ｎチャネル型電界効果トランジスタ（Ｎｃｈ－ＦＥＴ）の電界効果トランジスタを有する。電界効果トランジスタは、例えば単結晶シリコン基板等の半導体基板１０を用いて形成可能であり、Ｐｃｈ－ＦＥＴおよびＮｃｈ－ＦＥＴは、半導体基板１０にチャネル領域とソース領域とドレイン領域とを有する。なお、半導体基板１０はＰ型の導電型を有していてもよい。絶縁層１１は、半導体基板１０の上に設けられ、例えばシリコン（Ｓｉ）と、酸素（Ｏ）または窒素（Ｎ）と、を含む。絶縁層１１は、積層膜であってもよい。
【0017】
導電体２１、導電層２２、電気伝導体２３、および絶縁体２４は、メモリキャパシタＭＣＰを形成する。メモリキャパシタＭＣＰは、いわゆるピラー型キャパシタ、シリンダー型キャパシタ等の３次元キャパシタである。
【0018】
導電体２１は、絶縁層１１を挟んで半導体基板１０の上方に設けられる。導電層２２は、導電体２１の一部の上に設けられる。導電体２１および導電層２２は、メモリキャパシタＭＣＰの第２の電極を形成する。導電体２１は、Ｚ軸方向から見て複数の電気伝導体２３と重なるように延在する。導電体２１は、プレート電極ともいう。電気伝導体２３は、絶縁体２４を挟んで導電体２１の上方に設けられ、Ｚ軸方向に延在し、メモリキャパシタＭＣＰの第１の電極を形成する。絶縁体２４は、導電体２１および導電層２２と、電気伝導体２３と、の間に設けられ、メモリキャパシタＭＣＰの誘電体を形成する。
【0019】
導電体２１および導電層２２は、例えばタングステン、窒化チタン等の材料を含む。電気伝導体２３は、例えばタングステン、窒化チタン、アモルファスシリコン等の材料を含む。絶縁体２４は、例えば酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム等の材料を含む。
【0020】
導電層３１は、電気伝導体２３の上に設けられ、電気伝導体２３に電気的に接続される。導電層３１は、例えば銅を含む。なお、導電層３１は、必ずしも形成されなくてもよい。
【0021】
導電性酸化物層３２は、導電層３１の上に設けられる。導電性酸化物層３２は、例えばインジウム－錫－酸化物（ＩＴＯ）等の金属酸化物を含む。
【0022】
導電層３１および導電性酸化物層３２は、導電体３０を形成する。導電体３０は、複数の電気伝導体２３に対して複数設けられる。複数の導電体３０の間には、絶縁層３３が形成される。絶縁層３３は、例えばシリコンと、酸素または窒素と、を含む。
【0023】
酸化物半導体層４１、導電層４２、および絶縁膜４３は、メモリトランジスタＭＴＲを形成する。メモリトランジスタＭＴＲは、例えばＮチャネル型電界効果トランジスタである。メモリトランジスタＭＴＲは、メモリキャパシタＭＣＰの上方に設けられる。メモリトランジスタＭＴＲは、複数のメモリキャパシタＭＣＰに対応して複数設けられる。複数のメモリトランジスタＭＴＲの間には、絶縁層４４および絶縁層４５が形成される。絶縁層４４および絶縁層４５は、例えばシリコンと、酸素または窒素と、を含む。
【0024】
酸化物半導体層４１は、例えばＺ軸方向に延在する柱状体である。酸化物半導体層４１は、導電層４２をＺ軸方向に貫通する。酸化物半導体層４１は、メモリトランジスタＭＴＲのチャネルを形成する。酸化物半導体層４１は、例えばインジウム（Ｉｎ）を含む。酸化物半導体層４１は、例えば、酸化インジウムと酸化ガリウム、酸化インジウムと酸化亜鉛、又は、酸化インジウムと酸化スズを含む。一例として、インジウム、ガリウム、および、亜鉛を含む酸化物（インジウム－ガリウム－亜鉛－酸化物）、いわゆるＩＧＺＯ（ＩｎＧａＺｎＯ）を含む。酸化物半導体層４１は、アモルファス構造を有していてもよく、熱処理により結晶構造を有していてもよい。
【0025】
酸化物半導体層４１のＺ軸方向の一端は、導電性酸化物層３２を介して導電層３１に接続され、メモリトランジスタＭＴＲのソースまたはドレインの他方として機能する。導電性酸化物層３２は、メモリキャパシタＭＣＰの電気伝導体２３とメモリトランジスタＭＴＲの酸化物半導体層４１との間に設けられ、メモリトランジスタＭＴＲのソース電極またはドレイン電極の他方として機能する。導電性酸化物層３２は、メモリトランジスタＭＴＲの酸化物半導体層４１と同様に金属酸化物を含むため、メモリトランジスタＭＴＲとメモリキャパシタＭＣＰとの間の接続抵抗を低減できる。
【0026】
導電層４２は、Ｘ―Ｙ平面において絶縁膜４３を挟んで酸化物半導体層４１に対向する部分を含む。導電層４２は、Ｘ―Ｙ平面において酸化物半導体層４１および絶縁膜４３を囲む。導電層４２は、メモリトランジスタＭＴＲのゲート電極を形成するとともに、配線としてワード線ＷＬを形成する。導電層４２は、例えば金属、金属化合物、または、半導体を含む。導電層４２は、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、およびルテニウム（Ｒｕ）からなる群より選ばれる少なくとも一つの材料を含む。
【0027】
なお、図２において、導電層４２は、Ｙ軸方向から見てメモリトランジスタＭＴＲと重なる領域よりもメモリトランジスタＭＴＲと重ならない領域の方がＹ軸方向の幅が狭いが、これに限定されず、導電層４２のＹ軸方向の幅は、一定の値であってもよい。
【0028】
複数の導電層４２は、図２に示すように、Ｘ軸方向に延在するとともに、互いに平行に配置される。各導電層４２は、Ｘ軸方向において、複数のメモリセルＭＣに重なり接続される。
【0029】
絶縁膜４３は、Ｘ―Ｙ平面において、酸化物半導体層４１と導電層４２との間に設けられる。絶縁膜４３は、メモリトランジスタＭＴＲのゲート絶縁膜を形成する。絶縁膜４３は、例えば、シリコンと、酸素または窒素と、を含む。絶縁膜４３は、複数の絶縁膜の積層膜であってもよい。
【0030】
メモリトランジスタＭＴＲは、ゲート電極がチャネルを囲んで配置される、いわゆるＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）である。ＳＧＴにより半導体装置の面積を小さくできる。
【0031】
酸化物半導体を含むチャネル層を有する電界効果トランジスタは、半導体基板１０に設けられた電界効果トランジスタよりもオフリーク電流が低い。よって、例えばメモリセルＭＣに保持されたデータを長く保持できるため、リフレッシュ動作の回数を減らすことができる。また、酸化物半導体を含むチャネル層を有する電界効果トランジスタは、低温プロセスで形成可能であるため、メモリキャパシタＭＣＰに熱ストレスを与えることを抑制できる。
【0032】
導電性酸化物層５１は、酸化物半導体層４１の上に設けられる。導電性酸化物層５１は、例えばインジウム－錫－酸化物（ＩＴＯ）等の金属酸化物を含む。
【0033】
導電層５２は、導電性酸化物層５１の上に設けられ、導電性酸化物層５１に電気的に接続される。導電層５２は、例えば銅を含む。
【0034】
導電性酸化物層５１および導電層５２は、導電体５０を形成する。導電体５０は、ビット線ＢＬを介してセンスアンプに電気的に接続される。導電体５０は、例えばメモリトランジスタＭＴＲとビット線ＢＬと接続するための導電性パッドとしての機能を有する。導電体５０は、複数のメモリトランジスタＭＴＲに対応して複数設けられる。複数の導電体５０の間には、絶縁層５３が形成される。絶縁層５３は、例えば、シリコンと、酸素または窒素と、を含む。
【0035】
酸化物半導体層４１のＺ軸方向の他端は、導電性酸化物層５１を介して導電層５２に接続され、メモリトランジスタＭＴＲのソースまたはドレインの一方として機能する。導電性酸化物層５１は、メモリトランジスタＭＴＲのソース電極またはドレイン電極の一方として機能する。導電性酸化物層５１は、メモリトランジスタＭＴＲの酸化物半導体層４１と同様に金属酸化物を含むため、メモリトランジスタＭＴＲとビット線ＢＬとの間の接続抵抗を低減できる。
【0036】
導電層７１は、導電層５２の上に設けられ、導電体５０に接続される。導電層７１は、配線としてビット線ＢＬを形成する。複数の導電層７１の間には絶縁層７２が形成される。絶縁層７２は、例えば、シリコンと、酸素または窒素と、を含む。
【0037】
複数の導電層７１（ビット線ＢＬ）は、図２に示すように、Ｙ軸方向に延在するとともに、互いに平行に配置される。各導電層７１は、Ｚ軸方向から見て、複数のメモリセルＭＣに重なり接続される。
【0038】
複数のメモリセルＭＣは、図２に示すように、Ｘ－Ｙ平面において千鳥配置を形成してもよい。複数のワード線ＷＬの一つに接続されたメモリセルＭＣは、隣接するワード線ＷＬに接続されたメモリセルＭＣに対してＸ軸方向にずれて配置される。これにより、メモリセルＭＣの集積度を高めることができる。
【0039】
メモリトランジスタＭＴＲのゲート絶縁膜は、シリコン酸化膜等の酸化膜を用いて形成されるが、ワード線（ゲート電極）からシリコン酸化膜にタングステン等の金属元素が拡散することを抑制するためにシリコン酸化膜とワード線（ゲート電極）との間にシリコン窒化膜等の窒化膜を形成することが好ましい。
【0040】
しかしながら、上記窒化膜を形成する場合、ワード線（ゲート電極）からチャネルに向かってウィスカーが発生する場合がある。図４は、メモリセルアレイの従来の構造例を説明するための断面模式図である。図４は、メモリトランジスタＭＴＲを含むＸ－Ｚ断面の一部を示す。以下では、図３に示すメモリセルアレイと異なる部分について説明し、それ以外の部分については、図３の説明を適宜援用できる。
【0041】
図４に示すメモリセルアレイは、絶縁膜４３２と、絶縁膜４３３と、を有する。絶縁膜４３２および絶縁膜４３３は、絶縁膜４３を形成する。絶縁膜４３２は、酸化物半導体層４１と導電層４２との間に設けられる。絶縁膜４３２は、例えばシリコン窒化膜等の窒化膜である。絶縁膜４３３は、酸化物半導体層４１と絶縁膜４３２との間に設けられる。絶縁膜４３３は、例えばシリコン酸化膜等の酸化膜である。
【0042】
さらに、図４に示すメモリセルアレイは、ウィスカー４２Ｗを有する。ウィスカー４２Ｗは、例えばＺ軸と交差する方向に導電層４２から酸化物半導体層４１の内部まで延在する柱状体である。ウィスカー４２Ｗは、酸化物半導体層４１に接する表面４２Ｓを有する。ウィスカー４２Ｗは、導電層４２を構成する金属元素を含む。図４は、Ｘ軸方向に延在する一つのウィスカー４２Ｗを例示するが、複数のウィスカー４２Ｗを有していてもよく、またＺ軸と交差し、Ｘ軸方向と異なる方向に延在するウィスカー４２Ｗを有していてもよい。
【0043】
次に、メモリセルアレイの従来の製造方法例について図５ないし図１０を参照して説明する。図５ないし図１０は、メモリセルアレイの従来の製造方法例を説明するための断面模式図である。図５ないし図１０は、Ｘ－Ｚ断面の一部を示す。なお、ここでは、メモリキャパシタＭＣＰを形成してからメモリトランジスタＭＴＲを形成するまでの製造工程について説明する。
【0044】
図５に示すように、導電性酸化物層３２の上に絶縁層４４、導電層４２、および絶縁層４５を順に形成する。導電性酸化物層３２は、例えばスパッタリングや、原子層堆積法（ＡＬＤ）を用いて形成可能である。導電層４２は、例えばスパッタリングや、ＡＬＤを用いて導電膜を形成後、例えばレジストマスクを用いたエッチングにより導電膜を部分的に除去することにより形成可能である。絶縁層４４および絶縁層４５は、例えば化学気相成長法（ＣＶＤ）や、ＡＬＤを用いて形成可能である。
【0045】
次に、図６に示すように、絶縁層４４、導電層４２、および絶縁層４５の積層体をＺ軸方向に貫通する開口４０１を形成して導電性酸化物層３２の上面を部分的に露出させる。開口４０１は、例えばレジストマスクを用いたエッチングにより上記積層体を厚さ方向に部分的に除去することにより形成可能である。
【0046】
次に、図７に示すように、開口４０１の内面に絶縁膜４３２を形成する。絶縁膜４３２は、例えば熱原子層堆積法（ＴＨＡＬＤ）を用いて形成可能である。
【0047】
絶縁膜４３２の窒化膜は、還元雰囲気下で形成される。還元雰囲気は、例えば４５０℃以上の温度を有する。上記のような高温の還元雰囲気は、ウィスカー４２Ｗが発生および成長する原因となる。ウィスカー４２Ｗが生成される場合、絶縁膜４３２は、ウィスカー４２Ｗの表面を覆うように開口４０１内に突出する。
【0048】
次に、図８に示すように、絶縁膜４３２の上に絶縁膜４３３を形成する。絶縁膜４３３は、例えばＡＬＤを用いて形成可能である。
【0049】
次に、図９に示すように、反応性イオンエッチング（ＲＩＥ）により絶縁膜４３２および絶縁膜４３３を厚さ方向に部分的に除去して導電性酸化物層３２の上面および絶縁層４５の上面を部分的に露出させる。導電層４２が酸化物半導体層４１が形成される位置まで突出するウィスカー４２Ｗを有する場合、絶縁膜４３２および絶縁膜４３３のウィスカー４２Ｗの表面に設けられた部分の一部は、除去されて表面４２Ｓが露出する。
【0050】
次に、図１０に示すように、開口４０１を埋める酸化物半導体層４１を形成する。酸化物半導体層４１は、例えばスパッタリングや、ＡＬＤを用いて開口４０１に酸化物半導体膜を形成後、ＲＩＥにより酸化物半導体膜を厚さ方向に部分的に除去して絶縁層４５の上面を露出させることにより形成される。導電層４２がウィスカー４２Ｗを有する場合、ウィスカー４２Ｗの表面４２Ｓが酸化物半導体層４１に接触する。
【0051】
その後、酸化物半導体層４１の上に導電性酸化物層５１を形成する。導電性酸化物層５１は、例えばスパッタリングや、ＡＬＤを用いて形成可能である。以上がメモリセルアレイの従来の製造方法例の説明である。
【0052】
前述のとおり、導電層４２が酸化物半導体層４１の内部までに突出するウィスカー４２Ｗを有する場合、表面４２Ｓが酸化物半導体層４１に接触する。これは、導電層４２から酸化物半導体層４１に電流が流れるいわゆるゲートリーク電流の原因となる。ゲートリーク電流は、メモリトランジスタＭＴＲの動作不良の原因となり、半導体記憶装置の信頼性を低下させる。
【0053】
これに対し、本実施形態の半導体装置のメモリセルアレイは、酸化物半導体層４１と絶縁膜４３２との間にウィスカー４２Ｗの生成および成長を抑制するための保護膜（ライナー膜ともいう）を有する。これにより、半導体装置の信頼性の低下を抑制できる。保護膜を有するメモリセルアレイの具体的な構造例について以下に説明する。
【0054】
図１１は、実施形態のメモリセルアレイの構造例を説明するための断面模式図である。図１１は、メモリトランジスタＭＴＲを含むＸ－Ｚ断面の一部を示す。以下では、図３および図４に示すメモリセルアレイと異なる部分について説明し、それ以外の部分については、図３および図４の説明を適宜援用できる。
【0055】
実施形態のメモリセルアレイの構造例は、絶縁膜４３１と、絶縁膜４３２と、絶縁膜４３３と、を有する。絶縁膜４３１、絶縁膜４３２、および絶縁膜４３３は、メモリトランジスタＭＴＲのゲート絶縁膜を形成する。
【0056】
絶縁膜４３１は、酸化物半導体層４１と導電層４２との間に設けられる。絶縁膜４３１は、酸化物半導体層４１を囲む。絶縁膜４３１は、導電層４２、絶縁層４４、絶縁層４５、導電性酸化物層３２、および導電性酸化物層５１に接する。絶縁膜４３１は、例えばシリコン、アルミニウム、ハフニウム、ジルコニウム、ラドン、ニオブ、イットリウム、タンタル、バナジウム、およびマグネシウムの少なくとも一つの元素と、酸素と、を含有する。絶縁膜４３１は、例えばシリコン酸化膜、アルミニウム酸化膜、ハフニウム酸化膜、ジルコニウム酸化膜、ラドン酸化膜、ニオブ酸化膜、イットリウム酸化膜、タンタル酸化膜、バナジウム酸化膜、およびマグネシウム酸化膜の少なくとも一つを有する。絶縁膜４３１の厚さは、例えば０．５ｎｍ以上１３ｎｍ以下が好ましい。０．５ｎｍ未満であると、ウィスカー４２Ｗの生成および成長の抑制効果が低下する場合がある。１３ｎｍを超えると、開口４０１が閉塞されてメモリトランジスタＭＴＲが電気的にオープンになる場合がある。絶縁膜４３１は、絶縁膜４３３よりも薄いことが好ましい。
【0057】
絶縁膜４３２は、酸化物半導体層４１と絶縁膜４３１との間に設けられる。絶縁膜４３２は、酸化物半導体層４１を囲み、絶縁膜４３１に囲まれる。絶縁膜４３２の一端は、導電性酸化物層５１に接する。絶縁膜４３２の他端は、酸化物半導体層４１に接する。絶縁膜４３２は、導電性酸化物層３２に接することなく導電性酸化物層３２から離れていてもよい。絶縁膜４３２は、絶縁膜４３３への金属元素の拡散を抑制するための保護膜としての機能を有する。絶縁膜４３２の厚さは、例えば０．５ｎｍ以上１３ｎｍ以下が好ましい。０．５ｎｍ未満であると、金属元素の拡散抑制効果が低減する場合がある。１３ｎｍを超えると、開口４０１が閉塞されてメモリトランジスタＭＴＲが電気的にオープンになる場合がある。
【0058】
絶縁膜４３２は、例えばシリコンと、窒素と、を含有する。絶縁膜４３２は、例えばシリコン窒化膜を有する。絶縁膜４３２は、ＡＬＤを用いて形成されることにより、絶縁膜４３１よりも密度を高くすることができる。これにより、金属元素の拡散抑制効果を高めることができる。
【0059】
絶縁膜４３３は、酸化物半導体層４１と絶縁膜４３２との間に設けられる。絶縁膜４３３は、酸化物半導体層４１を囲み、絶縁膜４３２に囲まれる。絶縁膜４３３は、酸化物半導体層４１に接する。絶縁膜４３３の一端は、導電性酸化物層５１に接する。絶縁膜４３３は、導電性酸化物層３２に接することなく導電性酸化物層３２から離れていてもよい。絶縁膜４３３の厚さは、例えば１ｎｍ以上１３ｎｍ以下が好ましい。１ｎｍ未満であるとゲートリーク電流が増加する場合がある。１３ｎｍを超えると、開口４０１が閉塞されてメモリトランジスタＭＴＲが電気的にオープンになる場合がある。
【0060】
絶縁膜４３３は、例えばシリコンと、酸素と、を含有する。絶縁膜４３３は、例えばシリコン酸化膜を有する。絶縁膜４３３は、ＡＬＤを用いて形成されることにより、絶縁膜４３１よりも密度を高くすることができる。これにより、メモリトランジスタＭＴＲのゲートリーク電流の発生の抑制効果を高めることができる。
【0061】
次に、実施形態のメモリセルアレイの製造方法例について図１２ないし図１７を参照して説明する。図１２ないし図１７は、実施形態のメモリセルアレイの製造方法例を説明するための断面模式図である。図１２ないし図１７は、Ｘ－Ｚ断面の一部を示す。なお、ここでは、メモリキャパシタＭＣＰを形成してからメモリトランジスタＭＴＲを形成するまでの製造工程について説明する。
【0062】
まず、従来の構造例の製造方法例と同様に、導電性酸化物層３２の上に絶縁層４４、導電層４２、および絶縁層４５を順に形成し、その後、絶縁層４４、導電層４２、および絶縁層４５の積層体をＺ軸方向に貫通する開口４０１を形成して導電性酸化物層３２の上面を部分的に露出させる。
【0063】
次に、図１２に示すように、開口４０１の内面に絶縁膜４３１を形成する。絶縁膜４３１は、例えばプラズマ励起原子層堆積法（ＰｅＡＬＤ）を用いて形成可能である。
【0064】
絶縁膜４３１の酸化膜は、酸化雰囲気下で形成される。酸化雰囲気は、例えばオゾン（Ｏ３）ガス雰囲気である。酸化雰囲気は、例えば７５℃以上３５０℃以下の温度を有する。上記のような３５０℃以下の低温下および／または酸化雰囲気下で絶縁膜４３１を形成することにより、ウィスカー４２Ｗの発生および成長を抑制できる。酸化雰囲気の温度は、還元雰囲気の温度以下の温度であってもよい。
【0065】
次に、図１３に示すように、絶縁膜４３１の上に絶縁膜４３２を形成する。絶縁膜４３２は、例えばＴＨＡＬＤを用いて形成可能である。
【0066】
絶縁膜４３２の窒化膜は、還元雰囲気下で形成される。還元雰囲気は、例えばアンモニア（ＮＨ３）ガス雰囲気である。還元雰囲気は、例えば４５０℃以上の温度を有する。上記のような還元雰囲気下で絶縁膜４３２を形成する場合であっても、絶縁膜４３２の形成前に絶縁膜４３１を形成することにより、ウィスカー４２Ｗの発生および成長を抑制できる。
【0067】
次に、図１４に示すように、絶縁膜４３２の上に絶縁膜４３３を形成する。絶縁膜４３３は、例えばＡＬＤを用いて形成可能である。
【0068】
次に、図１５に示すように、ＲＩＥにより絶縁膜４３１、絶縁膜４３２、および絶縁膜４３３を厚さ方向に部分的に除去して導電性酸化物層３２の上面および絶縁層４５の上面を部分的に露出させる。
【0069】
次に、図１６に示すように、開口４０１を埋める酸化物半導体層４１を形成する。酸化物半導体層４１は、例えばスパッタリングや、ＡＬＤを用いて開口４０１に酸化物半導体膜を形成後、ＲＩＥにより酸化物半導体膜を厚さ方向に部分的に除去して絶縁層４５の上面を露出させることにより形成される。
【0070】
その後、酸化物半導体層４１の上に導電性酸化物層５１を形成する。導電性酸化物層５１は、例えば例えばスパッタリングや、ＡＬＤを用いて形成可能である。以上が実施形態のメモリセルアレイの製造方法例の説明である。
【0071】
以上のように、実施形態のメモリセルアレイでは、導電層４２と絶縁膜４３２との間に絶縁膜４３１を形成することにより導電層４２からのウィスカー４２Ｗの発生および成長を抑制できる。これにより、メモリトランジスタＭＴＲのゲートリーク電流の発生を抑制でき、半導体装置の信頼性の低下を抑制できる。
【0072】
（メモリセルアレイの第１の変形例）
図１８は、実施形態のメモリセルアレイの第１の変形例を説明するための断面模式図である。図１８は、メモリトランジスタＭＴＲを含むＸ－Ｚ断面の一部を示す。図１８に示すメモリセルアレイは、図１１に示す構成と比較して、絶縁膜４３２および絶縁膜４３３が導電性酸化物層３２に接触する構成が異なる。以下では図１１と異なる部分について説明し、その他の部分については、図１１の説明を適宜援用できる。
図１８は、実施形態のメモリセルアレイの第１の変形例を説明するための断面模式図である。図１８は、メモリトランジスタＭＴＲを含むＸ－Ｚ断面の一部を示す。図１８に示すメモリセルアレイは、図１１に示す構成と比較して、絶縁膜４３２および絶縁膜４３３が導電性酸化物層３２に接触する構成が異なる。以下では図１１と異なる部分について説明し、その他の部分については、図１１の説明を適宜援用できる。
【0073】
絶縁膜４３２が導電性酸化物層３２に接触する構成は、例えば絶縁膜４３１の形成後であって絶縁膜４３２の形成前にＲＩＥにより絶縁膜４３１を厚さ方向に部分的に除去して導電性酸化物層３２の上面および絶縁層４５の上面を部分的に露出させることにより形成可能である。
【0074】
絶縁膜４３３が導電性酸化物層３２に接触する構成は、例えば絶縁膜４３２の形成後であって絶縁膜４３３の形成前にＲＩＥにより絶縁膜４３２を厚さ方向に部分的に除去して導電性酸化物層３２の上面および絶縁層４５の上面を部分的に露出させることにより形成可能である。
【0075】
第１の変形例であっても、導電層４２と絶縁膜４３２との間に絶縁膜４３１を形成することにより導電層４２からのウィスカー４２Ｗの発生および成長を抑制できる。これにより、メモリトランジスタＭＴＲのゲートリーク電流の発生を抑制でき、半導体装置の信頼性の低下を抑制できる。
【0076】
（メモリセルアレイの第２の変形例）
図１９は、実施形態のメモリセルアレイの第２の変形例を説明するための断面模式図である。図１９は、メモリトランジスタＭＴＲを含むＸ－Ｚ断面の一部を示す。図１９に示すメモリセルアレイは、図１１に示す構成と比較して、ウィスカー４２Ｗを有する構成が異なる。以下では図１１と異なる部分について説明し、その他の部分については、図１１の説明を適宜援用できる。
図１９は、実施形態のメモリセルアレイの第２の変形例を説明するための断面模式図である。図１９は、メモリトランジスタＭＴＲを含むＸ－Ｚ断面の一部を示す。図１９に示すメモリセルアレイは、図１１に示す構成と比較して、ウィスカー４２Ｗを有する構成が異なる。以下では図１１と異なる部分について説明し、その他の部分については、図１１の説明を適宜援用できる。
【0077】
絶縁膜４３１を形成する場合、従来よりも低いウィスカー４２Ｗが発生する場合がある。ウィスカー４２Ｗは、例えばＺ軸方向において導電層４２の厚さの１／３倍以下の幅を有する。しかしながら、ウィスカー４２Ｗは、Ｚ軸方向から見たとき、ウィスカー４２Ｗは、酸化物半導体層４１の外側に配置され、絶縁膜４３１、絶縁膜４３２、絶縁膜４３３に囲まれているため、酸化物半導体層４１に接触しない。
【0078】
ウィスカー４２Ｗの高さは、例えば絶縁膜４３１、絶縁膜４３２、絶縁膜４３３を形成する際の雰囲気ガス種や温度条件等によって制御することができる。
【0079】
第２の変形例であっても、導電層４２と絶縁膜４３２との間に絶縁膜４３１を形成することにより、メモリトランジスタＭＴＲのゲートリーク電流の発生を抑制でき、半導体装置の信頼性の低下を抑制できる。
【0080】
第１の変形例および第２の変形例は、適宜組み合わせることができる。
【0081】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0082】
１０…半導体基板、１１…絶縁層、２１…導電体、２２…導電層、２３…電気伝導体、２４…絶縁体、３０…導電体、３１…導電層、３２…導電性酸化物層、３３…絶縁層、４１…酸化物半導体層、４２…導電層、４２Ｓ…表面、４２Ｗ…ウィスカー、４３…絶縁膜、４４…絶縁層、４５…絶縁層、５０…導電体、５１…導電性酸化物層、５２…導電層、５３…絶縁層、７１…導電層、７２…絶縁層、４０１…開口、４３１…絶縁膜、４３２…絶縁膜、４３３…絶縁膜。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】