特開 2024-90137 半導体装置、制御システム、及び制御プログラム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024090137

(43)【公開日】2024-07-04

(54)【発明の名称】半導体装置、制御システム、及び制御プログラム

(51)【国際特許分類】

   H03K 7/08 20060101AFI20240627BHJP

   G05F 1/00 20060101ALI20240627BHJP

【ＦＩ】

H03K7/08 A

G05F1/00 C

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2022205826

(22)【出願日】2022-12-22

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】二瓶 乃亮

【テーマコード（参考）】

5H410

【Ｆターム（参考）】

5H410BB10

5H410EB09

5H410EB13

5H410EB22

5H410EB25

5H410FF11

(57)【要約】

【課題】電源装置への不安定な電圧の供給を回避することができる半導体装置、制御システム、及び制御プログラムを得る。
【解決手段】デジタル制御回路１０Ａは、各々ＰＷＭ信号を生成するためのカウンタを有する、同期ＰＷＭ制御を行うための一対のＰＷＭ信号生成部１２Ａ、１２Ｂと、当該一対のＰＷＭ信号生成部１２Ａ、１２Ｂが有するカウンタ同士のカウント値を比較することで、当該一対のＰＷＭ信号生成部１２Ａ、１２Ｂによって生成されたＰＷＭ信号の位相のずれを検出する信号比較回路１４と、信号比較回路１４によって位相のずれが検出された場合、当該位相のずれを修正するように上記カウンタの作動を制御する制御部１６と、を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

各々ＰＷＭ信号を生成するためのカウンタを有する、同期ＰＷＭ制御を行うための一対のＰＷＭ信号生成部と、
前記一対のＰＷＭ信号生成部が有する前記カウンタ同士のカウント値を比較することで、前記一対のＰＷＭ信号生成部によって生成されたＰＷＭ信号の位相のずれを検出する信号比較回路と、
前記信号比較回路によって前記位相のずれが検出された場合、当該位相のずれを修正するように前記カウンタの作動を制御する制御部と、
を備えた半導体装置。

【請求項2】

前記制御部は、前記位相のずれ量に応じて、当該位相が遅れた側の前記ＰＷＭ信号生成部が有するカウンタによる計数開始を早めるか、又は当該位相が早まった側の前記ＰＷＭ信号生成部が有するカウンタによる計数開始を遅らせることで前記制御を行う、
請求項１に記載の半導体装置。

【請求項3】

前記信号比較回路は、前記一対のＰＷＭ信号生成部の一方の前記カウンタのカウント値が零になるタイミングで前記カウント値の比較を行う、
請求項１又は請求項２に記載の半導体装置。

【請求項4】

前記一対のＰＷＭ信号生成部によって生成されたＰＷＭ信号によって出力電圧が制御され、かつ、前記出力電圧を負荷である電源装置に供給するアナログ制御回路、
を更に有する請求項１に記載の半導体装置。

【請求項5】

請求項１に記載の半導体装置と、
前記半導体装置の前記一対のＰＷＭ信号生成部によって生成されたＰＷＭ信号によって出力電圧が制御され、かつ、前記出力電圧を負荷である電源装置に供給するアナログ制御回路と、
を有する制御システム。

【請求項6】

各々ＰＷＭ信号を生成するためのカウンタを有する、同期ＰＷＭ制御を行うための一対のＰＷＭ信号生成部が有する前記カウンタ同士のカウント値を比較することで、前記一対のＰＷＭ信号生成部によって生成されたＰＷＭ信号の位相のずれを検出し、
前記位相のずれを検出した場合、当該位相のずれを修正するように前記カウンタの作動を制御する、
処理をコンピュータに実行させるための制御プログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置、制御システム、及び制御プログラムに関する。

【背景技術】

【0002】

特許文献１には、電圧変動を引き起こす頻度を抑制することを目的としたスイッチング電源装置が開示されている。

【0003】

このスイッチング電源装置は、電源側からの電圧を入力するマスタースイッチング回路と、電源側からの電圧を入力すると共に前記マスタースイッチング回路と並列接続されるスレーブスイッチング回路とを備えたスイッチング電源装置であって、前記マスタースイッチング回路及び前記スレーブスイッチング回路は、クロックを発生させる発振器と、前記発振器からのクロックに基づいてＰＷＭ（Pulse Width Modulation）動作クロックを発生させる制御回路と、前記制御回路からのＰＷＭ動作クロックに基づいてＰＷＭ制御を実行するＰＷＭ実行回路とを有する。

【0004】

また、このスイッチング電源装置は、前記マスタースイッチング回路の制御回路が、前記発振器からのクロックをカウントし、カウント結果に基づいてＰＷＭ動作クロックを発生させる第１ＰＷＭ動作カウンタと、前記発振器からのクロックを分周して位相制御信号を生成する分周器と、前記分周器により生成された位相制御信号に基づいて、前記第１ＰＷＭ動作カウンタのカウント値を予め定められた値にロードさせるロード信号を生成して出力する第１ロード信号生成回路と、を有する。

【0005】

更に、このスイッチング電源装置は、前記スレーブスイッチング回路の制御回路が、前記発振器からのクロックをカウントし、カウント結果に基づいてＰＷＭ動作クロックを発生させる第２ＰＷＭ動作カウンタと、前記マスタースイッチング回路の分周器により生成された位相制御信号に基づいて、前記第２ＰＷＭ動作カウンタのカウント値を予め定められた値にロードさせるロード信号を生成して出力する第２ロード信号生成回路と、を有する。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２００９－１１２１８４号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

一方、図６には、電源制御を行う一般的な制御システムが示されている。図６に示すように、この制御システムは、負荷である電源装置に直流電圧を供給するものであり、直流電圧を生成するアナログ制御回路と、アナログ制御回路を制御するデジタル制御回路を含んで構成されている。

【0008】

ここで、デジタル制御回路は、各々内部にカウンタを有する一対のＰＷＭ信号生成部を有しており、各ＰＷＭ信号生成部によってカウンタの値に応じたＰＷＭ信号を生成する一方、アナログ制御回路は、デジタル制御回路からのＰＷＭ信号を受けて、所望の電圧値の直流電圧を出力する。アナログ制御回路の高効率化、及び負荷である電源装置への過剰な電圧供給を避けるため、一例として図７に示すように、デジタル制御回路より出力されるＰＷＭ信号は同期関係である必要がある。

【0009】

しかしながら、同期関係であったＰＷＭ信号であっても、例えば図８に示すように、強い電磁ノイズ等の外乱が入ることで、デジタル制御回路内のカウンタが意図しない動作を起こした場合、ＰＷＭ信号に位相のずれが生じることがある。

【0010】

この場合、僅かなずれであればアナログ制御回路の効率を僅かに落とすだけとなるが、一例として図９に示すように、外乱が逐次投入されて位相のずれが累積されていくと、アナログ制御回路の急激な効率低下、若しくは意図しない動作を引き起こし、負荷への過剰な電圧供給につながる恐れがある。

【0011】

従来の回路では、アナログ制御回路の出力を監視し、異常な電圧値になったらデジタル制御回路をリセットし、再び同期関係のＰＷＭ信号を生成していた。しかしながら、この手法では、僅かな位相ずれが生じている間は異常な電圧値になるまでアナログ制御回路の効率が低下したままになり、また、デジタル制御回路をリセットするためには一瞬でもアナログ制御回路より異常な電圧が出力されるため、出力電圧が不安定となる。

【0012】

一方、上記特許文献１に開示されている技術では、ＰＷＭ動作カウンタのカウント値のずれによるスイッチング電源の電圧変動を抑制するため、一定周期で当該カウント値を修正している。

【0013】

即ち、特許文献１に開示されている技術では、各々ＰＷＭ実行回路を含むマスタースイッチング回路とスレーブスイッチング回路とを有しており、通常動作時はそれぞれ制御回路が発振器からのクロックをカウントして、それをＰＷＭ実行回路に出力する構成とされている。

【0014】

この際、マスタースイッチング回路の制御回路内にある分周器によって分周された周期毎に、ロード信号という、カウント値を任意の値にリセットする信号を生成し、カウントずれが起きたとしても、その周期毎にリセットしている。

【0015】

このロード信号がスレーブスイッチング回路側でも同期して生成されるため、マスタースイッチング回路と同じタイミングでリセットが行われることにより、マスタースイッチング回路とスレーブスイッチング回路のカウントずれを修正することができる。

【0016】

しかしながら、この技術では、マスタースイッチング回路とスレーブスイッチング回路との関係によりマスタースイッチング回路側の発振器に不具合がある場合、スレーブスイッチング回路側も同様に不具合が起きてしまうため、やはり出力電圧が不安定となる。

【0017】

本発明は、以上の事情を鑑みて成されたものであり、電源装置への不安定な電圧の供給を回避することができる半導体装置、制御システム、及び制御プログラムを提供することを目的とする。

【課題を解決するための手段】

【0018】

本発明に係る半導体装置は、各々ＰＷＭ信号を生成するためのカウンタを有する、同期ＰＷＭ制御を行うための一対のＰＷＭ信号生成部と、前記一対のＰＷＭ信号生成部が有する前記カウンタ同士のカウント値を比較することで、前記一対のＰＷＭ信号生成部によって生成されたＰＷＭ信号の位相のずれを検出する信号比較回路と、前記信号比較回路によって前記位相のずれが検出された場合、当該位相のずれを修正するように前記カウンタの作動を制御する制御部と、を備えている。

【0019】

本発明に係る制御システムは、本発明に係る半導体装置と、前記半導体装置の前記一対のＰＷＭ信号生成部によって生成されたＰＷＭ信号によって出力電圧が制御され、かつ、前記出力電圧を負荷である電源装置に供給するアナログ制御回路と、を有している。

【0020】

本発明に係る制御プログラムは、各々ＰＷＭ信号を生成するためのカウンタを有する、同期ＰＷＭ制御を行うための一対のＰＷＭ信号生成部が有する前記カウンタ同士のカウント値を比較することで、前記一対のＰＷＭ信号生成部によって生成されたＰＷＭ信号の位相のずれを検出し、前記位相のずれを検出した場合、当該位相のずれを修正するように前記カウンタの作動を制御する、処理をコンピュータに実行させる。

【発明の効果】

【0021】

本発明によれば、電源装置への不安定な電圧の供給を回避することができる。

【図面の簡単な説明】

【0022】

【図1】第１実施形態に係る制御システムの構成の一例を示すブロック図である。

【図2】実施形態に係るデジタル制御回路の作用の説明に供する図であり、第１ＰＷＭ信号生成部の内部カウンタの方が早く進んでいる場合の動作の一例を示すタイムチャートである。

【図3】実施形態に係るデジタル制御回路の作用の説明に供する図であり、第２ＰＷＭ信号生成部の内部カウンタの方が遅く進んでいる場合の動作の一例を示すタイムチャートである。

【図4】第２実施形態に係る制御システムの構成の一例を示すブロック図である。

【図5】第２実施形態に係る制御処理の一例を示すフローチャートである。

【図6】従来の技術の説明に供する図であり、従来の制御システムの構成の一例を示すブロック図である。

【図7】従来の技術の問題点の説明に供する図であり、従来の技術のデジタル制御回路の動作の一例を示すタイムチャートである。

【図8】従来の技術の問題点の説明に供する図であり、従来の技術のデジタル制御回路の動作の一例を示すタイムチャートである。

【図9】従来の技術の問題点の説明に供する図であり、従来の技術のデジタル制御回路の動作の一例を示すタイムチャートである。

【発明を実施するための形態】

【0023】

以下、図面を参照して、本発明を実施するための形態例を詳細に説明する。

【0024】

［第１実施形態］
図１には、本実施形態に係る制御システム９０の構成の一例を示すブロック図が示されている。

【0025】

図１に示すように、本実施形態に係る制御システム９０は、電源装置である負荷５０に対して駆動用の電力を供給するものであり、デジタル制御回路１０Ａ及びアナログ制御回路２０を有している。

【0026】

本実施形態に係るデジタル制御回路１０Ａは、一対のＰＷＭ信号生成部である第１ＰＷＭ信号生成部１２Ａ及び第２ＰＷＭ信号生成部１２Ｂと、信号比較回路１４と、制御部１６と、を備えている。なお、本実施形態では、これらの各部が単一のＩＣ（Integrated Circuit）として構成されているが、これに限るものではなく、例えば、これらの各部の各々を個別のＩＣとして構成する形態としてもよい。

【0027】

本実施形態に係る第１ＰＷＭ信号生成部１２Ａ及び第２ＰＷＭ信号生成部１２Ｂは、各々ＰＷＭ信号を生成するためのカウンタを有する、同期ＰＷＭ制御を行うためのものである。

【0028】

また、本実施形態に係る信号比較回路１４は、一対の第１ＰＷＭ信号生成部１２Ａ及び第２ＰＷＭ信号生成部１２Ｂが有するカウンタ同士のカウント値を比較することで、当該一対の第１ＰＷＭ信号生成部１２Ａ及び第２ＰＷＭ信号生成部１２Ｂによって生成されたＰＷＭ信号の位相のずれを検出する。

【0029】

そして、本実施形態に係る制御部１６は、信号比較回路１４によって位相のずれが検出された場合、当該位相のずれを修正するように上記カウンタの作動を制御する。

【0030】

ここで、本実施形態に係る制御部１６は、上記位相のずれ量に応じて、当該位相が遅れた側のＰＷＭ信号生成部が有するカウンタによる計数開始を早めるか、又は当該位相が早まった側のＰＷＭ信号生成部が有するカウンタによる計数開始を遅らせることで上記制御を行う。

【0031】

また、本実施形態に係る信号比較回路１４は、一対の第１ＰＷＭ信号生成部１２Ａ及び第２ＰＷＭ信号生成部１２Ｂの一方のカウンタのカウント値が零になるタイミングで上記カウント値の比較を行う。

【0032】

一方、本実施形態に係るアナログ制御回路２０は、デジタル制御回路１０Ａの一対の第１ＰＷＭ信号生成部１２Ａ及び第２ＰＷＭ信号生成部１２Ｂによって生成されたＰＷＭ信号によって出力電圧が制御され、かつ、当該出力電圧を負荷５０である電源装置に供給する。

【0033】

なお、本実施形態では、デジタル制御回路１０Ａ及びアナログ制御回路２０が、各々個別のＩＣとして構成されているが、これに限るものではない。例えば、デジタル制御回路１０Ａ及びアナログ制御回路２０を１つのＩＣとして構成する形態としてもよい。

【0034】

次に、図２及び図３を参照して、本実施形態に係る制御システム９０の作用を説明する。図２は、本実施形態に係るデジタル制御回路１０Ａの作用の説明に供する図であり、第１ＰＷＭ信号生成部１２Ａの内部カウンタの方が早く進んでいる場合の動作の一例を示すタイムチャートである。また、図３は、本実施形態に係るデジタル制御回路１０Ａの作用の説明に供する図であり、第２ＰＷＭ信号生成部１２Ｂの内部カウンタの方が遅く進んでいる場合の動作の一例を示すタイムチャートである。

【0035】

まず、一例として図２に示すように、第１ＰＷＭ信号生成部１２Ａのカウント値が外乱により意図せず進んだ場合について説明する。

【0036】

本実施形態に係る信号比較回路１４は、図２における「↓」の部分で第１ＰＷＭ信号生成部１２Ａ及び第２ＰＷＭ信号生成部１２Ｂから出力されるカウント値の比較を行う。ここで、信号比較回路１４は、外乱によってカウント値にずれが生じた場合、その後のカウント値を比較するタイミング（図２における「※」が付されている「↓」の箇所）で第１ＰＷＭ信号生成部１２Ａにより生成された第１ＰＷＭ信号と、第２ＰＷＭ信号生成部１２Ｂにより生成された第２ＰＷＭ信号の同期関係に位相のずれ（以下、「位相ずれ」という。）が生じていることを検知する。

【0037】

また、本実施形態に係る信号比較回路１４は、位相ずれを検知した際に、第１ＰＷＭ信号生成部１２Ａのカウンタと第２ＰＷＭ信号生成部１２Ｂのカウンタのどちらが早く、もしくは遅く進んでいるかを検出する。図２に示す例では、第１ＰＷＭ信号生成部１２Ａのカウンタの方が早く進んでいることが検出されるため、制御部１６は、第１ＰＷＭ信号生成部１２Ａのカウンタを位相ずれが生じた分だけ遅延させてから計数を開始させるように第１ＰＷＭ信号生成部１２Ａに制御信号を出力する。

【0038】

次に、一例として図３に示すように、第２ＰＷＭ信号生成部１２Ｂのカウント値が外乱により意図せず遅れた場合について説明する。

【0039】

信号比較回路１４は、外乱によってカウント値にずれが生じた場合、その後のカウント値を比較するタイミング（図３における「※」が付されている「↓」の箇所）で位相ずれが生じていることを検知する。

【0040】

また、本実施形態に係る信号比較回路１４は、位相ずれを検知した際に、図３に示す例では、第２ＰＷＭ信号生成部１２Ｂのカウンタの方が遅く進んでいることが検知されるため、制御部１６は、第２ＰＷＭ信号生成部１２Ｂのカウンタを位相ずれが生じた分だけ前倒しして計数を開始させるように制御信号を第２ＰＷＭ信号生成部１２Ｂに出力する。

【0041】

以上説明したように、本実施形態によれば、各々ＰＷＭ信号を生成するためのカウンタを有する、同期ＰＷＭ制御を行うための一対のＰＷＭ信号生成部が有する当該カウンタ同士のカウント値を比較することで、上記一対のＰＷＭ信号生成部によって生成されたＰＷＭ信号の位相のずれを検出し、当該位相のずれを検出した場合、当該位相のずれを修正するように上記カウンタの作動を制御する。従って、電源装置への不安定な電圧の供給を回避することができる。

【0042】

また、本実施形態によれば、上記位相のずれ量に応じて、当該位相が遅れた側のＰＷＭ信号生成部が有するカウンタによる計数開始を早めるか、又は当該位相が早まった側のＰＷＭ信号生成部が有するカウンタによる計数開始を遅らせることで上記制御を行っている。従って、カウンタの計数開始のタイミングを調整することのみにより、簡易に電源装置への不安定な電圧の供給を回避することができる。

【0043】

更に、本実施形態によれば、信号比較回路により、一対のＰＷＭ信号生成部の一方のカウンタのカウント値が零になるタイミングで上記カウント値の比較を行っている。従って、一対のＰＷＭ信号生成部の双方のカウンタの計数が行われているタイミングでカウント値の比較を行う場合に比較して、より高精度の位相のずれを検出することができる。

【0044】

［第２実施形態］
図４には、本実施形態に係る制御システム９０の構成の一例を示すブロック図が示されている。なお、図４における図１に示したものと同一の構成要素については図１と同一の符号を付して、その説明を省略する。

【0045】

図４に示すように、本実施形態に係る制御システム９０は、図１に示す第１実施形態に係る制御システム９０に対して、デジタル制御回路１０Ａにおける信号比較回路１４及び制御部１６に代えて、プロセッサとしてのＣＰＵ（Central Processing Unit）１８が適用されている点が、第１実施形態に係る制御システム９０とは相違している。また、本実施形態に係る制御システム９０では、デジタル制御回路１０Ｂに、ＣＰＵ１８からアクセス可能とされた不揮発性の記憶部１８Ａが設けられており、当該記憶部１８Ａには、制御プログラム１８Ａ１が記憶されている点が、第１実施形態に係る制御システム９０とは相違している。

【0046】

本実施形態に係るデジタル制御回路１０ＢのＣＰＵ１８が制御プログラム１８Ａ１を実行することで、第１実施形態に係る信号比較回路１４及び制御部１６と同様に作用する。

【0047】

次に、図５を参照して、本実施形態に係る制御システム９０の作用を説明する。図５は、本実施形態に係る制御処理の一例を示すフローチャートである。

【0048】

本実施形態に係るデジタル制御回路１０Ｂでは、第１ＰＷＭ信号生成部１２Ａ及び第２ＰＷＭ信号生成部１２ＢによるＰＷＭ信号の生成を行っている場合に、デジタル制御回路１０ＢのＣＰＵ１８が制御プログラム１８Ａ１を実行することによって、図５に示す制御処理が実行される。

【0049】

図５のステップ１００で、ＣＰＵ１８は、位相ずれを検知するタイミングとして予め定められたタイミング（本実施形態では、第１ＰＷＭ信号生成部１２Ａのカウンタのカウント値が０（零）となるタイミング）が到来するまで待機する。

【0050】

ステップ１０２で、ＣＰＵ１８は、第１ＰＷＭ信号生成部１２Ａ及び第２ＰＷＭ信号生成部１２Ｂの各々のカウンタからカウント値を取得し、取得したカウント値を比較することで、上述した位相ずれが発生したか否かを検出する。ステップ１０４で、ＣＰＵ１８は、ステップ１０２の処理において位相ずれの発生が検出されたか否かを判定し、否定判定となった場合はステップ１１６に移行する一方、肯定判定となった場合はステップ１０６に移行する。

【0051】

ステップ１０６で、ＣＰＵ１８は、第１ＰＷＭ信号生成部１２Ａのカウンタの方が早く進んでいるか否かを判定し、肯定判定となった場合はステップ１０８に移行する。

【0052】

ステップ１０８で、ＣＰＵ１８は、次の位相ずれを検知するタイミングが到来するまで待機し、ステップ１１０で、ＣＰＵ１８は、第１ＰＷＭ信号生成部１２Ａのカウンタによる計数開始のタイミングを、位相ずれが生じた分だけ遅延させる制御を行った後、ステップ１１６に移行する。

【0053】

一方、ステップ１０６において否定判定となった場合はステップ１１２に移行し、ＣＰＵ１８は次の位相ずれを検知するタイミングが到来するまで待機し、ステップ１１４で、ＣＰＵ１８は、第２ＰＷＭ信号生成部１２Ｂのカウンタによる計数開始のタイミングを、位相ずれが生じた分だけ前倒しさせる制御を行った後、ステップ１１６に移行する。

【0054】

ステップ１１６で、ＣＰＵ１８は、予め定められた終了タイミング（本実施形態では、第１ＰＷＭ信号生成部１２Ａ及び第２ＰＷＭ信号生成部１２ＢによるＰＷＭ信号の生成が終了したタイミング）が到来したか否かを判定し、否定判定となった場合はステップ１００に戻る一方、肯定判定となった場合は本制御処理を終了する。

【0055】

以上説明したように、本実施形態によれば、第１実施形態に係る効果に加えて、より柔軟に、制御処理の方法を改版することができる。

【0056】

なお、上記各実施形態では、第１ＰＷＭ信号生成部１２Ａのカウンタの方が早く進んでいる場合に第１ＰＷＭ信号生成部１２Ａのカウンタの計数開始を遅延させ、第２ＰＷＭ信号生成部１２Ｂのカウンタの方が遅く進んでいる場合に第２ＰＷＭ信号生成部１２Ｂのカウンタの計数開始を前倒しさせる場合について説明したが、これに限定されない。例えば、第１ＰＷＭ信号生成部１２Ａのカウンタの方が早く進んでいる場合に第２ＰＷＭ信号生成部１２Ｂのカウンタの計数開始を前倒しさせ、第２ＰＷＭ信号生成部１２Ｂのカウンタの方が遅く進んでいる場合に第１ＰＷＭ信号生成部１２Ａのカウンタの計数開始を遅延させる形態としてもよい。要は、位相ずれが生じた場合に、当該位相ずれを解消するように、各ＰＷＭ信号生成部のカウンタの計数開始のタイミングをずらせばよく、各ＰＷＭ信号生成部のカウンタの双方の計数開始のタイミングをずらす形態としてもよい、

【0057】

また、上記第２実施形態において、プロセッサとは広義的なプロセッサを指し、汎用的なプロセッサ（例えば、ＣＰＵ等）や、専用のプロセッサ（例えば、ＧＰＵ： Graphics Processing Unit、ＡＳＩＣ： Application Specific Integrated Circuit、ＦＰＧＡ： Field Programmable Gate Array、プログラマブル論理デバイス、等）を含むものである。

【符号の説明】

【0058】

１０Ａ、１０Ｂ デジタル制御回路
１２Ａ 第１ＰＷＭ信号生成部
１２Ｂ 第２ＰＷＭ信号生成部
１４ 信号比較回路
１６ 制御部
１８ ＣＰＵ
１８Ａ 記憶部
１８Ａ１ 制御プログラム
２０ アナログ制御回路
５０ 負荷
９０ 制御システム

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】