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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024090269
(43)【公開日】2024-07-04
(54)【発明の名称】レベルシフトダウン回路、モータドライバ回路、電子機器
(51)【国際特許分類】
H03K 19/0185 20060101AFI20240627BHJP
【ＦＩ】
H03K19/0185 240
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2022206038
(22)【出願日】2022-12-22
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】杉江 尚
【テーマコード（参考）】
5J056
【Ｆターム（参考）】
5J056AA19
5J056AA29
5J056AA37
5J056BB02
5J056CC02
5J056CC21
5J056DD13
5J056DD39
(57)【要約】
【課題】高速動作が可能なレベルシフトダウン回路を提供する。
【解決手段】インバータ１６は、入力信号ＩＮを反転する。第１トランジスタＭ１および第２トランジスタＭ２は、Ｐチャンネル二重拡散型ＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、第１トランジスタＭ１は、ソースが第１ハイサイドライン１３と接続され、ゲートに入力信号ＩＮを受ける。第２トランジスタＭ２は、ソースが第１ハイサイドライン１３と接続され、ゲートにインバータ１６の出力信号を受ける。第５トランジスタＭ５は、ドレインが第２ハイサイドライン１４と接続され、ソースが出力ノード１２と接続され、ゲートが第１トランジスタＭ１のドレインと接続される。第６トランジスタＭ６は、ソースがローサイドライン１５と接続され、ドレインが出力ノード１２と接続され、ゲートが第２トランジスタＭ２のドレインと接続される。
【選択図】図１
【解決手段】インバータ１６は、入力信号ＩＮを反転する。第１トランジスタＭ１および第２トランジスタＭ２は、Ｐチャンネル二重拡散型ＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、第１トランジスタＭ１は、ソースが第１ハイサイドライン１３と接続され、ゲートに入力信号ＩＮを受ける。第２トランジスタＭ２は、ソースが第１ハイサイドライン１３と接続され、ゲートにインバータ１６の出力信号を受ける。第５トランジスタＭ５は、ドレインが第２ハイサイドライン１４と接続され、ソースが出力ノード１２と接続され、ゲートが第１トランジスタＭ１のドレインと接続される。第６トランジスタＭ６は、ソースがローサイドライン１５と接続され、ドレインが出力ノード１２と接続され、ゲートが第２トランジスタＭ２のドレインと接続される。
【選択図】図１
【特許請求の範囲】
【請求項1】
入力信号を受ける入力ノードと、
出力ノードと、
第１電圧が発生している第１ハイサイドラインと、
第２電圧が発生している第２ハイサイドラインと、
第３電圧が発生しているローサイドラインと、
入力信号を反転するインバータと、
ソースが前記第１ハイサイドラインと接続され、ゲートに入力信号を受けるＰチャンネル二重拡散型ＭＯＳ（Metal Oxide Semiconductor）トランジスタである第１トランジスタと、
ソースが前記第１ハイサイドラインと接続され、ゲートに前記インバータの出力信号を受けるＰチャンネル二重拡散型ＭＯＳ（Metal Oxide Semiconductor）トランジスタである第２トランジスタと、
ソースが前記ローサイドラインと接続され、ドレインが前記第１トランジスタのドレインと接続されたＮチャンネルＭＯＳトランジスタである第３トランジスタと、
ソースが前記ローサイドラインと接続され、ドレインが前記第２トランジスタのドレインと接続されたＮチャンネルＭＯＳトランジスタである第４トランジスタと、
ドレインが前記第２ハイサイドラインと接続され、ソースが前記出力ノードと接続され、ゲートが前記第１トランジスタのドレインと接続されたＮチャンネルＭＯＳトランジスタである第５トランジスタと、
ソースが前記ローサイドラインと接続され、ドレインが前記出力ノードと接続され、ゲートが前記第２トランジスタのドレインと接続された第６トランジスタと、
を備える、レベルシフトダウン回路。
出力ノードと、
第１電圧が発生している第１ハイサイドラインと、
第２電圧が発生している第２ハイサイドラインと、
第３電圧が発生しているローサイドラインと、
入力信号を反転するインバータと、
ソースが前記第１ハイサイドラインと接続され、ゲートに入力信号を受けるＰチャンネル二重拡散型ＭＯＳ（Metal Oxide Semiconductor）トランジスタである第１トランジスタと、
ソースが前記第１ハイサイドラインと接続され、ゲートに前記インバータの出力信号を受けるＰチャンネル二重拡散型ＭＯＳ（Metal Oxide Semiconductor）トランジスタである第２トランジスタと、
ソースが前記ローサイドラインと接続され、ドレインが前記第１トランジスタのドレインと接続されたＮチャンネルＭＯＳトランジスタである第３トランジスタと、
ソースが前記ローサイドラインと接続され、ドレインが前記第２トランジスタのドレインと接続されたＮチャンネルＭＯＳトランジスタである第４トランジスタと、
ドレインが前記第２ハイサイドラインと接続され、ソースが前記出力ノードと接続され、ゲートが前記第１トランジスタのドレインと接続されたＮチャンネルＭＯＳトランジスタである第５トランジスタと、
ソースが前記ローサイドラインと接続され、ドレインが前記出力ノードと接続され、ゲートが前記第２トランジスタのドレインと接続された第６トランジスタと、
を備える、レベルシフトダウン回路。
【請求項2】
前記第１トランジスタおよび前記第２トランジスタは、共通のウェルに形成された、請求項１に記載のレベルシフトダウン回路。
【請求項3】
前記第３トランジスタおよび前記第４トランジスタは、共通のウェルに形成された、請求項１または２に記載のレベルシフトダウン回路。
【請求項4】
前記第３電圧は、接地電圧である、請求項１または２に記載のレベルシフトダウン回路。
【請求項5】
前記第３電圧は、スイッチング電圧であり、
前記第２電圧は、前記スイッチング電圧よりも所定電圧、相対的に高い電圧である、請求項１または２に記載のレベルシフトダウン回路。
前記第２電圧は、前記スイッチング電圧よりも所定電圧、相対的に高い電圧である、請求項１または２に記載のレベルシフトダウン回路。
【請求項6】
ハイサイドトランジスタおよびローサイドトランジスタを含むブリッジ回路と、
前記ハイサイドトランジスタを駆動するハイサイドドライバ回路と、
ロジック回路と、
前記ロジック回路と前記ハイサイドドライバ回路との間の信号の伝送経路に設けられた請求項１または２に記載のレベルシフトダウン回路と、
を備える、モータドライバ回路。
前記ハイサイドトランジスタを駆動するハイサイドドライバ回路と、
ロジック回路と、
前記ロジック回路と前記ハイサイドドライバ回路との間の信号の伝送経路に設けられた請求項１または２に記載のレベルシフトダウン回路と、
を備える、モータドライバ回路。
【請求項7】
モータと、
前記モータを駆動する請求項６に記載のモータドライバ回路と、
を備える、電子機器。
前記モータを駆動する請求項６に記載のモータドライバ回路と、
を備える、電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、レベルシフトダウン回路に関する。
【背景技術】
【0002】
半導体集積回路において、情報の伝送に、ハイ、ローの二値を取る二値信号が利用される。ハイレベル電圧とローレベル電圧の差が異なる２つの領域を跨いで二値信号を伝送したい場合、レベルシフト回路が利用される。
【発明の概要】
【発明が解決しようとする課題】
【0003】
ハイレベル電圧が２０Ｖを超える箇所に利用されるレベルシフト回路は、耐圧を考慮して設計する必要があり、高速化が難しい。
【0004】
本開示は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、高速動作が可能なレベルシフトダウン回路の提供にある。
【課題を解決するための手段】
【0005】
本開示のある態様はレベルシフトダウン回路に関する。レベルシフトダウン回路は、入力信号を受ける入力ノードと、出力ノードと、第１電圧が発生している第１ハイサイドラインと、第２電圧が発生している第２ハイサイドラインと、第３電圧が発生しているローサイドラインと、入力信号を反転するインバータと、ソースが第１ハイサイドラインと接続され、ゲートに入力信号を受けるＰチャンネル二重拡散型ＭＯＳ（Metal Oxide Semiconductor）トランジスタである第１トランジスタと、ソースが第１ハイサイドラインと接続され、ゲートにインバータの出力信号を受けるＰチャンネル二重拡散型ＭＯＳ（Metal Oxide Semiconductor）トランジスタである第２トランジスタと、ソースがローサイドラインと接続され、ドレインが第１トランジスタのドレインと接続されたＮチャンネルＭＯＳトランジスタである第３トランジスタと、ソースがローサイドラインと接続され、ドレインが第２トランジスタのドレインと接続されたＮチャンネルＭＯＳトランジスタである第４トランジスタと、ドレインが第２ハイサイドラインと接続され、ソースが出力ノードと接続され、ゲートが第１トランジスタのドレインと接続されたＮチャンネルＭＯＳトランジスタである第５トランジスタと、ソースがローサイドラインと接続され、ドレインが出力ノードと接続され、ゲートが第２トランジスタのドレインと接続された第６トランジスタと、を備える。
【0006】
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【0007】
本開示のある態様によれば、高速動作が可能なレベルシフトダウン回路を提供できる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【0010】
一実施形態に係るレベルシフトダウン回路は、入力信号を受ける入力ノードと、出力ノードと、第１電圧が発生している第１ハイサイドラインと、第２電圧が発生している第２ハイサイドラインと、第３電圧が発生しているローサイドラインと、入力信号を反転するインバータと、ソースが第１ハイサイドラインと接続され、ゲートに入力信号を受けるＰチャンネル二重拡散型ＭＯＳ（Metal Oxide Semiconductor）トランジスタである第１トランジスタと、ソースが第１ハイサイドラインと接続され、ゲートにインバータの出力信号を受けるＰチャンネル二重拡散型ＭＯＳ（Metal Oxide Semiconductor）トランジスタである第２トランジスタと、ソースがローサイドラインと接続され、ドレインが第１トランジスタのドレインと接続されたＮチャンネルＭＯＳトランジスタである第３トランジスタと、ソースがローサイドラインと接続され、ドレインが第２トランジスタのドレインと接続されたＮチャンネルＭＯＳトランジスタである第４トランジスタと、ドレインが第２ハイサイドラインと接続され、ソースが出力ノードと接続され、ゲートが第１トランジスタのドレインと接続されたＮチャンネルＭＯＳトランジスタである第５トランジスタと、ソースがローサイドラインと接続され、ドレインが出力ノードと接続され、ゲートが第２トランジスタのドレインと接続された第６トランジスタと、を備える。
【0011】
この構成によると、抵抗を用いたプルアップ形式を利用していないため、高速動作が可能となる。
【0012】
一実施形態において、第１トランジスタおよび第２トランジスタは、共通のウェルに形成されてもよい。これにより回路面積を小さくできる。
【0013】
一実施形態において、第３トランジスタおよび第４トランジスタは、共通のウェルに形成されてもよい。
【0014】
一実施形態において、第３電圧は、接地電圧であってもよい。
【0015】
一実施形態において、第３電圧は、スイッチング電圧であり、第２電圧は、スイッチング電圧よりも所定電圧、相対的に高い電圧であってもよい。
【0016】
一実施形態に係るモータドライバ回路は、ハイサイドトランジスタおよびローサイドトランジスタを含むブリッジ回路と、ハイサイドトランジスタを駆動するハイサイドドライバ回路と、ロジック回路と、ロジック回路とハイサイドドライバ回路との間の信号の伝送経路に設けられた上述のいずれかのレベルシフトダウン回路と、を備えてもよい。
【0017】
一実施形態に係る電子機器は、モータと、モータを駆動するモータドライバ回路と、を備えてもよい。
【0018】
（実施形態）
以下、好適な実施形態について図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
以下、好適な実施形態について図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【0019】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0020】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0021】
なお本明細書において参照する波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化され、あるいは誇張もしくは強調されている。
【0022】
図１は、実施形態に係るレベルシフトダウン回路１０の回路図である。レベルシフトダウン回路１０は、入力ノード１１に入力信号ＩＮを受け、レベルシフトダウンし、出力ノード１２からレベルシフトダウン後の出力信号ＯＵＴを出力する。
【0023】
レベルシフトダウン回路１０は、出力ノード１２、第１ハイサイドライン１３、第２ハイサイドライン１４、ローサイドライン１５、インバータ１６、第１トランジスタＭ１～第６トランジスタＭ６を備える。
【0024】
第１ハイサイドライン１３には、第１電圧Ｖ１が発生している。第２ハイサイドライン１４には、第２電圧Ｖ２が発生している。ローサイドライン１５は、第３電圧Ｖ３が発生している。たとえば第１電圧Ｖ１は２０Ｖ、第２電圧Ｖ２は５Ｖ、第３電圧Ｖ３は０Ｖである。
【0025】
インバータ１６は、入力信号ＩＮを反転する。
【0026】
第１トランジスタＭ１および第２トランジスタＭ２は、高耐圧素子であるＰチャンネル二重拡散型ＭＯＳ（Metal Oxide Semiconductor）トランジスタである。第１トランジスタＭ１は、ソースが第１ハイサイドライン１３と接続され、ゲートに入力信号ＩＮを受ける。第２トランジスタＭ２は、ソースが第１ハイサイドライン１３と接続され、ゲートにインバータ１６の出力信号を受ける。
【0027】
第３トランジスタＭ３および第４トランジスタＭ４は、ＮチャンネルＭＯＳトランジスタである。第３トランジスタＭ３のソースはローサイドライン１５と接続され、ドレインは第１トランジスタＭ１のドレインと接続される。第４トランジスタＭ４のソースは、ローサイドライン１５と接続され、ドレインは第２トランジスタＭ２のドレインと接続される。
【0028】
第５トランジスタＭ５および第６トランジスタＭ６は、ＮチャンネルＭＯＳトランジスタである。第５トランジスタＭ５のドレインは第２ハイサイドライン１４と接続され、ソースは出力ノード１２と接続され、ゲートは第１トランジスタＭ１のドレインと接続される。
【0029】
第６トランジスタＭ６のソースはローサイドライン１５と接続され、ドレインは出力ノード１２と接続され、ゲートは第２トランジスタＭ２のドレインと接続される。
【0030】
以上がレベルシフトダウン回路１０の構成である。続いてその動作を説明する。
【0031】
入力信号ＩＮがハイであるとき、第１トランジスタＭ１がオフ、第２トランジスタＭ２がオンとなる。第２トランジスタＭ２がオンとなると、第６トランジスタＭ６のゲートがハイ（Ｖ１）となり、第６トランジスタＭ６がオンとなる。第２トランジスタＭ２がオンとなると、第３トランジスタＭ３のゲートがハイ（Ｖ１）となり、第３トランジスタＭ３がオンとなる。このとき第５トランジスタＭ５のゲートはロー（Ｖ３）であるから第５トランジスタＭ５はオフである。この状態では、出力ノード１２の出力信号ＯＵＴはロー（Ｖ３）となる。
【0032】
入力信号ＩＮがローであるとき、第１トランジスタＭ１がオン、第２トランジスタＭ２がオフとなる。第１トランジスタＭ１がオンとなると、第５トランジスタＭ５のゲートがハイ（Ｖ１）となり、第５トランジスタＭ５がオンとなる。また第１トランジスタＭ１がオンとなると、第４トランジスタＭ４のゲートがハイ（Ｖ１）となり、第４トランジスタＭ４がオンとなる。このとき第６トランジスタＭ６のゲートはロー（Ｖ３）であるから第６トランジスタＭ６はオフである。この状態では、出力ノード１２の出力信号ＯＵＴはハイ（Ｖ２）となる。
【0033】
以上がレベルシフトダウン回路１０の動作である。このレベルシフトダウン回路１０によれば、入力信号ＩＮをレベルシフトダウンすることができる。
【0034】
レベルシフトダウン回路１０の利点は、いくつかの比較技術との対比によって明確となる。ここで説明する比較技術は、本発明者が検討した回路であって、公知技術とは限らない。
【0035】
図２は、比較技術１に係るレベルシフトダウン回路１０Ａの回路図である。図２では、図１の第５トランジスタＭ５が、ＰＭＯＳトランジスタである第７トランジスタＭ７に置換されており、第６トランジスタＭ６と第７トランジスタＭ７は、ＣＭＯＳインバータ１７を構成している。その他は図１と同じである。
【0036】
一般に、ＰＭＯＳトランジスタのゲート耐圧は、ＮＭＯＳトランジスタのゲート耐圧に比べて低い。そのため出力段の第７トランジスタＭ７のゲートには、ハイ電圧として第１電圧Ｖ１が印加されうる。したがって、図２のレベルシフトダウン回路１０Ａは、第１電圧Ｖ１が２０Ｖを超えるような用途に利用することが難しい。
【0037】
これに対して、図１のレベルシフトダウン回路１０は、出力段のトランジスタＭ５，Ｍ６がいずれもＮＭＯＳトランジスタであるため、第１電圧Ｖ１が２０Ｖを超える用途にも利用することができる。
【0038】
【0039】
比較技術２では、ＰＭＯＳトランジスタを利用していないため、第１電圧Ｖ１が高い用途に適している。ところが、出力信号ＯＵＴがローからハイに遷移する際に、プルアップ抵抗Ｒ１を経由して出力ノード１２に供給される電流によって、電圧遷移が発生するため、動作速度が遅いという問題がある。これに対して図１のレベルシフトダウン回路１０では、第５トランジスタＭ５を介して出力信号ＯＵＴがハイにプルアップされるため、高速動作が可能となる。
【0040】
図４は、比較技術３に係るレベルシフトダウン回路１０Ｃの回路図である。レベルシフトダウン回路１０Ｃは、図２のレベルシフトダウン回路１０Ａに加えて、ダイオードＤ１，Ｄ２、トランジスタＭ８～Ｍ１０、電流源２０を備える。トランジスタＭ８～Ｍ１０は、電流源２０が生成する電流Ｉｃを折り返すカレントミラー回路である。トランジスタＭ９およびＭ１０に電流が流れることにより、それらのドレインソース間電圧が一定に保たれ、トランジスタＭ１，Ｍ２のソース電圧は、第１電圧Ｖ１からよりも低い電圧Ｖ１’となる。そのため、ＣＭＯＳインバータ１７の入力電圧のハイ電圧は、Ｖ１ではなく、Ｖ１’となる。そのため、ＣＭＯＳインバータ１７のＰＭＯＳトランジスタのゲート耐圧の問題が解決される。
【0041】
しかしながら、図４の構成では、トランジスタおよびダイオードが追加されるため、図１に比べて回路面積が著しく大きくなる。これに対して、図１のレベルシフトダウン回路１０は、図４のレベルシフトダウン回路１０Ｃに比べて小面積である。
【0042】
比較技術１～３との対比から分かるように、実施形態に係るレベルシフトダウン回路１０は、高速動作と、小面積を両立できている。
【0043】
図１に戻る。回路面積を小さくするために、第１トランジスタＭ１および第２トランジスタＭ２は、共通のウェルに形成するとよい。また第３トランジスタＭ３および第４トランジスタＭ４は、共通のウェルに形成してもよい。
【0044】
ローサイドライン１５は、ハイ電圧ＶＭ（たとえば１５Ｖ）とロー電圧０Ｖ（あるいは－Ｖｆ、Ｖｆはダイオードの順電圧）の２レベルの間でスイングするスイッチング電圧ＶＳＷであってもよい。この場合、第２電圧Ｖ２は、スイッチング電圧ＶＳＷとの電位差を一定（たとえば５Ｖ）に保ちながらスイッチング電圧ＶＳＷと連動してスイングする電圧であってもよい。
【0045】
続いてレベルシフトダウン回路１０の用途を説明する。
【0046】
図５は、レベルシフトダウン回路１０を備えるモータドライバ回路１００の回路図である。モータドライバ回路１００は、ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬ、ロジック回路１１０、レベルシフトアップ回路１２０、レベルシフトダウン回路１３０、ハイサイドドライバ１４０、ローサイドドライバ１５０を備える。ハイサイドトランジスタＭＨとローサイドトランジスタＭＬには、モータのコイルが接続される。ここでは１相分の構成だけを示しているが、モータは３相であってもよい。
【0047】
ロジック回路１１０は、ハイサイドトランジスタＭＨのオン、オフを指示する制御信号ＳＨと、ローサイドトランジスタＭＬのオン、オフを指示する制御信号ＳＬを生成する。レベルシフトアップ回路１２０は、制御信号ＳＨをレベルシフトアップし、ハイサイドドライバ１４０に供給する。ハイサイドドライバ１４０は、制御信号ＳＨ’に応じてハイサイドトランジスタＭＨを駆動する。またハイサイドドライバ１４０は、ハイサイドトランジスタＭＨの状態やハイサイドドライバ１４０自身の状態を示す検出信号Ｓ１を生成する。レベルシフトダウン回路１３０は、検出信号Ｓ１を、レベルシフトダウンし、ロジック回路１１０へと供給する。ローサイドドライバ１５０は、制御信号ＳＬに応じてローサイドトランジスタＭＬを駆動する。
【0048】
上述のレベルシフトダウン回路１０は、図５のレベルシフトダウン回路１３０として利用することができる。
【0049】
続いてモータ駆動装置３００の用途を説明する。モータ駆動装置３００は、ハードディスクのスピンドルモータの制御、撮像デバイスのレンズ駆動用モータの制御に利用できる。あるいは、プリンタのヘッドの駆動用モータ、あるいは紙送り用モータの駆動に用いることができる。あるいはモータ駆動装置３００は、電気自動車やハイブリッド自動車などのモータの駆動に利用できる。
【0050】
実施形態は、本発明の原理、応用を示しているにすぎず、実施形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【0051】
（付記）
本明細書には以下の技術が開示される。
本明細書には以下の技術が開示される。
【0052】
（項目１）
入力信号を受ける入力ノードと、
出力ノードと、
第１電圧が発生している第１ハイサイドラインと、
第２電圧が発生している第２ハイサイドラインと、
第３電圧が発生しているローサイドラインと、
入力信号を反転するインバータと、
ソースが前記第１ハイサイドラインと接続され、ゲートに入力信号を受けるＰチャンネル二重拡散型ＭＯＳ（Metal Oxide Semiconductor）トランジスタである第１トランジスタと、
ソースが前記第１ハイサイドラインと接続され、ゲートに前記インバータの出力信号を受けるＰチャンネル二重拡散型ＭＯＳ（Metal Oxide Semiconductor）トランジスタである第２トランジスタと、
ソースが前記ローサイドラインと接続され、ドレインが前記第１トランジスタのドレインと接続されたＮチャンネルＭＯＳトランジスタである第３トランジスタと、
ソースが前記ローサイドラインと接続され、ドレインが前記第２トランジスタのドレインと接続されたＮチャンネルＭＯＳトランジスタである第４トランジスタと、
ドレインが前記第２ハイサイドラインと接続され、ソースが前記出力ノードと接続され、ゲートが前記第１トランジスタのドレインと接続されたＮチャンネルＭＯＳトランジスタである第５トランジスタと、
ソースが前記ローサイドラインと接続され、ドレインが前記出力ノードと接続され、ゲートが前記第２トランジスタのドレインと接続された第６トランジスタと、
を備える、レベルシフトダウン回路。
入力信号を受ける入力ノードと、
出力ノードと、
第１電圧が発生している第１ハイサイドラインと、
第２電圧が発生している第２ハイサイドラインと、
第３電圧が発生しているローサイドラインと、
入力信号を反転するインバータと、
ソースが前記第１ハイサイドラインと接続され、ゲートに入力信号を受けるＰチャンネル二重拡散型ＭＯＳ（Metal Oxide Semiconductor）トランジスタである第１トランジスタと、
ソースが前記第１ハイサイドラインと接続され、ゲートに前記インバータの出力信号を受けるＰチャンネル二重拡散型ＭＯＳ（Metal Oxide Semiconductor）トランジスタである第２トランジスタと、
ソースが前記ローサイドラインと接続され、ドレインが前記第１トランジスタのドレインと接続されたＮチャンネルＭＯＳトランジスタである第３トランジスタと、
ソースが前記ローサイドラインと接続され、ドレインが前記第２トランジスタのドレインと接続されたＮチャンネルＭＯＳトランジスタである第４トランジスタと、
ドレインが前記第２ハイサイドラインと接続され、ソースが前記出力ノードと接続され、ゲートが前記第１トランジスタのドレインと接続されたＮチャンネルＭＯＳトランジスタである第５トランジスタと、
ソースが前記ローサイドラインと接続され、ドレインが前記出力ノードと接続され、ゲートが前記第２トランジスタのドレインと接続された第６トランジスタと、
を備える、レベルシフトダウン回路。
【0053】
（項目２）
前記第１トランジスタおよび前記第２トランジスタは、共通のウェルに形成された、項目１に記載のレベルシフトダウン回路。
前記第１トランジスタおよび前記第２トランジスタは、共通のウェルに形成された、項目１に記載のレベルシフトダウン回路。
【0054】
（項目３）
前記第３トランジスタおよび前記第４トランジスタは、共通のウェルに形成された、項目１または２に記載のレベルシフトダウン回路。
前記第３トランジスタおよび前記第４トランジスタは、共通のウェルに形成された、項目１または２に記載のレベルシフトダウン回路。
【0055】
（項目４）
前記第３電圧は、接地電圧である、項目１から３のいずれかに記載のレベルシフトダウン回路。
前記第３電圧は、接地電圧である、項目１から３のいずれかに記載のレベルシフトダウン回路。
【0056】
（項目５）
前記第３電圧は、スイッチング電圧であり、
前記第２電圧は、前記スイッチング電圧よりも所定電圧、相対的に高い電圧である、項目１から３のいずれかに記載のレベルシフトダウン回路。
前記第３電圧は、スイッチング電圧であり、
前記第２電圧は、前記スイッチング電圧よりも所定電圧、相対的に高い電圧である、項目１から３のいずれかに記載のレベルシフトダウン回路。
【0057】
（項目６）
ハイサイドトランジスタおよびローサイドトランジスタを含むブリッジ回路と、
前記ハイサイドトランジスタを駆動するハイサイドドライバ回路と、
ロジック回路と、
前記ロジック回路と前記ハイサイドドライバ回路との間の信号の伝送経路に設けられた項目１から５のいずれかに記載のレベルシフトダウン回路と、
を備える、モータドライバ回路。
ハイサイドトランジスタおよびローサイドトランジスタを含むブリッジ回路と、
前記ハイサイドトランジスタを駆動するハイサイドドライバ回路と、
ロジック回路と、
前記ロジック回路と前記ハイサイドドライバ回路との間の信号の伝送経路に設けられた項目１から５のいずれかに記載のレベルシフトダウン回路と、
を備える、モータドライバ回路。
【0058】
（項目７）
モータと、
前記モータを駆動する項目６に記載のモータドライバ回路と、
を備える、電子機器。
モータと、
前記モータを駆動する項目６に記載のモータドライバ回路と、
を備える、電子機器。
【符号の説明】
【0059】
１０ レベルシフトダウン回路
１１ 入力ノード
１２ 出力ノード
１３ 第１ハイサイドライン
１４ 第２ハイサイドライン
１５ ローサイドライン
１６ インバータ
Ｍ１ 第１トランジスタ
Ｍ２ 第２トランジスタ
Ｍ３ 第３トランジスタ
Ｍ４ 第４トランジスタ
Ｍ５ 第５トランジスタ
Ｍ６ 第６トランジスタ
１００ モータドライバ回路
１１０ ロジック回路
１２０ レベルシフトアップ回路
１３０ レベルシフトダウン回路
１４０ ハイサイドドライバ
１５０ ローサイドドライバ
１１ 入力ノード
１２ 出力ノード
１３ 第１ハイサイドライン
１４ 第２ハイサイドライン
１５ ローサイドライン
１６ インバータ
Ｍ１ 第１トランジスタ
Ｍ２ 第２トランジスタ
Ｍ３ 第３トランジスタ
Ｍ４ 第４トランジスタ
Ｍ５ 第５トランジスタ
Ｍ６ 第６トランジスタ
１００ モータドライバ回路
１１０ ロジック回路
１２０ レベルシフトアップ回路
１３０ レベルシフトダウン回路
１４０ ハイサイドドライバ
１５０ ローサイドドライバ
【図1】
【図2】
【図3】
【図4】
【図5】