(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024090365
(43)【公開日】2024-07-04
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H01L 29/78 20060101AFI20240627BHJP
H01L 29/739 20060101ALI20240627BHJP
H01L 21/336 20060101ALI20240627BHJP
【ＦＩ】
H01L29/78 652J
H01L29/78 653A
H01L29/78 652M
H01L29/78 652D
H01L29/78 652C
H01L29/78 655B
H01L29/78 652Q
H01L29/78 655G
H01L29/78 658A
H01L29/78 658G
【審査請求】未請求
【請求項の数】19
【出願形態】ＯＬ
(21)【出願番号】P 2022206230
(22)【出願日】2022-12-23
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】今井 朋弘
(72)【発明者】
【氏名】中沢 芳人
(57)【要約】
【課題】半導体装置の性能を向上させる。
【解決手段】フローティング領域ＰＦは、アクティブセルＡＣのトレンチＴＲの底面ＢＳ２を覆っている。また、フローティング領域ＰＦは、インアクティブセルＩＡＣの一対のトレンチＴＲの間の半導体基板ＳＵＢに達するように、インアクティブセルＩＡＣのトレンチＴＲの底面ＢＳ３を覆っている。インアクティブセルＩＡＣにおけるベース領域ＰＢとフローティング領域ＰＦとの間の距離Ｄｉａｃは、アクティブセルＡＣにおけるベース領域ＰＢとフローティング領域ＰＦとの間の距離Ｄａｃよりも短い。
【選択図】図４
【解決手段】フローティング領域ＰＦは、アクティブセルＡＣのトレンチＴＲの底面ＢＳ２を覆っている。また、フローティング領域ＰＦは、インアクティブセルＩＡＣの一対のトレンチＴＲの間の半導体基板ＳＵＢに達するように、インアクティブセルＩＡＣのトレンチＴＲの底面ＢＳ３を覆っている。インアクティブセルＩＡＣにおけるベース領域ＰＢとフローティング領域ＰＦとの間の距離Ｄｉａｃは、アクティブセルＡＣにおけるベース領域ＰＢとフローティング領域ＰＦとの間の距離Ｄａｃよりも短い。
【選択図】図４
【特許請求の範囲】
【請求項1】
上面および下面を有する第１導電型の半導体基板と、
前記半導体基板の前記上面側において、前記半導体基板中に形成された第１トレンチ、第２トレンチ、第３トレンチおよび第４トレンチと、
第１ゲート絶縁膜を介して前記第１トレンチの内部に形成された第１ゲート電極と、
第２ゲート絶縁膜を介して前記第２トレンチの内部に形成された第２ゲート電極と、
第３ゲート絶縁膜を介して前記第３トレンチの内部に形成された第３ゲート電極と、
第４ゲート絶縁膜を介して前記第４トレンチの内部に形成された第４ゲート電極と、
前記半導体基板の前記上面側において、前記第１トレンチと前記第２トレンチとの間の前記半導体基板中に形成された前記第１導電型の第１ホールバリア領域と、
前記第１ホールバリア領域内に形成された、前記第１導電型と反対の第２導電型の第１ベース領域と、
前記第１ベース領域内に形成された前記第１導電型のエミッタ領域と、
前記半導体基板の前記上面側において、前記第３トレンチと前記第４トレンチとの間の前記半導体基板中に形成された前記第１導電型の第２ホールバリア領域と、
前記第２ホールバリア領域内に形成された前記第２導電型の第２ベース領域と、
前記半導体基板の前記上面側において、前記第２トレンチと前記第３トレンチとの間の前記半導体基板中に形成された前記第２導電型の第１フローティング領域と、
を備え、
前記第１フローティング領域は、前記第２トレンチの第２底面を覆い、且つ、前記第３トレンチと前記第４トレンチとの間の前記半導体基板に達するように、前記第３トレンチの第３底面を覆い、
前記第２ベース領域と前記第１フローティング領域との間の第１距離は、前記第１ベース領域と前記第１フローティング領域との間の第２距離よりも短い、半導体装置。
前記半導体基板の前記上面側において、前記半導体基板中に形成された第１トレンチ、第２トレンチ、第３トレンチおよび第４トレンチと、
第１ゲート絶縁膜を介して前記第１トレンチの内部に形成された第１ゲート電極と、
第２ゲート絶縁膜を介して前記第２トレンチの内部に形成された第２ゲート電極と、
第３ゲート絶縁膜を介して前記第３トレンチの内部に形成された第３ゲート電極と、
第４ゲート絶縁膜を介して前記第４トレンチの内部に形成された第４ゲート電極と、
前記半導体基板の前記上面側において、前記第１トレンチと前記第２トレンチとの間の前記半導体基板中に形成された前記第１導電型の第１ホールバリア領域と、
前記第１ホールバリア領域内に形成された、前記第１導電型と反対の第２導電型の第１ベース領域と、
前記第１ベース領域内に形成された前記第１導電型のエミッタ領域と、
前記半導体基板の前記上面側において、前記第３トレンチと前記第４トレンチとの間の前記半導体基板中に形成された前記第１導電型の第２ホールバリア領域と、
前記第２ホールバリア領域内に形成された前記第２導電型の第２ベース領域と、
前記半導体基板の前記上面側において、前記第２トレンチと前記第３トレンチとの間の前記半導体基板中に形成された前記第２導電型の第１フローティング領域と、
を備え、
前記第１フローティング領域は、前記第２トレンチの第２底面を覆い、且つ、前記第３トレンチと前記第４トレンチとの間の前記半導体基板に達するように、前記第３トレンチの第３底面を覆い、
前記第２ベース領域と前記第１フローティング領域との間の第１距離は、前記第１ベース領域と前記第１フローティング領域との間の第２距離よりも短い、半導体装置。
【請求項2】
請求項１に記載の半導体装置において、
前記第２ホールバリア領域のうち前記第１フローティング領域と前記第２ホールバリア領域との境界付近の第１箇所における前記第２ホールバリア領域の不純物濃度は、前記第１箇所と同じ深さにおける前記第１ホールバリア領域の不純物濃度よりも薄い、半導体装置。
前記第２ホールバリア領域のうち前記第１フローティング領域と前記第２ホールバリア領域との境界付近の第１箇所における前記第２ホールバリア領域の不純物濃度は、前記第１箇所と同じ深さにおける前記第１ホールバリア領域の不純物濃度よりも薄い、半導体装置。
【請求項3】
請求項１に記載の半導体装置において、
前記第１トレンチは、第１側面、前記第１側面に対向する第２側面、および、前記第１側面と前記第２側面とを繋ぐ第１底面を有し、
前記第２トレンチは、第３側面、前記第３側面に対向する第４側面、および、前記第３側面と前記第４側面とを繋ぐ前記第２底面を有し、
前記第３トレンチは、第５側面、前記第５側面に対向する第６側面、および、前記第５側面と前記第６側面とを繋ぐ前記第３底面を有し、
前記第４トレンチは、第７側面、前記第７側面に対向する第８側面、および、前記第７側面と前記第８側面とを繋ぐ第４底面を有し、
前記第１トレンチおよび前記第２トレンチは、前記第２側面と前記第３側面とが隣接するように、離間して設けられ、
前記第３トレンチおよび前記第４トレンチは、前記第６側面と前記第７側面とが隣接するように、離間して設けられ、
前記第１フローティング領域は、前記第４側面と前記第５側面との間の前記半導体基板中に形成され、且つ、前記第６側面を越えるように前記第３底面を覆い、
前記第２距離は、前記第３側面に沿った距離であり、
前記第１距離は、前記第６側面に沿った距離である、半導体装置。
前記第１トレンチは、第１側面、前記第１側面に対向する第２側面、および、前記第１側面と前記第２側面とを繋ぐ第１底面を有し、
前記第２トレンチは、第３側面、前記第３側面に対向する第４側面、および、前記第３側面と前記第４側面とを繋ぐ前記第２底面を有し、
前記第３トレンチは、第５側面、前記第５側面に対向する第６側面、および、前記第５側面と前記第６側面とを繋ぐ前記第３底面を有し、
前記第４トレンチは、第７側面、前記第７側面に対向する第８側面、および、前記第７側面と前記第８側面とを繋ぐ第４底面を有し、
前記第１トレンチおよび前記第２トレンチは、前記第２側面と前記第３側面とが隣接するように、離間して設けられ、
前記第３トレンチおよび前記第４トレンチは、前記第６側面と前記第７側面とが隣接するように、離間して設けられ、
前記第１フローティング領域は、前記第４側面と前記第５側面との間の前記半導体基板中に形成され、且つ、前記第６側面を越えるように前記第３底面を覆い、
前記第２距離は、前記第３側面に沿った距離であり、
前記第１距離は、前記第６側面に沿った距離である、半導体装置。
【請求項4】
請求項３に記載の半導体装置において、
前記半導体基板の前記上面側において、前記第８側面側の前記半導体基板中に形成された前記第２導電型の第２フローティング領域と、
前記半導体基板の前記上面側において、前記第１側面側の前記半導体基板中に形成された前記第２導電型の第３フローティング領域と、
を更に備え、
前記第３フローティング領域は、前記第１底面を覆い、
前記第２フローティング領域は、前記第７側面を越えるように前記第４底面を覆い、
前記第１フローティング領域および前記第３フローティング領域は、互いに離間し、
前記第１フローティング領域および前記第２フローティング領域は、接触している、半導体装置。
前記半導体基板の前記上面側において、前記第８側面側の前記半導体基板中に形成された前記第２導電型の第２フローティング領域と、
前記半導体基板の前記上面側において、前記第１側面側の前記半導体基板中に形成された前記第２導電型の第３フローティング領域と、
を更に備え、
前記第３フローティング領域は、前記第１底面を覆い、
前記第２フローティング領域は、前記第７側面を越えるように前記第４底面を覆い、
前記第１フローティング領域および前記第３フローティング領域は、互いに離間し、
前記第１フローティング領域および前記第２フローティング領域は、接触している、半導体装置。
【請求項5】
請求項４に記載の半導体装置において、
前記第６側面と前記第７側面との間の距離は、前記第２側面と前記第３側面との間の距離よりも短い、半導体装置。
前記第６側面と前記第７側面との間の距離は、前記第２側面と前記第３側面との間の距離よりも短い、半導体装置。
【請求項6】
請求項４に記載の半導体装置において、
前記第６側面と前記第７側面との間の距離は、前記第２側面と前記第３側面との間の距離と同じである、半導体装置。
前記第６側面と前記第７側面との間の距離は、前記第２側面と前記第３側面との間の距離と同じである、半導体装置。
【請求項7】
請求項１に記載の半導体装置において、
前記第１トレンチ、前記第２トレンチ、前記第３トレンチおよび前記第４トレンチを覆うように、前記半導体基板の前記上面上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成されたゲート配線およびエミッタ電極と、
前記半導体基板の前記下面側において、前記半導体基板中に形成された前記第２導電型のコレクタ領域と、
前記半導体基板の前記下面下に形成されたコレクタ電極と、
を更に備え、
前記第１ゲート電極は、前記ゲート配線に電気的に接続され、
前記エミッタ領域、前記第１ベース領域、前記第２ゲート電極および前記第２ベース領域は、前記エミッタ電極に電気的に接続され、
前記コレクタ領域は、前記コレクタ電極に電気的に接続されている、半導体装置。
前記第１トレンチ、前記第２トレンチ、前記第３トレンチおよび前記第４トレンチを覆うように、前記半導体基板の前記上面上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成されたゲート配線およびエミッタ電極と、
前記半導体基板の前記下面側において、前記半導体基板中に形成された前記第２導電型のコレクタ領域と、
前記半導体基板の前記下面下に形成されたコレクタ電極と、
を更に備え、
前記第１ゲート電極は、前記ゲート配線に電気的に接続され、
前記エミッタ領域、前記第１ベース領域、前記第２ゲート電極および前記第２ベース領域は、前記エミッタ電極に電気的に接続され、
前記コレクタ領域は、前記コレクタ電極に電気的に接続されている、半導体装置。
【請求項8】
（ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、
（ｂ）前記半導体基板の前記上面側において、前記半導体基板中に、前記第１導電型の第１ホールバリア領域および前記第１導電型の第２ホールバリア領域を形成する工程、
（ｃ）前記半導体基板の前記上面側において、前記半導体基板中に、前記第１導電型と反対の第２導電型の第１フローティング領域を形成する工程、
（ｄ）前記半導体基板の前記上面側において、前記半導体基板中に、第１トレンチ、第２トレンチ、第３トレンチおよび第４トレンチを形成する工程、
（ｅ）前記（ｄ）工程後、前記第１トレンチの内部に第１ゲート絶縁膜を形成し、前記第２トレンチの内部に第２ゲート絶縁膜を形成し、前記第３トレンチの内部に第３ゲート絶縁膜を形成し、前記第４トレンチの内部に第４ゲート絶縁膜を形成する工程、
（ｆ）前記（ｅ）工程後、前記第１ゲート絶縁膜を介して前記第１トレンチの内部に第１ゲート電極を形成し、前記第２ゲート絶縁膜を介して前記第２トレンチの内部に第２ゲート電極を形成し、前記第３ゲート絶縁膜を介して前記第３トレンチの内部に第３ゲート電極を形成し、前記第４ゲート絶縁膜を介して前記第４トレンチの内部に第４ゲート電極を形成する工程、
（ｇ）前記（ｆ）工程後、前記第１ホールバリア領域内に前記第２導電型の第１ベース領域を形成し、前記第２ホールバリア領域内に前記第２導電型の第２ベース領域を形成する工程、
（ｈ）前記（ｇ）工程後、前記第１ベース領域内に前記第１導電型のエミッタ領域を形成する工程、
を備え、
前記第１トレンチは、第１側面、前記第１側面に対向する第２側面、および、前記第１側面と前記第２側面とを繋ぐ第１底面を有し、
前記第２トレンチは、第３側面、前記第３側面に対向する第４側面、および、前記第３側面と前記第４側面とを繋ぐ第２底面を有し、
前記第３トレンチは、第５側面、前記第５側面に対向する第６側面、および、前記第５側面と前記第６側面とを繋ぐ第３底面を有し、
前記第４トレンチは、第７側面、前記第７側面に対向する第８側面、および、前記第７側面と前記第８側面とを繋ぐ第４底面を有し、
前記第１トレンチおよび前記第２トレンチは、前記第２側面と前記第３側面とが隣接するように、離間して設けられ、
前記第３トレンチおよび前記第４トレンチは、前記第６側面と前記第７側面とが隣接するように、離間して設けられ、
前記第１ホールバリア領域は、前記第２側面と前記第３側面との間の前記半導体基板中に形成され、
前記第２ホールバリア領域は、前記第６側面と前記第７側面との間の前記半導体基板中に形成され、
前記第１フローティング領域は、前記第４側面と前記第５側面との間の前記半導体基板中に形成され、前記第２底面を覆い、且つ、前記第６側面を越えるように前記第３底面を覆い、
前記第２ベース領域と前記第１フローティング領域との間の第１距離は、前記第１ベース領域と前記第１フローティング領域との間の第２距離よりも短い、半導体装置の製造方法。
（ｂ）前記半導体基板の前記上面側において、前記半導体基板中に、前記第１導電型の第１ホールバリア領域および前記第１導電型の第２ホールバリア領域を形成する工程、
（ｃ）前記半導体基板の前記上面側において、前記半導体基板中に、前記第１導電型と反対の第２導電型の第１フローティング領域を形成する工程、
（ｄ）前記半導体基板の前記上面側において、前記半導体基板中に、第１トレンチ、第２トレンチ、第３トレンチおよび第４トレンチを形成する工程、
（ｅ）前記（ｄ）工程後、前記第１トレンチの内部に第１ゲート絶縁膜を形成し、前記第２トレンチの内部に第２ゲート絶縁膜を形成し、前記第３トレンチの内部に第３ゲート絶縁膜を形成し、前記第４トレンチの内部に第４ゲート絶縁膜を形成する工程、
（ｆ）前記（ｅ）工程後、前記第１ゲート絶縁膜を介して前記第１トレンチの内部に第１ゲート電極を形成し、前記第２ゲート絶縁膜を介して前記第２トレンチの内部に第２ゲート電極を形成し、前記第３ゲート絶縁膜を介して前記第３トレンチの内部に第３ゲート電極を形成し、前記第４ゲート絶縁膜を介して前記第４トレンチの内部に第４ゲート電極を形成する工程、
（ｇ）前記（ｆ）工程後、前記第１ホールバリア領域内に前記第２導電型の第１ベース領域を形成し、前記第２ホールバリア領域内に前記第２導電型の第２ベース領域を形成する工程、
（ｈ）前記（ｇ）工程後、前記第１ベース領域内に前記第１導電型のエミッタ領域を形成する工程、
を備え、
前記第１トレンチは、第１側面、前記第１側面に対向する第２側面、および、前記第１側面と前記第２側面とを繋ぐ第１底面を有し、
前記第２トレンチは、第３側面、前記第３側面に対向する第４側面、および、前記第３側面と前記第４側面とを繋ぐ第２底面を有し、
前記第３トレンチは、第５側面、前記第５側面に対向する第６側面、および、前記第５側面と前記第６側面とを繋ぐ第３底面を有し、
前記第４トレンチは、第７側面、前記第７側面に対向する第８側面、および、前記第７側面と前記第８側面とを繋ぐ第４底面を有し、
前記第１トレンチおよび前記第２トレンチは、前記第２側面と前記第３側面とが隣接するように、離間して設けられ、
前記第３トレンチおよび前記第４トレンチは、前記第６側面と前記第７側面とが隣接するように、離間して設けられ、
前記第１ホールバリア領域は、前記第２側面と前記第３側面との間の前記半導体基板中に形成され、
前記第２ホールバリア領域は、前記第６側面と前記第７側面との間の前記半導体基板中に形成され、
前記第１フローティング領域は、前記第４側面と前記第５側面との間の前記半導体基板中に形成され、前記第２底面を覆い、且つ、前記第６側面を越えるように前記第３底面を覆い、
前記第２ベース領域と前記第１フローティング領域との間の第１距離は、前記第１ベース領域と前記第１フローティング領域との間の第２距離よりも短い、半導体装置の製造方法。
【請求項9】
請求項８に記載の半導体装置の製造方法において、
前記第２距離は、前記第３側面に沿った距離であり、
前記第１距離は、前記第６側面に沿った距離である、半導体装置の製造方法。
前記第２距離は、前記第３側面に沿った距離であり、
前記第１距離は、前記第６側面に沿った距離である、半導体装置の製造方法。
【請求項10】
請求項８に記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記第８側面側の前記半導体基板中に前記第２導電型の第２フローティング領域が形成され、且つ、前記第１側面側の前記半導体基板中に前記第２導電型の第３フローティング領域が形成され、
前記第３フローティング領域は、前記第１底面を覆い、
前記第２フローティング領域は、前記第７側面を越えるように前記第４底面を覆い、
前記第１フローティング領域および前記第３フローティング領域は、互いに離間し、
前記第１フローティング領域および前記第２フローティング領域は、接触している、半導体装置の製造方法。
前記（ｃ）工程では、前記第８側面側の前記半導体基板中に前記第２導電型の第２フローティング領域が形成され、且つ、前記第１側面側の前記半導体基板中に前記第２導電型の第３フローティング領域が形成され、
前記第３フローティング領域は、前記第１底面を覆い、
前記第２フローティング領域は、前記第７側面を越えるように前記第４底面を覆い、
前記第１フローティング領域および前記第３フローティング領域は、互いに離間し、
前記第１フローティング領域および前記第２フローティング領域は、接触している、半導体装置の製造方法。
【請求項11】
請求項１０に記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記半導体基板の前記上面上に、第１レジストパターンを形成する工程、
（ｃ２）前記第１レジストパターンをマスクとして、前記半導体基板の前記上面側から第１イオン注入を行うことで、前記半導体基板中に、第１イオン注入層、第２イオン注入層および第３イオン注入層を形成する工程、
（ｃ３）前記第１レジストパターンをマスクとして、前記半導体基板の前記上面側から第２イオン注入を行うことで、平面視で前記第１イオン注入層と重なる位置の前記半導体基板中に第４イオン注入層を形成し、平面視で前記第２イオン注入層と重なる位置の前記半導体基板中に第５イオン注入層を形成し、平面視で前記第３イオン注入層と重なる位置の前記半導体基板中に第６イオン注入層を形成する工程、
（ｃ４）前記（ｃ２）工程および前記（ｃ３）工程の後、前記第１レジストパターンを除去する工程、
（ｃ５）前記（ｃ４）工程後、前記半導体基板に対して第１熱処理を行うことで、前記第１イオン注入層および前記第４イオン注入層に含まれる不純物を拡散させて、前記第１フローティング領域を形成し、前記第２イオン注入層および前記第５イオン注入層に含まれる不純物を拡散させて、前記第２フローティング領域を形成し、前記第３イオン注入層および前記第６イオン注入層に含まれる不純物を拡散させて、前記第３フローティング領域を形成する工程、
を含み、
前記第１イオン注入のエネルギーは、前記第２イオン注入のエネルギーよりも大きく、
前記（ｄ）工程は、前記（ｃ４）工程と前記（ｃ５）工程との間で行われる、半導体装置の製造方法。
前記（ｃ）工程は、
（ｃ１）前記半導体基板の前記上面上に、第１レジストパターンを形成する工程、
（ｃ２）前記第１レジストパターンをマスクとして、前記半導体基板の前記上面側から第１イオン注入を行うことで、前記半導体基板中に、第１イオン注入層、第２イオン注入層および第３イオン注入層を形成する工程、
（ｃ３）前記第１レジストパターンをマスクとして、前記半導体基板の前記上面側から第２イオン注入を行うことで、平面視で前記第１イオン注入層と重なる位置の前記半導体基板中に第４イオン注入層を形成し、平面視で前記第２イオン注入層と重なる位置の前記半導体基板中に第５イオン注入層を形成し、平面視で前記第３イオン注入層と重なる位置の前記半導体基板中に第６イオン注入層を形成する工程、
（ｃ４）前記（ｃ２）工程および前記（ｃ３）工程の後、前記第１レジストパターンを除去する工程、
（ｃ５）前記（ｃ４）工程後、前記半導体基板に対して第１熱処理を行うことで、前記第１イオン注入層および前記第４イオン注入層に含まれる不純物を拡散させて、前記第１フローティング領域を形成し、前記第２イオン注入層および前記第５イオン注入層に含まれる不純物を拡散させて、前記第２フローティング領域を形成し、前記第３イオン注入層および前記第６イオン注入層に含まれる不純物を拡散させて、前記第３フローティング領域を形成する工程、
を含み、
前記第１イオン注入のエネルギーは、前記第２イオン注入のエネルギーよりも大きく、
前記（ｄ）工程は、前記（ｃ４）工程と前記（ｃ５）工程との間で行われる、半導体装置の製造方法。
【請求項12】
請求項１１に記載の半導体装置の製造方法において、
（ｃ６）前記（ｃ４）工程と前記（ｄ）工程との間に、前記半導体基板に対して第２熱処理を行うことで、前記第１イオン注入層、前記第２イオン注入層、前記第３イオン注入層、前記第４イオン注入層、前記第５イオン注入層および前記第６イオン注入層の各々に含まれる不純物を活性化させる工程、
を更に備え、
前記第１熱処理は、前記第２熱処理よりも、高温および長時間の条件下で行われる、半導体装置の製造方法。
（ｃ６）前記（ｃ４）工程と前記（ｄ）工程との間に、前記半導体基板に対して第２熱処理を行うことで、前記第１イオン注入層、前記第２イオン注入層、前記第３イオン注入層、前記第４イオン注入層、前記第５イオン注入層および前記第６イオン注入層の各々に含まれる不純物を活性化させる工程、
を更に備え、
前記第１熱処理は、前記第２熱処理よりも、高温および長時間の条件下で行われる、半導体装置の製造方法。
【請求項13】
請求項１１に記載の半導体装置の製造方法において、
前記（ｃ）工程は、前記（ｃ５）工程前に、
（ｃ７）前記半導体基板の前記上面上に、第２レジストパターンを形成する工程、
（ｃ８）前記第２レジストパターンをマスクとして、前記半導体基板の前記上面側から第３イオン注入を行うことで、前記第１イオン注入層と前記第２イオン注入層との間に位置する前記半導体基板中に、第７イオン注入層を形成する工程、
（ｃ９）前記（ｃ８）工程後、前記第２レジストパターンを除去する工程、
を更に含み、
前記（ｃ５）工程では、前記第１イオン注入層、前記第４イオン注入層および前記第７イオン注入層に含まれる不純物を活性化させて、前記第１フローティング領域が形成され、前記第２イオン注入層、前記第５イオン注入層および前記第７イオン注入層に含まれる不純物を活性化させて、前記第２フローティング領域が形成され、
前記第３イオン注入のエネルギーは、前記第２イオン注入のエネルギーよりも大きく、
前記（ｄ）工程は、前記（ｃ９）工程と前記（ｃ５）工程との間で行われる、半導体装置の製造方法。
前記（ｃ）工程は、前記（ｃ５）工程前に、
（ｃ７）前記半導体基板の前記上面上に、第２レジストパターンを形成する工程、
（ｃ８）前記第２レジストパターンをマスクとして、前記半導体基板の前記上面側から第３イオン注入を行うことで、前記第１イオン注入層と前記第２イオン注入層との間に位置する前記半導体基板中に、第７イオン注入層を形成する工程、
（ｃ９）前記（ｃ８）工程後、前記第２レジストパターンを除去する工程、
を更に含み、
前記（ｃ５）工程では、前記第１イオン注入層、前記第４イオン注入層および前記第７イオン注入層に含まれる不純物を活性化させて、前記第１フローティング領域が形成され、前記第２イオン注入層、前記第５イオン注入層および前記第７イオン注入層に含まれる不純物を活性化させて、前記第２フローティング領域が形成され、
前記第３イオン注入のエネルギーは、前記第２イオン注入のエネルギーよりも大きく、
前記（ｄ）工程は、前記（ｃ９）工程と前記（ｃ５）工程との間で行われる、半導体装置の製造方法。
【請求項14】
請求項１０に記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１０）前記半導体基板の前記上面上に、第１レジストパターンを形成する工程、
（ｃ１１）前記第１レジストパターンをマスクとして、前記半導体基板の前記上面側から第１イオン注入を行うことで、前記半導体基板中に、第１イオン注入層および第３イオン注入層を形成する工程、
（ｃ１２）前記（ｃ１１）工程後、前記第１レジストパターンを除去する工程、
（ｃ１３）前記半導体基板の前記上面上に、第２レジストパターンを形成する工程、
（ｃ１４）前記第２レジストパターンをマスクとして、前記半導体基板の前記上面側から第２イオン注入を行うことで、平面視で前記第１イオン注入層と重なる位置の前記半導体基板中に第４イオン注入層および第５イオン注入層を形成し、平面視で前記第３イオン注入層と重なる位置の前記半導体基板中に第６イオン注入層を形成する工程、
（ｃ１５）前記（ｃ１４）工程の後、前記第２レジストパターンを除去する工程、
（ｃ１６）前記（ｃ１２）工程および前記（ｃ１５）工程の後、前記半導体基板に対して第１熱処理を行うことで、前記第１イオン注入層および前記第４イオン注入層に含まれる不純物を拡散させて、前記第１フローティング領域を形成し、前記第１イオン注入層および前記第５イオン注入層に含まれる不純物を拡散させて、前記第２フローティング領域を形成し、前記第３イオン注入層および前記第６イオン注入層に含まれる不純物を拡散させて、前記第３フローティング領域を形成する工程、
を含み、
前記第１イオン注入層は、前記第２ホールバリア領域が形成される位置と平面視で重なる位置にも形成され、
前記第１イオン注入のエネルギーは、前記第２イオン注入のエネルギーよりも大きく、
前記（ｄ）工程は、前記（ｃ１２）工程および前記（ｃ１５）工程の後であって、前記（ｃ１６）工程の前に行われる、半導体装置の製造方法。
前記（ｃ）工程は、
（ｃ１０）前記半導体基板の前記上面上に、第１レジストパターンを形成する工程、
（ｃ１１）前記第１レジストパターンをマスクとして、前記半導体基板の前記上面側から第１イオン注入を行うことで、前記半導体基板中に、第１イオン注入層および第３イオン注入層を形成する工程、
（ｃ１２）前記（ｃ１１）工程後、前記第１レジストパターンを除去する工程、
（ｃ１３）前記半導体基板の前記上面上に、第２レジストパターンを形成する工程、
（ｃ１４）前記第２レジストパターンをマスクとして、前記半導体基板の前記上面側から第２イオン注入を行うことで、平面視で前記第１イオン注入層と重なる位置の前記半導体基板中に第４イオン注入層および第５イオン注入層を形成し、平面視で前記第３イオン注入層と重なる位置の前記半導体基板中に第６イオン注入層を形成する工程、
（ｃ１５）前記（ｃ１４）工程の後、前記第２レジストパターンを除去する工程、
（ｃ１６）前記（ｃ１２）工程および前記（ｃ１５）工程の後、前記半導体基板に対して第１熱処理を行うことで、前記第１イオン注入層および前記第４イオン注入層に含まれる不純物を拡散させて、前記第１フローティング領域を形成し、前記第１イオン注入層および前記第５イオン注入層に含まれる不純物を拡散させて、前記第２フローティング領域を形成し、前記第３イオン注入層および前記第６イオン注入層に含まれる不純物を拡散させて、前記第３フローティング領域を形成する工程、
を含み、
前記第１イオン注入層は、前記第２ホールバリア領域が形成される位置と平面視で重なる位置にも形成され、
前記第１イオン注入のエネルギーは、前記第２イオン注入のエネルギーよりも大きく、
前記（ｄ）工程は、前記（ｃ１２）工程および前記（ｃ１５）工程の後であって、前記（ｃ１６）工程の前に行われる、半導体装置の製造方法。
【請求項15】
請求項１４に記載の半導体装置の製造方法において、
（ｃ１７）前記（ｃ１２）工程および前記（ｃ１５）工程の後であって、前記（ｄ）工程の前に、前記半導体基板に対して第２熱処理を行うことで、前記第１イオン注入層、前記第３イオン注入層、前記第４イオン注入層、前記第５イオン注入層および前記第６イオン注入層の各々に含まれる不純物を活性化させる工程、
を更に備え、
前記第１熱処理は、前記第２熱処理よりも、高温および長時間の条件下で行われる、半導体装置の製造方法。
（ｃ１７）前記（ｃ１２）工程および前記（ｃ１５）工程の後であって、前記（ｄ）工程の前に、前記半導体基板に対して第２熱処理を行うことで、前記第１イオン注入層、前記第３イオン注入層、前記第４イオン注入層、前記第５イオン注入層および前記第６イオン注入層の各々に含まれる不純物を活性化させる工程、
を更に備え、
前記第１熱処理は、前記第２熱処理よりも、高温および長時間の条件下で行われる、半導体装置の製造方法。
【請求項16】
請求項１１に記載の半導体装置の製造方法において、
前記第６側面と前記第７側面との間の距離は、前記第２側面と前記第３側面との間の距離よりも短い、半導体装置の製造方法。
前記第６側面と前記第７側面との間の距離は、前記第２側面と前記第３側面との間の距離よりも短い、半導体装置の製造方法。
【請求項17】
請求項１３に記載の半導体装置の製造方法において、
前記第６側面と前記第７側面との間の距離は、前記第２側面と前記第３側面との間の距離と同じである、半導体装置の製造方法。
前記第６側面と前記第７側面との間の距離は、前記第２側面と前記第３側面との間の距離と同じである、半導体装置の製造方法。
【請求項18】
請求項１４に記載の半導体装置の製造方法において、
前記第６側面と前記第７側面との間の距離は、前記第２側面と前記第３側面との間の距離と同じである、半導体装置の製造方法。
前記第６側面と前記第７側面との間の距離は、前記第２側面と前記第３側面との間の距離と同じである、半導体装置の製造方法。
【請求項19】
請求項１に記載の半導体装置の製造方法において、
（ｉ）前記（ｈ）工程後、前記第１トレンチ、前記第２トレンチ、前記第３トレンチおよび前記第４トレンチを覆うように、前記半導体基板の前記上面上に、層間絶縁膜を形成する工程、
（ｊ）前記（ｉ）工程後、前記層間絶縁膜上に、ゲート配線およびエミッタ電極を形成する工程、
（ｋ）前記（ｊ）工程後、前記半導体基板の前記下面側において、前記半導体基板中に、前記第２導電型のコレクタ領域を形成する工程、
（ｌ）前記（ｋ）工程後、前記半導体基板の前記下面下に、コレクタ電極を形成する工程、
を更に備え、
前記第１ゲート電極は、前記ゲート配線に電気的に接続され、
前記エミッタ領域、前記第１ベース領域、前記第２ゲート電極および前記第２ベース領域は、前記エミッタ電極に電気的に接続され、
前記コレクタ領域は、前記コレクタ電極に電気的に接続される、半導体装置の製造方法。
（ｉ）前記（ｈ）工程後、前記第１トレンチ、前記第２トレンチ、前記第３トレンチおよび前記第４トレンチを覆うように、前記半導体基板の前記上面上に、層間絶縁膜を形成する工程、
（ｊ）前記（ｉ）工程後、前記層間絶縁膜上に、ゲート配線およびエミッタ電極を形成する工程、
（ｋ）前記（ｊ）工程後、前記半導体基板の前記下面側において、前記半導体基板中に、前記第２導電型のコレクタ領域を形成する工程、
（ｌ）前記（ｋ）工程後、前記半導体基板の前記下面下に、コレクタ電極を形成する工程、
を更に備え、
前記第１ゲート電極は、前記ゲート配線に電気的に接続され、
前記エミッタ領域、前記第１ベース領域、前記第２ゲート電極および前記第２ベース領域は、前記エミッタ電極に電気的に接続され、
前記コレクタ領域は、前記コレクタ電極に電気的に接続される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、トレンチの内部に形成されたゲート電極を備えた半導体装置およびその製造方法に関する。
【背景技術】
【0002】
近年、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのパワー半導体素子を備えた半導体装置が広く使用されている。また、オン抵抗の低いＩＧＢＴとして、トレンチの内部にゲート電極を埋め込んだ構造を用いたＩＧＢＴが知られている。
【0003】
例えば、特許文献１には、ＩＥ（Injection Enhancement）効果を利用したＧＧＥＥ構造のＩＧＢＴが開示されている。ＩＥ効果とは、ＩＧＢＴがオン状態の際に、エミッタ電極ＥＥ側に正孔が排出され難くすることで、ドリフト領域に蓄積される電荷の濃度を高める技術である。
【0004】
なお、ＧＧＥＥ構造の「Ｇ」とは、ゲート電位に接続されたゲート電極が、トレンチの内部に埋め込まれた構造を意味し、ゲートトレンチと呼称される。また、ＧＧＥＥ構造の「Ｅ」とは、エミッタ電位に接続されたゲート電極が、トレンチの内部に埋め込まれた構造を意味し、エミッタトレンチと呼称される。従って、ＧＧＥＥ構造とは、一対のゲートトレンチからある程度離れた位置に、一対のエミッタトレンチが形成された構造である。
【0005】
特許文献１にも開示されているように、ＩＥ効果を利用するために、一対のゲートトレンチと一対のエミッタトレンチとの間の半導体基板には、ｐ型のフローティング領域が形成されている。このｐ型のフローティング領域は、一対のゲートトレンチおよび一対のエミッタトレンチの各々の深さよりも深い位置まで形成されている。また、一対のゲートトレンチに挟まれた半導体基板と、一対のエミッタトレンチに挟まれた半導体基板とには、ドリフト領域よりも高い不純物濃度を有するｎ型のホールバリア領域が形成されている。
【0006】
また、特許文献２には、ＧＧＥＥ構造のセルピッチがシュリンクされたＧＧＥＥｓ構造のＩＧＢＴが開示されている。ＧＧＥＥｓ構造では、一対のエミッタトレンチの間の距離が、一対のゲートトレンチの間の距離よりも短くされている。すなわち、ＧＧＥＥｓ構造の「ｓ」とは、一対のエミッタトレンチの間の距離がシュリンクされていることを意味する。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開２０１３－１４０８８５号公報
【特許文献2】特開２０１７－１５７７３３号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
ＩＧＢＴのスイッチング動作時の過渡状態では、ｐ型のフローティング領域内に過剰な正孔が蓄積され易い。それ故、過渡状態において、ｐ型のフローティング領域に制御不能な電位変動が発生し、この電位変動がノイズの発生源となり、ＩＧＢＴの性能が低下するという問題がある。
【0009】
特許文献１および２では、ｐ型のフローティング領域内の過剰な正孔を排出するために、寄生ＰＭＯＳトランジスタを利用している。寄生ＰＭＯＳトランジスタは、ｐ型のフローティング領域をソースとし、ｎ型のホールバリア領域をチャネルとし、ｐ型のベース領域をドレインとして構成される。
【0010】
ｐ型のフローティング領域内へ正孔が注入されると、上記ソースの電位が高まり、ゲート電極と上記ソースとの間に、マイナスの電位差が発生する。その結果、寄生ＰＭＯＳトランジスタがターンオンし、ｐ型のフローティング領域内の正孔は、上記ドレインへ排出される。
【0011】
この寄生ＰＭＯＳトランジスタは、一対のゲートトレンチおよび一対のエミッタトレンチの両方に形成される。ここで、本願発明者らは、ショートサーキットを用いた負荷短絡試験、および、ＲＢＳＯＡ（Reverse Bias Safe Operating Area）などのロバスト性について、ＩＧＢＴの検討を行った。その結果、一対のエミッタトレンチの寄生ＰＭＯＳトランジスタで流れるホール電流を増加させ、一対のゲートトレンチの寄生ＰＭＯＳトランジスタで流れるホール電流を低減させることができれば、上記ロバスト性を向上させることができることを、本願発明者らは見出した。
【0012】
本願の主な目的は、負荷短絡およびＲＢＳＯＡなどのロバスト性を向上させることで、ＩＧＢＴを有する半導体装置の性能を向上させることにある。その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
【課題を解決するための手段】
【0013】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0014】
一実施の形態に係る半導体装置は、上面および下面を有する第１導電型の半導体基板と、前記半導体基板の前記上面側において、前記半導体基板中に形成された第１トレンチ、第２トレンチ、第３トレンチおよび第４トレンチと、第１ゲート絶縁膜を介して前記第１トレンチの内部に形成された第１ゲート電極と、第２ゲート絶縁膜を介して前記第２トレンチの内部に形成された第２ゲート電極と、第３ゲート絶縁膜を介して前記第３トレンチの内部に形成された第３ゲート電極と、第４ゲート絶縁膜を介して前記第４トレンチの内部に形成された第４ゲート電極と、前記半導体基板の前記上面側において、前記第１トレンチと前記第２トレンチとの間の前記半導体基板中に形成された前記第１導電型の第１ホールバリア領域と、前記第１ホールバリア領域内に形成された、前記第１導電型と反対の第２導電型の第１ベース領域と、前記第１ベース領域内に形成された前記第１導電型のエミッタ領域と、前記半導体基板の前記上面側において、前記第３トレンチと前記第４トレンチとの間の前記半導体基板中に形成された前記第１導電型の第２ホールバリア領域と、前記第２ホールバリア領域内に形成された前記第２導電型の第２ベース領域と、前記半導体基板の前記上面側において、前記第２トレンチと前記第３トレンチとの間の前記半導体基板中に形成された前記第２導電型の第１フローティング領域と、を備える。前記第１フローティング領域は、前記第２トレンチの第２底面を覆い、且つ、前記第３トレンチと前記第４トレンチとの間の前記半導体基板に達するように、前記第３トレンチの第３底面を覆い、前記第２ベース領域と前記第１フローティング領域との間の第１距離は、前記第１ベース領域と前記第１フローティング領域との間の第２距離よりも短い。
【0015】
一実施の形態に係る半導体装置の製造方法は、（ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、（ｂ）前記半導体基板の前記上面側において、前記半導体基板中に、前記第１導電型の第１ホールバリア領域および前記第１導電型の第２ホールバリア領域を形成する工程、（ｃ）前記半導体基板の前記上面側において、前記半導体基板中に、前記第１導電型と反対の第２導電型の第１フローティング領域を形成する工程、（ｄ）前記（ｂ）工程および前記（ｃ）工程後、前記半導体基板の前記上面側において、前記半導体基板中に、第１トレンチ、第２トレンチ、第３トレンチおよび第４トレンチを形成する工程、（ｅ）前記（ｄ）工程後、前記第１トレンチの内部に第１ゲート絶縁膜を形成し、前記第２トレンチの内部に第２ゲート絶縁膜を形成し、前記第３トレンチの内部に第３ゲート絶縁膜を形成し、前記第４トレンチの内部に第４ゲート絶縁膜を形成する工程、（ｆ）前記（ｅ）工程後、前記第１ゲート絶縁膜を介して前記第１トレンチの内部に第１ゲート電極を形成し、前記第２ゲート絶縁膜を介して前記第２トレンチの内部に第２ゲート電極を形成し、前記第３ゲート絶縁膜を介して前記第３トレンチの内部に第３ゲート電極を形成し、前記第４ゲート絶縁膜を介して前記第４トレンチの内部に第４ゲート電極を形成する工程、（ｇ）前記（ｆ）工程後、前記第１ホールバリア領域内に前記第２導電型の第１ベース領域を形成し、前記第２ホールバリア領域内に前記第２導電型の第２ベース領域を形成する工程、（ｈ）前記（ｇ）工程後、前記第１ベース領域内に前記第１導電型のエミッタ領域を形成する工程、を備える。前記第１トレンチは、第１側面、前記第１側面に対向する第２側面、および、前記第１側面と前記第２側面とを繋ぐ第１底面を有し、前記第２トレンチは、第３側面、前記第３側面に対向する第４側面、および、前記第３側面と前記第４側面とを繋ぐ第２底面を有し、前記第３トレンチは、第５側面、前記第５側面に対向する第６側面、および、前記第５側面と前記第６側面とを繋ぐ第３底面を有し、前記第４トレンチは、第７側面、前記第７側面に対向する第８側面、および、前記第７側面と前記第８側面とを繋ぐ第４底面を有し、前記第１トレンチおよび前記第２トレンチは、前記第２側面と前記第３側面とが隣接するように、離間して設けられ、前記第３トレンチおよび前記第４トレンチは、前記第６側面と前記第７側面とが隣接するように、離間して設けられ、前記第１ホールバリア領域は、前記第２側面と前記第３側面との間の前記半導体基板中に形成され、前記第２ホールバリア領域は、前記第６側面と前記第７側面との間の前記半導体基板中に形成され、前記第１フローティング領域は、前記第４側面と前記第５側面との間の前記半導体基板中に形成され、前記第２底面を覆い、且つ、前記第６側面を越えるように前記第３底面を覆い、前記第２ベース領域と前記第１フローティング領域との間の第１距離は、前記第１ベース領域と前記第１フローティング領域との間の第２距離よりも短い。
【発明の効果】
【0016】
一実施の形態によれば、半導体装置の性能を向上できる。
【図面の簡単な説明】
【0017】
【図1】実施の形態１における半導体装置を示す平面図である。
【図2】実施の形態１における半導体装置を示す要部平面図である。
【図3】実施の形態１における半導体装置を示す断面図である。
【図4】実施の形態１における半導体装置の要部を示す断面図である。
【図5】本願発明者らによる実験データである。
【図6】本願発明者らによる実験データである。
【図7】実施の形態１における半導体装置の製造工程を示す断面図である。
【図17】実施の形態２における半導体装置を示す断面図である。
【図18】実施の形態２における半導体装置の製造工程を示す断面図である。
【図21】ＧＧＥＥｓ構造およびＧＧＥＥ構造を示す断面図である。
【図22】実施の形態３における半導体装置の製造工程を示す断面図である。
【図23】検討例における半導体装置の要部を示す断面図である。
【図24】検討例における半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【0018】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0019】
また、本願において説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願では、Ｚ方向をある構造体の上下方向、高さ方向または厚さ方向として説明する。また、本願で用いられる「平面図」または「平面視」などの表現は、Ｘ方向およびＹ方向によって構成される面を「平面」とし、この「平面」をＺ方向から見ることを意味する。
【0020】
【0021】
図１は、半導体装置１００である半導体チップを示す平面図である。図１に示されるように、半導体装置１００の大部分はエミッタ電極ＥＥで覆われている。ゲート配線ＧＷは、平面視においてエミッタ電極ＥＥを囲むように形成されている。
【0022】
ここでは図示していないが、エミッタ電極ＥＥおよびゲート配線ＧＷは、ポリイミド膜のような保護膜によって覆われている。エミッタ電極ＥＥ上およびゲート配線ＧＷ上において、上記保護膜の一部には開口部が設けられ、上記開口部で露出している領域が、エミッタパッドＥＰおよびゲートパッドＧＰになる。エミッタパッドＥＰ上およびゲートパッドＧＰ上に、ボンディングワイヤまたはクリップ（銅板）などの外部接続用部材が接続されることで、半導体装置１００が、他の半導体チップまたは配線基板などに電気的に接続される。
【0023】
半導体装置１００は、セル領域と、上記セル領域を囲む外周領域とを備える。上記セル領域には、ＩＧＢＴのような主要な半導体素子が形成されている。上記外周領域には、ゲート配線ＧＷなどが形成されている。図１に示される領域１Ａは、上記セル領域の一部を示している。
【0024】
図２は、図１に示される領域１Ａに対応した要部平面図である。図２に示されるＩＧＢＴは、ＩＥ効果を利用したＧＧＥＥｓ構造のＩＧＢＴである。半導体装置１００は、ＩＧＢＴの主動作を行うためのアクティブセルＡＣと、アクティブセルＡＣ以外のインアクティブセルＩＡＣとを有する。
【0025】
図２に示されるように、複数のトレンチＴＲは、Ｙ方向に延在し、Ｘ方向で互いに隣接している。アクティブセルＡＣのトレンチＴＲの内部には、ゲート電極ＧＥ１が形成されている。インアクティブセルＩＡＣのトレンチＴＲの内部には、ゲート電極ＧＥ２が形成されている。アクティブセルＡＣに形成されたトレンチＴＲと、その内部に形成されたゲート電極ＧＥ１とによって、ゲートトレンチが構成されている。インアクティブセルＩＡＣに形成されたトレンチＴＲと、その内部に形成されたゲート電極ＧＥ２とによって、エミッタトレンチが構成されている。
【0026】
アクティブセルＡＣのゲート電極ＧＥ１には、ゲート配線ＧＷが電気的に接続され、ＩＧＢＴの動作時にゲート電位が供給される。インアクティブセルＩＡＣのゲート電極ＧＥ２には、エミッタ電極ＥＥが電気的に接続され、ＩＧＢＴの動作時にエミッタ電位が供給される。また、アクティブセルＡＣのベース領域ＰＢおよびエミッタ領域ＮＥと、インアクティブセルＩＡＣのベース領域ＰＢとには、エミッタ電極ＥＥが電気的に接続され、ＩＧＢＴの動作時にエミッタ電位が供給される。
【0027】
図３は、図２に示されるＡ－Ａ線に沿った断面図である。半導体装置１００は、上面および下面を有するｎ型の半導体基板ＳＵＢを備える。半導体基板ＳＵＢは、ｎ型のドリフト領域ＮＶを有する。ここでは、ｎ型の半導体基板ＳＵＢ自体がドリフト領域ＮＶを構成している。なお、半導体基板ＳＵＢは、ｎ型のシリコン基板と、シリコン基板上にエピタキシャル成長法によって燐（Ｐ）を導入しながら成長させたｎ型のシリコン層との積層体であってもよい。その場合、ｎ型のシリコン基板よりも低い不純物濃度を有するｎ型のシリコン層が、ドリフト領域ＮＶを構成する。
【0028】
半導体基板ＳＵＢの下面側において、半導体基板ＳＵＢ中には、ｎ型のフィールドストップ領域（不純物領域）ＮＳが形成されている。フィールドストップ領域ＮＳの不純物濃度は、ドリフト領域ＮＶの不純物濃度よりも高い。フィールドストップ領域ＮＳは、ＩＧＢＴのターンオフ時に、半導体基板ＳＵＢの上面側のｐｎ接合から延びる空乏層が、ｐ型のコレクタ領域ＰＣに達することを抑制するために設けられている。
【0029】
半導体基板ＳＵＢの下面側において、半導体基板ＳＵＢ中には、ｐ型のコレクタ領域（不純物領域）ＰＣが形成されている。コレクタ領域ＰＣは、フィールドストップ領域ＮＳの下方に位置している。
【0030】
半導体基板ＳＵＢの下面下には、コレクタ電極ＣＥが形成されている。コレクタ電極ＣＥは、コレクタ領域ＰＣに電気的に接続され、コレクタ領域ＰＣにコレクタ電位を供給する。コレクタ電極ＣＥは、例えばＡｕ膜、Ｎｉ膜、Ｔｉ膜またはＡｌＳｉ膜のような単層の金属膜であるか、これらを適宜積層させた積層の金属膜である。
【0031】
半導体基板ＳＵＢの上面側において、半導体基板ＳＵＢ中には、トレンチＴＲが形成されている。トレンチＴＲは、後述するエミッタ領域ＮＥおよびベース領域ＰＢを貫通し、且つ、半導体基板ＳＵＢに達している。トレンチＴＲの深さは、例えば２μｍ以上且つ５μｍ以下である。
【0032】
トレンチＴＲの内部には、ゲート絶縁膜ＧＩが形成されている。ゲート絶縁膜ＧＩを介してトレンチＴＲの内部には、ゲート電極ＧＥ１、ＧＥ２が形成されている。ゲート絶縁膜ＧＩは、絶縁膜であり、例えば酸化シリコン膜である。ゲート電極ＧＥ１、ＧＥ２は、導電性膜であり、例えばｎ型の不純物が導入された多結晶シリコン膜である。ゲート絶縁膜ＧＩの厚さは、例えば７０ｎｍ以上且つ１５０ｎｍ以下である。
【0033】
アクティブセルＡＣの半導体基板ＳＵＢの上面側において、一対のトレンチＴＲ（一対のゲート電極ＧＥ１）の間の半導体基板ＳＵＢ中には、ホールバリア領域（不純物領域）ＮＨＢが形成されている。ホールバリア領域ＮＨＢの不純物濃度は、ドリフト領域ＮＶの不純物濃度よりも高い。
【0034】
ホールバリア領域ＮＨＢ内には、ｐ型のベース領域（不純物領域）ＰＢが形成されている。ｐ型のベース領域ＰＢ内には、ｎ型のエミッタ領域（不純物領域）ＮＥが形成されている。エミッタ領域ＮＥの不純物濃度は、ドリフト領域ＮＶの不純物濃度よりも高い。ベース領域ＰＢは、トレンチＴＲの深さよりも浅くなるように形成され、エミッタ領域ＮＥは、ベース領域ＰＢの深さよりも浅くなるように形成されている。
【0035】
なお、図２に示されるように、複数のエミッタ領域ＮＥは、一対のトレンチＴＲ（一対のゲート電極ＧＥ１）の間に形成され、Ｙ方向に沿って互いに所定の距離で離間して形成されている。ゲート電極ＧＥ１に隣接するエミッタ領域ＮＥの下方に位置するベース領域ＰＢが、チャネル領域として使用される。
【0036】
インアクティブセルＩＡＣの半導体基板ＳＵＢの上面側において、一対のトレンチＴＲ（一対のゲート電極ＧＥ２）の間の半導体基板ＳＵＢ中には、ホールバリア領域ＮＨＢが形成されている。また、ゲート電極ＧＥ１とゲート電極ＧＥ２との間の半導体基板ＳＵＢ中には、ｐ型のフローティング領域（不純物領域）ＰＦが形成されている。ホールバリア領域ＮＨＢ内およびフローティング領域ＰＦ内には、ｐ型のベース領域ＰＢが形成されている。ベース領域ＰＢの不純物濃度は、フローティング領域ＰＦの不純物濃度よりも低い。
【0037】
フローティング領域ＰＦと、フローティング領域ＰＦ内に形成されているベース領域ＰＢとは、ゲート配線ＧＷおよびエミッタ電極ＥＥに電気的に接続されておらず、電位が供給されておらず、電気的にフローティング状態である。
【0038】
アクティブセルＡＣおよびインアクティブセルＩＡＣにおいて、半導体基板ＳＵＢの上面上には、各トレンチＴＲを覆うように、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、例えば酸化シリコン膜である。層間絶縁膜ＩＬの厚さは、例えば６００ｎｍ以上且つ１５００ｎｍ以下である。
【0039】
アクティブセルＡＣにおいて、孔ＣＨは、層間絶縁膜ＩＬおよびエミッタ領域ＮＥを貫通し、且つ、ベース領域ＰＢの内部に達している。孔ＣＨは、エミッタ領域ＮＥおよびベース領域ＰＢに接するように形成されている。
【0040】
孔ＣＨの上部では、層間絶縁膜ＩＬが後退している。すなわち、半導体基板ＳＵＢの上面よりも上に位置する孔ＣＨの開口の大きさは、半導体基板ＳＵＢの上面よりも下に位置する孔ＣＨの開口の大きさよりも大きい。このため、エミッタ領域ＮＥの上面の一部が、層間絶縁膜ＩＬから露出している。従って、エミッタ電極ＥＥは、孔ＣＨの内部において、エミッタ領域ＮＥの側面に接触するだけでなく、エミッタ領域ＮＥの上面の一部にも接触する。これにより、エミッタ電極ＥＥとエミッタ領域ＮＥとの接触抵抗を低減することができる。
【0041】
インアクティブセルＩＡＣにおいて、孔ＣＨは、層間絶縁膜ＩＬを貫通し、且つ、ベース領域ＰＢの内部に達している。また、孔ＣＨは、平面視においてゲート電極ＧＥ２に重なるように形成されている。このため、インアクティブセルＩＡＣにおける孔ＣＨは、ゲート電極ＧＥ２およびベース領域ＰＢに接するように形成されている。
【0042】
アクティブセルＡＣおよびインアクティブセルＩＡＣにおいて、孔ＣＨの底部の周囲のベース領域ＰＢには、ｐ型の高濃度拡散領域（不純物領域）ＰＲが形成されている。高濃度拡散領域ＰＲの不純物濃度は、ベース領域ＰＢの不純物濃度よりも高い。高濃度拡散領域ＰＲは、エミッタ電極ＥＥとの接触抵抗を低くするため、および、ラッチアップを防止するために設けられている。
【0043】
孔ＣＨの内部には、プラグＰＧが埋め込まれている。プラグＰＧは、バリアメタル膜と、上記バリアメタル膜上に形成された導電性膜とを含む。上記バリアメタル膜は、例えばチタン膜と、上記チタン膜上に形成された窒化チタン膜との積層膜である。上記導電性膜は、例えばタングステン膜である。
【0044】
なお、ここでは図示されていないが、孔ＣＨは、ゲート電極ＧＥ１の一部上にも形成され、この孔ＣＨの内部にもプラグＰＧが形成されている。
【0045】
層間絶縁膜ＩＬ上には、エミッタ電極ＥＥが形成されている。エミッタ電極ＥＥは、孔ＣＨ（プラグＰＧ）を介して、エミッタ領域ＮＥ、ベース領域ＰＢ、高濃度拡散領域ＰＲおよびゲート電極ＧＥ２に電気的に接続され、これらの領域にエミッタ電位を供給する。なお、ここでは図示されていないが、層間絶縁膜ＩＬ上には、エミッタ電極ＥＥと同じ製造工程で形成されたゲート配線ＧＷも形成されている。ゲート配線ＧＷは、孔ＣＨ（プラグＰＧ）を介してゲート電極ＧＥ１に電気的に接続され、ゲート電極ＧＥ１にゲート電位を供給する。
【0046】
このようなエミッタ電極ＥＥおよびゲート配線ＧＷは、バリアメタル膜と、上記バリアメタル膜上に形成された導電性膜とを含む。上記バリアメタル膜は、例えばＴｉＷ膜である。上記導電性膜は、例えば、銅またはシリコンが添加されたアルミニウム合金膜である。上記アルミニウム合金膜は、エミッタ電極ＥＥおよびゲート配線ＧＷの主導体膜であり、上記ＴｉＷ膜よりも十分に厚い。
【0047】
【0048】
図４に示されるように、アクティブセルＡＣに形成されている一対のトレンチＴＲのうち、一方のトレンチＴＲは、側面ＳＳ１、側面ＳＳ１に対向する側面ＳＳ２、および、側面ＳＳ１と側面ＳＳ２とを繋ぐ底面ＢＳ１を有する。アクティブセルＡＣの他方のトレンチＴＲは、側面ＳＳ３、側面ＳＳ３に対向する側面ＳＳ４、および、側面ＳＳ３と側面ＳＳ４とを繋ぐ底面ＢＳ２を有する。一方のトレンチＴＲおよび他方のトレンチＴＲは、側面ＳＳ２と側面ＳＳ３とが隣接するように、離間して設けられている。
【0049】
また、インアクティブセルＩＡＣに形成されている一対のトレンチＴＲのうち、一方のトレンチＴＲは、側面ＳＳ５、側面ＳＳ５に対向する側面ＳＳ６、および、側面ＳＳ５と側面ＳＳ６とを繋ぐ底面ＢＳ３を有する。インアクティブセルＩＡＣの他方のトレンチＴＲは、側面ＳＳ７、側面ＳＳ７に対向する側面ＳＳ８、および、側面ＳＳ７と側面ＳＳ８とを繋ぐ底面ＢＳ４を有する。一方のトレンチＴＲおよび他方のトレンチＴＲは、側面ＳＳ６と側面ＳＳ７とが隣接するように、離間して設けられている。
【0050】
なお、インアクティブセルＩＡＣの一対のトレンチＴＲの間隔は、アクティブセルＡＣの一対のトレンチＴＲの間隔よりも狭くなっている。言い換えれば、側面ＳＳ６と側面ＳＳ７との間の距離は、側面ＳＳ２と側面ＳＳ３との間の距離よりも短い。
【0051】
各フローティング領域ＰＦは、アクティブセルＡＣのトレンチＴＲの底面ＢＳ１、ＢＳ２を覆い、インアクティブセルＩＡＣのトレンチＴＲの底面ＢＳ３、ＢＳ４を覆っている。また、各フローティング領域ＰＦは、アクティブセルＡＣの各トレンチＴＲの間の半導体基板ＳＵＢに達し、且つ、インアクティブセルＩＡＣの各トレンチＴＲの間の半導体基板ＳＵＢに達するように、横方向（Ｘ方向）へも拡散されている。フローティング領域ＰＦがトレンチＴＲの底面を覆うだけでなく、更に横方向（Ｘ方向）へ伸びていることで、トレンチＴＲ直下の電界集中を緩和することができ、接合耐圧を向上させることができる。
【0052】
言い換えれば、側面ＳＳ１側の半導体基板ＳＵＢ中に形成されているフローティング領域ＰＦは、側面ＳＳ２を越えるように底面ＢＳ１を覆っている。側面ＳＳ４と側面ＳＳ５との間の半導体基板ＳＵＢ中に形成されているフローティング領域ＰＦは、側面ＳＳ３を越えるように底面ＢＳ２を覆っている。これらのフローティング領域ＰＦ（アクティブセルＡＣの一対のトレンチＴＲの底面を覆うフローティング領域ＰＦ）は、接触しておらず、互いに離間している。
【0053】
また、側面ＳＳ４と側面ＳＳ５との間の半導体基板ＳＵＢ中に形成されているフローティング領域ＰＦは、側面ＳＳ６を越えるように底面ＢＳ３を覆っている。側面ＳＳ８側の半導体基板ＳＵＢ中に形成されているフローティング領域ＰＦは、側面ＳＳ７を越えるように底面ＢＳ４を覆っている。これらのフローティング領域ＰＦ（インアクティブセルＩＡＣの一対のトレンチＴＲの底面を覆うフローティング領域ＰＦ）は、接触している。
【0054】
なお、アクティブセルＡＣのホールバリア領域ＮＨＢは、側面ＳＳ２と側面ＳＳ３との間の半導体基板ＳＵＢ中に形成され、インアクティブセルＩＡＣのホールバリア領域ＮＨＢは、側面ＳＳ６と側面ＳＳ７との間の半導体基板ＳＵＢ中に形成されている。
【0055】
図５は、アクティブセルＡＣの一対のトレンチＴＲの間における不純物濃度のプロファイル（破線）と、インアクティブセルＩＡＣの一対のトレンチＴＲの間における不純物濃度のプロファイル（実線）とを示している。なお、アクティブセルＡＣの不純物濃度のプロファイル（破線）は、側面ＳＳ２または側面ＳＳ３に近接する位置でのものであり、インアクティブセルＩＡＣの不純物濃度のプロファイル（実線）は、側面ＳＳ６または側面ＳＳ７に近接する位置でのものである。
【0056】
ここで、アクティブセルＡＣおよびインアクティブセルＩＡＣの各々の寄生ＰＭＯＳトランジスタに着目すると、インアクティブセルＩＡＣの寄生ＰＭＯＳトランジスタのチャネル長が、アクティブセルＡＣの寄生ＰＭＯＳトランジスタのチャネル長よりも短くなっている。
【0057】
すなわち、図４および図５に示されるように、インアクティブセルＩＡＣにおけるベース領域ＰＢとフローティング領域ＰＦとの間の距離Ｄｉａｃが、アクティブセルＡＣにおけるベース領域ＰＢとフローティング領域ＰＦとの間の距離Ｄａｃよりも短い。なお、距離Ｄｉａｃは、側面ＳＳ６または側面ＳＳ７に沿った距離であり、距離Ｄａｃは、側面ＳＳ２または側面ＳＳ３に沿った距離である。言い換えれば、側面ＳＳ６または側面ＳＳ７に沿ったホールバリア領域ＮＨＢの深さは、側面ＳＳ２または側面ＳＳ３に沿ったホールバリア領域ＮＨＢの深さよりも浅い。
【0058】
また、図５に示されるように、インアクティブセルＩＡＣのホールバリア領域ＮＨＢのうち、フローティング領域ＰＦとホールバリア領域ＮＨＢとの境界付近の箇所におけるホールバリア領域ＮＨＢの不純物濃度は、上記箇所と同じ深さにおけるアクティブセルＡＣのホールバリア領域ＮＨＢの不純物濃度よりも薄い。すなわち、インアクティブセルＩＡＣの寄生ＰＭＯＳトランジスタのチャネル領域の一部が、オンし易い状態になっている。
【0059】
以上のようにインアクティブセルＩＡＣの寄生ＰＭＯＳトランジスタが構成されていることで、インアクティブセルＩＡＣの寄生ＰＭＯＳトランジスタの方が、アクティブセルＡＣの寄生ＰＭＯＳトランジスタよりも、高速で動作する。
【0060】
そのため、ＩＧＢＴのスイッチング動作時の過渡状態において、寄生ＰＭＯＳトランジスタがターンオンになった際、インアクティブセルＩＡＣの寄生ＰＭＯＳトランジスタで流れるホール電流が増加し、アクティブセルＡＣの寄生ＰＭＯＳトランジスタで流れるホール電流が低減する。
【0061】
以下に、図６、図２３、図２４および図２５を用いて、実施の形態１におけるＩＧＢＴと検討例におけるＩＧＢＴとの比較を行う。図２３は、本願発明者らが特許文献１などを基にして検討を行った検討例のＩＧＢＴを示している。なお、図２３は、実施の形態１の図４と同様に、トレンチＴＲおよびその周囲の構成の一部のみを示している。
【0062】
後で詳細に説明するが、実施の形態１では、高エネルギーのイオン注入によって、イオン注入層ＮＨＢ１～ＮＨＢ３およびイオン注入層ＰＦ１、ＰＦ２が、フローティング領域ＰＦおよびホールバリア領域ＮＨＢが形成される予定の領域の近くに形成されている。例えば、イオン注入層ＰＦ１の不純物濃度ピークの位置が、各トレンチＴＲの底面ＢＳ１～ＢＳ４の位置とほぼ同じであるか、各トレンチＴＲの底面ＢＳ１～ＢＳ４の位置よりも深い。そして、トレンチＴＲを形成した後、１１００℃のような比較的低温の熱処理によって、フローティング領域ＰＦおよびホールバリア領域ＮＨＢが形成される。
【0063】
一方で、検討例では、図２４および図２５に示されるように、低エネルギーのイオン注入によって、イオン注入層ＰＦ４およびイオン注入層ＮＨＢ４を形成した後、トレンチＴＲを形成している。その後、例えば１２００℃および３０分の条件下のような、高温および長時間の熱処理を行うことで、イオン注入層ＰＦ４およびイオン注入層ＮＨＢ４に含まれる不純物を拡散させ、フローティング領域ＰＦおよびホールバリア領域ＮＨＢを形成している。
【0064】
検討例では、不純物を拡散させる際に、トレンチＴＲによって横方向の拡散が阻害され易くなる。それ故、一対のトレンチＴＲの間へのフローティング領域ＰＦの拡散量が、インアクティブセルＩＡＣとアクティブセルＡＣとでほぼ同じになる。なお、熱処理を強化し、拡散量を多くすることで、インアクティブセルＩＡＣの一対のトレンチＴＲの底面を覆う２つのフローティング領域ＰＦを接触させることもできる。
【0065】
すなわち、図２３に示されるように、検討例では、距離Ｄｉａｃが、距離Ｄａｃとほぼ同じになる。言い換えれば、インアクティブセルＩＡＣの寄生ＰＭＯＳトランジスタのチャネル長が、アクティブセルＡＣの寄生ＰＭＯＳトランジスタのチャネル長とほぼ同じになる。
【0066】
図６は、一般的なショートサーキットを用いた負荷短絡試験の実験結果を示している。なお、この試験では、電源電圧を４００Ｖとし、ゲート電極ＧＥ１に０～１５Ｖの電圧を印加して破壊耐量を評価している。図６のグラフに示されるように、コレクタ電流Ｉｃおよびコレクタ電圧Ｖｃの双方において、実施の形態１の方が、検討例よりも破壊耐量が向上していることが判る。
【0067】
また、図６の表１は、負荷短絡までのエネルギーを計算した結果である。図６の表２は、インアクティブセルＩＡＣのホール電流値と、アクティブセルＡＣのホール電流値とを計算し、これらの比率を纏めた結果である。実施の形態１の方が、検討例よりも負荷短絡までのエネルギーが多く、破壊耐量が向上していることが判る。また、実施の形態１の方が、検討例よりもインアクティブセルＩＡＣのホール電流値が多くなっている。このため、アクティブセルＡＣでのラッチアップ破壊が起こり難くなり、アクティブセルＡＣへの熱負荷の集中が緩和され、ＲＢＳＯＡの改善を図れる。
【0068】
以上のように、実施の形態１によれば、負荷短絡およびＲＢＳＯＡなどのロバスト性を向上させることができ、ＩＧＢＴを有する半導体装置１００の性能を向上させることができる。
【0069】
【0070】
図７に示されるように、まず、上面および下面を有するｎ型の半導体基板ＳＵＢを用意する。上述のように、ここでは、ｎ型の半導体基板ＳＵＢ自体がドリフト領域ＮＶを構成しているが、半導体基板ＳＵＢは、ｎ型のシリコン基板と、シリコン基板上にエピタキシャル成長法によって燐（Ｐ）を導入しながら成長させたｎ型のシリコン層との積層体であってもよい。
【0071】
図８に示されるように、半導体基板ＳＵＢ中に、イオン注入層ＮＨＢ１～ＮＨＢ３を形成する。まず、半導体基板ＳＵＢの上面上に、レジストパターンＲＰ１を形成する。レジストパターンＲＰ１は、後にアクティブセルＡＣおよびインアクティブセルＩＡＣの各々のホールバリア領域ＮＨＢとなる領域を開口するパターンを有する。次に、レジストパターンＲＰ１をマスクとして、半導体基板ＳＵＢの上面側から複数回のｎ型イオン注入を行う。ここでは、３回のｎ型イオン注入を行う場合を例示する。なお、３回目のｎ型イオン注入後、アッシング処理によってレジストパターンＲＰ１を除去する。
【0072】
１回目のｎ型イオン注入は、イオン種を燐（Ｐ）とし、エネルギーを１０００ｋｅＶとし、ドーズ量を３．０×１０１２／ｃｍ２とした条件で行われる。これにより、半導体基板ＳＵＢ中に、イオン注入層ＮＨＢ１が形成される。
【0073】
２回目のｎ型イオン注入は、イオン種を燐（Ｐ）とし、エネルギーを６００ｋｅＶとし、ドーズ量を３．０×１０１２／ｃｍ２とした条件で行われる。これにより、半導体基板ＳＵＢ中に、イオン注入層ＮＨＢ２が形成される。イオン注入層ＮＨＢ２は、平面視でイオン注入層ＮＨＢ１と重なる半導体基板ＳＵＢ中に形成され、イオン注入層ＮＨＢ１よりも上方に位置する。
【0074】
３回目のｎ型イオン注入は、イオン種を燐（Ｐ）とし、エネルギーを３００ｋｅＶとし、ドーズ量を４．０×１０１２／ｃｍ２とした条件で行われる。これにより、半導体基板ＳＵＢ中に、イオン注入層ＮＨＢ３が形成される。イオン注入層ＮＨＢ３は、平面視でイオン注入層ＮＨＢ２と重なる半導体基板ＳＵＢ中に形成され、イオン注入層ＮＨＢ２よりも上方に位置する。
【0075】
ここで、エネルギーが大きい程に、より深い位置にイオン注入層が形成されるが、イオン注入を行うと、半導体基板ＳＵＢに結晶欠陥が発生する。浅い位置から順番にイオン注入層を形成すると、深い位置へのイオン注入を行う際に、浅い位置に発生している結晶欠陥によって不純物濃度のプロファイルが乱れる虞がある。従って、より深い位置へのイオン注入を先に行うことが好ましい。
【0076】
すなわち、１回目～３回目のｎ型イオン注入のエネルギーは、それぞれ異なっているが、エネルギーが大きいｎ型イオン注入を先に行うことが好ましい。従って、まず、１回目のｎ型イオン注入を行い、次に２回目のｎ型イオン注入を行い、次に３回目のｎ型イオン注入を行うことが好ましい。
【0077】
また、イオン注入のドーズ量が高いと、結晶欠陥が発生する確率が高くなる。従って、先に行われるイオン注入のドーズ量が低く、後で行われるイオン注入のドーズ量が高い方が好ましい。これにより、結晶欠陥による不純物濃度のプロファイルの乱れを、出来る限り抑制できる。
【0078】
また、１回目～３回目のｎ型イオン注入は、半導体基板ＳＵＢの上面に対して垂直な角度から行われる。深い位置へのイオン注入では、各イオンが互いに衝突し、散乱される可能性が高くなる。そのため、より深い位置に形成されるイオン注入層は、横方向へ広がり易くなる。従って、イオン注入層ＮＨＢ１の幅は、イオン注入層ＮＨＢ２の幅よりも広く、イオン注入層ＮＨＢ２の幅は、イオン注入層ＮＨＢ３の幅よりも広くなっている。
【0079】
図９に示されるように、半導体基板ＳＵＢ中に、イオン注入層ＰＦ１、ＰＦ２を形成する。まず、半導体基板ＳＵＢの上面上に、レジストパターンＲＰ２を形成する。レジストパターンＲＰ２は、後にフローティング領域ＰＦとなる領域を開口するパターンを有する。次に、レジストパターンＲＰ２をマスクとして、半導体基板ＳＵＢの上面側から複数回のｐ型イオン注入を行う。ここでは、２回のｐ型イオン注入を行う場合を例示する。なお、２回目のｐ型イオン注入後、アッシング処理によってレジストパターンＲＰ２を除去する。
【0080】
１回目のｐ型イオン注入は、イオン種をボロン（Ｂ）とし、エネルギーを１２５０ｋｅＶとし、ドーズ量を１．２５×１０１３／ｃｍ２とした条件で行われる。これにより、半導体基板ＳＵＢ中に、イオン注入層ＰＦ１が形成される。
【0081】
２回目のｐ型イオン注入は、イオン種をボロン（Ｂ）とし、エネルギーを３００ｋｅＶとし、ドーズ量を２．７５×１０１３／ｃｍ２とした条件で行われる。これにより、半導体基板ＳＵＢ中に、イオン注入層ＰＦ２が形成される。イオン注入層ＰＦ２は、平面視でイオン注入層ＰＦ１と重なる半導体基板ＳＵＢ中に形成され、イオン注入層ＰＦ１よりも上方に位置する。
【0082】
ここでも、１回目および２回目のｐ型イオン注入のエネルギーは、それぞれ異なっているが、１回目～３回目のｎ型イオン注入と同様の理由から、エネルギーが大きく、低濃度のｐ型イオン注入を先に行うことが好ましい。従って、まず、１回目のｐ型イオン注入を行い、次に２回目のｐ型イオン注入を行うことが好ましい。また、１回目および２回目のｐ型イオン注入も、半導体基板ＳＵＢの上面に対して垂直な角度から行われる。イオン注入層ＮＨＢ１～ＮＨＢ３の各々の幅の関係と同様の理由で、イオン注入層ＰＦ１の幅は、イオン注入層ＰＦ２の幅よりも広くなっている。
【0083】
なお、イオン注入層ＰＦ１、ＰＦ２を形成する製造工程は、イオン注入層ＮＨＢ１～ＮＨＢ３を形成する製造工程よりも先に行われてもよい。
【0084】
次に、イオン注入層ＮＨＢ１～ＮＨＢ３およびイオン注入層ＰＦ１、ＰＦ２を形成した後、半導体基板ＳＵＢに対して熱処理を行う。この熱処理は、例えば、窒素ガスのような不活性ガスが充満された雰囲気中で行われ、７００℃以上且つ９５０℃以下であり、３０秒以上且つ１５０秒以下である条件下で行われる。より好ましくは、この熱処理は、９５０℃以下であり、３０秒である条件下で行われる。
【0085】
この熱処理によって、イオン注入層ＰＦ１、ＰＦ２の各々に含まれる不純物（Ｂ）を活性化させ、イオン注入層ＮＨＢ１～ＮＨＢ３の各々に含まれる不純物（Ｐ）を活性化させる。また、この熱処理によって、イオン注入時に発生した結晶欠陥が回復する。
【0086】
図１０に示されるように、半導体基板ＳＵＢの上面側において、半導体基板ＳＵＢ中にトレンチＴＲを形成する。まず、半導体基板ＳＵＢの上面上に、例えばＣＶＤ法によって、例えば酸化シリコン膜を形成する。次に、上記酸化シリコン膜上に、開口部を有するレジストパターンを形成する。次に、上記レジストパターンをマスクとして異方性エッチング処理を行うことで、上記酸化シリコン膜をパターニングし、ハードマスクＨＭを形成する。次に、アッシング処理によって上記レジストパターンを除去する。
【0087】
次に、ハードマスクＨＭをマスクとして異方性エッチング処理を行うことで、半導体基板ＳＵＢ中にトレンチＴＲを形成する。その後、例えばフッ酸を含む溶液を用いたウェットエッチング処理によって、ハードマスクＨＭを除去する。
【0088】
図１１に示されるように、トレンチＴＲの内部および半導体基板ＳＵＢの上面上に、犠牲酸化膜ＩＦ１を形成する。これにより、半導体基板ＳＵＢ中に形成されたダメージ層が除去される。その後、例えばフッ酸を含む溶液を用いた等方性エッチング処理によって、上記犠牲酸化膜を除去する。
【0089】
なお、犠牲酸化膜ＩＦ１は、半導体基板ＳＵＢに対して熱処理を行うことで形成される。この熱処理は、図９の不純物活性化の熱処理よりも、高温および長時間の条件下で行われる。例えば、この熱処理は、酸素ガスが充満された雰囲気中で行われ、１１００℃であり、３０分以上且つ６０分以下である条件下で行われる。これにより、イオン注入層ＰＦ１、ＰＦ２の各々に含まれる不純物（Ｂ）と、イオン注入層ＮＨＢ１～ＮＨＢ３の各々に含まれる不純物（Ｐ）とを拡散させることで、ｐ型のフローティング領域ＰＦおよびｎ型のホールバリア領域ＮＨＢが形成される。
【0090】
実施の形態１では、図１１の熱処理前の時点で、複数回のイオン注入によって、イオン注入層ＮＨＢ１～ＮＨＢ３およびイオン注入層ＰＦ１、ＰＦ２が、フローティング領域ＰＦおよびホールバリア領域ＮＨＢが形成される予定の領域の近くに形成されている。特に、イオン注入層ＮＨＢ１およびイオン注入層ＰＦ１が、予め深い位置まで形成されている。各トレンチＴＲの底面ＢＳ１～ＢＳ４の位置が、イオン注入層ＰＦ１の位置よりも浅くなるように、トレンチＴＲは形成される。例えば、イオン注入層ＰＦ１の不純物濃度ピークの位置が、各トレンチＴＲの底面ＢＳ１～ＢＳ４の位置とほぼ同じであるか、各トレンチＴＲの底面ＢＳ１～ＢＳ４の位置よりも深い。検討例では、高温および長時間（１２００℃、３０分）の条件下で熱処理が行われていたが、実施の形態１では、低温の条件下で熱処理を行うことができる。
【0091】
また、検討例のように、図１１の熱処理時に不純物の拡散がトレンチＴＲに阻害されないので、各トレンチＴＲの底部を各フローティング領域ＰＦで覆い易くなる。また、インアクティブセルＩＡＣの一対のトレンチＴＲの間で、２つのフローティング領域ＰＦが接触し易くなる。
【0092】
この時点で、各フローティング領域ＰＦと各トレンチＴＲとの位置関係は、図４に示されるような状態になっている。すなわち、各底面ＢＳ１～ＢＳ４は、各フローティング領域ＰＦによって覆われている。また、インアクティブセルＩＡＣの一対のトレンチＴＲの間では、２つのフローティング領域ＰＦが接触している。また、インアクティブセルＩＡＣの一対のトレンチＴＲの間における半導体基板ＳＵＢの上面からのフローティング領域ＰＦの位置は、アクティブセルＡＣの一対のトレンチＴＲの間における半導体基板ＳＵＢの上面からのフローティング領域ＰＦの位置よりも浅い。
【0093】
図１２に示されるように、トレンチＴＲの内部に、ゲート絶縁膜ＧＩおよび導電性膜ＣＦ１を形成する。まず、トレンチＴＲの内部および半導体基板ＳＵＢの上面上に、熱酸化法によって、ゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩは、例えば９５０℃、６０分の条件下で、酸素ガスおよび水素ガスを用いた熱処理によって形成された酸化シリコン膜である。
【0094】
次に、ゲート絶縁膜ＧＩを介してトレンチＴＲの内部を埋め込むように、トレンチＴＲの内部および半導体基板ＳＵＢの上面上に、例えばＣＶＤ法によって、導電性膜ＣＦ１を形成する。導電性膜ＣＦ１は、例えばｎ型の不純物が導入された多結晶シリコン膜である。
【0095】
図１３に示されるように、トレンチＴＲの内部に、ゲート絶縁膜ＧＩおよびゲート電極ＧＥ１、ＧＥ２を形成する。まず、異方性エッチング処理によって、トレンチＴＲの外部に形成されていた導電性膜ＣＦ１を除去する。トレンチＴＲの内部に形成されていた導電性膜ＣＦ１が、ゲート電極ＧＥ１、ＧＥ２として残される。次に、等方性エッチング処理若しくは異方性エッチング処理、または、これらを組み合わせたエッチング処理によって、トレンチＴＲの外部に形成されていたゲート絶縁膜ＧＩを除去する。
【0096】
図１４に示されるように、フォトリソグラフィ技術およびイオン注入法によって、半導体基板ＳＵＢの上面側において、半導体基板ＳＵＢ（フローティング領域ＰＦおよびホールバリア領域ＮＨＢ）内に、ｐ型のベース領域ＰＢを形成する。次に、フォトリソグラフィ技術およびイオン注入法によって、アクティブセルＡＣのベース領域ＰＢ内に、ｎ型のエミッタ領域ＮＥを選択的に形成する。その後、ベース領域ＰＢおよびエミッタ領域ＮＥに含まれる不純物を活性化させるための熱処理を行う。
【0097】
なお、この時点で、各フローティング領域ＰＦおよび各ベース領域ＰＢは、図４に示される距離Ｄｉａｃおよび距離Ｄａｃの関係を有するように形成されている。また、図５に示されるような不純物濃度のプロファイルが構成される。
【0098】
図１５に示されるように、まず、アクティブセルＡＣおよびインアクティブセルＩＡＣにおいて、各トレンチＴＲを覆うように、例えばＣＶＤ法によって、半導体基板ＳＵＢの上面上に、層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、例えば酸化シリコン膜である。
【0099】
次に、フォトリソグラフィ技術および異方性エッチング処理によって、アクティブセルＡＣにおいて、層間絶縁膜ＩＬ、エミッタ領域ＮＥおよびベース領域ＰＢに、孔ＣＨを形成する。孔ＣＨの底部は、ベース領域ＰＢの内部に位置する。
【0100】
ここで、インアクティブセルＩＡＣにも孔ＣＨが形成され、この孔ＣＨは、平面視においてゲート電極ＧＥ２に重なるように形成されている。このため、インアクティブセルＩＡＣにおける孔ＣＨは、ゲート電極ＧＥ２およびベース領域ＰＢに接するように形成される。なお、図示はしていないが、孔ＣＨは、ゲート電極ＧＥ１の一部上にも形成される。
【0101】
次に、フォトリソグラフィ技術およびイオン注入法によって、孔ＣＨの底部において、ベース領域ＰＢに、ｐ型の高濃度拡散領域ＰＲを選択的に形成する。次に、層間絶縁膜ＩＬに対して等方性エッチング処理を行うことで、層間絶縁膜ＩＬを後退させる。これにより、半導体基板ＳＵＢの上面上に位置する孔ＣＨの開口幅は、半導体基板ＳＵＢの内部に位置する孔ＣＨの開口幅よりも大きくなる。
【0102】
図１６に示されるように、孔ＣＨの内部にプラグＰＧを形成する。まず、孔ＣＨの内部および層間絶縁膜ＩＬ上に、バリアメタル膜を形成する。例えばスパッタリング法によって孔ＣＨの内部および層間絶縁膜ＩＬ上にチタン膜を形成し、例えばスパッタリング法によって上記チタン膜上に窒化チタン膜を形成することで、上記バリアメタル膜を形成できる。次に、孔ＣＨの内部を埋め込むように、例えばＣＶＤ法によって、上記バリアメタル膜上に、例えばタングステン膜からなる導電性膜を形成する。次に、異方性エッチング処理によって、孔ＣＨの外部に形成されている上記導電性膜および上記バリアメタル膜を除去する。これにより、孔ＣＨの内部を埋め込むように、プラグＰＧが形成される。
【0103】
次に、層間絶縁膜ＩＬ上に、エミッタ電極ＥＥを形成する。まず、例えばスパッタリング法によって、層間絶縁膜ＩＬ上にＴｉＷ膜を形成し、例えばスパッタリング法によって、上記ＴｉＷ膜上にアルミニウム合金膜を形成する。次に、フォトリソグラフィ技術およびドライエッチング処理によって、上記ＴｉＷ膜および上記アルミニウム合金膜をパターニングすることで、エミッタ電極ＥＥを形成する。なお、ここでは図示していないが、エミッタ電極ＥＥを形成する工程と同じ工程で、ゲート配線ＧＷも層間絶縁膜ＩＬ上に形成される。
【0104】
その後、以下の製造工程を経て、図３の構造が得られる。まず、半導体基板ＳＵＢの下面側からイオン注入を行うことで、ｎ型のフィールドストップ領域ＮＳおよびｐ型のコレクタ領域ＰＣを形成する。これらのイオン注入の後に、レーザアニールを行うことで、フィールドストップ領域ＮＳおよびコレクタ領域ＰＣに含まれる不純物を活性化させる。次に、半導体基板ＳＵＢの下面下に、例えばスパッタリング法によって、例えばＡｕ膜、Ｎｉ膜、Ｔｉ膜またはＡｌＳｉ膜のような金属膜を形成する。この金属膜が、コレクタ電極ＣＥとなる。コレクタ電極ＣＥは、上述の金属膜を適宜積層させた積層膜であってもよい。
【0105】
（実施の形態２）
以下に図１７～図２１を用いて、実施の形態２における半導体装置１００およびその製造方法について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
以下に図１７～図２１を用いて、実施の形態２における半導体装置１００およびその製造方法について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
【0106】
実施の形態２では、インアクティブセルＩＡＣの寄生ＰＭＯＳトランジスタのチャネル長が、より確実に短くなるように、フローティング領域ＰＦの製造工程に工夫が施されている。そのため、実施の形態２では、図１７に示されるように、インアクティブセルＩＡＣの一対のトレンチＴＲの間における半導体基板ＳＵＢの上面からのフローティング領域ＰＦの位置は、実施の形態１よりも浅くなっている。従って、図４で説明した距離Ｄｉａｃが、実施の形態１よりも短くなっている。
【0107】
【0108】
図１８に示されるように、半導体基板ＳＵＢ中に、複数のイオン注入層ＰＦ１を形成する。まず、半導体基板ＳＵＢの上面上に、レジストパターンＲＰ３を形成する。レジストパターンＲＰ３は、アクティブセルＡＣを覆い、インアクティブセルＩＡＣを開口するパターンを有する。
【0109】
次に、レジストパターンＲＰ３をマスクとして、半導体基板ＳＵＢの上面側から１回目のｐ型イオン注入を行う。この１回目のｐ型イオン注入は、図９で説明したものと同様である。これにより、インアクティブセルＩＡＣの半導体基板ＳＵＢ中に、複数のイオン注入層ＰＦ１が形成される。実施の形態２では、実施の形態１と異なり、イオン注入層ＰＦ１は、ホールバリア領域ＮＨＢ（イオン注入層ＮＨＢ１～ＮＨＢ３）が形成される位置と平面視で重なる位置にも形成される。その後、アッシング処理によってレジストパターンＲＰ３を除去する。
【0110】
図１９に示されるように、半導体基板ＳＵＢ中に、複数のイオン注入層ＰＦ２を形成する。まず、半導体基板ＳＵＢの上面上に、レジストパターンＲＰ２を形成する。次に、レジストパターンＲＰ２をマスクとして、半導体基板ＳＵＢの上面側から２回目のｐ型イオン注入を行う。レジストパターンＲＰ２および２回目のｐ型イオン注入は、図９で説明したものと同様である。これにより、半導体基板ＳＵＢ中に、イオン注入層ＰＦ２が形成される。イオン注入層ＰＦ２は、平面視でイオン注入層ＰＦ１と重なる半導体基板ＳＵＢ中に形成され、イオン注入層ＰＦ１よりも上方に位置する。その後、アッシング処理によってレジストパターンＲＰ２を除去する。
【0111】
図２０に示されるように、イオン注入層ＮＨＢ１～ＮＨＢ３およびイオン注入層ＰＦ１、ＰＦ２を形成した後、トレンチＴＲを形成し、犠牲酸化膜ＩＦ１を形成する。犠牲酸化膜ＩＦ１を形成するための熱処理は、図１０で説明した熱処理と同様である。
【0112】
図２０の熱処理によって、イオン注入層ＰＦ１、ＰＦ２の各々に含まれる不純物（Ｂ）を拡散させて、ｐ型のフローティング領域ＰＦを形成し、イオン注入層ＮＨＢ１～ＮＨＢ３の各々に含まれる不純物（Ｐ）を拡散させて、ｎ型のホールバリア領域ＮＨＢを形成する。
【0113】
このように、インアクティブセルＩＡＣの一対のトレンチＴＲの間に対応する位置にもイオン注入層ＰＦ１を形成しておくことで、側面ＳＳ５側のフローティング領域ＰＦと、側面ＳＳ８側のフローティング領域ＰＦとが、確実に接触するようになる。
【0114】
また、イオン注入層ＰＦ１は、イオン注入層ＮＨＢ３の一部と重なる深さに形成されている。そのため、インアクティブセルＩＡＣの一対のトレンチＴＲの間における半導体基板ＳＵＢの上面からのフローティング領域ＰＦの位置は、実施の形態１よりも浅くなる。
【0115】
２つのフローティング領域ＰＦを確実に接触させるという観点では、実施の形態２の方が実施の形態１よりも優れている。しかし、実施の形態２では、レジストパターンＲＰ３を必要とするので、実施の形態１の方が、実施の形態２よりも製造コストの増加を抑制できる。
【0116】
また、実施の形態２で説明した技術は、ＧＧＥＥｓ構造でも有効であるが、ＧＧＥＥ構造において特に有効である。
【0117】
図２１に示されるように、ＧＧＥＥｓ構造では、インアクティブセルＩＡＣの一対のトレンチＴＲの間の距離Ｗｉａｃは、アクティブセルＡＣの一対のトレンチＴＲの間の距離Ｗａｃよりも短い。言い換えれば、側面ＳＳ６と側面ＳＳ７との間の距離Ｗｉａｃは、側面ＳＳ２と側面ＳＳ３との間の距離Ｗａｃよりも短い。一方で、ＧＧＥＥ構造では、距離Ｗｉａｃは、距離Ｗａｃと同じである。
【0118】
実施の形態１で説明した技術では、距離Ｗｉａｃが大きい程に、インアクティブセルＩＡＣの一対のトレンチＴＲの間で、２つのフローティング領域ＰＦを接触させることが困難になる。しかし、実施の形態２で説明した技術を用いれば、ＧＧＥＥ構造のように距離Ｗｉａｃが大きい場合でも、２つのフローティング領域ＰＦをより確実に接触させることができる。
【0119】
（実施の形態３）
以下に図２２を用いて、実施の形態３における半導体装置１００およびその製造方法について説明する。なお、以下の説明では、実施の形態１および実施の形態２との相違点について主に説明し、実施の形態１および実施の形態２と重複する点については説明を省略する。
以下に図２２を用いて、実施の形態３における半導体装置１００およびその製造方法について説明する。なお、以下の説明では、実施の形態１および実施の形態２との相違点について主に説明し、実施の形態１および実施の形態２と重複する点については説明を省略する。
【0120】
実施の形態３では、実施の形態２と同様に、インアクティブセルＩＡＣの寄生ＰＭＯＳトランジスタのチャネル長が、より確実に短くなるように、フローティング領域ＰＦの製造工程に工夫が施されている。実施の形態３の最終的な構造は、実施の形態２の図１７の構造とほぼ同じであるので、その説明を省略する。実施の形態３でも、図４で説明した距離Ｄｉａｃが、実施の形態１よりも短くなっている。
【0121】
【0122】
【0123】
図２２に示されるように、まず、半導体基板ＳＵＢの上面上に、レジストパターンＲＰ４を形成する。レジストパターンＲＰ４は、ホールバリア領域ＮＨＢ（イオン注入層ＮＨＢ１～ＮＨＢ３）が形成される位置を開口するパターンを有する。次に、レジストパターンＲＰ４をマスクとして、半導体基板ＳＵＢの上面側からｐ型イオン注入を行う。これにより、半導体基板ＳＵＢ中に、イオン注入層ＰＦ３が形成される。その後、アッシング処理によってレジストパターンＲＰ４を除去する。
【0124】
イオン注入層ＰＦ３は、ホールバリア領域ＮＨＢ（イオン注入層ＮＨＢ１～ＮＨＢ３）が形成される位置と平面視で重なる位置に形成される。言い換えれば、イオン注入層ＰＦ３は、２つのイオン注入層ＰＦ１の間に位置する半導体基板ＳＵＢ中に形成される。
【0125】
なお、イオン注入層ＰＦ３用のｐ型イオン注入は、イオン種をボロン（Ｂ）とし、エネルギーを１２５０ｋｅＶとし、ドーズ量を１．２５×１０１３／ｃｍ２とした条件で行われる。
【0126】
その後、トレンチＴＲを形成し、図１０で説明した熱処理を行うことで、イオン注入層ＰＦ１～ＰＦ３の各々に含まれる不純物（Ｂ）を拡散させて、ｐ型のフローティング領域ＰＦを形成し、イオン注入層ＮＨＢ１～ＮＨＢ３の各々に含まれる不純物（Ｐ）を拡散させて、ｎ型のホールバリア領域ＮＨＢを形成する。
【0127】
このように、インアクティブセルＩＡＣの一対のトレンチＴＲの間に対応する位置にイオン注入層ＰＦ３を形成しておくことで、実施の形態３でも、実施の形態２と同様の効果を得ることができる。
【0128】
また、２つのフローティング領域ＰＦを確実に接触させるという観点では、実施の形態３の方が実施の形態１よりも優れている。しかし、実施の形態３では、レジストパターンＲＰ４を必要とするので、実施の形態１の方が、実施の形態３よりも製造コストの増加を抑制できる。
【0129】
また、実施の形態３で説明した技術は、実施の形態２と同様に、ＧＧＥＥｓ構造でも有効であるが、ＧＧＥＥ構造において特に有効である。すなわち、図２１で説明したように、ＧＧＥＥ構造のように距離Ｗｉａｃが大きい場合でも、２つのフローティング領域ＰＦをより確実に接触させることができる。
【0130】
以上、本発明を実施の形態に基づき具体的に説明したが、本発明は、これらの実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【0131】
１００ 半導体装置
１Ａ 領域（セル領域の一部）
ＡＣ アクティブセル
ＢＳ１～ＢＳ４ トレンチの底面
ＣＥ コレクタ電極
ＣＦ１ 導電性膜
ＣＨ 孔
ＥＥ エミッタ電極
ＥＰ エミッタパッド
ＧＥ１、ＧＥ２ ゲート電極
ＧＩ ゲート絶縁膜
ＧＰ ゲートパッド
ＧＷ ゲート配線
ＨＭ ハードマスク
ＩＡＣ インアクティブセル
ＩＦ１ 犠牲酸化膜
ＩＬ 層間絶縁膜
ＮＥ エミッタ領域
ＮＨＢ ホールバリア領域
ＮＨＢ１～ＮＨＢ４ イオン注入層
ＮＳ フィールドストップ領域
ＮＶ ドリフト領域
ＰＢ ベース領域
ＰＣ コレクタ領域
ＰＦ フローティング領域
ＰＦ１～ＰＦ４ イオン注入層
ＰＧ プラグ
ＰＲ 高濃度拡散領域
ＲＰ１～ＲＰ４ レジストパターン
ＳＳ１～ＳＳ８ トレンチの側面
ＳＵＢ 半導体基板
ＴＲ トレンチ
１Ａ 領域（セル領域の一部）
ＡＣ アクティブセル
ＢＳ１～ＢＳ４ トレンチの底面
ＣＥ コレクタ電極
ＣＦ１ 導電性膜
ＣＨ 孔
ＥＥ エミッタ電極
ＥＰ エミッタパッド
ＧＥ１、ＧＥ２ ゲート電極
ＧＩ ゲート絶縁膜
ＧＰ ゲートパッド
ＧＷ ゲート配線
ＨＭ ハードマスク
ＩＡＣ インアクティブセル
ＩＦ１ 犠牲酸化膜
ＩＬ 層間絶縁膜
ＮＥ エミッタ領域
ＮＨＢ ホールバリア領域
ＮＨＢ１～ＮＨＢ４ イオン注入層
ＮＳ フィールドストップ領域
ＮＶ ドリフト領域
ＰＢ ベース領域
ＰＣ コレクタ領域
ＰＦ フローティング領域
ＰＦ１～ＰＦ４ イオン注入層
ＰＧ プラグ
ＰＲ 高濃度拡散領域
ＲＰ１～ＲＰ４ レジストパターン
ＳＳ１～ＳＳ８ トレンチの側面
ＳＵＢ 半導体基板
ＴＲ トレンチ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】